KR20120022142A - Semiconductor chip and method of fabricating the same - Google Patents
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Abstract
본 발명은 반도체칩 및 이의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체칩은, 패드를 포함하는 다수의 회로층을 구비한 소자층이 형성된 일면 및 이에 대향하는 타면을 가지며, 상기 타면으로부터 상기 패드를 노출시키도록 형성된 비아홀을 포함하는 반도체 기판; 상기 노출된 패드 상에 상기 비아홀을 매립하는 관통전극; 및 상기 반도체 기판 내에 상기 관통전극을 감싸는 절연보호막;을 포함한다. The present invention discloses a semiconductor chip and a method of manufacturing the same. According to an aspect of the present invention, there is provided a semiconductor chip comprising: a semiconductor substrate having one surface on which a device layer having a plurality of circuit layers including a pad is formed and the other surface opposite thereto, and a via hole formed to expose the pad from the other surface; A through electrode filling the via hole on the exposed pad; And an insulating protective film surrounding the through electrode in the semiconductor substrate.
Description
본 발명은 반도체칩 및 이의 제조방법에 관한 것으로, 보다 상세하게는, 노칭부(Notching portion)의 발생을 방지하여 신뢰성을 확보할 수 있는 반도체칩 및 이의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor chip and a method for manufacturing the same, and more particularly, to a semiconductor chip and a method for manufacturing the same, which can secure reliability by preventing the generation of notching portions.
반도체 집적회로의 패키징 기술 중, 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수개 적층한 패키지로서, 이를 통상 스택 패키지(Stack package)라 한다.Among packaging technologies of semiconductor integrated circuits, 3D stacking technology has been developed with the goal of reducing the size of electronic devices, increasing the mounting density and improving the performance. A plurality of stacked packages, which are commonly referred to as stack packages.
스택 패키지는 매우 용이하게 데이터 기억 용량을 증가시킬 수 있다는 장점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.The stack package has an advantage in that the data storage capacity can be easily increased, but there is a shortage of wiring space for electrical connection inside the package according to the increase in the number and size of stacked chips.
이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(Through silicon via; Tsv)를 이용한 구조가 제안된 바 있으며, 최근에는 반도체칩 내에 구리와 같은 도전성 물질로 이루어진 관통전극(Through electrode)을 형성하여, 반도체칩들의 스택시, 상기 관통전극으로 반도체칩들 간을 전기적으로 연결시키는 방법이 수행되고 있다. In view of this, a structure using a through silicon via (TSV) has been proposed as an example of a stack package, and recently, a through electrode made of a conductive material such as copper is formed in a semiconductor chip. In the stacking of semiconductor chips, a method of electrically connecting the semiconductor chips to the through electrodes is performed.
상기 관통전극을 이용하면 미세 피치 I/O 패드의 본딩이 가능하여 I/O 패드 수의 증가가 가능하고, 다수의 I/O 패드 형성을 통해 칩들 간의 신호 전달 속도를 향상시킬 수 있으며, 반도체칩의 3차원 설계가 가능하여 상기 반도체칩 자체의 성능을 더욱 향상시킬 수 있다. The through electrode enables bonding of fine pitch I / O pads, thereby increasing the number of I / O pads, and improving signal transmission speed between chips by forming a plurality of I / O pads. 3D design can further improve the performance of the semiconductor chip itself.
한편, 상기 관통 실리콘 비아는 비아(Via)를 언제 형성하느냐에 따라 '비아 초기(via first), 비아 중간(via middle) 및 비아 최종(via last) 공정'들로 나뉘게 된다. On the other hand, the through-silicon vias are divided into 'via first, via middle and via last processes' according to when vias are formed.
여기서, 상기 '비아 최종 공정'은 제조 완료된 웨이퍼 상태에서 비아를 형성하는 방법을 총칭하며, 이러한 '비아 최종 공정'은 다시 웨이퍼 전면으로부터 '비아 최종(via last from frontside)'과 '웨이퍼 후면으로부터 비아 최종(via last from backside)'의 두 가지 공정으로 구분할 수 있다. Herein, the 'via final process' refers to a method of forming a via in a state of a manufactured wafer, and the' via final process' refers to a 'via last from frontside' and 'via from a wafer back surface. It can be divided into two processes, 'via last from backside'.
상기 '웨이퍼 후면으로부터 비아 최종 공정'은 비아 피치(via pitch)를 줄일 수 있고 공정이 단순하며 비용이 낮아지고 설계 자유도가 높은 여러 가지 장점을 지니고 있기 때문에, 빈번하게 전술한 '웨이퍼 후면으로부터 비아 최종 공정'을 수행하고 있다. The end via process from the back of the wafer can reduce via pitch, has a simple process, has a low cost, and has high design freedom. Process'.
그런데, 상기 '웨이퍼 후면으로부터 비아 최종 공정'에서 비아를 형성하기 위한 식각시, 반도체 웨이퍼 상에 형성된 절연막(이하, 산화막)과 인접한 반도체 웨이퍼(예를 들면, Si 웨이퍼) 부분에서 식각률이 증가됨으로써, 상기 산화막과 인접한 반도체 웨이퍼 부분에서 가로 방향으로 노칭부(Notching portion)가 발생하게 된다. However, when etching to form a via in the 'via final process from the back surface of the wafer', an etching rate is increased in a portion of the semiconductor wafer (for example, Si wafer) adjacent to the insulating film (hereinafter, referred to as an oxide film) formed on the semiconductor wafer, A notching portion is generated in the transverse direction in the portion of the semiconductor wafer adjacent to the oxide film.
이러한 노칭부로 인하여 상기 비아를 매립하기 위한 후속 공정에서 상기 노칭부를 완전히 매립할 수 없어, 후속 공정에서 결함으로 작용하게 되는 불량의 원인이 된다. Such a notching portion may not completely fill the notching portion in a subsequent process for filling the via, resulting in a defect that acts as a defect in the subsequent process.
본 발명은 비아 형성시 노칭부(Notching portion)를 방지할 수 있는 반도체칩 및 이의 제조방법을 제공한다. The present invention provides a semiconductor chip and a method of manufacturing the same that can prevent a notching portion when forming a via.
본 발명의 일 실시예에 따른 반도체칩은, 패드를 포함하는 다수의 회로층을 구비한 소자층이 형성된 일면 및 이에 대향하는 타면을 가지며, 상기 타면으로부터 상기 패드를 노출시키도록 형성된 비아홀을 포함하는 반도체 기판; 상기 노출된 패드 상에 상기 비아홀을 매립하는 관통전극; 및 상기 반도체 기판 내에 상기 관통전극을 감싸는 절연보호막;을 포함한다. A semiconductor chip according to an embodiment of the present invention has one surface on which a device layer having a plurality of circuit layers including a pad is formed and the other surface opposite thereto, and includes a via hole formed to expose the pad from the other surface. Semiconductor substrates; A through electrode filling the via hole on the exposed pad; And an insulating protective film surrounding the through electrode in the semiconductor substrate.
상기 절연보호막은, 평면상으로 볼 때, 상기 관통전극을 감싸는 링 형상, 다각 형상 및 원 형상 중 어느 하나의 형상을 갖는 것을 특징으로 한다. The insulating protective film, when viewed in plan view, has a shape of any one of a ring shape, a polygonal shape, and a circular shape surrounding the through electrode.
본 발명의 일 실시예에 따른 반도체칩의 제조방법은, 패드 형성 예정 영역을 포함한 일면 및 이에 대향하는 타면을 가지며, 상기 일면으로부터 상기 패드 형성 예정 영역의 주변을 식각하여 홀을 포함하는 반도체 기판을 형성하는 단계; 상기 홀을 매립하여 절연보호막을 형성하는 단계; 상기 패드 형성 예정 영역에 패드를 형성함과 아울러, 상기 일면에 다수의 회로층을 구비한 소자층을 형성하는 단계; 상기 반도체 기판의 상기 타면으로부터 상기 패드를 노출시키는 비아홀을 형성하는 단계; 및 상기 노출된 패드 상에 상기 비아홀을 매립하여 관통전극을 형성하는 단계;를 포함하는 반도체칩의 제조방법. A method of manufacturing a semiconductor chip according to an embodiment of the present invention may include a semiconductor substrate having one surface including a pad formation region and the other surface opposite thereto, and etching the periphery of the pad formation region from the one surface to include a hole. Forming; Filling the hole to form an insulating protective film; Forming a pad on the pad formation region and forming a device layer having a plurality of circuit layers on one surface thereof; Forming a via hole exposing the pad from the other surface of the semiconductor substrate; And forming a through electrode by filling the via hole on the exposed pad.
상기 패드 및 소자층을 형성하는 단계 후, 그리고, 상기 비아홀을 형성하는 단계 전에, 상기 패드가 형성된 상기 일면 상에 캐리어 기판을 부착하는 단계;를 더 포함하는 것을 특징으로 한다. And attaching a carrier substrate on the one surface on which the pad is formed after the forming of the pad and the device layer and before the forming of the via hole.
상기 캐리어 기판은 관통전극을 형성한 후에 제거되는 것을 특징으로 한다. The carrier substrate may be removed after forming the through electrode.
상기 절연보호막은, 평면상으로 볼 때, 상기 관통전극을 감싸는 링 형상, 다각 형상 및 원 형상 중 어느 하나의 형상을 갖는 것을 특징으로 한다. The insulating protective film, when viewed in plan view, has a shape of any one of a ring shape, a polygonal shape, and a circular shape surrounding the through electrode.
본 발명은 관통전극을 형성하기 위한 비아 형성시, 상기 비아를 형성하기 전에 먼저 상기 비아가 형성될 위치의 주변을 식각하여 보호막을 형성함으로써, 상기 비아를 형성하기 위한 식각 공정시 산화막과 인접한 반도체 기판 부분에서 가로 방향으로 발생되는 노칭부(Notching portion)를 방지할 수 있다. 이때, 상기 보호막은 상기 비아를 형성하기 위한 식각 가스와 반응성이 없는 절연 물질이어야 한다. According to an embodiment of the present invention, when forming a via for forming a through electrode, a protective layer is formed by etching the periphery of a location where the via is to be formed before forming the via, thereby forming a semiconductor substrate adjacent to an oxide layer during an etching process for forming the via. The notching portion generated in the horizontal direction at the portion can be prevented. In this case, the passivation layer should be an insulating material that is not reactive with the etching gas for forming the vias.
그 결과, 본 발명은 관통전극을 형성하기 위한 공정의 안정성을 개선하여 관통전극 자체는 물론 스택 패키지의 신뢰성을 향상시킬 수 있다. As a result, the present invention can improve the stability of the process for forming the through electrode to improve the reliability of the stack package as well as the through electrode itself.
도 1a는 본 발명의 일 실시예에 따른 반도체칩을 도시한 단면도이다.
도 1b는 본 발명의 다른 실시예에 따른 반도체칩을 도시한 단면도이다.
도 2a 내지 도 2g는 절연보호막의 형상을 설명하기 위해 도시한 평면도이다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체칩의 제조방법을 도시한 단면도. 1A is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention.
1B is a cross-sectional view illustrating a semiconductor chip according to another embodiment of the present invention.
2A to 2G are plan views illustrating the shape of the insulating protective film.
3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor chip in accordance with an embodiment of the present invention.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체칩을 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor chip according to an embodiment of the present invention.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체칩은, 패드(104)를 노출시키는 비아홀(V)을 포함하는 반도체 기판(100), 상기 비아홀(V)을 매립하는 관통전극(110) 및 상기 관통전극(110)을 감싸는 절연보호막(102)을 포함한다. As shown, a semiconductor chip according to an embodiment of the present invention includes a
상기 반도체 기판(100)는 일면 및 상기 일면에 대향하는 타면을 갖는다. 상기 일면 상에는 패드(104)를 포함하는 다수의 회로층을 구비한 소자층(106)이 형성되어 있다. 여기서, 상기 패드(104)는, 예를 들어, Al 또는 Cu로 이루어질 수 있다.The
그리고, 상기 소자층(106)을 포함한 상기 반도체 기판(100)의 상기 일면 상에는 캐리어 기판(108)이 형성되어 있다. 상기 반도체 기판(100) 내에는 상기 반도체 기판(100)의 상기 타면으로부터 상기 패드(104)를 노출시키는 비아홀(V)이 구비되어 있다. 상기 비아홀(V) 내에는 상기 노출된 패드(104) 상에 형성되고 상기 패드(104)와 전기적으로 연결되는 관통전극(110)이 형성되어 있다. The
상기 반도체 기판(100) 내에는 상기 패드(104)와 인접한 상기 관통전극(110) 주변에서 상기 관통전극(110)을 감싸는 절연보호막(102)이 형성되어 있다. 상기 절연보호막(102)은 상기 비아홀(V) 형성시 사용되는, 예를 들어, SF6 및 C4F8 등과 같은 가스와 반응성이 없는 절연물질로 이루어짐이 바람직하다. An insulating
한편, 한편, 도 2a 내지 도 2g는 상기 절연보호막(102)의 형상을 설명하기 위해 도시한 평면도들로서, 평면상으로 보았을 때, 상기 절연보호막(102)은 상기 관통전극(110)을 감싸는 링 형상, 다각 형상 및 원 형상 중 어느 하나의 형상을 가질 수 있다. Meanwhile, FIGS. 2A to 2G are plan views illustrating the shape of the insulating
본 발명에 따른 상기 절연보호막(102)은 상기 관통전극(110)과의 전기적 절연을 위하여 형성할 뿐만 아니라, 상기 비아홀(V) 형성시 산화막과 인접한 반도체 기판(100) 부분에서 가로 방향으로 발생되는 노칭부(Notching portion)를 방지할 수 있다. 이를 통해, 본 발명에서는 관통전극을 형성하기 위한 공정의 안정성을 개선하여 관통전극 자체는 물론 패키지의 신뢰성을 향상시킬 수 있다. The insulating
한편, 상기 절연보호막(102)은, 도 2a에 도시된 바와 같이, 상기 관통전극(110)의 주변 전체를 감싸도록 형성될 수도 있다. On the other hand, the insulating
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 반도체칩의 제조방법을 도시한 단면도이다. 3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor chip in accordance with an embodiment of the present invention.
도 3a를 참조하면, 패드 형성 예정 영역(P)을 포함하는 일면(a) 및 이에 대향하는 타면(b)을 갖는 반도체 기판(100), 예를 들어, 실리콘 웨이퍼를 마련한다. 상기 반도체 기판(100)으로서는, 실리콘 이외의 반도체 웨이퍼도 사용 가능하다. Referring to FIG. 3A, a
상기 반도체 기판(100)의 상기 일면(a)으로부터 상기 패드 형성 예정 영역(P) 주변을 일부 식각하여, 예를 들어, 상기 반도체 기판(100)을 소정 깊이로 일부 식각하여 홀(h)을 형성한다. 상기 홀(h)은, 예를 들어, 평면상으로 보았을 때, 링 형상(Ring type)을 가지며, 이와 다르게, 다각 형상 및 원 형상 중 어느 하나의 형상을 가질 수 있다. A portion of the
한편, 자세하게 도시하여 설명하지 않았으나, 상기 홀(h)을 상기 일면(a)으로부터 상기 타면(a)까지 식각하여 형성할 수도 있다. Although not illustrated in detail, the hole h may be formed by etching from one surface a to the other surface a.
도 3b를 참조하면, 상기 반도체 기판(100) 내에 상기 홀(h)을 매립하여 절연보호막(102)을 형성한다. 이때, 상기 절연보호막(102)은, 후술될 비아홀 형성시 사용되는, 예를 들어, SF6 및 C4F8 등과 같은 가스와 반응성이 없는 절연물질로 형성됨이 바람직하다. 여기서, 상기 절연보호막(102)은 후술될 관통전극과의 전기적 절연을 위하여 형성할 뿐만 아니라 후술될 비아홀 형성시 산화막과 인접한 반도체 기판 부분에서 가로 방향으로 발생되는 노칭부(Notching portion)를 방지할 수 있다. Referring to FIG. 3B, an insulating
계속해서, 상기 반도체 기판(100)의 상기 일면(a) 상에 다수의 회로층을 구비한 소자층(106) 및 상기 일면(a)의 상기 패드 형성 예정 영역(P)에 패드(104)를 형성한다. 여기서, 상기 패드(104)는, 예를 들어, Al 또는 Cu로 이루어질 수 있다. Subsequently, a
도 3c를 참조하면, 상기 패드(104) 및 상기 소자층(106)을 포함한 상기 반도체 기판(100)의 상기 일면(a) 상에 캐리어 기판(108)을 부착한다. 상기 반도체 기판(100)의 상기 타면(b)을 소망하는 두께가 잔류되도록 백그라인딩(Back grinding)하거나, 또는, 상기 반도체 기판(100)의 두께를 감소시키기 위하여 웨이퍼 시닝 (Wafer Thining) 공정을 수행한다. Referring to FIG. 3C, a
도 3d를 참조하면, 상기 반도체 기판(100)의 상기 타면(b) 상에 상기 패드(104)를 노출시키는 마스크 패턴(109)를 형성한다. 상기 마스크 패턴(109)을 식각 마스크로서 이용하여 상기 반도체 기판(100)의 상기 타면(b)으로부터 상기 패드(104)를 일부 노출시키는 비아홀(V)을 형성한다. Referring to FIG. 3D, a mask pattern 109 exposing the
상기 비아홀(V) 형성하기 위한 식각 공정시, 상기 패드(104) 및 상기 산화막과 인접한 반도체 기판(100) 부분에서 식각률이 증가되는 현상, 즉, 상기 산화막과 인접한 상기 반도체 기판(100) 부분에서 가로방향으로 식각이 일어나 노칭부가 발생하는데, 이는 상기 비아홀(V)을 형성하기 이전에 상기 반도체 기판(100) 내에 상기 절연보호막(102)을 형성함으로써, 상기 노칭부가 발생하는 것을 방지할 수 있다. In the etching process for forming the via hole V, an etching rate is increased in the
도 3e를 참조하면, 상기 마스크 패턴을 제거한 후, 상기 패드(104) 상에 상기 비아홀(V) 매립하는 관통전극(110)을 형성한다. 여기서, 상기 관통전극(110)은 전도성 물질로 이루어지며, 상기 패드(104)와 전기적으로 연결된다. Referring to FIG. 3E, after removing the mask pattern, a through
전술한 바와 같이, 본 발명은 관통전극을 형성하기 전에, 상기 관통전극이 형성될 주변에 절연보호막을 형성해줌으로써, 관통전극을 형성하기 위한 후속 공정시 노칭부가 발생하는 것을 방지할 수 있을 뿐만 아니라 상기 관통전극을 형성하기 위한 공정의 안정성이 개선할 수 있으므로 신뢰성이 높은 관통 전극을 용이하게 형성할 수 있다. As described above, according to the present invention, by forming an insulating protective film around the through-electrode to be formed before forming the through-electrode, not only the notching portion may be prevented from occurring in a subsequent process for forming the through-electrode. Since the stability of the process for forming the through electrode can be improved, a highly reliable through electrode can be easily formed.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다. As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
100 : 반도체 기판 102 : 절연보호막
104 : 패드 V : 비아홀
110 : 관통전극100
104: pad V: via hole
110: through electrode
Claims (6)
상기 노출된 패드 상에 상기 비아홀을 매립하는 관통전극; 및
상기 반도체 기판 내에 상기 관통전극을 감싸는 절연보호막;
을 포함하는 반도체칩. A semiconductor substrate having one surface on which a device layer having a plurality of circuit layers including a pad is formed and the other surface opposite thereto, and a via hole formed to expose the pad from the other surface;
A through electrode filling the via hole on the exposed pad; And
An insulating protective film surrounding the through electrode in the semiconductor substrate;
Semiconductor chip comprising a.
상기 절연보호막은, 평면상으로 볼 때, 상기 관통전극을 감싸는 링 형상, 다각 형상 및 원 형상 중 어느 하나의 형상을 갖는 것을 특징으로 하는 반도체칩. The method of claim 1,
The insulating protective film has a semiconductor chip, characterized in that any one of a ring shape, a polygonal shape and a circular shape surrounding the through electrode when viewed in plan view.
상기 홀을 매립하여 절연보호막을 형성하는 단계;
상기 패드 형성 예정 영역에 패드를 형성함과 아울러, 상기 일면에 다수의 회로층을 구비한 소자층을 형성하는 단계;
상기 반도체 기판의 상기 타면으로부터 상기 패드를 노출시키는 비아홀을 형성하는 단계; 및
상기 노출된 패드 상에 상기 비아홀을 매립하여 관통전극을 형성하는 단계;
를 포함하는 반도체칩의 제조방법. Forming a semiconductor substrate having one surface including a pad formation region and the other surface opposite thereto and etching a periphery of the pad formation region from the one surface;
Filling the hole to form an insulating protective film;
Forming a pad on the pad formation region and forming a device layer having a plurality of circuit layers on one surface thereof;
Forming a via hole exposing the pad from the other surface of the semiconductor substrate; And
Filling the via hole on the exposed pad to form a through electrode;
Method of manufacturing a semiconductor chip comprising a.
상기 패드 및 소자층을 형성하는 단계 후, 그리고, 상기 비아홀을 형성하는 단계 전에, 상기 패드가 형성된 상기 일면 상에 캐리어 기판을 부착하는 단계;를 더 포함하는 것을 특징으로 하는 반도체칩의 제조방법. The method of claim 3, wherein
And attaching a carrier substrate on the one surface on which the pad is formed after the forming of the pad and the device layer and before the forming of the via hole.
상기 캐리어 기판은 관통전극을 형성한 후에 제거되는 것을 특징으로 하는 반도체칩의 제조방법. The method of claim 4, wherein
And said carrier substrate is removed after forming said through electrode.
상기 절연보호막은, 평면상으로 볼 때, 상기 관통전극을 감싸는 링 형상, 다각 형상 및 원 형상 중 어느 하나의 형상을 갖는 것을 특징으로 하는 반도체칩의 제조방법. The method of claim 1,
The insulating protective film has a semiconductor chip manufacturing method, characterized in that any one of a ring shape, a polygonal shape and a circular shape surrounding the through electrode when viewed in plan view.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100085336A KR20120022142A (en) | 2010-09-01 | 2010-09-01 | Semiconductor chip and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2010
- 2010-09-01 KR KR1020100085336A patent/KR20120022142A/en not_active Withdrawn
Cited By (2)
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| US11328981B2 (en) | 2020-05-28 | 2022-05-10 | SK Hynix Inc. | Memory device and method of manufacturing the same |
| US11735500B2 (en) | 2020-05-28 | 2023-08-22 | SK Hynix Inc. | Memory device and method of manufacturing the same |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20100901 |
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