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KR20120078343A - Semiconductor light emitting device - Google Patents

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KR20120078343A
KR20120078343A KR1020100140616A KR20100140616A KR20120078343A KR 20120078343 A KR20120078343 A KR 20120078343A KR 1020100140616 A KR1020100140616 A KR 1020100140616A KR 20100140616 A KR20100140616 A KR 20100140616A KR 20120078343 A KR20120078343 A KR 20120078343A
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KR
South Korea
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layer
stress relaxation
semiconductor
light emitting
relaxation layer
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Withdrawn
Application number
KR1020100140616A
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Korean (ko)
Inventor
박정원
Original Assignee
일진머티리얼즈 주식회사
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Publication date
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Abstract

본 발명은 기판과, 상기 기판상에 형성되고, 복수 개의 반도체층을 포함하는 제1반도체층과, 상기 제1반도체층 상에 형성되는 활성층, 및 상기 활성층 상에 형성되는 제2반도체층을 포함하되, 상기 복수 개의 반도체층 사이에는 제1응력완화층과 제2응력완화층이 형성되고, 상기 제1응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 작은 격자상수를 갖고, 상기 제2응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 큰 격자상수를 갖는 반도체 발광소자를 개시한다.
본 발명에 따르면 에피 공정 중 발생하는 상/하 양방향에서의 휨 현상을 최소화하여 균일도가 증가하고 수율이 향상된다.The present invention includes a substrate, a first semiconductor layer formed on the substrate and including a plurality of semiconductor layers, an active layer formed on the first semiconductor layer, and a second semiconductor layer formed on the active layer. However, a first stress relaxation layer and a second stress relaxation layer are formed between the plurality of semiconductor layers, the first stress relaxation layer has a lattice constant smaller than the largest lattice constant among the plurality of semiconductor layers, The second stress relaxation layer discloses a semiconductor light emitting device having a lattice constant larger than a layer having the largest lattice constant among the plurality of semiconductor layers.
According to the present invention, the uniformity is increased and the yield is improved by minimizing warpage in both upper and lower directions generated during the epi process.

Description

반도체 발광소자{Semiconductor light emitting device}Semiconductor light emitting device

본 발명은 반도체 발광소자에 관한 것으로서, 더욱 자세하게는 에피 공정상에서 기판의 상/하 양방향 휨 현상이 억제되어 균일도 및 수율이 개선된 반도체 발광소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor light emitting device, and more particularly, to a semiconductor light emitting device having improved uniformity and yield by suppressing bidirectional bending of a substrate in an epitaxial process.

발광소자는 소자 내에 포함되어 있는 물질이 빛을 발광하는 소자로서, 예를 들면, 발광다이오드(Light emitting diode, LED)와 같이 다이오드를 이용하여 반도체를 접합한 형태로 전자/정공 재결합에 따른 에너지를 광으로 변환하여 방출하는 소자가 있다. 이러한 발광소자는 현재 조명, 표시장치 및 광원으로서 널리 이용되며 그 개발이 가속화되고 있는 추세이다.A light emitting device is a device in which a material included in the device emits light. For example, a light emitting diode (LED) is used to bond energy of electron / hole recombination in the form of a semiconductor bonded using a diode. There is an element that converts and emits light. Such light emitting devices are widely used as lighting, display devices, and light sources, and their development is being accelerated.

GaN 반도체 발광소자는 일반적으로 사파이어 기판상에 900℃ 내지 1300℃의 고온으로 n형 GaN계 반도체층을 형성한 후, 600℃ 내지 900℃의 온도에서 활성층을 형성한다.A GaN semiconductor light emitting device generally forms an n-type GaN semiconductor layer at a high temperature of 900 ° C to 1300 ° C on a sapphire substrate, and then forms an active layer at a temperature of 600 ° C to 900 ° C.

그러나 사파이어 기판에 비해 약 17% 작은 격자상수를 갖는 GaN을 고온에서 성장시키는 경우 격자상수 및 열팽창계수가 큰 사파이어 기판이 오목하게 휘는 현상(상측 휨현상)이 발생한다.However, when GaN having a lattice constant of about 17% smaller than that of the sapphire substrate is grown at a high temperature, a sapphire substrate having a lattice constant and a coefficient of thermal expansion having a large lattice constant and concave bending (upward bending) occurs.

그 결과 사파이어 기판의 가장자리가 기판 지지대와 이격되기 때문에 기판 지지대로부터 인가되는 열이 기판 전체에 고르게 전달되지 않으므로, 사파이어 기판상에서 형성되는 활성층(multi quantum well, MQW)의 In 함유량이 달라져 중심부와 가장자리에서 방출되는 광의 발광파장이 달라지는 문제가 있다.As a result, since the edge of the sapphire substrate is spaced apart from the substrate support, heat applied from the substrate support is not evenly transmitted throughout the substrate, and thus the In content of the multi quantum well (MQW ) formed on the sapphire substrate is changed so that the center and the edges are different. There is a problem that the light emission wavelength of the emitted light is different.

또한, 활성층 형성온도로 냉각시에는 급격한 온도 변화에 의해 오목했던 사파이어 기판이 반대로 펴지는 현상(하측 휨현상)이 발생하여 반도체층에 열충격(thermal shock)이 발생하는 문제가 있다.In addition, when cooling to the active layer formation temperature, a phenomenon in which the concave sapphire substrate is unfolded (lower bending) occurs due to a sudden temperature change, causing a thermal shock to the semiconductor layer.

본 발명은 상기와 같은 문제를 해결하기 위한 것으로서, 에피 공정상에서 발생하는 기판의 상/하 휨 현상을 개선하여 균일도 및 수율이 향상된 반도체 발광소자를 개시한다.Disclosure of Invention The present invention is to solve the above problems, and discloses a semiconductor light emitting device having improved uniformity and yield by improving a warping phenomenon of the substrate generated in the epi process.

상기와 같은 목적을 달성하기 위하여 본 발명의 일 특징에 따른 반도체 발광소자는 기판과, 상기 기판상에 형성되고, 복수 개의 반도체층을 포함하는 제1반도체층과, 상기 제1반도체층 상에 형성되는 활성층, 및 상기 활성층 상에 형성되는 제2반도체층을 포함하되, 상기 복수 개의 반도체층 사이에는 제1응력완화층과 제2응력완화층이 형성되고, 상기 제1응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 작은 격자상수를 갖고, 상기 제2응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 큰 격자상수를 갖는다.In order to achieve the above object, a semiconductor light emitting device according to an aspect of the present invention includes a substrate, a first semiconductor layer formed on the substrate, the semiconductor layer including a plurality of semiconductor layers, and the first semiconductor layer. And a second semiconductor layer formed on the active layer, wherein a first stress relaxation layer and a second stress relaxation layer are formed between the plurality of semiconductor layers, and the first stress relaxation layer is a plurality of the Among the semiconductor layers, the lattice constant has a smaller lattice constant than the largest lattice constant, and the second stress relaxation layer has a lattice constant larger than the lattice constant among the plurality of semiconductor layers.

제1응력완화층은 AlxGayN(0<x≤1, 0≤y<1, 0<x+y≤1)이고, 제2응력완화층은 InxGayN(0<x≤1, 0≤y<1, 0<x+y≤1)일 수 있다.The first stress relaxation layer is Al x Ga y N (0 <x≤1, 0≤y <1, 0 <x + y≤1), and the second stress relaxation layer is In x Ga y N (0 <x≤ 1, 0 ≦ y <1, 0 <x + y ≦ 1).

또한 제1응력완화층은 Si, Al, C 중 어느 하나 이상이 도핑된 GaN일 수 있다.In addition, the first stress relaxation layer may be GaN doped with at least one of Si, Al, and C.

그리고 제1응력완화층과 제2응력완화층은 AlxInyGazN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z<1)이고, 상기 제1응력완화층은 상기 제2응력완화층에 비해 Al의 조성비가 높고, 상기 제2응력완화층은 상기 제1응력완화층에 비해 In의 조성비가 높게 제어될 수 있다.The first stress relaxation layer and the second stress relaxation layer are Al x In y Ga z N (0 <x <1, 0 <y <1, 0 <z <1, 0 <x + y + z <1). The first stress relaxation layer may have a higher composition ratio of Al than the second stress relaxation layer, and the second stress relaxation layer may have a higher composition ratio of In than the first stress relaxation layer.

본 발명에 따르면 에피 공정 중 발생하는 상/하 양방향에서의 휨 현상을 최소화하여 균일도가 증가하고 수율이 향상된다. According to the present invention, the uniformity is increased and the yield is improved by minimizing warpage in both upper and lower directions generated during the epi process.

또한 하나의 웨이퍼에서 형성된 복수 개의 발광소자가 모두 균일한 특성 분포를 가져 신뢰성을 확보할 수 있는 장점이 있다.In addition, all of the plurality of light emitting devices formed on one wafer have an advantage of ensuring uniform reliability due to uniform distribution of properties.

도 1은 본 발명의 실시예에 따른 반도체 발광소자의 개략적인 단면도이고,
도 2는 종래 방법에 따른 반도체 발광소자의 발광 파장 분석 이미지이고,
도 3은 본 발명의 실시예에 따른 반도체 발광소자의 발광 파장 분석 이미지이다.1 is a schematic cross-sectional view of a semiconductor light emitting device according to an embodiment of the present invention;
2 is an emission wavelength analysis image of a semiconductor light emitting device according to the conventional method,
3 is an emission wavelength analysis image of a semiconductor light emitting device according to an embodiment of the present invention.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다.As the invention allows for various changes and numerous embodiments, particular embodiments will be illustrated in the drawings and described in detail in the written description.

그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms.

상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms are used only for the purpose of distinguishing one component from another.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급될 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When a component is referred to as being "connected" or "connected" to another component, it may be directly connected or connected to that other component, but it may be understood that other components may be present in between. Should be.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In the present application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a component, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

또한 본 출원에서 첨부된 도면은 설명의 편의를 위하여 확대 또는 축소하여 도시된 것으로 이해되어야 한다. In addition, it is to be understood that the accompanying drawings in this application are shown enlarged or reduced for convenience of description.

이제 본 발명에 대하여 도면을 참고하여 상세하게 설명하고, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the drawings. Like reference numerals designate like elements throughout, and duplicate descriptions thereof will be omitted.

도 1을 참고할 때 본 발명의 실시예에 따른 반도체 발광소자는 기판(10)과, 상기 기판(10)상에 형성되고, 복수 개의 반도체층을 포함하는 제1반도체층(30)과, 상기 제1반도체층(30) 상에 형성되는 활성층(40), 및 상기 활성층(40) 상에 형성되는 제2반도체층(50)을 포함한다.Referring to FIG. 1, a semiconductor light emitting device according to an exemplary embodiment of the present invention may include a substrate 10, a first semiconductor layer 30 formed on the substrate 10, and including a plurality of semiconductor layers. An active layer 40 formed on the first semiconductor layer 30 and a second semiconductor layer 50 formed on the active layer 40 are included.

상기 기판(10)은 반도체 발광소자의 성장 또는 지지를 위한 것으로서, 기판(10)은 사파이어 기판과 같은 부도전성 성장기판이거나, 금속 또는 반도체 기판과 같은 도전성 기판일 수 있다.The substrate 10 is for growing or supporting a semiconductor light emitting device. The substrate 10 may be a non-conductive growth substrate such as a sapphire substrate or a conductive substrate such as a metal or a semiconductor substrate.

상기 기판(10)상에는 버퍼층(20)이 형성될 수 있다. 버퍼층(20)은 기판(10)과 후속 공정에서 성장될 질화물 반도체층의 결정학적 차이를 줄이고 이를 통해 결정결함 밀도를 최소화하기 위하여 형성된다. 따라서 버퍼층(20)은 상기 제1반도체층(30)의 결정 구조, 격자 상수 또는 열팽창계수와 유사한 물질이면 종류에 제한 없이 적용 가능하다.A buffer layer 20 may be formed on the substrate 10. The buffer layer 20 is formed to reduce the crystallographic difference between the substrate 10 and the nitride semiconductor layer to be grown in a subsequent process and thereby minimize the crystal defect density. Therefore, the buffer layer 20 may be applied to any kind of material that is similar to the crystal structure, lattice constant, or thermal expansion coefficient of the first semiconductor layer 30.

상기 제1반도체층(30)은 언도프된 GaN계 반도체층(31)과, n형 GaN계 반도체층(34)이 복수 개의 층으로 형성될 수 있다. 언도프된 GaN계 반도체층(31)은 기판(10) 위에 바로 n형 GaN계 반도체층(34)을 형성할 경우 격자 주기가 급격히 변화하여 결함이 발생하는 것을 방지하기 위하여 형성된다. In the first semiconductor layer 30, an undoped GaN semiconductor layer 31 and an n-type GaN semiconductor layer 34 may be formed of a plurality of layers. The undoped GaN-based semiconductor layer 31 is formed in order to prevent the occurrence of defects due to rapid change in lattice period when the n-type GaN-based semiconductor layer 34 is formed directly on the substrate 10.

그러나 상기 제1반도체층(30)의 구성은 반드시 이에 한정되는 것은 아니고, 필요에 따라 언도프된 GaN계 반도체층(31)은 생략될 수 있다. 또한 상기 제1반도체층(30)은 복수 개의 n형 반도체층으로 형성될 수도 있다.However, the configuration of the first semiconductor layer 30 is not necessarily limited thereto, and the undoped GaN semiconductor layer 31 may be omitted as necessary. In addition, the first semiconductor layer 30 may be formed of a plurality of n-type semiconductor layers.

상기 n형 GaN계 반도체층(34)은 언도프된 GaN계 반도체층(31) 또는 후술하는 제1,2응력완화층(32)(33) 위에 일반적인 에피택시얼 방법으로 형성된다. n형 GaN계 반도체층(34)의 불순물로는 Si, Ge, 및 Sn 중 어느 하나가 선택 가능하다. The n-type GaN-based semiconductor layer 34 is formed by a general epitaxial method on the undoped GaN-based semiconductor layer 31 or the first and second stress relaxation layers 32, 33 to be described later. As an impurity of the n-type GaN-based semiconductor layer 34, any one of Si, Ge, and Sn can be selected.

상기 제2반도체층(50)은 p형 GaN계 반도체층으로서, 불순물로는 Mg, Zn, 및 Be 중 어느 하나를 선택하여 사용할 수 있다.The second semiconductor layer 50 is a p-type GaN-based semiconductor layer, and any one of Mg, Zn, and Be may be selected and used as an impurity.

상기 활성층(40)은 발광을 활성화시키는 층으로서, 불순물은 도핑되지 않는 것이 바람직하며, 구성물질의 몰비를 조절하여 발광하는 빛의 파장을 조절할 수도 있다. GaN계 반도체인 경우, GaN의 에너지 밴드 갭보다 작은 에너지 밴드 갭을 갖는 InGaN계 화합물 반도체를 이용하여 활성층을 형성할 수 있다. The active layer 40 is a layer for activating light emission, and it is preferable that impurities are not doped, and the wavelength of light emitted by controlling the molar ratio of the constituent material may be adjusted. In the case of a GaN based semiconductor, an active layer may be formed using an InGaN based compound semiconductor having an energy band gap smaller than that of GaN.

본 발명의 일 실시예에 따른 제1반도체층(30)은 상기 언도프된 GaN계 반도체층(31)과, n형 GaN계 반도체층(34) 사이에 제1응력완화층(32)과 제2응력완화층(33)이 형성될 수 있다. 상기 제1응력완화층(32)과 제2응력완화층(33)에 의해 반도체 발광소자의 제조과정에서 발생하는 기판(10)의 휨 현상을 효과적으로 제어할 수 있다.According to an embodiment of the present invention, the first semiconductor layer 30 may include a first stress relaxation layer 32 and a first gap between the undoped GaN-based semiconductor layer 31 and the n-type GaN-based semiconductor layer 34. The stress relief layer 33 may be formed. The first stress relaxation layer 32 and the second stress relaxation layer 33 can effectively control the warpage of the substrate 10 generated in the manufacturing process of the semiconductor light emitting device.

제1응력완화층(32)은 상대적으로 격자상수가 작게 형성되어, 고온에서 저온으로 급격한 온도 변화시 오목해진 기판(10)이 다시 평평하게 펴지는 속도를 늦추어 열충격(thermal shock)을 효과적으로 방지할 수 있다. 이때 열충격(thermal shock)이란 기판이 휘어짐으로써 반도체층에 발생하는 물리적, 화학적 결함(예: 크랙 등)으로 정의될 수 있다.The first stress relaxation layer 32 is formed with a relatively small lattice constant, which effectively prevents thermal shock by slowing the rate at which the concave substrate 10 is flattened again when the temperature changes abruptly from a high temperature to a low temperature. Can be. In this case, thermal shock may be defined as physical and chemical defects (eg, cracks) generated in the semiconductor layer due to the bending of the substrate.

따라서 n형 GaN계 반도체층(34)과 활성층(40) 간에 편평도가 유지되도록 하는 역할을 수행한다.Therefore, it serves to maintain the flatness between the n-type GaN-based semiconductor layer 34 and the active layer 40.

이러한 제1응력완화층(32)은 제1반도체층(30) 중에서 격자상수가 가장 큰 층보다 작은 격자상수를 갖도록 형성될 수 있다. 예를 들면, 제1반도체층(30)이 언도프된 GaN계 반도체층(31)과, n형 GaN계 반도체층(34)으로 형성된 경우, n형 GaN계 반도체층(34)보다 언도프된 GaN계 반도체층(31)의 격자상수가 크다면 제1응력완화층(32)은 언도프된 GaN계 반도체층(31)의 격자상수보다 작게 제어되는 것이다.The first stress relaxation layer 32 may be formed to have a lattice constant smaller than the largest lattice constant among the first semiconductor layers 30. For example, when the first semiconductor layer 30 is formed of the undoped GaN-based semiconductor layer 31 and the n-type GaN-based semiconductor layer 34, the undoped of the first semiconductor layer 30 is less than that of the n-type GaN-based semiconductor layer 34. If the lattice constant of the GaN-based semiconductor layer 31 is large, the first stress relaxation layer 32 is controlled to be smaller than the lattice constant of the undoped GaN-based semiconductor layer 31.

구체적으로는 AlxGayN(0<x≤1, 0≤y<1, 0<x+y≤1) 또는 Si, Al, C 중 어느 하나 이상이 도핑된 GaN으로 형성될 수 있다.Specifically, Al x Ga y N (0 <x≤1, 0≤y <1, 0 <x + y≤1) or at least one of Si, Al, and C may be formed of doped GaN.

이때 AlxGayN(0<x≤1, 0≤y<1, 0<x+y≤1)은 유기금속 화학기상증착법(MOCVD)에 의하여 트리메틸알루미늄(TMAl), 트리메틸갈륨(TMGa), 트리에틸갈륨(TEGa)등의 Ga 또는 Al 전구체와, 암모니아(NH3) 등의 반응 전구체들을 화학 반응시켜 원하는 두께 및 격자상수를 갖도록 제어할 수 있다.At this time, Al x Ga y N (0 <x≤1, 0≤y <1, 0 <x + y≤1) is trimethylaluminum (TMAl), trimethylgallium (TMGa), by organometallic chemical vapor deposition (MOCVD), The Ga or Al precursors such as triethylgallium (TEGa) and the reaction precursors such as ammonia (NH 3) may be chemically reacted to control to have a desired thickness and lattice constant.

또한, Si, Al, C 중 어느 하나 이상이 도핑된 GaN은 Si, Al, C 을 포함하는 소스 가스를 이용하여 GaN 내에 적정한 농도로 도핑하여 제작할 수 있다. 상기 Si, Al, C의 공유반지름은 Ga의 공유반지름보다 작으므로 이를 도핑함으로써 격자상수를 GaN의 격자상수보다 작게 제어할 수 있다.In addition, GaN doped with at least one of Si, Al, and C may be manufactured by doping at an appropriate concentration in GaN using a source gas containing Si, Al, and C. Since the shared radius of Si, Al, and C is smaller than the shared radius of Ga, the lattice constant can be controlled to be smaller than the lattice constant of GaN by doping it.

이때 제1응력완화층(32)의 두께는 약 0.01 내지 3㎛의 두께로 형성될 수 있고, 바람직하게는 0.05 내지 0.2㎛로 형성될 수 있다.In this case, the thickness of the first stress relaxation layer 32 may be formed to a thickness of about 0.01 to 3㎛, preferably 0.05 to 0.2㎛.

상기 제2응력완화층(33)은 제1반도체층(30) 중에서 격자상수가 가장 큰 층보다 큰 격자상수를 갖도록 형성될 수 있다. 구체적으로 제2응력완화층(33)은 InxGayN(0<x≤1, 0≤y<1, 0<x+y≤1), AlGaP 또는 GaAs 중 어느 하나로 구성될 수 있다.The second stress relaxation layer 33 may be formed to have a lattice constant larger than the layer having the largest lattice constant among the first semiconductor layers 30. In detail, the second stress relaxation layer 33 may be formed of any one of In x Ga y N (0 <x ≦ 1, 0 ≦ y <1, 0 <x + y ≦ 1), AlGaP, or GaAs.

제2응력완화층(33)은 제1반도체층(30) 중 격자상수가 가장 큰 층보다 큰 값의 격자상수를 가지므로 n형 GaN계 반도체층(34) 형성시 기판(10)이 오목하게 휘는 현상을 억제할 수 있다.Since the second stress relaxation layer 33 has a lattice constant having a larger lattice constant than the layer having the largest lattice constant among the first semiconductor layers 30, the substrate 10 is concave when the n-type GaN-based semiconductor layer 34 is formed. The warping phenomenon can be suppressed.

따라서 기판 지지대(미도시)로부터 기판에 열이 균일하게 공급되어 활성층 전체 면적에 In 조성비가 균일하게 형성되므로 반도체 발광소자의 발광파장이 균일해지고 수율이 향상되는 장점이 있다.Therefore, since heat is uniformly supplied from the substrate support (not shown) to the substrate, the composition ratio of In is uniformly formed in the entire area of the active layer, so that the emission wavelength of the semiconductor light emitting device is uniform and the yield is improved.

결과적으로 본 발명의 실시예에 의하면 제2응력완화층(33)에 의하여 n형 GaN계 반도체층(34) 형성 온도로 가열시 기판(10)이 오목하게 휘는 현상을 방지하고, 제1응력완화층(32)에 의해 활성층(40) 형성온도로 냉각시 기판(10)이 다시 편평하게 펴지는 현상을 방지하여 에피 제조공정상 발생하는 기판(10)의 상/하 양방향 휨 현상을 효과적으로 방지할 수 있다. 이때 상기 제1응력완화층(32)과 제2응력완화층(33)의 형성 순서는 도 1을 기준으로 반대일 수도 있다.As a result, according to the embodiment of the present invention, the substrate 10 is prevented from concavely bending when heated to the temperature of forming the n-type GaN semiconductor layer 34 by the second stress relaxation layer 33, and the first stress relaxation is performed. When the substrate 32 is cooled to the active layer 40 forming temperature by the layer 32, the substrate 10 can be prevented from being flattened, thereby effectively preventing the up / down bidirectional bending of the substrate 10 generated in the epitaxial manufacturing process. have. In this case, the formation order of the first stress relaxation layer 32 and the second stress relaxation layer 33 may be reversed based on FIG. 1.

이러한 구성에 의하여 제2응력완화층(33) 위에 n형 GaN계 반도체층(34) 형성시 기판(10)이 오목하게 휘는 현상이 감소하므로, 이후 활성층(40) 형성시 기판(10)이 다시 펴지는 현상 역시 더욱 감소하게 된다.As a result, the concave bending of the substrate 10 when the n-type GaN-based semiconductor layer 34 is formed on the second stress relaxation layer 33 is reduced, and thus the substrate 10 is again formed when the active layer 40 is formed. Unfolding is also reduced further.

그 결과 에피 공정 중 발생하는 상/하 양방향에서의 휨 현상이 최소화되므로 균일도 및 수율이 향상되고, 반도체층의 열충격이 감소한다. 또한 하나의 웨이퍼에서 형성된 복수 개의 발광소자가 모두 균일한 특성 분포를 가져 신뢰성을 확보할 수 있는 장점이 있다.As a result, since the warpage phenomenon in both the upper and lower directions generated during the epi process is minimized, uniformity and yield are improved, and thermal shock of the semiconductor layer is reduced. In addition, all of the plurality of light emitting devices formed on one wafer have an advantage of ensuring uniform reliability due to uniform distribution of properties.

본 발명의 또 다른 실시예에 따른 반도체 발광소자는 제1응력완화층(32)과 제2응력완화층(33)이 모두 AlxInyGazN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z<1)으로 형성될 수 있다.In the semiconductor light emitting device according to another embodiment of the present invention, both the first stress relaxation layer 32 and the second stress relaxation layer 33 are Al x In y Ga z N (0 <x <1, 0 <y < 1, 0 <z <1, 0 <x + y + z <1).

이때 Al과 In의 조성비를 변화시켜 격자상수를 조절할 수 있다. 예를 들면, 제1응력완화층(32)의 경우 Al의 조성비를 증가시켜 격자상수가 가장 큰 반도체층 보다 격자상수를 작게 제어할 수 있으며, 제2응력완화층(33)의 경우 그와 반대로 In의 조성비를 증가시켜 격자상수가 가장 큰 반도체층보다 격자상수를 크게 제어할 수 있는 것이다.At this time, the lattice constant can be adjusted by changing the composition ratio of Al and In. For example, in the case of the first stress relaxation layer 32, the lattice constant can be controlled to be smaller than that of the semiconductor layer having the largest lattice constant by increasing the composition ratio of Al, and in the case of the second stress relaxation layer 33, By increasing the composition ratio of In, the lattice constant can be controlled to be larger than that of the semiconductor layer having the largest lattice constant.

도 2는 종래 방법에 따른 반도체 발광소자의 발광 파장 분석 이미지이고, 도 3은 본 발명의 실시예에 따른 반도체 발광소자의 발광 파장 분석 이미지이다.2 is a light emission wavelength analysis image of a semiconductor light emitting device according to the conventional method, Figure 3 is a light emission wavelength analysis image of a semiconductor light emitting device according to an embodiment of the present invention.

상기 도 2 및 도 3을 참조하여 본 발명의 일 실시예에 따른 사파이어 웨이퍼 상에 형성된 반도체 발광소자의 발광(photoluminescence: PL) 특성을 살핀다. Referring to FIGS. 2 and 3, a light emission (PL) characteristic of a semiconductor light emitting device formed on a sapphire wafer according to an embodiment of the present invention is examined.

종래 방법에 따라 응력완화층 없이 제조된 반도체 발광소자의 경우 파장의 표준편차는 6.46nm으로 매우 불균일함을 알 수 있다. 그러나 본 발명의 실시예에 따라 제조된 반도체 발광소자의 경우 표준편차가 1.46nm으로 매우 균일함을 알 수 있다.In the case of a semiconductor light emitting device manufactured without a stress relaxation layer according to the conventional method, it can be seen that the standard deviation of the wavelength is 6.46 nm, which is very nonuniform. However, it can be seen that the standard deviation of the semiconductor light emitting device manufactured according to the embodiment of the present invention is very uniform as 1.46 nm.

따라서 상기 제1응력완화층(32)과 제2응력완화층(33)에 의해 기판(10)의 상/하 휨 현상이 개선되어 활성층(40)의 InGaN 조성비가 전체적으로 균일하게 형성되었음을 확인할 수 있다.
Accordingly, it can be confirmed that the upper / lower warpage of the substrate 10 is improved by the first stress relaxation layer 32 and the second stress relaxation layer 33, so that the InGaN composition ratio of the active layer 40 is uniformly formed. .

위에서 설명된 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경(예: 화합물 반도체의 종류) 및 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.The embodiments of the present invention described above are disclosed for purposes of illustration, and those skilled in the art having ordinary knowledge of the present invention may make various modifications, changes (eg, types of compound semiconductors) and additions within the spirit and scope of the present invention. It will be possible that such modifications, changes and additions should be considered to be within the scope of the following claims.

10: 기판 20: 버퍼층
30: 제1반도체층 31: 언도프된 GaN계 반도체층
32: 제1응력완화층 33: 제2응력완화층
34: n형 GaN계 반도체층 40: 활성층
50: 제2반도체층10 substrate 20 buffer layer
30: first semiconductor layer 31: undoped GaN semiconductor layer
32: first stress relaxation layer 33: second stress relaxation layer
34: n-type GaN-based semiconductor layer 40: active layer
50: second semiconductor layer

Claims (8)

기판;
상기 기판상에 형성되고, 복수 개의 반도체층을 포함하는 제1반도체층;
상기 제1반도체층 상에 형성되는 활성층; 및
상기 활성층 상에 형성되는 제2반도체층을 포함하되,
상기 복수 개의 반도체층 사이에는 제1응력완화층과 제2응력완화층이 형성되고, 상기 제1응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 작은 격자상수를 갖고, 상기 제2응력완화층은 상기 복수 개의 반도체층 중에서 격자상수가 가장 큰 층보다 큰 격자상수를 갖는 반도체 발광소자.Board;
A first semiconductor layer formed on the substrate and including a plurality of semiconductor layers;
An active layer formed on the first semiconductor layer; And
Including a second semiconductor layer formed on the active layer,
A first stress relaxation layer and a second stress relaxation layer are formed between the plurality of semiconductor layers, and the first stress relaxation layer has a lattice constant smaller than a layer having the largest lattice constant among the plurality of semiconductor layers. The stress relaxation layer has a lattice constant larger than the layer having the largest lattice constant among the plurality of semiconductor layers. 제1항에 있어서, 상기 복수 개의 반도체층은 언도프된 GaN계 반도체층과, n형 GaN계 반도체층을 포함하는 반도체 발광소자.The semiconductor light emitting device of claim 1, wherein each of the plurality of semiconductor layers comprises an undoped GaN semiconductor layer and an n-type GaN semiconductor layer. 제1항에 있어서, 상기 복수 개의 반도체층은 n형 GaN계 반도체층을 포함하는 반도체 발광소자.The semiconductor light emitting device of claim 1, wherein the plurality of semiconductor layers include an n-type GaN-based semiconductor layer. 제1항에 있어서, 상기 제1응력완화층은 AlxGayN(0<x≤1, 0≤y<1, 0<x+y≤1)이고, 상기 제2응력완화층은 InxGayN(0<x≤1, 0≤y<1, 0<x+y≤1)인 반도체 발광소자.The method of claim 1, wherein the first stress relaxation layer is Al x Ga y N (0 <x ≦ 1, 0 ≦ y <1, 0 <x + y ≦ 1), and the second stress relaxation layer is In x. A semiconductor light emitting device in which Ga y N (0 <x ≦ 1, 0 ≦ y <1, 0 <x + y ≦ 1). 제1항에 있어서, 상기 제1응력완화층은 Si, Al, C 중 어느 하나 이상이 도핑된 GaN인 반도체 발광소자.The semiconductor light emitting device of claim 1, wherein the first stress relaxation layer is GaN doped with at least one of Si, Al, and C. 5. 제1항에 있어서, 상기 제2응력완화층은 AlGaP 또는 GaAs인 반도체 발광소자.The semiconductor light emitting device of claim 1, wherein the second stress relaxation layer is AlGaP or GaAs. 제1항에 있어서, 상기 제1응력완화층과 제2응력완화층은 AlxInyGazN(0<x<1, 0<y<1, 0<z<1, 0<x+y+z<1)이고, 상기 제1응력완화층은 상기 제2응력완화층에 비해 Al의 조성비가 높고, 상기 제2응력완화층은 상기 제1응력완화층에 비해 In의 조성비가 높은 반도체 발광소자.The method of claim 1, wherein the first stress relaxation layer and the second stress relaxation layer is Al x In y Ga z N (0 <x <1, 0 <y <1, 0 <z <1, 0 <x + y + z <1), wherein the first stress relaxation layer has a higher compositional ratio of Al than the second stress relaxation layer, and the second stress relaxation layer has a higher composition ratio of In than the first stress relaxation layer. device. 제1항에 있어서, 상기 기판과 제1반도체층 사이에는 버퍼층이 더 형성되는 반도체 발광소자.The semiconductor light emitting device of claim 1, further comprising a buffer layer between the substrate and the first semiconductor layer.
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