KR20130022799A - Power semiconductor device - Google Patents
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Abstract
본 발명의 일 실시예는 전력 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 저비용 및 간단한 공정으로 전력 반도체 디바이스를 제공하는데 있다.
이를 위해 본 발명은 제1도전형 반도체 기판; 상기 제1도전형 반도체 기판 위에 형성되고, 깊이를 갖는 트렌치가 형성된 제1도전형 에피텍셜층; 상기 제1도전형 에피텍셜층의 트렌치에 형성된 제2도전형 칼럼; 상기 제2도전형 칼럼에 연결되고, 상기 제1도전형 에피텍셜층에 형성된 제2도전형 바디; 상기 제2도전형 바디에 형성된 제1도전형 소스 영역; 상기 제1도전형 에피텍셜층, 상기 제2도전형 바디 및 상기 제1도전형 소스 영역에 걸쳐 형성된 게이트 산화막; 및, 상기 게이트 산화막 위에 형성된 게이트 전극을 포함하는 전력 반도체 디바이스를 개시한다.One embodiment of the present invention relates to a power semiconductor device, the technical problem to be solved is to provide a power semiconductor device in a low cost and simple process.
To this end, the present invention is a first conductive semiconductor substrate; A first conductive epitaxial layer formed on the first conductive semiconductor substrate and having a trench having a depth; A second conductive column formed in the trench of the first conductive epitaxial layer; A second conductive body connected to the second conductive column and formed in the first conductive epitaxial layer; A first conductive source region formed in the second conductive body; A gate oxide layer formed over the first conductive epitaxial layer, the second conductive body, and the first conductive source region; And a gate electrode formed over the gate oxide film.
Description
본 발명의 일 실시예는 전력 반도체 디바이스에 관한 것이다.One embodiment of the invention is directed to a power semiconductor device.
일반적으로 전하량 보상 원리를 기반으로 한 슈퍼 정션 전력 반도체 디바이스는 낮은 온 저항(Ron)으로 인해 최근 인버터 등의 스위치로서 많이 이용되고 있다.In general, super junction power semiconductor devices based on the charge compensation principle have been widely used as switches such as inverters due to low on resistance (Ron).
이러한 전력 반도체 디바이스는 슈퍼 정션 구조를 만들기 위해 다양한 방법을 이용하고 있다. 일례로, 제1도전형 영역 및 제2도전형 영역을 다수의 에피텍셜 공정으로 형성함으로써 슈퍼 정션 구조를 만들 수 있다. 이 경우, 다수의 에피텍셜 공정을 이용함으로써 제조 비용이 상당히 증가하는 문제가 있다. 또한, 제1도전형 영역에 깊은 트렌치(deep trench)를 형성하고, 상기 트렌치의 내부에 제2도전형 영역을 선택적인 에피텍셜 공정으로 형성하여 슈퍼 정션 구조를 만들 수 있다. 이 경우에도, 마찬가지로 추가적인 에피텍셜 공정이 수행됨으로써 제조 비용이 상당히 증가하는 문제가 있다.Such power semiconductor devices use various methods to make super junction structures. For example, the super junction structure may be formed by forming the first conductive region and the second conductive region by a plurality of epitaxial processes. In this case, there is a problem that the manufacturing cost increases considerably by using a plurality of epitaxial processes. In addition, a deep trench may be formed in the first conductive region, and a second junction region may be formed in the trench by an optional epitaxial process to form a super junction structure. In this case as well, there is a problem in that an additional epitaxial process is performed to significantly increase the manufacturing cost.
본 발명의 일 실시예는 저렴하고 짧은 시간에 슈퍼 정션 구조를 구현할 수 있는 전력 반도체 디바이스를 제공한다.One embodiment of the present invention provides a power semiconductor device capable of implementing a super junction structure at a low cost and in a short time.
본 발명의 일 실시예에 따른 전력 반도체 디바이스는 제1도전형 반도체 기판; 상기 제1도전형 반도체 기판 위에 형성되고, 깊이를 갖는 트렌치가 형성된 제1도전형 에피텍셜층; 상기 제1도전형 에피텍셜층의 트렌치에 형성된 제2도전형 칼럼; 상기 제2도전형 칼럼에 연결되고, 상기 제1도전형 에피텍셜층에 형성된 제2도전형 바디; 상기 제2도전형 바디에 형성된 제1도전형 소스 영역; 상기 제1도전형 에피텍셜층, 상기 제2도전형 바디 및 상기 제1도전형 소스 영역에 걸쳐 형성된 게이트 산화막; 및, 상기 게이트 산화막 위에 형성된 게이트 전극을 포함한다.A power semiconductor device according to an embodiment of the present invention includes a first conductive semiconductor substrate; A first conductive epitaxial layer formed on the first conductive semiconductor substrate and having a trench having a depth; A second conductive column formed in the trench of the first conductive epitaxial layer; A second conductive body connected to the second conductive column and formed in the first conductive epitaxial layer; A first conductive source region formed in the second conductive body; A gate oxide layer formed over the first conductive epitaxial layer, the second conductive body, and the first conductive source region; And a gate electrode formed on the gate oxide film.
상기 제2도전형 칼럼은 아모포스 실리콘에 제2도전형 불순물이 주입된 후 결정화되어 형성된 것일 수 있다.The second conductive column may be formed by crystallization after injecting a second conductive impurity into amorphous silicon.
상기 제2도전형 칼럼은 폴리 실리콘에 제2도전형 불순물이 주입된 후 결정화되어 형성된 것일 수 있다.The second conductive column may be formed by crystallization after injecting a second conductive impurity into polysilicon.
상기 제2도전형 칼럼은 적어도 하나의 그레인 바운더리를 가질 수 있다.The second conductive column may have at least one grain boundary.
본 발명의 다른 실시예에 따른 전력 반도체 디바이스의 제조 방법은 제1도전형 반도체 기판을 구비하고, 상기 제1도전형 반도체 기판 위에 제1도전형 에피텍셜층을 형성하며, 상기 제1도전형 에피텍셜층에 깊이를 갖는 트렌치를 형성하는 트렌치 형성 단계; 상기 트렌치의 표면에 실리콘을 증착하는 실리콘 증착 단계; 상기 증착된 실리콘에 제2도전형 불순물을 주입하는 단계; 상기 제2도전형 불순물이 주입된 실리콘의 표면에 추가적으로 실리콘을 증착하여 상기 트렌치를 완전히 매립함으로써, 제2도전형 칼럼을 형성하는 제2도전형 칼럼 형성 단계; 및 상기 제2도전형 칼럼의 위에 제2도전형 바디, 제1도전형 소스 영역, 게이트 산화막 및 게이트 전극을 형성하는 소자 형성 단계를 포함한다.A method of manufacturing a power semiconductor device according to another embodiment of the present invention includes a first conductive semiconductor substrate, a first conductive epitaxial layer is formed on the first conductive semiconductor substrate, and the first conductive epitaxial layer. Forming a trench having a depth in the textural layer; Depositing silicon on the surface of the trench; Implanting a second conductive impurity into the deposited silicon; Forming a second conductive column by depositing additional silicon on the surface of the silicon into which the second conductive impurity is implanted to completely fill the trench, thereby forming a second conductive column; And forming a second conductive body, a first conductive source region, a gate oxide layer, and a gate electrode on the second conductive column.
상기 실리콘은 아모포스 실리콘 또는 폴리 실리콘일 수 있다.The silicone may be amorphous silicon or polysilicon.
상기 제2도전형 칼럼 형성 단계는 상기 추가적으로 실리콘을 증착하여 트렌치를 매립한 이후, 600℃ 내지 700℃의 온도 분위기에서 10분에서 50분 동안 열처리할 수 있다. 상기 열처리에 의해 상기 제2도전형 칼럼에는 적어도 하나의 그레인 바운더리가 형성될 수 있다.In the second conductive column forming step, the additional silicon is deposited to fill the trench, and then heat treated for 10 to 50 minutes in a temperature atmosphere of 600 ° C to 700 ° C. At least one grain boundary may be formed in the second conductive column by the heat treatment.
본 발명의 일 실시예는 제1도전형 에피텍셜층에 트렌치를 형성하고, 상기 트렌치의 내측에 증착, 불순물 주입 및 열처리 등의 공정을 통하여 제2도전형 칼럼 즉, 슈퍼 정션 구조를 형성함으로써, 저비용 및 간단한 방법으로 슈퍼 정션을 갖는 전력 반도체 디바이스를 제공한다.According to an embodiment of the present invention, by forming a trench in the first conductive epitaxial layer and forming a second conductive column, that is, a super junction structure, through a process such as deposition, impurity implantation, and heat treatment inside the trench, Provided is a power semiconductor device having a super junction in a low cost and simple manner.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 디바이스를 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 전력 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다. 1 is a cross-sectional view illustrating a power semiconductor device according to an embodiment of the present invention.
2A to 2G are sequential cross-sectional views illustrating a method of manufacturing a power semiconductor device according to another embodiment of the present invention.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.
도 1은 본 발명의 일 실시예에 따른 전력 반도체 디바이스(100)를 도시한 단면도이다.1 is a cross-sectional view illustrating a
도 1에 도시된 바와 같이, 본 발명에 따른 전력 반도체 디바이스(100)는 제1도전형 반도체 기판(110), 제1도전형 에피텍셜층(120), 제2도전형 칼럼(130), 제2도전형 바디(140), 제1도전형 소스 영역(150), 게이트 산화막(160) 및 게이트 전극(170)을 포함한다.As shown in FIG. 1, the
상기 제1도전형 반도체 기판(110)은 대략 평평한 통상의 제1도전형 불순물이 포함된 실리콘 반도체 기판일 수 있다.The first
상기 제1도전형 에피텍셜층(120)은 상기 제1도전형 반도체 기판(110)의 위에 일정 두께로 형성되고, 이는 통상의 제1도전형 불순물이 포함된 실리콘일 수 있다. 여기서, 상기 제1도전형 에피텍셜층(120)에는 일정 깊이의 트렌치(121)가 형성되어 있다.The first conductive
상기 제2도전형 칼럼(130)은 상기 트렌치(121)에 매립된 형태로 형성되며, 이는 제2도전형 불순물이 포함된 실리콘일 수 있다. 특히, 상기 제2도전형 칼럼(130)은 아모포스 실리콘 또는 폴리 실리콘에 제2도전형 불순물이 주입되어 결정화된 것일 수 있다. 물론, 이와 같이 아모포스 실리콘 또는 폴리 실리콘이 결정화된 것이기 때문에, 상기 제2도전형 칼럼(130)은 적어도 하나의 그레인 바운더리(grain boundary)를 가질 수 있다. The second
여기서, 상기 제2도전형 칼럼(130)과, 상기 제2도전형 칼럼(130)의 측부에 위치된 제1도전형 에피텍셜층(120)이 상호간 슈퍼 정션 구조를 이루는 것이며, 이러한 슈퍼 정션 구조에 의해 전하량이 보상됨으로써, 낮은 온 저항(Ron)을 갖게 된다. 이러한 슈퍼 정션 구조에 의한 전하량 보상 및 이에 따른 낮은 온 저항은 이미 당업자에게 잘 알려진 사항이므로, 여기서 이에 대한 설명은 생략한다.Here, the second
상기 제2도전형 바디(140)는 상기 제1도전형 에피텍셜층(120)의 표면으로부터 내측 방향으로 일정 깊이에 걸쳐 형성되고, 또한 상기 제2도전형 칼럼(130)에 전기적으로 연결된 형태를 한다. 이러한 제2도전형 바디(140)는 상기 제1도전형 에피텍셜층(120)의 표면에 제2도전형 불순물을 이온 주입하고 열처리함으로써 형성된다.The second
상기 제1도전형 소스 영역(150)은 상기 제2도전형 바디(140)의 표면으로부터 내측 방향을 향하여 일정 깊이로 형성된다. 이러한 제1도전형 소스 영역(150)은 상기 제2도전형 바디(140)의 표면에 제1도전형 불순물을 이온 주입하고 열처리함으로써 형성된다.The first
상기 게이트 산화막(160)은 상기 제1도전형 에피텍셜층(120), 제2도전형 바디(140) 및 제1도전형 소스 영역(150)에 걸쳐 형성된다. 또한, 상기 게이트 전극(170)은 상기 게이트 산화막(160) 위에 일정 두께로 형성된다. 이러한 게이트 전극(170)은 통상의 도핑된 폴리 실리콘으로 형성될 수 있다.The
이밖에 도면에 도시하지는 않았지만, 상기 게이트 산화막(160) 및 게이트 전극(170)을 덮도록 층간 절연막이 형성될 수 있고, 상기 층간 절연막의 외측에 소스 메탈이 형성될 수 있다. 이러한 소스 메탈은 상기 제2도전형 바디(140) 및 제1도전형 소스 영역(150)에 전기적으로 연결된다. 또한, 상기 제1도전형 반도체 기판(110)의 하면에도 드레인 메탈이 형성될 수 있다. 더불어, 상기 소스 메탈과 이격된 일정 위치에는 게이트 메탈이 형성된다.In addition, although not illustrated in the drawings, an interlayer insulating film may be formed to cover the
따라서, 소스 메탈과 드레인 메탈의 사이에 일정 전위차가 인가되고, 상기 게이트 메탈에 문턱 전압 이상의 전압이 인가되면, 상기 제2도전형 바디(140)에 채널이 형성되면서 상기 소스 메탈과 드레인 메탈의 사이에 전류가 흐르게 된다.Therefore, when a predetermined potential difference is applied between the source metal and the drain metal, and a voltage equal to or greater than a threshold voltage is applied to the gate metal, a channel is formed in the second
이와 같이 하여, 본 발명은 제1도전형 에피텍셜층(120)에 트렌치(121)를 형성하고, 상기 트렌치(121)의 내부에 제2도전형 불순물이 도핀된 아모포스 실리콘 또는 폴리 실리콘이 매립된 후 열처리됨으로써 자연스럽게 제2도전형 칼럼(130)이 형성된다. 이러한 제2도전형 칼럼(130)은 제1도전형 에피텍셜층(120)과 함께 슈퍼 정션 구조를 이루게 되고, 따라서 본 발명은 저렴하고 간단한 공정으로 슈퍼 정션 구조를 갖는 전력 반도체 디바이스(100)를 구현하게 된다. 여기서, 제1도전형은 통상 n형 불순물에 의한 도전형을 의미하고, 제2도전형은 통상 p형 불순물에 의한 도전형을 의미한다.In this way, according to the present invention, a
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 전력 반도체 디바이스(100)의 제조 방법을 도시한 순차 단면도이다. 2A-2G are sequential cross-sectional views illustrating a method of manufacturing the
본 발명의 다른 실시예에 따른 전력 반도체 디바이스(100)의 제조 방법은 트렌치 형성 단계, 실리콘 증착 단계, 제2도전형 불순물 주입 단계, 제2도전형 칼럼 형성 단계, 식각 단계, 열처리 단계 및 소자 형성 단계를 포함한다. 이를 도 2a 내지 도 2g를 참조하여 설명한다.In another embodiment, a method of manufacturing a
도 2a에 도시된 바와 같이, 트렌치 형성 단계에서는, 먼저 제1도전형 반도체 기판(110)을 구비하고, 상기 제1도전형 반도체 기판(110) 위에 일정 두께의 제1도전형 에피텍셜층(120)을 형성하며, 상기 제1도전형 에피텍셜층(120)에 일정 깊이를 갖는 트렌치(121)를 형성한다. 물론, 상기 트렌치(121)의 형성전 상기 제1도전형 에피텍셜층(120)의 표면에는 트렌치의 패턴을 갖는 마스크(101)가 형성됨은 당연하다.As shown in FIG. 2A, in the trench forming step, the first
도 2b에 도시된 바와 같이, 실리콘 증착 단계에서는, 상기 트렌치(121)의 표면을 따라 일정 두께를 갖는 실리콘(130a)이 증착된다. 여기서, 상기 실리콘(130a)은 통상의 아모포스 실리콘, 폴리 실리콘 및 그 등가물 중에서 선택된 어느 하나일 수 있으며, 그 재질이 한정되는 것은 아니다. 이때, 상기 실리콘(130a)은 상기 트렌치(121)의 표면을 따라 얇게 형성되며, 따라서 상기 실리콘(130a)에 의해 상기 트렌치(121)가 완전히 매립되는 것은 아니다.As shown in FIG. 2B, in the silicon deposition step,
도 2c에 도시된 바와 같이, 제2도전형 불순물 주입 단계에서는, 상기 트렌치(121)의 표면에 얇게 형성된 실리콘(130a)의 표면에 제2도전형 불순물(130c)을 이온 주입한다. 이러한 공정에 의해 상기 실리콘(130a)의 전체 표면에는 일정 농도의 제2도전형 불순물(130c)이 포함된다.As illustrated in FIG. 2C, in the second conductive impurity implantation step, the second
도 2d에 도시된 바와 같이, 제2도전형 칼럼 형성 단계에서는, 상기 제2도전형 불순물(130c)이 주입된 실리콘(130a)의 표면에 추가적으로 실리콘(130b)을 증착하여 상기 트렌치(121)를 완전히 매립함으로써, 제2도전형 칼럼(130)을 형성한다. As shown in FIG. 2D, in the second conductive column forming step, the
도 2e에 도시된 바와 같이, 식각 단계에서는, 상기 제1도전형 에피텍셜층(120)의 표면에 잔존하는 실리콘(130a,130b)을 모두 식각하여 제거한다. 이때, 상기 제1도전형 에피텍셜층(120)의 표면에 잔존하는 마스크(101)도 모두 식각하여 제거한다.As shown in FIG. 2E, in the etching step, all
도 2f에 도시된 바와 같이, 열처리 단계에서는, 대략 600℃ 내지 700℃의 온도 분위기에서 대략 10분 내지 50분간 열처리를 수행한다. 이와 같은 열처리에 의해, 실리콘(130a,130b)에 주입된 제2도전형 불순물(130c)이 전체 제2도전형 칼럼(130)에 확산되어 분포될 뿐만 아니라, 상기 아모포스 실리콘 또는 폴리 실리콘이 결정화된다. 상술한 바와 같이 아포포스 실리콘 또는 폴리 실리콘은 제1도전형 반도체 기판(110) 또는 제1도전형 에피텍셜층(120)과 다르게 적어도 하나의 그레인 바운더리(grain boundary)를 가질 수 있다. As shown in FIG. 2F, in the heat treatment step, heat treatment is performed for about 10 to 50 minutes in a temperature atmosphere of about 600 ° C. to 700 ° C. FIG. By such a heat treatment, not only the second
도 2g에 도시된 바와 같이, 소자 형성 단계에서는, 상기 제2도전형 칼럼(130)의 위에 제2도전형 바디(140), 제1도전형 소스 영역(150), 게이트 산화막(160) 및 게이트 전극(170)을 순차적으로 형성한다. 물론, 이밖에도 층간 절연막, 소스 메탈, 드레인 메탈 및 게이트 메탈 등을 형성하여 소자를 완성한다.As shown in FIG. 2G, in the device forming step, the second
이와 같이 하여 본 발명은 종래의 멀티 에피텍셜 공정, 또는 깊은 트렌치 및 선택적 에피텍셜 공정과 같은 복잡하고 고가인 공정을 사용하는 대신 실리콘 증착, 이온 주입 및 열처리 공정으로 이루어진 저비용 공정을 이용하여 슈퍼 정션 구조를 갖는 전력 반도체 디바이스를 제공하게 된다.Thus, the present invention utilizes a super-junction structure using a low cost process consisting of silicon deposition, ion implantation and heat treatment instead of using conventional multi-epitaxial processes or complex and expensive processes such as deep trench and selective epitaxial processes. It is to provide a power semiconductor device having a.
이상에서 설명한 것은 본 발명에 따른 전력 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.What has been described above is only one embodiment for implementing the power semiconductor device according to the present invention, and the present invention is not limited to the above-described embodiment, and as claimed in the following claims, the gist of the present invention Without departing from the scope of the present invention, any person having ordinary skill in the art will have the technical spirit of the present invention to the extent that various modifications can be made.
100; 본 발명에 따른 전력 반도체 디바이스
110; 제1도전형 반도체 기판 120; 제1도전형 에피텍셜층
130; 제2도전형 칼럼 140; 제2도전형 바디
150; 제1도전형 소스 영역 160; 게이트 산화막
170; 게이트 전극100; Power semiconductor device according to the present invention
110; A first
130; Second
150; First
170; Gate electrode
Claims (8)
상기 제1도전형 반도체 기판 위에 형성되고, 깊이를 갖는 트렌치가 형성된 제1도전형 에피텍셜층;
상기 제1도전형 에피텍셜층의 트렌치에 형성된 제2도전형 칼럼;
상기 제2도전형 칼럼에 연결되고, 상기 제1도전형 에피텍셜층에 형성된 제2도전형 바디;
상기 제2도전형 바디에 형성된 제1도전형 소스 영역;
상기 제1도전형 에피텍셜층, 상기 제2도전형 바디 및 상기 제1도전형 소스 영역에 걸쳐 형성된 게이트 산화막; 및,
상기 게이트 산화막 위에 형성된 게이트 전극을 포함하는 전력 반도체 디바이스.A first conductivity type semiconductor substrate;
A first conductive epitaxial layer formed on the first conductive semiconductor substrate and having a trench having a depth;
A second conductive column formed in the trench of the first conductive epitaxial layer;
A second conductive body connected to the second conductive column and formed in the first conductive epitaxial layer;
A first conductive source region formed in the second conductive body;
A gate oxide layer formed over the first conductive epitaxial layer, the second conductive body, and the first conductive source region; And
And a gate electrode formed over the gate oxide film.
상기 제2도전형 칼럼은 아모포스 실리콘에 제2도전형 불순물이 주입된 후 결정화되어 형성된 것을 특징으로 하는 전력 반도체 디바이스.The method of claim 1,
And the second conductive column is crystallized after implanting a second conductive impurity into amorphous silicon.
상기 제2도전형 칼럼은 폴리 실리콘에 제2도전형 불순물이 주입된 후 결정화되어 형성된 것을 특징으로 하는 전력 반도체 디바이스.The method of claim 1,
And wherein the second conductive column is formed by crystallization after injecting a second conductive impurity into polysilicon.
상기 제2도전형 칼럼은 적어도 하나의 그레인 바운더리를 가짐을 특징으로 하는 전력 반도체 디바이스.The method of claim 1,
And the second conductive column has at least one grain boundary.
상기 트렌치의 표면에 실리콘을 증착하는 실리콘 증착 단계;
상기 증착된 실리콘에 제2도전형 불순물을 주입하는 단계;
상기 제2도전형 불순물이 주입된 실리콘의 표면에 추가적으로 실리콘을 증착하여 상기 트렌치를 완전히 매립함으로써, 제2도전형 칼럼을 형성하는 제2도전형 칼럼 형성 단계; 및
상기 제2도전형 칼럼의 위에 제2도전형 바디, 제1도전형 소스 영역, 게이트 산화막 및 게이트 전극을 형성하는 소자 형성 단계를 포함하는 전력 반도체 디바이스의 제조 방법.Forming a trench having a first conductive semiconductor substrate, forming a first conductive epitaxial layer on the first conductive semiconductor substrate, and forming a trench having a depth in the first conductive epitaxial layer;
Depositing silicon on the surface of the trench;
Implanting a second conductive impurity into the deposited silicon;
Forming a second conductive column by depositing additional silicon on the surface of the silicon into which the second conductive impurity is implanted to completely fill the trench, thereby forming a second conductive column; And
And forming a second conductive body, a first conductive source region, a gate oxide film, and a gate electrode over the second conductive column.
상기 실리콘은 아모포스 실리콘 또는 폴리 실리콘인 것을 특징으로 하는 전력 반도체 디바이스의 제조 방법.The method of claim 1,
And said silicon is amorphous silicon or polysilicon.
상기 제2도전형 칼럼 형성 단계는 상기 추가적으로 실리콘을 증착하여 트렌치를 매립한 이후, 600℃ 내지 700℃의 온도 분위기에서 10분에서 50분 동안 열처리함을 특징으로 하는 전력 반도체 디바이스의 제조 방법.The method of claim 1,
The second conductive column forming step is a method of manufacturing a power semiconductor device, characterized in that the heat treatment for 10 to 50 minutes in a temperature atmosphere of 600 ℃ to 700 ℃ after the additional deposition of silicon to fill the trench.
상기 열처리에 의해 상기 제2도전형 칼럼에는 적어도 하나의 그레인 바운더리가 형성됨을 특징을 하는 전력 반도체 디바이스의 제조 방법.The method of claim 7, wherein
And at least one grain boundary is formed in the second conductive column by the heat treatment.
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| CN113611718A (en) * | 2021-07-29 | 2021-11-05 | 上海华力微电子有限公司 | Preparation method of vertical gate semiconductor device |
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2011
- 2011-08-26 KR KR1020110085716A patent/KR20130022799A/en not_active Ceased
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