[go: up one dir, main page]

KR20130084698A - 반도체 장치 및 표시 장치 - Google Patents

반도체 장치 및 표시 장치 Download PDF

Info

Publication number
KR20130084698A
KR20130084698A KR1020137016574A KR20137016574A KR20130084698A KR 20130084698 A KR20130084698 A KR 20130084698A KR 1020137016574 A KR1020137016574 A KR 1020137016574A KR 20137016574 A KR20137016574 A KR 20137016574A KR 20130084698 A KR20130084698 A KR 20130084698A
Authority
KR
South Korea
Prior art keywords
layer
oxygen supply
electrode
supply layer
tft
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020137016574A
Other languages
English (en)
Other versions
KR101345535B1 (ko
Inventor
마사오 모리구치
요오스케 간자키
유다이 다카니시
다카츠구 구스미
히로시 마츠키조노
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20130084698A publication Critical patent/KR20130084698A/ko
Application granted granted Critical
Publication of KR101345535B1 publication Critical patent/KR101345535B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/18, H10D48/04 and H10D48/07, with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명에 의한 반도체 장치는, 기판(60) 위에 형성된 박막 트랜지스터(10)의 게이트 전극(62) 및 산소 공급층(64)과, 게이트 전극(62) 및 산소 공급층(64) 위에 형성된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 박막 트랜지스터(10)의 산화물 반도체층(68)과, 게이트 절연층(66) 및 산화물 반도체층(68) 위에 배치된 박막 트랜지스터(10)의 소스 전극(70S) 및 드레인 전극(70d)을 구비하고 있다.

Description

반도체 장치 및 표시 장치{SEMICONDUCTOR DEVICE AND DISPLAY APPARATUS}
본 발명은, 박막 트랜지스터를 구비하는 반도체 장치 및 표시 장치에 관한 것이다.
액티브 매트릭스형 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치는, 일반적으로, 화소마다 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor; 이하, 「TFT」라고도 칭함)가 형성된 기판(이하, 「TFT 기판」이라 칭함)과, 대향 전극 및 컬러 필터 등이 형성된 대향 기판과, TFT 기판과 대향 기판 사이에 형성된 액정층 등의 광 변조층을 구비하고 있다.
TFT 기판에는, 복수의 소스 배선과, 복수의 게이트 배선과, 이들 교차부에 각각 배치된 복수의 TFT와, 액정층 등의 광 변조층에 전압을 인가하기 위한 화소 전극과, 보조 용량 배선 및 보조 용량 전극 등이 형성되어 있다.
TFT 기판의 구성은, 예를 들어 특허 문헌 1에 개시되어 있다. 이하, 도면을 참조하면서, 특허 문헌 1에 개시된 TFT 기판의 구성을 설명한다.
도 16의 (a)는 TFT 기판의 개략을 도시하는 모식적인 평면도이고, 도 16의 (b)는 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다. 또한, 도 17은 도 16에 도시하는 반도체 장치에 있어서의 TFT 및 단자부의 단면도이다.
도 16의 (a)에 도시한 바와 같이, TFT 기판은, 복수의 게이트 배선(2016)과, 복수의 소스 배선(2017)을 갖고 있다. 이들 배선(2016, 2017)에 의해 포위된 각각의 영역(2021)이 「화소」로 된다. TFT 기판 중 화소가 형성되는 영역(표시 영역) 이외의 영역(2040)에는, 복수의 게이트 배선(2016) 및 소스 배선(2017)의 각각을 구동 회로에 접속하기 위한 복수의 접속부(2041)가 배치되어 있다. 각 접속부(2041)는 외부 배선과 접속하기 위한 단자부를 구성한다.
도 16의 (b) 및 도 17에 도시한 바와 같이, 화소로 되는 각 영역(2021)을 덮도록 화소 전극(2020)이 형성되어 있다. 또한, 각 영역(2021)에는 TFT가 형성되어 있다. TFT는, 게이트 전극 G와, 게이트 전극 G를 덮는 게이트 절연막(2025, 2026)과, 게이트 절연막(2026) 위에 배치된 반도체층(2019)과, 반도체층(2019)의 양단부에 각각 접속된 소스 전극 S 및 드레인 전극 D를 갖고 있다. TFT는 보호막(2028)으로 덮여져 있다. 보호막(2028)과 화소 전극(2020) 사이에는, 층간 절연막(2029)이 형성되어 있다. TFT의 소스 전극 S는 소스 배선(2017)에, 게이트 전극 G는 게이트 배선(2016)에 접속되어 있다. 또한, 드레인 전극 D는 콘택트 홀(2030) 내에서 화소 전극(2020)에 접속되어 있다.
또한, 게이트 배선(2016)과 평행하게 보조 용량 배선(2018)이 형성되어 있다. 보조 용량 배선(2018)은 보조 용량에 접속되어 있다. 여기에서는, 보조 용량은, 드레인 전극 D와 동일한 도전막으로 형성된 보조 용량 전극(2018b)과, 게이트 배선(2016)과 동일한 도전막으로 형성된 보조 용량 전극(2018a)과, 그들 사이에 위치하는 게이트 절연막(2026)을 포함하여 구성되어 있다.
각 게이트 배선(2016) 또는 소스 배선(2017)으로부터 연장된 접속부(2041) 위에는, 게이트 절연막(2025, 2026) 및 보호막(2028)이 형성되어 있지 않고, 접속부(2041)의 상면과 접하도록 접속 배선(2044)이 형성되어 있다. 이에 의해, 접속부(2041)와 접속 배선(2044)의 전기적인 접속이 확보되어 있다.
또한, 도 17에 도시한 바와 같이, 액정 표시 장치에서는, TFT 기판은, 액정층(2015)을 사이에 두고, 대향 전극이나 컬러 필터가 형성된 기판(2014)과 대향하도록 배치된다.
이러한 TFT 기판을 제조할 때에는, 화소로 되는 영역(2021)(「화소부」라고도 함)과, 단자부를 공통의 프로세스로 형성하여, 마스크수나 공정수의 증대를 억제하는 것이 바람직하다.
상기 TFT 기판을 제조하고자 하면, 게이트 절연막(2025, 2026) 및 보호막(2028) 중 단자 배치 영역(2040)에 위치하는 부분 및 게이트 절연막(2025) 및 보호막(2028) 중 보조 용량이 형성되는 영역에 위치하는 부분을 에칭할 필요가 있다. 특허 문헌 1에는, 유기 절연막을 사용하여 층간 절연막(2029)을 형성하고, 이것을 마스크로 하여, 이들 절연막(2025, 2026) 및 보호막(2028)을 에칭하는 것이 개시되어 있다.
최근, 실리콘 반도체막 대신에 IGZO(InGaZnOX) 등의 산화물 반도체막을 사용하여 TFT의 채널층을 형성하는 것이 제안되어 있다. 이러한 TFT를 「산화물 반도체 TFT」라 칭한다. 산화물 반도체가 아몰퍼스 실리콘보다도 높은 이동도를 갖고 있는 점에서, 산화물 반도체 TFT는, 아몰퍼스 실리콘 TFT보다도 고속으로 동작하는 것이 가능하다. 또한, 산화물 반도체막은, 다결정 실리콘막보다도 간편한 프로세스로 형성되기 때문에, 대면적이 필요한 장치에도 적용할 수 있다.
특허 문헌 2에는, 산화물 반도체 TFT의 일례가 기재되어 있다. 또한, 특허 문헌 3에는, 비정질 산화물 반도체의 활성층을 구비한 전계 효과형 트랜지스터의 예가 기재되어 있다.
특허 문헌 3에는, 비정질 산화물 반도체층을 형성하기 위해서, 기판 위에 비정질 산화물 반도체층을 형성하기 전에, 기판 표면에 오존 분위기 중에서 자외선을 조사하거나, 기판 표면에 플라즈마를 조사하거나, 혹은 기판 표면을 과산화수소로 세정하는 것이 기재되어 있다. 또한, 이 문헌에는, 비정질 산화물을 포함하는 활성층을 형성하는 공정을, 오존 가스, 질소 산화물 가스 등의 분위기 중에서 행하는 것이나, 기판 위에 비정질 산화물을 형성한 후에, 비정질 산화물의 성막 온도보다도 높은 온도에서 열처리를 행하는 것 등이 기재되어 있다.
일본 특허 공개 제2008-170664호 공보 일본 특허 공개 제2003-298062호 공보 일본 특허 공개 제2006-165531호 공보
그러나, 산화물 반도체 TFT에서는, TFT의 제조 프로세스 중, 예를 들어 열처리 공정 등에 있어서 산소 결손이 발생하고, 캐리어 전자가 발생하여 불필요한 OFF 전류가 발생하는 등의 문제가 발생할 수 있다. 또한, 소스ㆍ드레인 전극의 에칭 공정이나 그 상부의 절연층의 형성 공정에 있어서, 하방에 있는 산화물 반도체막이 환원 작용 등의 손상(damage)을 받는다는 문제도 발생할 수 있다.
본원 발명자가 검토한 결과, 산화물 반도체층이 그 하부의 게이트 절연층 또는 그 상부의 보호층 등과 접하는 구성의 산화물 반도체 TFT에 있어서는, 산화물 반도체층 내부 또는 산화물 반도체층과 절연층, 보호층 등의 계면 근방에 산소 결손 등에 의한 결함 준위가 발생하기 쉽고, 그것에 의해, TFT의 특성 저하, 신뢰성 저하, 품질의 변동 증가 등의 문제가 발생하는 것을 알 수 있었다.
상기 특허 문헌 3에는, 특성이 우수한 트랜지스터를 얻기 위해서, 비정질 산화물을 형성한 후에, 비정질 산화물의 성막 온도보다도 높은 온도에서 열처리를 행하는 것 등이 기재되어 있지만, 이러한 방법에 의해서도, 산소 결손에 기인하는 결함 준위의 저감을 행할 수는 없어, 양호한 TFT 특성을 얻는 것은 어렵다.
본 발명은, 상기에 비추어 이루어진 것이며, 산화물 반도체 TFT의 산화물 반도체층에 발생하는 결함을 저감하여, TFT 특성이 우수한 반도체 장치를 제조하는 것을 목적으로 한다. 또한 본 발명은, 그와 같은 반도체 장치를 TFT 기판으로서 구비한 고성능의 표시 장치를 제공하는 것을 목적으로 한다.
본 발명에 의한 반도체 장치는, 박막 트랜지스터를 구비한 반도체 장치로서, 기판 위에 형성된 상기 박막 트랜지스터의 게이트 전극 및 산소 공급층과, 상기 게이트 전극 및 상기 산소 공급층 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 게이트 절연층 및 상기 산화물 반도체층 위에 배치된, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고 있다.
어떤 실시 형태에서는, 상기 산소 공급층이, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층이다.
어떤 실시 형태에서는, 상기 산소 공급층이, 실리콘(silicone) 수지, 혹은 실라놀기 또는 Si-OH기를 포함하는 수지 재료를 포함하여 이루어진다.
어떤 실시 형태에서는, 상기 산소 공급층이, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료를 포함하여 이루어진다.
어떤 실시 형태에서는, 상기 산소 공급층이, 아크릴 수지 또는 SOG 재료를 포함하는 재료를 포함하여 이루어진다.
어떤 실시 형태에서는, 반도체 장치가, 상기 게이트 전극과 동일한 재료로 형성된 하부 배선과, 상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과, 상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고, 상기 접속부에 있어서, 상기 상부 배선과 상기 하부 배선이, 상기 산소 공급층 및 상기 게이트 절연층을 관통하는 콘택트 홀을 통하여 접속되어 있다.
어떤 실시 형태에서는, 반도체 장치가, 상기 게이트 전극과 동일한 재료로 형성된 하부 배선과, 상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과, 상기 소스 전극 및 상기 드레인 전극 위에 형성된 보호층과, 상기 보호층 위에 형성된 도전층과, 상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고, 상기 접속부에 있어서, 상기 상부 배선과 상기 하부 배선이, 상기 산소 공급층, 상기 게이트 절연층 및 상기 보호층을 관통하는 콘택트 홀 내에 형성된 상기 도전층을 통하여 접속되어 있다.
어떤 실시 형태에서는, 반도체 장치가, 상기 게이트 전극과 동일한 재료로 형성된 하부 배선과, 상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과, 상기 소스 전극 및 상기 드레인 전극 위에 형성된 보호층과, 상기 보호층 위에 형성된 도전층과, 상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고, 상기 접속부에 있어서, 상기 상부 배선과 상기 도전층이, 상기 보호층을 관통하는 제1 콘택트 홀을 통하여 접속되어 있고, 상기 도전층과 상기 하부 배선이, 상기 보호층, 상기 게이트 절연층 및 상기 산소 공급층을 관통하는 제2 콘택트 홀을 통하여 접속되어 있다.
어떤 실시 형태에서는, 반도체 장치가, 상기 게이트 전극과 동일한 재료로 형성된 보조 용량 전극과, 상기 보조 용량 전극에 대향하도록, 상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 보조 용량 대향 전극을 포함하는 보조 용량을 구비하고 있다.
어떤 실시 형태에서는, 반도체 장치가, 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극의 상부에 형성된 제2 산소 공급층을 구비하고 있다.
어떤 실시 형태에서는, 반도체 장치가, 상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극과 상기 제2 산소 공급층 사이에 형성된 보호층을 구비하고 있다.
어떤 실시 형태에서는, 상기 제2 산소 공급층이, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층이다.
본 발명에 의한 다른 반도체 장치는, 박막 트랜지스터를 구비한 반도체 장치로서, 기판 위에 형성된 상기 박막 트랜지스터의 게이트 전극과, 상기 게이트 전극 위에 형성된 게이트 절연층과, 상기 게이트 절연층 위에 형성된 산소 공급층과, 상기 산소 공급층 위에 형성된 상기 박막 트랜지스터의 산화물 반도체층과, 상기 산화물 반도체층 위에 배치된, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비하고 있다.
어떤 실시 형태에서는, 상기 산소 공급층에 개구가 형성되어 있고, 상기 산화물 반도체층이, 상기 산소 공급층의 상기 개구 내에서 상기 게이트 절연층과 접하고 있다.
어떤 실시 형태에서는, 상기 산소 공급층이, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층이다.
어떤 실시 형태에서는, 상기 산소 공급층이, 실리콘 수지, 혹은 실라놀기 또는 Si-OH기를 포함하는 수지 재료를 포함하여 이루어진다.
어떤 실시 형태에서는, 상기 산소 공급층이, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료를 포함하여 이루어진다.
어떤 실시 형태에서는, 상기 산소 공급층이, 아크릴 수지 또는 SOG 재료를 포함하는 재료를 포함하여 이루어진다.
본 발명에 의한 표시 장치는, 상술한 반도체 장치를 구비한 표시 장치이다.
본 발명에 따르면, 산소 공급층으로부터 산화물 반도체층에 H2O, OR기 또는 OH기가 공급되기 때문에, 보다 결함이 수복(修復)된 산화물 반도체층을 갖는 고성능의 반도체 장치를 얻을 수 있다. 또한, 본 발명에 따르면, TFT 특성마다 변동이 적은, 고신뢰성의 반도체 장치를 얻을 수 있다. 또한, 본 발명에 따르면, 특성이 우수한 산화물 반도체 TFT를 갖는 표시 장치에 의해, 고품질의 표시를 제공하는 것이 가능해진다.
도 1은 본 발명의 실시 형태 1에 의한 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도이다.
도 2는 액정 표시 장치(1000)의 TFT 기판(반도체 장치(100))의 구성을 모식적으로 도시하는 평면도이다.
도 3은 TFT 기판(100)의 표시 영역 DA의 구성을 모식적으로 도시한 평면도이다.
도 4는 실시 형태 1에 의한 TFT(10)의 구성을 모식적으로 도시한 단면도이다.
도 5는 실시 형태 1에 의한 TFT(10)의 구성을 모식적으로 도시한 단면도이며, TFT(10)에 의한 효과를 설명하기 위한 도면이다.
도 6의 (a) 및 (b)는 TFT(10)에 의한 효과를 설명하기 위한 도면이며, 도 6의 (a)는 산소 공급층을 갖는 TFT의 전압-전류 특성을 도시하고 있고, 도 6의 (b)는 산소 공급층을 갖지 않는 TFT의 전압-전류 특성을 도시하고 있다.
도 7의 (a) 내지 (f)는 TFT 기판(100)의 제조 공정을 모식적으로 도시한 단면도이다.
도 8의 (g) 및 (h)는 TFT 기판(100)의 제조 공정을 모식적으로 도시한 단면도이다.
도 9는 TFT 기판(100)에 있어서의 상부 배선과 하부 배선의 접속부의 제1 형태를 모식적으로 도시한 단면도이다.
도 10은 TFT 기판(100)에 있어서의 접속부의 제2 형태를 모식적으로 도시한 단면도이다.
도 11은 TFT 기판(100)에 있어서의 접속부의 제3 형태를 모식적으로 도시한 단면도이다.
도 12는 본 발명의 실시 형태 2에 의한 TFT(10)의 구성을 모식적으로 도시한 단면도이다.
도 13은 본 발명의 실시 형태 3에 의한 TFT 기판(100)의 구성을 모식적으로 도시한 단면도이다.
도 14는 본 발명의 실시 형태 4에 의한 TFT(10)의 구성을 모식적으로 도시한 단면도이다.
도 15는 본 발명의 실시 형태 5에 의한 유기 EL 표시 장치(1002)의 구성을 모식적으로 도시한 단면도이다.
도 16의 (a)는 종래의 TFT 기판의 개략을 도시하는 모식적인 평면도이고, 도 16의 (b)는 도 16의 (a)의 TFT 기판에 있어서의 1개의 화소를 도시하는 확대 평면도이다.
도 17은 도 16에 도시하는 종래의 TFT 기판에 있어서의 TFT 및 단자부의 단면도이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 의한 표시 장치, 반도체 장치를 설명한다. 단, 본 발명의 범위는 이하의 실시 형태에 한정되는 것은 아니다. 본 발명의 반도체 장치는, 산화물 반도체 TFT가 형성된 TFT 기판이며, 각종 표시 장치나 전자 기기 등의 TFT 기판을 폭넓게 포함하는 것으로 한다. 본 실시 형태의 설명에 있어서는, 반도체 장치를, 산화물 반도체 TFT를 스위칭 소자로서 구비한 표시 장치의 TFT 기판으로서 설명한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태에 의한 액정 표시 장치(1000)의 구성을 모식적으로 도시하는 사시도이다.
도 1에 도시한 바와 같이, 액정 표시 장치(1000)는, 액정층을 사이에 두고 서로 대향하는 TFT 기판(반도체 장치)(100) 및 대향 기판(200)과, TFT 기판(100) 및 대향 기판(200)의 각각의 외측에 배치된 편광판(210, 220)과, 표시용 광을 TFT 기판(100)을 향하여 출사하는 백라이트 유닛(230)을 구비하고 있다. TFT 기판(100)에는, 복수의 주사선(게이트 버스 라인)을 구동하는 주사선 구동 회로(240) 및 복수의 신호선(데이터 버스 라인)을 구동하는 신호선 구동 회로(250)가 배치되어 있다. 주사선 구동 회로(240) 및 신호선 구동 회로(250)는, TFT 기판(100)의 내부 또는 외부에 배치된 제어 회로(260)에 접속되어 있다. 제어 회로(260)에 의한 제어에 따라서, 주사선 구동 회로(240)로부터 TFT의 온-오프를 전환하는 주사 신호가 복수의 주사선에 공급되고, 신호선 구동 회로(250)로부터 표시 신호(도 3에 도시하는 화소 전극(20)에의 인가 전압)가 복수의 신호선에 공급된다.
대향 기판(200)은, 컬러 필터 및 공통 전극을 구비하고 있다. 컬러 필터는, 3원색 표시의 경우, 각각이 화소에 대응하여 배치된 R(적색) 필터, G(녹색) 필터 및 B(청색) 필터를 포함한다. 공통 전극은, 액정층을 사이에 두고 복수의 화소 전극(20)을 덮도록 형성되어 있다. 공통 전극과 각 화소 전극(20) 사이에 부여되는 전위차에 따라서 양쪽 전극의 사이의 액정 분자가 화소마다 배향하여, 표시가 이루어진다.
도 2는 TFT 기판(100)의 구성을 모식적으로 도시하는 평면도이고, 도 3은 TFT 기판(100)의 표시 영역 DA의 구성을 모식적으로 도시하는 평면도이다.
도 2에 도시한 바와 같이, TFT 기판(100)은, 표시부 DA와 표시부 DA의 외측에 위치하는 주변부 FA를 갖는다. 주변부 FA에는, 주사선 구동 회로(240), 신호선 구동 회로(250), 전압 공급 회로 등의 전기 소자가 COG(Chip on Glass) 방식으로 배치되어 있다. 주변부 FA에 있어서의 TFT, 다이오드 등의 전기 소자는, 표시부 DA의 TFT와 동일한 제조 공정으로 형성될 수 있다. 또한, 주변부 FA의 외측 단부 부근에는 FPC(Flexible Printed Circuits) 등의 외부 소자를 설치하기 위한 단자부(30)가 배치되어 있다. 또한, 주변부 FA에는, 신호선 등의 상부 배선과 주사선 등의 하부 배선을 전기적으로 접속하는 접속부(25)가 형성되어 있다.
도시하지는 않지만, 표시 영역 DA와 주변 영역 FA의 경계에는 복수의 접속 배선이 형성되어 있다. 각 신호선(12)은, 그것에 대응하여 형성된 접속부를 통하여 접속 배선에 전기적으로 접속되어 있다. 접속부에 의해, 상부 배선인 신호선(12)이 하부 배선인 접속 배선에 접속된다.
도 3에 도시한 바와 같이, 표시부 DA에는, 복수의 화소(50)가 매트릭스 형상으로 배치되어 있고, 복수의 주사선(14)과 복수의 신호선(12)이 서로 직교하도록 배치되어 있다. 주사선(14)의 일부는 TFT(10)의 게이트 전극을 구성한다. 복수의 주사선(14)과 복수의 신호선(12)의 교점 각각의 부근에는, 능동 소자인 박막 트랜지스터(TFT)(10)가 화소(50)마다 형성되어 있다. 각 화소(50)에는, TFT(10)의 드레인 전극에 전기적으로 접속된, 예를 들어 ITO(Indium Tin Oxide)를 포함하여 이루어지는 화소 전극(20)이 배치되어 있다. 또한, 인접하는 2개의 주사선(14)의 사이에는 보조 용량선(Cs 라인이라고도 칭함)(16)이 주사선(14)과 평행하게 연장되어 있다.
각 화소(10) 내에는 보조 용량(Cs)(18)이 형성되어 있고, 보조 용량선(16)의 일부가 보조 용량(18)의 보조 용량 전극(하부 전극)으로 되어 있다. 이 보조 용량 전극과, 보조 용량 대향 전극(상부 전극)과, 양쪽 전극의 사이에 배치된 층에 의해 보조 용량(18)이 구성된다. TFT(10)의 드레인 전극은 보조 용량 대향 전극에 접속되어 있고, 보조 용량 대향 전극은 층간 절연층에 형성된 콘택트 홀을 통하여 화소 전극(20)에 접속되어 있다. TFT(10)의 게이트 전극, 주사선(14), 보조 용량선(16) 및 보조 용량 전극은, 동일한 재료에 의해, 동일한 공정으로 형성된다. TFT(10)의 소스 전극과 드레인 전극, 신호선(12), 보조 용량 대향 전극은, 동일한 재료에 의해, 동일한 공정으로 형성된다.
도 4는 실시 형태 1에 의한 TFT 기판(100)(「반도체 장치(100)」라 칭하는 경우도 있음)에 있어서의 TFT(10)의 구성을 모식적으로 도시한 단면도이다.
도 4에 도시한 바와 같이, TFT(10)는, 유리 기판 등의 기판(60) 위에 형성된 게이트 전극(62)과, 기판(60) 위에 게이트 전극(62)의 일부를 덮도록 형성된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 게이트 절연층(66)(간단히 「절연층(66)」이라 칭하는 경우도 있음)과, 게이트 절연층(66) 위에 형성된 산화물 반도체층(68)과, 게이트 절연층(66) 및 산화물 반도체층(68) 위에 형성된 소스 전극(70s) 및 드레인 전극(70d)과, 소스 전극(70s) 및 드레인 전극(70d) 위에 형성된 보호층(72)을 구비하고 있다.
후에 도 8의 (h)에 도시하는 바와 같이, 보호층(72) 위에는 투명 도전 재료에 의한 화소 전극(20)이 형성되어 있다. 화소 전극(20) 아래의 보호층(72)에는 콘택트 홀(74h)이 형성되어 있고, 화소 전극(20)은, 콘택트 홀(74h)의 바닥에서 TFT(10)의 드레인 전극(70d)과 접하고 있다. 또한, 보호층(72)과 화소 전극(20) 사이에 층간 절연층을 배치하는 구성도 있을 수 있다.
게이트 전극(62)은, 예를 들어 티타늄(Ti)을 포함하여 이루어지는 하층 게이트 전극 위에 예를 들어 구리(Cu)를 포함하여 이루어지는 상층 게이트 전극이 형성된 2층 구조를 가질 수 있다. 게이트 전극을, Ti/Al(알루미늄)/Ti 등의 3층 구성으로 해도 된다.
산소 공급층(64)은, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층이다. 본 실시 형태에서는, 산소 공급층(64)은, 예를 들어 실리콘(silicone) 수지를 포함하는 스핀 온 글래스(SOG) 재료를 스핀 코트법에 의해 도포함으로써 형성되어 있다. SOG 재료에는, 그 밖에 실란올(Si(OH)4), 알콕시실란, 실록산 수지 등을 포함하는 재료를 사용할 수 있다. 산소 공급층(64)을, 실라놀기 또는 Si-OH기를 포함하는 다른 수지 재료로 형성해도 된다. 또한, 산소 공급층(64)은, 아크릴 수지, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료에 의해 형성해도 된다.
게이트 절연층(66)은, 질화실리콘에 의해 형성되어 있다. 게이트 절연층(66)을, 산화실리콘으로 형성해도 되고, 질화실리콘층과 산화실리콘층의 2층 구성으로 형성해도 된다. 게이트 절연층(66)은 산소 공급층(64)에 형성된 개구 내에서 게이트 전극(62)에 접하고 있다.
산화물 반도체층(68)은, In-Ga-Zn-O계 반도체(IGZO)를 포함하여 이루어지는 층이다. 산화물 반도체층(68) 위에 형성된 소스 전극(70s) 및 드레인 전극(70d)은, Ti/Al/Ti의 3층 구성을 포함하여 이루어지는 도전층이다. 소스 전극(70s) 및 드레인 전극(70d)을 Al/Ti, Cu/Ti, Cu/Mo(몰리브덴) 등의 2층 구성으로 해도 된다.
보호층(72)은, 산화실리콘(SiO2) 또는 질화실리콘(SiNx)에 의해 형성되어 있다. 보호층(72)을 형성하지 않는 구성도 있을 수 있다.
도 5에 도시한 바와 같이, 산소 공급층(64)이 H2O, OR기 또는 OH기를 포함하기 때문에, 어닐 등의 열처리 공정에 있어서, 산소 공급층(64)으로부터 게이트 절연층(66)을 통하여 산화물 반도체층(68)에, H2O, OH기 또는 OR기가 확산되어, 산화물 반도체층(68) 내의 산소 결손 등에 기인하는 결함이 보완된다. 따라서, TFT의 특성이 향상되어, TFT마다 변동이 적은, 고품질의 반도체 장치를 제공할 수 있다. 또한, TFT(10)에서는, 산화물 반도체층(64)의 단부로부터 그 외측의 산소 공급층(64) 위에 소스 전극(70s) 및 드레인 전극(70d)이 형성되어 있기 때문에, 산소 공급층(64)으로부터 게이트 절연층(66)으로 이동한 H2O, OR기 또는 OH기가, 소스 전극(70s) 및 드레인 전극(70d)의 저면에서 반사되고, 그 일부가 산화물 반도체층(68)을 향하여 이동한다. 이와 같이, 소스 전극(70s) 및 드레인 전극(70d)을 형성한 후에 열처리를 행하는 경우, 소스 전극(70s) 및 드레인 전극(70d)이 확산 방지층의 역할을 하기 때문에, 산화물 반도체층(68)에 보다 많은 H2O, OR기 또는 OH기의 공급이 이루어져, 보다 많은 결함이 수복된다.
도 6의 (a)는 실시 형태 1의 TFT(10)의 전압-전류 특성을 나타낸 그래프이고, 도 6의 (b)는 산소 공급층을 갖지 않는 TFT의 전압-전류 특성을 나타낸 그래프이다. 양쪽 그래프에 있어서, 횡축은 게이트 전압값을 나타내고, 종축은 소스-드레인 전류값을 나타내고 있고, 드레인 전압이 10V인 경우의 특성을 실선으로, 드레인 전압이 0.1V인 경우의 특성을 파선으로, 각각 나타내고 있다.
도 6의 (a)에 도시된 바와 같이, 실시 형태 1의 TFT(10)에서는, 드레인 전압에 상관없이, 게이트 전압 0V 부근에서의 전류의 상승 특성(S값)이 일정하여, TFT의 ON시부터 인가 전압에 따른 적절한 전류값이 얻어지고 있다. 한편, 도 6의 (b)에 도시된 바와 같이, 산소 공급층을 갖지 않는 TFT에서는, 드레인 전압마다 S값이 상이하여, ON 전류의 상승 위치 및 OFF 전류값에 변동이 발생하고 있다. 이들의 비교로부터, 실시 형태 1의 산소 공급층(54)을 갖는 TFT(10)에 의하면, 보다 TFT 특성이 안정된 고성능의 반도체 장치가 얻어지는 것을 알 수 있다.
다음에, 도 7 및 도 8을 참조하면서 TFT 기판(100)의 제조 방법을 설명한다.
도 7의 (a) 내지 (f) 및 도 8의 (g) 내지 (h)는 TFT 기판(100)의 제조 공정을 도시하는 모식적인 단면도이다.
공정 (A):
우선, 기판(60) 위에 스퍼터법 등에 의해, Ti층 및 Cu층을 이 순서로 적층한다. Ti층의 두께는 30 내지 150㎚이고, Cu층의 두께는 200 내지 500㎚이다. 다음에, 적층한 2층을 공지의 포토리소그래피법 및 웨트 에칭(wet etching)법을 사용하여 패터닝하여(제1 마스크 공정), 도 7의 (a)에 도시한 게이트 전극(62)을 얻는다. 이때, 여기에서는 도시하지 않은 주사선(14), 보조 용량선(16), 보조 용량 전극, 하부 배선 등도 동시에 형성된다. 그 후, 남은 레지스트의 박리 및 기판의 세정이 행해진다.
공정 (B):
다음에, 도 7의 (b)에 도시한 바와 같이, 기판(60) 위에 게이트 전극(62)을 덮도록 산소 공급 재료(64m)를 스핀 코트에 의해 도포한다. 여기에서는, 산소 공급 재료(64m)에는 실리콘 수지, SOG 재료를 사용한다. SOG 재료에는, 그 밖에 실란올(예를 들어 Si(OH)4), 알콕시실란, 실록산 수지 등을 포함하는 재료를 사용할 수 있다. 산소 공급층(64)을, 실라놀기 또는 Si-OH기를 포함하는 다른 수지 재료로 형성해도 된다. 또한, 산소 공급층(64)은, 아크릴 수지, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료에 의해 형성해도 된다.
공정 (C):
다음에, 도 7의 (c)에 도시한 바와 같이, 게이트 전극(62) 위의 산소 공급 재료(64m)에, 포토리소그래피법에 의해 개구를 형성하고(제2 마스크 공정), 산소 공급층(64)을 형성한다.
공정 (D):
다음에, 도 7의 (d)에 도시한 바와 같이, 개구를 덮도록 산소 공급층(64) 위에 게이트 절연층(66)을 적층한다. 게이트 절연층(66)은, 플라즈마 CVD법에 의해 두께 100 내지 700㎚로 적층된 질화실리콘층이다. 질화실리콘 대신에 산화실리콘(SiO2)을 적층해도 되고, 질화실리콘과 산화실리콘 양쪽을 적층해도 된다. 산소 공급층(64)의 개구 내에서, 게이트 절연층(66)은 게이트 전극(62)에 접하고 있다.
공정 (E):
다음에, 게이트 절연층(66) 위에 산화물 반도체를 적층한다. 산화물 반도체는, 스퍼터법을 사용하여, 예를 들어 In-Ga-Zn-O계 반도체(IGZO)를 두께 10 내지 100㎚ 적층하여 형성된다. 산화물 반도체를 도포법 또는 잉크젯법에 의해 적층해도 된다.
그 후, 적층한 산화물 반도체를, 포토리소그래피법, 예를 들어 옥살산을 사용한 웨트 에칭법에 의해 패터닝하여(제3 마스크 공정), 도 7의 (e)에 도시한 바와 같이, TFT(10)의 채널층으로 되는 산화물 반도체층(68)을 얻는다. 그 후, 남은 레지스트의 박리 및 기판의 세정이 행해진다. 산화물 반도체에는, IGZO 대신에 다른 종류의 산화물 반도체막을 사용해도 된다.
공정 (F):
다음에, 스퍼터법에 의해, 게이트 절연층(66) 위에 산화물 반도체층(68)을 덮도록, Ti, Al 및 Ti를 이 순서로 적층한다. 다음에, 포토리소그래피법 및 웨트 에칭법에 의해, 이들 3층을 패터닝하여, 도 7의 (f)에 도시한 바와 같이, 소스 전극(70s) 및 드레인 전극(70d)을 얻는다(제4 마스크 공정). 그 후, 남은 레지스트의 제거 및 기판 세정이 이루어진다. 웨트 에칭 대신에 드라이 에칭(dry etching)을 사용하는 것도 가능하다. Ti, Al 및 Ti를 적층하는 대신에, Al/Ti, Cu/Ti 또는 Cu/Mo를 적층해도 된다. 이 공정에서는, 여기에서는 도시하지 않은 신호선(12), 보조 용량 대향 전극, 상부 배선 등도 동시에 형성된다.
공정 (G):
다음에, CVD법에 의해 산화실리콘을 기판 전체에 적층한다. 산화실리콘 대신에, 질화실리콘을 적층해도 되고, 또한, 산화실리콘 및 질화실리콘 양쪽을 적층해도 된다. 이와 같이 하여 형성한 층을 PAS막이라 칭한다. 그 후, PAS막에 대하여, 대기 분위기 중에서, 200℃ 내지 400℃의 온도에서 어닐링 처리를 행하였다. 어닐링 처리 시에, 소스 전극(70s) 및 드레인 전극(70d)의 하면과 산화물 반도체층(68) 사이에 반사층이 형성된다.
이 저반사층은, 소스 전극(70s) 및 드레인 전극(70d)의 하층을 구성하는 티타늄과 산화물 반도체층(68) 사이에 산화 환원 반응이 발생하여, 티타늄이 산화됨과 동시에 산화물 반도체(68) 내의 인듐이 환원됨으로써 형성된 것이다. 저반사층이 존재하지 않는 경우, TFT 기판(10)에 입사한 백라이트 유닛으로부터의 광이나 태양광 등의 외광이, 소스 전극(70s) 및 드레인 전극(70d) 하면과 게이트 전극(62) 상면 사이에서 반사를 반복하고, 그 대부분이 산화물 반도체층(68)의 채널부에 도달하여, TFT 특성을 악화시킨다. 본 실시 형태의 TFT(10)에 의하면, 상술한 바와 같이 저반사층이 형성되기 때문에, 입사광의 반사가 방지되어, 채널부에 입사하는 광량을 저감시킬 수 있다. 이에 의해, 특성의 변동이 억제된 신뢰성이 높은 TFT 기판을 제공하는 것이 가능해진다.
그 후, 적층한 PAS막을 포토리소그래피법에 의해 패터닝하여(제5 마스크 공정), 도 8의 (g)에 도시한 보호층(72)을 얻는다. 패터닝에 의해, 보호층(72)에는 개구(72h)가 형성된다.
공정 (H):
다음에, 보호층(72) 위에, 예를 들어 스퍼터법에 의해 투명 도전 재료를 퇴적한다. 이때, 투명 도전 재료는 콘택트 홀(74h) 내에서 드레인 전극(70d)에 접한다. 투명 도전 재료로서는 ITO를 사용한다. 투명 도전 재료에 IZO, ZnO 등을 사용해도 된다. 계속해서, 공지의 포토리소그래피법에 의해, 투명 전극층의 패터닝을 행하여(제6 마스크 공정), 도 8의 (h)에 도시한 바와 같이, 화소 전극(20)이 형성된다.
이상의 공정에 의해, TFT(10)를 갖는 TFT 기판(100)이 완성된다.
다음에, 도 9 내지 도 11을 참조하여, TFT 기판(100)에 있어서의 접속부(25)의 제1 내지 제3 구성예를 설명한다. 도 9 내지 도 11은, 각각, 접속부(25)의 제1 내지 제3 구성예의 단면을 모식적으로 도시하고 있다.
제1 구성예:
제1 구성예에 의한 접속부(25)는, 도 9에 도시한 바와 같이, 기판(60) 위에 형성된 하부 배선(62d)과, 하부 배선(62d) 위에 형성된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 상부 배선(70u)을 구비하고 있다. 하부 배선(62d)은, 게이트 전극(62)과 동시에 동일한 재료로 형성된 금속층이다. 상부 배선(70u)은, 소스 전극(70s) 및 드레인 전극(70d)과 동시에 동일한 재료로 형성된 금속층이다.
접속부(25)에 있어서, 산소 공급층(64) 및 게이트 절연층(66)의 각각에는, 서로 겹치는 위치에 개구가 형성되어 있고, 이들 2층을 관통하도록 콘택트 홀(25ha)이 형성되어 있다. 게이트 절연층(66)의 개구는 산소 공급층(64)의 개구보다도 커서, 콘택트 홀(25ha)에 있어서, 게이트 절연층(66) 및 산소 공급층(64)의 측면은 계단 형상으로 형성되어 있다. 상부 배선(70u)과 하부 배선(62d)은, 콘택트 홀(25ha)을 통하여 접속되어 있다. 즉, 콘택트 홀(25ha) 내에 형성된 상부 배선(70u)이, 콘택트 홀(25ha)의 저부에서 하부 배선(62d)과 접속되어 있다.
상부 배선(70u)의 금속층을 적층하는 경우, 콘택트 홀(25ha)의 측면이 급경사면이면, 측면에 있어서 금속층의 절단이 발생하기 쉬워, 접속부에 있어서의 단선이 발생할 우려가 있다. 본 구성예에서는, 상부 배선(70u)이, 급경사의 측면이 아니라, 게이트 절연층(66) 및 산소 공급층(64)의 계단 형상의 측면 위에 형성되기 때문에, 상부 배선(70u)의 절단이 발생하기 어렵다. 따라서, 신뢰성이 높은 접속부(25)를 형성할 수 있다.
제2 구성예:
제2 구성예에 의한 접속부(25)는, 도 10에 도시한 바와 같이, 기판(60) 위에 형성된 하부 배선(62d)과, 하부 배선(62d) 위에 형성된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 상부 배선(70u)과, 상부 배선(70u) 위에 형성된 보호층(72)과, 보호층(72) 위에 형성된 도전층(20t)을 구비하고 있다. 하부 배선(62d)은, 게이트 전극(62)과 동시에 동일한 재료로 형성된 금속층이고, 상부 배선(70u)은, 소스 전극(70s) 및 드레인 전극(70d)과 동시에 동일한 재료로 형성된 금속층이다. 도전층(20t)은, 화소 전극(20)과 동시에 동일한 재료로 형성된다.
접속부(25)에 있어서, 산소 공급층(64), 게이트 절연층(66), 상부 배선(70u) 및 보호층(72)의 각각에는, 서로 겹치는 위치에 개구가 형성되어 있다. 개구는, 하층으로부터 상층을 향하여 커지도록 형성되어 있고, 이들 층을 관통하도록 콘택트 홀(25hb)이 형성되어 있다. 콘택트 홀(25hb)에 있어서, 각 층의 단부는, 보다 상층으로 됨에 따라서 보다 외측에 위치하도록, 계단 형상으로 형성되어 있다.
상부 배선(70u)과 하부 배선(62d)은, 콘택트 홀(25hb) 내의 도전층(20t)을 통하여 접속되어 있다. 즉, 콘택트 홀(25hb) 내에는, 산소 공급층(64), 게이트 절연층(66), 상부 배선(70u) 및 보호층(72)의 측면을 덮도록 도전층(20t)이 형성되어 있고, 그 측면에 있어서 도전층(20t)과 상부 배선(70u)이 접속되고, 콘택트 홀(25ha)의 저부에서 도전층(20t)과 하부 배선(62d)이 접속된다.
콘택트 홀(25hb) 내에 도전층(20t)을 형성하는 경우, ITO, IZO 등의 금속이 스퍼터법에 의해 적층되지만, 콘택트 홀(25ha)의 측면이 급경사면이면, 금속층의 절단이나 금속층과 상부 배선(70u)의 접촉 불량이 발생하기 쉽다. 또한, 각 층의 단부가 동일한 위치로 되도록 형성하고자 하면, 포토리소그래피에 있어서의 마스크의 위치 어긋남, 에칭 시프트의 변동, 오버행 등에 의해, 하층의 단부가 상층의 단부보다도 외측에 형성되는 경우가 발생할 수 있다. 이것은 도전층(20t)에 단선을 일으키는 원인이 된다.
본 구성예에서는, 각 층의 측면이, 보다 상층으로 됨에 따라서 보다 외측에 위치하도록 형성되기 때문에, 콘택트 홀(25hb)의 측면이 계단 형상으로 형성되어, 도전층(20t)의 단선 및 도전층(20t)과 상부 배선(70u)의 접촉 불량이 방지된다. 또한, 다층 구성 부위에 있어서의 접속을 하나의 콘택트 홀을 통하여 행하기 때문에, 접속부의 면적을 작게 억제할 수 있다. 이에 의해, TFT 기판의 고밀도화, 소형화가 가능해진다. 또한, 콘택트 홀(25hb)을, 각 층의 에칭을 하프톤 노광, 레지스트 애싱 등을 이용하여, 일괄하여 행하여 형성할 수도 있다. 이 경우, 제조 효율이 향상되어, TFT 기판을 저비용으로 제조하는 것이 가능해진다.
제3 구성예:
제3 구성예에 의한 접속부(25)는, 도 11에 도시한 바와 같이, 기판(60) 위에 형성된 하부 배선(62d)과, 하부 배선(62d) 위에 형성된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 상부 배선(70u)과, 상부 배선(70u) 위에 형성된 보호층(72)과, 보호층(72) 위에 형성된 도전층(20t)을 구비하고 있다. 하부 배선(62d)은, 게이트 전극(62)과 동시에 동일한 재료로 형성된 금속층이고, 상부 배선(70u)은, 소스 전극(70s) 및 드레인 전극(70d)과 동시에 동일한 재료로 형성된 금속층이다. 도전층(20t)은, 화소 전극(20)과 동시에 동일한 재료로 형성된다.
접속부(25)에는, 보호층(72)을 관통하는 제1 콘택트 홀(25hc), 및, 보호층(72), 게이트 절연층(66) 및 산소 공급층(64)을 관통하는 제2 콘택트 홀(25hd)이 형성되어 있다. 상부 배선(70u)과 도전층(20t)은, 제1 콘택트 홀(25hc) 내에서 접속되어 있다. 즉, 콘택트 홀(25hc) 내에는, 보호층(72)의 측면을 덮도록 도전층(20t)이 형성되어 있고, 콘택트 홀(25hc)의 저부에서 도전층(20t)과 상부 배선(70u)이 접속된다. 도전층(20t)과 하부 배선(62d)은, 제2 콘택트 홀(25hd) 내에서 접속되어 있다. 즉, 콘택트 홀(25hd) 내에는, 보호층(72), 게이트 절연층(66) 및 산소 공급층(64)의 측면을 덮도록 도전층(20t)이 형성되어 있고, 콘택트 홀(25hd)의 저부에서 도전층(20t)과 하부 배선(62d)이 접속된다.
이와 같이 하여, 상부 배선(70u)과 하부 배선(62d)이, 도전층(20t)을 통하여 전기적으로 접속되어 있다. 제1 및 제2 구성예와 마찬가지로, 콘택트 홀(25hc, 25hd)의 측면을 계단 형상으로 형성해도 되고, 그것에 의해, 도전층(20t)의 단선을 방지할 수 있다.
다음에, 본 발명에 의한 다른 실시 형태(실시 형태 2 내지 5)를 설명한다. 이하의 설명에 있어서는, 실시 형태 1과 동일한 구성 요소에는 동일한 참조 번호를 붙이고, 그 상세한 설명을 생략한다. 마찬가지의 구성을 갖는 구성 요소로부터는 마찬가지의 효과를 얻을 수 있다.
(실시 형태 2)
도 12는 실시 형태 2에 의한 TFT(10)의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태에 의한 TFT 기판의 기본적 구성은, 이하에 설명하는 것 이외에, 실시 형태 1의 TFT 기판(100)과 동일하다.
도 12에 도시한 바와 같이, TFT(10)는, 실시 형태 1과 마찬가지로, 기판(60) 위에 순차적으로 적층된 게이트 전극(62), 산소 공급층(64), 게이트 절연층(66), 산화물 반도체층(68), 소스 전극(70s) 및 드레인 전극(70d), 및 보호층(72)을 구비하고 있다. 또한, 본 실시 형태의 TFT(10)는, 보호층(72) 위에 형성된 제2 산소 공급층(78)을 구비하고 있다. 보호층(72)을 형성하지 않는 형태도 본 실시 형태의 TFT(10)에 포함된다. 제2 산소 공급층(78)은, 실시 형태 1에 있어서의 층간 절연층(74) 대신에 형성된다. 제2 산소 공급층(78) 위에 층간 절연층(74)을 형성하는 경우도 있을 수 있다.
제2 산소 공급층(78)은, 실시 형태 1의 공정(H)에 있어서, 예를 들어 스핀 코트법에 의해 아크릴 수지를 도포하여 형성된다. 아크릴 수지 대신에 실리콘(silicone) 수지 등을 포함하는 SOG 재료를 도포해도 된다. 제2 산소 공급층(78)은, 산소 공급층(64)과 마찬가지로, H2O, OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층이며, 실시 형태 1에서 설명한 산소 공급층(64)용 재료에 의해 형성될 수 있다.
실시 형태 2의 TFT(10)에 의하면, 산화물 반도체층(68)의 채널부에, 산소 공급층(64)뿐만 아니라 제2 산소 공급층(78)으로부터도 H2O, OR기 또는 OH기를 공급할 수 있다. 따라서, 실시 형태 1보다도 결함이 더 수복된 산화물 반도체층(68)을 얻을 수 있어, 보다 TFT 특성이 우수한 신뢰성이 높은 반도체 장치가 얻어진다.
(실시 형태 3)
도 13은 실시 형태 3에 의한 TFT 기판(100)의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태에 의한 TFT 기판(100)의 기본적 구성은, 이하에 설명하는 것 이외에, 실시 형태 1의 TFT 기판(100)과 동일하고, 도 1 및 도 2에 도시한 TFT 기판(100)으로서 사용될 수 있다.
도 13에 도시한 바와 같이, TFT 기판(100)은, 콘택트부(85)와, 배선 크로스부(87)와, TFT부(80)와, Cs부(88)를 갖고 있다. 콘택트부(85)에는 접속부(25)가 형성되고, TFT부(80)에는 TFT(10)가 형성되고, Cs부(88)에는 보조 용량(18)이 형성되어 있다. 배선 크로스부(87)는, 상층 배선인 신호선(12)과 하층 배선인 주사선(14)이 교차하는 부위이다.
콘택트부(85)에 있어서의 접속부(25)의 구성은, 기본적으로 실시 형태 1의 제2 구성예의 접속부(25)와 동일하다. 단, 제2 구성예에 있어서의 층간 절연층(74) 대신에 제2 산소 공급층(78)이 적층되어 있다. 본 실시 형태의 접속부(25)에 있어서도, 콘택트 홀(25hb) 측면에 있어서, 복수의 층이 보다 상층으로 됨에 따라서 보다 외측에 위치하도록 형성되기 때문에, 콘택트 홀(25hb)의 측면이 계단 형상으로 형성되어, 도전층(20t)의 단선 및 도전층(20t)과 상부 배선(70u)의 접촉 불량이 방지된다. 또한, 배선 접속을 하나의 콘택트 홀을 통하여 행하기 때문에, 접속부의 면적을 작게 억제할 수 있다. 콘택트부(85)에, 실시 형태 1의 제1 및 제3 구성예의 접속부(25)를 형성해도 된다.
배선 크로스부(87)는, 기판(60)과, 기판(60) 위에 형성된 주사선(14)과, 주사선을 덮도록 적층된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 신호선(12)과, 신호선(12)을 덮어서 형성된 보호층(72)과, 보호층 위에 형성된 제2 산소 공급층(78)을 구비하고 있다. 주사선(14)과 신호선(12) 사이에 산소 공급층(64)을 배치함으로써, 양쪽 배선간에 형성되는 기생 용량을 저감시킬 수 있다.
TFT부(80)에는, 실시 형태 2의 TFT(10)가 형성되어 있다. TFT(10)의 드레인 전극(70d)과 화소 전극(20)은, 보호층(72) 및 제2 산소 공급층(78)에 형성된 콘택트 홀을 통하여 접속되어 있다.
Cs부(88)에는, 보조 용량 전극(62c), 산소 공급층(64), 게이트 절연층(66), 보조 용량 대향 전극(70c), 보호층(72) 및 제2 산소 공급층(78)이, 이 순서로 적층되어 있다. 보조 용량 전극(62c)과, 그것에 대향하는 보조 용량 대향 전극(70c)과, 양쪽 전극의 사이에 끼워진 게이트 절연층(66)에 의해, 보조 용량(18)이 구성된다. 양쪽 전극의 사이에는 산소 공급층(64)의 개구가 형성되고, 그 개구를 매립하도록 게이트 절연층(66)이 형성되어 있다. 이에 의해, 양쪽 전극의 간격을 좁힐 수 있으므로, 산소 공급층(64)을 포함하는 다층 구성의 TFT 기판(100)에 있어서도, 좁은 영역에 큰 용량을 갖는 보조 용량(18)을 형성할 수 있다.
(실시 형태 4)
도 14는 실시 형태 4에 의한 TFT(10)의 구성을 모식적으로 도시하는 단면도이다. 본 실시 형태에 의한 TFT 기판의 기본적 구성은, 이하에 설명하는 것 이외에, 실시 형태 1의 TFT 기판(100)과 동일하다.
도 14에 도시한 바와 같이, TFT(10)는, 기판(60) 위에 형성된 게이트 전극(62)과, 게이트 전극(62)을 덮도록 적층된 게이트 절연층(66)과, 게이트 절연층(66) 위에 형성된 산소 공급층(64)과, 산소 공급층(64) 위에 형성된 산화물 반도체층(68)과, 산화물 반도체층(68) 위에 형성된 소스 전극(70s) 및 드레인 전극(70d)과, 이들 전극 위에 적층된 보호층(72)을 구비하고 있다.
본 실시 형태의 TFT(10)에서는, 산소 공급층(64)은 게이트 절연층(66)과 산화물 반도체층(68) 사이에 배치되어 있다. 산소 공급층(64)은, 게이트 전극(62)의 상방의 게이트 절연층(66) 위에 개구를 갖고, 그 개구 내에서 산화물 반도체층(64)이 게이트 절연층(66)과 접하고 있다. 게이트 절연층(66)과 접하는 산화물 반도체층(64)의 부분은, TFT(10)의 채널부 CH에 상당하는 부분이다. 그 이외의 부분의 산화물 반도체층(64)은, 산소 공급층(64)과 직접 접하고 있다.
TFT(10)의 제조에 있어서는, 실시 형태 1에서 설명한 공정 (B)에 있어서, 게이트 전극(62)을 덮도록 기판(60) 위에, CVD법에 의해 게이트 절연층(66)이 적층된다. 다음에, 게이트 절연층(66) 위에 산소 공급 재료가 스핀 코트법 등에 의해 도포된다. 산소 공급 재료(64m)에는 실시 형태 1에서 설명한 것과 마찬가지의 재료가 사용된다. 다음에, 공정 (C)에 있어서, 산소 공급 재료가 포토리소그래피법에 의해 패터닝되어(제2 마스크 공정), 산소 공급층(64)이 완성된다. 패터닝 시에는, 게이트 전극(62)의 상부에 개구가 형성된다.
본 실시 형태에서는, 산화물 반도체층(68)이, 산소 공급층(64)과 직접 접하는 부분을 갖고 있기 때문에, 산소 공급층(64)으로부터 산화물 반도체층(68)에 고효율로 산소가 공급된다. 따라서, 보다 결함이 수복된 고성능의 TFT를 제공하는 것이 가능해진다.
또한, 산화물 반도체층(68)의 채널부 CH에 산소 공급층(64)이 직접 접하는 구성에 있어서는, 산소 공급층(64)에 많은 불순물이 존재하기 때문에, 그 불순물의 확산에 의해 TFT의 신뢰성이 저하될 우려가 있다. 그 때문에, 채널부 CH에 접하는 부위에는, 실리콘 산화막 등 불순물이 적은 재료에 의한 층을 배치하는 것이 바람직하다. 본 실시 형태에 따르면, 채널부 CH의 산화물 반도체층(68)이 산소 공급층(64)과 직접 접하지 않고, 실리콘 산화막 등에 의한 게이트 절연층(66)과 접하고 있기 때문에, TFT의 신뢰성을 보다 높일 수 있다.
또한, 산소 공급층(64)의 산화물 반도체층(68)과는 반대측에 산화실리콘, 질화실리콘 등에 의한 게이트 절연층(66)이 형성되어 있다. 이러한 재료에 의한 게이트 절연층(66)은 H2O 등의 확산을 제한하는 기능을 갖는다. 따라서, 산소 공급층(64)으로부터 산화물 반도체층(68)으로 보다 많은 H2O, OR기 또는 OH기를 이동시킬 수 있기 때문에, 보다 결함이 수복된 산화물 반도체층(68)을 얻을 수 있다.
(실시 형태 5)
다음에, 본 발명의 실시 형태 5에 의한 유기 EL 표시 장치(1002)를 설명한다.
도 15는 유기 EL 표시 장치(1002)(간단히 「표시 장치(1002)」라고도 칭함)의 구성을 모식적으로 도시하는 단면도이다. 도면에 도시한 바와 같이, 표시 장치(1002)는, TFT 기판(140)과, TFT 기판(140) 위에 형성된 정공 수송층(144)과, 정공 수송층(144) 위에 형성된 발광층(146)과, 발광층(146) 위에 형성된 대향 전극(148)을 구비하고 있다. 정공 수송층(144)과 발광층(146)은 유기 EL층을 구성한다. 유기 EL층은 절연성 돌기(147)에 의해 구분되어 있고, 구분된 유기 EL층이 1개의 화소의 유기 EL층으로 된다.
TFT 기판(140)은, 실시 형태 1 내지 4의 TFT 기판(100)과 기본적으로 동일한 구성을 갖고 있고, 기판(60) 위에 형성된 TFT(10)를 구비하고 있다. TFT(10)에는, 실시 형태 1 내지 4에서 설명한 TFT(10)가 사용될 수 있다. TFT 기판(140)은, TFT(10)를 덮어서 적층된 층간 절연층(74) 및 층간 절연층(74) 위에 형성된 화소 전극(109)을 갖고 있다. 화소 전극(109)은, 층간 절연층(74)에 형성된 콘택트 홀 내에서 TFT(10)의 드레인 전극에 접속되어 있다. TFT 기판(140)의 평면 구성은, 도 2 및 도 3에 도시한 것과 기본적으로 동일하므로, 그 설명을 생략한다. 또한, TFT 기판(140)으로서, 보조 용량을 갖지 않는 형태를 사용해도 된다.
화소 전극(109) 및 대향 전극(148)에 의해 유기 EL층에 전압이 인가되면, 정공 수송층(144)을 통하여 화소 전극(109)으로부터 발생한 정공이 발광층(146)에 보내어진다. 또한 동시에, 발광층(146)에는 대향 전극(148)으로부터 발생한 전자가 이동하고, 그와 같은 정공과 전자가 재결합됨으로써 발광층(146) 내에서 발광이 일어난다. 발광층(146)에서의 발광을, 액티브 매트릭스 기판인 TFT 기판(140)을 사용하여 화소마다 제어함으로써, 원하는 표시가 이루어진다.
정공 수송층(144), 발광층(146) 및 대향 전극(148)의 재료, 및 이들 층 구조에는, 공지의 재료 및 구조를 사용해도 된다. 정공 수송층(144)과 발광층(146) 사이에, 정공 주입 효율을 향상시키기 위해서, 정공 주입층을 형성하는 경우도 있을 수 있다. 광의 출사 효율을 향상시킴과 함께, 유기 EL층으로의 높은 전자 주입 효율을 달성하기 위해서, 대향 전극(148)에는, 투과율이 높고, 또한 일함수가 작은 재료를 사용하는 것이 바람직하다.
본 실시 형태의 유기 EL 표시 장치(1002)는, 실시 형태 1 내지 4에서 설명한 TFT(10)를 사용하고 있기 때문에, 실시 형태 1 내지 4에서 설명한 것과 마찬가지의 효과를 얻을 수 있다. 본 실시 형태에 따르면, 고성능의 표시를 행할 수 있는 유기 EL 표시 장치(1002)를 제조 효율 좋게 제공하는 것이 가능해진다.
본 발명은, 박막 트랜지스터를 갖는 반도체 장치 및 박막 트랜지스터를 TFT 기판에 구비한 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에 적절하게 사용된다.
10 : TFT(박막 트랜지스터)
12 : 신호선
14 : 주사선
16 : 보조 용량선
18 : 보조 용량
20 : 화소 전극
25 : 접속부
30 : 단자부
50 : 화소
60 : 기판
62 : 게이트 전극
62c : 보조 용량 전극
62d : 하부 배선
64 : 산소 공급층
66 : 게이트 절연층
68, 78 : 산화물 반도체층
70c : 보조 용량 대향 전극
70d : 드레인 전극
70s : 소스 전극
70u : 상부 배선
72 : 보호층
78 : 제2 산소 공급층
80 : TFT부
85 : 콘택트부
87 : 배선 크로스부
88 : Cs부
100 : TFT 기판(반도체 장치)
200 : 대향 기판
210, 220 : 편광판
230 : 백라이트 유닛
240 : 주사선 구동 회로
250 : 신호선 구동 회로
260 : 제어 회로
1000 : 액정 표시 장치
1002 : 유기 EL 표시 장치

Claims (19)

  1. 박막 트랜지스터를 구비한 반도체 장치로서,
    기판 위에 형성된 상기 박막 트랜지스터의 게이트 전극 및 산소 공급층과,
    상기 게이트 전극 및 상기 산소 공급층 위에 형성된 게이트 절연층과,
    상기 게이트 절연층 위에 형성된 상기 박막 트랜지스터의 산화물 반도체층과,
    상기 게이트 절연층 및 상기 산화물 반도체층 위에 배치된, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 산소 공급층은, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 산소 공급층은, 실리콘 수지, 혹은 실라놀기 또는 Si-OH기를 포함하는 수지 재료를 포함하여 이루어지는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 산소 공급층은, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료를 포함하여 이루어지는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 산소 공급층은, 아크릴 수지 또는 SOG 재료를 포함하는 재료를 포함하여 이루어지는, 반도체 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트 전극과 동일한 재료로 형성된 하부 배선과,
    상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과,
    상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고,
    상기 접속부에 있어서, 상기 상부 배선과 상기 하부 배선이, 상기 산소 공급층 및 상기 게이트 절연층을 관통하는 콘택트 홀을 통하여 접속되어 있는, 반도체 장치.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트 전극과 동일한 재료로 형성된 하부 배선과,
    상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과,
    상기 소스 전극 및 상기 드레인 전극 위에 형성된 보호층과,
    상기 보호층 위에 형성된 도전층과,
    상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고,
    상기 접속부에 있어서, 상기 상부 배선과 상기 하부 배선이, 상기 산소 공급층, 상기 게이트 절연층 및 상기 보호층을 관통하는 콘택트 홀 내에 형성된 상기 도전층을 통하여 접속되어 있는, 반도체 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 게이트 전극과 동일한 재료로 형성된 하부 배선과,
    상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 상부 배선과,
    상기 소스 전극 및 상기 드레인 전극 위에 형성된 보호층과,
    상기 보호층 위에 형성된 도전층과,
    상기 상부 배선과 상기 하부 배선이 접속된 접속부를 구비하고,
    상기 접속부에 있어서, 상기 상부 배선과 상기 도전층이, 상기 보호층을 관통하는 제1 콘택트 홀을 통하여 접속되어 있고, 상기 도전층과 상기 하부 배선이, 상기 보호층, 상기 게이트 절연층 및 상기 산소 공급층을 관통하는 제2 콘택트 홀을 통하여 접속되어 있는, 반도체 장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 게이트 전극과 동일한 재료로 형성된 보조 용량 전극과,
    상기 보조 용량 전극에 대향하도록, 상기 소스 전극 및 상기 드레인 전극과 동일한 재료로 형성된 보조 용량 대향 전극을 포함하는 보조 용량을 구비한, 반도체 장치.
  10. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극의 상부에 형성된 제2 산소 공급층을 구비한, 반도체 장치.
  11. 제10항에 있어서,
    상기 산화물 반도체층, 상기 소스 전극 및 상기 드레인 전극과 상기 제2 산소 공급층 사이에 형성된 보호층을 구비한, 반도체 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 제2 산소 공급층은, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층인, 반도체 장치.
  13. 박막 트랜지스터를 구비한 반도체 장치로서,
    기판 위에 형성된 상기 박막 트랜지스터의 게이트 전극과,
    상기 게이트 전극 위에 형성된 게이트 절연층과,
    상기 게이트 절연층 위에 형성된 산소 공급층과,
    상기 산소 공급층 위에 형성된 상기 박막 트랜지스터의 산화물 반도체층과,
    상기 산화물 반도체층 위에 배치된, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극을 구비한, 반도체 장치.
  14. 제13항에 있어서,
    상기 산소 공급층에 개구가 형성되어 있고,
    상기 산화물 반도체층은, 상기 산소 공급층의 상기 개구 내에서 상기 게이트 절연층과 접하고 있는, 반도체 장치.
  15. 제13항 또는 제14항에 있어서,
    상기 산소 공급층은, 물(H2O), OR기 또는 OH기를 포함하는 재료를 포함하여 이루어지는 층인, 반도체 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 산소 공급층은, 실리콘 수지, 혹은 실라놀기 또는 Si-OH기를 포함하는 수지 재료를 포함하여 이루어지는, 반도체 장치.
  17. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 산소 공급층은, 에스테르 중합 수지 또는 CO-OR기를 포함하는 수지 재료를 포함하여 이루어지는, 반도체 장치.
  18. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 산소 공급층은, 아크릴 수지 또는 SOG 재료를 포함하는 재료를 포함하여 이루어지는, 반도체 장치.
  19. 제1항 내지 제18항 중 어느 한 항에 기재된 반도체 장치를 구비한, 표시 장치.
KR1020137016574A 2010-12-08 2011-12-06 반도체 장치 및 표시 장치 Expired - Fee Related KR101345535B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-273934 2010-12-08
JP2010273934 2010-12-08
PCT/JP2011/078202 WO2012077682A1 (ja) 2010-12-08 2011-12-06 半導体装置および表示装置

Publications (2)

Publication Number Publication Date
KR20130084698A true KR20130084698A (ko) 2013-07-25
KR101345535B1 KR101345535B1 (ko) 2013-12-26

Family

ID=46207170

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137016574A Expired - Fee Related KR101345535B1 (ko) 2010-12-08 2011-12-06 반도체 장치 및 표시 장치

Country Status (5)

Country Link
US (1) US8957418B2 (ko)
JP (1) JP5241967B2 (ko)
KR (1) KR101345535B1 (ko)
CN (1) CN103262250B (ko)
WO (1) WO2012077682A1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6127425B2 (ja) * 2012-09-26 2017-05-17 凸版印刷株式会社 積層構造体、薄膜トランジスタアレイおよびそれらの製造方法
JP6021586B2 (ja) 2012-10-17 2016-11-09 株式会社半導体エネルギー研究所 半導体装置
JP6059501B2 (ja) * 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9812581B2 (en) 2013-03-07 2017-11-07 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing same
JP6224338B2 (ja) * 2013-04-11 2017-11-01 株式会社半導体エネルギー研究所 半導体装置、表示装置及び半導体装置の作製方法
US9647125B2 (en) * 2013-05-20 2017-05-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN103472644B (zh) * 2013-09-25 2015-11-25 深圳市华星光电技术有限公司 一种阵列基板及液晶显示面板
CN103943628B (zh) * 2013-10-14 2017-01-11 上海天马微电子有限公司 Tft阵列基板、制造方法及其显示面板
KR102346262B1 (ko) * 2014-07-14 2022-01-03 엘지디스플레이 주식회사 유기 발광 표시장치 및 이를 제조하는 방법
CN104183648B (zh) * 2014-07-25 2017-06-27 京东方科技集团股份有限公司 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN106033731B (zh) * 2015-03-13 2019-11-05 联华电子股份有限公司 半导体元件及其制作方法
TWI577032B (zh) * 2015-04-24 2017-04-01 群創光電股份有限公司 顯示裝置
US10032932B2 (en) * 2016-02-04 2018-07-24 Industry-Academic Cooperation Foundation, Yonsei University Oxide thin-film transistor and method of fabricating the same
KR101887299B1 (ko) * 2016-02-04 2018-09-10 연세대학교 산학협력단 산화물 박막트랜지스터 및 그 제조방법
KR102514411B1 (ko) * 2016-03-31 2023-03-28 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
TW201804613A (zh) * 2016-07-26 2018-02-01 聯華電子股份有限公司 氧化物半導體裝置
US20180236011A1 (en) * 2017-02-22 2018-08-23 Anticancer, Inc. Methods to enhance tumor-targeting by bacteria
JP2019152772A (ja) * 2018-03-05 2019-09-12 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
US11444025B2 (en) * 2020-06-18 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor and fabrication method thereof
KR20220091701A (ko) * 2020-12-23 2022-07-01 삼성디스플레이 주식회사 표시 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265249B1 (en) * 1994-03-01 2001-07-24 Industrial Technology Research Institute Method of manufacturing thin film transistors
CA2299934C (en) * 1999-03-03 2006-09-19 Kuraray Co., Ltd. Oxygen absorptive resin composition
JP4553470B2 (ja) * 2000-09-13 2010-09-29 独立行政法人産業技術総合研究所 ｐ形ＺｎＯ系酸化物半導体層の成長方法およびそれを用いた半導体発光素子の製法
JP2003298062A (ja) 2002-03-29 2003-10-17 Sharp Corp 薄膜トランジスタ及びその製造方法
JP2005210000A (ja) * 2004-01-26 2005-08-04 Mitsui Chemicals Inc 電解効果トランジスタおよびそれを用いたディスプレイ
JP3901703B2 (ja) * 2004-06-16 2007-04-04 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ型液晶表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP5126730B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
JP2008170664A (ja) 2007-01-11 2008-07-24 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP5103056B2 (ja) * 2007-05-15 2012-12-19 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009004518A (ja) * 2007-06-20 2009-01-08 Kobe Steel Ltd 薄膜トランジスタ基板、および表示デバイス
US8378348B2 (en) * 2008-01-25 2013-02-19 Sharp Kabushiki Kaisha Semiconductor element and method for manufacturing the same
JP2009194208A (ja) 2008-02-15 2009-08-27 Konica Minolta Holdings Inc 薄膜トランジスタおよびその製造方法
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR20100027388A (ko) * 2008-09-02 2010-03-11 삼성전자주식회사 반도체 소자의 절연막 및 그를 이용한 반도체 소자의 형성방법
US8344387B2 (en) * 2008-11-28 2013-01-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5515281B2 (ja) 2008-12-03 2014-06-11 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器および薄膜トランジスタの製造方法
US8198666B2 (en) * 2009-02-20 2012-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a nonvolatile memory element having first, second and third insulating films
JP5424724B2 (ja) * 2009-06-04 2014-02-26 富士フイルム株式会社 電界効果型トランジスタの製造方法、電界効果型トランジスタ、表示装置、及び電磁波検出器
WO2011013596A1 (en) * 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101940962B1 (ko) * 2009-10-09 2019-01-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102691611B1 (ko) * 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011055631A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101761097B1 (ko) * 2009-11-13 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011058913A1 (en) * 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102304078B1 (ko) * 2009-11-28 2021-09-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
JP5241967B2 (ja) 2013-07-17
US8957418B2 (en) 2015-02-17
CN103262250A (zh) 2013-08-21
WO2012077682A1 (ja) 2012-06-14
JPWO2012077682A1 (ja) 2014-05-19
US20130285054A1 (en) 2013-10-31
CN103262250B (zh) 2014-12-17
KR101345535B1 (ko) 2013-12-26

Similar Documents

Publication Publication Date Title
KR101345535B1 (ko) 반도체 장치 및 표시 장치
JP5284544B2 (ja) 半導体装置および表示装置
TWI546865B (zh) 半導體裝置、顯示裝置、及半導體裝置與顯示裝置之製造方法
JP5275523B2 (ja) 表示装置、ならびに半導体装置および表示装置の製造方法
WO2019146264A1 (ja) 表示装置及びその製造方法
CN102652330A (zh) 半导体装置及其制造方法
JP5253686B2 (ja) アクティブマトリクス基板、表示装置、およびアクティブマトリクス基板の製造方法
KR20120039947A (ko) 표시 장치 및 그 제조 방법
JP5275517B2 (ja) 基板及びその製造方法、表示装置
JP5241966B2 (ja) 半導体装置、ｔｆｔ基板、ならびに半導体装置およびｔｆｔ基板の製造方法
CN104380474B (zh) 半导体装置及其制造方法
US20200044090A1 (en) Thin film transistor substrate and method for manufacturing same

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PA0302 Request for accelerated examination

St.27 status event code: A-1-2-D10-D17-exm-PA0302

St.27 status event code: A-1-2-D10-D16-exm-PA0302

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U12-oth-PR1002

Fee payment year number: 1

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000

FPAY Annual fee payment

Payment date: 20161209

Year of fee payment: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

FPAY Annual fee payment

Payment date: 20171208

Year of fee payment: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20221220

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20221220

P22-X000 Classification modified

St.27 status event code: A-4-4-P10-P22-nap-X000