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KR20140030552A - Reference voltage generator - Google Patents

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KR20140030552A
KR20140030552A KR1020120096767A KR20120096767A KR20140030552A KR 20140030552 A KR20140030552 A KR 20140030552A KR 1020120096767 A KR1020120096767 A KR 1020120096767A KR 20120096767 A KR20120096767 A KR 20120096767A KR 20140030552 A KR20140030552 A KR 20140030552A
Authority
KR
South Korea
Prior art keywords
voltage
drain
reference voltage
nmos transistor
voltage generator
Prior art date
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Withdrawn
Application number
KR1020120096767A
Other languages
Korean (ko)
Inventor
최영경
곽승욱
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120096767A priority Critical patent/KR20140030552A/en
Publication of KR20140030552A publication Critical patent/KR20140030552A/en
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Abstract

According to the present invention, a reference voltage generator for generating a reference voltage which is insensitive to orbital fluctuations includes a first voltage generation part for independently generating a first voltage according to temperature change, a second voltage generation part for independently generating a second voltage according to temperature change, a compensation part for correcting the level of the second voltage in response to the first voltage outputted from the first voltage generation part, and an output part outputting the reference voltage in response to the second voltage.

Description

기준전압 발생장치{reference voltage generator}Reference voltage generator

본 발명은 기준전압을 발생하는 장치에 관한 것으로, 구체적으로는 공정조건의 변화에 둔감한 안정적인 기준전압 발생 기술에 관한 것이다.
The present invention relates to a device for generating a reference voltage, and more particularly to a stable reference voltage generation technology insensitive to changes in process conditions.

종래의 기술에 따른 전압 발생장치, 특히 기준전압(Reference voltage)을 생성하는 회로는 다양한 형태로 구성될 수 있다.
The voltage generator according to the prior art, in particular the circuit for generating a reference voltage may be configured in various forms.

기준전압을 생성하는 회로들 중 하나로서, 위들러(Widlar) 방식의 기준전압 발생회로가 사용된다.
As one of circuits for generating a reference voltage, a Widlar type reference voltage generation circuit is used.

도 1a는 종래의 위들러 방식의 기준전압 발생회로를 도시한 도면이다.
1A is a diagram illustrating a conventional Widler type reference voltage generation circuit.

도 1a를 참조하면, 종래의 위들러 방식의 기준전압 발생회로는 구동전압생성부(10), 풀업구동부(20), 및 로딩부(30)를 포함한다. 여기서, '위들러 방식'이란 일반적인 위들러 회로를 포함하여 구성된 회로를 지칭하며, 일반적인 위들러 회로는 다시 설명하기로 한다.
Referring to FIG. 1A, a conventional Widler type reference voltage generation circuit includes a driving voltage generation unit 10, a pull-up driving unit 20, and a loading unit 30. Here, the 'weedler method' refers to a circuit including a general widler circuit, and the general widler circuit will be described again.

구동전압생성부(10)는 공급전압단(VDD)의 전압레벨에 대응하는 레벨을 갖는 구동전압(VR_P)을 출력한다. 구동전압생성부(10)는 정전류원(11), 제 1, 2 NMOS트랜지스터(MN1, MN2), 및 온도보상부(12)를 포함하며, 온도변화에 따른 전압변동이 거의 없는 온도변화에 독립적인 구동전압(VR_P)을 생성한다.
The driving voltage generation unit 10 outputs a driving voltage VR_P having a level corresponding to the voltage level of the supply voltage terminal VDD. The driving voltage generator 10 includes a constant current source 11, first and second NMOS transistors MN1 and MN2, and a temperature compensator 12, and is independent of temperature change with little voltage fluctuation caused by temperature change. Generates the driving voltage VR_P.

구동전압생성부(10)은, 도1a를 참조하면, 일반적인 위들러 회로로 구성되는데, 정전류를 생성하는 정전류원(11), 게이트가 서로 연결된 제 1, 2 NMOS트랜지스터(MN1, MN2), 및 온도보상부(12)를 포함한다.
Referring to FIG. 1A, the driving voltage generation unit 10 includes a general Weirdler circuit, which includes a constant current source 11 for generating a constant current, first and second NMOS transistors MN1 and MN2 having gates connected to each other, and And a temperature compensator 12.

정전류원(11)은 게이트와 드레인이 공통 연결된 제 1 PMOS트랜지스터(MP1)과 소오스가 공급전압단(VDD)에 연결된 제 2 PMOS트랜지스터(MP2)로 구성되며, 제 2 PMOS트랜지스터(MP2)는 게이트를 제 1 PMOS트랜지스터(MP1)의 게이트로 연결하고, 제 1 PMOS트랜지스터(MP1)은 소오스를 공급전압단(VDD)에 연결한다.
The constant current source 11 includes a first PMOS transistor MP1 having a gate and a drain connected in common, and a second PMOS transistor MP2 having a source connected to a supply voltage terminal VDD, and a second PMOS transistor MP2 having a gate. Is connected to the gate of the first PMOS transistor MP1, and the first PMOS transistor MP1 connects the source to the supply voltage terminal VDD.

정정류원(11)은 제 1 PMOS트랜지스터(MP1)의 드레인과 제 2 PMOS트랜지스터(MP2)의 드레인으로 정전류를 공급하는데, 제 1 PMOS트랜지스터(MP1)는 드레인을 제 1 NMOS트랜지스터(MN1)의 드레인과 연결하고, 제 2 PMOS트랜지스터(MP2)는 드레인을 제 2 NMOS트랜지스터(MN2)의 드레인과 연결한다. 게이트와 드레인이 서로 연결된 제 2 NMOS트랜지스터(MN2)는 소오스를 접지단(VSS)에 연결하며, 드레인이 구동전압(VR_P)에 연결된 제 1 NMOS트랜지스터(MN1)는 소오스를 온도보상부(12)의 일단에 연결하고, 온도보상부(12)의 다른 일단은 접지단(VSS)에 연결한다.
The correction current source 11 supplies a constant current to the drain of the first PMOS transistor MP1 and the drain of the second PMOS transistor MP2. The first PMOS transistor MP1 supplies the drain to the drain of the first NMOS transistor MN1. The second PMOS transistor MP2 connects the drain to the drain of the second NMOS transistor MN2. The second NMOS transistor MN2 having the gate and the drain connected to each other connects the source to the ground terminal VSS, and the first NMOS transistor MN1 having the drain connected to the driving voltage VR_P connects the source to the temperature compensation unit 12. The other end of the temperature compensation unit 12 is connected to the ground terminal (VSS).

온도보상부(12)는 온도 보상을 위한 저항을 포함하는데, 온도 보상을 위한 저항은 액티브저항(R0, Active resistance)으로 구비될 수 있다. 액티브저항(R0, Active resistance)는 제 1 NMOS트랜지스터(MN1)와 접지전압(VSS) 사이에 연결되며, 온도에 따라 변동하는 구동전압(VR_P)를 보상하는 역할을 한다.
The temperature compensator 12 includes a resistance for temperature compensation, and the resistance for temperature compensation may be provided as an active resistance (R0). The active resistance R0 is connected between the first NMOS transistor MN1 and the ground voltage VSS and compensates for the driving voltage VR_P that varies with temperature.

온도보상부(12)는 액티브저항(R0, Active resistance)과 제 1 NMOS트랜지스터(MN1)의 특성으로 온도 보상을 하게 된다. 도 1c에 도시한 바와 같이, 액티브저항(R0)의 경우 저항은 온도에 비례하고, 트랜지스터의 경우 저항은 온도에 반비례하므로, 온도 변화에 둔감한 삼중점(Zero temperature coefficient)을 갖는 액티브저항(R0)과 트랜지스터(MN1)의 조합으로 온도 보상 효과를 낼 수 있다. 따라서, 온도변화에 독립적인 구동전압(VR_P)를 생성할 수 있다.
The temperature compensator 12 compensates for the temperature by the characteristics of the active resistance R0 and the first NMOS transistor MN1. As shown in FIG. 1C, in the case of the active resistor R0, the resistance is proportional to the temperature, and in the case of the transistor, the resistance is inversely proportional to the temperature, and thus, the active resistor R0 having the zero temperature coefficient insensitive to temperature changes. And the transistor MN1 may produce a temperature compensation effect. Therefore, the driving voltage VR_P independent of the temperature change can be generated.

참고적으로, 일반적인 위들러 회로의 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터와 액티브 저항(R0)의 구성은 변경될 수 있다. PMOS트랜지스터와 NMOS트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 대체하여 이용할 수 있다. 또한 위들러 회로의 액티브저항(R0)은 온도 보상 효과를 위해서 필요한 것으로, 액티브저항(R0)과 연결된 트랜지스터(MN2)와 함께 온도 보상 효과를 얻기 위해 필요한 구성이므로, 일정한 저항값을 가지면서도 온도에 비례하여 그 저항값이 증가하는 구성으로 대체할 수 있을 것이다.
For reference, in order to implement the same function of the general Widler circuit, the configuration of the transistor and the active resistor R0 may be changed as necessary. PMOS transistors and NMOS transistors can be replaced with each other, and various transistors can be used as needed. In addition, the active resistor R0 of the Widler circuit is required for the temperature compensation effect, and is required to obtain a temperature compensation effect together with the transistor MN2 connected to the active resistor R0, and thus has a constant resistance value and a low temperature. It may be replaced by a configuration in which the resistance value increases proportionally.

풀업구동부(20)는 공급전압단(VDD)의 전압레벨 변화에 관계없이 일정한 전류를 기준전압출력단(N0)으로 구동한다. 즉, 기준전압(VREF)이 공급전압단(VDD)의 전압레벨 변동에 따라 기울기를 가지고 변동하는 것을 보완하기 위해서, 구동전압(VR_P)에 대응하여 전류의 양을 조절한다.
The pull-up driving unit 20 drives a constant current to the reference voltage output terminal N0 regardless of a change in the voltage level of the supply voltage terminal VDD. That is, in order to compensate for the change in the reference voltage VREF with the slope in accordance with the change in the voltage level of the supply voltage terminal VDD, the amount of current is adjusted in response to the driving voltage VR_P.

풀업구동부(20)는 게이트로 구동전압(VR_P)와 연결되고 공급전압단(VDD)에 소오스가 연결된 제3 PMOS트랜지스터(MP_d)를 포함하는데, 구동전압(VR_P) 및 공급전압단(VDD)의 전압차이에 대응하는 전류량으로 제 3 PMOS트랜지스터(MP_d)의 드레인인 기준전압출력단(N0)에 풀업 구동한다.
The pull-up driving unit 20 includes a third PMOS transistor MP_d connected to a driving voltage VR_P through a gate and a source connected to a supply voltage terminal VDD. The pull-up driving unit 20 includes a driving voltage VR_P and a supply voltage terminal VDD. The pull-up driving is performed to the reference voltage output terminal N0 which is the drain of the third PMOS transistor MP_d with the amount of current corresponding to the voltage difference.

로딩부(30)는 기준전압출력단(N0)과 접지전압단(VSS) 사이에 접속되며 자신의 저항값에 대응하는 전압레벨을 갖는 기준전압(VREF)을 기준전압출력단(N0)에 생성한다. 풀업구동부(20)가 일정한 저항값을 갖는 것으로 해석한다면, 로딩부(30)의 저항값에 따라 기준전압 출력단(N0)에 형성되는 기준전압(VREF)의 전압레벨이 결정된다.
The loading unit 30 is connected between the reference voltage output terminal N0 and the ground voltage terminal VSS and generates a reference voltage VREF at the reference voltage output terminal N0 having a voltage level corresponding to its resistance value. If the pull-up driving unit 20 is interpreted as having a constant resistance value, the voltage level of the reference voltage VREF formed at the reference voltage output terminal NO is determined according to the resistance value of the loading unit 30.

로딩부(30)는 풀업구동부(20)와 접지단(VSS) 사이에 있는 다이오드-연결 트랜지스터(MN_d, Diode-connected transistor)로 구성되므로, 로딩부(30)이 갖는 저항값에 의한 전압차이로 다이오드의 문턱전압(Threshold voltage)의 전압레벨을 기준전압(VREF)에 출력한다.
Since the loading unit 30 includes a diode-connected transistor (MN_d) between the pull-up driving unit 20 and the ground terminal VSS, the loading unit 30 may have a voltage difference due to a resistance value of the loading unit 30. The voltage level of the threshold voltage of the diode is output to the reference voltage VREF.

도1b 는 종래의 위들러방식 기준전압 발생장치에서 공정조건의 변동에 따른 내부 신호들의 전압 레벨의 변화를 도시한 그래프이다.
FIG. 1B is a graph illustrating changes in voltage levels of internal signals according to changes in process conditions in a conventional Widler type reference voltage generator.

도 1a와 1b를 참조하여, 제 3 PMOS트랜지스터(MP_d)의 게이트로 입력되는 구동전압(VR_P)의 전압에 따라 제 3 PMOS트랜지스터(MP_d)의 저항값이 변화하므로, 정상공정 조건의 변동으로 변화하는 구동전압(VR_P)의 영향을 받아 기준전압(VREF)의 전압레벨이 변화한다. 즉, 구동전압(VR_P)의 전압레벨이 공정조건의 변동으로 인하여 낮아지면, 제 3 PMOS트랜지스터(MP_d)의 저항이 작아지면서 다이오드-연결 트랜지스터(MN_d)의 문턱전압이 높아져 기준전압(VREF)의 전압레벨이 높아지고, 이와 달리 구동전압(VR_P)의 전압레벨이 공정조건의 변동으로 인하여 높아지면, 제 3 PMOS트랜지스터(MP_d)의 저항이 커지면서 기준전압(VREF)의 전압 레벨이 낮아진다.
Referring to FIGS. 1A and 1B, the resistance value of the third PMOS transistor MP_d changes according to the voltage of the driving voltage VR_P input to the gate of the third PMOS transistor MP_d. The voltage level of the reference voltage VREF changes under the influence of the driving voltage VR_P. That is, when the voltage level of the driving voltage VR_P is lowered due to the variation of the process conditions, the resistance of the third PMOS transistor MP_d decreases and the threshold voltage of the diode-connected transistor MN_d increases, thereby reducing the reference voltage VREF. In contrast, when the voltage level rises and the voltage level of the driving voltage VR_P rises due to the variation of the process conditions, the voltage level of the reference voltage VREF decreases while the resistance of the third PMOS transistor MP_d increases.

상기와 같이, 구동전압(VR_P)의 전압레벨은 트랜지스터(MP1, MN1)와 액티브저항(R0)의 각 저항값에 따라 달라지므로, 공정과정에서 발생하는 공정조건의 변동으로 인하여 트랜지스터와 액티브저항(R0)의 각 저항값의 변동으로 인하여, 정상공정 조건에서 설계한 목표 기준전압(VREF)의 전압레벨이 변동하는 문제점이 있다.As described above, since the voltage level of the driving voltage VR_P varies depending on the resistance values of the transistors MP1 and MN1 and the active resistor R0, the transistor and the active resistor ( Due to variations in the resistance values of R0), there is a problem in that the voltage level of the target reference voltage VREF designed under normal process conditions varies.

본 발명의 실시예는 공정조건의 변동에 따른 기준전압의 변동을 감소시킬 수 있도록 한 기준전압 발생장치를 제공하고자 한다.
An embodiment of the present invention is to provide a reference voltage generator that can reduce the variation of the reference voltage according to the variation of the process conditions.

본 발명에 따른 기준전압 발생장치는 온도변화에 독립적인 제 1 전압을 생성하기 위한 제 1 전압생성부, 온도변화에 독립적인 제 2 전압을 생성하기 위한 제 2 전압생성부, 제 1 전압생성부로부터 출력된 제 1 전압에 응답하여 제 2 전압의 레벨을 보상하기 위한 보상부, 및 제 2 전압에 응답하여 기준전압을 출력하기 위한 출력부를 구비한다.
The reference voltage generator according to the present invention includes a first voltage generator for generating a first voltage independent of temperature change, a second voltage generator for generating a second voltage independent of temperature change, and a first voltage generator. And a compensator for compensating the level of the second voltage in response to the first voltage output from the comparator, and an output for outputting a reference voltage in response to the second voltage.

본 발명에 따른 기준전압 발생장치는 공정조건의 변동에도 둔감한 일정한 크기를 갖는 기준전압을 생성할 수 있어 신뢰성을 향상시킬 수 있다.
The reference voltage generator according to the present invention can generate a reference voltage having a constant magnitude insensitive to variations in process conditions, thereby improving reliability.

도 1a는 종래 위들러(Widlar) 방식의 기준전압 발생장치를 도시한 도면이다.
도 1b는 종래 위들러(Widlar) 방식의 기준전압 발생장치에서 공정조건의 변동에 따른 내부 신호들의 전압 레벨의 변화를 도시한 그래프이다.
도 1c는 온도변화에 따른 트랜지스터와 액티브저항의 저항값 변화를 도시한 그래프이다.
도 2는 본 발명의 실시예에 따른 위들러(Widlar) 방식의 기준전압 발생장치를 도시한 회로도이다.
도3는 본 발명의 실시예에 따른 위들러(Widlar) 방식의 기준전압 발생장치와 종래 기술의 출력신호를 온도보상저항의 저항값 변동에 따라 비교한 시뮬레이션 그래프이다
도4는 본 발명의 실시예에 따른 위들러(Widlar) 방식의 기준전압 발생장치와 종래 기술의 출력신호를 트랜지스터 스큐 변동에 따라 비교한 시뮬레이션 그래프이다 1A is a diagram illustrating a conventional Widlar type reference voltage generator.
FIG. 1B is a graph illustrating changes in voltage levels of internal signals according to changes in process conditions in a conventional Widlar type reference voltage generator.
1C is a graph illustrating a change in resistance values of a transistor and an active resistor according to temperature change.
2 is a circuit diagram illustrating a Widler type reference voltage generator according to an exemplary embodiment of the present invention.
3 is a simulation graph comparing a Widlar type reference voltage generator according to an embodiment of the present invention and an output signal of the prior art according to a change in resistance value of a temperature compensation resistor.
FIG. 4 is a simulation graph comparing a Widlar type reference voltage generator according to an exemplary embodiment of the present invention and a conventional output signal according to transistor skew variation. FIG.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도2는 본 발명의 실시예에 따른 위들러(Widlar) 방식의 기준전압 발생장치를 도시한 회로도이다.
2 is a circuit diagram illustrating a Widlar type reference voltage generator according to an exemplary embodiment of the present invention.

도2를 참조하면, 본 발명의 실시예에 따른 위들러 방식의 기준전압 발생장치는 제 1 전압생성부(110), 제 2 전압생성부(130), 보상부(120), 출력부(200)를 포함한다.
Referring to FIG. 2, the Widler type reference voltage generator according to an embodiment of the present invention includes a first voltage generator 110, a second voltage generator 130, a compensator 120, and an output unit 200. ).

제 1 전압생성부(110)는 공급전압단(VDD)의 전압레벨에 대응하는 레벨을 갖는 제 1 전압(VR_P1)을 생성하도록 구성한다.
The first voltage generator 110 is configured to generate the first voltage VR_P1 having a level corresponding to the voltage level of the supply voltage terminal VDD.

제 1 전압생성부(110)는 각각의 소오스가 공통으로 공급전압단(VDD)에 연결된 제 1, 2 PMOS트랜지스터(MP11, MP12), 각각의 게이트가 서로 공통 연결된 제 1,2 NMOS트랜지스터(MN11, MN12), 및 일단이 접지단(VSS)에 연결된 온도보상저항(R1)을 포함한다.
The first voltage generator 110 includes first and second PMOS transistors MP11 and MP12 having their respective sources connected to the supply voltage terminal VDD in common, and first and second NMOS transistors MN11 having their respective gates connected to each other in common. , MN12), and one end of the temperature compensation resistor R1 connected to the ground terminal VSS.

제 1 전압생성부(110)에서, 게이트와 드레인이 연결된 제 1 PMOS트랜지스터(MP11)는 게이트를 제 2 PMOS트랜지스터(MP12)의 게이트에 연결하고, 게이트와 드레인이 연결된 제 2 NMOS트랜지스터(MN12)는 드레인을 제 2 PMOS트랜지스터(MP12)의 드레인에 연결하며, 제 2 NMOS트랜지스터(MN12)는 소오스를 접지단(VSS)에 연결하고, 제 1 NMOS트랜지스터(MN11)는 소오스를 온도보상저항(R1)의 다른 일단에 연결하며, 제 1 NMOS트랜지스터(MN11)는 드레인을 제 1 PMOS트랜지스터(MP11)의 드레인과 연결한다. 여기에서 제 1 NMOS트랜지스터(MN11)의 드레인은 제 1 전압(VR_P1)을 출력한다.
In the first voltage generator 110, a first PMOS transistor MP11 having a gate and a drain connected thereto connects a gate to a gate of the second PMOS transistor MP12, and a second NMOS transistor MN12 having a gate and a drain connected thereto. Connects the drain to the drain of the second PMOS transistor MP12, the second NMOS transistor MN12 connects the source to the ground terminal VSS, and the first NMOS transistor MN11 connects the source to the temperature compensation resistor R1. ), And the first NMOS transistor MN11 connects the drain with the drain of the first PMOS transistor MP11. Here, the drain of the first NMOS transistor MN11 outputs the first voltage VR_P1.

그 동작을 살펴보면, 제 1 전압생성부(110)는 제 1, 2 NMOS트랜지스터(MN11, MN12)에 커런트미러(Current mirror)로 동작하는 제 1, 2 PMOS트랜지스터(MP11, MP12)의 피드백(Feedback)을 통하여 일정한 전류를 제1 PMOS트랜지스터(MP11), 제 1 NMOS트랜지스터(MN11), 및 온도보상저항(R1)에 공급하므로, 제1 PMOS트랜지스터(MP11), 제 1 NMOS트랜지스터(MN11), 및 온도보상저항(R1)의 각 저항값에 의해서 제 1 전압(VR_P1)을 생성한다. 여기에서, 제 1 온도보상저항(R1)은 액티브저항(Active resistance)으로 구비될 수 있으며, 온도 변화에 둔감한 삼중점(Zero temperature coefficient)에 맞는 저항값을 가지므로, 온도변화에 독립적인 보상전압(VR_P)이 생성된다.
Referring to the operation, the first voltage generator 110 feeds back feedback of the first and second PMOS transistors MP11 and MP12 that operate as current mirrors on the first and second NMOS transistors MN11 and MN12. Constant current is supplied to the first PMOS transistor MP11, the first NMOS transistor MN11, and the temperature compensation resistor R1, and thus, the first PMOS transistor MP11, the first NMOS transistor MN11, and The first voltage VR_P1 is generated based on each resistance value of the temperature compensation resistor R1. Here, the first temperature compensation resistor R1 may be provided as an active resistance and has a resistance value corresponding to a zero temperature coefficient insensitive to temperature change, and thus a compensation voltage independent of temperature change. (VR_P) is generated.

보상부(120)는 제 1 전압생성부(110)의 제 1 전압(VR_P1)에 대응하여 동전압생성부(130)의 내부에 흐르는 전류의 전류량을 조절하여, 공정조건의 변동에 따라 변동하는 제 2 전압(VR_P2)을 보상하도록 구성한다.
The compensator 120 adjusts the amount of current flowing in the dynamic voltage generation unit 130 in response to the first voltage VR_P1 of the first voltage generation unit 110 to vary according to the change of the process conditions. Compensate for the second voltage VR_P2.

보상부(120)는 제 3 NMOS트랜지스터(MN23)를 포함하는데, 제 3 NMOS트랜지스터(MN23)는 게이트를 제 1 전압생성부(110)의 제 1 전압(VR_P1)에 연결하여, 제 1 전압(VR_P1)에 대응하여 제 3 NMOS트랜지스터(MN23)의 드레인과 소오스 양단에 흐르는 전류의 전류량을 조절한다. 즉, 제3 NMOS트랜지스터(MN23)의 드레인과 소오스가 제 2 전압생성부(130)의 내부 내부에 흐르는 전류에 병렬로 연결되므로, 보상부(120)은 제 1 전압(VR_P1)에 대응하여 제 2 전압생성부(130)의 내부에 흐르는 전류의 전류량을 조절한다.
The compensator 120 includes a third NMOS transistor MN23. The third NMOS transistor MN23 connects a gate to the first voltage VR_P1 of the first voltage generator 110, thereby providing a first voltage (MN23). Corresponding to VR_P1, the amount of current flowing through both the drain and the source of the third NMOS transistor MN23 is adjusted. That is, since the drain and the source of the third NMOS transistor MN23 are connected in parallel to the current flowing inside the second voltage generator 130, the compensator 120 corresponds to the first voltage VR_P1. 2 Adjusts the amount of current flowing in the voltage generation unit 130.

제 2 전압생성부(130)는 보상부(120)에 따른 전류조절량과 공급전압단(VDD)의 전압레벨에 대응하는 전압 레벨을 갖는 제 2 전압(VR_P2)을 생성하도록 구성한다.
The second voltage generator 130 is configured to generate the second voltage VR_P2 having a current level corresponding to the compensator 120 and a voltage level corresponding to the voltage level of the supply voltage terminal VDD.

제 2 전압생성부(130)은 각각의 소오스가 공급전압단(VDD)에 공통 연결된 제 3, 4 PMOS트랜지스터(MP33, MP34), 게이트가 공통 연결된 제 4, 5 NMOS트랜지스터(MN34, MN35), 및 일단이 접지단(VSS)에 연결된 온도보상저항(R2)을 포함한다. 가장 바람직하게는 제 2 전압생성부(130)은 제 1 전압생성부(110)와 서로 실질적으로 동일한 소자구성을 가진다.
The second voltage generator 130 may include third and fourth PMOS transistors MP33 and MP34 having respective sources connected to the supply voltage terminal VDD, fourth and fifth NMOS transistors MN34 and MN35 having common gates connected thereto, And a temperature compensation resistor R2 having one end connected to the ground terminal VSS. Most preferably, the second voltage generator 130 has a device configuration substantially the same as that of the first voltage generator 110.

제 2 전압생성부(130)의 구성요소들과 연결상태는 제 1 전압생성부(110)와 거의 동일하며, 보상부(120)와의 연결상태에서만 차이점이 있으므로, 나머지 동일한 부분은 설명을 생략한다. 보상부(120)의 제 3 NMOS트랜지스터(MN23)의 드레인과 소오스 양단이 제 제 2 전압생성부(130)의 제 4 NMOS트랜지스터(MN34)의 드레인과 소오스 양단에 각각 연결되어, 즉 제 4 NMOS트랜지스터(MN34)에 흐르는 전류에 병렬연결되어 제 1 전압(VR_P1)에 대응하여 제 4 NMOS트랜지스터(MN34)에 흐르는 전류의 양을 조절 - 제 4 NMOS트랜지스터(MN34)에 흐르는 전류의 양을 조절하는 것은 제 4 NMOS트랜지스터(MN34)의 드레인의 전압의 레벨을 조절하는 것과 같은 말이다 - 한다.
The connection state of the components of the second voltage generation unit 130 is almost the same as that of the first voltage generation unit 110, and since the difference is only in the connection state with the compensation unit 120, the same description will be omitted. . Both ends of the drain and the source of the third NMOS transistor MN23 of the compensator 120 are connected to both ends of the drain and the source of the fourth NMOS transistor MN34 of the second voltage generator 130, that is, the fourth NMOS. The amount of current flowing through the fourth NMOS transistor MN34 is adjusted in parallel with the current flowing through the transistor MN34 in response to the first voltage VR_P1. The amount of current flowing through the fourth NMOS transistor MN34 is adjusted. This is the same as adjusting the level of the voltage of the drain of the fourth NMOS transistor MN34.

제 2 전압생성부(130)는 제 4, 5 NMOS트랜지스터(MN34, MN35)에 커런트미러(Current mirror)로 동작하는 제 3, 4 PMOS트랜지스터(MP33, MP34)의 피드백(Feedback)을 통하여, 공급전압단(VDD)으로부터 일정한 전류를 제 3 PMOS트랜지스터(MP33)를 거쳐, 병렬연결된 제 3 NMOS트랜지스터(MN23)와 제 4 NMOS트랜지스터(MN34) 그리고 제 2 온도보상저항(R2)에 공급하므로, 제 3 PMOS트랜지스터(MP33), 병렬연결된 제 3, 4 NMOS트랜지스터(MN23, MN34), 및 제 2 온도보상저항(R2)의 각 저항값에 대응하여 제 2 전압(VR_P2)을 생성한다. 여기에서, 제 3 NMOS트랜지스터(MN23)의 저항값은 보상부(120)에 따른 전류조절량에 대응되므로, 즉 제 3 NMOS트랜지스터(MN23)의 게이트에 연결된 제 1 전압(VR_P1)의 전압 레벨에 대응한다. 즉, 병렬 연결된 제 3, 4 NMOS트랜지스터(MN23, MN34)의 드레인과 소오스 양단 사이의 저항값은 제 1 전압(VR_P1)의 전압 레벨에 대응하여 변화한다.
The second voltage generator 130 supplies the fourth and fifth NMOS transistors MN34 and MN35 through feedback of the third and fourth PMOS transistors MP33 and MP34 that operate as current mirrors. Since a constant current from the voltage terminal VDD is supplied to the third NMOS transistor MN23, the fourth NMOS transistor MN34, and the second temperature compensation resistor R2 connected in parallel through the third PMOS transistor MP33. The second voltage VR_P2 is generated corresponding to the resistance values of the three PMOS transistors MP33, the third and fourth NMOS transistors MN23 and MN34 connected in parallel, and the second temperature compensation resistor R2. Here, since the resistance value of the third NMOS transistor MN23 corresponds to the current regulation amount according to the compensator 120, that is, it corresponds to the voltage level of the first voltage VR_P1 connected to the gate of the third NMOS transistor MN23. do. In other words, the resistance value between the drain and the both ends of the third and fourth NMOS transistors MN23 and MN34 connected in parallel varies with the voltage level of the first voltage VR_P1.

출력부(200)는 풀업구동부(210)과 로딩부(220)을 포함한다.
The output unit 200 includes a pull-up driving unit 210 and the loading unit 220.

풀업구동부(210)는 제 2 전압(VR_P2)과 공급전압단(VDD)의 전압차이에 대응하는 전류량으로 기준전압출력단(N0)을 풀업 구동하도록 구성한다. 이때, 풀업구동부(210)는 공급전압단(VDD)의 변화에 관계없이 일정한 전류를 기준전압출력단(N0)으로 구동하게 된다. 즉, 기준전압(VREF)이 공급전압단(VDD)의 변동에 따라 변동하는 것을 보완하기 위하여 제 2 전압(VR_P2)에 대응하는 전류량을 조절한다.
The pull-up driver 210 is configured to pull-up the reference voltage output terminal NO with a current amount corresponding to the voltage difference between the second voltage VR_P2 and the supply voltage terminal VDD. At this time, the pull-up driving unit 210 drives a constant current to the reference voltage output terminal N0 regardless of the change of the supply voltage terminal VDD. In other words, the current amount corresponding to the second voltage VR_P2 is adjusted to compensate for the change in the reference voltage VREF according to the change in the supply voltage terminal VDD.

풀업구동부(210)은 제 5 PMOS트랜지스터(MP_d)를 포함하는데, 공급전압단(VDD)를 소오스에 연결하는 제 5 PMOS트랜지스터(MP_d)는 게이트를 제 2 전압(VR_P2)에 연결하고, 드레인을 기준전압출력단(N0)에 연결한다.
The pull-up driving unit 210 includes a fifth PMOS transistor MP_d. The fifth PMOS transistor MP_d connecting the supply voltage terminal VDD to the source connects a gate to the second voltage VR_P2 and connects a drain. Connect to the reference voltage output terminal (N0).

로딩부(220)는 기준전압출력단(N0)과 접지단(VSS) 사이에 연결되며, 자신의 저항값에 대응하는 레벨을 갖는 기준전압(VREF)을 기준전압출력단(N0)에 형성하도록 구성한다. 즉, 풀업구동부(210)가 일정한 저항값을 갖는 것으로 해석한다면, 로딩부(30)의 저항값에 따라 기준전압출력단(N0)에 형성되는 기준전압(VREF)의 전압레벨이 결정된다.
The loading unit 220 is connected between the reference voltage output terminal N0 and the ground terminal VSS, and configures a reference voltage VREF having a level corresponding to its resistance value at the reference voltage output terminal N0. . That is, when the pull-up driving unit 210 is interpreted as having a constant resistance value, the voltage level of the reference voltage VREF formed at the reference voltage output terminal NO is determined according to the resistance value of the loading unit 30.

로딩부(220)은 게이트와 드레인이 연결된 제 6 NMOS트랜지스터(MN_d)를 포함하는데, 제6 NMOS트랜지스터(MN_d)는 드레인을 기준전압출력단(N0)로 연결하고, 소오스를 전지단(VSS)로 연결한다. 여기에서, 로딩부(30)는 제 6 NMOS트랜지스터(MN_d)가 다이오드-연결 트랜지스터(Diode-connected transistor)로 구성되므로, 로딩부(30)가 갖는 저항값에 의한 전압차이로 다이오드 문턱전압의 전압레벨을 기준전압(VREF)에 출력한다.
The loading unit 220 includes a sixth NMOS transistor MN_d connected to a gate and a drain. The sixth NMOS transistor MN_d connects a drain to a reference voltage output terminal N0 and a source to a battery terminal VSS. Connect. Here, the loading unit 30 is the sixth NMOS transistor (MN_d) is composed of a diode-connected transistor (Diode-connected transistor), the voltage of the diode threshold voltage due to the voltage difference by the resistance value of the loading unit 30 The level is output to the reference voltage VREF.

이하에서는, 도1b, 2를 참조하여, 본 발명의 실시예에 따른 위들러 방식의 기준전압 발생장치에서 공정조건이 변동하는 경우에 보상하는 동작을 설명하기로 한다.
Hereinafter, referring to FIGS. 1B and 2, an operation of compensating when a process condition changes in a Widler type reference voltage generator according to an exemplary embodiment of the present invention will be described.

효과적인 설명을 위해서 제 1 전압생성부(110)과 제 2 전압생성부(130)에 있어서, 보상부(120)가 없다고 가정하여 공정조건이 변동하는 경우에서의 제 1 전압(VR_P1)와 제 2 전압(VR_P2)의 변화를 우선 설명하고, 이후 보상부(120)가 있는 경우에 보상하는 동작을 자세히 설명하기로 한다.
For the effective description, in the first voltage generator 110 and the second voltage generator 130, the first voltage VR_P1 and the second when the process conditions change assuming that the compensation unit 120 is not present. The change in the voltage VR_P2 will first be described, and then the operation of compensating when the compensator 120 is present will be described in detail.

보상부(120)이 없다고 가정하였으므로, 도1b를 참조하면, 제 1 전압생성부(110)과 제 2 전압생성부(130)는 구성요소들이 동일하여 제 1 전압(VR_P1)와 제 2 전압(VR_P2)는 동일한 전압 레벨을 출력한다. 제 1 전압(VR_P1)는 제 1 PMOS트랜지스터(MP11), 제 1 NMOS트랜지스터(MN11), 및 제 1 온도보상저항(R1)의 각 저항값에 의해서 생성되고, 제 2 전압(VR_P2)는 제 3 PMOS트랜지스터(MP33), 제 4 NMOS트랜지스터(MN34), 및 제 2 온도보상저항(R2)의 각 저항값에 의해서 제 2 전압(VR_P2)을 생성된다. 따라서, 공정조건의 변동으로 인하여 제 1, 4 NMOS트랜지스터(MN11, MN34), 제 1, 2 온도보상저항(R1, R2), 및 제 1, 3 PMOS트랜지스터(MP11, MP33)의 각 저항값들이 변동하는 경우에는 제 1 전압(VR_P1)와 제 2 전압(VR_P2)가 변동한다.
Since it is assumed that the compensator 120 is not present, referring to FIG. 1B, the first voltage generator 110 and the second voltage generator 130 have the same components, so that the first voltage VR_P1 and the second voltage ( VR_P2) outputs the same voltage level. The first voltage VR_P1 is generated by the resistance values of the first PMOS transistor MP11, the first NMOS transistor MN11, and the first temperature compensation resistor R1, and the second voltage VR_P2 is generated by the third voltage. The second voltage VR_P2 is generated by the resistance values of the PMOS transistor MP33, the fourth NMOS transistor MN34, and the second temperature compensation resistor R2. Accordingly, the resistance values of the first and fourth NMOS transistors MN11 and MN34, the first and second temperature compensation resistors R1 and R2, and the first and third PMOS transistors MP11 and MP33 may be changed due to variations in process conditions. In the case of fluctuation, the first voltage VR_P1 and the second voltage VR_P2 fluctuate.

보다 구체적으로, 만약 공정조건이 변동하여 정상공정 조건에서 벗어나, 제 1, 4 NMOS트랜지스터(MN11, MN34)와 제 1,2 온도보상저항(R1, R2)의 저항값들이 높아지고, 제1, 3 PMOS트랜지스터(MP11, MP33)의 저항값들이 낮아지는 경우에는, 제 1 전압(VR_P1)와 제 2 전압(VR_P2)의 전압레벨이 정상공정조건에 비하여 높아지게 된다.
More specifically, if the process conditions change to deviate from the normal process conditions, the resistance values of the first and fourth NMOS transistors MN11 and MN34 and the first and second temperature compensation resistors R1 and R2 become high. When the resistance values of the PMOS transistors MP11 and MP33 are lowered, the voltage levels of the first voltage VR_P1 and the second voltage VR_P2 become higher than the normal process conditions.

제 1 전압(VR_P1)와 제 2 전압(VR_P2)의 전압레벨이 정상공정조건에 비하여 높아지게 된 경우, 보상부(120)가 있다고 하여 그 보상하는 동작을 살펴보면, 제 3 NMOS트랜지스터(MN23)의 게이트에 연결된 제 1 전압(VR_P1)의 전압레벨이 높아지므로, 제 3 NMOS트랜지스터(MN23)으로 흐르는 전류가 증가하면서, 결국 제 2 전압(VR_P2)의 값이 낮아지게 된다. 따라서, 기준전압(VREF)의 전압 레벨이 종래기술을 사용할 경우에 나오는 전압 레벨보다 높아지고, 정상공정 조건에서 설계한 목표 기준전압(VREF)의 전압 레벨에 근사하게 나오게 되는 보상이 이루어진다.
When the voltage levels of the first voltage VR_P1 and the second voltage VR_P2 become higher than the normal process conditions, the compensation unit 120 is described to compensate for the operation of the gate of the third NMOS transistor MN23. Since the voltage level of the first voltage VR_P1 connected to the voltage is increased, the current flowing to the third NMOS transistor MN23 increases, resulting in a decrease in the value of the second voltage VR_P2. Therefore, a compensation is made in which the voltage level of the reference voltage VREF is higher than the voltage level obtained by using the prior art, and comes out close to the voltage level of the target reference voltage VREF designed under normal process conditions.

다른 경우인, 만약 공정조건이 변동하여 정상공정 조건에서 벗어나, 제 1, 4 NMOS트랜지스터(MN11, MN34)와 제 1,2 온도보상저항(R1, R2)의 저항값들이 낮아지고, 제 1, 3 PMOS트랜지스터(MP11, MP33)의 저항값들이 높아지는 경우에는, 제 1 전압(VR_P1)와 제 2 전압(VR_P2)의 전압레벨이 정상공정조건에 비하여 낮아지게 된다.
In other cases, if the process conditions change to deviate from the normal process conditions, the resistance values of the first and fourth NMOS transistors MN11 and MN34 and the first and second temperature compensation resistors R1 and R2 are lowered. When the resistance values of the 3 PMOS transistors MP11 and MP33 are increased, the voltage levels of the first voltage VR_P1 and the second voltage VR_P2 are lower than the normal process conditions.

제 1 전압(VR_P1)와 제 2 전압(VR_P2)의 전압레벨이 정상공정조건에 비하여 낮아지게 된 경우, 보상부(120)가 있다고 하여 그 보상하는 동작을 살펴보면, 제 3 NMOS트랜지스터(MN23)의 게이트에 연결된 제 1 전압(VR_P1)의 전압레벨이 낮아지므로, 제 3 NMOS트랜지스터(MN23)으로 흐르는 전류가 감소하면서, 결국 제 2 전압(VR_P2)의 값이 높아지게 된다. 따라서, 기준전압(VREF)의 전압 레벨이 종래기술을 사용할 경우에 나오는 전압 레벨보다 낮아지고, 정상공정 조건에서 설계한 목표 기준전압(VREF)의 전압 레벨에 근사하게 나오게 되는 보상이 이루어진다.
When the voltage levels of the first voltage VR_P1 and the second voltage VR_P2 are lower than the normal process conditions, the compensating unit 120 is described to compensate for the operation of the third NMOS transistor MN23. Since the voltage level of the first voltage VR_P1 connected to the gate is lowered, the current flowing to the third NMOS transistor MN23 decreases, resulting in a higher value of the second voltage VR_P2. Therefore, the voltage level of the reference voltage VREF is lower than that of the conventional technique, and the compensation is made to be close to the voltage level of the target reference voltage VREF designed under the normal process conditions.

추가적으로, 상기에서 설명한 보상부(120)이 없다고 가정하였을 때, 제 1 전압생성부(110)의 제 1 전압과 제 2 전압생성부(130)의 제 2 전압은 공정변화에 관계없이 동일한 전압 레벨을 출력한다. 본 발명은 제 1 전압생성부(110)과 제 2 전압생성부(130)의 출력 전압이 공정변화에 관계없이 동일한 전압 레벨을 출력하기 때문에 보상부(120)에 의한 보상동작이 효과적으로 일어나는 것이다. 따라서, 가장 바람직하게는 제 1 전압생성부(110)의 소자구성과 제 2 전압생성부(130)의 소자구성은 동일할 것이지만, 다른 실시예에 따라서는 제 1 전압생성부(110)과 제 2 전압생성부(130)의 제 1 전압과 제 2 전압이 동일한 전압 레벨로 출력되는 조건만 만족한다면, 제 1 전압생성부(110)의 소자구성과 제 2 전압생성부(130)의 소자구성은 다르게 할 수 있다.
In addition, assuming that there is no compensation unit 120 described above, the first voltage of the first voltage generation unit 110 and the second voltage of the second voltage generation unit 130 have the same voltage level regardless of process change. Outputs According to the present invention, since the output voltages of the first voltage generator 110 and the second voltage generator 130 output the same voltage level regardless of the process change, the compensation operation by the compensator 120 effectively occurs. Therefore, most preferably, the device configuration of the first voltage generation unit 110 and the device configuration of the second voltage generation unit 130 may be the same, but according to another embodiment, the first voltage generation unit 110 and the first configuration may be the same. If only the condition that the first voltage and the second voltage of the second voltage generator 130 are output at the same voltage level is satisfied, the device configuration of the first voltage generator 110 and the device configuration of the second voltage generator 130 are satisfied. Can be different.

도 3는 본 발명의 실시예에 따른 위들러 방식의 기준전압 발생장치와 종래 기술의 출력신호를 온도보상저항의 저항값 변동에 따라 비교한 시뮬레이션 그래프이다.3 is a simulation graph comparing a Widler type reference voltage generator according to an exemplary embodiment of the present invention and an output signal of the prior art according to a change in resistance value of a temperature compensation resistor.

도 3의 시뮬레이션 그래프에 도시된 바와 같이, 정상공정 조건에서 목표 설계한 온도보상저항의 저항값이 공정조건의 변동으로 인하여 1/2배 감소하거나 2배로 증가하는 범위에서, 종래기술에서는 0.629V에서 0.450V까지의 변동을 갖는다. 이와 비교하여, 본 발명의 실시예에 따른 위들러방식 기준전압 발생장치의 출력신호는 0.597V에서 0.454V까지의 변동을 갖는 결과를 보인다. 따라서, 종래 기술에 비하여 본 발명에 따른 기준전압 발생장치가 공정변화에 따른 온도보상저항의 저항값의 변화에 둔감하게 동작한다.
As shown in the simulation graph of FIG. 3, in the range in which the resistance value of the target temperature compensation resistor designed in the normal process condition decreases by 1/2 times or doubles due to the variation of the process conditions, in the prior art at 0.629V It has a variation up to 0.450V. In comparison, the output signal of the Widler type reference voltage generator according to the exemplary embodiment of the present invention has a variation of 0.597V to 0.454V. Therefore, compared with the prior art, the reference voltage generator according to the present invention operates insensitive to the change in the resistance value of the temperature compensation resistor according to the process change.

도 4는 본 발명의 실시예에 따른 위들러 방식의 기준전압 발생장치와 종래 기술의 출력신호를 트랜지스터 스큐 변동에 따라 비교한 시뮬레이션 그래프이다.
4 is a simulation graph comparing a Widler type reference voltage generator according to an exemplary embodiment of the present invention and a conventional output signal according to transistor skew variation.

도 4의 시뮬레이션 그래프에 도시된 바와 같이, 정상공정 조건인 TT(Typical, Typical)을 기준으로 NMOS트랜지스터와 PMOS트랜지스터가 공정변화에 따라 F(Fast)와 S(Slow)로 각각 스큐 변동이 일어나는 동안 출력신호가 변동하는 것을 시뮬레이션한 결과이다. 종래기술의 출력신호의 변동을 보면, 최소값 0.507V에서 최대값 0.588V로 변동하여, 그 차이값이 0.081V이다. 이와 비교하여, 본 발명의 실시예에 따른 위들러방식 기준전압 발생장치의 출력신호는 최소값 0.541V에서 최대값 0.6V로 변동하여, 그 차이값이 0.059V이다. 따라서, 종래 기술에 비하여 본 발명에 따른 기준전압 발생장치가 공정변화에 따른 트랜지스터의 스큐 변동에 둔감하게 동작한다. As shown in the simulation graph of FIG. 4, while the skew fluctuations occur in F (Fast) and S (Slow), respectively, as the process changes, the NMOS transistor and the PMOS transistor are based on the normal process condition TT (Typical, Typical). This is a simulation result of the fluctuation of the output signal. In the variation of the output signal of the prior art, it varies from the minimum value of 0.507V to the maximum value of 0.588V, and the difference is 0.081V. In comparison, the output signal of the Widler type reference voltage generator according to the embodiment of the present invention varies from the minimum value of 0.541V to the maximum value of 0.6V, and the difference value is 0.059V. Therefore, compared with the prior art, the reference voltage generator according to the present invention operates insensitive to skew variations of transistors due to process changes.

상기와 같이, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 상기에서 설명한 실시예는 위들러 회로를 구비하는 제 1 전압생성부(110)과 제 2 전압생성부(130)로 설명하였지만, 다른 실시예에 따라서는 제 1 전압생성부(110)와 제 2 전압생성부(130)은 온도변화에 독립적인 전압을 출력하는 밴드갭(Bandgap) 전압 발생 회로를 구비할 수 있다.
As described above, specific description has been given according to an embodiment of the present invention. The above-described embodiment has been described as the first voltage generator 110 and the second voltage generator 130 including the Widler circuit. However, according to another exemplary embodiment, the first voltage generator 110 and the second voltage generator are described. The voltage generator 130 may include a bandgap voltage generation circuit that outputs a voltage independent of temperature change.

참고적으로, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active high) 또는 액티브 로우(Active low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS트랜지스터와 NMOS트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 실시의 변경에 따른 구체적인 설명은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
For reference, although the part is not directly related to the technical spirit of the present invention, an embodiment including an additional configuration may be illustrated in order to describe the present invention in more detail. Also, the configuration of the active high or active low for indicating the activation state of the signal and the circuit may vary according to the embodiment. In addition, the configuration of the transistor may be changed as necessary to implement the same function. That is, the configurations of the PMOS transistor and the NMOS transistor may be replaced with each other, and may be implemented using various transistors as needed. The detailed explanation according to the modification of the embodiment is too many cases, and the change thereof can be inferred easily by any ordinary expert, so the enumeration thereof will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. .

110: 제 1 전압생성부
120: 보상부
130: 제 2 전압생성부
200: 출력부
210: 풀업구동부
220: 로딩부110: first voltage generation unit
120: compensation
130: second voltage generator
200: output unit
210: pull-up drive unit
220: loading unit

Claims (7)

온도변화에 독립적인 제 1 전압을 생성하기 위한 제 1 위들러 회로;
온도변화에 독립적인 제 2 전압을 생성하기 위한 제 2 위들러 회로;
상기 제 1 위들러 회로로부터 출력된 상기 제 1 전압에 응답하여 상기 제 2 전압의 레벨을 보상하기 위한 보상부; 및
상기 제 2 전압에 응답하여 기준전압을 출력하기 위한 출력부
를 구비하는 것을 특징으로 하는 기준전압 발생장치.
A first widdler circuit for generating a first voltage independent of temperature change;
A second widler circuit for generating a second voltage independent of temperature change;
A compensator for compensating for the level of the second voltage in response to the first voltage output from the first widdler circuit; And
An output unit for outputting a reference voltage in response to the second voltage
Reference voltage generator characterized in that it comprises a.
제 1 항에 있어서,
상기 제 1 위들러 회로와 상기 제 2 위들러 회로는 서로 실질적으로 동일한 소자구성을 가지고,
상기 제 2 위들러 회로는
소오스가 상기 공급전압단에 연결되고, 드레인이 제 1 NMOS트랜지스터의 드레인에 연결되고, 게이트와 드레인이 서로 연결된 상기 제 1 PMOS트랜지스터;
소오스가 공급전압단에 연결되고, 드레인이 제 2 NMOS트랜지스터의 드레인에 연결되고, 게이트가 제 1 PMOS트랜지스터의 게이트에 연결된 제 2 PMOS트랜지스터;
소오스가 저항의 일단에 연결되고, 게이트가 제 2 NMOS트랜지스터에 연결되고, 드레인으로 상기 제 2 전압을 생성하는 상기 제 1 NMOS트랜지스터;
소오스가 접지단에 연결되고, 게이트와 드레인이 서로 연결된 상기 제 2 NMOS트랜지스터; 및
다른 일단이 상기 접지단에 연결된 상기 저항
을 구비하고 특징으로 하는 기준전압 발생장치
The method of claim 1,
The first widdler circuit and the second widdler circuit have substantially the same device configuration,
The second widler circuit
The first PMOS transistor having a source connected to the supply voltage terminal, a drain connected to a drain of a first NMOS transistor, and a gate and a drain connected to each other;
A second PMOS transistor having a source connected to the supply voltage terminal, a drain connected to the drain of the second NMOS transistor, and a gate connected to the gate of the first PMOS transistor;
The first NMOS transistor having a source connected to one end of a resistor, a gate connected to a second NMOS transistor, and generating the second voltage as a drain;
The second NMOS transistor having a source connected to a ground terminal and a gate and a drain connected to each other; And
The resistor whose other end is connected to the ground terminal
Reference voltage generator characterized in that the
제 2 항에 있어서,
상기 보상부는
게이트가 상기 제 1 전압에 연결되고, 드레인이 상기 제 1 NMOS트랜지스터의 드레인에 연결되고, 소오스가 상기 제 1 NMOS트랜지스터에 연결된 제 3 NMOS트랜지스터
를 구비하는 것을 특징으로 하는 기준전압 발생장치
3. The method of claim 2,
The compensation unit
A third NMOS transistor having a gate connected to the first voltage, a drain connected to a drain of the first NMOS transistor, and a source connected to the first NMOS transistor
Reference voltage generator characterized in that it comprises a
제 1 내지 3 항 중 어느 하나에 있어서,
상기 출력부는
게이트가 상기 제 2 전압에 연결되고, 소오스가 상기 공급전압단에 연결되고, 드레인이 상기 기준전압을 출력하는 제 3 PMOS트랜지스터; 및
드레인이 상기 제 3 PMOS트랜지스터의 드레인에 연결되고, 소오스가 상기 접지단에 연결되고, 게이트와 드레인이 서로 연결된 다이오드-연결 NMOS트랜지스터
를 구비하는 것을 특징으로 하는 기준전압 발생장치The method according to any one of claims 1 to 3,
The output
A third PMOS transistor having a gate connected to the second voltage, a source connected to the supply voltage terminal, and a drain outputting the reference voltage; And
A diode-connected NMOS transistor having a drain connected to the drain of the third PMOS transistor, a source connected to the ground terminal, and a gate and a drain connected to each other.
Reference voltage generator characterized in that it comprises a 온도변화에 독립적인 제 1 전압을 생성하기 위한 제 1 밴드갭 전압발생회로;
온도변화에 독립적인 제 2 전압을 생성하기 위한 제 2 밴드갭 전압발생회로;
상기 제 1 밴드갭 전압발생회로로부터 출력된 상기 제 1 전압에 응답하여 상기 제 2 전압의 레벨을 보상하기 위한 보상부; 및
상기 제 2 전압에 응답하여 기준전압을 출력하기 위한 출력부
를 구비하는 것을 특징으로 하는 기준전압 발생장치
A first bandgap voltage generator circuit for generating a first voltage independent of temperature change;
A second bandgap voltage generator circuit for generating a second voltage independent of temperature change;
A compensator for compensating for the level of the second voltage in response to the first voltage output from the first bandgap voltage generator; And
An output unit for outputting a reference voltage in response to the second voltage
Reference voltage generator characterized in that it comprises a
상기 제 5 항에 있어서,
상기 제 1 밴드캡 전압 발생회로와 상기 제 2 밴드갭 전압발생회로는 서로 실질적으로 동일한 소자구성을 가지는 것을 특징으로 하는 기준전압 발생장치
The method of claim 5,
And the first band cap voltage generator circuit and the second band gap voltage generator circuit have substantially the same device configuration.
제 5 또는 6 항에 있어서,
상기 출력부는
게이트가 상기 제 2 전압에 연결되고, 소오스가 상기 공급전압단에 연결되고, 드레인이 상기 기준전압을 출력하는 PMOS트랜지스터; 및
드레인이 상기 PMOS트랜지스터의 드레인에 연결되고, 소오스가 상기 접지단에 연결되고, 게이트와 드레인이 서로 연결된 다이오드-연결 NMOS트랜지스터
를 구비하는 것을 특징으로 하는 기준전압 발생장치The method of claim 5 or 6,
The output
A PMOS transistor having a gate connected to the second voltage, a source connected to the supply voltage terminal, and a drain outputting the reference voltage; And
Diode-connected NMOS transistor with a drain connected to the drain of the PMOS transistor, a source connected to the ground terminal, and a gate and a drain connected to each other.
Reference voltage generator characterized in that it comprises a
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* Cited by examiner, † Cited by third party
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CN108398978A (en) * 2018-03-02 2018-08-14 湖南大学 A kind of voltage reference circuit with anti-process corner variation and Width funtion tracking range
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