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KR20140034909A - 반도체 다이 어셈블리들, 이를 포함하는 반도체 장치들, 및 제조 방법들 - Google Patents

반도체 다이 어셈블리들, 이를 포함하는 반도체 장치들, 및 제조 방법들 Download PDF

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KR20140034909A
KR20140034909A KR1020147000984A KR20147000984A KR20140034909A KR 20140034909 A KR20140034909 A KR 20140034909A KR 1020147000984 A KR1020147000984 A KR 1020147000984A KR 20147000984 A KR20147000984 A KR 20147000984A KR 20140034909 A KR20140034909 A KR 20140034909A
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KR
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die
semiconductor
stack
wafer
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KR1020147000984A
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루크 지. 잉글랜드
폴 에이. 실베스트리
마이클 쿱만스
Original Assignee
마이크론 테크놀로지, 인크.
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Publication date
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Abstract

어떤 집적 회로부도 갖지 않는 웨이퍼 세그먼트를 포함하고 전도성 관통 비아들에 의해 전기적으로 상호 연결되는 복수의 수직 스택 다이들을 갖는 멀티 다이 어셈블리들을 제조하는 방법들, 최종 멀티 다이 어셈블리들, 및 그러한 멀티 다이 어셈블리들을 포함하는 반도체 장치들이 개시된다. 웨이퍼 세그먼트는 최종 멀티 다이 어셈블리 내의 스택 다이들로부터 열 전달을 증대시키기 위해 히트 싱크로서 기능할 수 있다. 다이 스택들은 베이스 웨이퍼 상의 웨이퍼 레벨에서 제조되며, 그것으로부터 웨이퍼 세그먼트 및 다이 스택들은 적어도 주변 캡슐화 후에 싱귤레이트된다.

Description

반도체 다이 어셈블리들, 이를 포함하는 반도체 장치들, 및 제조 방법들{SEMICONDUCTOR DIE ASSEMBLIES, SEMICONDUCTOR DEVICES INCLUDING SAME, AND METHODS OF FABRICATION}
우선권 주장
본 출원은 "반도체 다이 어셈블리들, 이를 포함하는 반도체 장치들, 및 제조 방법들"에 대해 2011년 7월 27일자로 출원된 미국 특허 출원 일련 번호 제13/192,014호의 출원일의 이익을 주장한다.
본 개시의 실시예들은 반도체 다이 어셈블리들, 그러한 어셈블리들을 포함하는 반도체 장치들, 및 어셈블리들의 제조 방법들에 관한 것이다.
증가된 회로 밀도는 반도체 장치들의 제조자들의 진행 중인 목표이다. 하나의 장기 선호 구성은 수직 스택 반도체 다이들의 어셈블리이며, 그 중 적어도 일부는 전기적으로 상호 연결되고 스택 다이 어셈블리는 전도성 트레이스(trace)들을 유지하는 인터포저(interposer) 또는 다른 기판과 같은 더 높은 레벨 패키징에 기계적으로 그리고 전기적으로 연결된다.
복수의 스택 반도체 다이들을 이용하는 하나의 구성은 MPGA(Micropillar Grid Array Package)이다. 그러한 패키지는 가장 높은 다이로부터 가장 낮은 다이로 수직으로 상호 연결되는 복수의(예를 들어 4개의(4)) DRAM(dynamic random access) 반도체 메모리 다이들의 스택, 및 로직 다이 또는 SoC(System on a Chip) 다이에 연결을 위한 가장 낮은 메모리 다이의 하측으로부터 연장되는 복수의 전도성 필라(pillar)들을 포함한다.
로직 다이 또는 SoC 다이의 제공자는 종래에 그들의 장치를 볼 그리드 어레이(BGA) 기판과 같은 인터포저에 장착하며, 로직 또는 SoC 다이는 MPGA의 하측 상의 전도성 필라들에 연결을 위한 전도성 관통 비아(via)들을 포함한다. MPGA는 인터포저 상의 로직 다이 또는 SoC 다이에 장착되고, 어셈블리는 이 때 완성된 BGA 패키지에 봉지재에 의해 오버몰딩된다.
소위 "와이드 I/O" 메모리 장치로 구형되는 상술한 구성은 고속 메모리 액세스를 가능하게 하고, 전력 요건들을 감소시킨다.
최종 제품은 특히 BLACKBERRY® 장치들, iPHONE® 장치들, 및 DROID® 장치들에 의해 예시되는 소위 "스마트폰들"과 같은 이동 전자 장치들에서 특히 적용을 발견한다.
일 실시예에서, 반도체 다이 어셈블리를 형성하는 방법은 복수의 측방 이격 반도체 다이들을 베이스 웨이퍼에 고정하는 단계, 적어도 2개의 반도체 다이들을 복수의 각각의 반도체 다이 위에 배치하여 스택을 형성하고 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 스택으로 연결하는 단계, 유전체 재료를 반도체 다이들 사이에 스택으로 제공하는 단계, 베이스 웨이퍼의 반도체 다이들의 스택들 각각의 적어도 주변을 반도체 다이들의 스택들 사이 및 주위의 봉지재 재료에 의해 실질적으로 동시에 캡슐화하는 단계, 및 반도체 다이들의 스택들 및 베이스 웨이퍼를 반도체 다이들의 스택들 사이의 봉지재 재료를 통해 싱귤레이트하는 단계를 포함한다.
다른 실시예는 반도체 다이 어셈블리를 형성하는 방법을 포함하며, 방법은 전도성 관통 비아들을 갖는 복수의 측방 이격 반도체 다이들을 전도성 관통 비아들과 일직선으로 열 전도성 요소들이 돌출되는 베이스 웨이퍼에 고정하는 단계, 복수의 반도체 다이를 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹하고 스택 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 연결하는 단계, 유전체 재료를 반도체 다이들 사이에 도입하는 단계, 베이스 웨이퍼 상의 반도체 다이들의 적어도 주변을 반도체 다이들 사이 및 주위의 봉지재 재료에 의해 실질적으로 동시에 캡슐화하는 단계, 및 반도체 다이들의 스택들 사이에서 봉지재 재료 및 베이스 웨이퍼를 통해 분리하는 단계를 포함한다.
또 다른 실시예는 반도체 다이 어셈블리를 포함하며, 반도체 다이 어셈블리는 어떤 집적 회로부도 갖지 않는 웨이퍼 세그먼트, 표면에 고정되는 웨이퍼 세그먼트가 그것과 열 전도 연통되는 더 작은 측방 치수들의 반도체 다이들의 스택으로서, 반도체 다이들은 반도체 다이들의 전도성 관통 비아들과 전도 접촉하여 그 사이의 전도성 요소들에 의해 상호 동작적으로 결합되는 반도체 다이들의 스택, 스택의 반도체 다이들 사이의 비전도성 재료, 및 스택의 다이들 주변에 연장되고 웨이퍼 세그먼트의 표면과 접촉하는 봉지재 재료를 포함한다.
추가 실시예는 반도체 장치를 포함하며, 반도체 장치는 표면 상에 외부 연결들을 포함하는 캐리어 기판, 캐리어 기판의 대향 표면 상에 장착되고 외부 연결들에 동작적으로 결합되는 로직 다이 및 시스템 온 칩 다이 중 하나, 및 집적 회로부가 없는 웨이퍼 세그먼트, 연장되는 전도성 요소들과 결합되는 전도성 관통 비아들을 갖고 로직 다이 및 시스템 온 칩 다이 중 하나에 동작적으로 결합되는 웨이퍼 세그먼트의 표면 상의 반도체 다이들의 스택, 스택의 반도체 다이들 사이의 비전도성 재료, 및 웨이퍼 세그먼트 위에 그리고 웨이퍼 세그먼트, 반도체 다이들의 스택 및 로직 다이 및 시스템 온 칩 다이 중 하나 주변에 연장되고 캐리어 기판과 접촉하는 적어도 1개의 봉지재 재료를 포함하는 어셈블리를 포함한다.
도 1a 내지 도 1k는 본 개시에 따른 반도체 구조를 형성하는 방법의 실시예를 예시한다.
도 2a 내지 도 2m은 본 개시에 따른 반도체 구조를 형성하는 방법의 다른 실시예를 예시한다.
도 2n 및 도 2o는 도 2a 내지 도 2l의 방법에 형성되는 완성된 스택 다이 패키지의 측단면도 및 단부(저면)도를 각각 도시한다.
도 3a 내지 도 3c는 본 개시의 실시예들에 따른 스택 다이 구조를 포함하는 반도체 장치의 제조에 대한 시퀀스, 및 최종 반도체 장치를 개략적으로 예시한다.
도 4는 도 1a에 도시된 베이스 웨이퍼의 일부의 평면도이다.
도 5는 도 2g의 좌측에서 파선으로 도시된 바와 같은 리세스들(RE)을 도시하는 도 2g의 베이스 웨이퍼의 일부의 평면도이다.
도 6은 도 2g의 우측에서 파선들로 도시된 바와 같은 리세스(RD)를 도시하는 도 2g의 베이스 웨이퍼의 다른 일부의 평면도이다.
반도체 다이 어셈블리들, 이를 포함하는 반도체 장치들, 이를 제조하는 방법들이 개시된다. 본 명세서에 사용되는 바와 같이, "웨이퍼"라는 용어는 벌크 반도체 기판의 형태인 반도체 재료의 체적을 의미하고 포함하며, 종래의 실질적인 원형 웨이퍼들에 제한되지 않는다. 본 명세서에 사용되는 바와 같이, "반도체 재료"라는 용어는 실리콘, 게르마늄, 갈륨 비소, 인화 인듐, 및 다른 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 타입 반도체 재료들을 의미하고 포함한다. 본 명세서에 사용되는 바와 같이, "반도체 다이" 및 "다이"라는 용어들 및 그의 복수의 형태들은 집적 회로부를 유지하고 벌크 반도체 기판으로부터 싱귤레이트되는(singulated) 세그먼트 또는 세그먼트들을 의미하고 포함한다. 본 명세서에 사용되는 바와 같이, "메모리 다이"라는 용어 및 그의 복수의 형태들은 비제한적인 예로서 DRAM, SRAM, 플래시 메모리, 및 다른 메모리 형태들을 포함하는 집적 회로 메모리의 모든 형태를 의미하고 포함한다. 단지 소수의 반도체 다이들 및 연관된 웨이퍼 세그먼트들이 명료성을 위해 도면에 도시되지만, 수백 또는 심지어 수천의 다이들이 단일 소스 웨이어 상에 제조되고, 단일 소스 웨이퍼로부터 싱귤레이트될 수 있는 것은 당연히 일반적이다. 마찬가지로, 수백 또는 심지어 수천의 세그먼트들은 단일 베이스 웨이퍼로부터 싱귤레이트될 수 있다.
이하의 설명은 본 개시의 실시예들의 철저한 설명을 제공하기 위해 재료 타입들 및 처리 조건들과 같은 특정 상세들을 제공한다. 그러나, 당해 기술에서 통상의 기술자는 본 개시의 실시예들이 이 특정 상세들을 이용하는 것없이 실시될 수 있다는 점을 이해할 것이다. 실제로, 본 개시의 실시예들은 산업에 이용되는 종래의 반도체 제조 기술들과 함께 실시될 수 있다. 게다가, 아래에 제공되는 설명은 반도체 장치를 제조하는 완전한 공정 흐름을 형성하지 않는다. 본 개시의 실시예들을 이해하는데 필요한 그들의 공정 행위들 및 구조들만이 아래에 상세히 설명된다. 반도체 구조들로부터 완전한 반도체 장치를 형성하는 부가적인 행위들은 종래의 제조 기술들에 의해 수행될 수 있다.
이하의 상세한 설명에서, 그의 일부를 형성하고, 본 개시가 실시될 수 있는 특정 실시예들이 예시로서 도시되는 첨부 도면들이 참조된다. 이 실시예들은 당해 기술에서 통상의 기술자가 본 개시의 실시예들을 구현할 수 있게 하기 위해 충분히 상세하게 설명된다. 그러나, 다른 실시예들이 구현될 수 있고, 본 개시에 의해 포함되는 구조적, 논리적, 및 전기적 변경들이 이루어질 수 있다. 본 명세서에 제시되는 예시들은 임의의 특정 어셈블리, 메모리 장치, 로직 장치, 또는 시스템의 실제 도면들인 것으로 의미되는 것이 아니라, 본 개시의 실시예들을 더 완전히 설명하기 위해 이용되는 단지 이상화된 표현들이다. 본 명세서에 제시되는 도면들은 반드시 축척에 따라 도시되는 것은 아니다. 게다가, 도면들 사이에서 공통인 요소들은 동일 또는 유사한 번호 지정을 유지할 수 있다.
본 개시의 일부 실시예들에 따른 제조 공정을 이용하는 것은 MPGA 패키지들을 제한없이 포함하는 스택 다이 어셈블리들의 형태인 제품 및 최종 생산물 둘 다에 상당한 장점들을 제공한다. 예를 들어, 복수의 이격 반도체 다이 스택들 사이에서 다이 스택들을 갖는 베이스 웨이퍼의 싱귤레이션(singulation)은 히트 싱크를 싱귤레이트된 베이스 웨이퍼 세그먼트의 형태로 제공함으로써 각각의 최종 다이 스택 패키지의 열 성능을 증대시킨다. 스택 다이 패키지들을 제조하기 위해 비교적 두꺼운 강건한 베이스 웨이퍼의 사용은 기계적 강도를 증대시키고 어셈블리의 취급을 용이하게 하는 한편, 싱귤레이션 전에 베이스 웨이퍼의 박형화는 최종 스택 다이 패키지의 높이의 감소를 가능하게 한다. 능동 회로부를 포함하지 않는 베이스 웨이퍼 세그먼트는 초박 능동 다이의 손상을 두려워하지 않고 레이저 마킹될 수 있다. 각각의 다이 스택 주위에 형성되는 캡슐화 구조는 기계적 보호를 전도성 관통 비아들을 통합하는 비교적 파손되기 쉬운 얇은 반도체 다이들에 제공한다. 스태킹에 이용되는 다이 투 웨이퍼(die-to-wafer) 공정은 웨이퍼 레벨 공정들을 하류에 사용하는 능력을 야기하여, 더 높은 처리량 및 감소된 비용들을 가능하게 한다. 예를 들어, 캡슐화된 다이 스택들의 웨이퍼 레벨 테스팅은 싱귤레이션 전에 수행될 수 있다. 게다가, 베이스 웨이퍼의 사용은 표준 스크라이브(scribe) 폭이 이용될 수 있도록, 웨이퍼 레벨 패키징 동안 베이스 웨이퍼 상의 이격 다이 스택들의 사용에 의해 가능해지는 더 큰 다이 피치로 인해 더 큰 스텝 사이즈를 허용한다. 게다가, KGD(known good die)의 사용은 패키징 비용들을 최소화한다.
일 실시예는 반도체 다이 어셈블리를 형성하는 방법을 포함하며, 방법은 전도성 관통 비아들을 갖는 복수의 측방 이격 반도체 다이들을 전도성 관통 비아들과 일직선으로 열 전도성 요소들이 돌출되는 베이스 웨이퍼에 고정하는 단계, 복수의 반도체 다이를 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹하는 단계 및 스택 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 연결하는 단계를 포함한다. 유전체 재료는 반도체 다이들 사이에 도입되고 베이스 웨이퍼 상의 반도체 다이들의 적어도 주변은 반도체 다이들의 스택들 사이에서 봉지재 재료 및 베이스 웨이퍼를 통해 분리하기 전에 반도체 다이들 사이 및 주위에 봉지재 재료로 캡슐화된다.
이제 도면들의 도 1a 내지 도 1g를 참조하면, 본 개시의 일 실시예에 따른 반도체 다이 스택의 제조에 대한 공정 시퀀스가 설명된다.
도 1a는 약 500 ㎛ 내지 약 800 ㎛의 반도체 재료, 예를 들어 실리콘의 베이스 웨이퍼(100b)의 측단면도를 도시한다. 도 4는 스트리트들(S)과 함께, 수개의 다이 스택 위치들(DS)을 파선들로 도시하는 베이스 웨이퍼(100b)의 일부의 평면도를 도시하며, 스트리트들(S)의 폭은 명료성을 위해 과장되어 있다. 일 실시예에서, 베이스 웨이퍼(100b)에는 어떤 집적 회로부도 제조되지 않는다. 필름 또는 다른 코팅의 형태인 유전체 재료(104)는 복수의 열 전도성 요소들(106)을 제조하거나 도포하기 전에 표면(102) 위에 도포되며, 복수의 열 전도성 요소들은 전기 전도성일 수도 있고 유전체 재료(104)에 의해 웨이퍼(100)로부터 전기 절연되고 측방으로 이격되며, 따라서 도 1a 및 도 4에 도시된 바와 같이 상호 전기 절연된다. 열 전도성 요소들은 금속 필라들을 포함할 수 있으며, 금속 필라들은 칼럼(column)들 또는 스터드(stud)들, 또는 솔더 볼(solder ball)들로 특징지어질 수도 있다. 금속 필라들이 이용되면, 구리는 하나의 적절한 재료로서, 종래와 같이 유전체 재료(104) 상의 시드 층(도시되지 않음) 상에 전기 도금되거나, 유전체 재료(104) 위에 스퍼터링될 수 있다. 그 다음, 열 전도성 요소들(106)은 전기 절연 필라들을 형성하기 위해, 마스킹, 마스크의 패턴화, 및 에칭과 같은 종래의 기술에 의한 마스킹되지 않은 열 전도성 재료의 제거에 의해 형성될 수 있다. 다른 금속들 및 합금들, 예를 들어 금 및 은이 이용될 수 있다. 필라 형성을 위한 다른 접근법은 시드 층의 도포이고, 시드 층의 마스킹이며, 마스크 및 도금되지 않은 시드 층의 선택적 제거 전에 필라 위치들을 제공하는 시드 층의 마스킹되지 않은 부분들 상에 전기 도금함으로써 필라들을 형성하는 것이다. 솔더 볼들이 이용되면, 솔더 페이스트(solder paste)의 세그먼트들은 유전체 재료(104) 상에 형성되거나 그렇지 않으면 배치되는 절연 금속 패드들에 도포되고 리플로우되어 솔더 볼들을 형성할 수 있거나, 미리 형성된 솔더 볼들은 패드들에 도포되고 리플로우(reflow)되어 그것에 충분히 접합될 수 있다. 단지 예로서, 20 ㎛ 직경 구리 필라들의 형태인 열 전도성 요소들(106)은 40 ㎛ 최소 피치에서 이용될 수 있다.
도 1b는 스태킹을 위해 준비되었던 반도체 메모리 다이(110)의 형태인 능동 소자의 개략적 단면을 도시한다. 메모리 다이(110)는 그의 활성 표면(114) 상의 집적 회로부(112)를 포함하며, 그 위에 복수의 열 및 전기 전도성 요소들(116)이 전도성 관통 비아들(118)에 걸쳐 형성되며, 이는 편의상 산업 용어인 관통 실리콘 비아들, 또는 "TSV(through silicon via)들"을 사용하는 것으로 언급될 수 있고, 메모리 다이(110)의 후면측(120)으로 연장된다. TSV들(118)은 전도성 랜딩(landing) 패드들(122)에서 또는 랜딩 패드들(122)로 연장되는 RDL(redistribution layer)의 트레이스들에서 후면측(120) 상에 종결된다. 랜딩 패드들(122)은 나중에 설명되는 바와 같이, 웨이퍼(100)의 열 전도성 요소들(106), 다른 메모리 다이(110)의 열 및 전기 전도성 요소들(116) 또는 로직 다이 또는 SoC 다이의 연결 요소들과 정렬하기 위해 위치된다. 전도성 관통 비아들(118)은 RDL, 이용된다면 및 랜딩 패드들(122)일 수 있는 바와 같이, 종래의 기술들을 사용하여 형성될 수 있다.
예를 들어, 도 1c의 확대도는 에칭에 의해 메모리 다이(110)에 대한 각각의 위치에서 활성 표면(114) 상에 집적 회로부(112)의 제조 후에 웨이퍼 레벨 처리를 사용하여 소스 웨이퍼(100s)를 통해 부분적으로 원하는 패턴으로 형성되고, 그 다음에 유전체로 라이닝(line)되고, 전도성 재료로 라이닝되거나 충전되는 관통 비아 전구체 구조들(118')을 도시한다. 이어서, 열 및 전기 전도성 요소들(116)은 도 1a의 열 전도성 요소들(106)의 형성을 참조하여 상술한 것처럼, 도 1d에 도시된 바와 같이 형성될 수 있다. 그 다음, 또한 도 1d에 도시된 바와 같이, 소스 웨이퍼(100s)는 비아 단부들을 노출시키고 전도성 관통 비아들(118)을 형성하기 위해 T로 박형화될 수 있어, 비제한적인 예로서 약 50 ㎛ 두께의 다이를 야기한다. 그 다음, RDL과, 이용된다면 랜딩 패드들(122)(도 1e)이 형성될 수 있다. 메모리 다이(110)는 소위 KGD로 축약된 노운 굿 다이(known good die)이며, 이는 메모리 다이(110)가 다이(110)에 대한 의도된 적용을 위한 특정 성능 파라미타들로 테스트되었던 것을 의미한다.
특히, 소스 웨이퍼(100s)는 활성 표면(114)에 도포되는, 폴리이미드, 폴리벤족사졸(PBO), 또는 BT(bismalemide Triazine) 수지, 또는 질화 실리콘 또는 산화 실리콘과 같은 패시베이션(passivation) 재료(115)를 갖고 구리 필라들과 같은 금속 필라들을 포함하는 열 및 전기 전도성 요소들(116)이 그 위에 형성될 수 있다. 다른 금속들 및 합금들, 예를 들어 금 및 은이 이용될 수 있다. 열 및 전기 전도성 요소들(116)은 솔더 볼들을 포함할 수도 있으며, 이는 솔더 페이스트 세그먼트들을 리플로우함으로써 또는 미리 형성된 솔더 볼들을 질화 실리콘 패시베이션 층 내의 애퍼처(aperture)들을 통해 노출되는, 언더 범프 금속화(under bump metallization: UBM), 예를 들어 니켈 상에 부분적으로 리플로우함으로써 상술한 바와 같이 형성될 수 있다.
열 및 전기 전도성 요소들(116)이 형성된 소스 웨이퍼(100s)는 본 기술분야에 공지된 바와 같은 임시 캐리어(temporary carrier: TC)(도 1e) 상에 장착되고 예를 들어 약 50 ㎛의 두께로 박형화되어 전도성 관통 비아 전구체 구조들(118')의 단부들을 각각의 웨이퍼(100)의 후면측(120) 상에 노출시켜, 전도성 관통 비아들(118)을 형성할 수 있다. 불소 또는 염소계 RIE(reactive ion etching) 실리콘 드라이 에치 공정 전에 있는 백 그라인딩(back grinding)과 같은 연마 공정은 소스 웨이퍼(100s)를 박형화하기 위해 사용될 수 있다.
박형 소스 웨이퍼(100s')의 후면측(120)은 폴리이미드, PBO 또는 BT 수지, 또는 질화 실리콘 또는 산화 실리콘과 같은 폴리머 패시베이션 재료(121)로 코팅되고, 구리를 포함하는 전도성 관통 비아들(118)의 단부들 상의 예를 들어 니켈의 랜딩 패드들(122)의 형태인 납땜가능한 인터커넥트(interconnect)들은 패시베이션 재료(121) 위에 전기도금하고 패시베이션 재료(121) 내의 개구부들을 통해 전도성 관통 비아들과 접촉시킨 다음에, 마스킹하고 에칭하여 랜딩 패드들(122)을 정의함으로써 형성된다.
박형 소스 웨이퍼(100s')는 필름 프레임에 장착되고, 임시 캐리어가 제거된다. 그 다음, 박형 소스 웨이퍼(100s')는 개별 다이들(110)로 싱귤레이트된다.
도 1f에 도시된 바와 같이, 표면들로부터 연장되는 전도성 요소들(116)을 갖는 복수의 측방 이격 메모리 다이들(110a)은 종래의 픽 앤 플레이스(pick and place) 동작을 사용하여 그것으로부터의 싱귤레이션 후에 박형 소스 웨이퍼(100s')로부터 제거되고, 열 전도성 요소들(106)과 정렬되는 후면측들(120) 상의 랜딩 패드들(122)에 의해 다이 스택 위치들(DS)에서 베이스 웨이퍼(100b) 상에 배치되고 접합된다.
도 1g에 도시된 바와 같이, 표면들로부터 연장되는 전도성 요소들을 갖는 부가 메모리 다이들(110b, 110c 및 110d)은 웨이퍼(100)에 고정되는 각각의 메모리 다이(110a)와 같이, 각각 서로 겹치게 스태킹되고 고정되며, 공통 방향(예를 들어, 베이스 웨이퍼(100b)에서 떨어져 있는 활성 표면(114))으로 배향될 수 있다. 또한, 메모리 다이들(100a 내지 110d)은 열 및 전기 전도성 요소들(116) 및 랜딩 패드들(122)이 주어진 다이(110)의 활성 표면(114) 또는 후면측 위에 형성된 상태에서, 원하는 만큼 그의 스태킹을 용이하기 위해 배향에 있어서 조화될 수 있다는 것이 고려된다. 게다가, 그리고 본 개시의 다른 실시예에서 후술되는 바와 같이, 주어진 다이 스택의 다이들은 베이스 웨이퍼를 향하는 활성 표면들과 배향될 수 있다. 각각의 다이 스택의 반도체 다이들(110a 내지 110d)은 전도성 요소들(106 및 116)을 한 번에 한 레벨씩 사용하여, 또는 모든 다이 스택들이 완성된 후에, 베이스 웨이퍼(100b)에 전기적으로 또는 기계적으로 연결되고, 고정될 수 있다.
언급된 바와 같이, 부가 메모리 다이들을 스태킹하는 것은 적어도 2개의 반도체 다이들을 베이스 웨이퍼에 고정되는 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹하는 것을 포함하고 표면들로부터 연장되는 전도성 요소들을 갖는 적어도 2개의 반도체 다이들을 스태킹하는 것을 더 포함할 수 있다.
웨이퍼(100)를 리파퓰레이트(repopulate)하기 위해 이용되는 모든 메모리 다이(110a 내지 110d)는 KGD로서 자격을 갖추고 있었다. 예시된 바와 같이, 각각의 완성된 다이 스택(130)은 4개의 메모리 다이들(110a-110d)을 포함하지만, 본 개시는 그렇게 제한되지 않는다.
베이스 웨이퍼(100b) 상에 각각의 레벨의 다이들(110a 내지 110d)의 배치 후에, 열 전도성 요소들(106) 및 열 및 전기 전도성 요소들(116)은, 금속 필라들이 이용된 경우 종래의 열 압축 또는 초음파 본딩 공정을 한 번에 한 레벨씩 사용하여, 또는, 솔더 범프들이 이용되거나 솔더 재료가 예를 들어 구리 필라들을 포함하는 요소들(116)과 랜딩 패드들(122) 사이에 배치되는 경우 리플로우 동작을 사용하여, 웨이퍼 레벨에서 랜딩 패드들(122)에 접합될 수 있다.
도 1h에 도시된 바와 같이, 캐필러리 언더필(capillary underfill)(132)의 형태인 유전체 재료는 열 전도성 요소들(106) 및 열 및 전기 전도성 요소들(116) 주위에서 베이스 웨이퍼(100b)와 각각의 다이 스택(130)의 메모리 다이들(110) 사이에 도포되어 경화된다. 원한다면, 에폭시 언더필 재료(132')는 캐필러리 언더필의 사용 대신에 메모리 다이들(110)에 사전 도포되어 경화될 수 있다.
도 1i에 도시된 바와 같이, 다이 스택들(130)과 파퓰레이트되는 베이스 웨이퍼(100b)는 이 때 전기적 절연을 제공하기 위해 웨이퍼 레벨 몰딩 공정을 받으며, 이는 기계적 및 환경적 보호를 위한 메모리 다이들(110a-110d)을 포함하는 다이 스택들(130) 주위 및 사이의 그리고 베이스 웨이퍼(100b)와 접촉하는 유전체 캡슐화 구조(134)로서 특징지어질 수도 있어, 복수의 싱귤레이트되지 않은 캡슐화 다이 스택들(136)을 웨이퍼(100) 상에 형성한다. 특히 적절한 하나의 기술은 미국 특허들 제7,595,017호; 제6,652,799호; 및 제6,459,159호에 설명된 바와 같은 필름 어시스트 몰딩(film assist molding)이며, 어느 공정은 메모리 다이들(110d)로부터 돌출되는 열 및 전기 전도성 요소들(116)의 완전성(integrity)을 보호한다.
캡슐화 구조(134)의 몰딩 후에 그리고 도 1j에 나타낸 바와 같이, 베이스 웨이퍼(100b)는 그것을 그의 초기 500 ㎛에서 800 ㎛ 두께까지, 예를 들어 약 100 ㎛에서 약 150 ㎛까지 박형화하기 위해 백 그라인딩되어, 박형 베이스 웨이퍼(100b')가 된다.
베이스 웨이퍼(100b)의 박형화 후에, 각각의 다이 스택의 테스트가 수행되고, 테스트에 의해 결정되는 굿 다이 스택 위치들이 마킹된다.
캡슐화 후에, 그리고 도 1k에 도시된 바와 같이, 박형 베이스 웨이퍼(100b') 및 그 위의 캡슐화 구조(134)는 다이 스택들(130) 사이에서 그리고 박형 베이스 웨이퍼(100b')를 통해 스트리트(S)(도 4)를 따라 싱귤레이트되어 웨이퍼 세그먼트(138)를 각각 포함하는 복수의 스택 다이 패키지들(140)을 형성하며, 이는 지지 및 히트 싱크 세그먼트, 및 메모리 다이들(110a 내지 110d)로서 특징지어질 수도 있으며, 웨이퍼 세그먼트(138)는 반도체 다이들(100a 내지 110d)보다 더 큰 측방 크기일 수 있다. 스택 다이 패키지들은 후속 실시예에 대한 도 2m에 도시된 바와 같이, 고객에게 출하하고 고객에 의해 사용되는 테이프 내의 포켓들에 배치될 수 있다.
이전 실시예에서, 다이 스택(130)은 메모리 다이들에 더하여 또는 메모리 다이들 대신에 기능적으로 상이한 반도체 다이들을 포함할 수 있다. 다시 말하면, 다이 스택(130) 및 스택 다이 패키지(140)의 아키텍처는 메모리 다이 스택들과 다른 적용들, 및 특히 상술한 바와 같은 MPGA 패키지들에 적응될 수 있다. 예를 들어, 반도체 다이(110a)는 로직 다이를 포함할 수 있다.
본 개시의 다른 실시예에서, 베이스 웨이퍼(100b) 및 최종 베이스 웨이퍼 세그먼트(138)는 집적 회로부를 통합하고 열 전도성 요소들(106)을 사용하여 동작적으로 결합될 수 있으며, 이는 그러한 경우에 전기 전도성 재료로 형성되고 유전체 재료(104)의 부재로 인해, 기능적으로 열 및 전기 전도성 요소들(116)에 대응하며, 다이 스택(130) 내의 반도체 다이들의 나머지에 대응하는 것이 생각된다. 그러한 구성에 대한 하나의 적용은 도 1a의 파선들로 도시된 바와 같은 집적 회로부(112)를 갖는 베이스 웨이퍼(100)를 제조하고 3개의 다른 메모리 다이들(110a-110c)을 단지 이용하여, 더 큰(더 두꺼운) 로직 또는 SoC 장치의 사용을 다이 스택의 베이스에서 가능하게 하기 위해 패키지 높이를 필요한 파라미터들 내에 유지하면서 4개의 메모리 다이들의 스택을 제공하는 것이다.
추가 실시예는 반도체 다이 어셈블리를 형성하는 방법을 포함하며, 방법은 복수의 측방 이격 반도체 다이들을 베이스 웨이퍼에 고정하는 단계, 적어도 2개의 반도체 다이들을 복수의 각각의 반도체 다이 위에 배치하여 스택을 형성하는 단계 및 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 스택으로 연결하는 단계를 포함한다. 유전체 재료는 스택으로 반도체 다이들 사이에 제공되고, 베이스 웨이퍼 상의 반도체 다이들의 스택들 각각의 적어도 주변은 반도체 다이들의 스택들 사이 및 주위의 봉지재 재료에 의해 실질적으로 동시에 캡슐화되고 반도체 다이들의 스택들 및 베이스 웨이퍼는 반도체 다이들의 스택들 사이의 봉지재 재료를 통해 싱귤레이트된다.
이 실시예에서, 그것의 제조를 위한 공정 흐름은 도 2a 내지 도 2m에 도시되며, 전도성 관통 비아들을 갖는 스택 다이들은 공통 페이스 다운(face-down) 방향으로 배향되는 베이스 웨이퍼 세그먼트에 장착되며, 다이들의 활성 표면들은 베이스 웨이퍼 세그먼트에 면하고(face), 그 결과 다이 스택의 처리 또는 취급 동안 보호된다. 그러한 배향은 프로브 및/또는 테스트 패드들이 스택 다이 패키지의 테스팅에 접근할 수 없게 하므로, 베이스 웨이퍼로부터 가장 먼 다이 상의 후면측 컨택트(contact)들은 다이 스택을 로직 다이 또는 SoC 다이에 동작적으로 결합하는 인터커텍트들에 더하여, 테스팅에 제공된다. 물론, 스택 내의 반도체 다이들은 원하는 대로, 다른 배향들을 가질 수 있다.
도 2a에 도시된 바와 같이, 어떤 집적 회로부도 갖지 않는 실리콘 웨이퍼(100')와 같은 베이스 웨이퍼는 다이 스택 위치들(DS)에서 다이 배치를 그 위에 용이하게 하기 위해 그것에 적용되는 정렬 마크들(A)을 갖는다.
도 2b에서, 활성 표면(214) 상에 제조되는 집적 회로부(212), 예를 들어 복수의 다이들에 대한 메모리 회로부 및 그것을 통해 연장되는 전도성 관통 비아 전구체 구조들(218')을 갖는 소스 웨이퍼들(200)은 KGD로서의 사용에 적절한 것들을 특징짓기 위해 웨이퍼 레벨에서 프로브(probe)되고 테스트된다.
도 2c에 도시된 바와 같이, 소스 웨이퍼들(200)의 일부는 폴리이미드, 폴리벤족사졸(PBO), 또는 BT(bismalemide triazine) 수지, 또는 질화 실리콘과 같은, 그것에 도포되는 패시베이션 재료(215)를 갖고, 구리 필라들과 같은 금속 필라들을 포함하는 열 및 전기 전도성 요소들(216)은 전도성 관통 비아 전구체 구조들(218')과 접촉하여 애퍼처들의 패턴으로 형성될 수 있다. 열 및 전기 전도성 요소들(216)은 솔더 볼들을 포함할 수도 있으며, 이는 솔더 페이스트 세그먼트들을 리플로우함으로써 또는 미리 형성된 솔더 볼들을 질화 실리콘 패시베이션 층 내의 애퍼처들을 통해 노출되는, 언더 범프 금속화(UBM), 예를 들어 니켈 상에 부분적으로 리플로우함으로써 상술한 바와 같이 형성될 수 있다. 열 및 전기 전도성 요소들(216)을 갖는 것들 및 갖지 않는 것들 둘 다를 포함하는 모든 소스 웨이퍼들(200)은 본 기술분야에 공지된 바와 같은 임시 캐리어들 TC(도 2d 참조) 상에 장착되고 파선 T(도 2c)에서 나타낸 바와 같이 예를 들어 약 50 ㎛의 두께로 박형화되어 전도성 관통 비아 전구체 구조들(218')의 단부들을 각각의 웨이퍼(200)의 후면측(220) 상에 노출시켜, 전도성 관통 비아들(218)을 형성한다. 실리콘 드라이 에치 공정 전에 있는 백 그라인딩과 같은 연마 공정은 웨이퍼들(200)을 박형화하기 위해 사용될 수 있다.
도 2d는 폴리이미드, PBO 또는 BT 수지, 또는 질화 실리콘 또는 산화 실리콘과 같은 폴리머 패시베이션 재료(221)를 갖는 박형 소스 웨이퍼(200)의 후면측(220)의 코팅을 도시하고, 구리를 포함하는 전도성 관통 비아들(218)의 단부들 상의 예를 들어 니켈의 랜딩 패드들(222)의 형태인 납땜가능한 인터커넥트들이 전기도금된다.
도 2e에서, 박형 소스 웨이퍼(200)는 필름 프레임(F)에 장착되고, 임시 캐리어(TC)가 제거된다. 그 다음, 웨이퍼(200)는 개별 다이들(210)로 싱귤레이트된다.
도 2f에서, 열 및 전기 전도성 요소들(216)을 갖지 않는 구성의 개별 다이들(210a)은 예를 들어 약 10 ㎛ to 약 20 ㎛ 두께의 다이 부착 필름(die attach film: DAF)(D)을 사용하여 정렬 마크들(도시되지 않음)을 사용하는 설명된 제 1 실시예에 대한 도 4에 또한 도시된 바와 같이 스트리트들(S)을 그 사이에 남기는 다이 스택 위치들(도 2a)에서 측방 이격 관계로 집적 회로부가 없는 베이스 웨이퍼(100')에 장착된 다음에, 그것이 경화되어 다이들(210a)을 베이스 웨이퍼(100'), 또는 유동성 유전체 재료에 부착한다.
도 2g에 도시된 바와 같이, 비전도성 에폭시 페이스트(232)는 각각의 다이 스택 사이트에서 다이(210a) 위에 분배되고, 표면으로부터 연장되는 열 및 전기 전도성 요소들(216)을 갖는 다른 다이(210b)는 요소들(216)이 랜딩 패드들(222)과 정렬된 상태에서 그 위에 배치된다. 솔더 플럭스(solder flux)를 포함하는 비전도성 에폭시 페이스트(232)는 다이(210a)에 대한 다이(210b)의 압축의 위해 랜딩 패드들(222)과 요소들(216) 사이로부터 변위된다. 대안으로서, 비유동성 에폭시 언더필(232')은 다이(210a)의 후면측에 사전 도포될 수 있다.
열 및 전기 전도성 요소들(216)을 갖지 않는 특수 구성된 다이(210a)를 사용하는 것보다는 오히려 파선들로 도 2g의 좌측에 더 도시된 바와 같이, 그러한 요소들(216)을 수용하는 리세스들(RE)은 반응성 이온 에칭에 의해서와 같이, 종래의 마스킹, 패턴화 및 에칭 기술을 사용하여 베이스 웨이퍼(100')에 드라이 에칭될 수 있다. 그 다음, 요소들(216)이 연장되는 다이(210)는 유동성 유전체 재료를 사용하여 웨이퍼(100')에 접착될 수 있다. 도 5는 다이 내에서 위로부터 보여지는 바와 같은 리세스들(RE)을 갖는 베이스 웨이퍼(100')의 일부 및 그것에 수용되는 요소들(216)을 도시하며, 요소들(216)을 유지하는 반도체 다이(210)의 풋프린트는 또한 참조를 위해 도시된다. 그러한 배열에서, 복수의 측방 이격 반도체 다이들(210)의 반도체 다이들은 전도성 요소들(216)이 베이스 웨이퍼(100') 내의 대응하는 복수의 리세스들(RE)에 적어도 부분적으로 수용된 상태에서 베이스 웨이퍼 위에 배치된다.
도 2g에 부가적으로 도시되고, 그의 우측에 파선들로 도시된 바와 같이, 다이(210a)의 깊이의 일부 또는 실질적으로 모두를 수용하는 캐비티로서 특징지어질 수도 있는 리세스(RD)는 제조되는 다이 스택의 높이를 최소화하기 위해 베이스 웨이퍼(100')에 다시 에칭될 수 있다. 도 6은 위로부터 보여지는 바와 같은 리세스들(RE)을 갖는 베이스 웨이퍼(100')의 일부 및 그것에 적어도 부분적으로 수용되는 반도체 다이(210a)의 풋프린트를 도시한다. 그러한 배열에서, 복수의 반도체 다이들의 반도체 다이들(210a)은 베이스 웨이퍼(100') 내의 측방 이격 리세스들에 적어도 부분적으로 배치될 수 있다.
물론, 다이 리세스(RD)는 리세스들(RE) 전에 그의 하단에 원하는 대로 형성될 수 있다.
또한 도 2g에 도시된 바와 같이, 다이 스태킹 시퀀스는 다이 스택(230)을 형성하기 위해 이전에 스택 다이들(210a, 210b) 위의 각각의 다이 사이트(die site)에서 표면들로부터 연장되는 전도성 요소들을 갖는 복수의 다이들(210c, 210d)에 대해 반복된다. 이전과 같이, 비전도성 페이스트(232)가 이용될 수 있고, 다이 스택(230) 후에 경화되는 비전도성 페이스트(232)가 완성되거나, 사전 도포된 비유동성 에폭시 언더필(232')이 이용될 수 있다.
비전도성 페이스트 또는 사전 도포된 에폭시 언더필의 사용에 대한 대안으로서, 플럭스는 솔더 볼들이 요소들(216)로 이용될 때 각각의 다이(210)의 랜딩 패드들(222)에 도포될 수 있으며, 솔더 볼들은 랜딩 패드들(222)에 접합하기 위해 리플로우된 다음에, 냉각되고 캐필러리 언더필은 각각의 다이 스택(230)의 다이들(210) 사이에 배치된다.
반도체 다이들(210b, 210c 및 210d)을 서로에 그리고 복수의 측방 이격 반도체 다이들의 반도체 다이(210a)에 고정하는 것은 다이 스택이 완성된 후에 또는 한 번에 한 레벨씩, 솔더 리플로우, 열압축 본딩 및 초음파 본딩 중 하나를 사용하여, 열 및 전기 전도성 요소들에 사용되는 재료에 따라 달성될 수 있다.
도 2h에서, 다이 스택들(230)은 커버링 캡슐화 구조(234)를 다이 스택들(230) 주위 및 사이에 제공하기 위해 예를 들어 전기 절연 재료의 필름 어시스트 몰딩 또는 압축 몰딩을 사용하여 베이스 웨이퍼(100') 상에 오버몰딩되어, 캡슐화 다이 스택들(236)이 된다.
도 2i에 도시된 바와 같이, 예를 들어 구리의 전도성 트레이스들(240) 및 프로브 패드들(242)을 포함하는 재분배 층은 마스킹, 패턴화 및 에칭 전에, 베이스 웨이퍼(100')로부터 가장 먼 각각의 다이(210d)의 후면측(220) 위에 전기도금함으로써 형성된다. 그 다음, 다이들(210d)의 후면측들(220)은 도 2j에 도시된 바와 같이 리패시베이션(244)되고, 전도성 관통 비아들(218)의 단부들 위에 패턴화된다. 후면측 열 및 전기 외부 연결 전도성 요소들(246)은 도 2j에 도시된 바와 같이 그 위에 전기도금된다.
도 2k에서, 캡슐화 다이 스택들(236)을 갖는 베이스 웨이퍼(100')는 예를 들어 백 그라인딩을 사용하여 예를 들어 약 50 ㎛ 내지 약 150 ㎛의 두께로 박형화된다. 그 다음, 시트르산 침지(dip)는 각각의 다이 스택의 테스트를 수행하는 준비로 구리 프로브 패드들(242)을 세척하기 위해 이용될 수 있으며, 그 후에 테스트에 의해 결정되는 바와 같은 굿 다이 스택 위치들의 위치들은 베이스 웨이퍼(100') 상에 레이저 마킹될 수 있다.
도 2l에 도시된 바와 같이, 캡슐화 다이 스택들(236)과 리파퓰레이트되는 웨이퍼(100')는 이 때 필름 프레임(F) 상에 배치되고 봉지재 구조(234) 및 웨이퍼(100')의 바디를 통해 스택 다이 패키지들(250)에 싱귤레이트될 수 있으며, 스택 다이 패키지들은 반도체 다이들(210a-210d) 및 베이스 웨이퍼 세그먼트(238)를 각각 포함한다. 이전 실시예와 같이, 베이스 웨이퍼 세그먼트는 스택 다이 패키지(250)의 증대된 열 성능을 위한 히트 싱크를 제공한다.
따라서, 봉지재 재료 및 베이스 웨이퍼를 통해 반도체 다이들의 스택들 사이에서 싱귤레이트하기 전에, 베이스 웨이퍼로부터 가장 먼 반도체 다이들의 전도성 관통 비아들에 대한 컨택트들은 봉지재 재료없이 적어도 부분적으로 남겨지고, 전도성 관통 비아들과 연통을 테스트하는 패드들을 포함하는 재분배 회로부는 베이스 웨이퍼로부터 가장 먼 각각의 반도체 다이의 후면측 위에 스택으로 형성되고, 패시베이션은 베이스 웨이퍼로부터 가장 먼 각각의 반도체 다이의 후면측 위에 스택으로 도포되고 패드들 및 그의 전도성 관통 비아들에 대한 컨택트들은 노출된 채로 남겨지며, 전도성 관통 비아들에 대한 컨택트들 위의 그리고 컨택트들에 연결되는 외부 연결 전도성 요소들이 형성된다.
싱귤레이션에 이어, 스택 다이 패키지들(250)은 픽 앤 플레이스 장치에 의해 필름 프레임으로부터 제거되고 고객의 테이프 및 릴 장치에 사용되는 도 2m에 도시된 바와 같은 테이프(262) 내의 포켓들(260)에 배치되며, 고객에게 출하될 수 있다. 물론, 제 1 실시예의 스택 다이 패키지들(140)은 유사한 방식으로 출하를 위해 패키징될 수 있다.
완성된 반전 스택 다이 패키지(250)는 도 2n에 도시된다. 트레이스들(240), 프로브 패드들(242), 패시베이션(244) 및 외부 연결 전도성 요소들(246)을 도시하는 스택 다이 패키지(250)의 단부도는 도 2o에 도시된다.
이전 실시예에서, 스택 반도체 다이들의 활성 표면들은 그들의 배향이 베이스 웨이퍼를 향하는 것으로 인해 처리 동안 잘 보호된다. 프로브 패드들은 스택 다이들의 프로브 테스팅을 웨이퍼 레벨에서 그러한 배향으로 가능하게 한다.
본 개시의 최종 반도체 다이 어셈블리는 어떤 집적 회로부도 갖지 않는 웨이퍼 세그먼트, 표면에 고정되는 웨이퍼 세그먼트가 그것과 열 전도 연통되는 더 작은 측방 치수들의 반도체 다이들의 스택으로서, 반도체 다이들은 반도체 다이들의 전도성 관통 비아들과 전도 접촉하여 그 사이의 전도성 요소들에 의해 상호 동작적으로 결합되는 반체 다이들의 스택, 스택의 반도체 다이들 사이의 비전도성 재료, 및 스택의 다이들 주변으로 연장되고 웨이퍼 세그먼트의 표면과 접촉하는 봉지재 재료를 포함할 수 있다.
반도체 다이 어셈블리는 웨이퍼 세그먼트로부터 가장 먼 스택의 반도체 다이의 후면측 상에, 전도성 관통 비아들에 대한 적어도 부분적으로 노출된 컨택트들, 전도성 관통 비아들에 동작적으로 결합되는 반도체 다이들의 스택을 테스트하는 패드들을 포함하는 재분배 회로부, 전도성 관통 비아들에 대한 적어도 부분적으로 노출된 컨택트들 위에서 반도체 다이로부터 연장되고 컨택들에 동작적으로 결합되는 외부 연결 전도성 요소들 및 및 패드들 및 외부 연결 전도성 요소들을 노출시킨 패시베이션을 더 포함할 수 있다.
웨이퍼 세그먼트는 표면으로 연장되는 캐비티를 더 포함할 수 있고 웨이퍼 세그먼트에 인접한 스택의 반도체 다이는 캐비티에 적어도 부분적으로 수용된다.
웨이퍼 세그먼트의 표면은 복수의 리세스들을 포함할 수 있고 웨이퍼 세그먼트에 인접한 스택의 반도체 다이의 활성 표면으로부터 연장되는 전도성 요소들은 복수의 리세스들에 적어도 부분적으로 배치될 수 있다.
이제 도 3a 내지 도 3c를 참조하면, 도 3a는 본 개시의 일 실시예에 따르고 각각 도 1g 및 도 2m에 대해 본 명세서에 전술된 바와 같이 스택 다이 패키지(140, 250)의 개략도를 도시한다. 도 3b에서, 로직 다이 또는 SoC 다이(300)는 더 높은 레벨 패키징에 연결하기 위해 전도성 요소들(306), 예를 들어 솔더 볼들이 연장되는 볼 그리드 어레이(BGA) 기판(304)과 같은 캐리어 기판의 트레이스들(도시되지 않음)에 전도성 요소들(302)에 의해 장착되고 전기 연결된 것으로 개략적으로 도시된다. 도 3c는 로직 다이 또는 SoC 다이(300)에 장착되고 전기 연결되며 유전체 봉지재 재료(308)에 의해 오버몰딩되는 스택 다이 패키지(140, 250)를 도시한다. 도 3c에 도시된 바와 같이, 스택 다이 패키지(140, 250)는 봉지재 재료(308)가 스택 다이 패키지(140, 250) 위에 그리고 주위에 연장되고, 로직 다이 또는 SoC 다이(300) 주위의 스택 다이 패키지(140, 250)와 캐리어 기판(304) 사이의 주변 리세스를 충전하며 BGA 기판(304)과 접촉한 상태에서, 로직 다이 또는 SoC 다이(300)보다 더 큰 측방 크기일 수 있다.
상술한 바와 같은 반도체 장치는 표면 상의 외부 연결들을 포함하는 캐리어 기판, 캐리어 기판의 대향 표면 상에 장착되고 외부 연결들에 동작적으로 결합되는 로직 다이 및 시스템 온 칩 다이 중 하나, 및 어셈블리를 포함한다. 어셈블리는 집적 회로부가 없는 웨이퍼 세그먼트, 연장되는 전도성 요소들과 연결되는 전도성 관통 비아들을 갖고 로직 다이 및 시스템 온 칩 다이 중 하나에 동작적으로 결합되는 웨이퍼 세그먼트의 표면 상의 반도체 다이들의 스택, 스택의 반도체 다이들 사이의 비전도성 재료, 및 웨이퍼 세그먼트 위에 그리고 웨이퍼 세그먼트, 반도체 다이들의 스택 및 로직 다이 및 시스템 온 칩 다이 중 하나 주변에 연장되고 캐리어 기판과 접촉하는 적어도 1개의 봉지재 재료를 포함한다.
본 개시가 다양한 수정들 및 대안적인 형태들에 민감할지라도, 특정 실시예들은 도면들에서 예로서 도시되었고 본 명세서에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태들에 제한되도록 의도되지 않는다. 오히려, 본 발명은 이하의 첨부된 청구항들 및 그들의 합법적 균등물들에 의해 정의된 바와 같은 본 발명의 범위 내에 있는 모든 수정들, 균등물들, 및 대안들을 포함한다.

Claims (31)

  1. 반도체 다이(die) 어셈블리를 형성하는 방법으로서,
    복수의 측방 이격 반도체 다이들을 베이스 웨이퍼에 고정하는 단계;
    적어도 2개의 반도체 다이들을 상기 복수의 각각의 반도체 다이 위에 배치하여 스택(stack)을 형성하고 상기 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 스택으로 연결하는 단계;
    유전체 재료를 상기 반도체 다이들 사이에 스택으로 제공하는 단계;
    상기 베이스 웨이퍼의 반도체 다이들의 상기 스택들 각각의 적어도 주변을 상기 반도체 다이들의 스택들 사이 및 주위의 봉지재 재료에 의해 실질적으로 동시에 캡슐화하는 단계; 및
    상기 반도체 다이들의 스택들 및 상기 베이스 웨이퍼를 상기 반도체 다이들의 스택들 사이의 상기 봉지재 재료를 통해 싱귤레이트(singulate)하는 단계를 포함하는 방법.
  2. 청구항 1에 있어서,
    유전체 재료를 상기 베이스 웨이퍼의 표면 위에 형성하는 단계;
    복수의 열 전도성 요소들을 상기 유전체 재료 위에 상기 측방 이격 반도체 다이들의 전도성 관통 비아들의 패턴과 정렬되는 패턴으로 형성하는 단계; 및
    상기 열 전도성 요소들을 상기 복수의 측방 이격 반도체 다이들의 반도체 다이들의 상기 전도성 관통 비아들과 접촉하여 배치하는 단계를 더 포함하는 방법.
  3. 청구항 1에 있어서,
    상기 복수의 측방 이격 반도체 다이들을 상기 베이스 웨이퍼에 다이 부착 필름 및 유동성 유전체 재료 중 하나에 의해 고정하는 단계를 더 포함하는 방법.
  4. 청구항 1에 있어서,
    솔더 리플로우(solder reflow), 열압축 본딩 및 초음파 본딩 중 하나를 사용하여 상기 적어도 2개의 반도체 다이들을 서로에 그리고 상기 복수의 측방 이격 반도체 다이들의 반도체 다이에 연결하는 단계를 더 포함하는 방법.
  5. 청구항 1에 있어서,
    적어도 2개의 반도체 다이들을 상기 베이스 웨이퍼에 고정되는 상기 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹(stack)하는 단계는 표면들로부터 연장되는 전도성 요소들을 갖는 적어도 2개의 반도체 다이들을 스태킹하는 단계를 포함하는 방법.
  6. 청구항 1에 있어서,
    상기 복수의 측방 이격 반도체 다이들의 반도체 다이들을 적어도 부분적으로 상기 베이스 웨이퍼 내의 측방 이격 리세스(recess)들에 배치하는 단계를 더 포함하는 방법.
  7. 청구항 1에 있어서,
    상기 베이스 웨이퍼 내의 대응하는 복수의 리세스들에 적어도 부분적으로 수용된 상태에서 상기 복수의 측방 이격 반도체 다이들의 반도체 다이들을 상기 베이스 웨이퍼 위에 배치하는 단계를 더 포함하는 방법.
  8. 청구항 1에 있어서,
    각각의 반도체 다이를 공통 방향으로 향하는 활성 표면들과 스택으로 배향시키는 단계를 더 포함하는 방법.
  9. 청구항 1에 있어서,
    각각의 반도체 다이를 상기 베이스 웨이퍼를 향하는 활성 표면들과 스택으로 배향시키는 단계를 더 포함하는 방법.
  10. 청구항 1에 있어서,
    상기 반도체 다이들의 스택들을 상기 봉지재 재료 및 상기 베이스 웨이퍼를 통해 싱귤레이트하기 전에,
    상기 베이스 웨이퍼를 박형화하는 단계;
    각각의 다이 스택의 테스트를 수행하는 단계; 및
    테스트에 의해 결정되는 바와 같은 굿(good) 다이 스택 위치들을 마킹하는 단계를 더 포함하는 방법.
  11. 청구항 1에 있어서,
    복수의 측방 이격 반도체 다이들을 베이스 웨이퍼에 고정하는 단계는 복수의 반도체 다이들을 어떤 집적 회로부도 갖지 않는 베이스 웨이퍼에 고정하는 단계를 포함하는 방법.
  12. 청구항 1에 있어서,
    반도체 다이들의 스택들 사이에서 상기 봉지재 재료 및 상기 베이스 웨이퍼를 통해 분리하기 전에,
    봉지재 재료가 없는 상기 베이스 웨이퍼로부터 가장 먼 반도체 다이들의 전도성 관통 비아들에 대한 컨택트(contact)들을 적어도 부분적으로 남기는 단계;
    전도성 관통 비아들과 연통을 테스트하는 패드들을 포함하는 재분배 회로부를 상기 베이스 웨이퍼로부터 가장 먼 각각의 반도체 다이의 후면측 위에 스택으로 형성하는 단계;
    패시베이션(passivation)을 상기 베이스 웨이퍼로부터 가장 먼 각각의 반도체 다이의 후면측 위에 스택으로 도포하고 상기 패드들 및 상기 전도성 관통 비아들에 대한 컨택트들을 남기는 단계; 및
    상기 전도성 관통 비아들에 대한 컨택트들 위의 그리고 컨택트들에 연결되는 외부 연결 전도성 요소들을 형성하는 단계를 더 포함하는 방법.
  13. 반도체 다이 어셈블리를 형성하는 방법으로서,
    전도성 관통 비아들을 갖는 복수의 측방 이격 반도체 다이들을 상기 전도성 관통 비아들과 일직선으로 열 전도성 요소들이 돌출되는 베이스 웨이퍼에 고정하는 단계;
    복수의 반도체 다이를 상기 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹하고 스택 반도체 다이들의 전도성 관통 비아들을 그 사이에 연장되는 전도성 요소들과 연결하는 단계;
    유전체 재료를 상기 반도체 다이들 사이에 도입하는 단계;
    상기 베이스 웨이퍼 상의 상기 반도체 다이들의 적어도 주변을 상기 반도체 다이들 사이 및 주위의 봉지재 재료에 의해 실질적으로 동시에 캡슐화하는 단계; 및
    반도체 다이들의 스택들 사이에서 상기 봉지재 재료 및 상기 베이스 웨이퍼를 통해 분리하는 단계를 포함하는 방법.
  14. 청구항 13에 있어서,
    복수의 반도체 다이들을 상기 베이스 웨이퍼에 고정되는 상기 복수의 측방 이격 반도체 다이들의 각각의 반도체 다이 위에 스태킹하는 단계는 표면들로부터 연장되는 전도성 요소들을 갖는 적어도 2개의 반도체 다이들을 스태킹하는 단계를 포함하는 방법.
  15. 청구항 13에 있어서,
    솔더 리플로우, 열압축 본딩 및 초음파 본딩 중 하나를 사용하여 상기 복수의 반도체 다이들을 서로에 그리고 상기 복수의 측방 이격 반도체 다이들의 반도체 다이에 연결하는 단계를 더 포함하는 방법.
  16. 청구항 13에 있어서,
    상기 반도체 다이들의 스택들을 상기 봉지재 재료 및 상기 베이스 웨이퍼를 통해 분리하기 전에,
    상기 베이스 웨이퍼를 박형화하는 단계;
    각각의 다이 스택의 테스트를 수행하는 단계; 및
    테스트에 의해 결정되는 바와 같은 굿 다이 스택 위치들을 마킹하는 단계를 더 포함하는 방법.
  17. 청구항 13에 있어서,
    각각의 반도체 다이를 공통 방향으로 향하는 활성 표면들과 스택으로 배향시키는 단계를 더 포함하는 방법.
  18. 청구항 13에 있어서,
    각각의 반도체 다이를 상기 베이스 웨이퍼와 떨어져 있는 활성 표면들과 스택으로 배향시키는 단계를 더 포함하는 방법.
  19. 청구항 13에 있어서,
    복수의 측방 이격 반도체 다이들을 베이스 웨이퍼에 고정하는 단계는 복수의 반도체 다이들을 집적 회로부가 없는 베이스 웨이퍼 고정하는 단계를 포함하는 방법.
  20. 반도체 다이 어셈블리로서,
    어떤 집적 회로부도 갖지 않는 웨이퍼 세그먼트;
    표면에 고정되는 웨이퍼 세그먼트가 그것과 열 전도 연통되는 더 작은 측방 치수들의 반도체 다이들의 스택으로서, 상기 반도체 다이들은 상기 반도체 다이들의 전도성 관통 비아들과 전도 접촉하는 그 사이의 전도성 요소들에 의해 상호 동작적으로 결합되는 상기 반도체 다이들의 스택;
    상기 스택의 반도체 다이들 사이의 비전도성 재료; 및
    상기 스택의 다이들 주변에 연장되고 상기 웨이퍼 세그먼트의 표면과 접촉하는 봉지재 재료를 포함하는 반도체 다이 어셈블리.
  21. 청구항 20에 있어서,
    상기 스택의 반도체 다이들은 공통 방향으로 향하는 활성 표면들과 배향되는 반도체 다이 어셈블리.
  22. 청구항 20에 있어서,
    상기 스택의 반도체 다이들은 상기 웨이퍼 세그먼트를 향하는 활성 표면들과 배향되는 반도체 다이 어셈블리.
  23. 청구항 20에 있어서,
    상기 웨이퍼 세그먼트의 표면 위의 유전체; 및
    상기 스택의 반도체 다이들의 전도성 관통 비아들의 패턴과 대응하는 패턴이고 상기 웨이퍼 세그먼트에 인접한 상기 스택의 반도체 다이의 전도성 관통 비아들과 열 전도 접촉하는 상기 유전체 위의 복수의 열 전도성 요소들을 더 포함하는 반도체 다이 어셈블리.
  24. 청구항 20에 있어서,
    상기 웨이퍼 세그먼트에 인접한 상기 스택의 반도체 다이는 다이 부착 필름 및 유전체 재료 중 하나에 의해 그것에 고정되는 반도체 다이 어셈블리.
  25. 청구항 20에 있어서,
    상기 웨이퍼 세그먼트에 인접한 스택의 반도체 다이는 그것에 고정되고 상기 스택의 상기 반도체 다이들은 솔더 본드, 열압축 본드 및 초음파 본드로 구성되는 그룹으로부터 선택된 금속 본드를 사용하여 동작적으로 결합되는 반도체 다이 어셈블리.
  26. 청구항 20에 있어서,
    상기 베이스 웨이퍼로부터 가장 먼 상기 스택의 상기 반도체 다이의 후면측 상에,
    전도성 관통 비아들에 대해 적어도 부분적으로 노출된 컨택트들;
    전도성 관통 비아들에 동작적으로 결합되는 반도체 다이들의 상기 스택을 테스트하는 패드들을 포함하는 재분배 회로부;
    상기 전도성 관통 비아들에 대해 적어도 부분적으로 노출된 상기 컨택트들 위에서 상기 반도체 다이로부터 연장되고 상기 컨택트들에 동작적으로 결합되는 외부 연결 전도성 요소들; 및
    상기 패드들 및 외부 연결 전도성 요소들을 노출시킨 패시베이션을 더 포함하는 반도체 다이 어셈블리.
  27. 청구항 20에 있어서,
    상기 스택의 반도체 다이들 모두는 노운 굿 다이(known good die)인 반도체 다이 어셈블리.
  28. 청구항 20에 있어서,
    상기 웨이퍼 세그먼트는 상기 표면에 연장되는 캐비티(cavity)를 더 포함하고; 및
    상기 웨이퍼 세그먼트에 인접한 상기 스택의 반도체 다이는 상기 캐비티에 적어도 부분적으로 수용되는 반도체 다이 어셈블리.
  29. 청구항 16에 있어서,
    상기 웨이퍼 세그먼트의 표면은 복수의 리세스들을 포함하고;
    상기 웨이퍼 세그먼트에 인접한 상기 스택의 반도체 다이의 상기 활성 표면으로부터 연장되는 전도성 요소들은 상기 복수의 리세스들에 적어도 부분적으로 배치되는 반도체 다이 어셈블리.
  30. 청구항 16에 있어서,
    상기 웨이퍼 세그먼트는 히트 싱크를 포함하는 반도체 다이 어셈블리.
  31. 반도체 장치로서,
    표면 상에 외부 연결들을 포함하는 캐리어 기판;
    상기 캐리어 기판의 대향 표면 상에 장착되고 상기 외부 연결들에 동작적으로 결합되는 로직 다이 및 시스템 온 칩 다이 중 하나; 및
    어셈블리로서:
    집적 회로부가 없는 웨이퍼 세그먼트;
    그 사이에서 연장되는 전도성 요소들과 결합되는 전도성 관통 비아들을 갖고 로직 다이 및 시스템 온 칩 다이 중 상기 하나에 동작적으로 결합되는 상기 웨이퍼 세그먼트의 표면 상의 반도체 다이들의 스택;
    상기 스택의 상기 반도체 다이들 사이의 비전도성 재료; 및
    웨이퍼 세그먼트 위에 그리고 상기 웨이퍼 세그먼트, 상기 반도체 다이들의 스택 및 상기 로직 다이 및 상기 시스템 온 칩 다이 중 상기 하나 주변에 연장되고 상기 캐리어 기판과 접촉하는 적어도 1개의 봉지재 재료를 포함하는 상기 어셈블리를 포함하는 반도체 장치.
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