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KR20140063144A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR20140063144A
KR20140063144A KR1020120130160A KR20120130160A KR20140063144A KR 20140063144 A KR20140063144 A KR 20140063144A KR 1020120130160 A KR1020120130160 A KR 1020120130160A KR 20120130160 A KR20120130160 A KR 20120130160A KR 20140063144 A KR20140063144 A KR 20140063144A
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KR
South Korea
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film
semiconductor
semiconductor device
films
forming
Prior art date
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Withdrawn
Application number
KR1020120130160A
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English (en)
Inventor
이기홍
피승호
빈진호
Original Assignee
에스케이하이닉스 주식회사
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Publication date
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Priority to US13/828,109 priority patent/US9087735B2/en
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Priority to US14/741,097 priority patent/US9202870B2/en
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Abstract

반도체 장치는 교대로 적층된 제1 도전막들 및 제1 층간절연막들; 상기 제1 도전막들 및 상기 제1 층간절연막들의 상부에 형성되며, 교대로 적층된 적어도 하나의 제2 도전막 및 적어도 하나의 제2 층간절연막; 상기 제1 도전막들 및 상기 제1 층간절연막들을 관통하며, 폴리실리콘을 포함하는 제1 반도체막; 및 상기 제1 반도체막과 연결되어 상기 제2 도전막 및 제2 층간절연막을 관통하며, 실리콘 게르마늄을 포함하는 제2 반도체막을 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
그런데, 3차원 비휘발성 메모리 소자는 구조적 특성상 선택 트랜지스터의 문턱 전압을 조절하는데 어려움이 있다. 2차원 비휘발성 메모리 소자는 불순물을 주입하여 선택 트랜지스터의 문턱 전압을 조절하는 것이 가능하다. 그러나, 3차원 비휘발성 메모리 소자는 이러한 방식으로 선택 트랜지스터의 문턱 전압을 조절하는 것이 불가능하다.
본 발명의 일 실시예는 선택 트랜지스터의 문턱 전압 조절이 용이한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 제1 도전막들 및 제1 층간절연막들; 상기 제1 도전막들 및 상기 제1 층간절연막들의 상부에 형성되며, 교대로 적층된 적어도 하나의 제2 도전막 및 적어도 하나의 제2 층간절연막; 상기 제1 도전막들 및 상기 제1 층간절연막들을 관통하며, 폴리실리콘을 포함하는 제1 반도체막; 및 상기 제1 반도체막과 연결되어 상기 제2 도전막 및 제2 층간절연막을 관통하며, 실리콘 게르마늄을 포함하는 제2 반도체막을 포함할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는 폴리실리콘막이 포함된 제1 채널막을 포함하는 메모리 셀들; 및 상기 제1 채널막과 연결되고 실리콘 게르마늄막이 포함된 제2 채널막을 포함하는 선택 트랜지스터들을 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 및 제2 물질막들의 상부에, 적어도 하나의 제3 물질막 및 적어도 하나의 제4 물질막을 교대로 형성하는 단계; 상기 제1 내지 제4 물질막들을 관통하는 홀을 형성하는 단계; 상기 홀의 내면을 따라 제1 반도체막을 형성하는 단계; 상기 제1 반도체막이 형성된 상기 홀 내에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 식각하여 리세스 영역을 형성하는 단계; 상기 리세스 영역 내에 제2 반도체막을 형성하는 단계; 및 열처리 공정에 의해 상기 제1 반도체막과 상기 제2 반도체막을 반응시켜 제3 반도체막을 형성하는 단계를 포함할 수 있다.
메모리 셀들과 선택 트랜지스터들이 상이한 물질의 채널막을 포함하도록 함으로써, 선택 트랜지스터의 문턱 전압을 용이하게 조절할 수 있다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 일 실시예에 따른 제조 방법에 따라 제조된 반도체 장치의 특성을 나타내는 그래프이다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 내지 도 1d는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위해 메모리 셀들 및 선택 트랜지스터들의 일부만을 도시하고, 그 외의 영역은 생략하였다.
도 1a에 도시된 바와 같이, 제1 물질막들(11) 및 제2 물질막들(12)을 교대로 형성한다. 여기서, 제1 물질막들(11)은 메모리 셀들의 콘트롤 게이트들을 형성하기 위한 것일 수 있고, 제2 물질막들(12)은 층간절연막들을 형성하기 위한 것일 수 있다.
이어서, 제1 및 제2 물질막들(11, 12)의 상부에, 적어도 하나의 제3 물질막(13) 및 적어도 하나의 제4 물질막(14)을 교대로 형성한다. 여기서, 제3 물질막(13)은 선택 트랜지스터들의 선택 게이트를 형성하기 위한 것일 수 있고, 제4 물질막(14)은 층간절연막들을 형성하기 위한 것일 수 있다.
예를 들어, 제1 및 제3 물질막들(11, 13)과 제2 및 제4 물질막들(12, 14)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 및 제3 물질막들(11, 13)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 및 제4 물질막들(12, 14)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 및 제3 물질막들(11, 13)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 및 제4 물질막들(12, 14)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 및 제3 물질막들(11, 13)은 질화막 등의 희생막으로 형성되고, 제2 및 제4 물질막들(12, 14)은 산화막 등의 절연막으로 형성될 수 있다.
본 실시예에서는 제1 및 제3 물질막들(11, 13)은 희생막으로 형성되고, 제2 및 제4 물질막들(12, 14)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 내지 제4 물질막들(11~14)을 관통하는 홀(H)을 형성한다. 예를 들어, 제1 내지 제4 물질막들(11~14)을 식각하여 홀(H)을 형성한다. 홀(H)은 원형, 타원형, 사각형, 다각형, 라인형 등의 다양한 형태의 단면을 가질 수 있다. 여기서, 홀(H)은 메모리 셀들 및 선택 트랜지스터들의 채널 홀이거나, 수직 전극들을 형성하기 위한 전극 홀일 수 있다.
이어서, 홀(H)의 내면을 따라 제1 메모리막(15)을 형성한다. 제1 메모리막(15)은 데이터 저장을 위한 것으로, 전하차단막, 전하저장막 및 터널절연막을 포함하거나, 이들 중 일부를 포함할 수 있다. 여기서, 전하저장막은 전하를 저장하는 폴리실리콘막 등의 플로팅 게이트, 전하를 트랩하는 질화막 등의 트랩막 및 나노 닷 중 적어도 하나를 포함할 수 있다. 참고로, 메모리막(M)은 전하저장막 대신에 상변화 물질막을 포함할 수 있다.
이어서, 제1 메모리막(15) 상에 제1 반도체막(16)을 형성한다. 예를 들어, 제1 반도체막(16)은 언도프드 폴리실리콘막을 포함할 수 있다. 여기서, 제1 반도체막(16)은 홀(H)의 중심 영역이 오픈되도록 형성된다.
이어서, 제1 반도체막(16)이 형성된 홀(H)의 내부가 채워지도록 절연막(17)을 형성한 후, 절연막(17)을 일부 두께 식각하여 홀(H)의 상부를 오픈시키는 제1 리세스 영역을 형성한다. 예를 들어, 절연막(17)의 상부면이 최하부에 위치된 제3 물질막(13)의 하부면과 같거나 그보다 낮게 위치되도록 절연막(17)을 식각한다. 여기서, 절연막(17)의 상부면은 최상부에 위치된 제1 물질막(11)의 상부면보다 높게 위치될 수 있다.
이어서, 제1 리세스 영역이 채워지도록 제2 반도체막(18)을 형성한다. 예를 들어, 제2 반도체막(18)은 실리콘 게르마늄막을 포함할 수 있다.
도 1b에 도시된 바와 같이, 열처리 공정을 실시하여 제2 반도체막(18)과 제1 반도체막(16)을 반응시켜 제3 반도체막(18A)을 형성한다. 예를 들어, 열처리 공정은 레이저 어닐링(laser annealing) 공정 또는 열 어닐링(thermal annealing) 공정을 이용하여 실시할 수 있다.
앞서 설명한 바와 같이, 제2 반도체막(18)이 실리콘 게르마늄막을 포함하고, 제1 반도체막(16)이 언도프드 폴리실리콘막을 포함하는 경우, 제1 반도체막(16)과 제2 반도체막(18)을 반응시킴으로써, 균질한(homogeneous) 실리콘 게르마늄막을 포함하는 제3 반도체막(18A)을 형성할 수 있다.
이때, 제1 반도체막(16) 중 홀(H)의 상부에 형성되어 제2 반도체막(18)과 직접 접하는 영역은 제2 반도체막(18)과 반응하여 제3 반도체막(18A)이 된다. 반면에, 홀(H)의 하부에 형성된 제1 반도체막(16A)은 중심 영역에 절연막(17)이 채워져 있으므로 제2 반도체막(18)과 직접 접하지 않는다. 따라서, 제2 반도체막(18)과 반응하지 않고 원래의 상태를 유지하게 된다.
이어서, 제4 물질막(14)의 표면이 노출될 때까지 제3 반도체막(18A)을 평탄화시킨다. 참고로, 제4 물질막(14)의 표면이 노출될 때까지 제2 반도체막(18)을 평탄화시킨 후, 열처리 공정을 실시하여 제3 반도체막(18A)을 형성하는 것도 가능하다.
이로써, 제1 및 제2 물질막들(11, 12)을 관통하며 튜브 형태를 갖는 제1 반도체막(16A) 및 제1 반도체막(16A)과 연결되어 제3 및 제4 물질막들(13, 14)을 관통하며 필라 형태를 갖는 제2 반도체막(18A)이 형성된다. 여기서, 제1 반도체막(16A)은 메모리 셀들의 채널막일 수 있고, 제3 반도체막(18A)은 선택 트랜지스터들의 채널막일 수 있다.
참고로, 제1 및 제2 반도체막들(16A, 18A)은 튜브 형태 및 필라 형태 중 하나의 형태를 가질 수 있다. 예를 들어, 제1 및 제2 반도체막들(16A, 18A) 둘다 튜브 형태를 갖거나, 제1 반도체막(16A)은 필라 형태를 갖고 제2 반도체막(18A)은 튜브 형태를 갖거나, 제1 및 제2 반도체막들(16A, 18A) 둘다 필라 형태를 가질 수 있다.
도 1c에 도시된 바와 같이, 제3 반도체막(18A)에 불순물을 도핑하여 제3 반도체막(18A)의 상부에 정션(18AB)을 형성한다. 예를 들어, 제4 물질막(14) 상에 제3 반도체막(18A)을 노출시키는 마스크 패턴을 형성한 후, 마스크 패턴을 베리어로 N타입 또는 P타입의 불순물을 도핑하여 정션(18AB)을 형성한다.
여기서, 제3 반도체막(18A)이 선택 트랜지스터의 채널막으로 사용되는 경우, 제3 반도체막(18A) 중 정션(18AB)을 제외한 영역(18AA)이 실질적인 채널막으로서 역할을 하게 된다.
또한, 정션(18AB)은 제3 물질막(13)과 일부 중첩되도록 정의될 수 있다. 예를 들어, 정션(18AB)의 위치는 불순물 도핑 공정의 불순물 농도, Rp점 등의 공정 조건에 따라 조절할 수 있다.
도 1d에 도시된 바와 같이, 제1 내지 제4 물질막들(11~14)을 식각하여 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 제1 및 제3 물질막들(11, 13)을 제거하여 제2 리세스 영역들을 형성한다. 이어서, 제2 리세스 영역들 내에 도전막들(20)을 형성한다. 이때, 도전막들(20)을 형성하기 전에, 제2 리세스 영역들 내에 제2 메모리막(19)을 형성할 수 있다. 제2 메모리막(19)은 터널절연막, 전하저장막 및 전하차단막을 포함하거나, 이들 중 일부를 포함할 수 있다. 예를 들어, 제2 메모리막(19)은 산화막 및 고유전상수막이 적층된 전하차단막을 포함할 수 있다. 참고로, 제1 메모리막(15)은 생략하고 제2 메모리막(19)만을 형성하는 것도 가능하다.
여기서, 제1 물질막들(11)을 대체한 도전막들(20)은 메모리 셀들의 콘트롤 게이트일 수 있고, 제3 물질막(13)을 대체한 도전막(20)은 선택 트랜지스터의 선택 게이트일 수 있다. 이러한 경우, 적층된 복수의 메모리 셀들의 상부에 선택 트랜지스터가 적층된다. 또한, 선택 트랜지스터들은 적어도 하나의 층으로 적층될 수 있다.
참고로, 본 명세서에서는 정션(18AB)을 형성한 후에 도전막들(20)을 형성하는 경우에 대해 도시하였으나, 도전막들(20)을 형성한 후에 정션(18AB)을 형성하는 것도 가능하다.
한편, 제1 내지 제4 물질막들(11~14)의 물질에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 특히, 슬릿을 형성한 이후의 공정이 일부 변경될 수 있다.
일 예로, 제1 및 제3 물질막(11, 13)은 도전막으로 형성되고 제2 및 제4 물질막(12, 14)은 층간절연막일 수 있다. 이러한 경우, 슬릿을 형성한 후 슬릿 내에 노출된 제1 및 제3 물질막들(11, 13)을 실리사이드화 한다. 이어서, 슬릿 내에 절연막을 형성한다.
다른 예로, 제1 및 제3 물질막들(11, 13)이 도전막으로 형성되고 제2 물질막(12, 14)이 희생막으로 형성될 수 있다. 이러한 경우, 슬릿 내에 노출된 제2 및 제4 물질막들(12, 14)을 제거하여 제3 리세스 영역들을 형성한다. 이어서, 슬릿 내에 노출된 제1 및 제3 물질막들(11, 13)을 실리사이드화하고, 제3 리세스 영역들 내에 절연막을 형성한다. 이때, 제3 리세스 영역들 내에 절연막을 형성하기 전에, 제3 리세스 영역들에 노출된 제1 메모리막(15)을 식각할 수 있다. 이어서, 슬릿 내에 절연막을 형성한다.
도 2a 내지 도 2d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위해 메모리 셀들 및 선택 트랜지스터들의 일부만을 도시하고, 그 외의 영역은 생략하였다. 이하, 앞서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 2a에 도시된 바와 같이, 제1 물질막들(21) 및 제2 물질막들(22)을 교대로 형성한다. 이어서, 제1 및 제2 물질막들(21, 22)의 상부에, 적어도 하나의 제3 물질막(23) 및 적어도 하나의 제4 물질막(24)을 교대로 형성한다. 본 실시예에서는 제1 및 제3 물질막들(21, 23)은 희생막으로 형성되고, 제2 및 제4 물질막들(22, 24)은 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 내지 제4 물질막들(21~24)을 관통하는 홀(H)을 형성한 후, 홀(H)의 내면을 따라 제1 메모리막(25)을 형성한다. 이어서, 제1 메모리막(25) 상에 제1 반도체막(26)을 형성한다.
이어서, 제1 반도체막(26)이 형성된 홀(H)의 내부가 채워지도록 제1 절연막(27)을 형성한 후, 재1 절연막(27)을 일부 두께 식각하여 홀(H)의 상부를 오픈시키는 제1 리세스 영역을 형성한다. 이어서, 제1 리세스 영역의 내면을 따라 제2 반도체막(18)을 형성한다. 여기서, 제2 반도체막(18)은 중심 영역이 오픈되도록 형성된다.
도 2b에 도시된 바와 같이, 열처리 공정을 실시하여 제2 반도체막(28)과 제1 반도체막(26)을 반응시켜 제3 반도체막(28A)을 형성한다. 이어서, 제1 리세스 영역의 저면에 형성된 제3 반도체막(28A)을 식각하여 제1 절연막(27)을 노출시킨다. 이로써, 튜브 형태의 제3 반도체막(28A)이 형성된다. 참고로, 제1 리세스 영역의 저면에 형성된 제2 반도체막(28)을 식각하여 제1 절연막(27)을 노출시킨 후에 열처리 공정에 의해 제3 반도체막(28A)을 형성하는 것도 가능하다.
도 2c에 도시된 바와 같이, 제3 반도체막(28A)의 오픈된 중심 영역이 채워지도록 제2 절연막(29)을 형성한다. 참고로, 제2 절연막(29)을 형성한 후에 열처리 실시하여 제3 반도체막(28A)을 형성하는 것도 가능하다.
이어서, 제4 물질막(24)의 표면이 노출될 때까지 제2 절연막(29) 및 제3 반도체막(28A)을 평탄화시킨다. 이로써, 제1 및 제2 물질막들(21, 22)을 관통하며 튜브 형태를 갖는 제1 반도체막(26A) 및 제1 반도체막(26A)과 연결되어 제3 및 제4 물질막들(23, 24)을 관통하며 튜브 형태를 갖는 제2 반도체막(28B)이 형성된다.
도 2d에 도시된 바와 같이, 제2 절연막(29)을 식각하여 제2 리세스 영역을 형성한 후, 제2 리세스 영역에 도전막을 채워 정션(30)을 형성한다. 예를 들어, 정션(30)은 도프드 폴리실리콘막을 포함한다.
이어서, 제1 내지 제4 물질막들(21~24)을 식각하여 슬릿(미도시됨)을 형성한 후, 슬릿 내에 노출된 제1 및 제3 물질막들(21, 23)을 제거하여 제3 리세스 영역들을 형성한다. 이어서, 제3 리세스 영역들 내에 도전막들(32)을 형성한다. 이때, 도전막들(32)을 형성하기 전에, 제3 리세스 영역들 내에 제2 메모리막(31)을 형성할 수 있다.
도 3은 본 발명의 일 실시예에 따른 제조 방법에 따라 제조된 반도체 장치의 특성을 나타내는 그래프이다. 여기서, X축은 게르마늄(Ge)의 비율을 나타내고, Y축은 트랜지스터의 문턱전압(Vth)을 나타낸다.
그래프는 채널막에 포함된 게르마늄(Ge)의 비율에 따른 선택 트랜지스터들(ST)의 문턱 전압(Vth) 변화를 나타낸다. 그래프를 통해, 채널막에 포함된 게르마늄(Ge)의 비율이 증가될수록 선택 트랜지스터들(ST)의 문턱 전압이 증가되는 것을 알 수 있다.
앞서 설명한 실시예에 따르면, 폴리실리콘막이 포함된 제1 채널막을 포함하는 메모리 셀들(MC) 및 제1 채널막과 연결되고 실리콘 게르마늄막이 포함된 제2 채널막을 포함하는 선택 트랜지스터들(ST)을 형성할 수 있다. 따라서, 선택 트랜지스터들(ST)이 메모리 셀들(MC)에 비해 높은 문턱 전압을 갖도록 할 수 있으며, 그에 따라, 누설 전류가 유발되는 것을 방지하여 선택 트랜지스터들(ST)의 동작 특성을 개선할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 구조를 갖는다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 3을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 제1 물질막 12: 제2 물질막
13: 제3 물질막 14: 제4 물질막
15: 제1 메모리막 16: 제1 반도체막
17: 절연막 18: 제2 반도체막
18A: 제3 반도체막 18AB: 정션

Claims (20)

  1. 교대로 적층된 제1 도전막들 및 제1 층간절연막들;
    상기 제1 도전막들 및 상기 제1 층간절연막들의 상부에 형성되며, 교대로 적층된 적어도 하나의 제2 도전막 및 적어도 하나의 제2 층간절연막;
    상기 제1 도전막들 및 상기 제1 층간절연막들을 관통하며, 폴리실리콘을 포함하는 제1 반도체막; 및
    상기 제1 반도체막과 연결되어 상기 제2 도전막 및 제2 층간절연막을 관통하며, 실리콘 게르마늄을 포함하는 제2 반도체막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 반도체막들은 튜브 형태 및 필라 형태 중 하나의 형태를 갖는
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 반도체막 또는 상기 제2 반도체막 내에 형성된 절연막
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 반도체막은 언도프드 폴리실리콘막을 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체막은 불순물이 도핑된 정션을 포함하는
    반도체 장치.
  6. 제5항에 있어서,
    상기 정션은 상기 제2 반도체막의 상부 영역에 정의되는
    반도체 장치.
  7. 제6항에 있어서,
    상기 정션은 상기 제2 도전막과 일부 중첩되는 깊이로 정의된
    반도체 장치.
  8. 폴리실리콘막이 포함된 제1 채널막을 포함하는 메모리 셀들; 및
    상기 제1 채널막과 연결되고 실리콘 게르마늄막이 포함된 제2 채널막을 포함하는 선택 트랜지스터들
    을 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 선택 트랜지스터들은 상기 메모리 셀들에 비해 높은 문턱 전압을 갖는
    반도체 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2 반도체막들은 튜브 형태 및 필라 형태 중 하나의 형태를 갖는
    반도체 장치.
  11. 제10항에 있어서,
    상기 튜브 형태를 갖는 상기 제1 채널막 또는 상기 제2 채널막 내에 형성된 절연막
    을 더 포함하는 반도체 장치.
  12. 제8항에 있어서,
    상기 제1 채널막은 언도프드 폴리실리콘막을 포함하는
    반도체 장치.
  13. 제8항에 있어서,
    상기 제2 채널막은 불순물이 도핑된 정션을 포함하는
    반도체 장치.
  14. 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 및 제2 물질막들의 상부에, 적어도 하나의 제3 물질막 및 적어도 하나의 제4 물질막을 교대로 형성하는 단계;
    상기 제1 내지 제4 물질막들을 관통하는 홀을 형성하는 단계;
    상기 홀의 내면을 따라 제1 반도체막을 형성하는 단계;
    상기 제1 반도체막이 형성된 상기 홀 내에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역 내에 제2 반도체막을 형성하는 단계; 및
    열처리 공정에 의해 상기 제1 반도체막과 상기 제2 반도체막을 반응시켜 제3 반도체막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 반도체막이 형성된 상기 홀 내에 제2 절연막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 제1 반도체막은 언도프드 폴리실리콘막을 포함하는
    반도체 장치의 제조 방법.
  17. 제14항에 있어서,
    상기 제2 반도체막은 실리콘 게르마늄막을 포함하는
    반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 리세스 영역을 형성하는 단계는,
    상기 절연막의 상부면이 최하부에 위치된 상기 제3 물질막의 하부면과 같거나 그보다 낮게 위치되도록, 상기 절연막을 식각하는
    반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 제2 채널막의 상부에 불순물을 도핑하여 정션을 정의하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 제1 물질막들은 메모리 셀의 콘트롤 게이트를 형성하기 위한 것이고, 상기 제3 물질막들은 선택 트랜지스터의 선택 게이트를 형성하기 위한 것이고, 상기 제2 및 제4 물질막들은 층간절연막을 형성하기 위한 것인
    반도체 장치의 제조 방법.
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PC1203 Withdrawal of no request for examination
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