KR20140076798A

KR20140076798A - Manufacturing method of a semiconductor memory device

Info

Publication number: KR20140076798A
Application number: KR1020120145242A
Authority: KR
Inventors: 양영호
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-13
Filing date: 2012-12-13
Publication date: 2014-06-23

Abstract

본 기술은 절연막보다 돌출된 제1 실리콘 패턴의 측벽에 제2 실리콘 패턴을 형성한 후 실리사이드화 공정을 실시함으로써, 제1 실리콘 패턴의 선폭이 좁더라도 제2 실리콘 패턴으로 실리사이드화 공정 동안 금속과 반응할 실리콘 량을 확보할 수 있다.The present invention relates to a technique for forming a second silicon pattern on a sidewall of a first silicon pattern protruded from an insulating film and then performing a silicidation process so that the second silicon pattern reacts with the metal during the silicidation process even if the line width of the first silicon pattern is narrow. It is possible to secure a sufficient amount of silicon.

Description

[0001] The present invention relates to a method of manufacturing a semiconductor memory device,

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 실리사이드 공정을 포함하는 반도체 메모리 소자의 제조방법에 관한 것이다.
The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly, to a method of manufacturing a semiconductor memory device including a silicide process.

반도체 메모리 소자의 고집적화를 위해 반도체 메모리 소자를 구성하는 패턴들의 크기가 줄어들고 있다. 패턴들의 크기가 줄어들면서, 도전성 패턴의 저항이 높아짐에 따라 도전성 패턴의 저항을 낮추기 위한 방안들이 개발되고 있다.In order to highly integrate the semiconductor memory device, the size of the patterns constituting the semiconductor memory device is reduced. As the size of the patterns is reduced, as the resistance of the conductive pattern increases, measures for lowering the resistance of the conductive pattern are being developed.

도전성 패턴의 저항을 줄이기 위한 방안으로 실리사이드 공정이 도입되고 있다. 실리사이드 공정은 실리콘 패턴 상에 금속막을 증착하고, 금속막으로부터의 금속을 실리콘 패턴의 실리콘과 반응하도록 실리콘 패턴 쪽으로 확산시켜서 실리콘 패턴의 일부를 금속 실리사이드로 변화시키는 공정이다.A silicide process has been introduced as a method for reducing the resistance of the conductive pattern. A silicide process is a process of depositing a metal film on a silicon pattern and diffusing a metal from the metal film to a silicon pattern so as to react with the silicon of the silicon pattern to convert a part of the silicon pattern into a metal silicide.

상술한 실리콘 패턴의 선폭은 실리사이드 공정을 진행하는 과정에서 줄어들 수 있다. 선폭이 줄어든 실리콘 패턴과 금속을 반응시키면, 금속과 반응할 실리콘량이 부족하여 실리사이드 공정을 통해 형성된 최종 도전성 패턴이 끊어지는 문제가 발생할 수 있다. 그 결과, 반도체 메모리 소자의 동작 불량이 유발된다.The above-described line width of the silicon pattern can be reduced in the course of the silicide process. When the metal pattern is reacted with the silicon pattern having a reduced line width, there is a problem that the final conductive pattern formed through the silicide process is broken due to insufficient amount of silicon to react with the metal. As a result, malfunction of the semiconductor memory element is caused.

본 발명의 실시 예는 반도체 메모리 소자의 동작 불량을 줄일 수 있는 반도체 메모리 소자의 제조 방법을 제공한다.
An embodiment of the present invention provides a method of manufacturing a semiconductor memory device capable of reducing the malfunction of a semiconductor memory device.

본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법은 기판 상에 제1 폴리 실리콘 패턴들을 형성하는 단계; 상기 제1 폴리 실리콘 패턴들 사이에 상기 제1 폴리 실리콘 패턴들보다 낮은 높이를 갖는 제1 절연막을 형성하는 단계; 상기 제1 폴리 실리콘 패턴의 측벽에 제2 폴리 실리콘 패턴을 형성하는 단계; 및 상기 제2 폴리 실리콘 패턴 및 상기 제1 폴리 실리콘 패턴을 실리사이드화하여 금속 실리사이드막을 형성하는 단계를 포함할 수 있다.
A method of manufacturing a semiconductor memory device according to an embodiment of the present invention includes: forming first polysilicon patterns on a substrate; Forming a first insulating layer having a height lower than the first polysilicon patterns between the first polysilicon patterns; Forming a second polysilicon pattern on a sidewall of the first polysilicon pattern; And forming a metal silicide film by siliciding the second polysilicon pattern and the first polysilicon pattern.

본 발명은 절연막보다 돌출된 제1 실리콘 패턴의 측벽에 제2 실리콘 패턴을 형성한 후 실리사이드화 공정을 실시함으로써, 제1 실리콘 패턴의 선폭이 좁더라도 제2 실리콘 패턴으로 그 좁은 폭을 보충하여 실리사이드화 될 면적을 확보할 수 있다. 이에 따라, 본 발명은 실리사이드화 공정 시 금속과 반응할 실리콘량을 충분히 확보하여 반도체 메모리 소자의 동작 불량을 줄일 수 있다.
A second silicon pattern is formed on a sidewall of a first silicon pattern protruding from an insulating film, and then a silicidation process is performed. Thus, even if the line width of the first silicon pattern is narrow, It is possible to secure an area to be converted. Accordingly, the present invention can sufficiently secure the amount of silicon to react with the metal during the silicidation process, thereby reducing the malfunction of the semiconductor memory device.

도 1a 내지 도 1g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.
도 3은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.
1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.
2 is a block diagram illustrating a memory system according to an embodiment of the present invention.
3 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but may be embodied in many different forms and should not be construed as limiting the scope of the invention to those skilled in the art It is provided to let you know completely.

도 1a 내지 도 1g는 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.1A to 1G are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.

도 1a를 참조하면, 반도체 기판(101) 상에 제1 폴리 실리콘 패턴들(109)을 형성한다. 제1 폴리 실리콘 패턴들(109)은 낸드 플래시 메모리 소자의 컨트롤 게이트일 수 있다. 이 경우, 제1 폴리 실리콘 패턴들(109) 각각의 하부에 유전체막 패턴(107), 정보 저장막 패턴(105) 및 게이트 절연막 패턴(103)이 더 적층될 수 있다. 상술한 바와 같이 게이트 절연막 패턴(103), 정보 저장막 패턴(105), 유전체막 패턴(107) 및 제1 폴리 실리콘 패턴(109)의 적층 구조로 형성된 적층형 게이트(G)를 형성하는 과정의 일례를 보다 구체적으로 설명하면 이하와 같다.Referring to FIG. 1A, first polysilicon patterns 109 are formed on a semiconductor substrate 101. The first polysilicon patterns 109 may be a control gate of a NAND flash memory device. In this case, the dielectric film pattern 107, the data storage film pattern 105, and the gate insulating film pattern 103 may be further stacked under the first polysilicon patterns 109, respectively. An example of a process of forming the stacked gate G formed of the lamination structure of the gate insulating film pattern 103, the data storage film pattern 105, the dielectric film pattern 107 and the first polysilicon pattern 109 as described above Will be described in more detail as follows.

먼저, 반도체 기판(101)에 웰(well; 미도시) 형성용 불순물 및 문턱 전압 조절용 불순물을 주입할 수 있다. 이 후, O₂ 및 H₂의 혼합 가스를 이용하여 반도체 기판(101)의 표면을 산화시키거나, 반도체 기판(101) 상에 산화막을 증착하여 게이트 절연막을 형성할 수 있다. 게이트 절연막은 실리콘 산화막을 포함할 수 있다. 이 후, 핫 캐리어(hot carrier)의 터널링 현상을 줄이기 위하여, 게이트 절연막을 NO 또는 N₂O 분위기에서 고온으로 어닐링 하는 공정을 더 실시할 수 있다.First, an impurity for forming a well (not shown) and an impurity for controlling a threshold voltage may be implanted into the semiconductor substrate 101. Thereafter, the surface of the semiconductor substrate 101 may be oxidized using a mixed gas of O ₂ and H ₂ , or an oxide film may be deposited on the semiconductor substrate 101 to form a gate insulating film. The gate insulating film may include a silicon oxide film. Thereafter, a process of annealing the gate insulating film at a high temperature in an NO or N ₂ O atmosphere may be further performed to reduce the tunneling phenomenon of the hot carrier.

이어서, 게이트 절연막 상에 정보 저장막을 형성한다. 정보 저장막은 전하 트랩이 가능한 질화막으로 형성되거나, 폴리 실리콘막으로 형성되거나, 비정질 실리콘막으로 형성될 수 있다. 또한, 정보 저장막은 P타입 또는 N타입 불순물을 포함하는 도프트 폴리 실리콘막으로 형성할 수 있다. 이 경우, 정보 저장막은 불순물 농도가 다른 다층의 도프트 폴리 실리콘막들이 적층된 구조로 형성될 수 있다. 또한, 도프트 폴리 실리콘막의 그레인 사이즈를 줄이기 위해 도프트 폴리 실리콘막들 증착하는 동안 C, N, O등의 불순물을 주입할 수 있다.Then, an information storage film is formed on the gate insulating film. The information storage film may be formed of a nitride film capable of charge trapping, a polysilicon film, or an amorphous silicon film. Further, the information storage film may be formed of a doped polysilicon film containing P type or N type impurities. In this case, the information storage film may be formed in a structure in which a plurality of layers of doped polysilicon films having different impurity concentrations are stacked. In order to reduce the grain size of the doped polysilicon film, impurities such as C, N, and O can be implanted during the deposition of the doped polysilicon films.

이어서, 정보 저장막 및 게이트 절연막을 식각하여 반도체 기판(101)의 소자 분리 영역(미도시)을 노출시킨 후, 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치(미도시)를 형성한다. 이 후, 트렌치 내부를 절연막(미도시)으로 채우고, 절연막의 표면을 평탄화한 후, 식각 공정으로 절연막의 높이를 타겟으로 하는 높이로 낮추어 반도체 기판(101)의 활성 영역들을 분리하는 소자 분리막(미도시)을 형성한다.Subsequently, after the element isolation region (not shown) of the semiconductor substrate 101 is exposed by etching the information storage film and the gate insulating film, a device isolation region of the semiconductor substrate 101 is etched to form a trench (not shown). Thereafter, the trench is filled with an insulating film (not shown), the surface of the insulating film is planarized, and then the height of the insulating film is lowered to a target height by an etching process to separate the active regions of the semiconductor substrate 101 ).

이 후, 소자 분리막이 형성된 전체 구조 상부에 유전체막을 형성한다. 유전체막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 적층물로 형성될 수 있다. 또는 유전체막은 실리콘 산화막에 비해 고유전율를 갖는 고유전막으로 형성될 수 있다. 고유전막의 예로서, 하프늄 산화막, 탄탈륨 산화막, 지르코늄 산화막이 있다.Thereafter, a dielectric film is formed on the entire structure where the device isolation film is formed. The dielectric film may be formed of a laminate of a silicon oxide film, a silicon nitride film, and a silicon oxide film. Alternatively, the dielectric film may be formed of a high-k dielectric film having a higher dielectric constant than the silicon oxide film. Examples of the high-dielectric film include a hafnium oxide film, a tantalum oxide film, and a zirconium oxide film.

이어서, 유전체막 상부에 컨트롤 게이트용 제1 폴리 실리콘막을 형성한다. 제1 폴리 실리콘막은 N타입 또는 P타입 도펀트를 포함하는 도프트 폴리 실리콘막으로 형성될 수 있다. 이 후, 제1 폴리 실리콘막 상부에 게이트 마스크 패턴들을 형성한다. 게이트 마스크 패턴은 소자 분리막 및 활성 영역에 교차되는 방향을 따라 라인 타입으로 형성될 수 있다. 이러한 게이트 마스크 패턴들을 식각 베리어로 이용한 식각 공정으로 제1 폴리 실리콘막, 유전체막 및 정보 저장막을 식각한다. 이 때, 게이트 절연막이 더 식각될 수 있다. 이로써, 게이트 절연막 패턴(103), 정보 저장막 패턴(105), 유전체막 패턴(107), 및 제1 폴리 실리콘 패턴(109)이 적층된 적층형 게이트들(G)이 형성될 수 있다.Then, a first polysilicon film for a control gate is formed on the dielectric film. The first polysilicon film may be formed of a doped polysilicon film including N type or P type dopants. Thereafter, gate mask patterns are formed on the first polysilicon film. The gate mask pattern may be formed in a line type along the direction crossing the device isolation film and the active region. The first polysilicon film, the dielectric film, and the information storage film are etched by an etching process using these gate mask patterns as an etching barrier. At this time, the gate insulating film can be further etched. Thus, stacked gates G in which the gate insulating film pattern 103, the data storage film pattern 105, the dielectric film pattern 107, and the first polysilicon pattern 109 are stacked can be formed.

이 후, 게이트들(G) 사이의 공간을 채우며 게이트들(G)을 분리하는 제1 절연막(111)을 형성한다. 제1 절연막(111)은 산화막으로 형성될 수 있다. 이어서, 제1 절연막(111)의 표면을 평탄화하는 공정이 더 실시될 수 있다. 이 때, 게이트 마스크 패턴이 제거되어 제1 폴리 실리콘 패턴(109)의 상부면이 노출될 수 있다.Thereafter, a first insulating film 111 filling the space between the gates G and separating the gates G is formed. The first insulating layer 111 may be formed of an oxide layer. Then, a step of planarizing the surface of the first insulating film 111 may be further performed. At this time, the gate mask pattern may be removed and the upper surface of the first polysilicon pattern 109 may be exposed.

이어서, 제1 절연막(111)의 일부 두께를 더 식각하고 세정 공정을 실시한다. 이로써, 제1 절연막(111)의 높이(h2)는 게이트 패턴(G)의 높이(h1)보다 낮게 형성된다. 이에 따라, 제1 폴리 실리콘 패턴(109)이 제1 절연막(111)보다 돌출된 상태가 되어 제1 폴리 실리콘 패턴(109)의 측벽이 일부 두께 노출된다.Subsequently, a part of the thickness of the first insulating film 111 is further etched and a cleaning process is performed. The height h2 of the first insulating film 111 is formed to be lower than the height h1 of the gate pattern G. [ As a result, the first polysilicon pattern 109 protrudes from the first insulating film 111, and the sidewalls of the first polysilicon pattern 109 are partially exposed.

이어서, 제1 폴리 실리콘 패턴(109)의 표면과 제1 절연막(111)의 표면을 따라 제2 폴리 실리콘막(121)을 형성한다. 제2 폴리 실리콘막(121)은 도프트 폴리 실리콘막 또는 언도프트 폴리 실리콘막일 수 있다.Next, a second polysilicon film 121 is formed along the surface of the first polysilicon pattern 109 and the surface of the first insulating film 111. The second polysilicon film 121 may be a doped polysilicon film or an unsupported polysilicon film.

상술한 제1 절연막(111)의 식각 공정 및 세정 공정 동안 제1 폴리 실리콘 패턴(109)의 일부가 손실될 수 있다. 제2 폴리 실리콘막(121)은 제1 폴리 실리콘 패턴(109)의 손실된 양을 보상해 줄 수 있을 뿐 아니라, 후속 실리사이드화 공정 중 금속과 반응할 실리콘 양을 증대시킬 수 있다. A part of the first polysilicon pattern 109 may be lost during the etching process and the cleaning process of the first insulating film 111 described above. The second polysilicon film 121 can not only compensate for the lost amount of the first polysilicon pattern 109 but also increase the amount of silicon that will react with the metal during the subsequent silicidation process.

본 발명의 실시 예는 제2 폴리 실리콘막(121)이 제1 절연막(111)과 제1 폴리 실리콘 패턴(109) 사이의 단차를 따라 형성될 수 있도록 한다. 이를 위해 제2 폴리 실리콘막(121)은 저압 화학 기상 증착 방법(low pressure chemical vapor deposition: LP CVD) 또는 원자층 증착 방법(atomic layer deposition: ALD)으로 형성될 수 있다. 또한, 제2 폴리 실리콘막(121)의 두께는 제1 폴리 실리콘 패턴(109) 폭의 10% 내지 20%로 형성될 수 있다.The embodiment of the present invention allows the second polysilicon film 121 to be formed along the step between the first insulating film 111 and the first polysilicon pattern 109. [ For this, the second polysilicon film 121 may be formed by a low pressure chemical vapor deposition (LP CVD) method or an atomic layer deposition (ALD) method. In addition, the thickness of the second polysilicon film 121 may be 10% to 20% of the width of the first polysilicon pattern 109.

도 1b를 참조하면, 제2 폴리 실리콘막(121)에 불순물들을 주입하는 공정이 더 실시될 수 있다. 불순물 주입 각도, 불순물 주입 에너지, 불순물 종류 등은 다양하게 제어될 수 있다.Referring to FIG. 1B, a process of implanting impurities into the second polysilicon film 121 may be further performed. The impurity implantation angle, impurity implantation energy, impurity type, and the like can be controlled in various manners.

불순물을 주입하는 공정은 제2 폴리 실리콘막(121)의 일부 영역에 불순물을 주입하기 위해 실시되는 것이거나, 컨트롤 게이트 내부의 도펀트 농도를 높여 컨트롤 게이트의 전기적 특성을 개선하기 위해 실시되는 것일 수 있다. 불순물들로서 카본등의 4가 원소 또는 N타입 불순물 또는 P타입 불순물이 이용될 수 있다. 특히, 컨트롤 게이트의 전기적 특성을 개선하기 위해서 제2 폴리 실리콘막(121) 내에는 제1 폴리 실리콘 패턴(109)에 포함된 불순물과 동일한 타입의 불순물이 주입될 수 있다. 이 때, 불순물 주입 각도는 다양한 방향으로 틸트되어 제2 폴리 실리콘막(121) 내부에 불순물이 고르게 주입될 수 있도록 할 수 있다. The impurity implantation may be performed to implant impurities into a part of the second polysilicon film 121 or may be performed to improve the electrical characteristics of the control gate by increasing the dopant concentration in the control gate . As the impurities, tetravalent elements such as carbon or N type impurities or P type impurities may be used. In particular, impurities of the same type as the impurity contained in the first polysilicon pattern 109 may be implanted into the second polysilicon film 121 to improve the electrical characteristics of the control gate. At this time, the impurity implantation angle can be tilted in various directions so that impurities can be uniformly injected into the second polysilicon film 121.

제2 폴리 실리콘막(121)의 일부 영역에 불순물을 주입하기 위해서 불순물 주입 각도는 반도체 기판(101)의 표면에 대해 수직한 방향일 수 있으며, 불순물 주입 깊이는 제2 폴리 실리콘막(121)의 증착 두께(D)로 제어될 수 있다. 이때, 제2 폴리 실리콘막(121)의 불순물 주입 영역이 손상될 수 있다.The impurity implantation angle may be a direction perpendicular to the surface of the semiconductor substrate 101 in order to implant impurities into a partial region of the second polysilicon film 121, Can be controlled to the deposition thickness (D). At this time, the impurity implantation region of the second polysilicon film 121 may be damaged.

도 1c를 참조하면, 제2 폴리 실리콘막(121)을 식각하여 제1 폴리 실리콘 패턴(109)의 측벽에 제2 폴리 실리콘 패턴(121P)을 형성한다. 제2 폴리 실리콘막(121)의 식각 공정은 식각 베리어를 별도로 형성하지 않고 이하와 같은 식각 공정으로 실시될 수 있다.Referring to FIG. 1C, the second polysilicon film 121 is etched to form a second polysilicon pattern 121P on the sidewalls of the first polysilicon pattern 109. As shown in FIG. The etching process of the second polysilicon film 121 may be performed by the following etching process without separately forming the etching barrier.

일례로서, 도 1b에서 상술한 불순물 주입 공정 중 제2 폴리 실리콘막(121)의 일부 영역(이하, "제1 영역"이라 함)에 불순물이 주입된 경우, 제2 폴리 실리콘막(121)의 제1 영역을 선택적으로 식각하여 제2 폴리 실리콘 패턴(121P)을 형성할 수 있다. 여기서, 제2 폴리 실리콘 패턴(121P)은 불순물이 주입공정의 타겟이 되지 않아 불순물 주입 에너지에 의해 손상되지 않은 제2 폴리 실리콘막(121)의 제2 영역이다. 제2 폴리 실리콘막(121)의 제1 영역을 선택적으로 식각하는 공정은 NH₄OH, H₂O₂, 및 H₂O의 혼합물 또는 HNO₃를 포함하는 혼합물을 이용한 습식 식각 방식으로 실시할 수 있다.As one example, when an impurity is implanted into a partial region (hereinafter referred to as "first region") of the second polysilicon film 121 in the impurity implantation process described above with reference to FIG. 1B, The second polysilicon pattern 121P may be formed by selectively etching the first region. Here, the second polysilicon pattern 121P is a second region of the second polysilicon film 121 that is not damaged by the impurity injection energy because the impurity is not a target of the implantation process. The step of selectively etching the first region of the second polysilicon film 121 can be performed by a wet etching method using a mixture of NH ₄ OH, H ₂ O ₂ , and H ₂ O or a mixture containing HNO ₃ have.

또 다른 예로서, 반도체 기판(101)에 수직한 방향으로의 식각량이 상대적으로 많은 이방성 건식 식각 방식으로 제2 폴리 실리콘막(121)을 식각하여 제2 폴리 실리콘 패턴(121P)을 형성할 수 있다.As another example, the second polysilicon film 121 may be etched to form the second polysilicon pattern 121P by an anisotropic dry etching method in which the etching amount in the direction perpendicular to the semiconductor substrate 101 is relatively large .

도 1d를 참조하면, 제1 폴리 실리콘 패턴(109), 제2 폴리 실리콘 패턴(121P), 및 제1 절연막(111)의 표면을 따라 실리사이드화를 위한 금속막(131)을 형성한다. 금속막(131)은 코발트를 포함할 수 있다.Referring to FIG. 1D, a metal film 131 for silicidation is formed along the surfaces of the first polysilicon pattern 109, the second polysilicon pattern 121P, and the first insulating film 111. The metal film 131 may include cobalt.

금속막(131)의 상부에는 실리사이드화를 위한 후속 어닐링 공정을 실시하는 과정에서 금속막(131)이 산화되는 것을 방지하기 위한 버퍼막이 더 형성될 수 있다. 버퍼막으로서 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층물이 이용될 수 있다.A buffer film may be further formed on the metal film 131 to prevent the metal film 131 from being oxidized during a subsequent annealing process for silicidation. As the buffer film, a laminate of titanium (Ti) and titanium nitride (TiN) may be used.

도 1e를 참조하면, 금속막(131)과 제1 및 제2 폴리 실리콘 패턴(109, 121P)이 반응할 수 있도록 제1 온도로 어닐링 공정을 실시한다. 금속막(131)으로부터의 금속은 제1 온도에서 제1 및 제2 폴리 실리콘 패턴(109, 121P) 쪽으로 확산된다. 금속막(131)이 코발트로 형성된 경우, 제1 온도에서 코발트가 제1 및 제2 폴리 실리콘 패턴(109, 121P) 쪽으로 확산되어 제1 폴리 실리콘 패턴(109)의 일부와 제2 폴리 실리콘 패턴(121P)이 CoSi로 변한다. 본 발명의 실시 예에서는 제2 폴리 실리콘 패턴(121P)에 의해 금속과 반응할 수 있는 실리콘량이 확보될 수 있다. 이에 따라, 본 발명의 실시 예에서는 금속과 반응할 실리콘량이 부족하여 제1 폴리 실리콘 패턴(109) 내에서 금속의 함량이 과도하게 높은 부분이 발생하는 것을 방지할 수 있다.Referring to FIG. 1E, an annealing process is performed at a first temperature so that the metal film 131 and the first and second polysilicon patterns 109 and 121P can react with each other. The metal from the metal film 131 diffuses toward the first and second polysilicon patterns 109 and 121P at the first temperature. When the metal film 131 is formed of cobalt, cobalt diffuses toward the first and second polysilicon patterns 109 and 121P at a first temperature to form a part of the first polysilicon pattern 109 and the second polysilicon pattern 121P) changes to CoSi. In the embodiment of the present invention, the amount of silicon capable of reacting with the metal can be secured by the second polysilicon pattern 121P. Accordingly, in the embodiment of the present invention, it is possible to prevent the portion of the first polysilicon pattern 109 from being excessively high in content due to the insufficient amount of silicon to react with the metal.

이 후, 제1 및 제2 폴리 실리콘 패턴(109, 121P)과 반응하지 않은 금속막(131)을 제거한다. 이 때, 금속막(131) 상에 형성된 버퍼막 또한 제거된다. 금속막(131)의 제거 공정은 황산(H₂SO₄) 혼합물을 이용하여 실시될 수 있다. 금속과 실리콘 반응영역 중 금속막(131) 및 버퍼막의 제거 공정 시 금속의 함량이 과도하게 높은 영역이 제거될 수 있다. 그러나, 본 발명의 실시 예에서는 금속과 반응할 실리콘량을 제2 폴리 실리콘 패턴(121P)을 통해 확보하였으므로 금속과 실리콘 반응영역 중 금속의 함량이 과도하게 높은 영역의 면적을 줄일 수 있으므로 금속과 실리콘의 반응영역이 손실되는 양을 줄일 수 있다.Thereafter, the metal film 131 which has not reacted with the first and second polysilicon patterns 109 and 121P is removed. At this time, the buffer film formed on the metal film 131 is also removed. The removal process of the metal film 131 may be performed using a sulfuric acid (H ₂ SO ₄ ) mixture. The region where the metal content is excessively high can be removed during the removal process of the metal film 131 and the buffer film in the metal and silicon reaction regions. However, in the embodiment of the present invention, since the amount of silicon to be reacted with the metal is secured through the second polysilicon pattern 121P, the area of the region where the metal content is excessively high in the metal and silicon reaction regions can be reduced. It is possible to reduce the amount of loss of the reaction region of the catalyst.

이어서, 제1 온도보다 높은 제2 온도에서 어닐링 공정을 실시한다. 이로써, 제1 및 제2 폴리 실리콘 패턴(109, 121P)보다 저항이 낮은 금속 실리사이드막(141)이 형성된다. 금속 실리사이드막(141)은 제1 온도에서 형성된 CoSi가 제2 온도에서 상변이 된 CoSi₂일 수 있다. CoSi₂는 CoSi 보다 안정된 상(phase)이며, 저항이 낮다.Then, an annealing process is performed at a second temperature higher than the first temperature. Thus, a metal silicide film 141 having a resistance lower than that of the first and second polysilicon patterns 109 and 121P is formed. The metal silicide film 141 may be CoSi ₂ formed at the first temperature and CoSi 2 that is phase-changed at the second temperature. CoSi ₂ is a more stable phase than CoSi and has low resistance.

금속 실리사이드막(141)은 제2 폴리 실리콘 패턴(121P)과 반응하여 형성된 부분과, 제2 폴리 실리콘 패턴(121P)에 인접한 제1 폴리 실리콘 패턴(109)의 제1 영역과 반응하여 형성된 부분을 포함한다. 제1 절연막들(111) 사이의 제1 폴리 실리콘 패턴의 제2 영역(109a)은 금속과 반응하지 않고 잔류할 수 있다. 금속 실리사이드막(141)은 제1 폴리 실리콘 패턴(109)의 측벽에 형성된 제2 폴리 실리콘 패턴(121P)과 반응하는 부분을 포함하므로 제1 폴리 실리콘 패턴의 제2 영역(109a)의 폭(W1)보다 넓은 폭(W2)으로 형성된 상부면을 갖는다. 제1 폴리 실리콘 패턴의 제2 영역(109a)과 금속 실리사이드막(141)은 컨트롤 게이트 패턴(CG)으로 이용될 수 있다.The metal silicide film 141 is formed by reacting a portion formed by reaction with the second polysilicon pattern 121P and a first region of the first polysilicon pattern 109 adjacent to the second polysilicon pattern 121P . The second region 109a of the first polysilicon pattern between the first insulating films 111 can remain without reacting with the metal. Since the metal silicide film 141 includes a portion reacting with the second polysilicon pattern 121P formed on the sidewall of the first polysilicon pattern 109, the width W1 of the second region 109a of the first polysilicon pattern And a width W2 larger than the width W2. The second region 109a of the first polysilicon pattern and the metal silicide film 141 can be used as the control gate pattern CG.

상술한 바와 같이 금속 실리사이드막(141)이 제1 폴리 실리콘 패턴의 제2 영역(109a)보다 넓은 폭(W2)을 가지므로 금속 실리사이드막(141)의 용적을 확보하여 컨트롤 게이트 패턴(CG)의 저항을 줄일 수 있다. 또한, 본 발명의 실시 예에서는 금속과 실리콘 반응영역 중 금속의 함량이 과도하게 높은 영역의 면적을 줄여서 금속막(131)의 제거 공정 동안 손실되는 금속과 실리콘 반응영역의 면적을 줄일 수 있다. 이로써, 본 발명의 실시 예는 금속과 실리콘 반응영역이 손실되어 컨트롤 게이트 패턴(CG)이 부러지는 현상을 줄일 수 있으므로 반도체 메모리 소자의 동작 불량을 줄일 수 있다.Since the metal silicide film 141 has a width W2 wider than the second region 109a of the first polysilicon pattern as described above, the volume of the metal silicide film 141 is ensured, The resistance can be reduced. Further, in the embodiment of the present invention, the area of the region where the metal content is excessively high in the metal and silicon reaction regions is reduced, thereby reducing the area of the metal and silicon reaction regions lost during the process of removing the metal film 131. Thus, the embodiment of the present invention can reduce the breakage of the control gate pattern CG due to the loss of the metal and silicon reaction regions, thereby reducing the malfunction of the semiconductor memory device.

도 1f를 참조하면, 금속 실리사이드막(141)을 식각 베리어로 이용한 식각 공정으로 제1 절연막(111)을 식각하여 리세스 영역(151)을 형성한다. 제1 절연막(111)은 HF 혼합물을 이용하여 식각될 수 있다. 제1 절연막(111)의 식각 공정은 습식 또는 건식 방식으로 실시될 수 있다.Referring to FIG. 1F, the recess 151 is formed by etching the first insulating layer 111 by an etching process using the metal silicide layer 141 as an etching barrier. The first insulating film 111 may be etched using an HF mixture. The etching process of the first insulating film 111 may be performed by a wet process or a dry process.

도 1g를 참조하면, 리세스 영역(151)이 형성된 전체 구조 상부에 제2 절연막(161)을 형성한다. 제2 절연막(161)은 산화막으로 형성될 수 있다.Referring to FIG. 1G, a second insulating layer 161 is formed on the entire structure where the recessed region 151 is formed. The second insulating layer 161 may be formed of an oxide layer.

제2 절연막(161)을 형성하기 위한 증착 공정 동안, 리세스 영역(151)이 채워지기 전에 서로 이웃한 금속 실리사이드막들(141) 사이의 영역이 먼저 채워져서 리세스 영역(151) 내부에 에어-갭(171)이 형성될 수 있다. 이는 금속 실리사이드막(141)의 상부 폭이 제2 폴리 실리콘 패턴(121P)에 의해 넓게 형성되었기 때문에 가능하다.During the deposition process for forming the second insulating film 161, the region between the neighboring metal silicide films 141 is first filled before the recessed region 151 is filled, A gap 171 may be formed. This is possible because the top width of the metal silicide film 141 is formed broad by the second polysilicon pattern 121P.

에어-갭(171)은 서로 이웃한 정보 저장막 패턴(105) 간 기생 캐패시터와 서로 이웃한 컨트롤 게이트(CG) 간 기생 캐패시터를 줄일 수 있다.
The air-gap 171 can reduce parasitic capacitances between neighboring information storage film patterns 105 and parasitic capacitors between neighboring control gates CG.

도 2는 본 발명의 실시 예에 따른 메모리 시스템을 나타낸 구성도이다.2 is a block diagram illustrating a memory system according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시예에 따른 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다. Referring to FIG. 2, a memory system 1100 according to an embodiment of the present invention includes a non-volatile memory element 1120 and a memory controller 1110.

비휘발성 메모리 소자(1120)는 도 1a 내지 도 1g에서 상술한 공정을 통해 형성된 반도체 메모리 소자를 포함한다. 또한, 비휘발성 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.Nonvolatile memory element 1120 includes a semiconductor memory element formed through the process described above with reference to FIGS. 1A through 1G. In addition, the non-volatile memory element 1120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(1110)는 비휘발성 메모리 소자(1120)를 제어하도록 구성되며, SRAM(1111), CPU(1112), 호스트 인터페이스(1113), ECC(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 비휘발성 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 비휘발성 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM 등을 더 포함할 수 있다.The memory controller 1110 is configured to control the non-volatile memory element 1120 and may include an SRAM 1111, a CPU 1112, a host interface 1113, an ECC 1114, a memory interface 1115 . The SRAM 1111 is used as an operation memory of the CPU 1112 and the CPU 1112 performs all control operations for data exchange of the memory controller 1110 and the host interface 1113 is connected to the memory system 1100 And a host computer. The ECC 1114 also detects and corrects errors contained in the data read from the non-volatile memory element 1120 and the memory interface 1115 performs interfacing with the non-volatile memory element 1120. In addition, the memory controller 1110 may further include a ROM or the like for storing code data for interfacing with a host.

이와 같이, 구성을 갖는 메모리 시스템(1100)은 비휘발성 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
Thus, the memory system 1100 having the configuration can be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 1120 and the controller 1110 are combined. For example, if the memory system 1100 is an SSD, the memory controller 1110 may be connected to the external (e.g., via a USB), MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, For example, a host).

도 3은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 나타내는 구성도이다.3 is a configuration diagram illustrating a computing system according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.3, a computing system 1200 according to an embodiment of the present invention includes a CPU 1220 electrically coupled to a system bus 1260, a RAM 1230, a user interface 1240, a modem 1250, a memory 1250, System 1210 shown in FIG. In addition, when the computing system 1200 is a mobile device, a battery for supplying an operating voltage to the computing system 1200 may be further included, and an application chipset, a camera image processor (CIS), a mobile deem, .

메모리 시스템(1210)은 앞서 도 2를 참조하여 설명한 바와 같이, 비휘발성 메모리(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
The memory system 1210 may be comprised of a nonvolatile memory 1212 and a memory controller 1211, as described above with reference to FIG.

101 : 반도체 기판 103 : 게이트 절연막 패턴
105 : 정보 저장막 패턴 107 : 유전체막 패턴
109 : 제1 폴리 실리콘 패턴 121 : 제2 폴리 실리콘막
121P: 제2 폴리 실리콘 패턴 111 : 제1 절연막
141 : 금속 실리사이드막 151: 리세스 영역
161: 제2 절연막 171: 에어-갭101: semiconductor substrate 103: gate insulating film pattern
105: information storage film pattern 107: dielectric film pattern
109: first polysilicon pattern 121: second polysilicon film
121P: second polysilicon pattern 111: first insulating film
141: metal silicide film 151: recessed region
161: second insulating film 171: air-gap

Claims

Forming first polysilicon patterns on a substrate;
Forming a first insulating layer having a height lower than the first polysilicon patterns between the first polysilicon patterns;
Forming a second polysilicon pattern on a sidewall of the first polysilicon pattern; And
And forming a metal silicide film by siliciding the second polysilicon pattern and the first polysilicon pattern.

The method according to claim 1,
Wherein forming the second polysilicon pattern comprises:
Depositing a second polysilicon film along the surface of the first polysilicon pattern and the first insulating film;
Implanting an impurity into the second polysilicon film; And
And selectively etching the impurity-implanted region of the second polysilicon film.

3. The method of claim 2,
Wherein the step of selectively etching the impurity-implanted region of the second polysilicon film is performed using a mixture of NH ₄ OH, H ₂ O ₂ , and H ₂ O, or HNO ₃ .

The method according to claim 1,
Wherein forming the second polysilicon pattern comprises:
Depositing a second polysilicon film along the surface of the first polysilicon pattern and the first insulating film; And
And etching the second polysilicon film by an anisotropic dry etching method.

The method according to claim 1,
Forming a recess region in the first insulating layer by etching the first insulating layer using the metal silicide layer as an etching barrier;
And forming a second insulating film on the entire structure where the metal silicide film and the recessed region are formed such that an air gap is defined in the recessed region.