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KR20140081859A - 웨이러 레벨 적용된 rf 실드 - Google Patents

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KR20140081859A
KR20140081859A KR1020147012477A KR20147012477A KR20140081859A KR 20140081859 A KR20140081859 A KR 20140081859A KR 1020147012477 A KR1020147012477 A KR 1020147012477A KR 20147012477 A KR20147012477 A KR 20147012477A KR 20140081859 A KR20140081859 A KR 20140081859A
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KR
South Korea
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wafer
integrated circuit
shield
metal layer
resinous
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Withdrawn
Application number
KR1020147012477A
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English (en)
Inventor
데이비드 클락
시어도어 지 테시에
Original Assignee
플립칩 인터내셔날, 엘.엘.씨
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Publication date
Application filed by 플립칩 인터내셔날, 엘.엘.씨 filed Critical 플립칩 인터내셔날, 엘.엘.씨
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Abstract

본 발명개시에 따른 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법의 일 실시예는, 단일화 전에 전면 및 후면을 갖는 웨이퍼 레벨 집적 회로 컴포넌트 웨이퍼를 제공하는 단계; 웨이퍼의 후면 상에 수지 금속층을 도포하는 단계; 및 웨이퍼를 개별 RF 실드 컴포넌트들로 분리하는 단계를 포함한다. 이러한 후면 상의 수지 금속층은, 단일화 이후에, 즉, 개별 RF 실드 컴포넌트들로의 웨이퍼의 분리 이후에, RF 실드의 역할을 효과적으로 한다.

Description

웨이러 레벨 적용된 RF 실드{WAFER LEVEL APPLIED RF SHIELDS}
관련 출원에 대한 상호 참조
본 출원은 발명의 명칭이 "Wafer Level Applied RF Shields"이며, 2011년 10월 13일자에 출원된 미국 가특허 출원 번호 제61/546,862호의 우선권을 주장하고, 이 내용은 참조에 의해 그 전체가 본 명세서에 통합된다.
기술분야
본 발명개시는 일반적으로 반도체 칩의 형성에 관한 것으로, 보다 구체적으로, 임베딩된 다이 패키지들의 능동, 수동 또는 개별 컴포넌트들을 위한 온칩 RF 실드의 생성 방법 및 구조물에 관한 것이다.
특정한 전자 패키징 애플리케이션들에서, 전자기 방해(Electro-Magnetic Interference; EMI)의 소스로부터 디바이스 및 시스템 회로를 보호하는 것은 반드시 해야 한다. 또한, 상기 디바이스 및 시스템 회로가 그 외부의 시스템들에 EMI 방사선을 전송하지 않는 것을 보장하는 것도 중요하다. 이로써, 특정한 전자기적 환경 내에서 의도한 바와 같이 동작하도록 이와 같은 시스템들의 능력을 보장한다.
EMI의 스퓨리어스 소스(spurious source)는 전체 시스템 또는 집적 회로 성능 저하(예를 들어, 스루 노이즈, 크로스 토크 및 감소된 신호대잡음비)로 이어질 수 있다. EMI는 혼합 신호 회로에서 특히 문제가 된다.
EMI 문제는 통상적으로 무선 주파수(Radio Frequency; RF) 실드에 의해 해결되고, 이에 의해, 문제의 회로는 전용 금속 RF 실드에 의해 덮인다. EMI 신호 소스와 시스템 회로 사이의 전도성 및 접지 실드(패러데이 실드로도 공지됨)는, EMI 유도된 변위 전류를 접지에 직접 라우팅함으로써, 이러한 잡음을 제거할 것이다.
이와 같은 RF 실드는 일반적으로 표면 실장 기술(Surface Mount Technology; SMT)에 의해 시스템의 인쇄 배선 기판(printed wiring board; PWB) 상에 장착되고, 능동, 수동 또는 개별 디바이스들과 같은 단일 또는 다수의 컴포넌트들을 둘러쌀 수 있다.
임베딩된 다이 패키징 애플리케이션들에서, RF 실드는 특히 도전적이다. 종래의 표면 장착 RF 실드의 이용은 PWB 라우팅 설계에 제약을 가할 수 있고, EMI에 민감한 컴포넌트 위 또는 근처에 금지 구역을 부과할 수 있다.
임베딩된 다이 애플리케이션들에서, 임베딩된 컴포넌트(들) 바로 위의 PWB 외부 표면 영역이 추가의 컴포넌트 집단 및 통합을 위해 이용 가능했다면, 이것은 매우 바람직했을 것이다. 낮은 부가가치의 RF 실드 컴포넌트들로 이러한 가치 있는 표면 영역 물적 재산을 소비하는 것은 바람직하지 않다.
일부 PWB 설계에서, 전체 PWB 층이 디지털 또는 아날로그 접지면을 제공하기 위해 전용으로 사용될 수 있으므로, 컴포넌트에 추가의 EMI 보호를 제공할 수 있다. EMI 보호를 위해 전체 PWB 층을 전용으로 사용하는 것은 비용이 많이 드는 해결책일 수 있고, 이와 같은 추가의 층은 EMI 보호된 구역에 라우팅이 배치되지 못하게 한다.
표면 장착 PWB 또는 다른 RF 실드는 통상적으로 기존의 PWB 회로를 통해 시스템의 전기적 접지면에 접속된다.
표면 장착 RF 실드는 통상적으로 PWB 표면 상에 가장 높은 지점을 형성한다. 그러므로, RF 실드는 보통 전체 패키지 또는 제품 두께를 제한할 수 있다.
표면 장착 RF 실드는 실드의 주변부 주위에 만들어진 PWB에 대한 콘택을 갖는 민감한 컴포넌트들을 완전히 캡슐화하여, 컴포넌트 또는 시스템 풋프린트를 증가시키는 경향이 있다. 게다가, 표면 장착 RF 실드는 전체 칩 패키지 모양의 휨 현상을 발생시킬 수 있다.
본 발명개시에 따른 방법은 상기 언급된 결함들을 다룬다. 본 발명개시에 따른 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법의 일 실시예는, 단일화 전에 전면(front side) 및 후면(back side)을 갖는 웨이퍼 레벨 집적 회로 컴포넌트 웨이퍼를 제공하는 단계; 웨이퍼의 후면 상에 수지 금속층을 도포하는 단계; 및 웨이퍼를 개별 RF 실드 컴포넌트들로 분리하는 단계를 포함한다. 이러한 후면 상의 수지 금속층은 웨이퍼 상의 컴포넌트들에 대한 RF 실드의 역할을 효과적으로 한다. 바람직하게, 수지 금속층은 금속 포일(metal foil)을 포함하고, 또한 수지 금속층의 외부 표면 상에 평면 구리 포일을 가질 수 있다.
본 발명개시에 따른 다른 실시예는, 전면 및 후면을 갖는 웨이퍼 레벨 집적 회로 컴포넌트 웨이퍼 및 적어도 웨이퍼의 후면 상에 형성된 수지 금속층으로부터 절단된 집적 회로 칩이다. 웨이퍼는 또한 웨이퍼의 전면 상의 컴포넌트들 위에 수지 금속층을 가질 수 있다. 바람직하게, 수지 금속층은 금속 포일을 포함한다. 바람직하게, 이러한 금속 포일은 금속 포일의 외부 표면 상에 구리 포일이 있다. 칩 상의 수지 금속층은 수지 구리 포일(resin copper foil; RCF) 층일 수 있다. 이와 같은 실시예에서, RCF 층은 웨이퍼의 적어도 하나의 컴포넌트 위의 웨이퍼의 후면 상에 도포된 전도성 페이스트이다. 이러한 전도성 페이스트는 또한 웨이퍼 상의 다른 컴포넌트 위의 웨이퍼의 전면 상에 도포될 수도 있다.
본 발명개시의 더욱 완전한 이해를 위해, 이제 다음의 도면들을 참조한다.
도 1은 종래의 EMI 보호된 인쇄 배선 기판(PWB)의 개략적인 횡단면도이다.
도 2a는 본 발명개시에 따른 임베딩 가능한 전자 집적 회로 컴포넌트의 개략적인 횡단면도이다.
도 2b는 본 발명개시에 따른 웨이퍼 레벨 칩 스케일 패키지 포맷에서의 도 2a에 도시된 전자 컴포넌트의 개략적인 횡단면도이다.
도 3은 본 발명개시에 따른 임베딩된 칩 패키징 구성을 통한 개략적인 횡단면도이다.
본 발명개시는 다수의 전자 패키징 포맷 및 애플리케이션에서 이용하기 위해 RF 실드의 웨이퍼 레벨 적용을 위한 저비용 방법을 제공한다. 이 방법은 고수율 웨이퍼 레벨 적용된 RF 실드를 제공하기 위해 임베딩된 다이 패키지 애플리케이션에서 특히 유용하다.
도 1은 인쇄 배선 기판(PWB) 상의 통상적인 EMI 실드 시스템을 나타낸다. 표면 장착 개별 컴포넌트들(110)과 함께 단일 또는 다수의 능동 및/또는 수동 컴포넌트들(100)이 전자 시스템을 형성하기 위해 이용될 수 있다. 이러한 컴포넌트들은 통상적인 인쇄 회로 또는 배선 기판(120) 상에 장착된다. 이러한 컨포넌트들 간의 전기적 접속은 표준 PWB 관통 비아(130) 및 재배선 트랙(140)을 이용하여 만들어진다. 통상적인 SMT 기판 장착 RF 실드(150)는 시스템 컴포넌트들을 커버하고, PWB 회로를 통해 전기적 접지(160)에 접속된다. 이러한 RF 실드는 통상적으로 컴포넌트들(170)의 주변부 주위의 PWB에 솔더링되거나 접착될 수 있다.
도 2a는 본 발명개시에 따라, 웨이퍼 레벨 제조 이후 및 단일화 전에, 즉, 개별 컴포넌트들로의 분리 전에, 임베딩 가능한 전자 집적 회로 컴포넌트 웨이퍼(200)를 나타낸다. 컴포넌트 웨이퍼(200)는 복수의 집적 회로 컴포넌트들을 포함하고, 또한 인쇄 배선 기판으로의 전기적 접속을 위한 정의된 패드(220)를 갖는 전면(210)의 집적 회로를 포함한다. RCF 층으로 불리는, 구리 포일(240)과 함께 수지(230)의 층이 웨이퍼 레벨에 도포되어, 디바이스 단일화 전에 온칩 준비 RF 실드를 형성한다.
본 발명개시에 따른 공정은, (1) 웨이퍼 파운드리로부터의 단일화 전에 웨이퍼 레벨 컴포넌트 웨이퍼를 제공하는 동작; (2) 적어도 웨이퍼의 후면에 수지 금속 포일층을 도포하는 동작; 및 (3) 실드된 웨이퍼를 개별 컴포넌트로 분리하는 동작을 포함한다. 바람직하게, 포일층은 구리이다. 그러나, 금, 은, 은 합금, 또는 구리 합금과 같은 다른 전기적 전도성 금속들이 대안적으로 이용될 수 있다.
도 2b는 도 2a에서와 같이 컴포넌트 후면 상에 형성된 웨이퍼 레벨 적용된 RF 실드를 갖는 웨이퍼 레벨 칩 스케일 패키지 포맷의 전자 컴포넌트(200)를 나타낸다. 도시된 칩 스케일 패키지(chip scale package; CSP) 포맷에서, 구리 페이스트가 채워진 관통 비아(250)가 RF 실드층과 벌크 반도체 기판 사이에 전기적 접지 접속을 제공한다.
도 3은 도 2에 도시된 바와 같이 생성된 EMI 실드된 컴포넌트(300)를 통합하는 임베딩된 다이 패키지 구성(250)을 나타낸다. 도시된 바와 같이 능동, 수동, 또는 개별 컴포넌트(들)(300)이 PWB 기판(310) 내에 임베딩된다. 패키지(250)는 또한 표면 장착된 능동 또는 수동 IC들(320) 및 동반된 개별 컴포넌트들(330)을 갖는다. 임베딩된 컴포넌트(300)와 표면 장착된 컴포넌트들(320 및 330) 사이의 전기적 접속은 종래의 관통 비아(340) 및 재분배 라인(350)을 이용하여 만들어진다. 임베딩된 컴포넌트(300)는 온칩 RF 실드를 형성하는 후면 RCF 층(360)을 포함한다. 온칩 RF 실드는 기존의 PWB 회로를 통해 시스템 접지면(370)에 접속된다.
본 발명개시에 따른 웨이퍼 레벨 RF 실드는 상당한 공정 비용 또는 복잡성을 추가하지 않고 다양한 웨이퍼 레벨 RF 실드 해결책, 설계, 두께 및 기하학적 구조에 이용될 수 있다.
일부 애플리케이션에서, EMI 보호용의 수지 금속 포일(RCF) 층이 또한 웨이퍼 레벨 웨이퍼의 전면에 도포될 수 있어, 컴포넌트를 완전히 캡슐화할 수 있다. RCF 층은 RF 실드를 제공하기 위해서, 또한 전기적으로 전도성이 있는, 구리 이외의 다른 금속 합금을 이용할 수 있다. 따라서, 본 발명개시에 따라, 단일화 이후에, 개별적 컴포넌트는 국부적 EMI 보호에 이용하기 위한 전용 RF 실드 피처를 포함한다. 수지 구리 포일층은 EMI 소스로부터의 유도된 잡음 전류를 시스템 전기적 접지에 전도시키는데 이용된다.
본 발명개시에 따라 구성된 RF 실드된 컴포넌트는 특히 플립칩 패키지, 시스템-인-패키지, 임베딩된 다이 패키지 및 다른 멀티다이, 멀티 개별 3D 패키지를 포함하는 다양한 최종 컴포넌트 패키징 포맷들에 적용 가능하지만, 이들로 제한되지 않는다. 이러한 방법은 임베딩된 다이 패키지에 특히 바람직하다.
본 명세서에 기술된 방법은 임베딩된 다이 패키지 내의 컴포넌트 부착을 개선하고, 임베딩된 다이 애플리케이션 내의 집적 회로 층들로부터의 아웃개싱을 개선한다. RCF EMI 실드층은 특정한 RF 주파수 필터링 요구 사항에 적합한 패턴층 또는 컴포멀층일 수 있다. 수지층은 감소된 용량성 결합 EMI 소스를 이용하는 것을 돕기 위해 하이-k(high-k) 물질 속성을 이용하여 선택될 수 있다.
이러한 방법은 최신의 전기 도금 온칩 대안에 비해 저비용 해결책을 제공하고, 방열을 이용하는 것도 도울 수 있다. 게다가, 본 발명개시에 따른 온칩 RF 실드는 외부에 적용된 RF 실드의 이용으로 달리 발생할 수 있는 잠재적인 전체 패키지 휨 현상을 제거한다. 더욱이, 온칩 RF 실드는 표면 장착 구성에 이용될 수 있고, 이에 의해, 접지 신호가 후면 와이어본딩 부착을 통해 제공된다. 모든 대안 및 특징들 모두는 변형을 예시하고, 이러한 변형은 본 발명개시의 의미 및 넓은 범위 내에 있고 다음의 특허청구 범위에서 예시될 수 있다.

Claims (10)

  1. 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법에 있어서,
    전면(front side) 및 후면(back side)을 갖는 웨이퍼 레벨 집적 회로 컴포넌트 웨이퍼를 제공하는 단계;
    적어도 상기 웨이퍼의 후면 상에 수지 금속층을 도포하는 단계; 및
    상기 웨이퍼를 개별 RF 실드 컴포넌트들로 분리하는 단계
    를 포함하는 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법.
  2. 제 1 항에 있어서, 상기 수지 금속층은 금속 포일(metal foil)을 위에 포함하는 것인, 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법.
  3. 제 1 항에 있어서, 상기 수지 금속층은 상기 수지 금속층의 외부 표면 상에 평면 구리 포일을 포함하는 것인, 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법.
  4. 제 1 항에 있어서, 상기 수지 금속층은 구리, 금, 은, 금 합금, 및 구리 합금으로 구성된 그룹으로부터 선택되는 것인, 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법.
  5. 제 1 항에 있어서, 상기 수지 금속층은 페이스트(paste)로서 도포되는 것인, 집적 회로 칩 상에 온칩 RF 실드를 형성하는 방법.
  6. 집적 회로 칩에 있어서,
    전면 및 후면을 갖는 웨이퍼 레벨 집적 회로 컴포넌트 웨이퍼; 및
    적어도 상기 웨이퍼의 후면 상에 형성된 수지 금속층
    을 포함하는 집적 회로 칩.
  7. 제 6 항에 있어서, 상기 수지 금속층은 금속 포일을 포함하는 것인, 집적 회로 칩.
  8. 제 7 항에 있어서, 상기 금속 포일은 상기 금속 포일의 외부 표면 상에 구리 포일을 갖는 것인, 집적 회로 칩.
  9. 제 6 항에 있어서, 상기 수지 금속층은 수지 구리 포일(resin copper foil; RCF) 층인 것인, 집적 회로 칩.
  10. 제 9 항에 있어서, 상기 RCF 층은 상기 웨이퍼 상의 적어도 하나의 컴포넌트 위의 상기 웨이퍼의 후면 상의 페이스트인 것인, 집적 회로 칩.
KR1020147012477A 2011-10-13 2012-10-09 웨이러 레벨 적용된 rf 실드 Withdrawn KR20140081859A (ko)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140091440A1 (en) * 2012-09-29 2014-04-03 Vijay K. Nair System in package with embedded rf die in coreless substrate
US9484313B2 (en) * 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
CN103415136B (zh) * 2013-07-19 2016-12-28 广东威创视讯科技股份有限公司 一种抗电磁干扰的电路板
US11195787B2 (en) 2016-02-17 2021-12-07 Infineon Technologies Ag Semiconductor device including an antenna
US10229887B2 (en) 2016-03-31 2019-03-12 Intel Corporation Systems and methods for electromagnetic interference shielding
US10068854B2 (en) * 2016-10-24 2018-09-04 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
US11183460B2 (en) 2018-09-17 2021-11-23 Texas Instruments Incorporated Embedded die packaging with integrated ceramic substrate
US11031332B2 (en) 2019-01-31 2021-06-08 Texas Instruments Incorporated Package panel processing with integrated ceramic isolation
US20230245978A1 (en) * 2022-02-01 2023-08-03 Skyworks Solutions, Inc. Shielded wafer level chip scale package with shield connected to ground with vias through die
CN117260062A (zh) 2022-06-14 2023-12-22 宝山钢铁股份有限公司 一种低镍高锰奥氏体耐磨钢焊丝盘条及焊丝

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2554040Y2 (ja) * 1991-11-07 1997-11-12 株式会社ミツバ 電子部品取付構造
JP3082905B2 (ja) * 1997-01-28 2000-09-04 富士通電装株式会社 チップ・オン・ボード遮蔽構造およびその製造方法
JP2006059839A (ja) * 2004-08-17 2006-03-02 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
CN100514616C (zh) * 2006-08-29 2009-07-15 欣兴电子股份有限公司 内埋式芯片封装制程及具有内埋芯片的电路基板
US7701040B2 (en) * 2007-09-24 2010-04-20 Stats Chippac, Ltd. Semiconductor package and method of reducing electromagnetic interference between devices
US7772046B2 (en) * 2008-06-04 2010-08-10 Stats Chippac, Ltd. Semiconductor device having electrical devices mounted to IPD structure and method for shielding electromagnetic interference
JP2010219210A (ja) * 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法

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