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KR20160030823A - 반도체 장치 - Google Patents

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KR20160030823A
KR20160030823A KR1020150019470A KR20150019470A KR20160030823A KR 20160030823 A KR20160030823 A KR 20160030823A KR 1020150019470 A KR1020150019470 A KR 1020150019470A KR 20150019470 A KR20150019470 A KR 20150019470A KR 20160030823 A KR20160030823 A KR 20160030823A
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KR
South Korea
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semiconductor layer
layer
electrode
semiconductor device
region
Prior art date
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Application number
KR1020150019470A
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Inventor
도모코 마츠다이
츠네오 오구라
분고 다나카
Original Assignee
가부시끼가이샤 도시바
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Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 실시 형태는, 소자 파괴의 억제를 가능하게 하는 반도체 장치를 제공한다.
실시 형태에 의하면, 제1 전극과, 상기 제1 전극의 상방에 형성된 제1 도전형 제1 반도체층과, 제2 전극과, 제1 영역 내이며 상기 제1 전극 상에 형성된 제2 도전형 제2 반도체층과, 상기 제1 영역 내이며 상기 제1 반도체층 위에 형성된 상기 제2 도전형 제3 반도체층과, 상기 제3 반도체층 위에 선택적으로 형성된 상기 제1 도전형 제4 반도체층과, 상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층 내에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 제1 영역과 인접하는 제2 영역 내이며 상기 제1 전극 상에 형성된 상기 제1 도전형 제5 반도체층과, 상기 제2 영역 내이며 상기 제1 반도체층 위에 형성된 상기 제2 도전형 제6 반도체층과, 상기 게이트 절연막 및 상기 제6 반도체층의 저부보다도 상기 제1 전극측에 위치하는 저부를 갖는 제2 도전형 제7 반도체층을 갖는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
본 출원은 일본 특허 출원 제2014-185706호(출원일: 2014년 9월 11일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 상기 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
최근 들어, IGBT(Insulated Gate Bipolar Transistor)와 다이오드를 동일한 기판에 형성한 RC-IGBT(Reverse Conducting-IGBT)의 개발이 활발히 행해지고 있다. IGBT 구조의 하나로서는, 게이트 영역을 트렌치형으로 하는 구조를 들 수 있다. p형 베이스층을 관통하도록 트렌치를 파고, 트렌치 측벽에 산화막을 형성하여 게이트 산화막으로 한다. 또한 게이트 산화막의 내측에 전극 재료를 매립하고, 트렌치부를 게이트 영역으로서 이용하는 구조이다. 트렌치 구조의 IGBT는, 소자 상부에 게이트 산화막과 게이트 전극을 퇴적한 플레이너 구조를 사용했을 경우보다 채널부를 밀(密)하게 형성하는 것이 가능하여, 전류 밀도를 증가시킬 수 있다.
그러나 소자 내에 트렌치를 형성하는 구조에는 과제도 있다. 인접하는 트렌치끼리의 거리가 긴 경우나 종단부 영역 근방의 트렌치에서는, 역방향 바이어스 상태에서 트렌치 저부에 전계 집중이 발생하여, 정내압 저하나 소자 파괴가 발생한다. 따라서 트렌치끼리의 거리가 긴 개소나 종단부 영역 근방의 트렌치는, 그 저부를 불순물 농도가 큰 확산층으로 덮거나 하여 전계 집중되지 않도록 하는 등의 연구가 되어 왔다.
그러나 RC-IGBT에서는 IGBT와 다이오드를 동일한 기판 상에 형성하기 때문에, IGBT와 다이오드가 인접하는 개소가 반드시 존재한다. 이 인접부에 IGBT의 트렌치가 배치됨으로써, 전계 집중 개소가 발생한다. 다이오드에도 트렌치를 형성하는 경우에는, IGBT, 다이오드 인접 개소에서의 전계 집중은 회피되지만, 특성 개선의 목적 등에서 다이오드를 플레이너 구조로 했을 경우에는, 인접부에서의 전계 집중을 회피하기 위한 방법이 요망된다.
본 발명의 실시 형태는, 소자 파괴의 억제를 가능하게 하는 반도체 장치를 제공한다.
실시 형태에 의하면, 제1 전극과, 상기 제1 전극의 상방에 형성된 제1 도전형 제1 반도체층과, 상기 제1 반도체층의 상방에 형성된 제2 전극과, 상기 제1 전극과 상기 제1 반도체층 사이의 제1 영역 내이며 상기 제1 전극 상에 형성된 제2 도전형 제2 반도체층과, 상기 제2 전극과 상기 제1 반도체층 사이의 상기 제1 영역 내이며 상기 제1 반도체층 위에 형성된 상기 제2 도전형 제3 반도체층과, 상기 제3 반도체층 위에 선택적으로 형성된 상기 제1 도전형 제4 반도체층과, 상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층 내에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 제1 전극과 상기 제1 반도체층 사이의 상기 제1 영역과 인접하는 제2 영역 내이며 상기 제1 전극 상에 형성된 상기 제1 도전형 제5 반도체층과, 상기 제2 전극과 상기 제1 반도체층 사이의 상기 제2 영역 내이며 상기 제1 반도체층 위에 형성된 상기 제2 도전형 제6 반도체층과, 상기 제1 반도체층 및 상기 제6 반도체층 내에 위치하고, 상기 게이트 절연막 및 상기 제6 반도체층의 저부보다도 상기 제1 전극측에 위치하는 저부를 갖는 제2 도전형 제7 반도체층을 갖는 반도체 장치가 제공된다.
본 발명에 의하면, 소자 파괴의 억제를 가능하게 하는 반도체 장치가 제공된다.
도 1은 제1 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 2는 제2 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 3은 횡축에, 도 2에 도시하는 거리 L을 취하고, 종축에 IGBT의 정내압을 취하여, 제2 실시 형태에 따른 반도체 장치의 정내압을 예시하는 그래프이다.
도 4는 제3 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 5는 제4 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 6은 제4 실시 형태의 변형예 1에 따른 반도체 장치를 예시하는 단면도이다.
도 7은 제4 실시 형태의 변형예 2에 따른 반도체 장치를 예시하는 단면도이다.
도 8은 제5 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 9는 제5 실시 형태의 변형예에 따른 반도체 장치를 예시하는 단면도이다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.
(제1 실시 형태)
제1 실시 형태에 대하여 설명한다.
도 1은 본 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
본 실시 형태에 따른 반도체 장치는 RC-IGBT이다.
우선 본 실시 형태에 따른 반도체 장치의 구성에 대하여 설명한다.
도 1에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(1)는 다이오드 영역 R1과 IGBT 영역 R2를 갖는다. 그리고 반도체 장치(1)에 있어서는, 캐소드 전극(101)이 형성되고, 캐소드 전극(101) 상에 n+형 불순물이 형성된 n+형 캐소드층(102) 및 p+형 불순물이 형성된 p+형 드레인층(103)이 형성되어 있다. 캐소드층(102)은 다이오드 영역 R1 내에 형성되고, 드레인층(103)은 IGBT 영역 R2 내에 형성되어 있다. 다이오드 영역 R1과 IGBT 영역 R2는 경계면(111)을 개재하여 인접하고 있다. 즉, 캐소드층(102)과 드레인층(103)은 경계면(111)을 개재하여 인접하고 있다.
캐소드층(102) 및 드레인층(103) 상에는, n형 버퍼층(104)이 다이오드 영역 R1과 IGBT 영역 R2에 연속하여 형성되어 있다. 버퍼층(104) 상에는 n-형 제1 베이스층(105)이 형성되어 있다.
n+형 캐소드층(102)의 실효적인 불순물 농도는 n형 버퍼층(104)의 실효적인 불순물 농도보다도 높고, n형 버퍼층(104)의 실효적인 불순물 농도는 n-형 제1 베이스층(105)의 실효적인 불순물 농도보다도 높다.
또한 본 명세서에 있어서 「실효적인 불순물 농도」란, 반도체 재료의 도전성에 기여하는 불순물의 농도를 말하며, 도너로 되는 불순물과 억셉터로 되는 불순물의 양쪽이 포함되어 있는 경우에는, 그 상쇄분을 제외한 농도를 말한다.
IGBT 영역 R2에 있어서, 제1 베이스층(105) 상에는 p-형 제2 베이스층(121)이 형성되어 있다. 제2 베이스층(121) 상의 일부에는 p+형 제1 콘택트층(122)이 형성되어 있다. 제2 베이스층(121) 상의 제1 콘택트층(122)이 형성되어 있지 않은 부분에는, n+형 소스층(123)이 형성되어 있다. p+형 제1 콘택트층(122)의 실효적인 불순물 농도는 p-형 제2 베이스층(121)의 실효적인 불순물 농도보다도 높다. n+형 소스층(123)의 실효적인 불순물 농도는 n형 버퍼층(104)의 실효적인 불순물 농도보다도 높다.
IGBT 영역 R2에 있어서, 트렌치(124)가 소스층(123) 및 제2 베이스층(121)을, 제1 베이스층(105)을 향하는 방향으로 관통하도록 형성되어 있다. 트렌치(124)의 저면은 제2 베이스층(121)의 하면보다도 하방에 위치하고 있다. 즉, 트렌치(124)의 저면은 제1 베이스층(105) 내부에 위치한다. 트렌치(124)의 내면 상에는 게이트 절연막(125)이 형성되어 있다. 트렌치(124) 내의 게이트 절연막(125)보다 중심축측에는 게이트 전극(126)이 형성되어 있다. 즉, 게이트 전극(126)은 게이트 절연막(125)을 개재하여 제1 베이스층(105), 제2 베이스층(121) 및 소스층(123)에 대면하고 있다.
다이오드 영역 R1에 있어서, 제1 베이스층(105) 상에는 p-형 제1 애노드층(131)이 형성되어 있다. 다이오드 영역 R1에 있어서, p-형 제1 애노드층(131)보다 깊게 p-형 제2 애노드층(133)이 형성되어 있다. 트렌치(124) 및 제2 애노드층(133)은 도 1의 지면(紙面)에 대하여 수직인 방향으로 라인형으로 연장되어 있다.
제2 애노드층(133) 상의 폭 방향 중앙부에는, 제2 애노드층(133)의 상면과 동일한 평면을 형성하도록 p+형 제2 콘택트층(134)이 형성되어 있다. p+형 제2 콘택트층(134)의 실효적인 불순물 농도는 p-형 제1 애노드층(131) 및 p-형 제2 애노드층(133)의 실효적인 불순물 농도보다도 높다.
IGBT 영역 R2측에 가장 가까운 제1 애노드층(131)과, 다이오드 영역 R1측에 가장 가까운 게이트 절연막(125)은 경계면(111)을 개재하여 인접하고 있다. 제2 애노드층(133)(또는 제2 콘택트층(134))의 상면으로부터 제2 애노드층(133)의 최심부까지의 거리 D2는, 트렌치(124)의 상면으로부터 하면까지의 거리 D1 이상이다. 즉, 하기 수학식 1이 성립한다.
Figure pat00001
IGBT 영역 R2 내의 트렌치(124)의 모든 상면 상과, 소스층(123)의 일부 상면 상에는 절연막(127)이 형성되어 있다. 소스층(123)의 상면 상에서 절연막(127)이 형성되어 있지 않은 부분, 절연막(127), 제1 콘택트층(122), 제1 애노드층(131), 제2 애노드층(133) 및 제2 콘택트층(134)의 상면 상에는, IGBT 영역 R2와 다이오드 영역 R1의 전체 영역에 걸쳐 애노드 전극(138)이 형성되어 있다.
다음으로, 본 실시 형태에 따른 반도체 장치의 동작에 대하여 설명한다.
애노드 전극(138)을 접지하고 캐소드 전극(101)에 플러스 전압을 인가한 상태에서 게이트 전극(126)에 역치 이상의 전압을 인가하면, IGBT 영역 R2 내에서는 채널 영역이 도통하여 전자 전류가 흐르고, 또한 드레인층(103)로부터 제1 베이스층(105)에 홀이 주입되어, 반도체 장치(1)는 IGBT 영역 R2에 있어서 도통 상태로 된다. 한편, 게이트 전극(126)의 전위를 역치 미만의 전위로 하면, IGBT 영역 R2가 오프 상태로 된다.
애노드 전극(138)에 인가하는 전압을 캐소드 전극(101)에 인가하는 전압보다도 높게 하면, 다이오드 영역 R1 내에서는 제2 콘택트층(134)로부터 제1 베이스층(105)에 홀이 주입되고, 또한 캐소드층(102)로부터 제1 베이스층(105)에 전자가 주입되어, 반도체 장치(1)는 다이오드 영역 R1에 있어서 도통 상태로 된다.
또한 정내압 설계의 관점에서 보면, 도 1에 도시한 바와 같이 IGBT 영역 R2에 역방향 바이어스가 인가되었을 경우, 다이오드 영역 R1에 가장 가까운 IGBT 영역 R2 내의 트렌치(124)의 저면과 경계면(111)이 교차하고 있는 에지부(151) 근방에 전계가 집중된다. 에지부(151) 근방에 전계가 집중되면, 이 부분에서의 애벌란시(avalanche) 붕괴가 일어나기 쉬워져, 반도체 장치(1)의 정내압이 저하된다.
단, 통상은, 트렌치(124)의 저부는 둥그스름하게 형성되는 경우가 많으며, 트렌치(124)의 저면과 경계면(111)이 교차하고 있는 에지부(151)를 특정할 수 없는 경우에는, 경계면(111)에 접하고 있는 트렌치(124)의 측면 하부의 일부분이 에지부(151)로 된다.
다음으로, 본 실시 형태에 따른 반도체 장치(1)의 효과에 대하여 설명한다.
도 1에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(1)에 있어서는, 다이오드 영역 R1 내에 제2 애노드층(133)이 형성되어 있다. 다이오드 영역 R1 내의 제2 애노드층(133)(또는 제2 콘택트층(134))의 상면으로부터 제2 애노드층(133)의 최심부까지의 거리 D2가, IGBT 영역 R2 내의 트렌치(124)의 상면으로부터 하면까지의 거리 D1 이상으로 되어 있다.
이에 따라, IGBT 영역 R2에 역방향 바이어스가 인가되었을 경우, 에지부(151) 근방에서의 전계 집중은 완화된다. 왜냐하면 인접하는 다이오드 영역 R1에서는 역방향 바이어스 인가 시, 제2 애노드층(133), 제1 애노드층(131)과 제1 베이스층(105)의 pn 접합부부터 공핍화된다. 따라서 전위 분포는, 등전위면이 제2 애노드층(133) 하부, 트렌치(124) 하부에 걸쳐 분포한다. 또한 제2 애노드층(133)을 트렌치(124)보다 깊이 형성함으로써, 효과적으로 트렌치(124) 저부의 에지부(151) 근방에서의 전계 집중을 방지할 수 있다. 전계 집중을 방지함으로써, IGBT의 정내압의 저하를 방지할 수 있다. 그 결과, 트렌치(124) 저부에서의 전계 집중에 의한 소자 파괴의 억제를 가능하게 하는 반도체 장치를 제공할 수 있다. 이는, 트렌치(124)를 인접하여 배치했을 때와 유사한 효과로 된다.
또한 제2 애노드층(133)은 통상, 이온 주입과 열확산으로 형성되지만, 다음의 방법으로도 형성 가능하다. 트렌치(132)를, 제1 애노드층(131)을 제1 베이스층(105)을 향하여 제1 애노드층(131)의 하면에 대하여 수직인 방향으로 관통하도록 형성하고, 트렌치(132)의 최심부는 제1 애노드층(131)의 하면보다도 하방에 위치하도록 한다. 트렌치(132) 내에, p-형 반도체층을 매립 등으로 형성하는 것에 의해서도 가능해진다.
(제2 실시 형태)
다음으로, 제2 실시 형태에 대하여 설명한다.
도 2는 본 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 3은 디바이스 시뮬레이션의 결과이며, 횡축에, 제2 애노드층(133)에 가장 가까운 트렌치(124)의 제2 애노드층(133)측의 측면과, 제2 애노드층(133)의 중심면의 거리 L을 취하고, 종축에 IGBT의 정내압을 취하여, 본 실시 형태에 따른 반도체 장치의 정내압을 예시하는 그래프이다.
도 2에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(2)는, 상술한 제1 실시 형태에 따른 반도체 장치(1)와 비교하여, 제2 애노드층(133)에 가장 가까운 트렌치(124)의 제2 애노드층(133)측의 측면과 제2 애노드층(133)의 중심면의 거리 L이, 하기 수학식 2에 도시한 바와 같이 7㎛ 이하로 되어 있다.
Figure pat00002
본 실시 형태에 따른 반도체 장치의 상기 이외의 구성은, 상술한 제1 실시 형태에 따른 반도체 장치의 구성과 마찬가지이다.
다음으로, 본 실시 형태에 관한 반도체 장치의 동작 및 효과에 대하여 설명한다.
도 3에 나타낸 바와 같이 본 실시 형태에 따른 반도체 장치(2)에 있어서는, 거리 L이 커짐과 함께, 그 정내압은 저하되고 있다. 거리 L이 7㎛ 정도까지는, 정내압의 저하의 정도를 나타내는 그래프의 기울기는 서서히 커지고 있다. 거리 L이 7㎛ 정도에 있어서, 그래프의 기울기는 최대로 되어 있다. 거리 L이 7㎛ 정도 이상보다도 크고 11㎛ 정도 이하이면, 그래프의 기울기는 서서히 작아지고 있다. 거리 L이 11㎛ 정도보다도 커지면, 그래프의 기울기는 대략 0으로 되어, 정내압은 낮은 값으로 일정한 값으로 되어 있다.
제2 애노드층(133)과 트렌치(124)의 간격이 크면, 등전위면의 분포는, 제2 애노드층(133)과 트렌치(124) 사이의 제1 애노드층(131)에 비집고 들어가는 듯이 분포하여, 트렌치(124)의 에지부(151) 근방에 전계 집중이 발생해 버린다. 따라서 이 제1 애노드층(131)측에 비집고 들어가는 듯한 등전위 분포가 발생하지 않도록 제2 애노드층(133)과 트렌치(124)의 간격을 좁게 하는 것이 정내압 유지에 효과가 있다.
도 3에 나타낸 바와 같이 거리 L이 7㎛ 정도까지는 정내압의 저하는 완만하고, 7㎛ 부근에 기울기의 변곡점을 가져 정내압의 저하는 심해지며, 그 후 낮은 정내압 값으로 일정하게 되어 있다.
따라서 본 실시 형태에 따른 반도체 장치(2)에 있어서는, 내압을 확보하기 위하여 거리 L은 7㎛ 이하로 하는 것이 바람직하다. 그 결과, IGBT의 정내압의 저하를 보다 확실하게 방지할 수 있다.
본 실시 형태에 따른 반도체 장치의 상기 이외의 동작 및 효과는, 상술한 제1 실시 형태에 따른 반도체 장치의 동작 및 효과와 마찬가지이다.
(제3 실시 형태)
다음으로, 제3 실시 형태에 대하여 설명한다.
도 4는 본 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 4에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(3)는, 상술한 제1 실시 형태에 따른 반도체 장치(1)와 비교하여, IGBT 영역 R2 내에서 복수의 트렌치(124) 중 일부의 트렌치(124)가 더미 트렌치(144)로 변경되어 있다.
더미 트렌치(144)는 트렌치(124)와 마찬가지의 구성을 하고 있다. 즉, 더미 트렌치(144)는 제2 베이스층(121)을 제2 베이스층(121)의 하면에 대하여 수직인 방향으로 관통하도록 형성되어 있다. 더미 트렌치(144)의 저면은 트렌치(124)의 저면과 같은 정도의 높이의 위치에 형성되어 있다. 더미 트렌치(144)의 내면 상에는, 게이트 절연막(125)과 마찬가지의 더미 게이트 절연막(145)이 형성되어 있다. 더미 트렌치(144) 내의 더미 게이트 절연막(145)보다도 중심축측에는, 게이트 전극(126)과 마찬가지의 더미 게이트 전극(146)이 형성되어 있다.
단, 더미 트렌치(144) 상에는 절연막(127)은 형성되어 있지 않다. 이 때문에 더미 게이트 전극(146)은 애노드 전극(138)에 접속되어 있다. 더미 게이트 전극(146)과 애노드 전극(138)의 접속은 더미 게이트 전극(146)의 상방이어도 되고, 반도체 장치(3)의 외주부여도 된다.
또한 IGBT 영역 R2 내의 가장 다이오드 영역 R1측의 트렌치 게이트로서는, 더미 트렌치(144) 또는 트렌치(124) 중 어느 쪽을 형성해도 된다.
본 실시 형태에 따른 반도체 장치의 상기 이외의 구성은, 상술한 제1 실시 형태에 따른 반도체 장치의 구성과 마찬가지이다.
도 4에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(3)에 있어서는, 트렌치(124)뿐만 아니라 더미 트렌치(144)의 저면과 측면이 교차하는 에지부(152) 근방에도 전계가 발생한다. 그만큼 다이오드 영역 R1에 가장 가까운 IGBT 영역 R2 내의 트렌치(124)의 저면과 측면이 교차하고 있는 에지부(151) 근방의 전계 집중이 완화된다.
본 실시 형태에 따른 반도체 장치의 상기 이외의 동작 및 효과는, 상술한 제1 실시 형태에 따른 반도체 장치의 동작 및 효과와 마찬가지이다.
(제4 실시 형태)
다음으로, 제4 실시 형태에 대하여 설명한다.
도 5는 본 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 5에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(4)는, 상술한 제1 실시 형태에 따른 반도체 장치(1)와 비교하여, 캐소드층(102)과 드레인층(103)의 경계면(111)이, 트렌치(124)와 제1 애노드층(131)의 경계면(112)과 동일한 평면 상에는 없고, IGBT 영역 R2 내에 있는 점이 상이하다.
본 실시 형태에 따른 반도체 장치(4)의 상기 이외의 구성, 동작 및 효과는, 상술한 제1 실시 형태에 따른 반도체 장치의 구성, 동작 및 효과와 마찬가지이다.
또한 캐소드층(102)의 면적을 보다 많이 차지할 수 있기 때문에, 다이오드 영역에서의 온 전압 저감 등 다이오드 특성을 향상시키는 데 유효하다.
(제4 실시 형태의 변형예 1)
다음으로, 제4 실시 형태의 변형예 1에 대하여 설명한다.
도 6은 본 변형예에 따른 반도체 장치를 예시하는 단면도이다.
도 6에 도시한 바와 같이 본 변형예에 따른 반도체 장치(5)는, 상술한 제1 실시 형태에 따른 반도체 장치(1)와 비교하여, 경계면(111)이, 경계면(112)과 동일한 평면 상에는 없고, 다이오드 영역 R1 내에 있는 점이 상이하다.
본 변형예에 따른 반도체 장치(5)의 상기 이외의 구성, 동작 및 효과는, 상술한 제1 실시 형태에 따른 반도체 장치의 구성, 동작 및 효과와 마찬가지이다.
또한 드레인층(103)의 면적을 보다 많이 차지할 수 있기 때문에, IGBT 영역에서의 온 전압 저감 등 IGBT 특성을 향상시키는데 유효하다.
(제4 실시 형태의 변형예 2)
다음으로, 제4 실시 형태의 변형예 2에 대하여 설명한다.
도 7은 본 변형예에 따른 반도체 장치를 예시하는 단면도이다.
도 7에 도시한 바와 같이 본 변형예에 따른 반도체 장치(6)는, 상술한 제1 실시 형태에 따른 반도체 장치(1)와 비교하여, 캐소드층(102)과 드레인층(103)이 서로 이격되어, 버퍼층(104)의 일부가 캐소드층(102)과 드레인층(103) 사이에도 진입되어 있는 점이 상이하다.
본 실시 형태에 따른 반도체 장치(6)의 상기 이외의 구성, 동작 및 효과는, 상술한 제1 실시 형태에 따른 반도체 장치의 구성, 동작 및 효과와 마찬가지이다.
또한 캐소드층(102), 드레인층(103)의 양쪽이 없는 영역을 가짐으로써, 다이오드 영역 단부에서의 전류 집중이나 IGBT 영역 단부에서의 전류 집중 등을 억제할 수 있다.
(제5 실시 형태)
다음으로, 제5 실시 형태에 대하여 설명한다.
도 8은 본 실시 형태에 따른 반도체 장치를 예시하는 단면도이다.
도 8에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(7)는, 상술한 제4 실시 형태의 변형예 2에 따른 반도체 장치(6)(도 7 참조)와 비교하여, 캐소드층(102)과 드레인층(103) 사이의 일부분에 n+형 반도체층(109)이 형성되어 있는 점이 상이하다. n+형 반도체층(109)의 실효적인 불순물 농도는 n형 버퍼층(104)의 실효적인 불순물 농도보다도 높다.
본 실시 형태에 따른 반도체 장치(7)의 상기 이외의 구성, 동작 및 효과는, 상술한 제4 실시 형태의 변형예 2에 따른 반도체 장치(6)의 구성, 동작 및 효과와 마찬가지이다.
(제5 실시 형태의 변형예)
다음으로, 제5 실시 형태의 변형예에 대하여 설명한다.
도 9는 본 변형예에 따른 반도체 장치를 예시하는 단면도이다.
도 9에 도시한 바와 같이 본 실시 형태에 따른 반도체 장치(8)는, 상술한 제4 실시 형태의 변형예 2에 따른 반도체 장치(6)(도 7 참조)와 비교하여, 캐소드층(102)과 드레인층(103) 사이의 일부분에 p+형 반도체층(110)이 형성되어 있는 점이 상이하다. p+형 반도체층(110)의 실효적인 불순물 농도는 p-형 제2 베이스층(121)의 실효적인 불순물 농도보다도 높다.
본 실시 형태에 따른 반도체 장치(8)의 상기 이외의 구성, 동작 및 효과는, 상술한 제4 실시 형태의 변형예 2에 따른 반도체 장치(6)의 구성, 동작 및 효과와 마찬가지이다.
또한 본 실시 형태에 따른 반도체 장치에 있어서는, 제2 콘택트층(134)을 형성하는 경우를 예로 들어 나타냈지만, 제2 콘택트층(134)은 형성하지 않아도 된다.
이상, 설명한 복수의 실시 형태에 의하면, 트렌치 저부에서의 전계 집중에 의한 소자 파괴의 억제를 가능하게 하는 반도체 장치를 제공할 수 있다.
이상, 본 발명의 몇 가지 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않고 있다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명 및 그 등가물의 범위에 포함된다.
1 내지 8: 반도체 장치
101: 캐소드 전극
102: 캐소드층
103: 드레인층
104: 버퍼층
105: 제1 베이스층
109: 반도체층
110: 반도체층
111: 경계면
112: 경계면
121: 제2 베이스층
122: 제1 콘택트층
123: 소스층
124: 트렌치
125: 게이트 절연막
126: 게이트 전극
127: 절연막
131: 제1 애노드층
132: 트렌치
133: 제2 애노드층
134: 제2 콘택트층
138: 애노드 전극
144: 더미 트렌치
145: 더미 게이트 절연막
146: 더미 게이트 전극
151: 에지부
152: 에지부
R1: 다이오드 영역
R2: IGBT 영역
D1: 거리
D2: 거리
L: 거리

Claims (9)

  1. 제1 전극과,
    상기 제1 전극의 상방에 형성된 제1 도전형 제1 반도체층과,
    상기 제1 반도체층의 상방에 형성된 제2 전극과,
    상기 제1 전극과 상기 제1 반도체층 사이의 제1 영역 내에 형성된 제2 도전형 제2 반도체층과,
    상기 제2 전극과 상기 제1 반도체층 사이의 상기 제1 영역 내에 형성된 상기 제2 도전형 제3 반도체층과,
    상기 제3 반도체층 위에 선택적으로 형성된 상기 제1 도전형 제4 반도체층과,
    상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층 내에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 제1 전극과 상기 제1 반도체층 사이의 상기 제1 영역과 인접하는 제2 영역 내에 형성된 상기 제1 도전형 제5 반도체층과,
    상기 제2 전극과 상기 제1 반도체층 사이의 상기 제2 영역 내에 형성된 상기 제2 도전형 제6 반도체층과,
    상기 제1 반도체층 및 상기 제6 반도체층 내에 위치하고, 상기 게이트 절연막 및 상기 제6 반도체층의 저부보다도 상기 제1 전극측에 위치하는 저부를 갖는 제2 도전형 제7 반도체층
    을 갖는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제7 반도체층에 가장 가까운 상기 게이트 절연막의 상기 제7 반도체층측의 측면과, 상기 제7 반도체층의 중심면의 거리가 7㎛ 이하인, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층 및 상기 제5 반도체층의 상면을 포함하는 면과 상기 제1 반도체층 사이에 상기 제1 도전형 제8 반도체층을 더 갖는, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제7 반도체층 위이며 상기 제7 반도체층의 폭 방향 중앙부에 상기 제7 반도체층의 상면과 동일한 평면을 형성하도록 상기 제2 도전형 반도체층을 더 갖는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 영역 내이며 상기 제1 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층 내에 제1 절연막을 개재하여 형성되고, 상기 제2 전극에 접속된 제3 전극을 더 갖는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 반도체층과 상기 제5 반도체층의 제1 경계면과, 상기 제6 반도체층과 상기 게이트 절연막의 제2 경계면이 동일한 평면 상에 없는, 반도체 장치.
  7. 제3항에 있어서,
    상기 제2 반도체층과 상기 제5 반도체층 사이에 상기 제8 반도체층이 진입되어 있는, 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 반도체층과 상기 제5 반도체층 사이에, 상기 제5 반도체층으로부터 상기 제2 반도체층을 향하는 방향에 있어서 상기 제8 반도체층과 교대로 적층되어 있는 상기 제1 도전형 반도체층을 더 갖는, 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 반도체층과 상기 제5 반도체층 사이에, 상기 제5 반도체층으로부터 상기 제2 반도체층을 향하는 방향에 있어서 상기 제8 반도체층과 교대로 적층되어 있는 상기 제2 도전형 반도체층을 더 갖는, 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022048882A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016148156A1 (ja) * 2015-03-17 2016-09-22 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112016001599B4 (de) * 2015-11-16 2024-02-29 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
JP6614326B2 (ja) 2016-02-15 2019-12-04 富士電機株式会社 半導体装置
US10559663B2 (en) * 2016-10-14 2020-02-11 Fuji Electric Co., Ltd. Semiconductor device with improved current flow distribution
US10439038B2 (en) 2017-02-09 2019-10-08 Kabushiki Kaisha Toshiba Semiconductor device and electrical apparatus
CN109256417B (zh) * 2017-07-14 2023-10-24 富士电机株式会社 半导体装置
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置
JP7091204B2 (ja) * 2018-09-19 2022-06-27 株式会社東芝 半導体装置
JP7250473B2 (ja) * 2018-10-18 2023-04-03 三菱電機株式会社 半導体装置
DE112018008221T5 (de) * 2018-12-19 2021-09-02 Mitsubishi Electric Corporation Halbleitervorrichtung
WO2020193180A1 (en) * 2019-03-22 2020-10-01 Abb Power Grids Switzerland Ag Reverse conducting insulated gate power semiconductor device having low conduction losses
JP7641909B2 (ja) * 2019-04-02 2025-03-07 ヒタチ・エナジー・リミテッド 逆回復が改善されたセグメント構造パワーダイオード
JP7241656B2 (ja) 2019-09-25 2023-03-17 三菱電機株式会社 半導体装置及びその製造方法
JP7319601B2 (ja) * 2019-11-01 2023-08-02 株式会社東芝 半導体装置
JP7296907B2 (ja) * 2020-03-10 2023-06-23 株式会社東芝 半導体装置
CN112018174A (zh) * 2020-08-19 2020-12-01 广东美的白色家电技术创新中心有限公司 一种半导体器件及其制作方法、家用电器
JP7722031B2 (ja) * 2021-08-12 2025-08-13 富士電機株式会社 半導体装置
US20240332287A1 (en) * 2023-03-31 2024-10-03 Alpha And Omega Semiconductor International Lp Dual p-body dose reverse-conducting (dpd-rc) igbt structure
JP2024157085A (ja) * 2023-04-25 2024-11-07 ミネベアパワーデバイス株式会社 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4618872A (en) * 1983-12-05 1986-10-21 General Electric Company Integrated power switching semiconductor devices including IGT and MOSFET structures
JP5664029B2 (ja) * 2010-09-01 2015-02-04 株式会社デンソー 半導体装置
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
US8933506B2 (en) * 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
JP5488687B2 (ja) * 2011-09-28 2014-05-14 トヨタ自動車株式会社 半導体装置およびその製造方法
JP2013161918A (ja) * 2012-02-03 2013-08-19 Toyota Motor Corp 半導体装置
JP2013201237A (ja) 2012-03-23 2013-10-03 Toshiba Corp 半導体装置
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
JP6082314B2 (ja) 2012-11-06 2017-02-15 株式会社東芝 半導体装置
JP5981859B2 (ja) * 2013-02-15 2016-08-31 株式会社豊田中央研究所 ダイオード及びダイオードを内蔵する半導体装置
JP6158058B2 (ja) 2013-12-04 2017-07-05 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022048882A (ja) * 2020-09-15 2022-03-28 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
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CN105990411A (zh) 2016-10-05

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