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KR20160137962A - 반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들 - Google Patents

반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들 Download PDF

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KR20160137962A
KR20160137962A KR1020167022426A KR20167022426A KR20160137962A KR 20160137962 A KR20160137962 A KR 20160137962A KR 1020167022426 A KR1020167022426 A KR 1020167022426A KR 20167022426 A KR20167022426 A KR 20167022426A KR 20160137962 A KR20160137962 A KR 20160137962A
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semiconductor
epitaxial source
regions
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스즈야 에스. 리아오
마이클 엘. 하텐도르프
타히르 가니
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인텔 코포레이션
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Abstract

반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들이 설명된다. 예를 들어, 반도체 구조체는 반도체 기판 위에 배치되고 그와 연속적인 복수의 평행 반도체 핀을 포함한다. 상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 격리 구조체가 배치된다. 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출한다. 상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 채널 영역에 인접하여 에피택셜 소스 및 드레인 영역들이 배치된다. 상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되지 않는다. 상기 반도체 구조체는 또한 하나 이상의 게이트 전극을 포함하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 상기 채널 영역 위에 배치된다.

Description

반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들{CONFINED EPITAXIAL REGIONS FOR SEMICONDUCTOR DEVICES AND METHODS OF FABRICATING SEMICONDUCTOR DEVICES HAVING CONFINED EPITAXIAL REGIONS}
본 발명의 실시예들은 반도체 장치들 및 프로세싱의 분야에 관한 것으로, 특히, 반도체 장치들을 위한 국한된 에피택셜 영역들(confined epitaxial regions) 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들에 관한 것이다.
지난 수십 년 동안, 집적 회로의 피처(feature)들의 스케일링은 지속-성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처로의 스케일링은 반도체 칩의 제한된 면적 상에서의 기능 유닛들의 증가된 밀도를 가능케 한다. 예를 들어, 트랜지스터 크기를 축소하는 것은 칩에 증가된 수의 메모리 또는 논리 장치들의 통합을 허용하여, 용량이 증가된 제품들의 제조에 적합하다. 그러나, 더 많은 용량을 향한 추진이 문제가 없는 것은 아니다. 각 장치의 성능을 최적화할 필요성이 갈수록 중요해지고 있다.
집적 회로 장치들의 제조에 있어서, 장치 치수가 계속해서 축소됨에 따라 트라이-게이트 트랜지스터(tri-gate transistor)와 같은 다중-게이트 트랜지스터가 더 보편적이 되고 있다. 종래의 프로세스들에서, 트라이-게이트 트랜지스터들은 일반적으로 벌크 실리콘 기판들 또는 실리콘-온-절연체(silicon-on-insulator) 기판들 중 어느 하나 상에서 제조된다. 일부 예들에서, 벌크 실리콘 기판들은 이들의 낮은 비용과 기존의 고수율 벌크 실리콘 기판 인프라와의 호환성 때문에 바람직하다.
그러나, 다중-게이트 트랜지스터들의 스케일링은 부작용이 있었다. 마이크로전자 회로의 이들 기본 빌딩 블록들의 치수가 감소되고 또한 주어진 영역 내에 제조되는 기본 빌딩 블록들의 순수 개수가 증가함에 따라, 이들 빌딩 블록들을 제조하는 데에 이용되는 반도체 프로세스들에 대한 제약들이 상황을 압도하게 되었다.
도 1은 본 발명의 실시예에 따른, 에피택셜 성장 및 금속화 이후에 소스/드레인 영역을 통하여 절취한 반도체 장치들의 다양한 쌍들의 단면도들을 예시한다.
도 2a 내지 도 2c는 병합된 또는 접촉(in-contact) 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 방법에서 다양한 작업들의 사이드-온(side-on) 및 엔드 온(end on) 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀(fin) 사이드-온 뷰(side-on view)들이 도시되어 있고 우측에 핀 엔드-온 뷰(end-on view)들이 도시되어 있다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고 우측에 핀 엔드-온 뷰들이 도시되어 있다.
도 3a는 핀 형성, 게이트 전극 형성, 및 게이트 스페이서 형성 이후의 반도체 장치 구조체를 예시한다.
도 3b는 핀들의 소스/드레인 영역들을 제어하는 에피택셜 언더컷(EUC) 이후의 도 3a의 반도체 장치 구조체를 예시한다.
도 3c는 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 3b의 반도체 장치 구조체를 예시한다.
도 3d는 핀 스페이서들의 제거 이후의 도 3c의 반도체 장치 구조체를 예시한다.
도 4a는 본 발명의 실시예에 따른, (a) 종래의 에피택셜 소스/드레인 영역, (b) 국한된 에피택셜 소스/드레인 영역(국한된 epi), 및 (c) 연장된 국한된 에피택셜 소스/드레인 영역(연장된 국한된 epi)의 TCAD 시뮬레이션 구조체들을 예시한다.
도 4b는 본 발명의 실시예에 따른, 도 4a의 (a) 종래의 에피택셜 소스/드레인 영역, (b) 국한된 에피택셜 소스/드레인 영역(국한된 epi), 및 (c) 연장된 국한된 에피택셜 소스/드레인 영역(연장된 국한된 epi)에 대한 평균 정규화 채널 응력을 나타내는 표이다.
도 5는 본 발명의 실시예에 따른, 다양한 핀 치수들에 대한 다양한 에피택셜 영역들 사이의 외부 저항(REXT) 비교들을 나타내는 표이다.
도 6a 내지 도 6e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고 우측에 핀 엔드-온 뷰들이 도시되어 있고, 여기서:
도 6a는 핀 형성, 게이트 전극 형성, 및 디스포저블 스페이서(disposable spacer) 형성 이후의 반도체 장치 구조체를 예시하고;
도 6b는 핀들의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 6a의 반도체 장치 구조체를 예시하고;
도 6c는 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 6b의 반도체 장치 구조체를 예시하고;
도 6d는 디스포저블 스페이서들의 제거 이후의 도 6c의 반도체 장치 구조체를 예시하고;
도 6e는 게이트 스페이서들의 형성 이후의 도 6d의 반도체 장치 구조체를 예시한다.
도 7a 내지 도 7e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고 우측에 핀 엔드-온 뷰들이 도시되어 있고, 여기서:
도 7a는 핀 형성, 게이트 전극 형성, 및 이중 스페이서 형성 이후의 반도체 장치 구조체를 예시하고;
도 7b는 핀들의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 7a의 반도체 장치 구조체를 예시하고;
도 7c는 핀들로부터 내부 스페이서 제거 이후의 도 7b의 반도체 장치 구조체를 예시하고;
도 7d는 스페이서들이 제거된 곳에서 연장된 측면 에피택셜 성장을 포함하는, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 7c의 반도체 장치 구조체를 예시하고;
도 7e는 디스포저블 스페이서들의 제거 이후의 도 7d의 반도체 장치 구조체를 예시한다.
도 8a 내지 도 8e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고 우측에 핀 엔드-온 뷰들이 도시되어 있고, 여기서:
도 8a는 핀 형성, 게이트 전극 형성, 및 게이트 스페이서 형성 이후의 반도체 장치 구조체를 예시하고;
도 8b는 유전체 층 형성 이후의 도 8a의 반도체 장치 구조체를 예시하고;
도 8c는 핀들의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 8b의 반도체 장치 구조체를 예시하고;
도 8d는 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 8c의 반도체 장치 구조체를 예시하고;
도 8e는 유전체 층의 제거 이후의 도 8d의 반도체 장치 구조체를 예시한다.
도 9a는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 갖는 핀들을 가진 비평면 반도체 장치의 단면도를 예시한다.
도 9b는 본 발명의 실시예에 따른, 도 9a의 반도체 장치의 a-a' 축을 따라 취한 평면도를 예시한다.
도 10은 본 발명의 일 구현예에 따른 컴퓨팅 장치를 예시한다.
반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 특정 통합 및 재료 체제들과 같은, 많은 특정 상세들이 제시된다. 본 발명의 실시예들은 이들 특정 상세들 없이 실시될 수 있음은 당업자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지의 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 예시적인 표현으로서 반드시 일정 비율로 그려지지 않았음을 이해해야 한다.
하나 이상의 실시예들은 반도체 장치들을 위한 국한된 에피택셜 방식으로 성장된 반도체 영역들에 관한 것이다. 하나의 그러한 실시예에서, 반도체 장치의 소스/드레인 영역들에 성장된 에피택셜 재료는 성장을 특정한 표적화된 위치들로 제한하는 방식으로 성장된다. 본 명세서에 설명된 하나 이상의 실시예들은 반도체 장치들의 소스/드레인 영역들에 대한 접촉 저항을 낮추는 데 적용 가능할 수 있고, 특히 10 나노미터(10nm) 기술 노드들 및 그보다 작은 것들에 적용 가능할 수 있다. 본 명세서에 설명된 실시예들은 MOS 전계 효과 트랜지스터들(MOS-FET들)과 같은, 금속 산화물 반도체(MOS) 장치들 및 상보형 금속 산화물 반도체(CMOS) 장치 아키텍처들에 적용 가능할 수 있다. 구체적인 실시예들은 비평면 반도체 장치들에 적용 가능할 수 있다.
컨텍스트를 제공하기 위해, 트랜지스터 채널에서 변형률(strain)을 조절하는 것에 의해 반도체 장치 성능을 향상시키는 데 변형률 엔지니어링(strain engineering)이 핵심 전략일 수 있다. 변형률은 전자 또는 정공 이동도(예를 들어, NMOS 또는 PMOS 각각)를 향상시키고 그에 의해 트랜지스터 구동 전류들을 개선하도록 조절될 수 있다. 에피택셜 언더컷(EUC)에 기초한 접근법이 CMOS 기술들에서 변형률 엔지니어링을 달성하기 위한 가장 잘 알려진 접근법들 중 하나이다. EUC 접근법은 PMOS 트랜지스터에서 전도 채널에 압축 응력을 제공하거나 NMOS 트랜지스터에서 전도 채널에 인장 응력을 제공하기 위해 에피택셜 성장을 통하여 선택적인 소스/드레인 재료들을 임베드하는 것을 수반한다. 반도체 장치들을 형성하기 위해 사용되는 반도체 재료의 부분들의 에칭 제거(etch-out)(언더컷 에칭) 이후에 에피택셜 소스/드레인 재료가 성장된다. 그러나, 이 에피택셜 성장은 초기 반도체 재료가 제거되는 위치들에서만 제거된 재료를 엄격하게 대체하지 않을 수 있다. 예를 들어, 반도체 핀 구조체의 직사각형 단부 부분들을 제거하는 경우에, 에피택셜 성장은 전형적으로 제거된 직사각형 단부들로 제한되는 방식으로 스스로 성장하지 않는다.
관련된 개념들 중 하나 이상을 예시하기 위해, 도 1은 본 발명의 실시예에 따른, 에피택셜 성장 및 금속화 이후에 소스/드레인 영역을 통하여 절취한 반도체 장치들의 다양한 쌍들의 단면도들을 예시한다. 도 1을 참조하면, 반도체 장치들(100A-100C)의 모든 쌍들 (a)-(c)는 반도체 핀 구조체들(102 및 104)의 쌍에 기초한다. 도시된 예들에서, 핀들(102 및 104)은 벌크 반도체 기판들(106)로부터 형성되는데 그 이유는 핀들이 기판들(106)로부터 돌출하고 그와 연속적이기 때문이다. 또한, 핀들(102 및 104)의 쌍들 각각의 일부가 얕은 트렌치 격리(STI) 산화물 층과 같은 유전체 층(108)에 매몰된다. 핀들의 소스 및 드레인 영역들이 제거되었고, 에피택셜 성장에 의해 반도체 재료로 대체되어 에피택셜 소스/드레인 영역들(110A-110C)을 각각 형성하였다. 그 후, 도 1에 도시된 바와 같이, 에피택셜 소스/드레인 영역들(110A-110C) 위에 콘택트 금속 층(112) 및 인터커넥트 금속 구조체(114)가 형성될 수 있다.
도 1의 (a) 부분만을 참조하면, 반도체 핀 구조체들(102 및 104)의 쌍의 에피택셜 소스/드레인 영역들(110A)은 병합된다(예를 들어, "완전히 병합된 epi"). 에피택셜 재료의 그러한 병합은 인접한 장치들의 단락(shorting)으로 이어질 수 있다. 소스/드레인 에피택셜-에피택셜(epi-대-epi) 단락을 방지하기 위해 2개의 인접한 장치들 간의 최소 핀-대-핀 거리들(ZPV)의 임계 설계 규칙들이 요구되고, 잠재적으로 그러한 장치들을 더 작은 치수들로 스케일링하는 것을 제한할 수 있다. 예를 들어, 그러한 epi-대-epi 병합은 새로운 기술들에 대한 스케일링 요건들을 만족시키기 위해 핀 피치들을 스케일링하는 데 점점 더 문제가 될 수 있다. 도 1의 (b) 부분만을 참조하면, 반도체 핀 구조체들(102 및 104)의 쌍의 에피택셜 소스/드레인 영역들(110B)은 병합되지 않고 서로 접촉한다(예를 들어, "접촉(in-contact) epi" 또는 "간신히 병합된(barely merged) epi"). 에피택셜 재료의 그러한 접촉도 인접한 장치들의 단락으로 이어지고, 또한 그러한 장치들을 더 작은 치수들로 스케일링하는 것을 제한할 수 있다.
도 1의 (a) 및 (b) 부분들과 대조적으로, 본 발명의 실시예에 따른, 도 1의 (c) 부분만을 참조하면, 반도체 핀 구조체들(102 및 104)의 쌍의 에피택셜 소스/드레인 영역들(110C)은 병합되지도 않고 서로 접촉하지도 않는다. 그러한 장치들은 더 작은 치수들 및 더 좁은 피치들로 스케일링이 가능할 수 있는데 그 이유는 에피택셜 방식으로 성장된 영역들은 그러한 스케일링을 용인할 정도로 충분히 이격될 수 있기 때문이다. 하나의 그러한 실시예에서, 에피택셜 소스/드레인 영역들(110C)은 본 명세서에서 "국한된 에피택셜" 또는 "국한된 epi" 소스/드레인 영역들이라고 언급되는데 그 이유는 인접한 영역들이 병합되거나 서로 접촉하지 않기 때문이다. 구체적인 실시예에서, 도 1의 (a) 및 (b) 부분들과 대조적으로 도 1의 (c) 부분의 국한된 epi 영역들을 비교하면, 국한된 epi 영역들(110C)의 측벽들은 실질적으로 수직이다. 이 측벽들은 약간 바깥쪽 또는 안쪽으로 기울어질 수 있거나, 완벽히 수직일 수 있지만, 그것들은 실질적으로 수직인데 그 이유는 영역들(110A 및 110B)에 대해 그런 것처럼 국한된 epi 영역들(110C)에 대해서는 모난 면들(angled facets)이 없기 때문이다. 본 명세서에 설명된 바와 같이, 하나 이상의 실시예들은 그러한 국한된 epi 영역들을 형성하기 위해 측면 에피택셜 성장을 제한하는 것에 의해 소스/드레인 에피택셜 핀 병합을 방지하는 프로세스 흐름들에 관한 것이다. 따라서, 본 명세서에 설명된 하나 이상의 실시예들은 3차원(3D) 트랜지스터 레이아웃 면적 및 밀도를 개선하는 방향으로 핀 피치들을 더욱 스케일링하는 것을 가능하게 할 수 있다.
본 발명의 실시예에 따른, 도 1을 다시 참조하면, 에피택셜 영역들(110A-110C)의 형상을 엔지니어링하는 것은 외부 저항(REXT)을 최소화하기 위해 중요할 수 있다. 도 1에 도시된 3개의 예, (a)-(c)에서는, 접촉 면적 제한으로 인해 병합된 또는 접촉 epi 영역들(110A 또는 110B)에 대해 증가하는 REXT가 관찰된다. 대조적으로, 100C를 참조하면, 국한된 에피택셜 영역들(110C)은 콘택트 금속(112)이 에피택셜 영역들(110C)의 모든 노출된 영역들을 둘러싸는 것을 허용하여, 접촉 면적을 최대화하고, 결국, 관련된 REXT를 최소화한다.
소스/드레인 영역들에 대한 REXT를 감소시키려는 이전의 시도들은 반도체 핀 구조체의 일부에서 등각(conformal) 에피택셜 성장을 수반하였다는 것을 이해해야 한다. 그러나, 그러한 접근법들에서는, 반도체 핀은 에피택셜 성장에 앞서 소스/드레인 영역들에서 에칭(언더컷)되지 않는다. 따라서, 예를 들어, 비평면 반도체 장치에 대한 반도체 핀의 소스/드레인 영역들에 대해, 언더컷 프로세스 이후에 국한된 에피택셜 구조체를 형성하는 공지된 접근법은 존재하지 않는다. 본 명세서에 설명된 하나 이상의 실시예들에 따르면, 에피택셜 방식으로 성장된 소스/드레인 영역들에 대한 소스/드레인 단락 문제들은 반도체 핀 소스/드레인 영역들의 언더컷 및 그 후 에피택셜 반도체 재료로 언더필(under-fill)을 이용하는 응용들에 대해 스케일링된 확산 피치에서 해결된다. 일부 실시예들에서, 결과 장치들의 REXT가 최소화되는데 그 이유는 둘러싸는 콘택트 층이 형성될 수 있기 때문이다. 일부 실시예들에서, 이동도 향상이 달성되는데 그 이유는 국한된 에피택셜 영역들은 변형률 조절 영역들일 수 있기 때문이다. 일부 실시예들에서, 결과 장치들은 최소화된 REXT와 향상된 채널 이동도 양쪽 모두를 가질 수 있다.
특히, 본 명세서에 설명된 하나 이상의 실시예들은 반도체 핀들에 기초한 반도체 장치들의 소스/드레인 영역들에 대한 국한된 에피택셜 영역들과 같은 국한된 에피택셜 영역들을 제조하는 프로세스 흐름들 및 접근법들에 관한 것이다. 하나의 그러한 실시예에서, 핀 기반 소스/드레인 에피택셜 영역들의 병합은 핀의 소스/드레인 영역들의 언더컷 이후에 소스/드레인 재료의 측면 에피택셜 성장을 제한하는 것에 의해 방지된다. 예를 들어, 구체적인 실시예에서, 핀들 사이의 에피택셜 영역들의 병합 또는 심지어 접촉은 에피택셜 언더컷 이후 측면 에피택셜 성장을 제한하기 위해 핀 에지들에 장벽들을 구축하는 것에 의해 방지된다. 장벽들은 그 후 에피택셜 소스/드레인 영역들을 둘러싸도록 저저항 클래딩 층 또는 콘택트 금속의 제조를 허용하기 위해 에피택셜 영역 에지들로부터 제거될 수 있다.
본 명세서에 설명된 본 접근법들과 종래의 반도체 제조 접근법들 사이의 차이점들의 강조를 용이하게 하기 위하여, 도 2a 내지 도 2c는 병합된 또는 접촉 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고(게이트 컷 스루 핀 측면도) 우측에 핀 엔드-온 뷰들이 도시되어 있다(핀 컷 스루 소스/드레인 측면도).
도 2a를 참조하면, 핀 형성, 게이트 전극 형성, 및 핀 스페이서 에칭 이후의 반도체 장치 구조체(200)가 도시되어 있다. 특히, 벌크 반도체 기판(204)으로부터, 얕은 트렌치 격리 영역(206)을 통하여 돌출하는 3개의 반도체 핀들(202)이 도시되어 있다. 3개의 게이트 구조체들(208)(그 위에 하드마스크 캡들(210)을 가진 것으로 도시됨)이 반도체 핀들(202) 위에 형성된다. 게이트 스페이서들(212)도 도시되어 있지만, (핀 엔드-온 뷰에 도시된 바와 같이) 핀들(202)의 측면들로부터 스페이서 재료가 제거된 이후이다. 핀 엔드-온 뷰에서, 뷰는 소스/드레인 영역 위치들에서 취해진 것이고, 따라서 이 뷰에서 게이트 구조체들은 도시되어 있지 않다는 것을 이해해야 한다.
도 2b를 참조하면, 핀들의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC)(202) 이후의 도 2a의 반도체 장치 구조체가 도시되어 있다. 특히, 핀 단부들에서 노출되는 핀들(202)의 영역들뿐만 아니라 게이트 스페이서들(212) 사이에 노출되는 영역들도 제거되어 언더컷 핀들(214)을 제공한다.
도 2c를 참조하면, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 2b의 반도체 장치 구조체가 도시되어 있다. 특히, 반도체 재료 영역들(216)이 언더컷 핀들(214)의 소스/드레인 영역들에서 에피택셜 방식으로 성장된다. 도 2c의 좌측에 도시된 바와 같이, 게이트 구조체들(208) 사이의 에피택셜 성장은 도시된 방향들에서 국한된다. 그러나, 도 2c의 우측에 도시된 바와 같이, 언더컷 핀들(214) 사이에 에피택셜 방식으로 성장된 반도체 재료 영역들(216)의 병합(또는 적어도 접촉)을 방지하기 위한 어떤 장벽도 존재하지 않는다.
도 2a 내지 도 2c와 관련하여 설명된 종래의 에피택셜 성장 접근법과 대조적으로, 도 3a 내지 도 3d는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고(게이트 컷 스루 핀 측면도) 우측에 핀 엔드-온 뷰들이 도시되어 있다(핀 컷 스루 소스/드레인 측면도).
도 3a를 참조하면, 핀 형성, 게이트 전극 형성, 및 게이트 스페이서 형성 이후의 반도체 장치 구조체(300)가 도시되어 있다. 특히, 벌크 반도체 기판(304)으로부터, 얕은 트렌치 격리 영역(306)을 통하여 돌출하는 3개의 반도체 핀들(302)이 도시되어 있다. 3개의 게이트 구조체들(308)(그 위에 하드마스크 캡들(310)을 가진 것으로 도시됨)이 반도체 핀들(302) 위에 형성된다. 게이트 스페이서들(312)도 도시되어 있다. 도 2a의 구조체(200)와 대조적으로, 도 3a의 구조체(300)는 핀들(302)의 측면들로부터 스페이서 제거를 겪지 않는다. 따라서, 핀 엔드-온 뷰에 도시된 바와 같이, 핀 스페이서들(313)이 남아 있다. 핀 엔드-온 뷰에서, 뷰는 소스/드레인 영역 위치들에서 취해진 것이고, 따라서 이 뷰에서 게이트 구조체들은 도시되어 있지 않다는 것을 이해해야 한다.
도 3b를 참조하면, 핀들의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC)(302) 이후의 도 3a의 반도체 장치 구조체가 도시되어 있다. 특히, 핀 단부들에서 노출되는 핀들(302)의 영역들뿐만 아니라 게이트 스페이서들(312) 사이에 노출되는 영역들도 제거되어 언더컷 핀들(314)을 제공한다. EUC 프로세스는 스페이서 재료에 대해 선택적이고, 따라서, 도 3b에 도시된 바와 같이, 핀 스페이서들(313)은 서 있는 채로 남아 있다. EUC의 정도는 얕은 트렌치 격리 영역(306)의 높이와 동일한 높이를 가진 언더컷 핀들을 제공하는 것으로 도시되어 있지만, EUC 프로세스는 얕은 트렌치 격리 영역(306)의 높이 아래로 어느 정도까지 에칭되는 언더컷 핀들을 제공하기 위해 이용될 수도 있고, 또는 에칭은 얕은 트렌치 격리 영역(306)의 높이의 높이 위로 언더컷 핀들의 일부 부분을 남기도록 종료될 수도 있다는 것을 이해해야 한다.
도 3c를 참조하면, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 3b의 반도체 장치 구조체가 도시되어 있다. 특히, 반도체 재료 영역들(316)이 언더컷 핀들(314)의 소스/드레인 영역들에서 에피택셜 방식으로 성장된다. 도 3c의 좌측에 도시된 바와 같이, 게이트 구조체들(308) 사이의 에피택셜 성장은 도시된 방향들에서 국한된다. 또한, 도 3c의 우측에 도시된 바와 같이, 핀 스페이서들(313)이 언더컷 핀들(314) 사이에 에피택셜 방식으로 성장된 반도체 재료 영역들(316)의 병합(및 임의의 접촉)을 방지하여, 국한된 에피택셜 소스/드레인 영역들을 남긴다. 에피택셜 성장의 정도는 원래의 핀들의 높이의 높이와 대략 동일한 높이를 가진 국한된 에피택셜 영역들을 제공하는 것으로 도시되어 있지만, 에피택셜 성장 프로세스는 원래의 핀들의 높이 아래로 어느 정도까지 형성되는, 또는 원래의 핀들의 높이 위로 어느 정도까지 형성되는 국한된 에피택셜 영역들을 제공하기 위해 이용될 수도 있다는 것을 이해해야 한다.
도 3d를 참조하면, 핀 스페이서들의 제거 이후의 도 3c의 반도체 장치 구조체가 도시되어 있다. 결과 구조체(350)는, 핀 엔드-온 관점에서, 국한된 에피택셜 소스/드레인 영역들(316)의 모든 표면들을 노출된 채로 남긴다. 도시되어 있지는 않지만, 구조체(350)는 국한된 에피택셜 소스/드레인 영역들(316) 상에 콘택트 금속 및 인터커넥트 구조체의 형성을 포함할 수 있는, 장치 제조 완료를 위한 기초로서 이용될 수 있다.
다시 도 3a 내지 도 3d를 일반적으로 참조하면, 본 발명의 실시예에 따라, 국한된 에피택셜 성장 프로세스는 소스/드레인 epi-대-epi 단락 없이 스케일링된 핀 피치에서 선택적인 소스/드레인 에피택셜 재료들을 임베드하는 것에 의해 변형률 엔지니어링 통합을 가능하게 하기 위해 이용될 수도 있다. 예를 들어, 국한된 에피택셜 실리콘 게르마늄 영역을 PMOS 장치의 언더컷 실리콘 핀의 소스/드레인 영역들에 형성하여 압축 변형률을 제공하고 채널에서 정공 이동도를 향상시킬 수 있다. 또 다른 예에서, 국한된 에피택셜 탄소 도핑된 실리콘 영역을 NMOS 장치의 언더컷 실리콘 핀의 소스/드레인 영역들에 형성하여 인장 변형률을 제공하고 채널에서 전자 이동도를 향상시킬 수 있다. 또한, 국한된 에피택셜 성장 프로세스는 접촉 면적을 최대화하는 것에 의해 REXT를 최소화하기 위해 이용될 수도 있다. 따라서, 새로운 기술들의 스케일링 요건들을 만족시키면서 성능 영향이 최소화될 수 있다.
다시 도 3d를 참조하면, 국한된 에피택셜 소스/드레인 영역들(316)은 "완전히" 국한되는데("국한된 epi") 그 이유는 얕은 트렌치 격리 영역(306) 위에 측면으로 에피택셜이 전혀 내지 거의 없기 때문이다. 이 완전한 국한은 핀 스페이서들(313)을 원래의 핀 폭의 폭으로 설정되게 하여, 에피택셜 성장을 원래의 핀 폭으로 국한시키는 것에 의해 달성된다. 그러나, 본 명세서에 설명된 다른 실시예들에 따라, 그리고 도 7e와 관련하여 아래 더 상세히 설명되는 바와 같이, 국한된 에피택셜 영역들은 인접한 에피택셜 영역들과 병합하거나 그에 접촉하지 않고 트렌치 격리 영역(306)의 일부 위에 연장될 수 있다. 후자의 상황은 "연장된 국한된 epi"라고 언급될 수 있다.
국한된 에피택셜 소스 드레인 영역들의 채널 응력 부여 능력의 증명으로서, 도 4a는 본 발명의 실시예에 따른, (a) 종래의 에피택셜 소스/드레인 영역, (b) 국한된 에피택셜 소스/드레인 영역(국한된 epi), 및 (c) 연장된 국한된 에피택셜 소스/드레인 영역(연장된 국한된 epi)의 TCAD 시뮬레이션 구조체들을 예시한다. 도 4a를 참조하면, (a) 종래의 에피택셜 소스/드레인 영역, (b) 국한된 epi 소스/드레인 영역, 및 (c) 연장된 국한된 epi 소스/드레인 영역 각각에 대해 언더컷 핀(402), 소스 드레인 영역(404) 및 얕은 트렌치 격리 구조체(406)가 도시되어 있다. (c)에 대해, 얕은 트렌치 격리 구조체(406) 위로 측면 연장의 정도는 도 4a에 화살표들(408)로 표시되어 있다.
도 4b는 본 발명의 실시예에 따른, 도 4a의 (a) 종래의 에피택셜 소스/드레인 영역, (b) 국한된 에피택셜 소스/드레인 영역(국한된 epi), 및 (c) 연장된 국한된 에피택셜 소스/드레인 영역(연장된 국한된 epi)에 대한 평균 정규화 채널 응력을 나타내는 표(400)이다. 표(400)를 참조하면, 채널 응력의 TCAD 시뮬레이션은 종래의 비-국한된 EUC epi에 대해 국한된 epi(대략 0.96x) 및 연장된 국한된 epi(대략 1.2x)로부터의 비교할 만한 채널 응력을 증명하였다.
도 5는 본 발명의 실시예에 따른, 다양한 핀 치수들에 대한 다양한 에피택셜 영역들 사이의 외부 저항(REXT) 비교들을 나타내는 표(500)이다. 표(500)를 참조하면, 첫 번째 칼럼은 핀 피치(ZPV)를 40nm, 30nm, 및 20nm로 다르게 한다. 두 번째 칼럼은 핀 높이(HSi)가 60nm로 유지되는 것을 나타낸다. 세 번째 칼럼은 핀 폭(WSi)이 6nm로 유지되는 것을 나타낸다. 표(500)의 네 번째 칼럼은 달라지는 핀 피치에 대해 국한된 에피택셜 영역들과 비교하여 완전히 병합된 에피택셜 영역의 REXT 비율 비교를 나타낸다. 표(500)의 다섯 번째 칼럼은 달라지는 핀 피치에 대해 국한된 에피택셜 영역들과 비교하여 간신히 병합된(접촉) 에피택셜 영역의 REXT 비율 비교를 나타낸다. 일반적으로, 표(500)는 2보다 큰 핀 높이-대-핀 피치(HSi:ZPV) 비율을 가진 트라이게이트 트랜지스터들에 대해, 국한된 epi의 REXT는 완전히 병합된 비-국한된 epi 사례에 비하여 80% 넘게 감소되는 것을 드러낸다.
다시 도 3a 내지 도 3d를 참조하면, 그와 함께 설명된 관련된 처리 접근법은 핀 스페이서들을 장벽들로서 이용하는 국한된 epi 프로세스로서 설명될 수 있다. 핀 스페이서들은 EUC 에칭을 통하여 계속 유지되고 측면 에피택셜 성장을 제한하기 위해 구조체들을 국한시키는 데 이용된다. 이 프로세스는 EUC를 통하여 핀들만큼 높게 핀 스페이서들을 유지하기 위해 핀 스페이서 에칭의 최소화를 수반한다. 이 프로세스는 또한 에피택셜 재료 및 게이트 하드마스크 또는 헬멧을 손상시키지 않고 핀 스페이서들을 선택적으로 제거하기 위해 에피택셜 성장 후에 이방성 핀 스페이서 제거 에칭의 이용을 수반한다.
도 3a 내지 도 3d와 관련하여 설명된 접근법 이외의 접근법들이 국한된 에피택셜 소스/드레인 구조체들을 제조하는 데 이용될 수 있다는 것을 이해해야 하며, 그 중 추가 3개가 아래에 더 상세히 설명된다. 그러나, 각 흐름은 (1) EUC 에칭에 내성이 있는 핀 에지에서의 장벽들의 구축, (2) 장벽들 내부에 선택적으로 에피택셜 재료의 퇴적, 및 (3) 그 후 에피택셜 에지들로부터 선택적으로 장벽의 제거와 같은 핵심 양태들과 전형적으로 관련된다.
또 다른 양태에서, 국한된 에피택셜 소스/드레인 영역 제조 방식은 측면 에피택셜 성장에 대한 장벽으로서 디스포저블 스페이서(disposable spacer)를 이용한다. 예를 들어, 도 6a 내지 도 6e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고(게이트 컷 스루 핀 측면도) 우측에 핀 엔드-온 뷰들이 도시되어 있다(핀 컷 스루 소스/드레인 측면도).
도 6a를 참조하면, 핀 형성, 게이트 전극 형성, 및 디스포저블 스페이서 형성 이후의 반도체 장치 구조체(600)가 도시되어 있다. 특히, 벌크 반도체 기판(604)으로부터, 얕은 트렌치 격리 영역(606)을 통하여 돌출하는 3개의 반도체 핀들(602)이 도시되어 있다. 3개의 게이트 구조체들(608)(그 위에 하드마스크 캡들(610)을 가진 것으로 도시됨)이 반도체 핀들(602) 위에 형성된다. 디스포저블 스페이서들(612)도 도시되어 있다. 디스포저블 스페이서들(612)은 게이트 측벽들을 따라서는 물론 핀 측벽들을 따라 형성된다. 핀 엔드-온 뷰에서, 뷰는 소스/드레인 영역 위치들에서 취해진 것이고, 따라서 이 뷰에서 게이트 구조체들은 도시되어 있지 않다는 것을 이해해야 한다.
도 6b를 참조하면, 핀들(602)의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 6a의 반도체 장치 구조체가 도시되어 있다. 특히, 디스포저블 스페이서들(612) 사이에, 핀 단부들에서 노출되는 핀들(602)의 영역들뿐만 아니라 디스포저블 게이트 스페이서들(612) 사이에 노출되는 영역들도 제거되어 언더컷 핀들(614)을 제공한다. EUC 프로세스는 디스포저블 스페이서 재료에 대해 선택적이고, 따라서, 도 6b에 도시된 바와 같이, 디스포저블 스페이서들(612)은 서 있는 채로 남아 있다. EUC의 정도는 얕은 트렌치 격리 영역(606)의 높이와 동일한 높이를 가진 언더컷 핀들을 제공하는 것으로 도시되어 있지만, EUC 프로세스는 얕은 트렌치 격리 영역(606)의 높이 아래로 어느 정도까지 에칭되는 언더컷 핀들을 제공하기 위해 이용될 수도 있고, 또는 에칭은 얕은 트렌치 격리 영역(606)의 높이의 높이 위로 언더컷 핀들의 일부 부분을 남기도록 종료될 수도 있다는 것을 이해해야 한다.
도 6c를 참조하면, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 6b의 반도체 장치 구조체가 도시되어 있다. 특히, 반도체 재료 영역들(616)이 언더컷 핀들(614)의 소스/드레인 영역들에서 에피택셜 방식으로 성장된다. 도 6c의 좌측에 도시된 바와 같이, 게이트 구조체들(608) 사이의 에피택셜 성장은 도시된 방향들에서 국한된다. 또한, 도 6c의 우측에 도시된 바와 같이, 핀 측벽들을 따르는 디스포저블 스페이서들(612)의 부분들이 언더컷 핀들(614) 사이에 에피택셜 방식으로 성장된 반도체 재료 영역들(616)의 병합(및 임의의 접촉)을 방지하여, 국한된 에피택셜 소스/드레인 영역들을 남긴다. 에피택셜 성장의 정도는 원래의 핀들의 높이의 높이와 대략 동일한 높이를 가진 국한된 에피택셜 영역들을 제공하는 것으로 도시되어 있지만, 에피택셜 성장 프로세스는 원래의 핀들의 높이 아래로 어느 정도까지 형성되는, 또는 원래의 핀들의 높이 위로 어느 정도까지 형성되는 국한된 에피택셜 영역들을 제공하기 위해 이용될 수도 있다는 것을 이해해야 한다.
도 6d를 참조하면, 핀과 게이트 측벽들 양쪽 모두로부터 디스포저블 스페이서들(612)의 제거 이후의 도 6c의 반도체 장치 구조체가 도시되어 있다.
도 6e를 참조하면, 영구 게이트 스페이서들(620)의 형성 이후의 도 6d의 반도체 장치 구조체가 도시되어 있다. 핀들의 측벽들을 따라 형성된 영구 스페이서 재료는 제거된다. 결과 구조체(650)는, 핀 엔드-온 관점에서, 국한된 에피택셜 소스/드레인 영역들(616)의 모든 표면들을 노출된 채로 남긴다. 도시되어 있지는 않지만, 구조체(650)는 국한된 에피택셜 소스/드레인 영역들(616) 상에 콘택트 금속 및 인터커넥트 구조체의 형성을 포함할 수 있는, 장치 제조 완료를 위한 기초로서 이용될 수 있다.
다시 도 6a 내지 도 6e를 참조하면, 그와 함께 설명된 관련된 처리 접근법은 에피택셜 재료 퇴적 이후 디스포저블 스페이서의 완전한 제거를 수반한다. 하나의 그러한 실시예에서, 디스포저블 스페이서는 epi에 대해 선택적인 습식 에칭에 의해 완전히 제거된다. 이 프로세스는 epi 퇴적 후에 게이트 스페이서 형성을 수반한다. 따라서, epi 및 게이트 헬멧을 손상시키지 않고 핀 스페이서들을 선택적으로 제거할 수 있는 스페이서 헬멧 통합 프로세스 및 이방성 핀 스페이서 제거 에칭이 구현될 수 있다.
또 다른 양태에서, 연장된 국한된 에피택셜 소스/드레인 영역 제조 방식은 측면 에피택셜 성장에 대한 장벽으로서 이중 스페이서를 이용한다. 예를 들어, 도 7a 내지 도 7e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고(게이트 컷 스루 핀 측면도) 우측에 핀 엔드-온 뷰들이 도시되어 있다(핀 컷 스루 소스/드레인 측면도).
도 7a를 참조하면, 핀 형성, 게이트 전극 형성, 및 이중 스페이서 형성 이후의 반도체 장치 구조체(700)가 도시되어 있다. 특히, 벌크 반도체 기판(704)으로부터, 얕은 트렌치 격리 영역(706)을 통하여 돌출하는 3개의 반도체 핀들(702)이 도시되어 있다. 3개의 게이트 구조체들(708)(그 위에 하드마스크 캡들(710)을 가진 것으로 도시됨)이 반도체 핀들(702) 위에 형성된다. 게이트 스페이서들(712)도 도시되어 있다. 도 2a의 구조체(200)와 대조적으로, 도 7a의 구조체(700)는 핀들(702)의 측면들로부터 스페이서 제거를 겪지 않는다. 따라서, 핀 엔드-온 뷰에 도시된 바와 같이, 핀 스페이서들(713)이 남아 있다. 또한, 디스포저블 스페이서들(730)도 게이트 스페이서들(712) 및 핀 스페이서들(713)의 측벽들을 따라 형성된다. 핀 엔드-온 뷰에서, 뷰는 소스/드레인 영역 위치들에서 취해진 것이고, 따라서 이 뷰에서 게이트 구조체들은 도시되어 있지 않다는 것을 이해해야 한다.
도 7b를 참조하면, 핀들(702)의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 7a의 반도체 장치 구조체가 도시되어 있다. 특히, 핀 단부들에서 노출되는 핀들(702)의 영역들뿐만 아니라 게이트 스페이서들(712) 사이에 노출되는 영역들도 제거되어 언더컷 핀들(714)을 제공한다. EUC 프로세스는 게이트 및 핀 스페이서 재료에 대해서는 물론 디스포저블 스페이서 재료에 대해서도 선택적이고, 따라서, 도 7b에 도시된 바와 같이, 게이트 스페이서들(712), 핀 스페이서들(713) 및 디스포저블 스페이서들(730)은 서 있는 채로 남아 있다. EUC의 정도는 얕은 트렌치 격리 영역(706)의 높이와 동일한 높이를 가진 언더컷 핀들을 제공하는 것으로 도시되어 있지만, EUC 프로세스는 얕은 트렌치 격리 영역(706)의 높이 아래로 어느 정도까지 에칭되는 언더컷 핀들을 제공하기 위해 이용될 수도 있고, 또는 에칭은 얕은 트렌치 격리 영역(706)의 높이의 높이 위로 언더컷 핀들의 일부 부분을 남기도록 종료될 수도 있다는 것을 이해해야 한다.
도 7c를 참조하면, 핀 스페이서들(713)은 도 7b의 구조체로부터 제거되고, 디스포저블 스페이서들(730)을 핀 위치들에 남겨 두고 있다. 일 실시예에서, 핀 스페이서들(713)의 제거는, 도 7c에 도시된 바와 같이, 얕은 트렌치 격리 구조체(706)의 상부 표면의 일부를 노출시킨다.
도 7d를 참조하면, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 7c의 반도체 장치 구조체가 도시되어 있다. 특히, 반도체 재료 영역들(716)이 언더컷 핀들(714)의 소스/드레인 영역들에서 에피택셜 방식으로 성장된다. 도 7d의 좌측에 도시된 바와 같이, 게이트 구조체들(708) 사이의 에피택셜 성장은 도시된 방향들에서 국한된다. 또한, 도 7d의 우측에 도시된 바와 같이, 핀 측벽들을 따르는 디스포저블 스페이서들(730)의 부분들이 언더컷 핀들(714) 사이에 에피택셜 방식으로 성장된 반도체 재료 영역들(716)의 병합(및 임의의 접촉)을 방지하여, 국한된 에피택셜 소스/드레인 영역들을 남긴다. 그러나, 도 3a 내지 도 3d 및 도 7a 내지 도 7e와 관련된 구조체들과 대조적으로, 이 국한된 에피택셜 소스/드레인 영역들은 연장된 국한된 에피택셜 소스/드레인 영역들인데 그 이유는 얕은 트렌치 격리 구조체(706)의 상부 표면 위에 제어된 양의 측면 성장이 발생하기 때문이다. 연장된 성장이 허용되는 이유는 핀 스페이서들(713)이 제거되어, 측면 방향으로 에피택셜 성장을 위한 영역을 열어 놓았기 때문이다. 에피택셜 성장의 정도는 원래의 핀들의 높이의 높이와 대략 동일한 높이를 가진 국한된 에피택셜 영역들을 제공하는 것으로 도시되어 있지만, 에피택셜 성장 프로세스는 원래의 핀들의 높이 아래로 어느 정도까지 형성되는, 또는 원래의 핀들의 높이 위로 어느 정도까지 형성되는 국한된 에피택셜 영역들을 제공하기 위해 이용될 수도 있다는 것을 이해해야 한다.
도 7e를 참조하면, 핀과 게이트 측벽들 양쪽 모두로부터 디스포저블 스페이서들(730)의 제거 이후의 도 7d의 반도체 장치 구조체가 도시되어 있다. 이 제거는 게이트 스페이서들(712)만을 남겨 둔다. 결과 구조체(750)는, 핀 엔드-온 관점에서, 국한된 연장된 에피택셜 소스/드레인 영역들(716)의 모든 표면들을 노출된 채로 남긴다. 도시되어 있지는 않지만, 구조체(750)는 국한된 에피택셜 소스/드레인 영역들(716) 상에 콘택트 금속 및 인터커넥트 구조체의 형성을 포함할 수 있는, 장치 제조 완료를 위한 기초로서 이용될 수 있다.
다시 도 7a 내지 도 7e를 참조하면, 그와 함께 설명된 관련된 처리 접근법은 격리 영역들의 표면 위에 측면 방향으로 epi 영역들의 크기를 증가시키는 것을 수반한다. 일 실시예에서, 도시된 바와 같이, 이 프로세스는 게이트 및 핀 스페이서를 둘러싸는 디스포저블 스페이서들의 퇴적을 수반한다. 핀의 상부 위에 이중 스페이서들을 뚫고 나아가기 위해 이방성 건식 에칭이 이용된다. 그 후 EUC 에칭이 수행된다. EUC 에칭 후에, 게이트 헬멧 통합 이방성 에칭을 적용하여 EUC 트렌치들 내부로부터 핀 스페이서들을 제거하여, epi 성장을 위한 더 큰 공간을 제공한다. epi 성장을 위한 더 큰 공간을 생성하도록 핀 스페이서들을 제거하기 위해 등방성 에칭이 이용될 수 있다. epi 성장 후에, 디스포저블 스페이서는 epi 및 게이트 스페이서에 대해 선택적인 습식 에칭에 의해 완전히 제거된다.
또 다른 양태에서, 국한된 에피택셜 소스/드레인 영역들은 유전체 블록들을 장벽들로서 이용하여 제조된다. 예를 들어, 도 8a 내지 도 8e는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 가진 비평면 반도체 장치들을 제조하는 또 다른 방법에서 다양한 작업들의 사이드-온 및 엔드 온 단면도들의 쌍들을 예시하는 것으로, 좌측에 핀 사이드-온 뷰들이 도시되어 있고(게이트 컷 스루 핀 측면도) 우측에 핀 엔드-온 뷰들이 도시되어 있다(핀 컷 스루 소스/드레인 측면도).
도 8a를 참조하면, 핀 형성, 게이트 전극 형성, 및 게이트 스페이서 형성 이후의 반도체 장치 구조체(800)가 도시되어 있다. 특히, 벌크 반도체 기판(804)으로부터, 얕은 트렌치 격리 영역(806)을 통하여 돌출하는 3개의 반도체 핀들(802)이 도시되어 있다. 3개의 게이트 구조체들(808)(그 위에 하드마스크 캡들(810)을 가진 것으로 도시됨)이 반도체 핀들(802) 위에 형성된다. 게이트 스페이서들(812)도 도시되어 있다. 도 3a의 구조체(300)와 대조적으로, 도 8a의 구조체(800)는 핀들(802)의 측면들로부터 스페이서 제거를 겪는다. 따라서, 핀 엔드-온 뷰에 도시된 바와 같이, 핀 스페이서들이 남아 있지 않다. 핀 엔드-온 뷰에서, 뷰는 소스/드레인 영역 위치들에서 취해진 것이고, 따라서 이 뷰에서 게이트 구조체들은 도시되어 있지 않다는 것을 이해해야 한다.
도 8b를 참조하면, 유전체 블록 퇴적 이후의 도 8a의 반도체 장치 구조체가 도시되어 있다. 특히, 핀들(804) 사이의 노출된 영역들에 유전체 층(840)이 형성된다. 하나의 그러한 실시예에서, 유전체 층은 핀들(804)의 상부 표면과 대략 동일한 높이로 형성되거나, 또는 그 아래로 약간 리세스된다. 일 실시예에서, 유전체 층은 유동성 산화물 또는 고온 비정질 탄소(탄소계 하드마스크)와 같은, 그러나 이에 한정되지 않는 재료로 구성된다.
도 8c를 참조하면, 핀들(802)의 소스/드레인 영역들을 제거하는 에피택셜 언더컷(EUC) 이후의 도 8b의 반도체 장치 구조체가 도시되어 있다. 특히, 핀 단부들에서 노출되는 핀들(802)의 영역들뿐만 아니라 게이트 스페이서들(812) 사이에 노출되는 영역들도 제거되어 언더컷 핀들(814)을 제공한다. EUC 프로세스는, 도 8c에 도시된 바와 같이, 스페이서(812) 재료에 대해 그리고 유전체 층(840)에 대해 선택적이다. EUC의 정도는 얕은 트렌치 격리 영역(806)의 높이와 동일한 높이를 가진 언더컷 핀들을 제공하는 것으로 도시되어 있지만, EUC 프로세스는 얕은 트렌치 격리 영역(806)의 높이 아래로 어느 정도까지 에칭되는 언더컷 핀들을 제공하기 위해 이용될 수도 있고, 또는 에칭은 얕은 트렌치 격리 영역(806)의 높이의 높이 위로 언더컷 핀들의 일부 부분을 남기도록 종료될 수도 있다는 것을 이해해야 한다.
도 8d를 참조하면, 핀 재료가 제거된 위치들에서의 에피택셜 성장 이후의 도 8c의 반도체 장치 구조체가 도시되어 있다. 특히, 반도체 재료 영역들(816)이 언더컷 핀들(814)의 소스/드레인 영역들에서 에피택셜 방식으로 성장된다. 도 8c의 좌측에 도시된 바와 같이, 게이트 구조체들(808) 사이의 에피택셜 성장은 도시된 방향들에서 국한된다. 또한, 도 8c의 우측에 도시된 바와 같이, 유전체 층(840)이 언더컷 핀들(814) 사이에 에피택셜 방식으로 성장된 반도체 재료 영역들(816)의 병합(및 임의의 접촉)을 방지하여, 국한된 에피택셜 소스/드레인 영역들을 남긴다. 에피택셜 성장의 정도는 원래의 핀들의 높이의 높이와 대략 동일한 높이를 가진 국한된 에피택셜 영역들을 제공하는 것으로 도시되어 있지만, 에피택셜 성장 프로세스는 원래의 핀들의 높이 아래로 어느 정도까지 형성되는, 또는 원래의 핀들의 높이 위로 어느 정도까지 형성되는 국한된 에피택셜 영역들을 제공하기 위해 이용될 수도 있다는 것을 이해해야 한다.
도 8e를 참조하면, 유전체 층(840)의 제거 이후의 도 8d의 반도체 장치 구조체가 도시되어 있다. 결과 구조체(850)는, 핀 엔드-온 관점에서, 국한된 에피택셜 소스/드레인 영역들(816)의 모든 표면들을 노출된 채로 남긴다. 도시되어 있지는 않지만, 구조체(850)는 국한된 에피택셜 소스/드레인 영역들(816) 상에 콘택트 금속 및 인터커넥트 구조체의 형성을 포함할 수 있는, 장치 제조 완료를 위한 기초로서 이용될 수 있다.
다시 도 8a 내지 도 8e를 참조하면, 그와 함께 설명된 관련된 처리 접근법은 핀 스페이서 제거 후에 게이트들과 핀들 사이의 모든 간극들을 유전체 재료로 충전하는 것을 수반한다. 그 후 유전체 재료는 EUC가 핀을 제거하도록 핀 상부들 바로 아래로 리세스된다. 사용되는 재료들은 EUC 에칭에 대하여 높은 에칭 선택도를 가지며 에피택셜 성장과 양립할 수 있다. EUC 및 에피택셜 성장 후에, 차단 재료는 습식 에칭, 건식 에칭 또는 애쉬(ash) 프로세스에 의해 선택적으로 제거될 수 있다.
일반적으로, 다시 도 3a 내지 도 3d, 도 6a 내지 도 6e, 도 7a 내지 도 7e 및 도 8a 내지 도 8e를 참조하면, 일 실시예에서, 국한된 에피택셜 소스/드레인 영역들의 형성은 N-타입 및 P-타입 장치들에 적용 가능할 수 있다. 상기 예시적인 처리 방식들의 결과로 얻어지는 구조체들, 예를 들어, 도 3d, 도 6e, 도 7e 및 도 8e로부터의 구조체들은 PMOS 및 NMOS 장치 제조와 같은 장치 제조를 완성하기 위한 후속 처리 작업들에 대해 동일하거나 유사한 형식으로 사용될 수 있다는 것을 이해해야 한다. 완성된 장치의 예로서, 도 9a 및 도 9b는 본 발명의 실시예에 따른, 국한된 에피택셜 소스/드레인 영역들을 갖는 핀들을 가진 비평면 반도체 장치의 단면도 및 평면도(단면도의 a-a' 축을 따라 취한 것)를 예시한다.
도 9a를 참조하면, 반도체 구조체 또는 장치(900)는 기판(902)으로부터, 그리고 격리 영역(906) 위에 형성된 비평면 활성 영역(예를 들어, 돌출 핀 부분(904)을 포함하는 핀 구조체)을 포함한다. 게이트 라인(908)이 비평면 활성 영역의 돌출 부분들(904) 위는 물론 격리 영역(906)의 부분 위에 배치된다. 도시된 바와 같이, 게이트 라인(908)은 게이트 전극(950)과 게이트 유전체 층(952)을 포함한다. 일 실시예에서, 게이트 라인(908)은 또한 유전체 캡 층(954)을 포함할 수 있다. 게이트 콘택트(914) 및 위에 가로놓인 게이트 콘택트 비아(916)가 또한, 이 관점에서, 위에 가로놓인 금속 인터커넥트(960)와 함께 보이며, 이들 모두는 층간 유전체 스택들 또는 층들(970) 내에 배치된다. 도 9a의 관점에서 또한 보이는 바와 같이, 게이트 콘택트(914)는 일 실시예에서 격리 영역(906) 위에 배치되지만, 비평면 활성 영역들 위에는 배치되지 않는다.
도 9b를 참조하면, 게이트 라인(908)은 돌출 핀 부분들(904) 위에 배치된 것으로 도시된다. 돌출 핀 부분들(904)의 소스 및 드레인 영역들(904A 및 904B)이 이 관점에서 보일 수 있다. 일 실시예에서, 돌출 핀 부분들(904)의 재료는 제거되고(언더컷되고), 예를 들어, 상술한 바와 같이, 에피택셜 퇴적에 의해, 또 다른 반도체 재료로 대체된다. 구체적인 실시예에서, 소스 및 드레인 영역들(904A 및 904B)은 유전체 층(906)의 높이 아래에 연장할 수 있지만, 그들은 대신에 유전체 층(906)과 같은 높이이거나 그보다 위에 있을 수 있다. 일 실시예에서, 소스 및 드레인 영역들(904A 및 904B)는 화학 기상 증착법(CVD), 원자층 증착법(ALD), 또는 분자선 에피택시법(MBE)과 같은 퇴적 프로세스에 의해 형성된다. 일 실시예에서, 소스 및 드레인 영역들(904A 및 904B)은 불순물 원자들로 인 시투(in situ) 도핑된다. 일 실시예에서, 소스 및 드레인 영역들(904A 및 904B)은 형성에 이어서 불순물 원자들로 도핑된다. 일 실시예에서, 소스 및 드레인 영역들(904A 및 904B)는 불순물 원자들로 인 시투 도핑되고 형성에 이어서 추가 도핑된다. 소스 및 드레인 영역들(904A 및 904B)은 돌출 핀 부분들(904)의 반도체 재료와 비교하여 같은 또는 상이한 반도체 재료로 구성될 수 있는 것을 이해해야 한다.
일 실시예에서, 반도체 구조체 또는 장치(900)는 핀(fin)-FET 또는 트라이-게이트 장치와 같은, 그러나 이에 한정되지 않는 비평면 장치이다. 그러한 실시예에서, 대응하는 반도체 채널 영역은 3차원 보디(body)로 구성되거나 3차원 보디에 형성된다. 하나의 그러한 실시예에서, 게이트 라인들(908)의 게이트 전극 스택들은 3차원 보디의 적어도 상부 표면 및 한 쌍의 측벽을 둘러싼다.
기판(902)은 제조 프로세스를 견딜 수 있고 전하가 이동할 수 있는 반도체 재료로 구성될 수 있다. 실시예에서, 기판(902)은, 활성 영역(904)을 형성하기 위해, 인, 비소, 붕소 또는 이들의 조합과 같은, 그러나 이들에 한정되지 않는, 전하 캐리어로 도핑되는 결정질 실리콘, 실리콘/게르마늄 또는 게르마늄 층으로 구성되는 벌크 기판이다. 일 실시예에서, 벌크 기판(902)에서의 실리콘 원자들의 농도는 97% 초과이다. 다른 실시예에서, 벌크 기판(902)은 별개의 결정 기판 위에 성장된 에피택셜 층, 예를 들어 붕소-도핑된 벌크 실리콘 단결정 기판 위에 성장된 실리콘 에피택셜 층으로 구성된다. 벌크 기판(902)은 대안적으로 III-V족 재료로 구성될 수 있다. 실시예에서, 벌크 기판(902)은 갈륨 질화물, 갈륨 인화물, 갈륨 비화물, 인듐 인화물, 인듐 안티몬화물, 인듐 갈륨 비화물, 알루미늄 갈륨 비화물, 인듐 갈륨 인화물, 또는 이들의 조합과 같은, 그러나 이들에 한정되지 않는, III-V족 재료로 구성된다. 일 실시예에서, 벌크 기판(902)은 III-V족 재료로 구성되며, 전하-캐리어 도펀트 불순물 원자들은 탄소, 실리콘, 게르마늄, 산소, 황, 셀레늄 또는 텔루륨과 같은, 그러나 이에 한정되지 않는 것들이다.
격리 영역(906)은 영구 게이트 구조체의 부분들을 하부의 벌크 기판으로부터 궁극적으로 전기적으로 격리하거나, 그 격리에 기여하고 또는, 핀 활성 영역들을 격리하는 것과 같이, 하부의 벌크 기판 내에 형성된 활성 영역들을 격리하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 격리 영역(906)은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 유전체 재료로 구성된다.
게이트 라인(908)은 게이트 유전체 층(952)과 게이트 전극 층(950)을 포함하는 게이트 전극 스택으로 구성될 수 있다. 일 실시예에서, 게이트 전극 스택의 게이트 전극은 금속 게이트로 구성되고, 게이트 유전체 층은 하이-k 재료로 구성된다. 예를 들어, 일 실시예에서, 게이트 유전체 층은 하프늄 산화물, 하프늄 산질화물, 하프늄 규산염, 란타늄 산화물, 지르코늄 산화물, 지르코늄 규산염, 탄탈룸 산화물, 바륨 스트론튬 티탄산염, 바륨 티탄산염, 스트론튬 티탄산염, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈룸 산화물, 납 아연 니오브산염, 또는 이들의 조합과 같은, 그러나 이에 한정되지 않는 재료로 구성된다. 또한, 게이트 유전체 층의 일부는 기판(902)의 상부 몇 개 층들로부터 형성된 자연 산화물의 층을 포함할 수 있다. 일 실시예에서, 게이트 유전체 층은 상부 하이-k 부분 및 반도체 재료의 산화물로 구성되는 하부 부분으로 구성된다. 일 실시예에서, 게이트 유전체 층은 하프늄 산화물의 상부 부분 및 실리콘 이산화물 또는 실리콘 산질화물의 하부 부분으로 구성된다.
일 실시예에서, 게이트 전극은 금속 질화물들, 금속 탄화물들, 금속 규화물들, 금속 알루미나이드들, 하프늄, 지르코늄, 티타늄, 탄탈룸, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 또는 도전성 금속 산화물들과 같은, 그러나 이에 한정되지 않는 금속 층으로 구성된다. 특정 실시예에서, 게이트 전극은 금속 일함수-설정 층(metal workfunction-setting layer) 위에 형성되는 일함수-비설정 충전 재료(non-workfunction-setting fill material)로 구성된다.
게이트 전극 스택들과 관련된 스페이서들은 영구 게이트 구조체를 자기 정렬 콘택트들과 같은 인접한 도전성 콘택트들로부터 궁극적으로 전기적으로 격리하거나 그 격리에 기여하기에 적합한 재료로 구성될 수 있다. 예를 들어, 일 실시예에서, 스페이서들은 실리콘 이산화물, 실리콘 산질화물, 실리콘 질화물, 또는 탄소 도핑된 실리콘 질화물과 같은, 그러나 이에 한정되지 않는 유전체 재료로 구성된다.
게이트 콘택트(914) 및 위에 가로놓인 게이트 콘택트 비아(916)는 도전성 재료로 구성될 수 있다. 일 실시예에서, 콘택트들 또는 비아들 중 하나 이상은 금속 종들로 구성된다. 금속 종들은 텅스텐, 니켈, 또는 코발트와 같은 순 금속(pure metal)일 수 있거나, 금속-금속 합금 또는 금속-반도체 합금(예를 들어, 규화물 재료와 같은 것)과 같은 합금일 수 있다.
일 실시예에서(도시되지는 않음), 구조체(900)를 제공하는 것은 대단히 엄격한 레지스트레이션 허용 한계(registration budget)를 가진 리소그래피 단계의 사용을 없애면서 본질적으로 완벽하게 기존의 게이트 패턴에 정렬되는 콘택트 패턴의 형성을 수반한다. 하나의 그러한 실시예에서, 이러한 접근법은 (예로서, 통상적으로 구현되는 건식 또는 플라즈마 에칭에 비해) 본질적으로 고도로 선택적인 습식 에칭을 이용하여 콘택트 개구들을 형성하는 것을 가능하게 한다. 일 실시예에서, 콘택트 플러그 리소그래피 작업과 함께 기존의 게이트 패턴을 이용하여 콘택트 패턴이 형성된다. 하나의 그러한 실시예에서, 이 접근법은 종래의 접근법들에서 사용되는 바와 같은 콘택트 패턴을 생성하기 위한 임계 리소그래피 작업에 대한 필요를 없애는 것을 가능하게 한다. 일 실시예에서, 트렌치 콘택트 그리드가 별도로 패터닝되지 않고, 오히려 폴리 (게이트) 라인들 사이에 형성된다. 예를 들어, 하나의 그러한 실시예에서, 트렌치 콘택트 그리드가 게이트 그레이팅 패터닝(gate grating patterning) 이후에 그러나 게이트 그레이팅 절단들 이전에 형성된다.
더욱이, 게이트 스택 구조체(908)는 대체 게이트 프로세스(replacement gate process)에 의해 제조될 수 있다. 그러한 방식에서, 폴리실리콘 또는 실리콘 질화물 기둥 재료와 같은 더미 게이트 재료가 제거되고, 영구 게이트 전극 재료로 대체될 수 있다. 하나의 그러한 실시예에서, 이전의 프로세싱을 통해 수행되는 것과는 달리, 영구 게이트 유전체 층도 이 프로세스에서 형성된다. 실시예에서, 더미 게이트들은 건식 에칭 또는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며, SF6의 사용을 포함하는 건식 에칭 프로세스에 의해 제거된다. 다른 실시예에서, 더미 게이트들은 다결정 실리콘 또는 비정질 실리콘으로 구성되며, 수성 NH4OH 또는 테트라메틸암모늄 수산화물(tetramethylammonium hydroxide)의 사용을 포함하는 습식 에칭 프로세스에 의해 제거된다. 일 실시예에서, 더미 게이트들은 실리콘 질화물로 구성되며, 수성 인산을 포함하는 습식 에칭에 의해 제거된다.
일 실시예에서, 본 명세서에 설명되는 하나 이상의 접근법은 구조체(900)에 도달하기 위해 본질적으로 더미 및 대체 콘택트 프로세스와 함께 더미 및 대체 게이트 프로세스를 고려한다. 하나의 그러한 실시예에서, 대체 콘택트 프로세스는 영구 게이트 스택의 적어도 일부의 고온 어닐을 허용하기 위해 대체 게이트 프로세스 이후에 실행된다. 예를 들어, 특정한 그러한 실시예에서, 예를 들어 게이트 유전체 층이 형성된 이후에, 영구 게이트 구조체들의 적어도 일부의 어닐이 섭씨 약 600도보다 높은 온도에서 수행된다. 어닐은 영구 콘택트들의 형성 이전에 실행된다.
다시 도 9a를 참조하면, 반도체 구조체 또는 장치(900)의 배열은 격리 영역들 위에 게이트 콘택트를 배치한다. 그러한 배열은 레이아웃 공간의 비효율적 사용으로 볼 수 있다. 그러나, 또 다른 실시예에서, 반도체 장치는 활성 영역 위에 형성된 게이트 전극의 부분들과 접촉하는 콘택트 구조체들을 갖는다. 일반적으로, 게이트의 활성 부분 위에 그리고 트렌치 콘택트 비아와 동일한 층에 게이트 콘택트 구조체(예를 들어, 비아)를 형성하기 이전에(예를 들어, 그에 더하여), 본 발명의 하나 이상의 실시예는 먼저 게이트 정렬 트렌치 콘택트 프로세스를 이용하는 것을 포함한다. 그러한 프로세스는 반도체 구조 제조를 위해, 예를 들어 집적 회로 제조를 위해 트렌치 콘택트 구조체들을 형성하도록 구현될 수 있다. 일 실시예에서, 트렌치 콘택트 패턴은 기존의 게이트 패턴과 정렬되어 형성된다. 대조적으로, 종래의 접근법들은 통상적으로 선택적인 콘택트 에칭들과 함께 기존의 게이트 패턴에 대한 리소그래피 콘택트 패턴의 엄격한 정합을 갖는 추가의 리소그래피 프로세스를 수반한다. 예를 들어, 종래의 프로세스는 콘택트 피처들의 개별 패터닝을 이용하는 폴리 (게이트) 그리드 패터닝을 포함할 수 있다.
상술한 프로세스들의 모든 양태들이 본 발명의 실시예들의 사상 및 범위 내에 속하도록 실시될 필요가 있는 것은 아님을 이해해야 한다. 예를 들어, 일 실시예에서, 더미 게이트들이, 게이트 스택들의 활성 부분들 위에 게이트 콘택트들을 제조하기 이전에 형성될 필요는 전혀 없다. 상술한 게이트 스택들은 실제로 초기에 형성된 대로의 영구 게이트 스택들일 수 있다. 또한, 본 명세서에 기술된 프로세스들은 하나의 또는 복수의 반도체 장치를 제조하기 위해 이용될 수 있다. 반도체 장치들은 트랜지스터들 또는 유사한 장치들일 수 있다. 예를 들어, 실시예에서, 반도체 장치들은 로직 또는 메모리를 위한 금속 산화물 반도체(MOS) 트랜지스터들이거나, 바이폴라 트랜지스터들이다. 또한, 실시예에서, 반도체 장치들은, 트라이게이트 장치, 독립적으로 액세스되는 이중 게이트 장치 또는 FIN-FET과 같은 3차원 아키텍처를 갖는다. 하나 이상의 실시예는, 10 나노미터(10㎚) 이하의 기술 노드에서 반도체 장치들을 제조하는데 특히 유용할 수 있다. 본 명세서의 실시예들은 트랜지스터 레이아웃 밀도를 향상시키기 위해 그리고 콘택트 저항의 증가를 향하는 트렌드를 완화시키기 위해 적용 가능할 수 있다.
도 10은 본 발명의 일 구현에 따른 컴퓨팅 장치(1000)를 예시한다. 컴퓨팅 장치(1000)는 보드(1002)를 하우징한다. 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이들에 한정되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(1004)는 보드(1002)에 물리적 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)이 또한 보드(1002)에 물리적 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.
그 응용들에 따라, 컴퓨팅 장치(1000)는 보드(1002)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다용도 디스크(DVD) 등과 같은) 대용량 저장 장치를 포함할 수 있지만, 이들에 한정되는 것은 아니다.
통신 칩(1006)은 컴퓨팅 장치(1000)와의 사이에 데이터의 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 전달할 수 있는, 회로, 장치, 시스템, 방법, 기법, 통신 채널 등을 기술하는 데 이용될 수 있다. 그 용어는 관련 장치들이 어떠한 배선도 포함하지 않음을 시사하지 않지만, 일부 실시예들에서는 관련 장치들이 어떠한 배선도 포함하지 않을 수도 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스와 이것들의 파생뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 설계된 임의의 다른 무선 프로토콜들을 포함하지만 이것들에만 한정되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 장치(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신에 전용될 수 있고, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 긴 거리의 무선 통신에 전용될 수 있다.
컴퓨팅 장치(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 실시예들의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 장치를 포함한다. 용어 "프로세서(processor)"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1006)도 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 장치를 포함한다.
추가 구현들에서, 컴퓨팅 장치(1000) 내에 하우징되는 또 다른 컴포넌트가 본 발명의 실시예들의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 장치를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 장치(1000)는, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 오락 제어 유닛, 디지털 카메라, 휴대형 음악 재생기, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(1000)는, 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
따라서, 본 발명의 실시예들은 반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들을 포함한다.
일 실시예에서, 반도체 구조체는 반도체 기판 위에 배치되고 그와 연속적인 복수의 평행 반도체 핀을 포함한다. 상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 격리 구조체가 배치된다. 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출한다. 상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 채널 영역에 인접하여 에피택셜 소스 및 드레인 영역들이 배치된다. 상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되지 않는다. 상기 반도체 구조체는 또한 하나 이상의 게이트 전극을 포함하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 상기 채널 영역 위에 배치된다.
일 실시예에서, 인접한 반도체 핀들의 각각의 소스 및 드레인 영역들은 서로 병합되거나 접촉하지 않는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각의 채널 영역에 대해 응력을 유발한다.
일 실시예에서, 상기 반도체 구조체는 상기 격리 구조체의 최상부 표면 위에 노출된 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 배치된 콘택트 금속 층을 더 포함한다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 상기 복수의 반도체 핀의 상기 채널 영역들의 반도체 재료와는 상이한 반도체 재료로 구성된다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 아래에 하부 표면을 갖는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면과 대략 평면인 하부 표면을 갖는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 위에 하부 표면을 갖는다.
일 실시예에서, 반도체 구조체는 반도체 기판 위에 배치되고 그와 연속적인 복수의 평행 반도체 핀을 포함한다. 상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 격리 구조체가 배치된다. 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출한다. 상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 채널 영역에 인접하여 에피택셜 소스 및 드레인 영역들이 배치된다. 상기 에피택셜 소스 및 드레인 영역들은 실질적으로 수직 측벽들을 갖는다. 인접한 반도체 핀들의 각각의 소스 및 드레인 영역들은 서로 병합되지도 않고 접촉하지도 않는다. 상기 반도체 구조체는 또한 하나 이상의 게이트 전극을 포함하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 상기 채널 영역 위에 배치된다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되지 않는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장한다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 상기 각각의 채널 영역에 대해 응력을 유발한다.
일 실시예에서, 상기 반도체 구조체는 상기 격리 구조체의 최상부 표면 위에 노출된 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 배치된 콘택트 금속 층을 더 포함한다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 상기 복수의 반도체 핀의 상기 채널 영역들의 반도체 재료와는 상이한 반도체 재료로 구성된다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 아래에 하부 표면을 갖는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면과 대략 평면인 하부 표면을 갖는다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 위에 하부 표면을 갖는다.
일 실시예에서, 반도체 구조체를 제조하는 방법은 반도체 기판 위에 그리고 그와 연속적인 복수의 평행 반도체 핀을 형성하는 단계를 수반한다. 이 방법은 또한 상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 격리 구조체를 형성하는 단계를 수반한다. 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출한다. 이 방법은 또한 하나 이상의 게이트 전극을 형성하는 단계를 수반하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 채널 영역 위에 형성된다. 이 방법은 또한 상기 복수의 평행 반도체 핀 각각의 더미 소스 및 드레인 영역들의 측벽들을 따라 에피택셜 국한 영역들(epitaxial confining regions)을 형성하는 단계를 수반한다. 이 방법은 또한 상기 에피택셜 국한 영역들을 제거하지 않고 상기 복수의 평행 반도체 핀 각각으로부터 상기 더미 소스 및 드레인 영역들을 제거하는 단계를 수반한다. 이 방법은 또한 상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 상기 채널 영역에 인접하여 에피택셜 소스 및 드레인 영역들을 형성하는 단계를 수반하고, 상기 에피택셜 소스 및 드레인 영역들은 상기 에피택셜 국한 영역들에 의해 국한된다.
일 실시예에서, 상기 방법은 상기 에피택셜 국한 영역들을 제거하는 단계, 및 상기 격리 구조체 위로 돌출하는 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 콘택트 금속 층을 형성하는 단계를 더 수반한다.
일 실시예에서, 상기 에피택셜 국한 영역들을 형성하는 단계는 이중 스페이서들을 형성하는 단계를 수반하고, 상기 방법은 상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계 전에 상기 에피택셜 국한 영역들의 내부 스페이서를 제거하는 단계를 더 수반한다.
일 실시예에서, 상기 에피택셜 국한 영역들을 형성하는 단계는 단일 스페이서들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 에피택셜 국한 영역들을 형성하는 단계는 차단 유전체 층을 형성하는 단계를 수반한다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계는 상기 격리 구조체 위에 측면으로 연장되지 않는 에피택셜 소스 및 드레인 영역들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계는 상기 격리 구조체 위에 측면으로 연장되는 에피택셜 소스 및 드레인 영역들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 하나 이상의 게이트 전극은 더미 게이트 전극들이고, 상기 방법은 상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계에 이어서, 상기 더미 게이트 전극들을 영구 게이트 전극들로 대체하는 단계를 더 수반한다.

Claims (25)

  1. 반도체 구조체로서,
    반도체 기판 위에 배치되고 상기 반도체 기판과 연속적인 복수의 평행 반도체 핀(fin);
    상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 배치된 격리 구조체 - 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출함 -;
    상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 채널 영역에 인접하여 배치된 에피택셜 소스 및 드레인 영역들 - 상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되지 않음 -; 및
    하나 이상의 게이트 전극
    을 포함하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 상기 채널 영역 위에 배치되는, 반도체 구조체.
  2. 제1항에 있어서,
    인접한 반도체 핀들의 각각의 소스 및 드레인 영역들은 서로 병합되지도 않고 접촉하지도 않는, 반도체 구조체.
  3. 제1항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각의 채널 영역에 대해 응력을 유발하는, 반도체 구조체.
  4. 제1항에 있어서,
    상기 격리 구조체의 최상부 표면 위에 노출된 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 배치된 콘택트 금속 층을 더 포함하는, 반도체 구조체.
  5. 제1항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 상기 복수의 반도체 핀의 상기 채널 영역들의 반도체 재료와는 상이한 반도체 재료를 포함하는, 반도체 구조체.
  6. 제1항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 아래에 하부 표면을 갖는, 반도체 구조체.
  7. 제1항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면과 대략 평면인 하부 표면을 갖는, 반도체 구조체.
  8. 제1항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 위에 하부 표면을 갖는, 반도체 구조체.
  9. 반도체 구조체로서,
    반도체 기판 위에 배치되고 상기 반도체 기판과 연속적인 복수의 평행 반도체 핀;
    상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 배치된 격리 구조체 - 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출함 -;
    상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 채널 영역에 인접하여 배치된 에피택셜 소스 및 드레인 영역들 - 상기 에피택셜 소스 및 드레인 영역들은 실질적으로 수직 측벽들을 갖고, 인접한 반도체 핀들의 각각의 소스 및 드레인 영역들은 서로 병합되지도 않고 접촉하지도 않음 -; 및
    하나 이상의 게이트 전극
    을 포함하고, 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 상기 채널 영역 위에 배치되는, 반도체 구조체.
  10. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되지 않는, 반도체 구조체.
  11. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 상기 격리 구조체 위에 측면으로 연장되는, 반도체 구조체.
  12. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 상기 각각의 채널 영역에 대해 응력을 유발하는, 반도체 구조체.
  13. 제9항에 있어서,
    상기 격리 구조체의 최상부 표면 위에 노출된 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 배치된 콘택트 금속 층을 더 포함하는, 반도체 구조체.
  14. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 상기 복수의 반도체 핀의 상기 채널 영역들의 반도체 재료와는 상이한 반도체 재료를 포함하는, 반도체 구조체.
  15. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 아래에 하부 표면을 갖는, 반도체 구조체.
  16. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면과 대략 평면인 하부 표면을 갖는, 반도체 구조체.
  17. 제9항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들은 각각 상기 격리 구조체의 최상부 표면 위에 하부 표면을 갖는, 반도체 구조체.
  18. 반도체 구조체를 제조하는 방법으로서:
    반도체 기판 위에 그리고 상기 반도체 기판과 연속적인 복수의 평행 반도체 핀을 형성하는 단계;
    상기 반도체 기판 위에 그리고 상기 복수의 평행 반도체 핀 각각의 하부 부분들에 인접하여 격리 구조체를 형성하는 단계 - 상기 복수의 평행 반도체 핀 각각의 상부 부분은 상기 격리 구조체의 최상부 표면 위로 돌출함 -;
    하나 이상의 게이트 전극을 형성하는 단계 - 각각의 게이트 전극은 상기 복수의 평행 반도체 핀 중 하나 이상의 반도체 핀의 채널 영역 위에 형성됨 -;
    상기 복수의 평행 반도체 핀 각각의 더미 소스 및 드레인 영역들의 측벽들을 따라 에피택셜 국한 영역들(epitaxial confining regions)을 형성하는 단계;
    상기 에피택셜 국한 영역들을 제거하지 않고 상기 복수의 평행 반도체 핀 각각으로부터 상기 더미 소스 및 드레인 영역들을 제거하는 단계; 및
    상기 복수의 평행 반도체 핀 각각에 상기 반도체 핀의 상기 상부 부분 내의 상기 채널 영역에 인접하여 에피택셜 소스 및 드레인 영역들을 형성하는 단계
    를 포함하고, 상기 에피택셜 소스 및 드레인 영역들은 상기 에피택셜 국한 영역들에 의해 국한되는, 방법.
  19. 제18항에 있어서,
    상기 에피택셜 국한 영역들을 제거하는 단계; 및
    상기 격리 구조체 위로 돌출하는 상기 에피택셜 소스 및 드레인 영역들의 모든 표면들에 콘택트 금속 층을 형성하는 단계를 더 포함하는, 방법.
  20. 제18항에 있어서,
    상기 에피택셜 국한 영역들을 형성하는 단계는 이중 스페이서들을 형성하는 단계를 포함하고, 상기 방법은:
    상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계 전에 상기 에피택셜 국한 영역들의 내부 스페이서를 제거하는 단계를 더 포함하는, 방법.
  21. 제18항에 있어서,
    상기 에피택셜 국한 영역들을 형성하는 단계는 단일 스페이서들을 형성하는 단계를 포함하는, 방법.
  22. 제18항에 있어서,
    상기 에피택셜 국한 영역들을 형성하는 단계는 차단 유전체 층을 형성하는 단계를 포함하는, 방법.
  23. 제18항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계는 상기 격리 구조체 위에 측면으로 연장되지 않는 에피택셜 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 방법.
  24. 제18항에 있어서,
    상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계는 상기 격리 구조체 위에 측면으로 연장되는 에피택셜 소스 및 드레인 영역들을 형성하는 단계를 포함하는, 방법.
  25. 제18항에 있어서,
    상기 하나 이상의 게이트 전극은 더미 게이트 전극들이고, 상기 방법은:
    상기 에피택셜 소스 및 드레인 영역들을 형성하는 단계에 이어서, 상기 더미 게이트 전극들을 영구 게이트 전극들로 대체하는 단계를 더 포함하는, 방법.
KR1020167022426A 2014-03-27 2014-03-27 반도체 장치들을 위한 국한된 에피택셜 영역들 및 국한된 에피택셜 영역들을 가진 반도체 장치들을 제조하는 방법들 Active KR102202983B1 (ko)

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