[go: up one dir, main page]

KR20170007926A - 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법 - Google Patents

스위치드-커패시터 디시-디시 컨버터 및 그 제조방법 Download PDF

Info

Publication number
KR20170007926A
KR20170007926A KR1020150098955A KR20150098955A KR20170007926A KR 20170007926 A KR20170007926 A KR 20170007926A KR 1020150098955 A KR1020150098955 A KR 1020150098955A KR 20150098955 A KR20150098955 A KR 20150098955A KR 20170007926 A KR20170007926 A KR 20170007926A
Authority
KR
South Korea
Prior art keywords
layer pattern
insulating layer
substrate
interlayer insulating
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020150098955A
Other languages
English (en)
Other versions
KR102345675B1 (ko
Inventor
황재호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150098955A priority Critical patent/KR102345675B1/ko
Priority to US14/950,932 priority patent/US9673708B2/en
Priority to CN201610119845.1A priority patent/CN106356370B/zh
Priority to TW105112118A priority patent/TWI681526B/zh
Publication of KR20170007926A publication Critical patent/KR20170007926A/ko
Priority to US15/584,923 priority patent/US9853541B2/en
Application granted granted Critical
Publication of KR102345675B1 publication Critical patent/KR102345675B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

스위치드-커패시터 디시-디시 컨버터는, 수직방향으로 중첩되도록 배치되는 로직셀과 커패시터셀을 포함한다. 로직셀은 제1 기판에 배치되는 복수개의 능동소자들을 갖는다. 커패시터셀은 제2 기판에 배치되는 커패시터를 갖는다. 제1 기판 위의 제1 층간절연층과 제2 기판 위의 제2 층간절연층은 서로 본딩된다. 로직셀의 어느 하나의 배선층패턴에 결합되는 제1 관통비아와, 커패시터셀의 하부전극층패턴에 전기적으로 결합되는 하부배선층패턴에 결합되는 제2 관통비아는, 제1 외부회로패턴을 통해 상호 결합된다. 커패시터셀의 상부전극층패턴에 전기적으로 결합되는 상부배선층패턴에 결합되는 제3 관통비아와, 로직셀의 다른 하나의 배선층패턴에 결합되는 제4 관통비아는, 제2 외부회로패턴을 통해 상호 결합된다.

Description

스위치드-커패시터 디시-디시 컨버터 및 그 제조방법{Switched-Capacitor DC-DC converter and method of fabricating the same}
본 개시의 여러 실시예들은 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법에 관한 것이다.
파워서플라이에서 종종 사용되는 스위치드 파워 컨버터(switched power converter)는 두 가지 형태로 구현될 수 있다. 하나는 변환하는 동안 인덕터가 에너지를 축적하는 스위치드 인덕터 컨버터(SIC; Switched-Inductor Converter)이다. 다른 하나는 변환하는 동안 커패시터가 에너지를 축적하는 스위치드 커패시터 컨버터(SCC; Switched-Capacitor Converter)이다. 스위치드 인덕터 컨버터(SIC)는, 넓은 동작 범위(operating range)와 높은 효율을 갖고 있으며, 이에 따라 대체로 높은 전력 응용분야에서 폭넓게 사용되고 있다. 그러나 스위치드 인덕터 컨버터(SIC)는, 인덕터가 차지하는 넓은 면적으로 인해 크기 감소가 요구되는 시스템에서 사용되는데 제한적이다. 반면에 스위치드 커패시터 컨버터(SCC)는, 크기 감소가 요구되는 대체로 낮은 전력 응용분야에서 사용되고 있다. 최근 전자기적 간섭이 문제가 되고, 또한 작은 크기를 요하는 모바일 기기의 발전으로 인해, 스위치드 커패시터 컨버터(SCC)의 적용 범위는 점점 더 커지고 있는 실정이다.
일반적으로 스위칭 소자와 커패시터를 하나의 칩 내에 집적시키는 경우, 커패시터가 차지하는 면적으로 인해 커패시터의 용량을 증가시키는데 어려움이 있다. 더욱이 커패시터를 제조하는 과정에서 고온 공정이 수행되는데, 이 고온 공정에 의해 스위칭 소자를 구성하는 트랜지스터가 열화될 수 있다. 이에 따라 칩 외부에 복수개의 커패시터들을 배치시키는 구조를 주로 채용하고 있는 실정이다.
본 출원의 여러 실시예들은, 칩 내에 스위칭소자 및 고용량의 커패시터를 함께 집적시키면서 칩 면적을 감소시킬 수 있도록 하는 스위치드-커패시터 디시-디시 컨버터를 제공한다.
또한 본 출원의 여러 실시예들은, 커패시터 제조과정에서의 고온 공정에 의해 스위칭소자가 열화되는 현상이 방지되도록 할 수 있는 스위치드-커패시터 디시-디시 컨버터의 제조방법을 제공한다.
일 예에 따른 스위치드-커패시터 디시-디시 컨버터는, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 층간절연층이 상기 제1 층간절연층에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀; 상기 제2 기판 및 제2 층간절연층을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아; 상기 제2 기판을 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아; 상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아; 상기 제2 기판 및 제2 층간절연층을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아; 상기 제2 기판의 하부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및 상기 제2 기판의 하부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함한다.
다른 예에 따른 스위치드-커패시터 디시-디시 컨버터는, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 기판이 상기 제1 층간절연층에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀; 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아; 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아; 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아; 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아; 상기 제2 층간절연층의 상부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및 상기 제2 층간절연층의 상부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함한다.
또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터는, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 층간절연층이 상기 제1 기판에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀; 상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아; 상기 제2 기판을 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아; 상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아; 상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아; 상기 제2 기판의 하부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및 상기 제2 기판의 하부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함한다.
또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터는, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 기판이 상기 제1 기판에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀; 상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아; 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아; 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아; 상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아; 상기 제2 층간절연층의 상부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및 상기 제2 층간절연층의 상부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함한다.
일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 제조방법은, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계; 상기 제1 층간절연층 및 제2 층간절연층을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계; 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계; 상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및 상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함한다.
다른 예에 따른 스위치드-커패시터 디시-디시 컨버터의 제조방법은, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계; 상기 제1 층간절연층 및 제2 기판을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계; 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계; 상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및 상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함한다.
또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터의 제조방법은, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계; 상기 제1 기판 및 제2 층간절연층을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계; 상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 기판을 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계; 상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및 상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함한다.
또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터의 제조방법은, 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계; 커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계; 상기 제1 기판 및 제2 기판을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계; 상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계; 상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및 상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함한다.
여러 실시예들에 따르면, 칩 내에 스위칭소자 및 고용량의 커패시터를 함께 집적시키면서 칩 면적을 감소시킬 수 있으며, 특히 커패시터셀과 로직셀을 별개의 과정을 통해 준비한 후 본딩 공정을 통해 스위치드-커패시터 디시-디시 컨버터를 제작함으로써 커패시터 제조과정에서의 고온 공정에 의해 스위칭소자가 열화되는 현상이 방지되도록 할 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 회로 구성을 나타내 보인 도면이다.
도 2는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 소자의 단면도이다.
도 3은 도 2의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 로직셀을 보다 상세하게 나타내 보인 단면도이다.
도 4는 도 2의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다.
도 5는 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터 소자의 단면도이다.
도 6은 도 5의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 로직셀을 보다 상세하게 나타내 보인 단면도이다.
도 7는 도 5의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다.
도 8은 또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터 소자의 단면도이다.
도 9는 도 8의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 로직셀을 보다 상세하게 나타내 보인 단면도이다.
도 10은 도 8의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다.
도 11은 또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터 소자의 단면도이다.
도 12는 도 11의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 로직셀을 보다 상세하게 나타내 보인 단면도이다.
도 13은 도 11의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다.
도 14 내지 도 19는 도 2의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 20 내지 도 24는 도 5의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 25 내지 도 29는 도 8의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 30 내지 도 34는 도 11의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 스위치드-커패시터 디시-디시 컨버터의 회로 구성을 나타내 보인 도면이다. 도 1을 참조하면, 스위치드 커패시터 디씨-디씨 컨버터(10)는, 제1 씨모스 트랜지스터(CMOS1), 제2 씨모스 트랜지스터(CMOS2), 및 커패시터(CAP)를 포함하여 구성될 수 있다. 제1 씨모스 트랜지스터(CMOS1)는 제1 P채널형 모스트랜지스터(PMOS1) 및 제1 N채널형 모스트랜지스터(NMOS1)로 구성된다. 제2 씨모스 트랜지스터(CMOS2)는 제2 P채널형 모스트랜지스터(PMOS2) 및 제2 N채널형 모스트랜지스터(NMOS2)로 구성된다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)는, 각각 P+형의 소스영역 및 드레인영역에 대응되는 소스단자(S1, S3) 및 드레인단자(D1, D3)를 갖는다. 제1 N채널형 모스트랜지스터(NMOS1) 및 제2 N채널형 모스트랜지스터(NMOS2)는, 각각 N+형의 소스영역 및 드레인영역에 대응되는 소스단자(S2, S4) 및 드레인단자(D2, D4)를 갖는다. 제1 P채널형 모스트랜지스터(PMOS1)의 드레인단자(D1) 및 소스단자(S1)는, 각각 전압입력단자(VIN) 및 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2)에 연결된다. 제1 N채널형 모스트랜지스터(NMOS1)의 드레인단자(D2)는 전압출력단자(VOUT)에 연결된다. 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)는, 각각 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4) 및 전압출력단자(VOUT)에 연결된다. 제2 N채널형 모스트랜지스터(NMOS2)의 드레인단자(D4)는 그라운드(ground)(GND)에 연결된다. 커패시터(CAP)의 일 단자는 제1 P채널형 모스트랜지스터(PMOS1)와 제1 N채널형 모스트랜지스터(NMOS1)의 연결접점(a)에 연결된다. 연결접점(a)은, 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1)와 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2)에 공통으로 결합된다. 커패시터(CAP)의 반대 단자는 제2 P채널형 모스트랜지스터(PMOS2)와 제2 N채널형 모스트랜지스터(NMOS2)의 연결접점(b)에 연결된다. 연결접점(b)는, 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3)와 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4)에 공통으로 결합된다. 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1), 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2), 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3), 및 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)는 게이트전압입력단자(VG)에 공통으로 연결된다.
본 예에 따른 스위치드 커패시터 디씨-디씨 컨버터(10)는 두 가지 동작 단계에 의해 입력전압을 다른 레벨의 전압으로 출력시키는 디씨-디씨 컨버터 동작을 수행한다. 이 과정에서 게이트전압입력단자(Vg)를 통해 일정 주파수의 클락 신호(clock signal)가 입력된다. 구체적으로 충전단계(charging phase)에서 게이트전압입력단자(VG)를 통해 일정 크기 이하, 예컨대 0V의 게이트전압신호가 입력된다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-온되는 반면, 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-오프된다. 이 상태에서 전류 이동 경로는, 전압입력단자(VIN)에서 연결접점(a), 커패시터(CAP), 및 연결접점(b)를 통해 전압출력단자(VOUT)까지 형성되며, 커패시터(CAP)는 일정 크기의 전하량을 충전한다. 방전단계(discharging phase)에서 게이트전압입력단자(VG)을 통해 문턱전압 크기 이상, 예컨대 5V의 게이트전압신호가 입력된다. 이에 따라 제1 N채널형 모스트랜지스터(NMOS1)와 제2 N채널형 모스트랜지스터(NMOS2)는 턴-온되는 반면, 제1 P채널형 모스트랜지스터(PMOS1)와 제2 P채널형 모스트랜지스터(PMOS2)는 턴-오프된다. 이 상태에서 커패시터(CAP)의 양 단자는 각각 그라운드 및 전압출력단자(VOUT)에 연결된다. 일정 크기의 전하량이 충전된 커패시터(CAP)는 전압소스(voltage source)로 작용하여 전압출력단자(VOUT)를 통해 입력전압과는 다른 레벨의 전압을 출력시킨다.
도 2는 일 예에 따른 스위치드-커패시터 디시-디시 컨버터 소자의 단면도이다. 도 2를 참조하면, 스위치드-커패시터 디시-디시 컨버터 소자(110)는, 로직소자를 포함하는 로직셀(200)과 커패시터를 포함하는 커패시터셀(300)이 수직 방향으로 적층되는 구조를 갖는다. 로직셀(200)의 일 면과 커패시터를 포함하는 커패시터셀(300)이 일면은 상호 직접 접촉되도록 본딩(bonding)된다. 로직셀(200)은, 제1 기판(210)에 배치되는 로직소자와, 제1 기판(210) 위의 제1 층간절연층(250)과, 제1 층간절연층(250) 내에 배치되는 배선층패턴들(273, 277, 291, 292)을 포함할 수 있다. 배선층패턴들(273, 277, 291, 292)은, 수직방향을 따라 서로 다른 레벨에 배치되는 제1 배선층패턴들(273, 277)과 제2 배선층패턴들(291, 292)로 구분될 수 있다. 커패시터셀(300)은, 제2 기판(310) 위에 배치되는 커패시터(340)와, 제2 기판(310) 및 커패시터(340)를 덮도록 배치되는 제2 층간절연층(360)과, 제2 층간절연층(360) 내에 배치되는 배선층패턴들(320, 350)을 포함할 수 있다. 배선층패턴들(320, 350)은, 하부배선층패턴(320)과 상부배선층패턴(350)을 포함할 수 있다. 제1 층간절연층(250)은, 제1 기판(210)의 일 면에 접하는 면과 반대인 제1 상부면(250a)을 갖는다. 제2 층간절연층(360)은, 제2 기판(310)의 일 면에 접하는 면과 반대인 제2 상부면(360a)을 갖는다. 제1 층간절연층(250)의 제1 상부면(250a)과 제2 층간절연층(360)의 제2 상부면(360a)은 직접 접합된다. 일 예에서 제1 층간절연층(250) 및 제2 층간절연층(360)은 모두 옥사이드(oxide)층으로 구성될 수 있으며, 이 경우 로직셀(200)과 커패시터셀(300)은 옥사이드-옥사이드 접합(oxide-oxide bonding)을 통해 상호 부착된다.
커패시터셀(300)의 제2 기판(310)의 하부면(310a) 위에는 제1 외부회로패턴(381) 및 제2 외부회로패턴(382)을 포함하는 복수개의 외부회로패턴들이 배치된다. 일 예에서 제1 외부회로패턴(381) 및 제2 외부회로패턴(382)이 하부면에 배치되는 제2 기판(310)의 두께는 로직셀(200)의 제1 기판(210)의 두께보다 상대적으로 얇다. 도면의 간단을 위해, 도 2에서 제1 외부회로패턴(381) 및 제2 외부회로패턴(382) 외의 다른 외부회로패턴들은 도시되지 않고 있다. 생략된 외부회로패턴들은, 도 1의 회로에서의 전압입력단자(VIN), 전압출력단자(VOUT), 그라운드(GND), 및 게이트전압입력단자(VG)에 각각 결합되는 외부회로패턴을 포함할 수 있다. 제1 외부회로패턴(381) 및 제2 외부회로패턴(382)은, 각각 도 1의 회로에서의 제1 연결접점(a) 및 제2 연결접점(b)에 결합된다. 제1 외부회로패턴(381)은, 제2 기판(310) 및 제2 층간절연층(360)을 완전히 관통하며, 제1 층간절연층(250)을 일정 깊이만큼 관통하는 제1 관통비아(371)을 통해, 로직셀(200)의 제2 배선층패턴(292)과 전기적으로 결합한다. 또한 제1 외부회로패턴(381)은, 제2 기판(310)을 완전히 관통하는 제2 관통비아(372)를 통해, 커패시터셀(300)의 하부배선층패턴(320)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(200)의 제2 배선층패턴(292) 및 커패시터셀(300)의 하부배선층패턴(320)은 전기적으로 상호 결합된다. 제2 외부회로패턴(382)은, 제2 기판(310)을 완전히 관통하며, 제2 층간절연층(360)을 일정 깊이만큼 관통하는 제3 관통비아(373)를 통해, 커패시터셀(300)의 상부배선층패턴(350)과 전기적으로 결합한다. 또한 제2 외부회로패턴(382)은, 제2 기판(310) 및 제2 층간절연층(360)을 완전히 관통하며, 제1 층간절연층(250)을 일정 깊이만큼 관통하는 제4 관통비아(374)을 통해, 로직셀(200)의 제2 배선층패턴(291)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(200)의 제2 배선층패턴(291) 및 커패시터셀(300)의 상부배선층패턴(350)은 전기적으로 상호 결합된다.
도 3은 도 2의 로직셀(200)을 보다 상세하게 나타내 보인 단면도이다. 도 3에서 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 3을 도 2와 함께 참조하면, 로직셀(200)은, 제1 기판(210)에 배치되는 로직소자를 포함한다. 로직소자는, 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)로 구성될 수 있다. 제1 시모스 트랜지스터(CMOS1)는, 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)를 포함할 수 있다. 제2 시모스 트랜지스터(CMOS2)는, 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)를 포함할 수 있다. 구체적으로 제1 기판(210)은 상부면(210a) 및 하부면(210b)을 갖는다. 일 예에서 제1 기판(210)은 p형의 도전형을 갖는 반도체기판일 수 있다. 커패시터셀(400)과의 접합과정에서 로직셀(200)이 상하로 바뀌었기 때문에 도면에서는 상부면(210a)이 아래 방향을 향해 배치되고 하부면(210b)이 위 방향을 향해 배치되도록 도시되어 있다. 이하에서는 로직소자가 배치되는 상부면(210a) 방향을 상부 방향으로 설정하고, 하부면(210b) 방향을 하부 방향으로 설정하여 설명하기로 한다.
제1 기판(210)의 상부 일정 영역에는 트랜치 소자분리층(213)들이 배치되어 모스트랜지스터들을 서로 격리시킨다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)가 배치되는 제1 기판(210)의 상부 영역에는 각각 제1 n형 웰영역(211) 및 제2 n형 웰영역(212)이 배치된다. 제1 P채널형 모스트랜지스터(PMOS1)는 제1 기판(210)의 상부면(210a) 위에 배치되는 제1 게이트스택을 포함한다. 제1 게이트스택은, 제1 게이트절연층패턴(221) 및 제1 게이트도전층패턴(231)이 적층되는 구조를 갖는다. 제1 게이트스택은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1)에 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는 제1 기판(210)의 상부면(210a) 위에 배치되는 제2 게이트스택을 포함한다. 제2 게이트스택은, 제2 게이트절연층패턴(222) 및 제2 게이트도전층패턴(232)이 적층되는 구조를 갖는다. 제2 게이트스택은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2)에 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는 제1 기판(210)의 상부면(210a) 위에 배치되는 제3 게이트스택을 포함한다. 제3 게이트스택은, 제3 게이트절연층패턴(223) 및 제3 게이트도전층패턴(233)이 적층되는 구조를 갖는다. 제3 게이트스택은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3)에 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는 제1 기판(210)의 상부면(210a) 위에 배치되는 제4 게이트스택을 포함한다. 제4 게이트스택은, 제4 게이트절연층패턴(224) 및 제4 게이트도전층패턴(234)이 적층되는 구조를 갖는다. 제4 게이트스택은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)에 대응된다.
제1 P채널형 모스트랜지스터(PMOS1)는, 제1 n형 웰영역(211) 상부 일정 영역에서 제1 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(241) 및 p+형 드레인영역(242)을 포함한다. p+형 소스영역(241) 및 p+형 드레인영역(242)은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1) 및 드레인단자(D1)에 각각 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는, 제2 n형 웰영역(212) 상부 일정 영역에서 제3 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(245) 및 p+형 드레인영역(246)이 배치된다. p+형 소스영역(245) 및 p+형 드레인영역(246)은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)에 각각 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는, 제1 기판(210) 상부 일정 영역에서 제2 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(243) 및 n+형 드레인영역(244)을 포함한다. n+형 소스영역(243) 및 n+형 드레인영역(244)은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2) 및 드레인단자(D2)에 각각 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는, 제1 기판(210) 상부 일정 영역에서 제4 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(247) 및 n+형 드레인영역(248)이 배치된다. n+형 소스영역(247) 및 n+형 드레인영역(248)은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4) 및 드레인단자(D4)에 각각 대응된다.
제1 기판(210) 상부면(210a) 위에는 제1 층간절연층(250)이 배치된다. 제1 층간절연층(250)은 복수의 절연층들이 적층되는 다층 구조를 가질 수 있다. 일 예에서 복수의 절연층들은 옥사이드(oxide)층을 포함할 수 있다. 제1 층간절연층(250) 내에는 복수개의 배선층패턴들이 배치된다. 이 복수개의 배선층패턴들은 다층 구조로 구성될 수 있다. 가장 하위 레벨, 즉 제1 기판(210) 상부면(210a)으로부터 가장 가까운 제1 레벨에는 제1 배선층패턴들(271-279)이 배치된다. 가장 높은 레벨, 즉 제1 기판(210) 상부면(210a)으로부터 가장 먼 제2 레벨에는 제2 배선층패턴들(291, 292)이 배치된다. 비록 도면에 나타내지는 않았지만, 중간 레벨, 즉 제1 레벨과 제2 레벨 사이에는 적어도 하나 이상의 다층 구조를 갖는 배선층패턴들이 더 배치될 수 있다. 각 레벨에는 도시된 것보다 보다 많은 수의 배선층패턴들이 배치될 수 있다.
제1 배선층패턴(271)은, 비아(251)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(248)에 전기적으로 결합된다. 제1 배선층패턴(273)은, 비아들(253, 254) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(247)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(245)에 전기적으로 결합된다. 제1 배선층패턴(275)은, 비아들(256, 257) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(248)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(244)에 전기적으로 결합된다. 제1 배선층패턴(277)은, 비아들(259, 260) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(243)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(241)에 전기적으로 결합된다. 제1 배선층패턴(279)은, 비아(262)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(242)에 전기적으로 결합된다. 제1 배선층패턴들(272, 274, 276, 278) 각각은 각각 비아(252, 255, 258, 261)를 통해 제4 게이트도전층패턴(234), 제3 게이트도전층패턴(233), 제2 게이트도전층패턴(232), 및 제1 게이트도전층패턴(231)에 전기적으로 결합된다. 제2 배선층패턴(291)은, 비아(281)를 통해 제1 배선층패턴(273)에 전기적으로 결합된다. 제2 배선층패턴(292)은, 비아(282)를 통해 제1 배선층패턴(277)에 전기적으로 결합된다.
도 2를 참조하여 설명한 바와 같이, 제2 배선층패턴(292)은, 제2 기판(도 2의 310) 및 제2 층간절연층(360)을 완전히 관통하며, 제1 층간절연층(250)을 일정 깊이만큼 관통하는 제1 관통비아(371)을 통해 제1 외부회로패턴(도 2의 381)과 전기적으로 결합한다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(241) 및 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 소스영역(243)(도 1의 제1 접점(a))은, 제1 배선층패턴(277), 제2 배선층패턴(292) 및 비아들(259, 260, 282)을 통해 제1 관통비아(371)과 전기적으로 결합한다. 제2 배선층패턴(291)은, 제2 기판(도 1의 310) 및 제2 층간절연층(360)을 완전히 관통하며, 제1 층간절연층(250)을 일정 깊이만큼 관통하는 제4 관통비아(374)을 통해, 제2 외부회로패턴(도 1의 382)과 전기적으로 결합한다. 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(245) 및 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(247)(도 1의 제2 접점(b))은, 제1 배선층패턴(273), 제2 배선층패턴(291), 및 비아들(253, 254, 281)을 통해 제4 관통비아(374)와 전기적으로 결합한다.
도 4는 도 2의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다. 도 4에서 도 2와 동일한 참조부호는 동일한 요소를 나타낸다. 도 4를 도 2와 함께 참조하면, 커패시터셀(300)은, 제2 기판(310) 위에 배치되는 커패시터(340)를 포함한다. 구체적으로, 제2 기판(310)의 상부면(310a) 위에 하부배선층패턴(320)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(310)의 상부면(310a)과 하부배선층패턴(320) 사이에 절연층이 배치될 수 있다. 제2 기판(310)의 하부면(310b) 위에는 제1 외부회로패턴(381) 및 제2 외부회로패턴(382)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(310)과 제1 외부회로패턴(381) 및 제2 외부회로패턴(382) 사이에는 절연층이 배치될 수 있다. 하부배선층패턴(320) 위에는 더미절연층패턴(330)이 배치된다. 더미절연층패턴(330)은 복수개의 컨택홀(344)들을 갖는다. 컨택홀(344)들 각각은 더미절연층패턴(330)을 관통하여 하부의 하부배선층패턴(320)을 노출시킨다. 평면상으로, 복수개의 컨택홀(344)들은 상호 이격되도록 배치된다. 일 예에서 평면상으로 복수개의 컨택홀(344)들은 하나의 컨택홀(344)이 6개의 컨택홀(344)들로 둘러싸이는 벌집 형태로 배열될 수 있다. 일 예에서 더미절연층패턴(330)은, 옥사이드 계열의 단일 절연층으로 구성되거나, 또는 복수의 절연층들로 구성될 수 있다.
커패시터(340)를 구성하는 하부전극층패턴(341)은, 더미절연층패턴(330) 및 컨택홀(344)들에 의해 노출되는 하부배선층패턴(320)의 노출면 위에 배치된다. 하부전극층패턴(341)의 하부면은 하부배선층패턴(320)의 상부면에 직접 접하고, 이에 따라 하부전극층패턴(341) 및 하부배선층패턴(320)은 상호 전기적으로 결합된다. 하부전극층패턴(341)은, 평면상으로, 더미절연층패턴(330)의 가장자리 둘레를 따라 한정되는 제1 영역(R1)에 의해 둘러싸이는 모든 영역에서 더미절연층패턴(330)의 표면 위에 배치된다. 이에 따라 하부전극층패턴(341)은, 제1 영역(R1)에 의해 둘러싸이는 모든 영역에서 연속적으로 배치되며, 제1 영역(R1)에서는 더미절연층패턴(330) 상부 표면을 노출시킨다. 일 예에서 하부전극층패턴(341)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다.
커패시터(340)를 구성하는 유전체층패턴(342)은, 하부전극층패턴(341)에 의해 노출되는 더미절연층패턴(330)의 노출 표면 및 하부전극층패턴(341) 위에 배치된다. 제1 영역(R1)에서, 유전체층패턴(342)은 하부전극층패턴(341)의 측면을 덮으면서 하부전극층패턴(341)에 의해 노출되는 더미절연층패턴(330)의 노출 표면으로 연장되도록 배치된다. 유전체층패턴(342)에 의해, 제1 영역(R1) 내에서의 더미절연층패턴(330)의 가장자리가 노출된다. 일 예에서 유전체층패턴(342)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 구성될 수 있다.
커패시터(340)를 구성하는 상부금속층패턴(343)은, 유전체층패턴(342)에 의해 노출되는 더미절연층패턴(330)의 노출 표면 및 유전체층패턴(342) 위에 배치된다. 상부금속층패턴(343)은, 트랜치(344) 내부를 매립하면서 상부면은 평탄한 프로파일을 갖도록 배치된다. 일 예에서 상부전극층패턴(343)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다. 상부전극층패턴(343) 위에는 상부배선층패턴(350)이 배치된다. 상부전극층패턴(343)의 상부면이 상부배선층패턴(350)의 하부면에 직접 접촉되며, 이에 따라 상부전극층패턴(343)과 상부배선층패턴(350)은 전기적으로 상호 결합된다. 일 예에서 상부배선층패턴(350)은, 상부전극층패턴(343)의 일 측면으로부터 돌출되도록 배치될 수 있다.
도 2 및 도 3을 참조하여 설명한 바와 같이, 제1 외부회로패턴(381)은, 제1 관통비아(371)를 통해 로직셀(200)의 제2 배선층패턴(292)과 전기적으로 결합된다. 또한 제1 외부회로패턴(381)은, 제2 관통비아(372)를 통해 하부배선층패턴(320)과 전기적으로 결합된다. 이에 따라 제1 P채널형 모스트랜지스터(도 3의 PMOS1)의 p+형 소스영역(도 3의 241) 및 제1 N채널형 모스트랜지스터(도 3의 NMOS1)의 n+형 소스영역(도 3의 243)(도 1의 제1 접점(a))은, 커패시터(340)의 하부전극층패턴(341)과 전기적으로 결합한다. 제2 외부회로패턴(382)은, 제3 관통비아(373)를 통해 상부배선층패턴(350)과 전기적으로 결합된다. 또한 제2 외부회로패턴(382)은, 제4 관통비아(374)를 통해 로직셀(200)의 제2 배선층패턴(291)과 전기적으로 결합된다. 이에 따라 제2 P채널형 모스트랜지스터(도 3의 PMOS2)의 p+형 소스영역(도 3의 245) 및 제2 N채널형 모스트랜지스터(도 3의 NMOS2)의 n+형 소스영역(도 3의 247)(도 1의 제2 접점(b))은, 커패시터(340)의 상부전극층패턴(343)과 전기적으로 결합한다.
도 5는 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터의 단면도이다. 도 5를 참조하면, 스위치드-커패시터 디시-디시 컨버터 소자(120)는, 로직소자를 포함하는 로직셀(400)과 커패시터를 포함하는 커패시터셀(500)이 수직 방향으로 적층되는 구조를 갖는다. 로직셀(400)의 일 면과 커패시터셀(500)의 일 면은 상호 직접 접촉되도록 본딩된다. 로직셀(400)은, 제1 기판(410)에 배치되는 로직소자와, 제1 기판(410) 위의 제1 층간절연층(450)과, 제1 층간절연층(450) 내에 배치되는 배선층패턴들(473, 477, 491, 492)을 포함할 수 있다. 배선층패턴들(473, 477, 491, 492)은, 제1 배선층패턴들(473, 477)과 제2 배선층패턴들(491, 492)로 구분될 수 있다. 커패시터셀(500)은, 제2 기판(510) 위에 배치되는 커패시터(540)와, 제2 기판(510) 및 커패시터(540)를 덮도록 배치되는 제2 층간절연층(560)과, 제2 층간절연층(560) 내에 배치되는 배선층패턴들(520, 550)을 포함할 수 있다.
제1 층간절연층(450)은, 제1 기판(410)의 일 면에 접하는 하부면(450a)과, 반대쪽의 상부면(450b)을 갖는다. 제2 기판(510)은, 제2 층간절연층(560)의 일 면에 접하는 상부면(510a)과, 반대쪽의 하부면(510b)을 갖는다. 제1 층간절연층(450)의 상부면(450b)과, 제2 기판(510)의 하부면(510b)은 직접 접합된다. 일 예에서 제1 층간절연층(450)은 옥사이드(oxide)층으로 구성될 수 있으며, 제2 기판(510)은 실리콘층으로 구성될 수 있다. 이 경우 로직셀(400)과 커패시터셀(500)은 옥사이드-실리콘 접합(oxide-silicon bonding)을 통해 상호 부착된다. 옥사이드-실리콘 접합이 이루어지는 커패시터셀(500)의 제2 기판(510)의 두께는 로직셀(400)의 제1 기판(410)의 두께보다 상대적으로 얇다.
커패시터셀(500)의 제2 층간절연층(560) 위에는 제1 외부회로패턴(581) 및 제2 외부회로패턴(582)을 포함하는 복수개의 외부회로패턴들이 배치된다. 도면의 간단을 위해, 도 5에서 제1 외부회로패턴(581) 및 제2 외부회로패턴(582) 외의 다른 외부회로패턴들은 도시되지 않고 있다. 생략된 외부회로패턴들은, 도 1의 회로에서의 전압입력단자(VIN), 전압출력단자(VOUT), 그라운드(GND), 및 게이트전압입력단자(VG)에 각각 결합되는 외부회로패턴을 포함할 수 있다. 제1 외부회로패턴(581) 및 제2 외부회로패턴(582)은, 각각 도 1의 회로에서의 제1 연결접점(a) 및 제2 연결접점(b)에 결합된다. 제1 외부회로패턴(581)은, 제2 층간절연층(560) 및 제2 기판(510)을 완전히 관통하며, 제1 층간절연층(450)을 일정 깊이만큼 관통하는 제1 관통비아(571)을 통해, 로직셀(400)의 제2 배선층패턴(492)과 전기적으로 결합한다. 또한 제1 외부회로패턴(581)은, 제2 층간절연층(560)을 일정 깊이만큼 관통하는 제2 관통비아(572)를 통해, 커패시터셀(500)의 하부배선층패턴(520)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(400)의 제2 배선층패턴(492) 및 커패시터셀(500)의 하부배선층패턴(520)은 전기적으로 상호 결합된다. 제2 외부회로패턴(582)은, 제2 층간절연층(560)을 일정 깊이만큼 관통하는 제3 관통비아(573)을 통해, 커패시터셀(500)의 상부배선층패턴(550)과 전기적으로 결합한다. 또한 제2 외부회로패턴(582)은, 제2 층간절연층(560) 및 제2 기판(510)을 완전히 관통하고, 제1 층간절연층(450)을 일정 깊이만큼 관통하는 제4 관통비아(574)을 통해, 로직셀(400)의 제2 배선층패턴(491)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(400)의 제2 배선층패턴(491) 및 커패시터셀(500)의 상부배선층패턴(550)은 전기적으로 상호 결합된다.
도 6은 도 5의 로직셀(400)을 보다 상세하게 나타내 보인 단면도이다. 도 6에서 도 5와 동일한 참조부호는 동일한 요소를 나타낸다. 도 6을 도 5와 함께 참조하면, 로직셀(400)은, 제1 기판(410)에 배치되는 로직소자를 포함한다. 로직소자는, 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)로 구성될 수 있다. 제1 시모스 트랜지스터(CMOS1)는, 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)를 포함할 수 있다. 제2 시모스 트랜지스터(CMOS2)는, 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)를 포함할 수 있다. 구체적으로 제1 기판(410)은 상부면(410a) 및 하부면(410b)을 갖는다. 일 예에서 제1 기판(410)은 p형의 도전형을 갖는 반도체기판일 수 있다.
제1 기판(410)의 상부 일정 영역에는 트랜치 소자분리층(413)들이 배치되어 모스트랜지스터들을 서로 격리시킨다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)가 배치되는 제1 기판(410)의 상부 영역에는 각각 제1 n형 웰영역(411) 및 제2 n형 웰영역(412)이 배치된다. 제1 P채널형 모스트랜지스터(PMOS1)는 제1 기판(410)의 상부면(410a) 위에 배치되는 제1 게이트스택을 포함한다. 제1 게이트스택은, 제1 게이트절연층패턴(421) 및 제1 게이트도전층패턴(431)이 적층되는 구조를 갖는다. 제1 게이트스택은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1)에 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는 제1 기판(410)의 상부면(410a) 위에 배치되는 제2 게이트스택을 포함한다. 제2 게이트스택은, 제2 게이트절연층패턴(422) 및 제2 게이트도전층패턴(432)이 적층되는 구조를 갖는다. 제2 게이트스택은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2)에 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는 제1 기판(410)의 상부면(410a) 위에 배치되는 제3 게이트스택을 포함한다. 제3 게이트스택은, 제3 게이트절연층패턴(423) 및 제3 게이트도전층패턴(433)이 적층되는 구조를 갖는다. 제3 게이트스택은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3)에 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는 제1 기판(410)의 상부면(410a) 위에 배치되는 제4 게이트스택을 포함한다. 제4 게이트스택은, 제4 게이트절연층패턴(424) 및 제4 게이트도전층패턴(434)이 적층되는 구조를 갖는다. 제4 게이트스택은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)에 대응된다.
제1 P채널형 모스트랜지스터(PMOS1)는, 제1 n형 웰영역(411) 상부 일정 영역에서 제1 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(441) 및 p+형 드레인영역(442)을 포함한다. p+형 소스영역(441) 및 p+형 드레인영역(442)은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1) 및 드레인단자(D1)에 각각 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는, 제2 n형 웰영역(412) 상부 일정 영역에서 제3 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(445) 및 p+형 드레인영역(446)이 배치된다. p+형 소스영역(445) 및 p+형 드레인영역(446)은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)에 각각 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는, 제1 기판(410) 상부 일정 영역에서 제2 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(443) 및 n+형 드레인영역(444)을 포함한다. n+형 소스영역(443) 및 n+형 드레인영역(444)은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2) 및 드레인단자(D2)에 각각 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는, 제1 기판(410) 상부 일정 영역에서 제4 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(447) 및 n+형 드레인영역(448)이 배치된다. n+형 소스영역(447) 및 n+형 드레인영역(448)은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4) 및 드레인단자(D4)에 각각 대응된다.
제1 기판(410) 상부면(410a) 위에는 제1 층간절연층(450)이 배치된다. 제1 층간절연층(450)은 복수의 절연층들이 적층되는 다층 구조를 가질 수 있다. 일 예에서 복수의 절연층들은 옥사이드(oxide)층을 포함할 수 있다. 제1 층간절연층(450) 내에는 복수개의 배선층패턴들이 배치된다. 이 복수개의 배선층패턴들은 다층 구조로 구성될 수 있다. 가장 하위 레벨, 즉 제1 기판(410) 상부면(410a)으로부터 가장 가까운 제1 레벨에는 제1 배선층패턴들(471-479)이 배치된다. 가장 높은 레벨, 즉 제1 기판(410) 상부면(410a)으로부터 가장 먼 제2 레벨에는 제2 배선층패턴들(491, 492)이 배치된다. 비록 도면에 나타내지는 않았지만, 중간 레벨, 즉 제1 레벨과 제2 레벨 사이에는 적어도 하나 이상의 다층 구조를 갖는 배선층패턴들이 더 배치될 수 있다. 각 레벨에는 도시된 것보다 보다 많은 수의 배선층패턴들이 배치될 수 있다.
제1 배선층패턴(471)은, 비아(451)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(448)에 전기적으로 결합된다. 제1 배선층패턴(473)은, 비아들(453, 454) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(447)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(445)에 전기적으로 결합된다. 제1 배선층패턴(475)은, 비아들(456, 457) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(446)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(444)에 전기적으로 결합된다. 제1 배선층패턴(477)은, 비아들(459, 460) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(443)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(441)에 전기적으로 결합된다. 제1 배선층패턴(479)은, 비아(462)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(442)에 전기적으로 결합된다. 제1 배선층패턴들(472, 474, 476, 478) 각각은 각각 비아(452, 455, 458, 461)를 통해 제4 게이트도전층패턴(434), 제3 게이트도전층패턴(433), 제2 게이트도전층패턴(432), 및 제1 게이트도전층패턴(431)에 전기적으로 결합된다. 제2 배선층패턴(491)은, 비아(481)를 통해 제1 배선층패턴(473)에 전기적으로 결합된다. 제2 배선층패턴(492)은, 비아(482)를 통해 제1 배선층패턴(477)에 전기적으로 결합된다.
도 5를 참조하여 설명한 바와 같이, 제2 배선층패턴(492)은, 제2 기판(도 5의 510) 및 제2 층간절연층(560)을 완전히 관통하며, 제1 층간절연층(450)을 일정 깊이만큼 관통하는 제1 관통비아(571)을 통해 제1 외부회로패턴(도 5의 581)과 전기적으로 결합한다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(441) 및 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 소스영역(443)(도 1의 제1 접점(a))은, 제1 배선층패턴(477), 제2 배선층패턴(492) 및 비아들(459, 460, 482)을 통해 제1 관통비아(571)과 전기적으로 결합한다. 제2 배선층패턴(492)은, 제2 기판(도 5의 510) 및 제2 층간절연층(560)을 완전히 관통하며, 제1 층간절연층(450)을 일정 깊이만큼 관통하는 제1 관통비아(571)을 통해, 제2 외부회로패턴(도 5의 581)과 전기적으로 결합한다. 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(445) 및 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(447)(도 1의 제2 접점(b))은, 제1 배선층패턴(473), 제2 배선층패턴(491), 및 비아들(453, 454, 481)을 통해 제4 관통비아(574)와 전기적으로 결합한다.
도 7은 도 5의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다. 도 7에서 도 5 및 도 6과 동일한 참조부호는 동일한 요소를 나타낸다. 도 7을 도 5 및 도 6과 함께 참조하면, 커패시터셀(500)은, 제2 기판(510) 위에 배치되는 커패시터(540)를 포함한다. 구체적으로, 제2 기판(510)의 상부면(510a) 위에 하부배선층패턴(520)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(510)의 상부면(510a)과 하부배선층패턴(520) 사이에 절연층이 배치될 수 있다. 하부배선층패턴(520) 위에는 더미절연층패턴(530)이 배치된다. 더미절연층패턴(530)은 복수개의 컨택홀(544)들을 갖는다. 컨택홀(544)들 각각은 더미절연층패턴(530)을 관통하여 하부의 하부배선층패턴(520)을 노출시킨다. 평면상으로, 복수개의 컨택홀(544)들은 상호 이격되도록 배치된다. 일 예에서 평면상으로 복수개의 컨택홀(544)들은 하나의 컨택홀(544)이 6개의 컨택홀(544)들로 둘러싸이는 벌집 형태로 배열될 수 있다. 일 예에서 더미절연층패턴(530)은, 옥사이드 계열의 단일 절연층으로 구성되거나, 또는 복수의 절연층들로 구성될 수 있다.
커패시터(540)를 구성하는 하부전극층패턴(541)은, 더미절연층패턴(530) 및 컨택홀(544)들에 의해 노출되는 하부배선층패턴(520)의 노출면 위에 배치된다. 하부전극층패턴(541)의 하부면은 하부배선층패턴(520)의 상부면에 직접 접하고, 이에 따라 하부전극층패턴(541) 및 하부배선층패턴(520)은 상호 전기적으로 결합된다. 하부전극층패턴(541)은, 평면상으로, 더미절연층패턴(530)의 가장자리 둘레를 따라 한정되는 제1 영역(R2)에 의해 둘러싸이는 모든 영역에서 더미절연층패턴(530)의 표면 위에 배치된다. 이에 따라 하부전극층패턴(541)은, 제1 영역(R2)에 의해 둘러싸이는 모든 영역에서 연속적으로 배치되며, 제1 영역(R2)에서는 더미절연층패턴(530) 상부 표면을 노출시킨다. 일 예에서 하부전극층패턴(541)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다.
커패시터(540)를 구성하는 유전체층패턴(542)은, 하부전극층패턴(541)에 의해 노출되는 더미절연층패턴(530)의 노출 표면 및 하부전극층패턴(541) 위에 배치된다. 제1 영역(R2)에서, 유전체층패턴(542)은 하부전극층패턴(541)의 측면을 덮으면서 하부전극층패턴(541)에 의해 노출되는 더미절연층패턴(530)의 노출 표면으로 연장되도록 배치된다. 유전체층패턴(542)에 의해, 제1 영역(R2) 내에서의 더미절연층패턴(530)의 가장자리가 노출된다. 일 예에서 유전체층패턴(542)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 구성될 수 있다.
커패시터(540)를 구성하는 상부금속층패턴(543)은, 유전체층패턴(542)에 의해 노출되는 더미절연층패턴(530)의 노출 표면 및 유전체층패턴(542) 위에 배치된다. 상부금속층패턴(543)은, 트랜치(544) 내부를 매립하면서 상부면은 평탄한 프로파일을 갖도록 배치된다. 일 예에서 상부전극층패턴(543)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다. 상부전극층패턴(543) 위에는 상부배선층패턴(550)이 배치된다. 상부전극층패턴(543)의 상부면이 상부배선층패턴(550)의 하부면에 직접 접촉되며, 이에 따라 상부전극층패턴(543)과 상부배선층패턴(550)은 전기적으로 상호 결합된다. 일 예에서 상부배선층패턴(550)은, 상부전극층패턴(543)의 일 측면으로부터 돌출되도록 배치될 수 있다.
제2 기판(510)의 상부면(510a) 위에는 커패시터(540)와, 하부배선층패턴(520) 및 상부배선층패턴(550)이 모두 매립되도록 하는 제2 층간절연층(560)이 배치된다. 제2 층간절연층(560) 위에는 제1 외부회로패턴(581) 및 제2 외부회로패턴(582)이 배치된다. 도 5 및 도 6을 참조하여 설명한 바와 같이, 제1 외부회로패턴(581)은, 제1 관통비아(571)를 통해 로직셀(400)의 제2 배선층패턴(492)과 전기적으로 결합된다. 또한 제1 외부회로패턴(581)은, 제2 관통비아(572)를 통해 하부배선층패턴(520)과 전기적으로 결합된다. 이에 따라 제1 P채널형 모스트랜지스터(도 6의 PMOS1)의 p+형 소스영역(도 6의 441) 및 제1 N채널형 모스트랜지스터(도 6의 NMOS1)의 n+형 소스영역(도 6의 443)(도 1의 제1 접점(a))은, 커패시터(540)의 하부전극층패턴(541)과 전기적으로 결합한다. 제2 외부회로패턴(582)은, 제3 관통비아(573)를 통해 상부배선층패턴(550)과 전기적으로 결합된다. 또한 제2 외부회로패턴(582)은, 제4 관통비아(574)를 통해 로직셀(400)의 제2 배선층패턴(491)과 전기적으로 결합된다. 이에 따라 제2 P채널형 모스트랜지스터(도 6의 PMOS2)의 p+형 소스영역(도 6의 445) 및 제2 N채널형 모스트랜지스터(도 6의 NMOS2)의 n+형 소스영역(도 6의 447)(도 1의 제2 접점(b))은, 커패시터(540)의 상부전극층패턴(543)과 전기적으로 결합한다.
도 8은 또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터의 단면도이다. 도 8을 참조하면, 스위치드-커패시터 디시-디시 컨버터 소자(130)는, 로직소자를 포함하는 로직셀(600)과 커패시터를 포함하는 커패시터셀(700)이 수직 방향으로 적층되는 구조를 갖는다. 로직셀(600)의 일 면과 커패시터셀(700)의 일 면은 상호 직접 접촉되도록 본딩된다. 로직셀(600)은, 제1 기판(610)에 배치되는 로직소자와, 제1 기판(610) 위의 제1 층간절연층(650)과, 제1 층간절연층(650) 내에 배치되는 배선층패턴들(673, 677, 691, 692)을 포함할 수 있다. 배선층패턴들(673, 677, 691, 692)은, 제1 배선층패턴들(673, 677)과 제2 배선층패턴들(691, 692)로 구분될 수 있다. 커패시터셀(700)은, 제2 기판(710) 위에 배치되는 커패시터(740)와, 제2 기판(710) 및 커패시터(740)를 덮도록 배치되는 제2 층간절연층(760)과, 제2 층간절연층(760) 내에 배치되는 배선층패턴들(720, 750)을 포함할 수 있다.
제1 기판(610)은, 제1 층간절연층(650)의 일 면에 접하는 상부면(610a)과, 반대쪽의 하부면(610b)을 갖는다. 제2 층간절연층(760)은, 제2 기판(710)의 일 면에 접하는 하부면(760a)과, 반대쪽의 상부면(760b)을 갖는다. 제1 기판(610)의 하부면(610b)과, 제2 층간절연층(760)의 상부면(760b)은 직접 접합된다. 일 예에서 제1 기판(610)은 실리콘층으로 구성될 수 있으며, 제2 층간절연층(760)은 옥사이드(oxide)층으로 구성될 수 있다. 이 경우 로직셀(600)과 커패시터셀(600)은 실리콘-옥사이드 접합(silicon-oxide bonding)을 통해 상호 부착된다.
커패시터셀(700)의 제2 기판(710)의 하부면(710a) 위에는 제1 외부회로패턴(781) 및 제2 외부회로패턴(782)을 포함하는 복수개의 외부회로패턴들이 배치된다. 도면의 간단을 위해, 도 8에서 제1 외부회로패턴(781) 및 제2 외부회로패턴(782) 외의 다른 외부회로패턴들은 도시되지 않고 있다. 생략된 외부회로패턴들은, 도 1의 회로에서의 전압입력단자(VIN), 전압출력단자(VOUT), 그라운드(GND), 및 게이트전압입력단자(VG)에 각각 결합되는 외부회로패턴을 포함할 수 있다. 제1 외부회로패턴(781) 및 제2 외부회로패턴(782)은, 각각 도 1의 회로에서의 제1 연결접점(a) 및 제2 연결접점(b)에 결합된다. 제1 외부회로패턴(781)은, 제2 기판(710), 제2 층간절연층(760), 및 제1 기판(610)을 완전히 관통하며, 제1 층간절연층(650)을 일정 깊이만큼 관통하는 제1 관통비아(771)을 통해, 로직셀(600)의 제2 배선층패턴(692)과 전기적으로 결합한다. 또한 제1 외부회로패턴(781)은, 제2 기판(710)을 완전히 관통하는 제2 관통비아(772)를 통해, 커패시터셀(700)의 하부배선층패턴(720)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(600)의 제2 배선층패턴(692) 및 커패시터셀(700)의 하부배선층패턴(720)은 전기적으로 상호 결합된다. 제2 외부회로패턴(782)은, 제2 기판(710)을 완전히 관통하고 제2 층간절연층(760)을 일정 깊이만큼 관통하는 제3 관통비아(773)을 통해, 커패시터셀(700)의 상부배선층패턴(750)과 전기적으로 결합한다. 또한 제2 외부회로패턴(782)은, 제2 기판(710), 제2 층간절연층(760), 및 제1 기판(610)을 완전히 관통하고, 제1 층간절연층(650)을 일정 깊이만큼 관통하는 제4 관통비아(774)을 통해, 로직셀(600)의 제2 배선층패턴(691)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(600)의 제2 배선층패턴(691) 및 커패시터셀(700)의 상부배선층패턴(750)은 전기적으로 상호 결합된다.
도 9는 도 8의 로직셀(600)을 보다 상세하게 나타내 보인 단면도이다. 도 9에서 도 8과 동일한 참조부호는 동일한 요소를 나타낸다. 도 9를 도 8과 함께 참조하면, 로직셀(600)은, 제1 기판(610)에 배치되는 로직소자를 포함한다. 로직소자는, 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)로 구성될 수 있다. 제1 시모스 트랜지스터(CMOS1)는, 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)를 포함할 수 있다. 제2 시모스 트랜지스터(CMOS2)는, 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)를 포함할 수 있다. 구체적으로 제1 기판(610)은 상부면(610a) 및 하부면(610b)을 갖는다. 제1 기판(610)의 하부면(610b)은 커패시터셀(700)의 제2 층간절연층(760) 상부면(760b)에 접한다. 일 예에서 제1 기판(610)은 p형의 도전형을 갖는 반도체기판일 수 있다.
제1 기판(610)의 상부 일정 영역에는 트랜치 소자분리층(613)들이 배치되어 모스트랜지스터들을 서로 격리시킨다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)가 배치되는 제1 기판(610)의 상부 영역에는 각각 제1 n형 웰영역(611) 및 제2 n형 웰영역(612)이 배치된다. 제1 P채널형 모스트랜지스터(PMOS1)는 제1 기판(610)의 상부면(610a) 위에 배치되는 제1 게이트스택을 포함한다. 제1 게이트스택은, 제1 게이트절연층패턴(621) 및 제1 게이트도전층패턴(631)이 적층되는 구조를 갖는다. 제1 게이트스택은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1)에 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는 제1 기판(610)의 상부면(610a) 위에 배치되는 제2 게이트스택을 포함한다. 제2 게이트스택은, 제2 게이트절연층패턴(622) 및 제2 게이트도전층패턴(632)이 적층되는 구조를 갖는다. 제2 게이트스택은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2)에 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는 제1 기판(610)의 상부면(610a) 위에 배치되는 제3 게이트스택을 포함한다. 제3 게이트스택은, 제3 게이트절연층패턴(623) 및 제3 게이트도전층패턴(633)이 적층되는 구조를 갖는다. 제3 게이트스택은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3)에 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는 제1 기판(610)의 상부면(610a) 위에 배치되는 제4 게이트스택을 포함한다. 제4 게이트스택은, 제4 게이트절연층패턴(624) 및 제4 게이트도전층패턴(634)이 적층되는 구조를 갖는다. 제4 게이트스택은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)에 대응된다.
제1 P채널형 모스트랜지스터(PMOS1)는, 제1 n형 웰영역(611) 상부 일정 영역에서 제1 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(641) 및 p+형 드레인영역(642)을 포함한다. p+형 소스영역(641) 및 p+형 드레인영역(642)은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1) 및 드레인단자(D1)에 각각 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는, 제2 n형 웰영역(612) 상부 일정 영역에서 제3 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(645) 및 p+형 드레인영역(646)이 배치된다. p+형 소스영역(645) 및 p+형 드레인영역(646)은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)에 각각 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는, 제1 기판(610) 상부 일정 영역에서 제2 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(643) 및 n+형 드레인영역(644)을 포함한다. n+형 소스영역(643) 및 n+형 드레인영역(644)은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2) 및 드레인단자(D2)에 각각 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는, 제1 기판(610) 상부 일정 영역에서 제4 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(647) 및 n+형 드레인영역(648)이 배치된다. n+형 소스영역(647) 및 n+형 드레인영역(648)은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4) 및 드레인단자(D4)에 각각 대응된다.
제1 기판(610) 상부면(610a) 위에는 제1 층간절연층(650)이 배치된다. 제1 층간절연층(650)은 복수의 절연층들이 적층되는 다층 구조를 가질 수 있다. 일 예에서 복수의 절연층들은 옥사이드(oxide)층을 포함할 수 있다. 제1 층간절연층(650) 내에는 복수개의 배선층패턴들이 배치된다. 이 복수개의 배선층패턴들은 다층 구조로 구성될 수 있다. 가장 하위 레벨, 즉 제1 기판(610) 상부면(610a)으로부터 가장 가까운 제1 레벨에는 제1 배선층패턴들(671-679)이 배치된다. 가장 높은 레벨, 즉 제1 기판(610) 상부면(610a)으로부터 가장 먼 제2 레벨에는 제2 배선층패턴들(691, 692)이 배치된다. 비록 도면에 나타내지는 않았지만, 중간 레벨, 즉 제1 레벨과 제2 레벨 사이에는 적어도 하나 이상의 다층 구조를 갖는 배선층패턴들이 더 배치될 수 있다. 각 레벨에는 도시된 것보다 보다 많은 수의 배선층패턴들이 배치될 수 있다.
제1 배선층패턴(671)은, 비아(651)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(648)에 전기적으로 결합된다. 제1 배선층패턴(673)은, 비아들(653, 654) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(647)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(645)에 전기적으로 결합된다. 제1 배선층패턴(675)은, 비아들(656, 657) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(648)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(644)에 전기적으로 결합된다. 제1 배선층패턴(677)은, 비아들(659, 660) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(643)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(641)에 전기적으로 결합된다. 제1 배선층패턴(679)은, 비아(662)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(642)에 전기적으로 결합된다. 제1 배선층패턴들(672, 674, 676, 678) 각각은 각각 비아(652, 655, 658, 661)를 통해 제4 게이트도전층패턴(634), 제3 게이트도전층패턴(633), 제2 게이트도전층패턴(632), 및 제1 게이트도전층패턴(631)에 전기적으로 결합된다. 제2 배선층패턴(691)은, 비아(681)를 통해 제1 배선층패턴(673)에 전기적으로 결합된다. 제2 배선층패턴(692)은, 비아(682)를 통해 제1 배선층패턴(677)에 전기적으로 결합된다.
도 8을 참조하여 설명한 바와 같이, 제2 배선층패턴(692)은, 제2 기판(도 8의 710), 제2 층간절연층(760), 및 제1 기판(610)을 완전히 관통하며, 제1 층간절연층(650)을 일정 깊이만큼 관통하는 제1 관통비아(771)을 통해 제1 외부회로패턴(도 8의 781)과 전기적으로 결합한다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(641) 및 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 소스영역(643)(도 1의 제1 접점(a))은, 제1 배선층패턴(677), 제2 배선층패턴(692) 및 비아들(659, 660, 682)을 통해 제1 관통비아(771)과 전기적으로 결합한다. 제2 배선층패턴(691)은, 제2 기판(도 8의 710), 제2 층간절연층(760), 및 제1 기판(610)을 완전히 관통하며, 제1 층간절연층(650)을 일정 깊이만큼 관통하는 제4 관통비아(774)을 통해, 제2 외부회로패턴(도 8의 782)과 전기적으로 결합한다. 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(645) 및 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(647)(도 1의 제2 접점(b))은, 제1 배선층패턴(673), 제2 배선층패턴(691), 및 비아들(653, 654, 681)을 통해 제4 관통비아(774)와 전기적으로 결합한다.
도 10은 도 8의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다. 도 10에서 도 8과 동일한 참조부호는 동일한 요소를 나타낸다. 도 10을 도 8 및 도 9와 함께 참조하면, 커패시터셀(700)은, 제2 기판(710) 위에 배치되는 커패시터(740)를 포함한다. 구체적으로, 제2 기판(710)의 상부면(710b) 위에 하부배선층패턴(720)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(710)의 상부면(710b)과 하부배선층패턴(720) 사이에 절연층이 배치될 수 있다. 제2 기판(710)의 하부면(710a) 위에는 제1 외부회로패턴(781) 및 제2 외부회로패턴(782)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(710)과 제1 외부회로패턴(781) 및 제2 외부회로패턴(782) 사이에는 절연층이 배치될 수 있다. 하부배선층패턴(720) 위에는 더미절연층패턴(730)이 배치된다. 더미절연층패턴(730)은 복수개의 컨택홀(744)들을 갖는다. 컨택홀(744)들 각각은 더미절연층패턴(730)을 관통하여 하부의 하부배선층패턴(720)을 노출시킨다. 평면상으로, 복수개의 컨택홀(744)들은 상호 이격되도록 배치된다. 일 예에서 평면상으로 복수개의 컨택홀(744)들은 하나의 컨택홀(744)이 6개의 컨택홀(744)들로 둘러싸이는 벌집 형태로 배열될 수 있다. 일 예에서 더미절연층패턴(730)은, 옥사이드 계열의 단일 절연층으로 구성되거나, 또는 복수의 절연층들로 구성될 수 있다.
커패시터(740)를 구성하는 하부전극층패턴(741)은, 더미절연층패턴(730) 및 컨택홀(744)들에 의해 노출되는 하부배선층패턴(720)의 노출면 위에 배치된다. 하부전극층패턴(741)의 하부면은 하부배선층패턴(720)의 상부면에 직접 접하고, 이에 따라 하부전극층패턴(741) 및 하부배선층패턴(720)은 상호 전기적으로 결합된다. 하부전극층패턴(741)은, 평면상으로, 더미절연층패턴(730)의 가장자리 둘레를 따라 한정되는 제1 영역(R3)에 의해 둘러싸이는 모든 영역에서 더미절연층패턴(730)의 표면 위에 배치된다. 이에 따라 하부전극층패턴(741)은, 제1 영역(R3)에 의해 둘러싸이는 모든 영역에서 연속적으로 배치되며, 제1 영역(R3)에서는 더미절연층패턴(730) 상부 표면을 노출시킨다. 일 예에서 하부전극층패턴(741)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다.
커패시터(740)를 구성하는 유전체층패턴(742)은, 하부전극층패턴(741)에 의해 노출되는 더미절연층패턴(730)의 노출 표면 및 하부전극층패턴(741) 위에 배치된다. 제1 영역(R3)에서, 유전체층패턴(742)은 하부전극층패턴(741)의 측면을 덮으면서 하부전극층패턴(741)에 의해 노출되는 더미절연층패턴(730)의 노출 표면으로 연장되도록 배치된다. 유전체층패턴(742)에 의해, 제1 영역(R3) 내에서의 더미절연층패턴(730)의 가장자리가 노출된다. 일 예에서 유전체층패턴(742)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 구성될 수 있다.
커패시터(740)를 구성하는 상부금속층패턴(743)은, 유전체층패턴(742)에 의해 노출되는 더미절연층패턴(730)의 노출 표면 및 유전체층패턴(742) 위에 배치된다. 상부금속층패턴(743)은, 트랜치(744) 내부를 매립하면서 상부면은 평탄한 프로파일을 갖도록 배치된다. 일 예에서 상부전극층패턴(743)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다. 상부전극층패턴(743) 위에는 상부배선층패턴(750)이 배치된다. 상부전극층패턴(743)의 상부면이 상부배선층패턴(750)의 하부면에 직접 접촉되며, 이에 따라 상부전극층패턴(743)과 상부배선층패턴(750)은 전기적으로 상호 결합된다. 일 예에서 상부배선층패턴(750)은, 상부전극층패턴(743)의 일 측면으로부터 돌출되도록 배치될 수 있다.
도 8 및 도 9를 참조하여 설명한 바와 같이, 제1 외부회로패턴(781)은, 제1 관통비아(771)를 통해 로직셀(600)의 제2 배선층패턴(692)과 전기적으로 결합된다. 또한 제1 외부회로패턴(781)은, 제2 관통비아(772)를 통해 하부배선층패턴(720)과 전기적으로 결합된다. 이에 따라 제1 P채널형 모스트랜지스터(도 9의 PMOS1)의 p+형 소스영역(도 9의 641) 및 제1 N채널형 모스트랜지스터(도 9의 NMOS1)의 n+형 소스영역(도 9의 643)(도 1의 제1 접점(a))은, 커패시터(740)의 하부전극층패턴(741)과 전기적으로 결합한다. 제2 외부회로패턴(782)은, 제3 관통비아(773)를 통해 상부배선층패턴(750)과 전기적으로 결합된다. 또한 제2 외부회로패턴(782)은, 제4 관통비아(774)를 통해 로직셀(600)의 제2 배선층패턴(691)과 전기적으로 결합된다. 이에 따라 제2 P채널형 모스트랜지스터(도 9의 PMOS2)의 p+형 소스영역(도 9의 645) 및 제2 N채널형 모스트랜지스터(도 9의 NMOS2)의 n+형 소스영역(도 9의 647)(도 1의 제2 접점(b))은, 커패시터(740)의 상부전극층패턴(743)과 전기적으로 결합한다.
도 11은 또 다른 예에 따른 스위치드-커패시터 디시-디시 컨버터를 나타내 보인 단면도이다. 도 11을 참조하면, 스위치드-커패시터 디시-디시 컨버터 소자(140)는, 로직소자를 포함하는 로직셀(800)과 커패시터를 포함하는 커패시터셀(900)이 수직 방향으로 적층되는 구조를 갖는다. 로직셀(800)의 일 면과 커패시터셀(900)의 일 면은 상호 직접 접촉되도록 본딩된다. 로직셀(800)은, 제1 기판(810)에 배치되는 로직소자와, 제1 기판(810) 위의 제1 층간절연층(850)과, 제1 층간절연층(850) 내에 배치되는 배선층패턴들(873, 877, 891, 892)을 포함할 수 있다. 배선층패턴들(873, 877, 891, 892)은, 제1 배선층패턴들(873, 877)과 제2 배선층패턴들(891, 892)로 구분될 수 있다. 커패시터셀(900)은, 제2 기판(910) 위에 배치되는 커패시터(940)와, 제2 기판(910) 및 커패시터(940)를 덮도록 배치되는 제2 층간절연층(960)과, 제2 층간절연층(960) 내에 배치되는 배선층패턴들(920, 950)을 포함할 수 있다.
제1 기판(810)은, 제1 층간절연층(850)의 일 면에 접하는 상부면(810a)과, 반대쪽의 하부면(810b)을 갖는다. 제2 기판(910)은, 제2 층간절연층(960)의 일 면에 접하는 상부면(910a)과, 반대쪽의 하부면(910b)을 갖는다. 제1 기판(810)의 하부면(810b)과, 제2 기판(910)의 하부면(910b)은 직접 접합된다. 일 예에서 제1 기판(810) 및 제2 기판(910)은 모두 실리콘층으로 구성될 수 있으며, 이 경우 로직셀(800)과 커패시터셀(900)은 실리콘-실리콘 접합(silicon-silicond bonding)을 통해 상호 부착된다. 다른 예에서 제1 기판(810)과 제2 기판(910)의 접합 계면에 다른 절연층이 개재될 수도 있다.
커패시터셀(900)의 제2 층간절연층(960)의 상부면(960a) 위에는 제1 외부회로패턴(981) 및 제2 외부회로패턴(982)을 포함하는 복수개의 외부회로패턴들이 배치된다. 도면의 간단을 위해, 도 11에서 제1 외부회로패턴(981) 및 제2 외부회로패턴(982) 외의 다른 외부회로패턴들은 도시되지 않고 있다. 생략된 외부회로패턴들은, 도 1의 회로에서의 전압입력단자(VIN), 전압출력단자(VOUT), 그라운드(GND), 및 게이트전압입력단자(VG)에 각각 결합되는 외부회로패턴을 포함할 수 있다. 제1 외부회로패턴(981) 및 제2 외부회로패턴(982)은, 각각 도 1의 회로에서의 제1 연결접점(a) 및 제2 연결접점(b)에 결합된다. 제1 외부회로패턴(981)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하는 제1 관통비아(971)을 통해, 로직셀(800)의 제2 배선층패턴(892)과 전기적으로 결합한다. 또한 제1 외부회로패턴(981)은, 제2 층간절연층(960)을 일정 깊이로 관통하는 제2 관통비아(972)를 통해, 커패시터셀(900)의 하부배선층패턴(920)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(800)의 제2 배선층패턴(892) 및 커패시터셀(900)의 하부배선층패턴(920)은 전기적으로 상호 결합된다. 제2 외부회로패턴(982)은, 제2 층간절연층(960)을 일정 깊이만큼 관통하는 제3 관통비아(973)을 통해, 커패시터셀(900)의 상부배선층패턴(950)과 전기적으로 결합한다. 또한 제2 외부회로패턴(982)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하는 제4 관통비아(973)을 통해, 로직셀(800)의 제2 배선층패턴(891)과 전기적으로 결합한다. 이와 같은 배선구조에 의해, 로직셀(800)의 제2 배선층패턴(891) 및 커패시터셀(900)의 상부배선층패턴(950)은 전기적으로 상호 결합된다.
도 12는 도 11의 로직셀(800)을 보다 상세하게 나타내 보인 단면도이다. 도 12에서 도 11과 동일한 참조부호는 동일한 요소를 나타낸다. 도 12를 도 11과 함께 참조하면, 로직셀(800)은, 제1 기판(810)에 배치되는 로직소자를 포함한다. 로직소자는, 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)로 구성될 수 있다. 제1 시모스 트랜지스터(CMOS1)는, 제1 N채널형 모스트랜지스터(NMOS1) 및 제1 P채널형 모스트랜지스터(PMOS1)를 포함할 수 있다. 제2 시모스 트랜지스터(CMOS2)는, 제2 N채널형 모스트랜지스터(NMOS2) 및 제2 P채널형 모스트랜지스터(PMOS2)를 포함할 수 있다. 구체적으로 제1 기판(810)은 상부면(810a) 및 하부면(810b)을 갖는다. 제1 기판(810)의 하부면(810b)은 커패시터셀(900)의 제2 기판(910) 하부면(910b)에 접한다. 일 예에서 제1 기판(810)은 p형의 도전형을 갖는 반도체기판일 수 있다.
제1 기판(810)의 상부 일정 영역에는 트랜치 소자분리층(813)들이 배치되어 모스트랜지스터들을 서로 격리시킨다. 제1 P채널형 모스트랜지스터(PMOS1) 및 제2 P채널형 모스트랜지스터(PMOS2)가 배치되는 제1 기판(810)의 상부 영역에는 각각 제1 n형 웰영역(811) 및 제2 n형 웰영역(812)이 배치된다. 제1 P채널형 모스트랜지스터(PMOS1)는 제1 기판(810)의 상부면(810a) 위에 배치되는 제1 게이트스택을 포함한다. 제1 게이트스택은, 제1 게이트절연층패턴(821) 및 제1 게이트도전층패턴(831)이 적층되는 구조를 갖는다. 제1 게이트스택은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(G1)에 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는 제1 기판(810)의 상부면(810a) 위에 배치되는 제2 게이트스택을 포함한다. 제2 게이트스택은, 제2 게이트절연층패턴(822) 및 제2 게이트도전층패턴(832)이 적층되는 구조를 갖는다. 제2 게이트스택은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(G2)에 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는 제1 기판(810)의 상부면(810a) 위에 배치되는 제3 게이트스택을 포함한다. 제3 게이트스택은, 제3 게이트절연층패턴(823) 및 제3 게이트도전층패턴(833)이 적층되는 구조를 갖는다. 제3 게이트스택은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(G3)에 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는 제1 기판(810)의 상부면(810a) 위에 배치되는 제4 게이트스택을 포함한다. 제4 게이트스택은, 제4 게이트절연층패턴(824) 및 제4 게이트도전층패턴(834)이 적층되는 구조를 갖는다. 제4 게이트스택은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(G4)에 대응된다.
제1 P채널형 모스트랜지스터(PMOS1)는, 제1 n형 웰영역(811) 상부 일정 영역에서 제1 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(841) 및 p+형 드레인영역(842)을 포함한다. p+형 소스영역(841) 및 p+형 드레인영역(842)은, 도 1의 회로에서 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자(S1) 및 드레인단자(D1)에 각각 대응된다. 제2 P채널형 모스트랜지스터(PMOS2)는, 제2 n형 웰영역(812) 상부 일정 영역에서 제3 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 p+형 소스영역(845) 및 p+형 드레인영역(846)이 배치된다. p+형 소스영역(845) 및 p+형 드레인영역(846)은, 도 1의 회로에서 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자(S3) 및 드레인단자(D3)에 각각 대응된다. 제1 N채널형 모스트랜지스터(NMOS1)는, 제1 기판(810) 상부 일정 영역에서 제2 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(843) 및 n+형 드레인영역(844)을 포함한다. n+형 소스영역(843) 및 n+형 드레인영역(844)은, 도 1의 회로에서 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자(S2) 및 드레인단자(D2)에 각각 대응된다. 제2 N채널형 모스트랜지스터(NMOS2)는, 제1 기판(810) 상부 일정 영역에서 제4 게이트스택에 수직 중첩되는 채널영역에 의해 상호 이격되도록 배치되는 n+형 소스영역(847) 및 n+형 드레인영역(848)이 배치된다. n+형 소스영역(847) 및 n+형 드레인영역(848)은, 도 1의 회로에서 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자(S4) 및 드레인단자(D4)에 각각 대응된다.
제1 기판(810) 상부면(810a) 위에는 제1 층간절연층(850)이 배치된다. 제1 층간절연층(850)은 복수의 절연층들이 적층되는 다층 구조를 가질 수 있다. 일 예에서 복수의 절연층들은 옥사이드(oxide)층을 포함할 수 있다. 제1 층간절연층(850) 내에는 복수개의 배선층패턴들이 배치된다. 이 복수개의 배선층패턴들은 다층 구조로 구성될 수 있다. 가장 하위 레벨, 즉 제1 기판(810) 상부면(810a)으로부터 가장 가까운 제1 레벨에는 제1 배선층패턴들(871-879)이 배치된다. 가장 높은 레벨, 즉 제1 기판(810) 상부면(810a)으로부터 가장 먼 제2 레벨에는 제2 배선층패턴들(891, 892)이 배치된다. 비록 도면에 나타내지는 않았지만, 중간 레벨, 즉 제1 레벨과 제2 레벨 사이에는 적어도 하나 이상의 다층 구조를 갖는 배선층패턴들이 더 배치될 수 있다. 각 레벨에는 도시된 것보다 보다 많은 수의 배선층패턴들이 배치될 수 있다.
제1 배선층패턴(871)은, 비아(851)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(848)에 전기적으로 결합된다. 제1 배선층패턴(873)은, 비아들(853, 854) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(847)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(845)에 전기적으로 결합된다. 제1 배선층패턴(875)은, 비아들(856, 857) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(848)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(844)에 전기적으로 결합된다. 제1 배선층패턴(877)은, 비아들(859, 860) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(843)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(841)에 전기적으로 결합된다. 제1 배선층패턴(879)은, 비아(862)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(842)에 전기적으로 결합된다. 제1 배선층패턴들(872, 874, 876, 878) 각각은 각각 비아(852, 855, 858, 861)를 통해 제4 게이트도전층패턴(834), 제3 게이트도전층패턴(833), 제2 게이트도전층패턴(832), 및 제1 게이트도전층패턴(831)에 전기적으로 결합된다. 제2 배선층패턴(891)은, 비아(881)를 통해 제1 배선층패턴(873)에 전기적으로 결합된다. 제2 배선층패턴(892)은, 비아(882)를 통해 제1 배선층패턴(877)에 전기적으로 결합된다.
도 11을 참조하여 설명한 바와 같이, 제2 배선층패턴(892)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하는 제1 관통비아(971)을 통해 제1 외부회로패턴(도 11의 981)과 전기적으로 결합한다. 이에 따라 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(841) 및 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 소스영역(843)(도 1의 제1 접점(a))은, 제1 배선층패턴(877), 제2 배선층패턴(892) 및 비아들(859, 860, 882)을 통해 제1 관통비아(971)과 전기적으로 결합한다. 제2 배선층패턴(891)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하는 제4 관통비아(974)을 통해, 제2 외부회로패턴(도 11의 982)과 전기적으로 결합한다. 이에 따라 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(845) 및 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(847)(도 1의 제2 접점(b))은, 제1 배선층패턴(873), 제2 배선층패턴(891), 및 비아들(853, 854, 881)을 통해 제4 관통비아(974)와 전기적으로 결합한다.
도 13은 도 11의 스위치드-커패시터 디시-디시 컨버터 소자를 구성하는 커패시터셀을 보다 상세하게 나타내 보인 단면도이다. 도 13에서 도 11과 동일한 참조부호는 동일한 요소를 나타낸다. 도 13을 도 11 및 도 12와 함께 참조하면, 커패시터셀(900)은, 제2 기판(910) 위에 배치되는 커패시터(940)를 포함한다. 로직셀(800)과의 접합과정에서 커패시터셀(900)이 상하로 바뀌었기 때문에 도면에서는 제2 기판(910)의 상부면(910a)이 아래 방향을 향해 배치되고 하부면(910b)은 위 방향을 향해 배치되도록 도시되어 있다. 이하에서는 제2 기판(910)의 상부면(910a) 방향을 상부 방향으로 설정하고, 하부면(910b) 방향을 하부 방향으로 설정하여 설명하기로 한다. 제2 기판(910)의 상부면(910a) 위에 하부배선층패턴(920)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(910)의 상부면(910a)과 하부배선층패턴(920) 사이에 절연층이 배치될 수 있다. 제2 기판(910)의 하부면(910a) 위에는 제1 외부회로패턴(981) 및 제2 외부회로패턴(982)이 배치된다. 도면에 나타내지는 않았지만, 제2 기판(910)과 제1 외부회로패턴(981) 및 제2 외부회로패턴(982) 사이에는 절연층이 배치될 수 있다. 하부배선층패턴(920) 위에는 더미절연층패턴(930)이 배치된다. 더미절연층패턴(930)은 복수개의 컨택홀(944)들을 갖는다. 컨택홀(944)들 각각은 더미절연층패턴(930)을 관통하여 하부의 하부배선층패턴(920)을 노출시킨다. 평면상으로, 복수개의 컨택홀(944)들은 상호 이격되도록 배치된다. 일 예에서 평면상으로 복수개의 컨택홀(944)들은 하나의 컨택홀(944)이 6개의 컨택홀(944)들로 둘러싸이는 벌집 형태로 배열될 수 있다. 일 예에서 더미절연층패턴(930)은, 옥사이드 계열의 단일 절연층으로 구성되거나, 또는 복수의 절연층들로 구성될 수 있다.
커패시터(940)를 구성하는 하부전극층패턴(941)은, 더미절연층패턴(930) 및 컨택홀(944)들에 의해 노출되는 하부배선층패턴(920)의 노출면 위에 배치된다. 하부전극층패턴(941)의 하부면은 하부배선층패턴(920)의 상부면에 직접 접하고, 이에 따라 하부전극층패턴(941) 및 하부배선층패턴(920)은 상호 전기적으로 결합된다. 하부전극층패턴(941)은, 평면상으로, 더미절연층패턴(930)의 가장자리 둘레를 따라 한정되는 제1 영역(R4)에 의해 둘러싸이는 모든 영역에서 더미절연층패턴(930)의 표면 위에 배치된다. 이에 따라 하부전극층패턴(941)은, 제1 영역(R4)에 의해 둘러싸이는 모든 영역에서 연속적으로 배치되며, 제1 영역(R4)에서는 더미절연층패턴(930) 상부 표면을 노출시킨다. 일 예에서 하부전극층패턴(941)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다.
커패시터(940)를 구성하는 유전체층패턴(942)은, 하부전극층패턴(941)에 의해 노출되는 더미절연층패턴(930)의 노출 표면 및 하부전극층패턴(941) 위에 배치된다. 제1 영역(R4)에서, 유전체층패턴(942)은 하부전극층패턴(941)의 측면을 덮으면서 하부전극층패턴(941)에 의해 노출되는 더미절연층패턴(930)의 노출 표면으로 연장되도록 배치된다. 유전체층패턴(942)에 의해, 제1 영역(R4) 내에서의 더미절연층패턴(930)의 가장자리가 노출된다. 일 예에서 유전체층패턴(942)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 구성될 수 있다.
커패시터(940)를 구성하는 상부금속층패턴(943)은, 유전체층패턴(942)에 의해 노출되는 더미절연층패턴(930)의 노출 표면 및 유전체층패턴(942) 위에 배치된다. 상부금속층패턴(943)은, 트랜치(944) 내부를 매립하면서 상부면은 평탄한 프로파일을 갖도록 배치된다. 일 예에서 상부전극층패턴(943)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 구성될 수 있다. 상부전극층패턴(943) 위에는 상부배선층패턴(950)이 배치된다. 상부전극층패턴(943)의 상부면이 상부배선층패턴(950)의 하부면에 직접 접촉되며, 이에 따라 상부전극층패턴(943)과 상부배선층패턴(950)은 전기적으로 상호 결합된다. 일 예에서 상부배선층패턴(950)은, 상부전극층패턴(943)의 일 측면으로부터 돌출되도록 배치될 수 있다.
도 11 및 도 12를 참조하여 설명한 바와 같이, 제1 외부회로패턴(981)은, 제1 관통비아(971)를 통해 로직셀(800)의 제2 배선층패턴(892)과 전기적으로 결합된다. 또한 제1 외부회로패턴(981)은, 제2 관통비아(972)를 통해 하부배선층패턴(920)과 전기적으로 결합된다. 이에 따라 제1 P채널형 모스트랜지스터(도 12의 PMOS1)의 p+형 소스영역(도 12의 841) 및 제1 N채널형 모스트랜지스터(도 12의 NMOS1)의 n+형 소스영역(도 12의 843)(도 1의 제1 접점(a))은, 커패시터(940)의 하부전극층패턴(941)과 전기적으로 결합한다. 제2 외부회로패턴(982)은, 제3 관통비아(973)를 통해 상부배선층패턴(950)과 전기적으로 결합된다. 또한 제2 외부회로패턴(982)은, 제4 관통비아(974)를 통해 로직셀(800)의 제2 배선층패턴(891)과 전기적으로 결합된다. 이에 따라 제2 P채널형 모스트랜지스터(도 12의 PMOS2)의 p+형 소스영역(도 12의 845) 및 제2 N채널형 모스트랜지스터(도 12의 NMOS2)의 n+형 소스영역(도 12의 847)(도 1의 제2 접점(b))은, 커패시터(940)의 상부전극층패턴(943)과 전기적으로 결합한다.
도 14 내지 도 19는 도 2의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 14를 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위한 제1 구조물을 준비한다. 구체적으로 로직셀(200)들, 예컨대 모스트랜지스터와 같은 스위칭소자들이 집적된 제1 구조물(201)을 준비한다. 일 예에서 제1 구조물(201)은 실리콘 웨이퍼일 수 있다. 제1 구조물(201)은 복수개의 로직셀(200)들을 포함한다. 각각의 로직셀(200)은, 제1 기판(210)에 형성되는 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)와, 제1 기판(210) 위의 제1 층간절연층(250)과, 제1 층간절연층(250) 내에 배치되는 배선층패턴들(271-279, 291-292)을 포함한다. 각각의 로직셀(200)은, 시모스(CMOS) 공정을 수행하여 형성할 수 있다. 구체적으로, 예컨대 p형의 도전형을 갖는 제1 기판(210)의 상부 일정 영역에 제1 n형 웰영역(211) 및 제2 n형 웰영역(212)을 형성한다. 제1 기판(210)의 상부 일정 영역에 트랜치 소자분리층(213)을 형성한다. 제1 기판(210) 위에 제1 내지 제4 게이트스택을 형성한다. 제1 게이트스택은, 제1 게이트절연층패턴(221) 및 제1 게이트도전층패턴(231)이 적층되는 구조를 갖는다. 제2 게이트스택은, 제2 게이트절연층패턴(221) 및 제2 게이트도전층패턴(232)이 적층되는 구조를 갖는다. 제3 게이트스택은, 제3 게이트절연층패턴(223) 및 제3 게이트도전층패턴(233)이 적층되는 구조를 갖는다. 제4 게이트스택은, 제4 게이트절연층패턴(224) 및 제1 게이트도전층패턴(234)이 적층되는 구조를 갖는다. 제1 게이트절연층패턴(221) 및 제1 게이트도전층패턴(231)은, 제1 시모스 트랜지스터(CMOS1)를 구성하는 제1 P채널형 모스트랜지스터(PMOS1)의 게이트단자(도 1의 G1)에 대응된다. 제2 게이트절연층패턴(222) 및 제2 게이트도전층패턴(232)은, 제1 시모스 트랜지스터(CMOS1)를 구성하는 제1 N채널형 모스트랜지스터(NMOS1)의 게이트단자(도 1의 G2)에 대응된다. 제3 게이트절연층패턴(223) 및 제3 게이트도전층패턴(233)은, 제2 시모스 트랜지스터(CMOS2)를 구성하는 제2 P채널형 모스트랜지스터(PMOS2)의 게이트단자(도 1의 G3)에 대응된다. 제4 게이트절연층패턴(224) 및 제4 게이트도전층패턴(234)은, 제2 시모스 트랜지스터(CMOS2)를 구성하는 제2 N채널형 모스트랜지스터(NMOS2)의 게이트단자(도 1의 G4)에 대응된다.
p형 불순물이온주입을 수행하여 제1 n형 웰영역(211) 및 제2 n형 웰영역(212) 상부 일정 영역에 p+형 소스영역(241, 245) 및 드레인영역(242, 246)을 형성한다. n형 불순물이온주입을 수행하여 제1 기판(210) 상부 일정 영역에 n+형 소스영역(243, 247) 및 드레인영역(244, 248)을 형성한다. p+형 소스영역/드레인영역(241/242)은, 제1 시모스 트랜지스터(CMOS1)를 구성하는 제1 P채널형 모스트랜지스터(PMOS1)의 소스단자/드레인단자(도 1의 S1/D1)에 대응된다. p+형 소스영역/드레인영역(245/246)은, 제2 시모스 트랜지스터(CMOS2)를 구성하는 제2 P채널형 모스트랜지스터(PMOS2)의 소스단자/드레인단자(도 1의 S3/D3)에 대응된다. n+형 소스영역/드레인영역(243/244)은, 제1 시모스 트랜지스터(CMOS1)를 구성하는 제1 N채널형 모스트랜지스터(NMOS1)의 소스단자/드레인단자(도 1의 S2/D2)에 대응된다. n+형 소스영역/드레인영역(247/248)은, 제2 시모스 트랜지스터(CMOS2)를 구성하는 제2 N채널형 모스트랜지스터(NMOS2)의 소스단자/드레인단자(도 1의 S4/D4)에 대응된다.
제1 기판(210) 위에 제1 절연층(251)을 형성한다. 제1 절연층(251)을 관통하는 복수개의 비아들(251-262)을 형성한다. 제1 절연층(251) 위에 제1 배선층패턴들(271-279)을 형성한다. 제1 배선층패턴(271)은, 비아(251)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(248)에 전기적으로 결합된다. 제1 배선층패턴(273)은, 비아들(253, 254) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(247)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(245)에 전기적으로 결합된다. 제1 배선층패턴(275)은, 비아들(256, 257) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(248)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(244)에 전기적으로 결합된다. 제1 배선층패턴(277)은, 비아들(259, 260) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(243)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(241)에 전기적으로 결합된다. 제1 배선층패턴(279)은, 비아(262)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(242)에 전기적으로 결합된다. 제1 배선층패턴들(272, 274, 276, 278) 각각은 각각 비아(212, 215, 218, 221)를 통해 제4 게이트도전층패턴(234), 제3 게이트도전층패턴(233), 제2 게이트도전층패턴(232), 및 제1 게이트도전층패턴(231)에 전기적으로 결합된다.
제1 절연층(251) 및 제1 배선층패턴들(271-279) 위에 제2 절연층(252)을 형성한다. 제2 절연층(252)을 관통하는 복수개의 비아들(281, 282)을 형성한다. 제2 절연층(252) 위에 제2 배선층패턴들(291, 292)을 형성한다. 이에 따라 제2 배선층패턴(291)은, 비아(281)를 통해 제1 배선층패턴(273)에 전기적으로 결합된다. 제2 배선층패턴(292)은, 비아(282)를 통해 제1 배선층패턴(277)에 전기적으로 결합된다. 도면에서나머지 제1 배선층패턴들(271, 272, 274-276, 278, 279) 각각에 연결되는 비아들 및 상부 레벨의 배선층패턴들은 생략하였다. 제2 절연층(252) 및 제2 배선층패턴들(291, 292) 위에 제3 절연층(253)을 형성한다. 일 예에서 제1 내지 제3 절연층(251-253)은 동일한 절연물질, 예컨대 옥사이드(oxide)층으로 형성할 수 있으며, 로직셀(200)의 제1 층간절연층(250)을 구성한다.
도 15를 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터가 집적된 제2 구조물(301)을 준비한다. 일 예에서 제2 구조물(301)은 실리콘 웨이퍼일 수 있다. 제2 구조물(301)은 복수개의 커패시터셀(300)들을 포함한다. 각각의 커패시터셀(300)은, 제2 기판(310) 위에 형성되는 커패시터(340)와, 제2 기판(310) 위의 제2 층간절연층(360)과, 제2 층간절연층(360) 내에 배치되는 하부배선층패턴(320) 및 상부배선층패턴(350)을 포함한다. 커패시터셀(300) 형성을 위해, 먼저 제2 기판(310) 위에 하부배선층패턴(320)을 형성한다. 하부배선층패턴(320) 위에 더미절연층패턴(330)을 형성한다. 일 예에서 더미절연층패턴(330)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다. 더미절연층패턴(330)은 복수개의 컨택홀(344)들을 갖는다. 도 16에 나타낸 바와 같이, 더미절연층패턴(330)은, 더미절연층패턴(330)을 관통하여 하부의 하부배선층패턴(320)을 노출시키는 복수개의 컨택홀(344)들을 갖는다. 컨택홀(344)들은 평면상으로 상호 일정 간격 이격되도록 배치된다. 일 예에서 컨택홀(344)들은 평면상으로 하나의 컨택홀(344)이 6개의 컨택홀(344)들로 둘러싸이는 벌집 형태로 배열될 수 있다.
다시 도 15를 참조하면, 더미절연층패턴(330)과, 컨택홀(344)들에 의해 노출되는 하부배선층패턴(320) 표면을 덮는 커패시터 하부전극층패턴(341)을 형성한다. 일 예에서 하부전극층패턴(341)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 하부전극층패턴(341)은, 더미절연층패턴(330)의 둘레를 따라 일정 폭만큼 더미절연층패턴(330) 표면을 노출시킨다. 하부전극층패턴(341) 위에 유전체층패턴(342)을 형성한다. 일 예에서 유전체층패턴(342)은, 예컨대 SiN, Al2O3, Ta2O5, ZrO2, HfO2, 또는 ZrO2/Al2O3/ZrO2와 같은 합성층(composite layer)으로 구성되는 하이-케이(high-k) 물질층으로 형성할 수 있다. 유전체층패턴(342) 위에 상부전극층패턴(343)을 형성한다. 상부전극층패턴(343)은 컨택홀(344) 내부를 모두 채운다. 일 예에서 상부전극층패턴(343)은, 단일 금속물질층, 또는 TaN이나 TiN과 같은 금속화합물층으로 형성할 수 있다. 하부전극층패턴(341), 유전체층패턴(342), 및 상부금속층패턴(343)은 하나의 커패시터(340)를 구성한다. 더미절연층패턴(330)의 상부면과, 컨택홀(344) 내의 측면과, 그리고 컨택홀(344) 바닥에서 하부전극층패턴(341), 유전체층패턴(342), 및 상부금속층패턴(343)이 모두 중첩되도록 구성됨에 따라 커패시터(340)는 높은 커패시턴스를 나타낼 수 있다.
제2 기판(310) 및 하부배선층패턴(320) 위에 제1 절연층(361)을 형성한다. 제1 절연층(361) 위에 상부배선층패턴(350)을 형성한다. 상부배선층패턴(350)은 상부전극층패턴(343) 상부면 위에 배치된다. 상부배선층패턴(350)의 하부면과 상부전극층패턴(343)의 상부면은 직접 접촉될 수 있다. 제1 절연층(361) 및 상부배선층패턴(350) 위에 제2 절연층(362)을 형성한다. 일 예에서 제1 절연층(361) 및 제2 절연층(362)은 동일한 절연물질, 예컨대 옥사이드(oxide)층으로 형성할 수 있으며, 커패시터셀(300)의 제2 층간절연층(360)을 구성한다.
도 17을 참조하면, 제1 구조물(도 14의 201) 및 제2 구조물(도 15의 301)를 상호 접합시키며, 이에 따라 로직셀(200)과 커패시터셀(300)이 수직 방향으로 접합된다. 제1 구조물(도 14의 201) 및 제2 구조물(도 15의 301)의 상호 접합은 웨이퍼 단위로 수행될 수 있다. 제1 구조물(도 14의 201) 및 제2 구조물(도 15의 301)의 접합은, 로직셀(200)을 구성하는 제1 층간절연층(250)의 상부면(250a)과 커패시터셀(300)을 구성하는 제2 층간절연층(360)의 상부면(360a)이 직접 부착되도록 수행할 수 있다. 로직셀(200) 및 커패시터셀(300)의 수직방향으로의 접합을 위해, 제1 층간절연층(250)의 상부면(250a)과 제2 층간절연층(360)의 상부면(360a)이 상호 대향하도록 상부 및 하부에 각각 로직셀(200) 및 커패시터셀(300)을 위치시킨다. 이때 로직셀(200)은 제1 기판(210)이 위로 향하도록 뒤집어서 배치시킨다. 제1 층간절연층(250)의 상부면(250a) 및 제2 층간절연층(360)의 상부면(360a) 각각에 대한 클리닝(cleaning) 공정 및 플라즈마를 이용한 표면 활성화(activation) 공정을 수행할 수 있다. 일정 온도에서 가압하여 제1 층간절연층(250)의 상부면(250a)과 제2 층간절연층(360)의 상부면(360a)이 접합되도록 한다.
도 18을 참조하면, 제2 기판(310)에 대한 그라인딩(grinding)을 수행하여 제2 기판(310)의 두께를 얇게 만든다. 이 그라인딩 공정은 통상의 웨이퍼 그라인딩 방법을 사용하여 수행할 수 있다. 다음에 제1 내지 제4 관통비아홀(391-394)을 형성한다. 제1 관통비아홀(391)은, 얇은 두께의 제2 기판(310) 및 제2 층간절연층(360)을 완전히 관통하며, 제1 층간절연층(250)을 일정 깊이만큼 관통하여 로직셀(200)의 제2 배선층패턴(292) 일부 표면을 노출시킨다. 제2 관통비아홀(392)은, 얇은 두께의 제2 기판(310)을 관통하여 커패시터셀(300)의 하부배선층패턴(320) 일부 표면을 노출시킨다. 제3 관통비아홀(393)은, 얇은 두께의 제2 기판(310)을 관통하며, 커패시터셀(300)의 제2 층간절연층(30)을 일정 깊이만큼 관통하여 커패시터셀(300)의 상부배선층패턴(350) 일부 표면을 노출시킨다. 제4 관통비아홀(394)은, 얇은 두께의 제2 기판(310) 및 제2 층간절연층(360)을 완전히 관통하며, 로직셀(200)의 제1 층간절연층(250)을 일정 깊이만큼 관통하여 로직셀(200)의 제2 배선층패턴(291) 일부 표면을 노출시킨다. 일 예에서, 제1 내지 제4 관통비아홀(391-394)의 형성은 레이저를 이용하여 수행할 수 있다. 비록 도면에 나타내지는 않았지만, 제1 내지 제4 관통비아홀(391-394)의 내측면에는 절연층 및 금속시드층이 순차적으로 형성될 수 있다.
도 19를 참조하면, 제1 내지 제4 관통비아홀(391-394) 내부를 금속층과 같은 도전층으로 채워 제1 내지 제4 관통비아(371-374)를 형성한다. 제1 내지 제4 관통비아(371-374)는, 금속시드층을 이용한 전기도금(electroplating)방법을 사용하여 형성할 수 있다. 제1 관통비아(371)의 일 단부는 로직셀(200)의 제2 배선층패턴(292) 노출표면에 결합된다. 제2 관통비아(372)의 일 단부는 커패시터셀(300)의 하부배선층패턴(320) 노출표면에 결합된다. 제3 관통비아(373)는 커패시터셀(300)의 상부배선층패턴(350) 노출표면에 결합된다. 제4 관통비아(374)는 로직셀(200)의 제2 배선층패턴(291) 노출표면에 결합된다. 제2 기판(310)의 하부면 위에 제1 외부회로패턴(381) 및 제2 외부회로패턴(382)을 형성한다. 제1 외부회로패턴(381)은 제1 관통비아(371) 및 제2 관통비아(372)에 전기적으로 결합되도록 형성한다. 제2 외부회로패턴(382)은 제3 관통비아(373) 및 제4 관통비아(374)에 전기적으로 결합되도록 형성한다.
도 20 내지 도 25는 도 5의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 20을 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위한 제1 구조물(401)을 준비한다. 제1 구조물(401)은, 로직셀(400)들, 예컨대 모스트랜지스터와 같은 스위칭소자들이 집적된 실리콘 웨이퍼일 수 있다. 제1 구조물(401)에 포함되는 복수개의 로직셀(400)들 각각은, 제1 기판(410)에 형성되는 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)와, 제1 기판(410) 위의 제1 층간절연층(450)과, 제1 층간절연층(450) 내에 배치되는 배선층패턴들(471-479, 491-492)을 포함한다. 각각의 로직셀(400)은, 시모스(CMOS) 공정을 수행하여 형성할 수 있다. 구체적으로, 예컨대 p형의 도전형을 갖는 제1 기판(410)의 상부 일정 영역에 제1 n형 웰영역(411) 및 제2 n형 웰영역(412)을 형성한다. 제1 기판(410)의 상부 일정 영역에 트랜치 소자분리층(413)을 형성한다.
제1 기판(410) 위에 제1 내지 제4 게이트스택을 형성한다. 제1 게이트스택은, 제1 게이트절연층패턴(421) 및 제1 게이트도전층패턴(431)이 적층되는 구조를 갖는다. 제2 게이트스택은, 제2 게이트절연층패턴(422) 및 제2 게이트도전층패턴(432)이 적층되는 구조를 갖는다. 제3 게이트스택은, 제3 게이트절연층패턴(423) 및 제3 게이트도전층패턴(433)이 적층되는 구조를 갖는다. 제4 게이트스택은, 제4 게이트절연층패턴(424) 및 제1 게이트도전층패턴(434)이 적층되는 구조를 갖는다. p형 불순물이온주입을 수행하여 제1 n형 웰영역(411) 및 제2 n형 웰영역(412) 상부 일정 영역에 p+형 소스영역(441, 445) 및 드레인영역(442, 446)을 형성한다. n형 불순물이온주입을 수행하여 제1 기판(410) 상부 일정 영역에 n+형 소스영역(443, 447) 및 드레인영역(444, 448)을 형성한다.
제1 기판(410) 위에 제1 절연층(451)을 형성한다. 제1 절연층(451)을 관통하는 복수개의 비아들(451-462)을 형성한다. 제1 절연층(451) 위에 제1 배선층패턴들(471-479)을 형성한다. 제1 배선층패턴(471)은, 비아(451)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(448)에 전기적으로 결합된다. 제1 배선층패턴(473)은, 비아들(453, 454) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(447)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(445)에 전기적으로 결합된다. 제1 배선층패턴(475)은, 비아들(456, 457) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(446)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(444)에 전기적으로 결합된다. 제1 배선층패턴(477)은, 비아들(459, 460) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(443)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(441)에 전기적으로 결합된다. 제1 배선층패턴(479)은, 비아(462)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(442)에 전기적으로 결합된다. 제1 배선층패턴들(472, 474, 476, 478) 각각은 각각 비아(412, 415, 418, 421)를 통해 제4 게이트도전층패턴(434), 제3 게이트도전층패턴(433), 제2 게이트도전층패턴(432), 및 제1 게이트도전층패턴(431)에 전기적으로 결합된다.
제1 절연층(451) 및 제1 배선층패턴들(471-479) 위에 제2 절연층(452)을 형성한다. 제2 절연층(452)을 관통하는 복수개의 비아들(481, 482)을 형성한다. 제2 절연층(452) 위에 제2 배선층패턴들(491, 492)을 형성한다. 제2 배선층패턴(491)은, 비아(481)를 통해 제1 배선층패턴(473)에 전기적으로 결합된다. 제2 배선층패턴(492)은, 비아(482)를 통해 제1 배선층패턴(477)에 전기적으로 결합된다. 제2 절연층(452) 및 제2 배선층패턴들(491, 492) 위에 제3 절연층(453)을 형성한다. 일 예에서 제1 내지 제3 절연층(451-453)은 동일한 절연물질, 예컨대 옥사이드(oxide)층으로 형성할 수 있으며, 로직셀(400)의 제1 층간절연층(450)을 구성한다.
도 21을 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터가 집적된 제2 구조물(501)을 준비한다. 일 예에서 제2 구조물(501)은 실리콘 웨이퍼일 수 있다. 제2 구조물(501)은 복수개의 커패시터셀(500)들을 포함한다. 각각의 커패시터셀(500)은, 제2 기판(510) 위에 형성되는 커패시터(540)와, 제2 기판(510) 위의 제2 층간절연층(560)과, 제2 층간절연층(560) 내에 배치되는 하부배선층패턴(520) 및 상부배선층패턴(550)을 포함한다. 커패시터셀(500) 형성을 위해, 먼저 제2 기판(510) 위에 하부배선층패턴(520)을 형성한다. 하부배선층패턴(520) 위에 더미절연층패턴(530)을 형성한다. 일 예에서 더미절연층패턴(530)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다. 더미절연층패턴(530)은 복수개의 컨택홀(544)들을 갖는다. 더미절연층패턴(530)의 평면 구조는 도 16을 참조하여 설명한 바와 동일할 수 있다. 더미절연층패턴(530)과, 컨택홀(544)들에 의해 노출되는 하부배선층패턴(520) 표면을 덮는 커패시터 하부전극층패턴(541)을 형성한다. 하부전극층패턴(541) 위에 유전체층패턴(542)을 형성한다. 유전체층패턴(542) 위에 상부전극층패턴(543)을 형성한다. 상부전극층패턴(543)은 컨택홀(544) 내부를 모두 채운다. 제2 기판(510) 및 하부배선층패턴(520) 위에 제1 절연층(561)을 형성한다. 제1 절연층(561) 위에 상부배선층패턴(550)을 형성한다. 상부배선층패턴(550)의 하부면과 상부전극층패턴(543)의 상부면은 직접 접촉될 수 있다. 제1 절연층(561) 및 상부배선층패턴(550) 위에 제2 절연층(562)을 형성한다. 제1 절연층(561) 및 제2 절연층(562)은 커패시터셀(500)의 제2 층간절연층(560)을 구성한다.
도 22를 참조하면, 제1 구조물(도 20의 401) 및 제2 구조물(도 21의 501)를 상호 접합시키며, 이에 따라 로직셀(400)과 커패시터셀(500)이 수직 방향으로 접합된다. 제1 구조물(도 20의 401) 및 제2 구조물(도 21의 501)의 상호 접합은 웨이퍼 단위로 수행될 수 있다. 제1 구조물(도 20의 401) 및 제2 구조물(도 21의 501)의 접합은, 로직셀(400)을 구성하는 제1 층간절연층(450)의 상부면(450b)과 커패시터셀(500)을 구성하는 제2 기판(510)의 하부면(510b)이 직접 부착되도록 수행할 수 있다. 로직셀(400) 및 커패시터셀(500)의 수직방향으로의 접합을 위해, 제1 층간절연층(450)의 상부면(450b)과 제2 기판(510)의 하부면(510b)이 상호 대향하도록 하부 및 상부에 각각 로직셀(400) 및 커패시터셀(500)을 위치시킨다. 일 예에서 로직셀(400)은 제1 기판(410)과 커패시터셀(500)의 제2 기판(510)이 모두 아래를 향하도록 배치시킨다. 제1 층간절연층(450)의 상부면(450b) 및 제2 기판(510)의 하부면(510b) 각각에 대한 클리닝(cleaning) 공정 및 플라즈마를 이용한 표면 활성화(activation) 공정을 수행할 수 있다. 일정 온도에서 가압하여 제1 층간절연층(450)의 상부면(450b)과 제2 기판(510)의 하부면(510b)이 접합되도록 한다. 이와 같은 접합공정을 수행하기 전에 제2 기판(510)에 대한 그라인딩(grinding)을 수행하여 제2 기판(510)의 두께를 얇게 만들 수 있다. 이 그라인딩 공정은 통상의 웨이퍼 그라인딩 방법을 사용하여 수행할 수 있다.
도 23을 참조하면, 제1 내지 제4 관통비아홀(591-594)을 형성한다. 제1 관통비아홀(591)은, 제2 층간절연층(560) 및 제2 기판(510) 완전히 관통하며, 제1 층간절연층(450)을 일정 깊이만큼 관통하여 로직셀(400)의 제2 배선층패턴(492) 일부 표면을 노출시킨다. 제2 관통비아홀(592)은, 제2 층간절연층(560)을 일정 깊이만큼 관통하여 커패시터셀(500)의 하부배선층패턴(520) 일부 표면을 노출시킨다. 제3 관통비아홀(593)은, 제2 층간절연층(560)을 일정 깊이만큼 관통하여 커패시터셀(500)의 상부배선층패턴(550) 일부 표면을 노출시킨다. 제4 관통비아홀(594)은, 제2 층간절연층(560) 및 제2 기판(510) 완전히 관통하며, 제1 층간절연층(450)을 일정 깊이만큼 관통하여 로직셀(400)의 제2 배선층패턴(491) 일부 표면을 노출시킨다. 일 예에서, 제1 내지 제4 관통비아홀(591-594)의 형성은 레이저를 이용하여 수행할 수 있다. 비록 도면에 나타내지는 않았지만, 제1 내지 제4 관통비아홀(591-594)의 내측면에는 절연층 및 금속시드층이 순차적으로 형성될 수 있다.
도 24를 참조하면, 제1 내지 제4 관통비아홀(591-594) 내부를 금속층과 같은 도전층으로 채워 제1 내지 제4 관통비아(571-574)를 형성한다. 제1 내지 제4 관통비아(571-574)는, 금속시드층을 이용한 전기도금(electroplating)방법을 사용하여 형성할 수 있다. 제1 관통비아(571)의 일 단부는 로직셀(400)의 제2 배선층패턴(492) 노출표면에 결합된다. 제2 관통비아(572)의 일 단부는 커패시터셀(500)의 하부배선층패턴(520) 노출표면에 결합된다. 제3 관통비아(573)는 커패시터셀(500)의 상부배선층패턴(550) 노출표면에 결합된다. 제4 관통비아(574)는 로직셀(400)의 제2 배선층패턴(491) 노출표면에 결합된다. 제2 층간절연층(560) 위에 제1 외부회로패턴(581) 및 제2 외부회로패턴(582)을 형성한다. 제1 외부회로패턴(581)은 제1 관통비아(571) 및 제2 관통비아(572)에 전기적으로 결합되도록 형성한다. 제2 외부회로패턴(582)은 제3 관통비아(573) 및 제4 관통비아(574)에 전기적으로 결합되도록 형성한다.
도 25 내지 도 29는 도 8의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 25를 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위한 제1 구조물(601)을 준비한다. 제1 구조물(601)은, 로직셀(600)들, 예컨대 모스트랜지스터와 같은 스위칭소자들이 집적된 실리콘 웨이퍼일 수 있다. 제1 구조물(601)에 포함되는 복수개의 로직셀(600)들 각각은, 제1 기판(610)에 형성되는 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)와, 제1 기판(610) 위의 제1 층간절연층(650)과, 제1 층간절연층(650) 내에 배치되는 배선층패턴들(671-679, 691-692)을 포함한다. 각각의 로직셀(600)은, 시모스(CMOS) 공정을 수행하여 형성할 수 있다. 구체적으로, 예컨대 p형의 도전형을 갖는 제1 기판(610)의 상부 일정 영역에 제1 n형 웰영역(611) 및 제2 n형 웰영역(612)을 형성한다. 제1 기판(610)의 상부 일정 영역에 트랜치 소자분리층(613)을 형성한다.
제1 기판(610) 위에 제1 내지 제4 게이트스택을 형성한다. 제1 게이트스택은, 제1 게이트절연층패턴(621) 및 제1 게이트도전층패턴(631)이 적층되는 구조를 갖는다. 제2 게이트스택은, 제2 게이트절연층패턴(621) 및 제2 게이트도전층패턴(632)이 적층되는 구조를 갖는다. 제3 게이트스택은, 제3 게이트절연층패턴(623) 및 제3 게이트도전층패턴(633)이 적층되는 구조를 갖는다. 제4 게이트스택은, 제4 게이트절연층패턴(624) 및 제1 게이트도전층패턴(634)이 적층되는 구조를 갖는다. p형 불순물이온주입을 수행하여 제1 n형 웰영역(611) 및 제2 n형 웰영역(612) 상부 일정 영역에 p+형 소스영역(641, 645) 및 드레인영역(642, 646)을 형성한다. n형 불순물이온주입을 수행하여 제1 기판(610) 상부 일정 영역에 n+형 소스영역(643, 647) 및 드레인영역(644, 648)을 형성한다.
제1 기판(610) 위에 제1 절연층(651)을 형성한다. 제1 절연층(651)을 관통하는 복수개의 비아들(651-662)을 형성한다. 제1 절연층(651) 위에 제1 배선층패턴들(671-679)을 형성한다. 제1 배선층패턴(671)은, 비아(651)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(648)에 전기적으로 결합된다. 제1 배선층패턴(673)은, 비아들(653, 654) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(647)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(645)에 전기적으로 결합된다. 제1 배선층패턴(675)은, 비아들(656, 657) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(648)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(644)에 전기적으로 결합된다. 제1 배선층패턴(677)은, 비아들(659, 660) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(643)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(641)에 전기적으로 결합된다. 제1 배선층패턴(679)은, 비아(662)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(642)에 전기적으로 결합된다. 제1 배선층패턴들(672, 674, 676, 678) 각각은 각각 비아(612, 615, 618, 621)를 통해 제4 게이트도전층패턴(634), 제3 게이트도전층패턴(633), 제2 게이트도전층패턴(632), 및 제1 게이트도전층패턴(631)에 전기적으로 결합된다.
제1 절연층(651) 및 제1 배선층패턴들(671-679) 위에 제2 절연층(652)을 형성한다. 제2 절연층(652)을 관통하는 복수개의 비아들(681, 682)을 형성한다. 제2 절연층(652) 위에 제2 배선층패턴들(691, 692)을 형성한다. 제2 배선층패턴(691)은, 비아(681)를 통해 제1 배선층패턴(673)에 전기적으로 결합된다. 제2 배선층패턴(692)은, 비아(682)를 통해 제1 배선층패턴(677)에 전기적으로 결합된다. 제2 절연층(652) 및 제2 배선층패턴들(691, 692) 위에 제3 절연층(653)을 형성한다. 일 예에서 제1 내지 제3 절연층(651-653)은 동일한 절연물질, 예컨대 옥사이드(oxide)층으로 형성할 수 있으며, 로직셀(600)의 제1 층간절연층(650)을 구성한다.
도 26을 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터가 집적된 제2 구조물(701)을 준비한다. 일 예에서 제2 구조물(701)은 실리콘 웨이퍼일 수 있다. 제2 구조물(701)은 복수개의 커패시터셀(700)들을 포함한다. 각각의 커패시터셀(700)은, 제2 기판(710) 위에 형성되는 커패시터(740)와, 제2 기판(710) 위의 제2 층간절연층(760)과, 제2 층간절연층(760) 내에 배치되는 하부배선층패턴(720) 및 상부배선층패턴(750)을 포함한다. 커패시터셀(700) 형성을 위해, 먼저 제2 기판(710) 위에 하부배선층패턴(720)을 형성한다. 하부배선층패턴(720) 위에 더미절연층패턴(730)을 형성한다. 일 예에서 더미절연층패턴(730)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다. 더미절연층패턴(730)은 복수개의 컨택홀(744)들을 갖는다. 더미절연층패턴(730)의 평면 구조는 도 16을 참조하여 설명한 바와 동일할 수 있다. 더미절연층패턴(730)과, 컨택홀(744)들에 의해 노출되는 하부배선층패턴(720) 표면을 덮는 커패시터 하부전극층패턴(741)을 형성한다. 하부전극층패턴(741) 위에 유전체층패턴(742)을 형성한다. 유전체층패턴(742) 위에 상부전극층패턴(743)을 형성한다. 상부전극층패턴(743)은 컨택홀(744) 내부를 모두 채운다. 제2 기판(710) 및 하부배선층패턴(720) 위에 제1 절연층(761)을 형성한다. 제1 절연층(761) 위에 상부배선층패턴(750)을 형성한다. 상부배선층패턴(750)의 하부면과 상부전극층패턴(743)의 상부면은 직접 접촉될 수 있다. 제1 절연층(761) 및 상부배선층패턴(750) 위에 제2 절연층(762)을 형성한다. 제1 절연층(761) 및 제2 절연층(762)은 커패시터셀(700)의 제2 층간절연층(760)을 구성한다.
도 27을 참조하면, 제1 구조물(도 25의 601) 및 제2 구조물(도 26의 701)을 상호 접합시키며, 이에 따라 로직셀(600)과 커패시터셀(700)이 수직 방향으로 접합된다. 제1 구조물(도 25의 601) 및 제2 구조물(도 26의 701)의 상호 접합은 웨이퍼 단위로 수행될 수 있다. 제1 구조물(도 25의 601) 및 제2 구조물(도 26의 701)의 접합은, 로직셀(600)을 구성하는 제1 기판(610)의 하부면(610b)과 커패시터셀(700)을 구성하는 제2 층간절연층(760)의 상부면(760b)이 직접 부착되도록 수행할 수 있다. 로직셀(600) 및 커패시터셀(700)의 수직방향으로의 접합을 위해, 제1 기판(610)의 하부면(610b)과 커패시터셀(700)을 구성하는 제2 층간절연층(760)의 상부면(760b)이 상호 대향하도록 상부 및 하부에 각각 로직셀(600) 및 커패시터셀(600)을 위치시킨다. 일 예에서 로직셀(600)은 제1 기판(610)과 커패시터셀(700)의 제2 기판(710)이 모두 아래를 향하도록 배치시킨다. 제1 기판(610)의 하부면(610b)과 커패시터셀(700)을 구성하는 제2 층간절연층(760)의 상부면(760b) 각각에 대한 클리닝(cleaning) 공정 및 플라즈마를 이용한 표면 활성화(activation) 공정을 수행할 수 있다. 일정 온도에서 가압하여 제1 기판(610)의 하부면(610b)과 커패시터셀(700)을 구성하는 제2 층간절연층(760)의 상부면(760b)이 접합되도록 한다. 이와 같은 접합공정을 수행하기 전에 제2 기판(710)에 대한 그라인딩(grinding)을 수행하여 제2 기판(710)의 두께를 얇게 만들 수 있다. 이 그라인딩 공정은 통상의 웨이퍼 그라인딩 방법을 사용하여 수행할 수 있다.
도 28을 참조하면, 제1 내지 제4 관통비아홀(791-794)을 형성한다. 제1 관통비아홀(791)은, 제2 기판(710), 제2 층간절연층(760), 및 제1 기판(610) 완전히 관통하며, 제1 층간절연층(650)을 일정 깊이만큼 관통하여 로직셀(600)의 제2 배선층패턴(692) 일부 표면을 노출시킨다. 제2 관통비아홀(792)은, 제2 기판(710)을 완전히 관통하여 커패시터셀(700)의 하부배선층패턴(720) 일부 표면을 노출시킨다. 제3 관통비아홀(793)은, 제2 기판(710)을 완전히 관통하고 제2 층간절연층(760)을 일정 깊이만큼 관통하여 커패시터셀(700)의 상부배선층패턴(750) 일부 표면을 노출시킨다. 제4 관통비아홀(794)은, 제2 기판(710), 제2 층간절연층(760), 및 제1 기판(610) 완전히 관통하며, 제1 층간절연층(650)을 일정 깊이만큼 관통하여 로직셀(600)의 제2 배선층패턴(691) 일부 표면을 노출시킨다. 일 예에서, 제1 내지 제4 관통비아홀(791-794)의 형성은 레이저를 이용하여 수행할 수 있다. 비록 도면에 나타내지는 않았지만, 제1 내지 제4 관통비아홀(791-794)의 내측면에는 절연층 및 금속시드층이 순차적으로 형성될 수 있다.
도 29를 참조하면, 제1 내지 제4 관통비아홀(791-794) 내부를 금속층과 같은 도전층으로 채워 제1 내지 제4 관통비아(771-774)를 형성한다. 제1 내지 제4 관통비아(771-774)는, 금속시드층을 이용한 전기도금(electroplating)방법을 사용하여 형성할 수 있다. 제1 관통비아(771)의 일 단부는 로직셀(600)의 제2 배선층패턴(692) 노출표면에 결합된다. 제2 관통비아(772)의 일 단부는 커패시터셀(700)의 하부배선층패턴(720) 노출표면에 결합된다. 제3 관통비아(773)는 커패시터셀(700)의 상부배선층패턴(750) 노출표면에 결합된다. 제4 관통비아(774)는 로직셀(600)의 제2 배선층패턴(691) 노출표면에 결합된다. 제2 기판(710) 하부면 위에 제1 외부회로패턴(781) 및 제2 외부회로패턴(782)을 형성한다. 제1 외부회로패턴(781)은 제1 관통비아(771) 및 제2 관통비아(772)에 전기적으로 결합되도록 형성한다. 제2 외부회로패턴(782)은 제3 관통비아(773) 및 제4 관통비아(774)에 전기적으로 결합되도록 형성한다.
도 30 내지 도 34는 도 11의 스위치드-커패시터 디시-디시 컨버터 소자의 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 도 30 내지 도 34에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 30을 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위한 제1 구조물(801)을 준비한다. 제1 구조물(801)은, 로직셀(800)들, 예컨대 모스트랜지스터와 같은 스위칭소자들이 집적된 실리콘 웨이퍼일 수 있다. 제1 구조물(801)에 포함되는 복수개의 로직셀(800)들 각각은, 제1 기판(810)에 형성되는 제1 시모스 트랜지스터(CMOS1) 및 제2 시모스 트랜지스터(CMOS2)와, 제1 기판(810) 위의 제1 층간절연층(850)과, 제1 층간절연층(850) 내에 배치되는 배선층패턴들(871-879, 891-892)을 포함한다. 각각의 로직셀(800)은, 시모스(CMOS) 공정을 수행하여 형성할 수 있다. 구체적으로, 예컨대 p형의 도전형을 갖는 제1 기판(810)의 상부 일정 영역에 제1 n형 웰영역(811) 및 제2 n형 웰영역(812)을 형성한다. 제1 기판(810)의 상부 일정 영역에 트랜치 소자분리층(813)을 형성한다.
제1 기판(810) 위에 제1 내지 제4 게이트스택을 형성한다. 제1 게이트스택은, 제1 게이트절연층패턴(821) 및 제1 게이트도전층패턴(831)이 적층되는 구조를 갖는다. 제2 게이트스택은, 제2 게이트절연층패턴(821) 및 제2 게이트도전층패턴(832)이 적층되는 구조를 갖는다. 제3 게이트스택은, 제3 게이트절연층패턴(823) 및 제3 게이트도전층패턴(833)이 적층되는 구조를 갖는다. 제4 게이트스택은, 제4 게이트절연층패턴(824) 및 제1 게이트도전층패턴(834)이 적층되는 구조를 갖는다. p형 불순물이온주입을 수행하여 제1 n형 웰영역(811) 및 제2 n형 웰영역(812) 상부 일정 영역에 p+형 소스영역(841, 845) 및 드레인영역(842, 846)을 형성한다. n형 불순물이온주입을 수행하여 제1 기판(810) 상부 일정 영역에 n+형 소스영역(843, 847) 및 드레인영역(844, 848)을 형성한다.
제1 기판(810) 위에 제1 절연층(851)을 형성한다. 제1 절연층(851)을 관통하는 복수개의 비아들(851-862)을 형성한다. 제1 절연층(851) 위에 제1 배선층패턴들(871-879)을 형성한다. 제1 배선층패턴(871)은, 비아(851)를 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 드레인영역(848)에 전기적으로 결합된다. 제1 배선층패턴(873)은, 비아들(853, 854) 각각을 통해 제2 N채널형 모스트랜지스터(NMOS2)의 n+형 소스영역(847)과 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 소스영역(845)에 전기적으로 결합된다. 제1 배선층패턴(875)은, 비아들(856, 857) 각각을 통해 제2 P채널형 모스트랜지스터(PMOS2)의 p+형 드레인영역(848)과 제1 N채널형 모스트랜지스터(NMOS1)의 n+형 드레인영역(844)에 전기적으로 결합된다. 제1 배선층패턴(877)은, 비아들(859, 860) 각각을 통해 제1 N채널형 모스트랜지스터(MMOS1)의 n+형 소스영역(843)과 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 소스영역(841)에 전기적으로 결합된다. 제1 배선층패턴(879)은, 비아(862)를 통해 제1 P채널형 모스트랜지스터(PMOS1)의 p+형 드레인영역(842)에 전기적으로 결합된다. 제1 배선층패턴들(872, 874, 876, 878) 각각은 각각 비아(812, 815, 818, 821)를 통해 제4 게이트도전층패턴(834), 제3 게이트도전층패턴(833), 제2 게이트도전층패턴(832), 및 제1 게이트도전층패턴(831)에 전기적으로 결합된다.
제1 절연층(851) 및 제1 배선층패턴들(871-879) 위에 제2 절연층(852)을 형성한다. 제2 절연층(852)을 관통하는 복수개의 비아들(881, 882)을 형성한다. 제2 절연층(852) 위에 제2 배선층패턴들(891, 892)을 형성한다. 제2 배선층패턴(891)은, 비아(881)를 통해 제1 배선층패턴(873)에 전기적으로 결합된다. 제2 배선층패턴(892)은, 비아(882)를 통해 제1 배선층패턴(877)에 전기적으로 결합된다. 제2 절연층(852) 및 제2 배선층패턴들(891, 892) 위에 제3 절연층(853)을 형성한다. 일 예에서 제1 내지 제3 절연층(851-853)은 동일한 절연물질, 예컨대 옥사이드(oxide)층으로 형성할 수 있으며, 로직셀(800)의 제1 층간절연층(850)을 구성한다.
도 31을 참조하면, 스위치드-커패시터 디시-디시 컨버터 제조를 위해 커패시터가 집적된 제2 구조물(901)을 준비한다. 일 예에서 제2 구조물(901)은 실리콘 웨이퍼일 수 있다. 제2 구조물(901)은 복수개의 커패시터셀(900)들을 포함한다. 각각의 커패시터셀(900)은, 제2 기판(910) 위에 형성되는 커패시터(940)와, 제2 기판(910) 위의 제2 층간절연층(960)과, 제2 층간절연층(960) 내에 배치되는 하부배선층패턴(920) 및 상부배선층패턴(950)을 포함한다. 커패시터셀(900) 형성을 위해, 먼저 제2 기판(910) 위에 하부배선층패턴(920)을 형성한다. 하부배선층패턴(920) 위에 더미절연층패턴(930)을 형성한다. 일 예에서 더미절연층패턴(930)은, 옥사이드 계열의 단일 절연층으로 형성하거나, 또는 복수의 절연층들로 형성할 수 있다. 더미절연층패턴(930)은 복수개의 컨택홀(944)들을 갖는다. 더미절연층패턴(930)의 평면 구조는 도 16을 참조하여 설명한 바와 동일할 수 있다. 더미절연층패턴(930)과, 컨택홀(944)들에 의해 노출되는 하부배선층패턴(920) 표면을 덮는 커패시터 하부전극층패턴(941)을 형성한다. 하부전극층패턴(941) 위에 유전체층패턴(942)을 형성한다. 유전체층패턴(942) 위에 상부전극층패턴(943)을 형성한다. 상부전극층패턴(943)은 컨택홀(944) 내부를 모두 채운다. 제2 기판(910) 및 하부배선층패턴(920) 위에 제1 절연층(961)을 형성한다. 제1 절연층(961) 위에 상부배선층패턴(950)을 형성한다. 상부배선층패턴(950)의 하부면과 상부전극층패턴(943)의 상부면은 직접 접촉될 수 있다. 제1 절연층(961) 및 상부배선층패턴(950) 위에 제2 절연층(962)을 형성한다. 제1 절연층(961) 및 제2 절연층(962)은 커패시터셀(900)의 제2 층간절연층(960)을 구성한다.
도 32를 참조하면, 제1 구조물(도 31의 801) 및 제2 구조물(도 32의 901)를 상호 접합시키며, 이에 따라 로직셀(800)과 커패시터셀(900)이 수직 방향으로 접합된다. 제1 구조물(도 31의 801) 및 제2 구조물(도 32의 901)의 상호 접합은 웨이퍼 단위로 수행될 수 있다. 제1 구조물(도 31의 801) 및 제2 구조물(도 32의 901)의 접합은, 로직셀(800)을 구성하는 제1 기판(810)의 하부면(810b)과 커패시터셀(900)을 구성하는 제2 기판(910)의 하부면(910b)이 직접 부착되도록 수행할 수 있다. 로직셀(800) 및 커패시터셀(900)의 수직방향으로의 접합을 위해, 제1 기판(810)의 하부면(810b)과 커패시터셀(900)을 구성하는 제2 기판(910)의 하부면(910b)이 상호 대향하도록 하부 및 상부에 각각 로직셀(800) 및 커패시터셀(900)을 위치시킨다. 일 예에서 로직셀(800)은 제1 기판(810)이 아래를 향하도록 배치시키고, 커패시터셀(900)의 제2 기판(910)은 위를 향하도록 배치시킨다. 제1 기판(810)의 하부면(810b)과 커패시터셀(900)을 구성하는 제2 기판(910)의 하부면(910b) 각각에 대한 클리닝(cleaning) 공정 및 플라즈마를 이용한 표면 활성화(activation) 공정을 수행할 수 있다. 일정 온도에서 가압하여 제1 기판(810)의 하부면(810b)과 커패시터셀(900)을 구성하는 제2 기판(910)의 하부면(910b)이 접합되도록 한다. 이와 같은 접합공정을 수행하기 전에 제2 기판(910)에 대한 그라인딩(grinding)을 수행하여 제2 기판(910)의 두께를 얇게 만들 수 있다. 이 그라인딩 공정은 통상의 웨이퍼 그라인딩 방법을 사용하여 수행할 수 있다.
도 33을 참조하면, 제1 내지 제4 관통비아홀(991-994)을 형성한다. 제1 관통비아홀(991)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하여 로직셀(800)의 제2 배선층패턴(892) 일부 표면을 노출시킨다. 제2 관통비아홀(992)은, 제2 층간절연층(960)을 일정 깊이만큼 관통하여 커패시터셀(900)의 하부배선층패턴(920) 일부 표면을 노출시킨다. 제3 관통비아홀(993)은, 제2 층간절연층(960)을 일정 깊이만큼 관통하여 커패시터셀(900)의 상부배선층패턴(950) 일부 표면을 노출시킨다. 제4 관통비아홀(994)은, 제2 층간절연층(960), 제2 기판(910), 및 제1 기판(810)을 완전히 관통하며, 제1 층간절연층(850)을 일정 깊이만큼 관통하여 로직셀(800)의 제2 배선층패턴(891) 일부 표면을 노출시킨다. 일 예에서, 제1 내지 제4 관통비아홀(991-994)의 형성은 레이저를 이용하여 수행할 수 있다. 비록 도면에 나타내지는 않았지만, 제1 내지 제4 관통비아홀(991-994)의 내측면에는 절연층 및 금속시드층이 순차적으로 형성될 수 있다.
도 34를 참조하면, 제1 내지 제4 관통비아홀(991-994) 내부를 금속층과 같은 도전층으로 채워 제1 내지 제4 관통비아(971-974)를 형성한다. 제1 내지 제4 관통비아(971-974)는, 금속시드층을 이용한 전기도금(electroplating)방법을 사용하여 형성할 수 있다. 제1 관통비아(971)의 일 단부는 로직셀(800)의 제2 배선층패턴(892) 노출표면에 결합된다. 제2 관통비아(972)의 일 단부는 커패시터셀(900)의 하부배선층패턴(920) 노출표면에 결합된다. 제3 관통비아(973)는 커패시터셀(900)의 상부배선층패턴(950) 노출표면에 결합된다. 제4 관통비아(974)는 로직셀(800)의 제2 배선층패턴(891) 노출표면에 결합된다. 제2 층간절연층(960) 위에 제1 외부회로패턴(981) 및 제2 외부회로패턴(982)을 형성한다. 제1 외부회로패턴(981)은 제1 관통비아(971) 및 제2 관통비아(972)에 전기적으로 결합되도록 형성한다. 제2 외부회로패턴(982)은 제3 관통비아(973) 및 제4 관통비아(974)에 전기적으로 결합되도록 형성한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
200...로직셀 210...제1 기판
273, 277...제1 배선층패턴들 291, 292...제2 배선층패턴들
300...커패시터셀 310...제2 기판
320...하부배선층패턴 330...더미절연층패턴
340...커패시터 350...상부배선층패턴
360...제2 층간절연층 371-374...제1 내지 제4 관통비아
381, 382...제1 및 제2 외부회로패턴

Claims (48)

  1. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 층간절연층이 상기 제1 층간절연층에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀;
    상기 제2 기판 및 제2 층간절연층을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아;
    상기 제2 기판을 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아;
    상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아;
    상기 제2 기판 및 제2 층간절연층을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아;
    상기 제2 기판의 하부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및
    상기 제2 기판의 하부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  2. 제1항에 있어서, 상기 복수개의 능동소자들은,
    제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터; 및
    제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 포함하는 스위치드-커패시터 디시-디시 컨버터.
  3. 제2항에 있어서, 상기 복수개의 배선층패턴들은,
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  4. 제3항에 있어서,
    상기 제1 배선층패턴은 상기 제1 관통비아에 결합되고, 상기 제2 배선층패턴은 상기 제4 관통비아에 결합되는 스위치드-커패시터 디시-디시 컨버터.
  5. 제1항에 있어서,
    상기 하부배선층패턴은 상기 제2 기판의 상부면 위에 배치되는 스위치드-커패시터 디시-디시 컨버터.
  6. 제5항에 있어서,
    상기 하부배선층패턴 위에서 복수개의 컨택홀들을 갖도록 배치되는 더미절연층패턴을 더 포함하는 스위치드-커패시터 디시-디시 컨버터.
  7. 제6항에 있어서, 상기 커패시터는,
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 배치되는 하부전극층패턴;
    상기 하부전극층패턴 위에 배치되는 유전층패턴; 및
    상기 컨택홀들을 채우면서 상기 유전층패턴 위에 배치되는 상부전극층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  8. 제7항에 있어서,
    상기 상부전극층패턴의 상부면은, 상기 상부배선층패턴의 하부면과 직접 접하는 스위치드-커패시터 디시-디시 컨버터.
  9. 제1항에 있어서,
    상기 제1 기판 및 제2 기판은 실리콘층으로 구성되는 스위치드-커패시터 디시-디시 컨버터.
  10. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 기판이 상기 제1 층간절연층에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀;
    상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아;
    상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아;
    상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아;
    상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아;
    상기 제2 층간절연층의 상부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및
    상기 제2 층간절연층의 상부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  11. 제10항에 있어서, 상기 복수개의 능동소자들은,
    제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터; 및
    제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 포함하는 스위치드-커패시터 디시-디시 컨버터.
  12. 제11항에 있어서, 상기 복수개의 배선층패턴들은,
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  13. 제12항에 있어서,
    상기 제1 배선층패턴은 상기 제1 관통비아에 결합되고, 상기 제2 배선층패턴은 상기 제4 관통비아에 결합되는 스위치드-커패시터 디시-디시 컨버터.
  14. 제10항에 있어서,
    상기 하부배선층패턴은 상기 제2 기판의 상부면 위에 배치되는 스위치드-커패시터 디시-디시 컨버터.
  15. 제14항에 있어서,
    상기 하부배선층패턴 위에서 복수개의 컨택홀들을 갖도록 배치되는 더미절연층패턴을 더 포함하는 스위치드-커패시터 디시-디시 컨버터.
  16. 제15항에 있어서, 상기 커패시터는,
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 배치되는 하부전극층패턴;
    상기 하부전극층패턴 위에 배치되는 유전층패턴; 및
    상기 컨택홀들을 채우면서 상기 유전층패턴 위에 배치되는 상부전극층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  17. 제16항에 있어서,
    상기 상부전극층패턴의 상부면은, 상기 상부배선층패턴의 하부면과 직접 접하는 스위치드-커패시터 디시-디시 컨버터.
  18. 제10항에 있어서,
    상기 제1 기판 및 제2 기판은 실리콘층으로 구성되는 스위치드-커패시터 디시-디시 컨버터.
  19. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 층간절연층이 상기 제1 기판에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀;
    상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아;
    상기 제2 기판을 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아;
    상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아;
    상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아;
    상기 제2 기판의 하부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및
    상기 제2 기판의 하부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  20. 제19항에 있어서, 상기 복수개의 능동소자들은,
    제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터; 및
    제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 포함하는 스위치드-커패시터 디시-디시 컨버터.
  21. 제20항에 있어서, 상기 복수개의 배선층패턴들은,
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  22. 제21항에 있어서,
    상기 제1 배선층패턴은 상기 제1 관통비아에 결합되고, 상기 제2 배선층패턴은 상기 제4 관통비아에 결합되는 스위치드-커패시터 디시-디시 컨버터.
  23. 제19항에 있어서,
    상기 하부배선층패턴은 상기 제2 기판의 상부면 위에 배치되는 스위치드-커패시터 디시-디시 컨버터.
  24. 제23항에 있어서,
    상기 하부배선층패턴 위에서 복수개의 컨택홀들을 갖도록 배치되는 더미절연층패턴을 더 포함하는 스위치드-커패시터 디시-디시 컨버터.
  25. 제24항에 있어서, 상기 커패시터는,
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 배치되는 하부전극층패턴;
    상기 하부전극층패턴 위에 배치되는 유전층패턴; 및
    상기 컨택홀들을 채우면서 상기 유전층패턴 위에 배치되는 상부전극층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  26. 제25항에 있어서,
    상기 상부전극층패턴의 상부면은, 상기 상부배선층패턴의 하부면과 직접 접하는 스위치드-커패시터 디시-디시 컨버터.
  27. 제19항에 있어서,
    상기 제1 기판 및 제2 기판은 실리콘층으로 구성되는 스위치드-커패시터 디시-디시 컨버터.
  28. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖되, 상기 제2 기판이 상기 제1 기판에 본딩되어 상기 로직셀과 수직방향으로 중첩되도록 배치되는 커패시터셀;
    상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴에 결합되는 제1 관통비아;
    상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴에 결합되는 제2 관통비아;
    상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴에 결합되는 제3 관통비아;
    상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴에 결합되는 제4 관통비아;
    상기 제2 층간절연층의 상부면 위에서 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴; 및
    상기 제2 층간절연층의 상부면 위에서 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  29. 제28항에 있어서, 상기 복수개의 능동소자들은,
    제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터; 및
    제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 포함하는 스위치드-커패시터 디시-디시 컨버터.
  30. 제29항에 있어서, 상기 복수개의 배선층패턴들은,
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  31. 제30항에 있어서,
    상기 제1 배선층패턴은 상기 제1 관통비아에 결합되고, 상기 제2 배선층패턴은 상기 제4 관통비아에 결합되는 스위치드-커패시터 디시-디시 컨버터.
  32. 제28항에 있어서,
    상기 하부배선층패턴은 상기 제2 기판의 상부면 위에 배치되는 스위치드-커패시터 디시-디시 컨버터.
  33. 제32항에 있어서,
    상기 하부배선층패턴 위에서 복수개의 컨택홀들을 갖도록 배치되는 더미절연층패턴을 더 포함하는 스위치드-커패시터 디시-디시 컨버터.
  34. 제33항에 있어서, 상기 커패시터는,
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 배치되는 하부전극층패턴;
    상기 하부전극층패턴 위에 배치되는 유전층패턴; 및
    상기 컨택홀들을 채우면서 상기 유전층패턴 위에 배치되는 상부전극층패턴을 포함하는 스위치드-커패시터 디시-디시 컨버터.
  35. 제34항에 있어서,
    상기 상부전극층패턴의 상부면은, 상기 상부배선층패턴의 하부면과 직접 접하는 스위치드-커패시터 디시-디시 컨버터.
  36. 제28항에 있어서,
    상기 제1 기판 및 제2 기판은 실리콘층으로 구성되는 스위치드-커패시터 디시-디시 컨버터.
  37. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계;
    상기 제1 층간절연층 및 제2 층간절연층을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계;
    상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계;
    상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및
    상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  38. 제37항에 있어서, 상기 로직셀을 준비하는 단계는,
    상기 제1 기판에 제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터, 및 제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 형성하는 단계;
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴을 형성하는 단계; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  39. 제37항에 있어서, 상기 커패시터셀을 준비하는 단계는,
    상기 제2 기판의 상부면 위에 상기 하부배선층패턴을 형성하는 단계;
    상기 하부배선층패턴 위에 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 하부전극층패턴을 형성하는 단계;
    상기 하부전극층패턴 위에 유전층패턴을 형성하는 단계;
    상기 컨택홀들을 채우도록 상기 유전층패턴 위에 상부전극층패턴을 형성하는 단계; 및
    상기 상부전극층패턴의 상부면 위에 상기 상부배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  40. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계;
    상기 제1 층간절연층 및 제2 기판을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계;
    상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층 및 제2 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계;
    상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및
    상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  41. 제40항에 있어서, 상기 로직셀을 준비하는 단계는,
    상기 제1 기판에 제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터, 및 제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 형성하는 단계;
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴을 형성하는 단계; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  42. 제40항에 있어서, 상기 커패시터셀을 준비하는 단계는,
    상기 제2 기판의 상부면 위에 상기 하부배선층패턴을 형성하는 단계;
    상기 하부배선층패턴 위에 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 하부전극층패턴을 형성하는 단계;
    상기 하부전극층패턴 위에 유전층패턴을 형성하는 단계;
    상기 컨택홀들을 채우도록 상기 유전층패턴 위에 상부전극층패턴을 형성하는 단계; 및
    상기 상부전극층패턴의 상부면 위에 상기 상부배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  43. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계;
    상기 제1 기판 및 제2 층간절연층을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계;
    상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 기판을 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 기판을 관통하고 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 기판, 제2 층간절연층, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계;
    상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및
    상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  44. 제43항에 있어서, 상기 로직셀을 준비하는 단계는,
    상기 제1 기판에 제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터, 및 제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 형성하는 단계;
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴을 형성하는 단계; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  45. 제43항에 있어서, 상기 커패시터셀을 준비하는 단계는,
    상기 제2 기판의 상부면 위에 상기 하부배선층패턴을 형성하는 단계;
    상기 하부배선층패턴 위에 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 하부전극층패턴을 형성하는 단계;
    상기 하부전극층패턴 위에 유전층패턴을 형성하는 단계;
    상기 컨택홀들을 채우도록 상기 유전층패턴 위에 상부전극층패턴을 형성하는 단계; 및
    상기 상부전극층패턴의 상부면 위에 상기 상부배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  46. 복수개의 능동소자들이 배치되는 제1 기판과, 상기 제1 기판의 상부면 위에 배치되는 제1 층간절연층과, 그리고 상기 제1 층간절연층 내에서 상기 능동소자들과 전기적으로 결합되도록 배치되는 복수개의 배선층패턴들을 갖는 로직셀을 준비하는 단계;
    커패시터가 배치되는 제2 기판과, 상기 제2 기판 위에서 상기 커패시터를 덮도록 배치되는 제2 층간절연층과, 그리고 상기 제2 층간절연층 내에서 상기 커패시터의 하부전극층패턴 및 상부전극층패턴에 각각 전기적으로 결합되도록 배치되는 하부배선층패턴 및 상부배선층패턴을 갖는 커패시터셀을 준비하는 단계;
    상기 제1 기판 및 제2 기판을 본딩시켜 상기 로직셀과 커패시터셀을 수직방향으로 중첩되도록 하는 단계;
    상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 어느 하나의 배선층패턴을 노출시키는 제1 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 하부배선층패턴을 노출시키는 제2 관통비아홀과, 상기 제2 층간절연층을 일정 깊이만큼 관통하여 상기 상부배선층패턴을 노출시키는 제3 관통비아홀과, 상기 제2 층간절연층, 제2 기판, 및 제1 기판을 관통하고 상기 제1 층간절연층을 일정 깊이만큼 관통하여 상기 배선층패턴들 중 다른 하나의 배선층패턴을 노출시키는 제4 관통비아홀을 형성하는 단계;
    상기 제1 내지 제4 관통비아홀 내부를 각각 금속층으로 채워 제1 내지 제4 관통비아를 형성하는 단계; 및
    상기 제2 층간절연층의 상부면 위에 상기 제1 관통비아 및 제2 관통비아에 전기적으로 결합되는 제1 외부회로패턴과, 상기 제3 관통비아 및 제4 관통비아에 전기적으로 결합되는 제2 외부회로패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  47. 제46항에 있어서, 상기 로직셀을 준비하는 단계는,
    상기 제1 기판에 제1 시모스 트랜지스터를 구성하는 제1 P채널형 모스트랜지스터 및 제1 N채널형 모스트랜지스터, 및 제2 시모스 트랜지스터를 구성하는 제2 P채널형 모스트랜지스터 및 제2 N채널형 모스트랜지스터를 형성하는 단계;
    상기 제1 P채널형 모스트랜지스터의 소스영역 및 제1 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제1 배선층패턴을 형성하는 단계; 및
    상기 제2 P채널형 모스트랜지스터의 소스영역 및 제2 N채널형 모스트랜지스터의 소스영역에 공통으로 결합되는 제2 배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
  48. 제46항에 있어서, 상기 커패시터셀을 준비하는 단계는,
    상기 제2 기판의 상부면 위에 상기 하부배선층패턴을 형성하는 단계;
    상기 하부배선층패턴 위에 복수개의 컨택홀들을 갖는 더미절연층패턴을 형성하는 단계;
    상기 컨택홀들에 의해 노출되는 하부배선층패턴의 노출 표면들 위와 상기 더미절연층패턴 위에 하부전극층패턴을 형성하는 단계;
    상기 하부전극층패턴 위에 유전층패턴을 형성하는 단계;
    상기 컨택홀들을 채우도록 상기 유전층패턴 위에 상부전극층패턴을 형성하는 단계; 및
    상기 상부전극층패턴의 상부면 위에 상기 상부배선층패턴을 형성하는 단계를 포함하는 스위치드-커패시터 디시-디시 컨버터의 제조방법.
KR1020150098955A 2015-07-13 2015-07-13 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법 Active KR102345675B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020150098955A KR102345675B1 (ko) 2015-07-13 2015-07-13 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
US14/950,932 US9673708B2 (en) 2015-07-13 2015-11-24 Switched-capacitor DC-to-DC converters and methods of fabricating the same
CN201610119845.1A CN106356370B (zh) 2015-07-13 2016-03-03 开关电容器dc-dc转换器及其制造方法
TW105112118A TWI681526B (zh) 2015-07-13 2016-04-19 切換電容式ｄｃ－ｄｃ轉換器及其製造方法
US15/584,923 US9853541B2 (en) 2015-07-13 2017-05-02 Switched-capacitor DC-to-DC converters and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150098955A KR102345675B1 (ko) 2015-07-13 2015-07-13 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20170007926A true KR20170007926A (ko) 2017-01-23
KR102345675B1 KR102345675B1 (ko) 2021-12-31

Family

ID=57775187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150098955A Active KR102345675B1 (ko) 2015-07-13 2015-07-13 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법

Country Status (4)

Country Link
US (2) US9673708B2 (ko)
KR (1) KR102345675B1 (ko)
CN (1) CN106356370B (ko)
TW (1) TWI681526B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102326820B1 (ko) * 2015-12-16 2021-11-16 에스케이하이닉스 주식회사 스위치드-커패시터 디시-디시 컨버터의 제조방법
US10290574B2 (en) * 2017-01-18 2019-05-14 Globalfoundries Inc. Embedded metal-insulator-metal (MIM) decoupling capacitor in monolitic three-dimensional (3D) integrated circuit (IC) structure
CN106816434B (zh) * 2017-02-24 2018-05-22 睿力集成电路有限公司 高k介质膜层结构及其应用与制造方法
CN110494962B (zh) * 2017-04-04 2024-01-12 索尼半导体解决方案公司 半导体器件、制造半导体器件的方法和电子设备
CN110476228B (zh) * 2017-04-04 2024-01-16 索尼半导体解决方案公司 半导体装置、制造半导体装置的方法和电子设备
CN108538820B (zh) * 2017-06-30 2019-05-10 长鑫存储技术有限公司 电容器结构及其制备方法
US10439493B1 (en) 2018-05-01 2019-10-08 Semiconductor Components Industries, Llc Methods and systems of operating a resonant dickson converter
KR20220104472A (ko) 2021-01-18 2022-07-26 삼성전자주식회사 이미지 센서
KR20240069784A (ko) * 2021-09-23 2024-05-20 가부시키가이샤 무라타 세이사쿠쇼 통합 전압 레귤레이터용 시스템, 디바이스 및 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082367A1 (fr) * 2000-04-20 2001-11-01 Hitachi, Ltd. Circuit integre et procede de fabrication
US20030089937A1 (en) * 2001-11-13 2003-05-15 Fujitsu Limited Semiconductor device and method for fabricating the same
US20100300740A1 (en) * 2009-06-01 2010-12-02 Seiji Ichiyanagi Ceramic Capacitor and Wiring Board

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6268779B1 (en) * 1999-03-19 2001-07-31 Telefonaktiebolaget Lm Ericsson (Publ) Integrated oscillators and tuning circuits
KR100268419B1 (ko) * 1998-08-14 2000-10-16 윤종용 고집적 반도체 메모리 장치 및 그의 제조 방법
US6333202B1 (en) * 1999-08-26 2001-12-25 International Business Machines Corporation Flip FERAM cell and method to form same
US6429070B1 (en) 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
US20020132428A1 (en) * 2001-03-01 2002-09-19 Sun-Chieh Chien Method for fabricating a MOS transistor of an embedded memory
JP2002367988A (ja) * 2001-06-12 2002-12-20 Tokyo Inst Of Technol 複合集積回路及びその製造方法
US7005329B2 (en) 2003-11-28 2006-02-28 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
JP4929588B2 (ja) * 2004-12-03 2012-05-09 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7371662B2 (en) * 2006-03-21 2008-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a 3D interconnect and resulting structures
JP2009200154A (ja) * 2008-02-20 2009-09-03 Toshiba Corp 半導体装置とその製造方法
US8222104B2 (en) 2009-07-27 2012-07-17 International Business Machines Corporation Three dimensional integrated deep trench decoupling capacitors
JP5399982B2 (ja) * 2010-06-17 2014-01-29 浜松ホトニクス株式会社 半導体集積回路装置の検査方法及び半導体集積回路装置
JP5689392B2 (ja) * 2011-09-02 2015-03-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001082367A1 (fr) * 2000-04-20 2001-11-01 Hitachi, Ltd. Circuit integre et procede de fabrication
US20030089937A1 (en) * 2001-11-13 2003-05-15 Fujitsu Limited Semiconductor device and method for fabricating the same
US20100300740A1 (en) * 2009-06-01 2010-12-02 Seiji Ichiyanagi Ceramic Capacitor and Wiring Board

Also Published As

Publication number Publication date
KR102345675B1 (ko) 2021-12-31
US20170019024A1 (en) 2017-01-19
TWI681526B (zh) 2020-01-01
TW201703217A (zh) 2017-01-16
CN106356370A (zh) 2017-01-25
US20170237342A1 (en) 2017-08-17
US9673708B2 (en) 2017-06-06
US9853541B2 (en) 2017-12-26
CN106356370B (zh) 2020-08-18

Similar Documents

Publication Publication Date Title
KR102345675B1 (ko) 스위치드-커패시터 디시-디시 컨버터 및 그 제조방법
KR102404490B1 (ko) 후면 커패시터 기법
CN109599394B (zh) 集成电路及其制造方法
JP5330376B2 (ja) 集積装置及びその製造方法、並びに、システム・イン・パッケージ
US9847327B2 (en) Switched-capacitor DC-to-DC converters
US9640445B1 (en) Methods of fabricating switched-capacitor DC-to-DC converters
JP4970979B2 (ja) 半導体装置
TWI488287B (zh) 三維高壓閘極驅動器積體電路及其製備方法
US20170084601A1 (en) Transient voltage suppressor and manufacture method thereof
US20110215390A1 (en) Semiconductor Devices and Methods of Fabricating the Same
US8198684B2 (en) Semiconductor device with drain voltage protection for ESD
KR100643831B1 (ko) 반도체 장치
JP2013089764A (ja) トレンチ型ｐｉｐキャパシタとそれを用いたパワー集積回路装置およびパワー集積回路装置の製造方法
US20160020270A1 (en) Metal-insulator-metal capacitor, electronic device including the same, and method of fabricating the same
US20230282726A1 (en) Semiconductor device and manufacturing method
CN112490284A (zh) 半导体装置及其制造方法
US20210351168A1 (en) Semiconductor module
KR20160105224A (ko) 금속-절연체-금속 커패시터 및 이를 포함하는 전자소자와, 금속-절연체-금속 커패시터의 제조방법
US6638814B1 (en) Method for producing an insulation
US20120049260A1 (en) Method for forming capacitor and semiconductor device using the same
JP2020092214A (ja) 半導体装置及び半導体装置の製造方法
US20250212526A1 (en) Trench electrostatic discharge protection device
CN115377096A (zh) 具有垂直晶体管器件的半导体管芯
JP2015149426A (ja) 半導体素子、半導体素子の製造方法、および半導体装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150713

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200416

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150713

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210328

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20211027

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20211227

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20211228

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20241126

Start annual number: 4

End annual number: 4