KR20170013040A - 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 - Google Patents
버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 Download PDFInfo
- Publication number
- KR20170013040A KR20170013040A KR1020150105865A KR20150105865A KR20170013040A KR 20170013040 A KR20170013040 A KR 20170013040A KR 1020150105865 A KR1020150105865 A KR 1020150105865A KR 20150105865 A KR20150105865 A KR 20150105865A KR 20170013040 A KR20170013040 A KR 20170013040A
- Authority
- KR
- South Korea
- Prior art keywords
- equalization control
- control signal
- sensing unit
- signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 42
- 239000000872 buffer Substances 0.000 title claims description 32
- 238000000034 method Methods 0.000 claims abstract description 19
- 238000012545 processing Methods 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims description 9
- 230000003321 amplification Effects 0.000 claims description 3
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 3
- 238000012360 testing method Methods 0.000 description 20
- 230000006870 function Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 230000008439 repair process Effects 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 101100498818 Arabidopsis thaliana DDR4 gene Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
- G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Dram (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 기술은 기준 전압에 따라 데이터를 감지하도록 구성되는 제 1 감지부; 상기 제 1 감지부의 출력에 따라 등화 제어 신호를 생성하도록 구성되는 제 2 감지부; 상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하여 지연 보상 등화 제어 신호를 생성하도록 구성된 등화 지연 보상부; 및 상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하고, 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 노이즈 제거부를 포함할 수 있다.
Description
본 발명은 반도체 회로에 관한 것으로서, 특히 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템에 관한 것이다.
반도체 장치는 신호 전송 과정에서 심볼 간 간섭(ISI: Inter-Symbol Interference)이 발생하게 되고, 그에 따라 신호 전송 효율이 저하될 수 있다.
따라서 ISI에 의한 신호 전송 효율 저하를 해소하기 위한 방법으로서 등화(Equalization) 기능을 갖는 입력 버퍼를 사용할 수 있다.
본 발명의 실시예는 입력 신호의 노이즈를 제거할 수 있는 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템을 제공한다.
본 발명의 실시예는 기준 전압에 따라 데이터를 감지하도록 구성되는 제 1 감지부; 상기 제 1 감지부의 출력에 따라 등화 제어 신호를 생성하도록 구성되는 제 2 감지부; 상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하여 지연 보상 등화 제어 신호를 생성하도록 구성된 등화 지연 보상부; 및 상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하고, 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 노이즈 제거부를 포함할 수 있다.
본 발명의 실시예에서 상기 노이즈 제거부는 상기 제 1 감지부의 출력 신호의 ISI(Inter-Symbol Interference) 일부를 상기 등화 제어 신호에 따라 1차 제거하도록 구성되는 FIR 필터, 및 상기 제 1 감지부의 출력 신호의 ISI의 잔여 성분을 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성된 IIR 필터를 포함할 수 있다.
본 발명의 실시예는 셀 어레이를 포함하는 코어 블록; 기준 전압에 따라 데이터를 감지하고, 감지된 신호의 노이즈를 등화 제어 신호에 따라 1차 제거하고, 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 제 1 버퍼; 상기 제 1 버퍼와 연결된 데이터 패스; 데이터 스트로브 신호를 감지하도록 구성된 제 2 버퍼; 상기 제 2 버퍼와 연결된 스트로브 신호 패스; 및 상기 스트로브 신호 패스를 경유한 데이터 스트로브 신호에 따라 상기 데이터 패스를 경유한 데이터를 래치하여 상기 코어 블록에 제공하도록 구성된 래치 블록을 포함할 수 있다.
본 발명의 실시예에서 상기 반도체 장치는 상기 데이터와 상기 데이터 스트로브 신호가 동일한 타이밍에 상기 래치 블록에 제공되도록 상기 데이터 패스와 상기 스트로브 신호 패스 각각의 지연 시간을 조정하는 Matched delay type일 수 있다.
본 발명의 실시예에서 상기 반도체 장치는 DDR4 방식의 반도체 메모리를 포함할 수 있다.
본 기술은 입력 신호의 노이즈를 제거하여 안정적인 데이터 입력 동작이 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 나타내 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치(80)의 구성을 나타낸 도면이고,
도 3은 본 발명의 실시예에 따른 버퍼(100)의 회로도이다.
도 2는 본 발명의 실시예에 따른 반도체 장치(80)의 구성을 나타낸 도면이고,
도 3은 본 발명의 실시예에 따른 버퍼(100)의 회로도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(1)은 기판(50), 적층된 반도체 메모리(20) 그리고 프로세서(10)를 포함 할 수 있다.
반도체 시스템(1)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로 구현될 수 있다.
상기 기판(50)은 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20) 사이의 원활한 데이터 통신을 위해 신호 경로를 제공할 수 있고, 신호 경로 제공을 위해 추가적인 로직 회로 및 테스트를 위한 로직 회로를 포함할 수 있다.
상기 기판(50)은 인터포저 또는 PCB등의 다양한 형태로 구현될 수 있다. 상기 기판(50)이 제공하는 신호 경로는 메탈 층 또는 실리콘 관통 비아와 같은 전기적 연결 경로를 포함 할 수 있다.
상기 기판(50)은 볼 그리드 어레이, 범프 볼, C4 범프 등과 같은 패키지 볼(60)을 통해 외부 장치와 전기적으로 연결될 수 있다. 상기 외부 장치는 반도체 시스템(1)과 연결되어 동작하는 호스트(2)일 수 있다.
상기 기판(50)은 마이크로 범프(70)를 통해 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20)와 전기적으로 연결될 수 있다.
상기 프로세서(10)는 시스템 버스(미도시) 및 상기 기판(50)을 통해 호스트(2)와 통신하고 호스트(2)가 필요로 하는 각종 연산 동작을 수행할 수 있다.
상기 프로세서(10)는 중앙처리장치(CPU), 그래픽 처리장치(GPU), 멀티미디어 프로세서(MMP: Multi Media Processor), 및 디지털 신호 프로세서(DSP: Digital Signal Processor) 중 하나 이상을 포함 할 수 있다.
프로세서(10)는 어플리케이션 프로세서(AP)와 같이 여러 기능을 가진 프로세서 칩들을 조합한 시스템 온 칩(System On Chip), 시스템 인 패키지(System In Package) 및 패키지 온 패키지(Package On Package) 등의 형태로 구현될 수 있다.
상기 프로세서(10)는 메모리 컨트롤러(11)를 통해 상기 적층된 반도체 메모리(20)에 억세스할 수 있다.
상기 메모리 컨트롤러(11)의 피지컬 레이어(PHY)(12)와 상기 적층된 반도체 메모리(20)의 피지컬 레이어(PHY)(31)가 서로 간에 주고 받는 신호들을 서로 간의 인터페이스에 맞게 변환할 수 있다.
본 실시예에서는 상기 메모리 콘트롤러(11)가 상기 프로세서(10) 내부에 구비되어 있는 예를 나타내고 있으나, 경우에 따라 상기 프로세서(10) 외부에 별도로 구비될 수도 있다.
상기 메모리 컨트롤러(11)는 적층된 반도체 메모리(20)의 어느 하나의 칩(베이스 칩 또는 로직 칩)(30)으로서 적층될 수 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20) 및 상기 프로세서(10)와 분리되어 상기 기판(50) 상에 별도로 적층될 수도 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20)를 제어하기 위해 커맨드, 어드레스, 클럭 및 데이터 등을 상기 적층된 반도체 메모리(20)로 제공할 수 있고, 상기 적층된 반도체 메모리(20)로부터 출력되는 데이터를 수신할 수 있다.
상기 피지컬 레이어들(12, 31)은 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)로부터 전송된 신호를 상기 적층된 반도체 메모리(20)에서 사용되기 적합한 신호로 변환하여 출력하거나, 상기 적층된 반도체 메모리(20)로부터 전송된 신호를 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)에서 사용되기 적합한 신호로 변화하는 인터페이스 회로일 수 있다.
상기 적층된 반도체 메모리(20)는 복수의 적층 칩을 포함하는 적층 메모리 장치 일 수 있다.
상기 적층된 반도체 메모리(20)는 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)을 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 관통 비아(TSV) 또는 본딩 와이어를 통해 전기적으로 연결될 수 있다.
상기 로직 칩(30)은 상기 메모리 컨트롤러(11)와 상기 복수의 메모리 칩(40 - 42) 사이의 신호 및 데이터 전송을 중계할 수 있다.
상기 로직 칩(30)은 피지컬 레이어(31), 테스트 회로(32) 및 리페어 관련회로(미 도시) 등을 포함 할 수 있다.
상기 피지컬 레이어(31)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11) 및 상기 피지컬 레이어(12)를 통해 전송되는 신호 및 데이터를 수신하고, 상기 복수의 메모리 칩(40 - 42)에서 출력되는 신호 및 데이터를 증폭하여, 상기 피지컬 레이어(12)로 전송할 수 있다.
상기 테스트 회로(32)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시키거나, 호스트(2) 예를 들어, 테스트 장비와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시킬 수 있다. 또한 테스트 회로(32)를 통해 상기 적층된 반도체 메모리(20)의 독자적인 테스트를 수행 할 수도 있다.
상기 테스트 회로(32)는 웨이퍼 레벨 및 패키지 레벨에서 상기 복수의 메모리 칩(40 - 42) 및 상기 로직 칩(30)과 관련된 테스트를 수행할 수 있는 회로들을 포함 할 수 있다.
테스트 회로(32)는 빌트 인 셀프 테스트 회로, 셀프 리페어 회로, 셀프 스트레스 회로 등의 다양한 메모리 테스트 관련 회로를 포함할 수 있다.
상기 테스트 회로(32)는 관통 비아 또는 마이크로 범프의 연결성 테스트, 바운더리 스캔 테스트, 번 인 스트레스 테스트, 데이터 입출력 테스트, 데이터 압축 테스트 등을 수행할 수 있다.
상기 테스트 회로(32)는 결함이 있는 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 로직을 포함할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)을 통해 상기 프로세서 또는 상기 메모리 컨트롤러(11)로부터 전송된 데이터를 저장하기 위한 데이터 저장 공간을 구비할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)의 테스트 회로(32)와 연계하여 테스트를 수행하기 위한 로직 회로들을 더 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)는 4개의 칩 즉, 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)으로 구성된 예를 든 것이나, 그 이상의 칩들을 적층하는 것도 가능하다.
적층된 반도체 메모리(20)의 칩들은 각각 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)의 칩들은 각각 입력 신호의 감지 성능 저하를 보상하기 위한 입력 버퍼를 포함할 수 있다.
도 1과 같이, 복수의 칩을 적층할 경우, 입력 신호의 노이즈 특히, 심볼 간 간섭(ISI)이 증가하게 되고, 특히 ISI의 잔여 성분인 tail ISI 즉, ISI의 폴 타임 슬로프(fall time slope)가 심화될 수 있으며, 이는 결국 입력 신호 감지 성능을 저하시키는 요인으로 작용하게 된다.
본 발명의 실시예는 노이즈 특히, ISI로 인한 입력 신호 감지 성능 저하를 보상할 수 있도록 IIR 필터를 이용한 등화 기능을 갖는 입력 버퍼를 사용할 수 있다.
도 1의 적층된 반도체 메모리(20) 중에서 로직 칩(30) 또는 복수의 메모리 칩(40 - 42)은 도 2의 반도체 장치(80)와 같이 구성될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(80)는 코어 블록(81), 패드 어레이(83), 제 1 및 제 2 버퍼(84, 86), 데이터 패스(85), 스트로브 신호 패스(87) 및 래치 블록(88)을 포함할 수 있다.
코어 블록(81)은 셀 어레이(82) 및 셀 어레이(82)에 데이터를 기록하거나, 셀 어레이(82)로부터 데이터를 읽어내기 위한 로우 패스 및 컬럼 패스를 포함할 수 있다.
셀 어레이(82)는 소 단위의 단위 메모리 블록 예를 들어, 매트(Mat) 또는 대 단위 메모리 블록 예를 들어, 뱅크(Bank) 등으로 구분될 수 있다.
패드 어레이(83)는 데이터(DQ), 기준 전압(VREF), 데이터 스트로브 신호(DQS, DQSB)를 위한 패드들을 포함할 수 있다.
제 1 버퍼(84)는 패드 어레이(83)를 통해 제공되는 기준 전압(VREF)에 따라 데이터(DQ)를 감지/증폭하여 출력할 수 있다.
데이터 패스(85)는 제 1 버퍼(84)의 출력을 드라이빙하기 위한 드라이버(DRV) 및 지연기(DLY)를 포함할 수 있다.
제 2 버퍼(86)는 패드 어레이(83)를 통해 제공되는 데이터 스트로브 신호(DQS, DQSB)를 감지/증폭하여 출력할 수 있다.
스트로브 신호 패스(87)는 제 2 버퍼(86)의 출력을 드라이빙하기 위한 드라이버(DRV) 및 지연기(DLY)를 포함할 수 있다.
래치 블록(88)은 스트로브 신호 패스(87)를 경유한 데이터 스트로브 신호(DQS)에 따라 데이터 패스(85)를 경유한 데이터(DQ)를 래치하거나, 래치된 신호들을 정렬하여 코어 블록(81)에 제공할 수 있다.
래치 블록(88)은 복수의 플립플롭(F/F)을 포함할 수 있다.
이때 제 1 버퍼(84) 또는 제 2 버퍼(86)는 등화 기능을 갖도록 구성될 수 있다.
본 발명의 실시예에 따른 반도체 장치(80)는 Matched delay type일 수 있다.
Matched delay type은 데이터(DQ)와 데이터 스트로브 신호(DQS)가 동일한 타이밍에 래치 블록(88)에 제공되도록 회로 설계가 이루어진다.
데이터 패스(85)와 스트로브 신호 패스(87) 각각의 지연기(DLY)의 지연 시간을 조정함으로써 데이터(DQ)와 데이터 스트로브 신호(DQS)가 동일한 타이밍에 래치 블록(88)에 제공되도록 할 수 있다.
Matched delay type은 반도체 메모리에 적용될 수 있다.
제 1 버퍼(84)가 등화 기능을 갖도록 구성되는 경우, 등화 기능을 구현하기 위한 필터가 사용될 수 있다.
이때 Matched delay type에서는 IIR(Infinite Impulse Response) 필터를 적용하기 어렵지만, 본 발명의 실시예에 따른 반도체 장치(80)는 추후 설명할 등화 지연 보상 기능을 이용하여 IIR 필터를 적용함으로써 상술한 tail ISI를 포함한 ISI를 제거할 수 있다.
따라서 제 1 버퍼(84)가 IIR 필터를 내장하고, 이를 이용하여 등화 기능을 수행하도록 구성될 수 있다.
도 2의 제 1 버퍼(84)는 도 3과 같은 형태로 구현될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 버퍼(100)는 제 1 감지부(200), 제 2 감지부(300), 노이즈 제거부(400) 및 등화 지연 보상부(500)를 포함할 수 있다.
제 1 감지부(200)는 기준 전압(VREF)에 따라 데이터(DQ)를 감지하도록 구성될 수 있다.
제 2 감지부(300)는 제 1 감지부(200)의 출력에 따라 등화 제어 신호(EQ, EQB)를 생성하도록 구성될 수 있다.
노이즈 제거부(400)는 제 1 감지부(200)의 출력 신호의 노이즈를 등화 제어 신호(EQ, EQB)에 따라 1차 제거하고, 지연 보상 등화 제어 신호(EQR, EQBR)에 따라 2차 제거하도록 구성될 수 있다.
등화 지연 보상부(500)는 등화 제어 신호(EQ, EQB)의 신호 처리 지연 시간을 등화 제어 신호(EQ, EQB)에 보상하여 지연 보상 등화 제어 신호(EQR, EQBR)를 생성하도록 구성될 수 있다.
이때 등화 제어 신호(EQ, EQB)의 신호 처리 지연 시간은 제 1 감지부(200)의 출력단으로부터 제 2 감지부(300)의 출력단까지의 신호 처리 지연시간에 해당할 수 있다.
제 1 감지부(200)는 제 1 및 제 2 저항(201, 202)과 제 1 내지 제 3 트랜지스터(203 - 205)를 포함할 수 있다.
제 1 및 제 2 저항(201, 202)은 각각의 일단이 전원단(VDD)과 연결될 수 있다.
제 1 트랜지스터(203)는 드레인이 제 1 저항(201)의 타단과 연결되고, 게이트에 데이터(DQ)를 입력 받을 수 있다.
제 2 트랜지스터(204)는 드레인이 제 2 저항(202)의 타단과 연결되고, 게이트에 기준 전압(VREF)을 입력 받을 수 있다.
제 3 트랜지스터(205)는 드레인이 제 1 및 제 2 트랜지스터(203, 204)의 소오스와 공통 연결되고, 게이트에 바이어스 전압(BIAS)을 인가받으며, 소오스가 접지단(GND)과 연결될 수 있다.
제 1 저항(201)과 제 1 트랜지스터(203)가 연결된 제 1 노드(206), 그리고 제 2 저항(202)과 제 2 트랜지스터(204)가 연결된 제 2 노드(207)에서 출력 신호가 생성될 수 있다.
제 2 감지부(300)는 증폭부(310), 슬라이서(320) 및 드라이버(330)를 포함할 수 있다.
증폭부(310)는 제 1 감지부(200)의 출력을 증폭할 수 있다.
증폭부(310)는 제 1 내지 제 5 트랜지스터(311 - 315)를 포함할 수 있다.
제 1 트랜지스터(311)는 소오스가 전원단과 연결되고, 게이트가 자신의 드레인과 연결될 수 있다.
제 2 트랜지스터(312)는 소오스가 제 1 트랜지스터(311)의 드레인과 연결되고, 게이트에 제 1 감지부(200)의 제 2 노드(207)가 연결될 수 있다.
제 3 트랜지스터(313)는 소오스가 전원단과 연결되고 게이트가 제 1 트랜지스터(311)의 게이트와 연결될 수 있다.
제 4 트랜지스터(314)는 소오스가 제 3 트랜지스터(313)의 드레인과 연결되고 게이트에 제 1 감지부(200)의 제 1 노드(206)가 연결될 수 있다.
제 5 트랜지스터(315)는 소오스가 제 2 트랜지스터(312)의 드레인 및 제 4 트랜지스터(314)의 드레인과 공통 연결되고, 드레인이 접지단과 연결되며, 게이트에 바이어스 전압(BIAS)이 인가될 수 있다.
제 3 트랜지스터(313)의 드레인과 제 4 트랜지스터(314)의 소오스가 연결된 노드에서 출력 신호가 생성될 수 있다.
슬라이서(320)는 증폭부(310)의 출력을 반도체 장치 내부에서 처리 가능한 레벨 예를 들어, CMOS 레벨로 변환하여 출력 신호(OUT)를 생성할 수 있다.
슬라이서(320)는 제 1 및 제 2 트랜지스터(321, 322)를 포함하는 인버터로 구성될 수 있다.
드라이버(330)는 슬라이서(320)의 출력 신호(OUT)를 드라이빙하여 차동 신호 형태의 등화 제어 신호(EQ, EQB)로서 출력할 수 있다.
노이즈 제거부(400)는 제 1 필터(410) 및 제 2 필터(420)를 포함할 수 있다.
제 1 필터(410)는 제 1 감지부(200)의 출력 신호의 노이즈 예를 들어, ISI의 일부를 등화 제어 신호(EQ, EQB)에 따라 1차 제거하도록 구성될 수 있다.
제 2 필터(420)는 제 1 감지부(200)의 출력 신호의 노이즈를 지연 보상 등화 제어 신호(EQR, EQBR)에 따라 제 1 필터(410)가 제거하지 못한 잔여 노이즈 즉, tail ISI를 2차 제거하도록 구성될 수 있다.
제 1 필터(410)는 1-Tap FIR(Finite Impulse Response) 필터를 포함할 수 있다.
제 1 필터(410)는 제 1 내지 제 3 트랜지스터(411 - 413)를 포함할 수 있다.
제 1 트랜지스터(411)는 드레인이 제 1 감지부(200)의 제 1 노드(206)에 연결되고, 게이트에 등화 제어 신호(EQ, EQB) 중에서 EQ를 입력 받을 수 있다.
제 2 트랜지스터(412)는 드레인이 제 1 감지부(200)의 제 2 노드(207)에 연결되고, 게이트에 등화 제어 신호(EQ, EQB) 중에서 EQB를 입력 받을 수 있다.
제 3 트랜지스터(413)는 소오스가 접지단(GND)과 연결되고 게이트에 바이어스 전압(BIAS)을 인가받으며, 드레인이 제 1 및 제 2 트랜지스터(411, 412)의 소오스와 공통 연결될 수 있다.
제 2 필터(420)는 IIR(Iifinite Impulse Response) 필터를 포함할 수 있다.
제 2 필터(420)는 제 1 내지 제 3 트랜지스터(421 - 423)를 포함할 수 있다.
제 1 트랜지스터(421)는 드레인이 제 1 감지부(200)의 제 1 노드(206)에 연결되고, 게이트에 지연 보상 등화 제어 신호(EQR, EQBR) 중에서 EQBR을 입력 받을 수 있다.
제 2 트랜지스터(422)는 드레인이 제 1 감지부(200)의 제 2 노드(207)에 연결되고, 게이트에 지연 보상 등화 제어 신호(EQR, EQBR) 중에서 EQR을 입력 받을 수 있다.
제 3 트랜지스터(413)는 소오스가 접지단(GND)과 연결되고 게이트에 바이어스 전압(BIAS)을 인가받으며, 드레인이 제 1 및 제 2 트랜지스터(421, 422)의 소오스와 공통 연결될 수 있다.
등화 지연 보상부(500)는 제 1 및 제 2 가변 저항(501, 502), 제 1 내지 제 3 트랜지스터(503 - 505) 및 가변 커패시터(506)를 포함할 수 있다.
제 1 및 제 2 가변 저항(501, 502)은 각각의 일단이 전원단(VDD)과 연결될 수 있다.
제 1 트랜지스터(503)는 드레인이 제 1 가변 저항(501)의 타단과 연결되고, 게이트에 등화 제어 신호(EQ, EQB) 중에서 어느 하나의 차동 신호 EQB를 입력 받을 수 있다.
제 2 트랜지스터(504)는 드레인이 제 2 가변 저항(502)의 타단과 연결되고, 게이트에 등화 제어 신호(EQ, EQB) 중에서 다른 하나의 차동 신호 EQ를 입력 받을 수 있다.
제 3 트랜지스터(505)는 드레인이 제 1 및 제 2 트랜지스터(503, 504)의 소오스와 공통 연결되고, 게이트에 바이어스 전압(BIAS)을 인가받으며, 소오스가 접지단(GND)과 연결될 수 있다.
제 1 가변 저항(501)과 제 1 트랜지스터(503)가 연결된 노드를 통해 지연 보상 등화 제어 신호(EQR, EQBR) 중에서 EQBR이 출력될 수 있다.
제 2 가변 저항(502)과 제 2 트랜지스터(504)가 연결된 노드를 통해 지연 보상 등화 제어 신호(EQR, EQBR) 중에서 EQR이 출력될 수 있다.
가변 커패시터(506)는 제 1 가변 저항(501)과 제 1 트랜지스터(503)가 연결된 노드와 제 2 가변 저항(502)과 제 2 트랜지스터(504)가 연결된 노드 사이에 연결될 수 있다.
제 1 및 제 2 가변 저항(501, 502)의 저항 값과 가변 커패시터(506)의 커패시턴스 값을 조정함으로써 등화 지연 보상부(500)의 신호 처리 지연시간이 제 1 감지부(200)의 출력단으로부터 제 2 감지부(300)의 출력단까지의 신호 처리 지연시간과 동일한 값을 가지도록 할 수 있다.
이미 언급한 바와 같이, Matched delay type의 반도체 장치는 데이터(DQ)와 데이터 스트로브 신호(DQS)가 동일한 타이밍에 래치 블록(88)에 제공되도록 회로 설계가 이루어지므로 입력 버퍼에 IIR 필터를 적용하기 어려웠다.
그러나 상술한 바와 같이, 등화 지연 보상부(500)에 의해 등화 지연 보상을 수행함으로써 본 발명의 실시예에 따른 버퍼(100)는 IIR 필터를 적용할 수 있고, tail ISI를 포함한 ISI를 제거할 수 있다.
이와 같이 구성된 버퍼(100)의 동작을 설명하면 다음과 같다.
제 1 감지부(200)가 기준 전압(VREF)에 따라 데이터(DQ)를 감지하여 제 1 노드(206) 및 제 2 노드(207)를 통해 출력 신호를 생성한다.
노이즈 제거부(400)의 제 1 필터(410) 즉, 1-Tap FIR 필터가 등화 제어 신호(EQ, EQB)에 따라 정해진 구간 예를 들어, 유닛 인터벌(UI: Unit Interval) 내에서 제 1 감지부(200)의 출력 신호의 노이즈 즉, ISI의 일부 성분을 제거할 수 있다.
이때 유닛 인터벌(UI)은 단위 데이터 출력 시간을 의미할 수 있다.
그리고 제 2 필터(420) 즉, IIR 필터가 지연 보상 등화 제어 신호(EQR, EQBR)에 따라 제 1 필터(410) 동작 이후의 유닛 인터벌(UI) 내에서 1-Tap FIR 필터가 제거하지 못한 ISI의 잔여 성분 즉, tail- ISI를 제거할 수 있다.
제 2 감지부(300)는 제 1 감지부(200)의 출력 신호를 감지하고 CMOS 레벨로 변환하여 생성한 등화 제어 신호(EQ, EQB)를 노이즈 제거부(400)에 피드백시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 기준 전압에 따라 데이터를 감지하도록 구성되는 제 1 감지부;
상기 제 1 감지부의 출력에 따라 등화 제어 신호를 생성하도록 구성되는 제 2 감지부;
상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하여 지연 보상 등화 제어 신호를 생성하도록 구성된 등화 지연 보상부; 및
상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하고, 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 노이즈 제거부를 포함하는 버퍼. - 제 1 항에 있어서,
상기 등화 제어 신호의 신호 처리 지연시간은
상기 제 1 감지부의 출력단으로부터 상기 제 2 감지부의 출력단까지의 신호 처리 지연시간에 해당하는 버퍼. - 제 1 항에 있어서,
상기 제 2 감지부는
제 1 감지부의 출력을 증폭하도록 구성된 증폭부,
상기 증폭부의 출력을 반도체 장치 내부에서 처리 가능한 레벨로 변환하도록 구성된 슬라이서, 및
상기 슬라이서의 출력을 드라이빙하여 상기 등화 제어 신호로서 출력하도록 구성된 드라이버를 포함하는 버퍼. - 제 1 항에 있어서,
상기 등화 지연 보상부는
각각의 일단이 전원단과 연결된 제 1 및 제 2 가변 저항,
상기 제 1 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 어느 하나를 입력 받는 제 1 트랜지스터,
상기 제 2 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 다른 하나를 입력 받는 제 2 트랜지스터, 및
상기 제 1 가변 저항과 상기 제 1 트랜지스터가 연결된 노드와, 상기 제 2 가변 저항과 상기 제 2 트랜지스터가 연결된 노드 사이에 연결되는 가변 커패시터를 포함하는 버퍼. - 제 1 항에 있어서,
상기 등화 지연 보상부는
각각의 일단이 전원단과 연결된 제 1 및 제 2 가변 저항,
상기 제 1 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 어느 하나를 입력 받는 제 1 트랜지스터,
상기 제 2 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 다른 하나를 입력 받는 제 2 트랜지스터, 및
상기 제 1 가변 저항과 상기 제 1 트랜지스터가 연결된 노드와, 상기 제 2 가변 저항과 상기 제 2 트랜지스터가 연결된 노드 사이에 연결되는 가변 커패시터를 포함하며,
상기 제 1 및 제 2 가변 저항의 저항 값과 상기 가변 커패시터의 커패시턴스 값을 조정함으로써 상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하도록 구성되는 버퍼. - 제 1 항에 있어서,
상기 노이즈 제거부는
상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하도록 구성되는 제 1 필터, 및
상기 제 1 감지부의 출력 신호의 노이즈를 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 제 2 필터를 포함하는 버퍼. - 제 1 항에 있어서,
상기 노이즈 제거부는
상기 제 1 감지부의 출력 신호의 ISI(Inter-Symbol Interference) 일부를 상기 등화 제어 신호에 따라 1차 제거하도록 구성되는 FIR 필터, 및
상기 제 1 감지부의 출력 신호의 ISI의 잔여 성분을 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 IIR 필터를 포함하는 버퍼. - 제 7 항에 있어서,
상기 FIR 필터는 1-Tap FIR 필터인 버퍼. - 셀 어레이를 포함하는 코어 블록;
기준 전압에 따라 데이터를 감지하고, 감지된 신호의 노이즈를 등화 제어 신호에 따라 1차 제거하고, 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 제 1 버퍼;
상기 제 1 버퍼와 연결된 데이터 패스;
데이터 스트로브 신호를 감지하도록 구성된 제 2 버퍼;
상기 제 2 버퍼와 연결된 스트로브 신호 패스; 및
상기 스트로브 신호 패스를 경유한 데이터 스트로브 신호에 따라 상기 데이터 패스를 경유한 데이터를 래치하여 상기 코어 블록에 제공하도록 구성된 래치 블록을 포함하는 반도체 장치. - 제 9 항에 있어서,
상기 반도체 장치는
상기 데이터와 상기 데이터 스트로브 신호가 동일한 타이밍에 상기 래치 블록에 제공되도록 상기 데이터 패스와 상기 스트로브 신호 패스 각각의 지연 시간을 조정하는 Matched delay type인 반도체 장치. - 제 9 항에 있어서,
상기 제 1 버퍼는
내장된 IIR 필터를 이용하여 등화 기능을 수행하도록 구성되는 반도체 장치. - 제 9 항에 있어서,
상기 제 1 버퍼는
상기 기준 전압에 따라 상기 데이터를 감지하도록 구성되는 제 1 감지부,
상기 제 1 감지부의 출력에 따라 상기 등화 제어 신호를 생성하도록 구성되는 제 2 감지부,
상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하여 상기 지연 보상 등화 제어 신호를 생성하도록 구성된 등화 지연 보상부, 및
상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하고, 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 노이즈 제거부를 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 등화 제어 신호의 신호 처리 지연시간은
상기 제 1 감지부의 출력단으로부터 상기 제 2 감지부의 출력단까지의 신호 처리 지연시간에 해당하는 반도체 장치. - 제 12 항에 있어서,
상기 등화 지연 보상부는
각각의 일단이 전원단과 연결된 제 1 및 제 2 가변 저항,
상기 제 1 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 어느 하나를 입력 받는 제 1 트랜지스터,
상기 제 2 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 다른 하나를 입력 받는 제 2 트랜지스터, 및
상기 제 1 가변 저항과 상기 제 1 트랜지스터가 연결된 노드와, 상기 제 2 가변 저항과 상기 제 2 트랜지스터가 연결된 노드 사이에 연결되는 가변 커패시터를 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 등화 지연 보상부는
각각의 일단이 전원단과 연결된 제 1 및 제 2 가변 저항,
상기 제 1 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 어느 하나를 입력 받는 제 1 트랜지스터,
상기 제 2 가변 저항과 연결되고, 게이트에 상기 등화 제어 신호 중에서 다른 하나를 입력 받는 제 2 트랜지스터, 및
상기 제 1 가변 저항과 상기 제 1 트랜지스터가 연결된 노드와, 상기 제 2 가변 저항과 상기 제 2 트랜지스터가 연결된 노드 사이에 연결되는 가변 커패시터를 포함하며,
상기 제 1 및 제 2 가변 저항의 저항 값과 상기 가변 커패시터의 커패시턴스 값을 조정함으로써 상기 등화 제어 신호의 신호 처리 지연시간을 상기 등화 제어 신호에 보상하도록 구성되는 반도체 장치. - 제 12 항에 있어서,
상기 노이즈 제거부는
상기 제 1 감지부의 출력 신호의 노이즈를 상기 등화 제어 신호에 따라 1차 제거하도록 구성되는 제 1 필터, 및
상기 제 1 감지부의 출력 신호의 노이즈를 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 제 2 필터를 포함하는 반도체 장치. - 제 12 항에 있어서,
상기 노이즈 제거부는
상기 제 1 감지부의 출력 신호의 ISI 일부를 상기 등화 제어 신호에 따라 1차 제거하도록 구성되는 FIR 필터, 및
상기 제 1 감지부의 출력 신호의 ISI의 잔여 성분을 상기 지연 보상 등화 제어 신호에 따라 2차 제거하도록 구성되는 IIR 필터를 포함하는 반도체 장치. - 제 17 항에 있어서,
상기 FIR 필터는 1-Tap FIR 필터인 반도체 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150105865A KR20170013040A (ko) | 2015-07-27 | 2015-07-27 | 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 |
| US14/940,309 US10282167B2 (en) | 2015-07-27 | 2015-11-13 | Buffer, semiconductor apparatus and semiconductor system using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150105865A KR20170013040A (ko) | 2015-07-27 | 2015-07-27 | 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20170013040A true KR20170013040A (ko) | 2017-02-06 |
Family
ID=57883426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150105865A Withdrawn KR20170013040A (ko) | 2015-07-27 | 2015-07-27 | 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US10282167B2 (ko) |
| KR (1) | KR20170013040A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9787506B2 (en) | 2015-08-31 | 2017-10-10 | SK Hynix Inc. | Equalization circuit, semiconductor apparatus and semiconductor system using the same |
| US10727884B2 (en) | 2018-11-05 | 2020-07-28 | SK Hynix Inc. | Reception circuit, semiconductor apparatus and semiconductor system including the reception circuit |
| US10867640B2 (en) | 2018-03-02 | 2020-12-15 | SK Hynix Inc. | Data buffer and memory device having the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10522206B2 (en) * | 2017-04-06 | 2019-12-31 | SK Hynix Inc. | Semiconductor device and system |
| JP6815277B2 (ja) * | 2017-05-24 | 2021-01-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びデータ処理システム |
| KR102849277B1 (ko) * | 2019-12-20 | 2025-08-25 | 삼성전자주식회사 | 고대역폭 메모리 및 이를 포함하는 시스템 |
| CN117827724B (zh) * | 2024-01-03 | 2024-08-13 | 上海奎芯集成电路设计有限公司 | 一种数模混合均衡接收机电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6904110B2 (en) | 1997-07-31 | 2005-06-07 | Francois Trans | Channel equalization system and method |
| US20030216874A1 (en) * | 2002-03-29 | 2003-11-20 | Henry Manus P. | Drive techniques for a digital flowmeter |
| US6255883B1 (en) * | 1998-12-09 | 2001-07-03 | Globespan, Inc. | System and method for balancing clock distribution between two devices |
| US6675125B2 (en) * | 1999-11-29 | 2004-01-06 | Syfx | Statistics generator system and method |
| US7035785B2 (en) * | 2001-12-28 | 2006-04-25 | Intel Corporation | Mechanism for estimating and controlling di/dt-induced power supply voltage variations |
| US9320470B2 (en) * | 2008-12-31 | 2016-04-26 | Medtronic Minimed, Inc. | Method and/or system for sensor artifact filtering |
| US8872258B2 (en) * | 2012-01-26 | 2014-10-28 | Ps4 Luxco S.A.R.L. | Semiconductor memory device |
| US9277421B1 (en) * | 2013-12-03 | 2016-03-01 | Marvell International Ltd. | System and method for estimating noise in a wireless signal using order statistics in the time domain |
| US9805919B1 (en) * | 2017-01-13 | 2017-10-31 | Lam Research Corporation | RF detector with double balanced linear mixer and corresponding method of operation |
-
2015
- 2015-07-27 KR KR1020150105865A patent/KR20170013040A/ko not_active Withdrawn
- 2015-11-13 US US14/940,309 patent/US10282167B2/en active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9787506B2 (en) | 2015-08-31 | 2017-10-10 | SK Hynix Inc. | Equalization circuit, semiconductor apparatus and semiconductor system using the same |
| US10091032B2 (en) | 2015-08-31 | 2018-10-02 | SK Hynix Inc. | Equalization circuit, semiconductor apparatus and semiconductor system using the same |
| US10097384B2 (en) | 2015-08-31 | 2018-10-09 | SK Hynix Inc. | Equalization circuit, semiconductor apparatus and semiconductor system using the same |
| US10867640B2 (en) | 2018-03-02 | 2020-12-15 | SK Hynix Inc. | Data buffer and memory device having the same |
| US10727884B2 (en) | 2018-11-05 | 2020-07-28 | SK Hynix Inc. | Reception circuit, semiconductor apparatus and semiconductor system including the reception circuit |
| US10790864B1 (en) | 2018-11-05 | 2020-09-29 | SK Hynix Inc. | Reception circuit, semiconductor apparatus and semiconductor system including the reception circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US10282167B2 (en) | 2019-05-07 |
| US20170031653A1 (en) | 2017-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20170013040A (ko) | 버퍼, 반도체 장치 및 이를 이용한 반도체 시스템 | |
| KR102449725B1 (ko) | 판정 궤환 등화기 | |
| US11075610B2 (en) | Receiver for compensating common mode offset | |
| US7576573B2 (en) | Wave shaping output driver to adjust slew rate and/or pre-emphasis of an output signal | |
| KR102143042B1 (ko) | 메모리 판정 피드백 등화기를 위한 전압 기준 계산 | |
| US10783937B2 (en) | Voltage reference computations for memory decision feedback equalizers | |
| KR101917259B1 (ko) | 메모리 시스템의 종단 토폴로지와 관련 메모리 모듈 및 제어 방법 | |
| TW200717532A (en) | Dram laminated package, dimm and semiconductor manufacturing method | |
| US20170345471A1 (en) | Semiconductor integrated circuit | |
| US20210288843A1 (en) | Linear equalization, and associated methods, devices, and systems | |
| US10623211B2 (en) | Voltage correction computations for memory decision feedback equalizers | |
| US20170243628A1 (en) | Termination topology of memory system and associated memory module and control method | |
| US11302386B2 (en) | Distributed bias generation for an input buffer | |
| US11689394B2 (en) | Memory decision feedback equalizer | |
| US9613716B2 (en) | Semiconductor device and semiconductor system including the same | |
| US9761327B2 (en) | Semiconductor devices to store test data in memory cell array | |
| KR102335251B1 (ko) | 관통 비아를 갖는 스택 칩 | |
| US8953391B1 (en) | Semiconductor apparatus | |
| KR20170025894A (ko) | 등화 회로, 반도체 장치 및 이를 이용한 반도체 시스템 | |
| JP2015170370A (ja) | 半導体装置 | |
| US10083761B2 (en) | Semiconductor device including chips capable of comparing data | |
| JP2011096337A (ja) | 半導体記憶装置および半導体記憶装置のテスト方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20150727 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination |