[go: up one dir, main page]

KR20170015817A - 게이트 구동 회로와 이를 이용한 표시장치 - Google Patents

게이트 구동 회로와 이를 이용한 표시장치 Download PDF

Info

Publication number
KR20170015817A
KR20170015817A KR1020150109206A KR20150109206A KR20170015817A KR 20170015817 A KR20170015817 A KR 20170015817A KR 1020150109206 A KR1020150109206 A KR 1020150109206A KR 20150109206 A KR20150109206 A KR 20150109206A KR 20170015817 A KR20170015817 A KR 20170015817A
Authority
KR
South Korea
Prior art keywords
node
voltage
gate
tft
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020150109206A
Other languages
English (en)
Other versions
KR102328835B1 (ko
Inventor
심다혜
최정미
조영성
김지아
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150109206A priority Critical patent/KR102328835B1/ko
Priority to CN201511001461.1A priority patent/CN106409200B/zh
Priority to EP15203147.2A priority patent/EP3125228A1/en
Priority to US14/983,736 priority patent/US10019929B2/en
Publication of KR20170015817A publication Critical patent/KR20170015817A/ko
Application granted granted Critical
Publication of KR102328835B1 publication Critical patent/KR102328835B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2085—Special arrangements for addressing the individual elements of the matrix, other than by driving respective rows and columns in combination
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/263—Arrangements for using multiple switchable power supplies, e.g. battery and AC
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/026—Arrangements or methods related to booting a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/027—Arrangements or methods related to powering off a display
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/028—Generation of voltages supplied to electrode drivers in a matrix display other than LCD

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 게이트 구동 회로와 이를 이용한 표시장치에 관한 것으로, 그 게이트 구동 회로는 Q 노드의 전압에 따라 제1 클럭 노드를 통해 입력된 제1 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터, 제2 클럭 노드를 통해 입력되는 제2 클럭 신호에 응답하여 상기 Q 노드의 전압을 제어하는 인버터 회로, 및 상기 제2 클럭 신호의 전압을 상기 인버터 회로의 입력 노드에 공급하는 커패시터를 포함한다. 본 발명에 의하면, 클럭 신호가 입력되는 인버터 회로를 Q 노드에 연결하고 그 클럭 신호를 커패시터 커플링을 통해 인버터에 공급함으로써 Q 노드의 플로팅 구간을 줄임으로써 Q 노드와 출력 노드의 전압을 안정화할 수 있다.

Description

게이트 구동 회로와 이를 이용한 표시장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 저온 환경에서 신뢰성을 높일 수 있는 게이트 구동 회로와 이를 이용한 표시장치에 관한 것이다.
평판 표시장치는 액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display, 이하 "OLED 표시장치"라 함), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등이 있다.
표시장치의 구동회로는 영상이 표시되는 픽셀 어레이, 픽셀 어레이의 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로, 데이터 신호에 동기되는 게이트 펄스(또는 스캔 펄스)를 픽셀 어레이의 게이트 라인들(또는 스캔 라인들)에 순차적으로 공급하는 게이트 구동 회로(또는 스캔 구동회로), 데이터 구동회로와 게이트 구동 회로를 제어하는 타이밍 콘트롤러 등을 포함한다.
픽셀들 각각은 게이트 라인을 통해 공급되는 게이트 펄스에 응답하여 데이터 라인의 전압을 픽셀 전극에 공급하는 박막트랜지스터(Thin Film Transistor, TFT)를 포함할 수 있다. 게이트 펄스는 게이트 하이 전압(Gate High Voltage, VGH)과 게이트 로우 전압(Gate Low Voltage, VGL) 사이에서 스윙한다. 게이트 하이 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 높은 전압으로 설정되고, 게이트 로우 전압(VGH)은 픽셀 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. 픽셀들의 TFT는 게이트 하이 전압에 응답하여 턴-온된다.
게이트 구동 회로를 픽셀 어레이와 함께 표시패널에 내장하는 기술이 적용되고 있다. 표시패널에 내장된 게이트 구동 회로는 "GIP(Gate In Panel) 회로"로 알려져 있다. GIP 회로는 시프트 레지스터(shift register)를 포함한다. 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stage)을 포함한다. 스테이지들은 스타트 펄스에 응답하여 출력을 발생하고 그 출력을 시프트 클럭에 따라 시프트시킨다.
시프트 레지스터의 스테이지들은 게이트 라인을 충전시키는 Q 노드와, 게이트 라인을 방전시키는 QB 노드, Q 노드와 QB 노드에 연결된 스위치 회로를 포함한다. 스위치 회로는 스타트 펄스 또는 이전 스테이지의 출력에 응답하여 Q 노드를 출전시켜 게이트 라인의 전압을 상승시키고, 다음 스테이지의 출력 또는 리셋 펄스에 응답하여 QB 노드를 방전시킨다. 스위치 회로는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT들을 포함한다.
스마트 폰과 같은 모바일 기기에 적용되는 TFT는 표시패널의 베젤(Bezel)을 줄이기 위하여 TFT의 개수를 줄이고 있다. TFT 개수를 줄이면 Q 노드와 출력 노드에 전압이 인가되지 않는 플로팅 구간(floating) 구간이 발생할 수 있다. 이러한 플로팅 구간 동안 Q 노드와 출력 노드의 전압은 기생 용량을 통해 인가되는 클럭, 다른 스테이지의 출력 전압에 따라 변동된다. 따라서, 모바일 기기의 게이트 구동 회로는 플로팅 구간으로 인하여 출력이 불안정해질 수 있다.
TFT의 소자 특성은 직류 게이트 바이어스 스트레스(DC gate bias stress)나 구동 환경의 온도에 따라 변할 수 있다. 직류 게이트 바이어스 스트레스는 TFT의 게이트(gate)에 인가되는 직류 전압이 높을수록 그리고 그 인가 시간이 길수록 커진다. TFT는 직류 게이트 바이어스 스트레스에 의해 그 문턱 전압이 시프트(shift)되어 온 전류(On current, Ion)가 감소된다. TFT의 문턱 전압이 시프트되면 화질이 열화되고 표시장치의 수명이 짧아진다.
본 발명은 출력 전압을 안정화하고 풀다운 트랜지스터의 스트레스를 보상하는 게이트 구동 회로와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 구동 회로는 Q 노드의 전압에 따라 제1 클럭 노드를 통해 입력된 제1 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터, 제2 클럭 노드를 통해 입력되는 제2 클럭 신호에 응답하여 상기 Q 노드의 전압을 제어하는 인버터 회로, 및 상기 제2 클럭 신호의 전압을 상기 인버터 회로의 입력 노드에 공급하는 커패시터를 포함한다.
상기 인버터 회로는 상기 입력 노드를 경유하여 상기 커패시터에 연결된 게이트, 상기 Q 노드에 연결된 드레인 및, 저전위 전압이 공급되는 저전위 전압 노드에 연결된 소스를 포함하는 소스를 갖는 제1 스위치 소자, 및 상기 입력 노드를 경유하여 상기 커패시터에 연결된 드레인, 상기 Q 노드에 연결된 게이트 및, 상기 저전위 전압 노드에 연결된 소스를 갖는 제2 스위치 소자를 포함한다.
본 발명의 게이트 구동 회로는 Q 노드의 전압에 따라 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터, QB 노드의 전압에 따라 상기 출력 노드를 방전시키는 풀다운 트랜지스터, 및 상기 Q 노드와 상기 QB 노드의 충방전을 제어하는 스위치 회로를 포함한다. 상기 풀다운 트랜지스터의 게이트-소스간 전압이 제1 기간 동안 양의 전압이고, 제2 기간 동안 음의 전압이다.
본 발명의 표시장치는 상기 게이트 구동 회로를 이용하여 표시패널의 게이트 라인들에 게이트 펄스를 공급한다.
본 발명은 클럭 신호가 입력되는 인버터 회로를 Q 노드에 연결하고 그 클럭 신호를 커패시터 커플링을 통해 인버터에 공급함으로써 Q 노드의 플로팅 구간을 줄임으로써 Q 노드와 출력 노드의 전압을 안정화할 수 있다. 나아가, 본 발명은 표시장치의 파워 오프 직후 소정 기간 동안 풀다운 트랜지스터에 역바이어스를 인가하여 풀다운 트랜지스터의 게이트 바이어스 스트레스로 인한 문턱 전압 시프트를 회복시킬 수 있어 표시장치의 신뢰성과 수명을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 구동회로를 보여 주는 블록도이다.
도 2는 게이트 구동 회로에 공급되는 시프트 클럭의 일 예를 보여 주는 파형도이다.
도 3은 Q 노드와 출력 노드에서 플리팅 구간이 존재하는 스테이지 구성의 일 예를 보여 주는 도면이다.
도 4는 게이트 구동 회로의 일 예를 보여 주는 도면이다.
도 5a 및 도 5b는 도 4에 도시된 회로에서 Q 노드 플로팅 구간과 VGL 플로팅 구간을 보여 주는 파형도이다.
도 6은 Q 노드와 출력 노드의 플로팅 구간 동안 게이트 라인의 VGL 변동을 보여 주는 파형도이다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다.
도 8은 도 7에 도시된 게이트 구동 회로의 입/출력 파형을 보여 주는 파형도이다.
도 9a는 클럭 신호를 커패시터를 통해 인버터 회로에 공급할 때 인버터 입력 노드, Q 노드, 및 출력 노드의 전압을 보여 주는 파형도이다.
도 9b는 클럭 신호를 다이오드를 통해 인버터 회로에 공급할 때 인버터 입력 노드, Q 노드, 및 출력 노드의 전압을 보여 주는 파형도이다.
도 10은 본 발명의 제2 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다.
도 11은 풀다운 트랜지스터의 게이트 전압을 보여 주는 파형도이다.
도 12는 본 발명의 제3 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 QB 노드의 전압을 보여 주는 파형도이다.
도 14는 표시장치의 파워 온 상태와 파워 오프 상태에서 풀다운 트랜지스터의 게이트-소스간 전압(Vgs)을 보여 주는 도면이다.
본 발명의 표시장치는 액정표시장치(LCD), 유기발광 다이오드 표시장치(OLED 표시장치), 플라즈마 디스플레이 패널(PDP), 전기영동 표시소자(EPD) 등의 평판 표시장치 기반으로 구현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(PNL)과, 표시패널(PNL)의 픽셀 어레이(pixel array)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 포함한다.
표시패널(PNL)은 데이터 라인들(12), 데이터 라인들(12)과 직교하는 게이트 라인들(14), 및 데이트 라인들(12)과 게이트 라인들(14)에 의해 정의된 매트릭스 형태로 픽셀들이 배치된 픽셀 어레이를 포함한다. 입력 영상은 픽셀 어레이에서 재현된다.
표시패널 구동회로는 데이터 라인들(12)에 데이터 신호를 공급하는 데이터 구동회로(SIC), 데이터 신호에 동기되는 게이트 펄스를 게이트 라인들(14)에 순차적으로 공급하는 게이트 구동 회로(GIP), 및 타이밍 콘트롤러(TCON)를 포함한다. 표시패널 구동회로는 모듈 전원부(PWIC)와 보조 전원부(BAT)를 더 포함한다.
타이밍 콘트롤러(TCON)는 입력 영상의 디지털 데이터를 데이터 구동회로(SIC)로 전송하고, 데이터 구동회로(SIC)와 게이트 구동 회로(GIP)의 동작 타이밍을 제어한다.
데이터 구동회로(SIC)는 타이밍 콘트롤러(TCON)로부터 입력되는 입력 영상의 디지털 비디오 데이터를 아날로그 감마 보상 전압으로 변환하여 데이터 전압을 출력한다. 데이터 구동회로(SIC)로부터 출력된 데이터 전압은 데이터 라인들(12)로 공급된다.
모듈 전원부(PWIC)는 표시장치로 공급되는 직류 전원(power)을 VGH, VGL, 감마 기준 전압 등 표시패널(100)의 구동에 필요한 구동 전압들을 발생한다. 감마 기준 전압은 분압 회로를 통해 감마 보상 전압으로 분압되어 데이터 구동회로(SIC)의 DAC(digital-to-analog conversion)에 공급된다. DAC는 입력 영상의 디지털 비디오 데이터를 감마 보상 전압으로 변환한다.
보조 전원부(BAT)는 표시장치에 전원이 공급될 때 충전하고 표시장치의 전원이 턴-오프(turn-off)되면 타이밍 콘트롤러(TCON)와 모듈 전원부(PWIC)에 일시적으로 전원을 공급하여 타이밍 콘트롤러(TCON)의 구동 시간을 표시장치의 파워 오프 이후에 일시적으로 지연시킨다. 보조 전원부(BAT)는 표시패널(PNL)이 구동되지 않는 파워 오프 이후에 게이트 구동 회로(GIP) 내의 풀다운 트랜지스터(Pull-down transistor)의 특성 회복을 위하여 파워 오프 이후에 소정 시간 동안 타이밍 콘트롤러(TCON)와 모듈 전원부(PWIC)를 추가 구동시킨다.
게이트 구동 회로(GIP)는 픽셀 어레이 밖에서 표시패널(PNL)의 일측 가장자리에 형성되거나 양측 가장자리에 형성될 수 있다. 게이트 구동 회로(GIP)는 스타트 펄스(VST1~VST4)와 시프트 클럭(CLK1~CLK8)이 입력되는 시프트 레지스터를 포함한다. 시프트 클럭(CLK1~CLK8)은 도 2에서 8 상(phase) 시프트 클럭을 예시하였으나 이에 한정되지 않는다.
게이트 구동 회로(GIP)가 픽셀 어레이의 양측에 배치된 경우에, 좌측 게이트 구동 회로(GIP)는 표시패널(PNL)의 좌측에 배치되어 기수 번째 게이트 라인들(G1, G3, …, Gn-1)에 게이트 펄스를 순차적으로 공급하는 제1 시프트 레지스터를 포함한다. 우측 게이트 구동 회로(GIP)는 표시패널(PNL)의 우측에 배치되어 우수 번째 게이트 라인들(G2, G4, …, Gn)에 게이트 펄스를 순차적으로 공급하는 제2 시프트 레지스터를 포함한다.
제1 시프트 레지스터는 도 3과 같이 종속적으로 접속된 스테이지들(SO1~SO8)을 포함한다. 기수 번째 스테이지들(S01, S03, S05, S07)은 제1 스타트 펄스(VST1)에 응답하여 게이트 펄스를 출력하기 시작하고, 제1 시프트 클럭(CLK1) 또는 제5 시프트 클럭(CLK5)에 응답하여 출력을 시프트한다. 기수 번째 스테이지들(S01, SO3, S05, S07) 각각의 출력은 다음 스테이지의 스타트 펄스로서 입력되고, 또한 그 출력은 이전 스테이지에 입력되어 Q 노드 전압을 방전시킨다.
우수 번째 스테이지들(S02, S04, S06, S08)은 제3 스타트 펄스(VST3)에 응답하여 게이트 펄스를 출력하기 시작하고, 제3 시프트 클럭(CLK3) 또는 제7 시프트 클럭(CLK7)에 응답하여 출력을 시프트한다. 우수 번째 스테이지들(S02, S04, S06, S08) 각각의 출력은 다음 스테이지의 스타트 펄스로서 입력되고, 그 출력은 이전 스테이지에 입력되어 Q 노드를 방전시킬 수 있다. 스테이지들(S01~S08) 로부터 순차적으로 출력되는 출력 신호는 게이트 펄스로서 기수 번째 게이트 라인들(G1, G3, G5, G7, …, G15)에 공급된다.
제2 시프트 레지스터는 도 3과 같이 종속적으로 접속된 스테이지들(SE1~SE8)을 포함한다. 기수 번째 스테이지들(SE1, SE3, SE5, SE7)은 제2 스타트 펄스(VST2)에 응답하여 게이트 펄스를 출력하기 시작하고, 제2 시프트 클럭(CLK2) 또는 제6 시프트 클럭(CLK6)에 응답하여 출력을 시프트한다. 기수 번째 스테이지들(SE1, SE3, SE5, SE7) 각각의 출력은 다음 스테이지의 스타트 펄스로서 입력되고, 또한 그 출력은 이전 스테이지에 입력되어 Q 노드 전압을 방전시킨다.
우수 번째 스테이지들(SE2, SE4, SE6, SE8)은 제4 스타트 펄스(VST4)에 응답하여 게이트 펄스를 출력하기 시작하고, 제4 시프트 클럭(CLK4) 또는 제8 시프트 클럭(CLK8)에 응답하여 출력을 시프트한다. 우수 번째 스테이지들(SE2, SE4, SE6, SE8) 각각의 출력은 다음 스테이지의 스타트 펄스로서 입력되고, 그 출력은 이전 스테이지에 입력되어 Q 노드를 방전시킬 수 있다. 스테이지들(S01~S08) 로부터 순차적으로 출력되는 출력 신호는 게이트 펄스로서 기수 번째 게이트 라인들(G1, G3, G5, G7, …, G15)에 공급된다.
시프트 레지스터의 스테이지 회로는 적용 기기에 따라 다양한 형태로 구현될 수 있다. 일 예로, 도 3의 스테이지 회로는 TFT의 개수를 최소로 줄이지만 Q 노드와 출력 노드에서 플리팅 구간이 존재할 수 있다.
도 3을 참조하면, 제N(N은 양의 정수) 스테이지는 클럭 신호에 응답하여 Q 노드를 충방전시키는 스위치 회로를 포함한다. 스위치 회로는 다수의 스위치 소자들(T01~T7)로 구성된다. 스위치 소자들(T01~T07)은 MOSFET로 구현될 수 있다. 스테이지의 출력 노드는 제5 TFT(T05)의 소스, 제6 및 제7 TFT(T06, T07)의 드레인에 연결되고 또한, 게이트 라인에 연결된다.
이 스테이지에는 VST, 시프트 클럭(CLK(N), CLK(N-2), CLK(N+4)), VRST, VNEXT, VGL 등이 공급된다. VRST는 모든 스테이지들에 공통으로 인가되어 그 스테이지들의 Q 노드 전압을 방전시켜 초기화하는 리셋(Reset) 신호이다. VST는 스타트 펄스 또는 이전 스테이지의 출력 전압이다. 이전 스테이지의 출력 전압은 제N-2 스테이지의 출력 전압(GOUT(N-4))일 수 있다. VNEXT는 다음 스테이지 출력 전압이다. 다음 스테이지는 제N+4 스테이지의 출력 전압일 수 있다. VGL은 게이트 로우 전압이다. VST, 시프트 클럭(CLK(N), CLK(N-2), CLK(N+4)), VRST, 및 VNEXT 각각은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙한다.
제1 TFT(T01)는 VST를 Q 노드(Q)에 공급하여 Q 노드(Q)를 충전하는 다이오드로 동작한다. 제1 TFT(T01)의 게이트와 드레인은 VST가 공급되는 VST 노드에 연결된다. 제1 TFT(T01)의 소스는 Q 노드(Q)에 연결된다. 제2 TFT(T02)는 VRST에 응답하여 Q 노드(Q)를 방전시켜 Q 노드(Q)를 초기화한다. 제2 TFT(T02)의 게이트는 VRST가 공급되는 VRST 노드에 연결된다. 제2 TFT(T02)의 드레인은 Q 노드(Q)에 연결된다. 제2 TFT(T02)의 소스에 VGL이 공급되는 VGL 노드에 연결된다. 제3 TFT(T03)는 VNEXT에 응답하여 Q 노드(Q)를 방전시킨다. 제3 TFT(T03)의 게이트는 VNEXT가 공급되는 VNEXT 노드에 연결된다. 제3 TFT(T03)의 드레인은 Q 노드(Q)에 연결된다. 제3 TFT(T03)의 소스는 VGL 노드에 연결된다.
제4 TFT(T04)는 CLK(N-2) 에 응답하여 제N-2 스테이지의 출력 전압(GOUT(N-2)의 전압을 Q 노드(Q)에 공급한다. 제4 TFT(T04)의 게이트에 CLK(N-2)이 공급된다. 제4 TFT(T04)의 드레인은 Q 노드에 연결되고, 제4 TFT(T04)의 소스는 제N-2 스테이지의 출력 노드에 연결된다.
제5 TFT(T05)는 출력 노드에 CLK(N)의 전압을 공급하여 출력 노드의 전압(GOUT(N))을 라이징시키는 풀업 트랜지스터(pull-up transistor)이다. 제5 TFT(T05)는 Q 노드(Q)의 전압이 VST에 의해 VGH 만큼 충전되어 있을 때 CLK(N)의 전압으로 출력 노드를 CLK(N)의 전압으로 충전함으로써 게이트 펄스를 라이징시킨다. Q 노드의 전압은 VST에 의해 VGH 만큼 충전된 후, CLK(N)이 공급될 때 그 클럭의 전압으로 전위가 상승하는 부트스트래핑(bootstrapping)으로 2VGH 만큼 상승하여 제5 TFT(T05)를 턴-온(turn-on)시킨다. 제5 TFT(T05)의 게이트는 Q 노드에 연결된다. 제5 TFT(T05)의 드레인에 CLK(N)이 공급되고, 제5 TFT(T05)의 소스에 출력 노드가 연결된다.
제6 TFT(T06)는 출력 노드의 전압을 방전시키는 풀다운 트랜지스터(pull-down transistor)이다. 제6 TFT(T06)는 CLK(N+4)에 응답하여 출력 노드의 전압을 방전시켜 게이트 펄스를 폴링(falling)시킨다. 제6 TFT(T06)의 게이트에 CLK(N+4)이 공급된다 제6 TFT(T06)의 드레인에 출력 노드가 연결된다. 제6 TFT(T06)의 소스에 VGL이 공급된다.
제7 TFT(T07)의 게이트와 드레인은 출력 노드에 연결된다. 제7 TFT(T07)의 소스에는 CLK(N)이 공급된다.
제N 스테이지에 VST가 인가되면, 제1 TFT(T01)이 턴-온(turn-on)되어 Q 노드(Q)의 전압이 VGH 만큼 상승한다. 그 결과, 제5 TFT(T05)가 턴-온되어 CLK(N)의 전압이 출력 노드로 출력된다. 제3 TFT(T03)에 VNEXT가 인가되면, 제3 TFT(T03)이 턴-온되어 Q 노드(Q)의 전압이 VGL 전위 까지 방전되고, 제5 TFT(T05)를 턴-오프(turn-off)시킨다. 그 결과, 게이트 펄스는 CLK(N)이 발생될 때 라이징되고, VNEXT가 입력될 때 폴링된다. 제6 TFT(T06)의 게이트에 CLK(N)에 대하여 역위상인 CLK(N+4)가 입력되면, 제6 TFT(T06)는 출력 노드를 VGL 노드에 연결하여 출력 노드의 전압을 VGL 전위까지 방전시킨다. 제4 TFT(T04)는 Q 노드(Q)가 플로팅될 때 Q 노드(Q)의 전압이 CLK(N)과의 커플링(coupling)으로 인하여 변동되는 현상을 방지하기 위하여 CLK(N-2)의 하이 전압 즉, VGH에 응답하여 턴-온된다. 이렇게 제4 TFT(T04)가 턴-온되면, 제4 TFT(T04)를 통해 Q 노드(Q)가 제N-2 스테이지의 출력 노드에 연결된다. 이 때, 제N-2 스테이지의 출력 노드의 전압이 VGL로 방전되기 때문에 제N 스테이지의 Q 노드 전압도 VGL로 방전된다.
도 4는 스테이지 회로의 일 예를 보여 주는 도면이다. 도 5a 및 도 5b는 도 4에 도시된 회로에서 Q 노드 플로팅 구간과 VGL 플로팅 구간을 보여 주는 파형도이다.
도 4 및 도 5를 참조하면, Q 노드와 출력 노드의 전압은 플로팅 구간에서 클럭 신호와 커플링으로 인하여 변동될 수 있다. Q 노드(Q)의 플로팅 기간은 도 5와 같이 CLK(N-2)의 로우 구간에 해당한다. CLK(N-2)의 로우 구간은 CLK(N-2)가 공급되는 배선이 VGL을 유지하는 구간이다. CLK(N-2)의 로우 구간에 제4 TFT(T04)는 턴-오프되고 Q 노드에 연결된 다른 TFT들(T01, T02, T03)도 오프 상태이므로 Q 노드는 전압이 직접 인가되지 않는다.
출력 노드의 플로팅 구간은 게이트 라인의 전압이 VGL을 유지하여야 하는 기간 동안 게이트 라인의 전압이 변동되는 VGL 플로팅 구간이다. CLK(N+4)의 로우 구간은 CLK(N+4)이 공급되는 배선이 VGL을 유지하는 구간이다. CLK(N+4)의 로우 구간에 제6 TFT(T06)는 턴-오프되고 제7 TFT(T07)도 오프 상태이기 때문에 출력 노드에 전압이 직접 인가되지 않는다. Q 노드의 플로팅 구간 동안, 출력 노드의 전압이 CLK(N)에 의해 변동되어 TFT로부터 누설 전류가 발생하여 픽셀 전압이 변동될 수 있다.
Q 노드와 출력 노드의 플로팅 구간 동안, Q 노드(Q)와 출력 노드의 전압이 기생 용량을 통해 CLK(N)과 이전 스테이지의 출력에 영향을 받아 전압이 변동된다. 이 때문에 제5 TFT(T05)에서 누설 전류가 발생되어 도 6과 같이, 게이트 라인이 VGL을 유지하여야 하는 기간에 그 게이트 라인의 전압을 변동시킨다. 게이트 라인의 전압이 VGL을 유지하여야 하는 기간 동안 게이트 라인의 전압이 변동되면 TFT로부터 누설 전류로 인하여 픽셀 전압이 변동된다.
도 5b는 제N 스테이지의 Q 노드의 커플링 기간 동안 Q 노드에 영향을 주는 신호를 보여 준다. 제4 TFT(T04)는 CLK(N-2)에 응답하여 제N-2 스테이지(S(N-2))의 출력 즉 VGL로 Q 노드를 방전시킨다. CLK(N-2)의 로우 기간 동안, 제4 TFT(T04)는 오프되므로 Q 노드가 플로팅되기 때문에 Q 노드의 전압은 CLK(N)과 GOUT(N-2)의 전압에 따라 변동된다.
표시패널이 커지면 게이트 구동 회로(GIP)에 연결된 게이트 라인들의 개수가 증가되기 때문에 로드(load) 증가로 인한 풀업 트랜지스터인 제5 TFT(T05)의 출력 특성 저하를 방지하기 위하여 제5 TFT(T05)의 크기(W/L, W는 TFT의 채널폭이고 L은 TFT의 채널길이이다)를 크게 설계할 수 있다. Q 노드와 출력 노드의 플로팅 구간에서 게이트 구동 회로(GIP)의 출력 전압 변동을 줄이기 위해 제5 TFT(T05)의 크기를 줄일 수 있으나, 게이트 구동 회로의 출력 특성이 저하될 수 있다.
본원 발명자는 도 7a와 같이 커패시터 커플링을 통해 클럭 신호가 공급되는 인버터 회로를 이용하여 Q 노드의 전압을 제어으로써 게이트 구동 회로의 Q 노드 전압을 안정화하였다.
도 7a 및 도 7b는 본 발명의 제1 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다. 도 8은 도 7에 도시된 게이트 구동 회로의 입/출력 파형을 보여 주는 파형도이다. 도 9a는 클럭 신호를 커패시터를 통해 인버터 회로에 공급할 때 인버터 입력 노드, Q 노드, 및 출력 노드의 전압을 보여 주는 파형도이다. 도 9b는 클럭 신호를 다이오드를 통해 인버터 회로에 공급할 때 인버터 입력 노드, Q 노드, 및 출력 노드의 전압을 보여 주는 파형도이다.
도 7 내지 도 9를 참조하면, 본 발명의 게이트 구동 회로는 클럭 신호에 따라 Q 노드를 충방전시키는 스위치 회로를 포함한다. 이 게이트 구동 회로는 시프트 레지스터에서 제N 게이트 펄스를 출력하는 제N 스테이지(S(N))의 회로이다.
이 스테이지에는 VST, 시프트 클럭(CLK(N), CLK(N-2), CLK(N+2), CLK(N+4)), VRST, VNEXT, VGL 등이 공급된다. 클럭 신호의 위상은 CLK(N-2), CLK(N), CLK(N+2), CLK(N+4) 순으로 지연된다. 제N-4 스테이지는 CLK(N-4) 에 응답하여 제N-4 게이트 펄스를 발생한다. 제N-2 스테이지는 CLK(N-4) 보다 위상이 늦은 CLK(N-2)에 응답하여 제N-2 게이트 펄스를 발생한다. 제N 스테이지는 CLK(N-2) 보다 위상이 늦은 CLK(N)에 응답하여 제N 게이트 펄스를 발생한다. 제N+2 스테이지는 CLK(N) 보다 위상이 늦은 CLK(N+2)에 응답하여 제N+2 게이트 펄스를 발생한다. VRST는 모든 스테이지들에 동시에 인가되어 그 스테이지들의 Q 노드 전압을 방전시켜 초기화하는 리셋 신호이다. VST는 스타트 펄스 또는 이전 스테이지의 출력 전압이다. 이전 스테이지의 출력 전압은 제N-2 스테이지의 출력 전압(GOUT(N-4))일 수 있으나 이에 한정되지 않는다. VNEXT는 다음 스테이지 출력 전압이다. 다음 스테이지는 제N+4 스테이지의 출력 전압(GOUT(N+4))일 수 있으나 이에 한정되지 않는다. 클럭 신호, 이전 스테이지의 출력, 및 다음 스테이지의 출력은 게이트 펄스의 중첩 또는 비중첩, 게이트 펄스의 펄스폭 등에 따라 달라질 수 있으므로 도 7 및 도 8에 한정되지 않는다. VGL은 게이트 로우 전압이다. VST, 시프트 클럭(CLK(N), CLK(N-2), CLK(N+4)), VRST, 및 VNEXT 각각은 VGH와 VGL 사이에서 스윙한다.
스위치 회로는 커패시터(C) 커플링을 통해 CLK(N-2)가 공급되는 인버터 회로(T4, T5)를 포함한다.
제1 TFT(T1)는 VST를 Q 노드(Q)에 공급하여 Q 노드(Q)를 충전하는 다이오드로 동작한다. 제1 TFT(T1)의 게이트와 드레인은 VST 노드에 연결된다. 제1 TFT(T1)의 소스는 Q 노드(Q)에 연결된다. 제2 TFT(T2)는 VRST에 응답하여 Q 노드(Q)를 방전시켜 Q 노드(Q)를 초기화한다. 제2 TFT(T2)의 게이트는 VRST 노드에 연결된다. 제2 TFT(T2)의 드레인은 Q 노드(Q)에 연결된다. 제2 TFT(T2)의 소스는 VGL 노드에 연결된다. 제3 TFT(T3)는 VNEXT에 응답하여 Q 노드(Q)를 방전시킨다. 제3 TFT(T3)의 게이트는 VNEXT 노드에 연결된다. 제3 TFT(T3)의 드레인은 Q 노드(Q)에 연결된다. 제3 TFT(T3)의 소스는 VGL 노드에 연결된다.
인버터 회로는 제4 TFT(T4)와 제5 TFT(T5)를 포함한다.
제4 TFT(T4)는 커패시터(C)를 통해 입력되는 CLK(N-2)에 응답하여 Q 노드(Q)를 방전한다. 제4 TFT(T4)의 게이트는 인버터 입력 노드(INV)에 연결된다. 제4 TFT(T4)의 드레인은 커패시터(C)를 통해 CLK(N-2) 노드에 연결된다. 제4 TFT(T4)의 소스는 VGL 노드에 연결된다. 커패시터(C)는 CLK(N-2) 노드와 인버터 입력 노드(INV) 사이에 배치된다. 도 9a와 같이 CLK(N-2)의 전압을 인버터 입력 노드(INV)에 지연 없이 전달하며 그 용량에 따라 인버터 입력 노드(INV)의 전압을 조정할 수 있다.
제5 TFT(T5)는 Q 노드(Q)의 전압에 응답하여 인버터 입력 노드(INV)를 방전시킨다. 제5 TFT(T5)의 게이트는 Q 노드(Q)에 연결된다. 제5 TFT(T5)의 드레인은 인버터 입력 노드(INV)에 연결되고, 제5 TFT(T5)의 소스는 VGL 노드에 연결된다.
제6 TFT(T6)는 CLK(N+2)에 응답하여 인버터 입력 노드(INV)를 방전시킨다. 제6 TFT(T6)의 게이트는 CLK(N+2) 노드에 연결된다. 제6 TFT(T6)의 드레인은 인버터 입력 노드(INV)에 연결되고, 제6 TFT(T6)의 소스는 VGL 노드에 연결된다.
제7 TFT(T7)는 풀업 트랜지스터(pull-up transistor)이다. 제7 TFT(T7)는 Q 노드(Q)의 전압이 VST에 의해 VGH 만큼 충전되어 있을 때 CLK(N)의 전압으로 출력 노드를 충전함으로써 게이트 펄스를 라이징시킨다. Q 노드의 전압은 VST에 의해 VGH 만큼 충전된 후, CLK(N)이 공급될 때 그 클럭의 전압으로 전위가 상승하는 부트스트래핑(bootstrapping)으로 2VGH 만큼 상승하여 제7 TFT(T7)를 턴-온시킨다. 제7 TFT(T7)의 게이트는 Q 노드에 연결된다. 제7 TFT(T7)의 드레인은 CLK(N) 노드에 연결되고, 제7 TFT(T7)의 소스에 출력 노드가 연결된다.
제8 TFT(T8)는 출력 노드의 전압을 방전시키는 풀다운 트랜지스터(pull-down transistor)이다. 제8 TFT(T8)는 CLK(N+4)에 응답하여 출력 노드의 전압을 방전시켜 게이트 펄스를 폴링(falling)시킨다. 제8 TFT(T8)의 게이트는 CLK(N+4) 노드에 연결된다. 제8 TFT(T8)의 드레인에 출력 노드가 연결된다. 제8 TFT(T8)의 소스는 VGL 노드에 연결된다.
도 7b에 도시된 회로는 도 7a에서 커패시터(C) 대신에 다이오드를 CLK(N-2) 노드와 인버터 입력 노드(INV)에 연결한 도면이다. 다이오드는 제9 TFT(T9)로 구현될 수 있다. 제9 TFT(T9)의 게이트 및 드레인은 CLK(N-2) 노드에 연결되고, 제9 TFT(T9)의 소스는 인버터 입력 노드(INV)에 연결된다.
도 7a 및 도 7b 실시예들은 Q 노드에 인버터 회로를 연결하여 Q 노드의 플로팅 구간을 줄인다. 그리고 인버터 회로에 클럭 신호를 커패시터(C)를 통해 공급함으로써 인버터 입력 노드와 Q 노드의 전압 지연을 줄일 수 있다. 도 9a 및 도 9b는 커패시터(C)와 다이오드(T9)로 인버터 회로에 클럭 신호의 전압을 전달할 때 인버터 입력 노드(INV), Q 노드(Q) 및 출력 노드(GOUT)의 전압을 보여 주는 실험 결과이다. 커패시터(C)는 풀업 트랜지스터(T7)의 채널 길이를 대화면 로드에 맞게 15,000 μm로 크게 하여도 인버터 입력 노드(INV)에 클럭 신호의 전압을 지연 없이 전달할 수 있다. 커패시터(C)의 용량에 따라 인버터 입력 노드(INV)의 전압을 적절하게 조절할 수 있다. 커패시터(C)의 용량을 크게 하면, 인버터 입력 노드(INV)의 전압을 높일 수 있다.
다이오드(T9)는 커패시터(C)에 비하여 클럭 신호를 더 높은 전압으로 인버터 입력 노드(INV)에 전달할 수 있다. 그러나 다이오드(T9)는 커패시터(C)에 비하여 지연이 많고 다이오드 크기에 따라 각 노드의 전압 변동이 심하여 풀업 트랜지스터 출력 특성을 최적화하기가 어렵다. 따라서, 클럭 신호는 커패시터(C)를 통해 인버터 회로에 전달하는 것이 바람직하다.
본 발명은 표시 장치의 파워 오프 시에 게이트 구동 회로(GIP)의 풀다운 트랜지스터(Pull-down transistor)에 역 바이어스를 인가하여 직류 게이트 바이어스 스트레스(DC gate bias stress)로 인한 풀다운 트랜지스터의 문턱 전압 시프트를 복원(recover)한다. 이러한 풀다운 트랜지스터의 게이트 바이어스 스트레스 보상 방법은 도 10에서 알 수 있는 바와 같이 모든 실시예에 적용될 수 있다는 것에 주의하여야 한다.
도 10은 본 발명의 제2 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다. 도 11은 풀다운 트랜지스터의 게이트 전압을 보여 주는 파형도이다.
도 10 및 도 11을 참조하면, 게이트 구동 회로의 제N 스테이지는 클럭 신호에 응답하여 Q 노드를 충방전시키는 스위치 회로를 포함한다. 스위치 회로는 다수의 스위치 소자들(T01~T7)로 구성된다.
제6 TFT(T06)는 출력 노드의 전압을 방전시키는 풀다운 트랜지스터이다. 게이트 라인의 전압은 데이터 전압을 픽셀 전압에 공급하기 위한 게이트 펄스 이외의 시간 동안 VGL 전위를 유지하여야 한다. 따라서, 제6 TFT(06)의 게이트 전압은 거의 매 프레임 기간 마다 1 프레임 기간의 대부분을 VGH가 공급되어 포지티브 바이어스 스트레스로 인하여 그 문턱 전압이 시프트될 수 있다.
본 발명은 표시패널의 구동되지 않는 파워 오프 직후 소정 기간 동안 제6 TFT(T06)의 게이트에 인가되는 전압을 VGL 보다 낮은 VSS로 인가하여 제6 TFT(T6)의 게이트-소스 간에 역바이어스 전압을 공급한다. 파워 오프 직후 소정 시간 동안 제6 TFT(T6)의 게이트-소스간 전압(Vgs)은 음의 전압이다. 그 결과, 본 발명은 파워 온 기간 동안 제6 TFT(T6)의 포지티브 바이어스 스트레스로 인하여 시프트된 문턱 전압을 회복시킨다.
제6 TFT(T6)의 게이트에는 도 12와 같이 파워 온 기간 동안, VGH=28V와 VGL=-5V 사이에서 스윙하는 CLK(N+4)가 공급되고, 파워 오프 직후 소정 기간 동안 VSS=0V가 공급된다.
이 실시예는 도 4, 도 7a 및 도 7b에 도시된 게이트 구동 회로에도 적용될 수 있다.
도 12는 본 발명의 제3 실시예에 따른 게이트 구동 회로를 보여 주는 회로도이다. 도 13은 도 12에 도시된 QB 노드의 전압을 보여 주는 파형도이다. 도 14는 표시장치의 파워 온 상태와 파워 오프 상태에서 풀다운 트랜지스터의 게이트-소스간 전압(Vgs)을 보여 주는 도면이다.
도 12 및 도 13을 참조하면, 게이트 구동 회로의 제N 스테이지는 QB 노드의 전압이 교류로 변동되게 하여 QB 노드(QBO, QBE)에 연결된 풀다운 트랜지스터들(T23, T24)의 게이트 바이어스 스트레스를 보상할 수 있다. 또한, 이 게이트 구동 회로는 표시패널(PNL)이 구동되지 않는 파워 오프 기간 동안 풀다운 트랜지스터들(T23, T24)에 역바이어스를 인가하여 문턱 전압의 시프트를 회복시킨다.
이 스테이지에는 VGHF, VGHE, VGHO, VGHB, VGLH, VST, CLK, VRST, VNEXT 등이 공급된다. VRST는 모든 스테이지들에 동시에 인가되어 그 스테이지들의 Q 노드 전압을 방전시켜 초기화하는 리셋 신호이다. 파워 온 기간 동안, 모듈 전원부(PWIC)는 VGH=28V로 VGHF와 VGHB를 발생한다.
VGHO와 VGHE는 풀다운 트랜지스터들(T23, T24)의 바이어스 스트레스를 완화하기 위하여 파워 온 기간 동안 교대로 VGH 전위로 발생된 후, 교대로 VGL 전위로 반전된다. 그리고 파워 오프 직후 풀다운 트랜지스터들(T23, T24)에 역바이어스를 인가하기 위하여, 소정 기간 동안 VGHE와 VGHO는 0V 보다 낮은 전압(예, VGL=-5V)으로 조정되고, VGLH는 0V 보다 높은 전압(예, VGH=28V)으로 조정된다. 따라서, 표시장치의 파워 오프 직후 소정 기간 동안 풀다운 트랜지스터들(T23, T24)는 역바이어스가 인가되어 문턱 전압 시프트가 회복된다.
VST는 스타트 펄스 또는 이전 스테이지의 출력 전압이다. VNEXT는 다음 스테이지 출력 전압이다. 클럭 신호, 이전 스테이지의 출력, 및 다음 스테이지의 출력은 게이트 펄스의 중첩 또는 비중첩, 게이트 펄스의 펄스폭 등에 따라 달라질 수 있다. VST, CLK, VRST, 및 VNEXT 각각은 VGH와 VGL 사이에서 스윙한다.
제1 TFT(T11)는 VST에 응답하여 Q 노드(Q)에 VGHF를 공급하여 Q 노드(Q)를 충전한다. 제1 TFT(T11)의 게이트는 VST 노드에 연결된다. 제1 TFT(T11)의 드레인은 VGHF 노드에 연결된다. 제1 TFT(T11)의 소스는 Q 노드(Q)에 연결된다. 제2 TFT(T12)는 VRST에 응답하여 Q 노드(Q)를 방전시켜 Q 노드(Q)를 초기화한다. 제2 TFT(T12)의 게이트는 VRST 노드에 연결된다. 제2 TFT(T12)의 드레인은 Q 노드(Q)에 연결된다. 제2 TFT(T12)의 소스는 VGLH 노드에 연결된다. 제3 TFT(T13)는 VNEXT에 응답하여 Q 노드(Q)를 방전시킨다. 제3 TFT(T13)의 게이트는 VNEXT 노드에 연결된다. 제3 TFT(T13)의 드레인은 Q 노드(Q)에 연결된다. 제3 TFT(T13)의 소스는 VGLH 노드에 연결된다.
제4 TFT(T14)는 제1 QB 노드(QBO)에 응답하여 Q 노드(Q)를 방전시킨다. 제4 TFT(T14)의 게이트는 제1 QB 노드(QBO)에 연결된다. 제4 TFT(T14)의 드레인은 Q 노드(Q)에 연결된다. 제4 TFT(T14)의 소스는 VGLH 노드에 연결된다. 제5 TFT(T15)는 제2 QB 노드(QBE)에 응답하여 Q 노드(Q)를 방전시킨다. 제5 TFT(T15)의 게이트는 제2 QB 노드(QBE)에 연결된다. 제5 TFT(T15)의 드레인은 Q 노드(Q)에 연결된다. 제5 TFT(T15)의 소스는 VGLH 노드에 연결된다.
QB 노드에 직류 전압이 게이트에 장시간 인가되면, QB 노드에 연결된 풀다운 트랜지스터들(T23, T24)는 게이트 바이어스 스트레스로 인하여 문턱 전압이 시프트(shift)된다. 이러한 게이트 바이어스 스트레스를 완화하기 위하여, VGHE와, VGHO는 소정 시간 단위로 교대로 발생한다. 따라서, 제1 및 제2 QB 노드(QBO, QBE)의 전압은 도 13과 같이 교대로 충방전된다.
제6 TFT(T16)는 Q 노드(Q)에 응답하여 제1 QB 노드(QBO)를 방전시킨다. 제6 TFT(T16)의 게이트는 Q 노드(Q)에 연결된다. 제6 TFT(T16)의 드레인은 제1 QB 노드(QBO)에 연결된다. 제6 TFT(T16)의 소스는 VGL 노드에 연결된다. 제7 TFT(T17)는 Q 노드(Q)에 응답하여 제2 QB 노드(QBE)를 방전시킨다. 제7 TFT(T17)의 게이트는 Q 노드(Q)에 연결된다. 제7 TFT(T17)의 드레인은 제2 QB 노드(QBE)에 연결된다. 제7 TFT(T17)의 소스는 VGL 노드에 연결된다.
제8 TFT(T18)는 VGHE에 응답하여 제1 QB 노드(QBO)를 방전시킨다. 제8 TFT(T18)의 게이트는 VGHE 노드에 연결된다. 제8 TFT(T18)의 드레인은 제1 QB 노드(QBO)에 연결된다. 제8 TFT(T18)의 소스는 VGL 노드에 연결된다. 제9 TFT(T19)는 VGHO에 응답하여 제2 QB 노드(QBE)를 방전시킨다. 제9 TFT(T19)의 게이트는 VGHO 노드에 연결된다. 제9 TFT(T19)의 드레인은 제2 QB 노드(QBE)에 연결된다. 제9 TFT(T19)의 소스는 VGL 노드에 연결된다.
제10 TFT(T20)는 다이오드로 동작하여 VGHO로 제1 QB 노드(QBO)를 충전한다. 제10 TFT(T20)의 게이트와 드레인은 VGHO 노드에 연결된다. 제10 TFT(T20)의 소스는 제1 QB 노드(QBO)에 연결된다. 제11 TFT(T21)는 다이오드로 동작하여 VGHE로 제2 QB 노드(QBE)를 충전한다. 제11 TFT(T21)의 게이트와 드레인은 VGHE 노드에 연결된다. 제11 TFT(T21)의 소스는 제2 QB 노드(QBE)에 연결된다.
제12 TFT(T22)는 풀업 트랜지스터이다. 제12 TFT(T12)는 Q 노드(Q)의 전압이 VGH 만큼 충전되어 있을 때 CLK의 전압으로 출력 노드를 충전함으로써 게이트 펄스를 라이징시킨다. 제12 TFT(T22)의 게이트는 Q 노드에 연결된다. 제12 TFT(22)의 드레인은 CLK 노드에 연결되고, 제12 TFT(T12)의 소스에 출력 노드가 연결된다.
제13 TFT(T23)는 제1 QB 노드(QBO)의 전압에 응답하여 출력 노드의 전압을 방전시키는 제1 풀다운 트랜지스터이다. 제13 TFT(T23)의 게이트는 제1 QB 노드(QBO)에 연결된다. 제13 TFT(T23)의 드레인은 출력 노드에 연결된다. 제13 TFT(T23)의 소스는 VGLH 노드에 연결된다.
제14 TFT(T24)는 제2 QB 노드(QBE)의 전압에 응답하여 출력 노드의 전압을 방전시키는 제2 풀다운 트랜지스터이다. 제14 TFT(T24)의 게이트는 제2 QB 노드(QBE)에 연결된다. 제14 TFT(T24)의 드레인은 출력 노드에 연결된다. 제14 TFT(T24)의 소스는 VGLH 노드에 연결된다.
풀다운 트랜지스터들(T23, T24)의 게이트-소스 간 전압(Vgs)은 도 14와 같이 표시장치의 파워 온 기간 동안 양의 전압이다. 파워 온 기간 동안, 풀다운 트랜지스터들(T23, T24)의 게이트는 Q 노드가 충전된 기간을 제외하고 VGH=28V이고, 풀다운 트랜지스터들(T23, T24)의 소스는 VGLH=VGL=-5V이다. 따라서, 표시장치의 파워 온 기간 동안, 풀다운 트랜지스터들(T23, T24)은 포지티브 게이트 바이어스 스트레스로 인하여 그 문턱 전압이 양의 전압 쪽으로 시프트될 수 있다.
반면에, 표시장치의 파워 오프 기간 동안 풀다운 트랜지스터들(T23, T24)의 게이트-소스 간 전압(Vgs)은 음의 전압이다. 파워 오프 직후 소정 기간 동안, 풀다운 트랜지스터들(T23, T24)의 게이트는 VGL=-5V 또는 -10V가 공급이고, 풀다운 트랜지스터들(T23, T24)의 소스는 VGH=28V이다. 따라서, 표시장치의 파워 오프 직후 소정 기간 동안, 풀다운 트랜지스터들(T23, T24)은 역바이어스로 인하여 그 문턱 전압이 음의 전압 쪽으로 시프트되어 문턱 전압이 회복될 수 있다.
풀다운 트랜지스터들(T23, T24)에 역바이어스를 인가하기 위하여 풀다운 트랜지스터들(T23, T24)의 소스에 인가되는 VGLH의 전압을 VGH로 변경할 때 풀업 트랜지스터(T22)가 턴-온되어 VGH 전위의 게이트 펄스가 발생될 수 있다. 이 경우에 표시패널이 구동되고 있다면 픽셀 전압의 변동으로 인하여 비정상적으로 표시 영상이 변동되거나 깜빡이는 현상이 발생될 수 있다. 따라서, 이러한 문제를 방지하기 위하여, 표시패널의 파워 오프 상태에서 풀다운 트랜지스터들(T23, T24)에 역바이어스를 인가하는 것이 바람직하다. 표시패널의 파워 오프 기간 동안 픽셀들은 구동되지 않기 때문에 영상을 표시하지 않는다. 액정표시장치의 경우에 파워 오프 기간 동안 백라이트 유닛이 소등되어 픽셀들로부터 빛이 투과되지 않는다.
전술한 실시예들의 게이트 구동 회로는 n 타입 MOSFET의 스위치 소자들을 중심으로 설명되었지만 p 타입 MOSFET의 스위치 소자들로 구현될 수 있다. 이 경우에 TFT들의 드레인과 소스 위치가 바뀌게 됨은 자명하다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
PNL : 표시패널 SIC : 데이터 구동회로
GIP : 게이트 구동 회로
C : 커패시터

Claims (12)

  1. Q 노드의 전압에 따라 제1 클럭 노드를 통해 입력된 제1 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터;
    제2 클럭 노드를 통해 입력되는 제2 클럭 신호에 응답하여 상기 Q 노드의 전압을 제어하는 인버터 회로; 및
    상기 제2 클럭 신호의 전압을 상기 인버터 회로의 입력 노드에 공급하는 커패시터를 포함하고,
    상기 인버터 회로는,
    상기 입력 노드를 경유하여 상기 커패시터에 연결된 게이트, 상기 Q 노드에 연결된 드레인 및, 저전위 전압이 공급되는 저전위 전압 노드에 연결된 소스를 포함하는 소스를 갖는 제1 스위치 소자; 및
    상기 입력 노드를 경유하여 상기 커패시터에 연결된 드레인, 상기 Q 노드에 연결된 게이트 및, 상기 저전위 전압 노드에 연결된 소스를 갖는 제2 스위치 소자를 포함하는 게이트 구동 회로.
  2. 제 1 항에 있어서,
    제3 클럭 신호가 입력되는 제3 클럭 노드에 연결되는 게이트, 상기 입력 노드를 경유하여 상기 커패시터에 연결된 드레인, 및 상기 저전위 전압 노드에 연결된 소스를 갖는 제3 스위치 소자를 더 포함하는 게이트 구동 회로.
  3. 제 2 항에 있어서,
    제4 클럭 노드를 통해 입력된 제4 클럭 신호에 응답하여 상기 출력 노드의 전압을 방전 시키는 풀다운 트랜지스터를 더 포함하고,
    상기 풀다운 트랜지스터는
    상기 제4 클럭 노드에 연결된 게이트, 상기 출력 노드에 연결된 드레인 및 상기 저전위 전압 노드에 연결된 소스를 갖는 게이트 구동 회로.
  4. 제 3 항에 있어서,
    제1 기간 동안 상기 제4 클럭 노드에 상기 제4 클럭 신호가 공급되고, 제2 기간 동안, 상기 제4 클럭 노드에 상기 저전위 전압 보다 낮은 전압이 인가되는 게이트 구동 회로.
  5. Q 노드의 전압에 따라 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터;
    QB 노드의 전압에 따라 상기 출력 노드를 방전시키는 풀다운 트랜지스터; 및
    상기 Q 노드와 상기 QB 노드의 충방전을 제어하는 스위치 회로를 포함하고,
    상기 풀다운 트랜지스터의 게이트-소스간 전압이 제1 기간 동안 양의 전압이고, 제2 기간 동안 음의 전압인 게이트 구동 회로.
  6. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로; 및
    상기 데이터 신호에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는,
    Q 노드의 전압에 따라 제1 클럭 노드를 통해 입력된 제1 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터;
    제2 클럭 노드를 통해 입력되는 제2 클럭 신호에 응답하여 상기 Q 노드의 전압을 제어하는 인버터 회로; 및
    상기 제2 클럭 신호의 전압을 상기 인버터 회로의 입력 노드에 공급하는 커패시터를 포함하고,
    상기 인버터 회로는,
    상기 입력 노드를 경유하여 상기 커패시터에 연결된 게이트, 상기 Q 노드에 연결된 드레인 및, 저전위 전압이 공급되는 저전위 전압 노드에 연결된 소스를 포함하는 소스를 갖는 제1 스위치 소자; 및
    상기 입력 노드를 경유하여 상기 커패시터에 연결된 드레인, 상기 Q 노드에 연결된 게이트 및, 상기 저전위 전압 노드에 연결된 소스를 갖는 제2 스위치 소자를 포함하는 표시장치.
  7. 제 6 항에 있어서,
    제3 클럭 신호가 입력되는 제3 클럭 노드에 연결되는 게이트, 상기 입력 노드를 경유하여 상기 커패시터에 연결된 드레인, 및 상기 저전위 전압 노드에 연결된 소스를 갖는 제3 스위치 소자를 더 포함하는 표시장치.
  8. 제 7 항에 있어서,
    제4 클럭 노드를 통해 입력된 제4 클럭 신호에 응답하여 상기 출력 노드의 전압을 방전 시키는 풀다운 트랜지스터를 더 포함하고,
    상기 풀다운 트랜지스터는
    상기 제4 클럭 노드에 연결된 게이트, 상기 출력 노드에 연결된 드레인 및 상기 저전위 전압 노드에 연결된 소스를 갖는 표시장치.
  9. 제 8 항에 있어서,
    제1 기간 동안 상기 제4 클럭 노드에 상기 제4 클럭 신호가 공급되고, 제2 기간 동안, 상기 제4 클럭 노드에 상기 저전위 전압 보다 낮은 전압이 인가되는 표시장치.
  10. 제 8 항에 있어서,
    상기 제1 기간은 상기 표시패널의 픽셀들이 구동되는 파워 온 기간이고, 상기 제2 기간은 상기 표시패널의 픽셀들이 구동되지 않는 파워 오프 기간인 표시장치.
  11. 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 형태로 배치된 표시패널;
    상기 데이터 라인들에 데이터 신호를 공급하는 데이터 구동회로; 및
    상기 데이터 신호에 동기되는 게이트 펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동 회로를 포함하고,
    상기 게이트 구동 회로는,
    Q 노드의 전압에 따라 클럭 신호의 전압으로 출력 노드를 충전시키는 풀업 트랜지스터;
    QB 노드의 전압에 따라 상기 출력 노드를 방전시키는 풀다운 트랜지스터; 및
    상기 Q 노드와 상기 QB 노드의 충방전을 제어하는 스위치 회로를 포함하고,
    상기 풀다운 트랜지스터의 게이트-소스간 전압이 제1 기간 동안 양의 전압이고, 제2 기간 동안 음의 전압인 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 기간은 상기 표시패널의 픽셀들이 구동되는 파워 온 기간이고, 상기 제2 기간은 상기 표시패널의 픽셀들이 구동되지 않는 파워 오프 기간인 표시장치.
KR1020150109206A 2015-07-31 2015-07-31 게이트 구동 회로와 이를 이용한 표시장치 Active KR102328835B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150109206A KR102328835B1 (ko) 2015-07-31 2015-07-31 게이트 구동 회로와 이를 이용한 표시장치
CN201511001461.1A CN106409200B (zh) 2015-07-31 2015-12-28 栅极驱动电路及使用该栅极驱动电路的显示装置
EP15203147.2A EP3125228A1 (en) 2015-07-31 2015-12-30 Gate drive circuit and display device using the same
US14/983,736 US10019929B2 (en) 2015-07-31 2015-12-30 Gate drive circuit and display device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150109206A KR102328835B1 (ko) 2015-07-31 2015-07-31 게이트 구동 회로와 이를 이용한 표시장치

Publications (2)

Publication Number Publication Date
KR20170015817A true KR20170015817A (ko) 2017-02-09
KR102328835B1 KR102328835B1 (ko) 2021-11-19

Family

ID=55027597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150109206A Active KR102328835B1 (ko) 2015-07-31 2015-07-31 게이트 구동 회로와 이를 이용한 표시장치

Country Status (4)

Country Link
US (1) US10019929B2 (ko)
EP (1) EP3125228A1 (ko)
KR (1) KR102328835B1 (ko)
CN (1) CN106409200B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019120944A (ja) * 2017-12-29 2019-07-22 エルジー ディスプレイ カンパニー リミテッド ディスプレイ装置
KR102047973B1 (ko) * 2018-12-03 2019-12-02 성균관대학교산학협력단 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
CN113963669A (zh) * 2021-10-25 2022-01-21 福建华佳彩有限公司 一种省功耗的高刷新面板驱动电路及设计方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10657917B2 (en) * 2015-10-19 2020-05-19 Sharp Kabushiki Kaisha Shift register and display device including same
KR102407980B1 (ko) * 2015-10-27 2022-06-14 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 표시장치
US10395612B2 (en) * 2015-12-03 2019-08-27 Innolux Corporation Driver circuit
CN107516491A (zh) * 2016-06-17 2017-12-26 群创光电股份有限公司 显示设备
KR102458078B1 (ko) * 2017-08-16 2022-10-24 엘지디스플레이 주식회사 게이트 구동회로와 이를 이용한 표시장치
KR102393141B1 (ko) * 2017-08-21 2022-05-02 엘지디스플레이 주식회사 게이트 구동회로 및 이를 이용한 표시장치와 그 구동 방법
US10510314B2 (en) * 2017-10-11 2019-12-17 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit having negative gate-source voltage difference of TFT of pull down module
CN109671382B (zh) * 2017-10-16 2022-03-01 乐金显示有限公司 栅极驱动电路以及使用该栅极驱动电路的显示装置
KR102489595B1 (ko) * 2017-12-15 2023-01-17 엘지디스플레이 주식회사 칩 온 필름 및 그를 포함하는 디스플레이 장치
CN108877620B (zh) 2018-06-28 2020-05-05 京东方科技集团股份有限公司 漂移控制模块、方法、栅极驱动单元、方法和显示装置
CN111833805B (zh) * 2019-04-17 2022-02-22 成都辰显光电有限公司 栅极扫描驱动电路和驱动方法、显示装置
CN110246447A (zh) * 2019-06-18 2019-09-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
CN110428772B (zh) * 2019-08-30 2021-09-24 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示面板
CN111081196B (zh) * 2019-12-24 2021-06-01 深圳市华星光电半导体显示技术有限公司 Goa电路及显示面板
KR102726963B1 (ko) 2019-12-30 2024-11-05 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 이용한 표시 장치
CN111243490B (zh) * 2020-03-31 2022-08-30 厦门天马微电子有限公司 一种移位寄存器及其驱动方法、栅极驱动电路及显示装置
CN112150960B (zh) * 2020-09-17 2025-06-24 福建华佳彩有限公司 一种双输出gip电路
KR102783396B1 (ko) * 2020-09-18 2025-03-17 엘지디스플레이 주식회사 게이트 드라이버를 갖는 디스플레이 장치
CN112885285B (zh) * 2021-02-25 2024-01-19 福建华佳彩有限公司 一种gip电路及其控制方法
CN112885286B (zh) * 2021-02-25 2024-01-19 福建华佳彩有限公司 一种减少显示缺陷的gip电路及其控制方法
TWI762286B (zh) * 2021-04-27 2022-04-21 友達光電股份有限公司 驅動裝置及顯示器
US11749207B2 (en) * 2021-10-08 2023-09-05 Lg Display Co., Ltd. Gate driving circuit and display device including 1HE same
CN114446252B (zh) 2022-03-10 2022-12-09 惠科股份有限公司 电泳显示设备及电泳显示刷新方法
CN115035871B (zh) 2022-06-28 2024-04-05 上海中航光电子有限公司 显示面板和显示装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020061471A (ko) * 2001-01-15 2002-07-24 가부시키가이샤 히타치세이사쿠쇼 화상 표시 장치 및 그 구동 방법
KR20080081822A (ko) * 2007-03-05 2008-09-10 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
KR20110069970A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 표시 패널
KR20120119298A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 쉬프트 레지스터

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101057891B1 (ko) * 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
KR101110133B1 (ko) * 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
WO2010061657A1 (ja) * 2008-11-28 2010-06-03 シャープ株式会社 走査信号線駆動回路、シフトレジスタ、および表示装置
WO2011007464A1 (ja) 2009-07-15 2011-01-20 シャープ株式会社 シフトレジスタ
SG11201405648VA (en) * 2012-03-12 2014-11-27 Sharp Kk Shift register, driver circuit and display device
US9966040B2 (en) 2013-04-25 2018-05-08 Sharp Kabushiki Kaisha Display device and driving method thereof
CN103559868A (zh) * 2013-10-12 2014-02-05 深圳市华星光电技术有限公司 一种栅极驱动电路及其阵列基板和显示面板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020061471A (ko) * 2001-01-15 2002-07-24 가부시키가이샤 히타치세이사쿠쇼 화상 표시 장치 및 그 구동 방법
KR20080081822A (ko) * 2007-03-05 2008-09-10 미쓰비시덴키 가부시키가이샤 시프트 레지스터 회로 및 그것을 구비한 화상표시장치
KR20110069970A (ko) * 2009-12-18 2011-06-24 삼성전자주식회사 표시 패널
KR20120119298A (ko) * 2011-04-21 2012-10-31 엘지디스플레이 주식회사 쉬프트 레지스터

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019120944A (ja) * 2017-12-29 2019-07-22 エルジー ディスプレイ カンパニー リミテッド ディスプレイ装置
KR102047973B1 (ko) * 2018-12-03 2019-12-02 성균관대학교산학협력단 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
CN113963669A (zh) * 2021-10-25 2022-01-21 福建华佳彩有限公司 一种省功耗的高刷新面板驱动电路及设计方法

Also Published As

Publication number Publication date
EP3125228A1 (en) 2017-02-01
KR102328835B1 (ko) 2021-11-19
CN106409200B (zh) 2020-01-10
CN106409200A (zh) 2017-02-15
US20170032731A1 (en) 2017-02-02
US10019929B2 (en) 2018-07-10

Similar Documents

Publication Publication Date Title
KR102328835B1 (ko) 게이트 구동 회로와 이를 이용한 표시장치
EP3324397B1 (en) Display device
US9824771B2 (en) Gate shift register and display device using the same
US7688933B2 (en) Shift register circuit and display drive device
KR101057891B1 (ko) 쉬프트 레지스터
JP6329691B2 (ja) ブーストラップ機能を具えるゲート電極駆動回路
US7595783B2 (en) Shift register
KR101552420B1 (ko) 주사 신호선 구동 회로, 그것을 구비한 표시 장치 및 주사 신호선의 구동 방법
CN102959614B (zh) 扫描信号线驱动电路和具备它的显示装置
US8384461B2 (en) Shift register and display device
US20180211606A1 (en) Shift register circuit and driving method therefor, gate line driving circuit and array substrate
US10089919B2 (en) Scanning driving circuits
EP3174038A1 (en) Gate driving circuit and display device using the same
US9459473B2 (en) Integrated gate driver circuit for eliminating voltage fluctuation and liquid crystal panel with the same
US20110234565A1 (en) Shift register circuit, display device, and method for driving shift register circuit
KR20130139328A (ko) 시프트 레지스터 유닛 및 그 구동 방법, 시프트 레지스터 및 디스플레이 장치
KR20160047681A (ko) 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치
EP2224423A1 (en) Auxiliary capacity wiring driving circuit and display device
KR102460921B1 (ko) 시프트레지스터 및 이를 포함하는 표시장치
US11468863B2 (en) Gate driving circuit, gate driving device and spliced display
CN100413193C (zh) 升压电路、电源电路以及液晶驱动装置
US20140232964A1 (en) Integrated gate driver circuit and liquid crystal panel
KR20140019920A (ko) 쉬프트 레지스터와 이를 이용한 표시장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20150731

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20200604

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20150731

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20210630

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210930

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20211116

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20211116

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20241015

Start annual number: 4

End annual number: 4