[go: up one dir, main page]

KR20170120443A - 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 - Google Patents

텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20170120443A
KR20170120443A KR1020160048953A KR20160048953A KR20170120443A KR 20170120443 A KR20170120443 A KR 20170120443A KR 1020160048953 A KR1020160048953 A KR 1020160048953A KR 20160048953 A KR20160048953 A KR 20160048953A KR 20170120443 A KR20170120443 A KR 20170120443A
Authority
KR
South Korea
Prior art keywords
tungsten
gas
supply
forming
process step
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020160048953A
Other languages
English (en)
Inventor
안준구
김지훈
박성훈
조윤재
박희숙
손웅희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160048953A priority Critical patent/KR20170120443A/ko
Priority to US15/369,202 priority patent/US20170309491A1/en
Publication of KR20170120443A publication Critical patent/KR20170120443A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/02—Pretreatment of the material to be coated
    • C23C16/0272—Deposition of sub-layers, e.g. to promote the adhesion of the main coating
    • C23C16/0281—Deposition of sub-layers, e.g. to promote the adhesion of the main coating of metallic sub-layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C23C16/08—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material from metal halides
    • C23C16/14—Deposition of only one other metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60022—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using bump connectors, e.g. for flip chip mounting
    • H01L2021/60097—Applying energy, e.g. for the soldering or alloying process
    • H01L2021/60172—Applying energy, e.g. for the soldering or alloying process using static pressure
    • H01L2021/60187—Isostatic pressure, e.g. degassing using vacuum or pressurised liquid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Metallurgy (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Organic Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 기술적 사상에 의한 텅스텐 박막의 형성 방법은, 공정 챔버 내에 기판을 배치하는 단계, 기판 상에 텅스텐 핵생성층을 형성하는 핵생성층 형성 단계, 공정 챔버 내에 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하여, 텅스텐 핵생성층 상에 텅스텐 벌크층을 일부 형성하는 제1 공정 단계, 및 텅스텐 함유 가스 및 환원 가스의 공급을 중단하고, 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제2 공정 단계를 포함하고, 원하는 두께로 텅스텐 벌크층이 형성될 때까지, 제1 공정 단계 및 제2 공정 단계를 적어도 2회 반복하는 것을 특징으로 한다.

Description

텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법{Method of forming tungsten film and method of fabricating semiconductor device using the same}
본 발명의 기술적 사상은 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 박막 스트레스 및 불순물의 농도가 감소되고 표면 거칠기가 개선된 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화에 따라 반도체 소자의 단위 기억 소자 등의 면적을 최소한으로 축소하고 있으며, 이를 위하여 금속 배선의 선폭을 지속적으로 미세화할 수 있는 기술이 연구되고 있다. 상기 금속 배선의 선폭을 미세화하기 위해서는 높은 종횡비를 갖는 콘택 홀 내부에 우수한 단차 피복성을 갖는 콘택 플러그를 형성해야 한다. 최근에는 상기 콘택 홀 내부에 우수한 단차 피복성을 얻을 수 있는 화학기상증착(chemical vapor deposition, CVD) 방법으로 텅스텐 박막을 형성한다. 상기 화학기상증착 방법을 사용하는 텅스텐 박막의 형성은 반도체 소자의 제조 공정에서 중요한 요소이다. 상기 텅스텐 박막은 금속 배선, 비아(via), 콘택 플러그 또는 매립형 워드 라인 등의 형태로 사용될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 박막 스트레스 및 불순물의 농도가 감소되고 표면 거칠기가 개선된 텅스텐 박막의 형성 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 박막 스트레스 및 불순물의 농도가 감소되고 표면 거칠기가 개선된 텅스텐 박막을 이용한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 텅스텐 박막의 형성 방법은, 공정 챔버 내에 기판을 배치하는 단계; 상기 기판 상에 텅스텐 핵생성층을 형성하는 핵생성층 형성 단계; 상기 공정 챔버 내에 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하여, 상기 텅스텐 핵생성층 상에 텅스텐 벌크층을 일부 형성하는 제1 공정 단계; 및 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고, 상기 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제2 공정 단계를 포함하고, 원하는 두께로 상기 텅스텐 벌크층이 형성될 때까지, 상기 제1 공정 단계 및 상기 제2 공정 단계를 적어도 2회 반복하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 텅스텐 함유 가스를 먼저 공급하고, 상기 텅스텐 함유 가스의 공급 종료 후에 상기 환원 가스의 공급을 시작하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 텅스텐 함유 가스의 공급 종점은 상기 환원 가스의 공급 시점과 실질적으로 동일한 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 텅스텐 함유 가스의 공급 종점 및 상기 환원 가스의 공급 시점 사이에 인터벌(interval)이 있는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 환원 가스를 먼저 공급하고, 상기 환원 가스의 공급 종료 후에 상기 텅스텐 함유 가스의 공급을 시작하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 공정 챔버 내 공정 압력은 10 Torr 내지 40 Torr이고, 상기 공정 챔버 내 공정 온도는 300℃ 내지 400℃인 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 공정 단계는, 상기 공정 챔버 내에 퍼지 가스를 공급하거나, 상기 공정 챔버를 진공 배기하거나, 상기 공정 챔버 내에 퍼지 가스를 공급하면서 진공 배기하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제2 공정 단계에서, 상기 퍼지 가스는 비활성 가스를 포함하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 핵생성층 형성 단계는 상기 텅스텐 핵생성층을 일부 형성하는 단계; 및 상기 공정 챔버를 퍼지하는 단계를 적어도 2회 반복하여 원하는 두께의 상기 텅스텐 핵생성층을 형성하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 텅스텐 핵생성층의 두께보다 상기 텅스텐 벌크층의 두께가 더 큰 것을 특징으로 한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 복수의 요철 패턴들을 형성하는 단계; 상기 복수의 요철 패턴들 상에 절연막을 형성하는 단계; 공정 챔버 내에 상기 기판을 배치하는 단계; 상기 절연막 상에 텅스텐 핵생성층을 형성하는 핵생성층 형성 단계; 상기 공정 챔버 내에 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하여, 상기 텅스텐 핵생성층 상에 텅스텐 벌크층을 일부 형성하는 제1 공정 단계; 및 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고, 상기 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제2 공정 단계를 포함하고, 원하는 두께로 상기 텅스텐 벌크층이 형성될 때까지, 상기 제1 공정 단계 및 상기 제2 공정 단계를 적어도 2회 반복하여 상기 복수의 요철 패턴들을 매립하는 텅스텐 박막을 형성하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계에서, 상기 텅스텐 함유 가스를 먼저 공급하고, 상기 텅스텐 함유 가스의 공급 종료 후에 상기 환원 가스의 공급을 시작하거나, 상기 환원 가스를 먼저 공급하고, 상기 환원 가스의 공급 종료 후에 상기 텅스텐 함유 가스의 공급을 시작하는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 제1 공정 단계는 상기 핵생성층 형성 단계와 비교하여 상기 공정 챔버 내 공정 압력 및 공정 온도 중 적어도 하나가 높게 설정되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 텅스텐 벌크층은 상기 복수의 요철 패턴들 상에 FM 모드(Frank-van der Merwe mode)로 형성되는 것을 특징으로 한다.
예시적인 실시예들에서, 상기 텅스텐 박막은 상기 반도체 소자의 단위 기억 소자들을 구성하는 복수의 워드 라인들을 구성하는 것을 특징으로 한다.
본 발명의 기술적 사상에 따르면, 텅스텐 벌크층의 형성 단계 및 잔존 가스 제거 단계를 교대로 반복하는 화학기상증착 방법을 사용함으로써, 박막 스트레스 및 불순물의 농도가 감소되고 표면 거칠기가 개선된 텅스텐 박막을 얻을 수 있고, 이를 이용하여 우수한 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 실시하기 위해서 이용될 수 있는 공정 챔버의 단면 구성도이다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 가스의 공급 형태를 나타내는 개략적인 유량 흐름도이다.
도 3은 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 공정 순서도이다.
도 4a 내지 도 4d는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법으로 제조된 텅스텐 박막과 비교예에 따른 텅스텐 박막의 차이점을 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 7a 내지 도 7e는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드를 보여주는 개략도이다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템을 보여주는 개략도이다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
본 발명의 예시적인 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시 예들로 한정되는 것은 아니다. 오히려, 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시 예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들어, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시 예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들어, 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
여기에서 사용된 '및/또는' 용어는 언급된 부재들의 각각 및 하나 이상의 모든 조합을 포함한다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법을 실시하기 위해서 이용될 수 있는 공정 챔버의 단면 구성도이다.
도 1을 참조하면, 기판(102) 상에 텅스텐 박막을 형성하기 위하여 사용될 수 있는 화학기상증착(chemical vapor deposition, CVD) 방법의 공정 챔버(100)를 개략적으로 나타낸 단면도이다.
상기 공정 챔버(100)는, 복수의 공정 챔버들을 포함하는 반도체 소자의 제조 장치(10)의 일부일 수 있다. 상기 공정 챔버(100)는 챔버 내부 영역(110)을 형성하는 측벽, 바닥, 및 덮개(112)를 포함한다. 측벽 및 바닥은 일반적으로 단일 알루미늄 블록으로 제조된다. 측벽은 도관(미도시)을 구비할 수 있고, 상기 도관을 통해서 측벽의 온도를 제어하기 위한 유체가 유동할 수 있다. 또한, 상기 공정 챔버(100)는 챔버 내부 영역(110)을 배기 포트(118)에 연결하는 펌핑 링(116)을 포함할 수 있다.
온도를 조절할 수 있는 기판 지지 부재(120)가 상기 챔버 내부 영역(110)의 중앙 부근에 배치될 수 있다. 상기 기판 지지 부재(120)는 텅스텐 박막의 형성 공정 동안 기판(102)을 지지한다. 일반적으로, 기판 지지 부재(120)는 알루미늄, 세라믹 또는 알루미늄과 세라믹의 조합에 의하여 제조되고, 진공 포트(미도시) 및 하나 이상의 가열 부재(122)를 포함할 수 있다.
상기 진공 포트를 이용하여 기판(102)과 기판 지지 부재(120) 사이에 진공을 인가하여 텅스텐 박막의 형성 공정 동안 기판(102)을 기판 지지 부재(120)에 고정할 수 있다. 상기 가열 부재(122)는 기판 지지 부재(120) 내에 배치되고 기판 지지 부재(120) 및 그 상부에 배치된 기판(102)을 일정 온도까지 가열할 수 있다.
상기 덮개(112)는 측벽에 의하여 지지되고 상기 공정 챔버(100)의 유지 보수를 위해서 분리될 수 있다. 일반적으로, 덮개(112)는 알루미늄으로 구성되고 내부에 도관을 구비할 수 있으며, 상기 도관을 통해서 덮개(112)의 온도를 제어하기 위한 유체가 유동할 수 있다.
혼합 블록(114)이 상기 덮개(112) 내에 배치될 수 있다. 상기 혼합 블록(114)은 가스 공급원(104)에 연결될 수 있다. 일반적으로, 가스 공급원(104)으로부터 공급되는 개별적인 가스들이 상기 혼합 블록(114) 내에서 조합된다. 이들 가스가 상기 혼합 블록(114) 내에서 단일의 균질한 가스 유동으로 혼합되고, 상기 단일의 균질한 가스 유동은 샤워 헤드(130)를 통해서 챔버 내부 영역(110)으로 공급된다.
상기 샤워 헤드(130)는 덮개(112)에 연결될 수 있다. 또한, 천공형 블록커(blocker) 플레이트(134)가 샤워 헤드(130)와 덮개(112) 사이의 샤워 헤드 내부 영역(132)에 선택적으로 배치될 수 있다. 상기 혼합 블록(114)을 통해서 챔버 내부 영역(110)으로 공급될 가스가 상기 천공형 블록커 플레이트(134)에 의해서 먼저 확산된다. 이어서, 상기 가스는 샤워 헤드(130)를 통해서 챔버 내부 영역(110)으로 공급된다. 상기 천공형 블록커 플레이트(134) 및 상기 샤워 헤드(130)는 챔버 내부 영역(110)으로 균일한 가스 유동을 제공하도록 구성된다. 균일한 가스 유동은 기판(102) 상에서 균일한 텅스텐 박막을 형성하는 것을 촉진한다.
텅스텐 함유 가스 및 환원 가스와 같은 공정 가스를 상기 가스 공급원(104)으로부터 상기 챔버 내부 영역(110)으로 공급하는 가스 라인은 가스 유동을 전환하기 위한 밸브(미도시)를 포함할 수 있다.
또한, 상기 가스 공급원(104)은 가스 제어부(106)에 의하여 조정될 수 있다. 즉, 상기 가스 제어부(106)는 상기 가스 공급원(104)을 제어함으로써, 상기 챔버 내부 영역(110)으로 공급되는 가스의 종류, 가스의 공급 시점 및 종점, 가스의 유량 등을 조정할 수 있다.
상기 공정 챔버(100) 내로 가스를 공급하여 텅스텐 박막을 형성하는 본 발명의 기술적 사상에 따른 실시예에 대하여 설명하면 다음과 같다.
먼저, 상기 공정 챔버(100) 내로 기판(102)을 반입하고, 상기 기판(102)을 기판 지지 부재(120)의 상부에 탑재한다. 상기 기판(102)에는 복수의 요철 패턴들 및 상기 복수의 요철 패턴들 상에 절연막이 형성된 상태일 수 있다.
다음에, 가스 제어부(106)의 조정에 따라, 가스 공급원(104)으로부터 공정 가스를 혼합 블록(114)으로 소정의 양을 공급하고, 이것을 샤워 헤드(130)로부터 챔버 내부 영역(110)으로 대략적으로 균일하게 공급한다.
이와 동시에, 배기 포트(118)로 챔버 내부 영역(110)의 분위기를 배기함으로써 상기 챔버 내부 영역(110)을 소정의 압력으로 유지하면서, 기판 지지 부재(120)에 위치하는 가열 부재(122)를 구동하여 열 에너지를 방사한다.
상기 방사된 열 에너지는 기판 지지 부재(120)의 상부를 가열하고, 상기 기판 지지 부재(120)에 탑재되어 있는 기판(102)을 소정의 온도까지 가열할 수 있다. 공급된 공정 가스가 화학 반응을 일으켜, 텅스텐 박막이 상기 기판(102) 상의 전면에 형성될 수 있다.
도 2a 내지 도 2d는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 가스의 공급 형태를 나타내는 개략적인 유량 흐름도이다.
도 2a 내지 도 2d에서는 공정 챔버(100, 도 1 참조)로 유입되는 각각의 공정 가스의 공급 형태를 구체적으로 설명한다. 도면에는 서로 다른 3종류의 공정 가스 및/또는 진공 배기의 공급 형태가 도시되어 있다. 각각의 공정 가스를 구체적으로 살펴보면 다음과 같다.
텅스텐 함유 가스는 WF6 가스 및 유기 텅스텐 소스 가스 중 선택된 하나를 포함할 수 있다. 환원 가스는 수소(H2), 실란(SiH4), 디실란(Si2H6), 디클로로실란(SiH2Cl2), 디보란(B2H6) 및 포스핀(PH3) 중 선택된 하나를 포함할 수 있다. 퍼지 가스는 아르곤(Ar), 질소(N2) 등과 같은 비활성 가스를 포함할 수 있다.
공정 가스의 유량 흐름 및 진공 배기는 시간의 흐름에 따라 도시되어 있으며, 공정 가스의 공급 및 진공 배기로 인하여 공정 챔버(100, 도 1 참조) 내 압력이 상승하는 경우는 위쪽으로 돌출되게 도시하고, 공정 챔버(100, 도 1 참조) 내 압력이 하강하는 경우는 아래쪽으로 돌출되게 도시하고 있다.
도 2a를 참조하면, 상기 공정 가스들의 공급 형태는 상기 텅스텐 함유 가스를 공급하는 제1 가스 공급 공정(Gas_1), 상기 환원 가스를 공급하는 제2 가스 공급 공정(Gas_1) 및 상기 퍼지 가스를 공급하는 제3 가스 공급 공정(Gas_3)을 포함한다.
이 중 텅스텐 박막을 형성하는 제1 가스 공급 공정(Gas_1) 및 제2 가스 공급 공정(Gas_1)을 제1 공정 단계, 공정 챔버(100, 도 1 참조) 내에 존재하는 잔존 가스를 제거하는 제3 가스 공급 공정(Gas_3)을 제2 공정 단계로 나눌 수 있다. 본 발명의 기술적 사상에 따른 실시예에서, 상기 제1 공정 단계 및 상기 제2 공정 단계를 적어도 2회 반복 실행하여 원하는 두께의 텅스텐 박막을 형성할 수 있다.
즉, 텅스텐 함유 가스의 공급과 환원 가스의 공급을 교번적으로 실행하고, 그 후 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고 퍼지 가스의 공급을 개재시킴으로써, 텅스텐 벌크층 형성 공정을 진행한다. 그리고 상기 제1 공정 단계 및 상기 제2 공정 단계를 반복 실행하는 상기 텅스텐 벌크층 형성 공정은 퍼지 가스의 공급을 마지막으로 종료한다.
제1 가스 공급 공정(Gas_1)의 공급 시점(S1), 제2 가스 공급 공정(Gas_2)의 공급 시점(S2) 및 제3 가스 공급 공정(Gas_3)의 공급 시점(S3)은 서로 다를 수 있다. 텅스텐 함유 가스의 공급과 환원 가스의 공급을 교번적으로 실행하기 위하여, 제2 가스 공급 공정(Gas_2)의 공급 시점(S2)은 제1 가스 공급 공정(Gas_1)의 공급 종점과 실질적으로 동일할 수 있다. 또한, 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고 퍼지 가스의 공급을 개재하기 위하여, 제3 가스 공급 공정(Gas_3)의 공급 시점(S3)은 제2 가스 공급 공정(Gas_2)의 공급 종점과 실질적으로 동일할 수 있다.
도시되지 않았지만, 각각의 공정 가스 공급 공정 사이에는 인터벌(interval)이 존재할 수 있다. 즉, 제2 가스 공급 공정(Gas_2)의 공급 시점(S2)은 제1 가스 공급 공정(Gas_1)의 공급 종점과 다를 수 있고, 제3 가스 공급 공정(Gas_3)의 공급 시점(S3)은 제2 가스 공급 공정(Gas_2)의 공급 종점은 다를 수 있다. 상기 인터벌의 기간 및 횟수는 텅스텐 박막 형성을 최적화할 수 있는 상태로 공정 챔버(100)를 유지하기 위하여 다양하게 선택 가능하다.
텅스텐 박막 형성 공정에서, 제1 가스 공급 공정(Gas_1)의 공급 시점(S1)으로부터 다음 제1 가스 공급 공정(Gas_1)의 공급 시점(S1)까지의 기간을 1 사이클이라고 하면, 도 2a의 경우 3 사이클을 실행하고 있는 것을 도시하고 있으나, 상기 사이클 수는 특별히 한정되지 않는다.
여기서, 각각의 제1 가스 공급 공정(Gas_1) 및 제2 가스 공급 공정(Gas_1)의 기간은 1초 내지 30초이고, 제3 가스 공급 공정(Gas_3)의 기간은 0.1 내지 30초일 수 있다. 각각의 공정 가스 공급 공정은 동일한 기간이거나 또는 서로 다른 기간을 가질 수 있다. 이는 원하는 텅스텐 박막의 두께 및 성질에 따라서 달라질 수 있으며, 특별히 한정되지 않는다.
제1 가스 공급 공정(Gas_1), 제2 가스 공급 공정(Gas_1) 및 제3 가스 공급 공정(Gas_3)을 통해서 텅스텐 함유 가스, 환원 가스 및 퍼지 가스의 전체 압력이 일정해지도록 제어할 수 있다. 공정 가스의 전체 압력을 일정하게 함으로써, 기판(102, 도 1 참조)의 온도와 기판(102, 도 1 참조) 상에 퇴적되는 가스의 흡착량을 일정하게 유지할 수 있다.
상기 공정 가스의 전체 압력의 제어는 공정 챔버(100, 도 1 참조)에 연결된 진공계(미도시)에 의해서 챔버 내부 영역(110, 도 1 참조)의 압력을 측정하고, 상기 측정된 압력이 일정해지도록 배기 포트(118, 도 1 참조)를 조정함으로써 실행할 수 있다.
도 2b를 참조하면, 상기 공정 가스들의 공급 형태는 텅스텐 함유 가스를 공급하는 제1 가스 공급 공정(Gas_1), 환원 가스를 공급하는 제2 가스 공급 공정(Gas_1) 및 진공 배기를 수행하는 진공 배기 공정(Vacuum)을 포함한다. 즉, 제2 공정 단계에서 진공 배기를 통한 퍼지 공정을 수행한다. 다시 말하면, 상기 공정 챔버(100, 도 1 참조) 내부로 비활성 가스를 주입하여 잔존 가스를 제거하는 것이 아니라, 배기 포트(118, 도 1 참조)를 통한 진공 배기 공정을 사용하여 잔존 가스의 제거를 수행한다. 또는, 도시되지 않았지만, 상기 공정 챔버(100, 도 1 참조) 내부에 퍼지 가스를 공급하면서 동시에 진공 배기를 수행할 수 있다.
상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고 진공 배기를 시작하기 위하여, 진공 배기 공정(Vacuum)의 시작 시점(S3)은 제2 가스 공급 공정(Gas_2)의 공급 종점과 실질적으로 동일할 수 있다. 앞서 도 2a에서 설명한 바와 동일한 내용은 여기서는 상세한 설명을 생략한다.
도 2c 및 도 2d를 참조하면, 제1 공정 단계에 있어서, 제2 가스 공급 공정(Gas_1)을 먼저 수행한 뒤, 제1 가스 공급 공정(Gas_1)을 진행한다.
즉, 환원 가스를 먼저 공급하고, 상기 환원 가스의 공급 종료 후에 텅스텐 함유 가스의 공급을 시작하는 것을 나타낸다.
환원 가스의 공급과 텅스텐 함유 가스의 공급을 교번적으로 실행하기 위하여, 제1 가스 공급 공정(Gas_1)의 공급 시점(S1)은 제2 가스 공급 공정(Gas_2)의 공급 종점과 실질적으로 동일할 수 있다. 또한, 상기 환원 가스 및 상기 텅스텐 함유 가스의 공급을 중단하고 퍼지 가스의 공급 또는 진공 배기를 시작하기 위하여, 제3 가스 공급 공정(Gas_3)의 공급 시점(S3) 또는 진공 배기 공정(Vacuum)의 시작 시점(S3)은 제2 가스 공급 공정(Gas_2)의 공급 종점과 실질적으로 동일할 수 있다. 앞서 도 2a 및 도 2b에서 설명한 바와 동일한 내용은 여기서는 상세한 설명을 생략한다.
도 3은 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 공정 순서도이다.
도 3을 참조하면, 공정 챔버 내에 기판을 배치하는 제1 단계(210), 기판 상에 텅스텐 핵생성층을 형성하는 제2 단계(220), 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하는 제3 단계(230), 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제4 단계(240) 및 원하는 두께로 상기 텅스텐 벌크층이 형성되었는지 판단하는 제5 단계(250)를 포함한다.
제1 단계(210)에서, 공정 처리될 기판은 먼저 텅스텐 박막을 형성할 수 있는 공정 챔버(100, 도 1 참조) 내로 로딩되고 공정 조건들이 조정된다. 상기 기판에는 복수의 요철 패턴들 및 상기 복수의 요철 패턴들 상에 절연막이 형성된 상태일 수 있다.
제2 단계(220)에서, 텅스텐 핵생성층이 기판 상에 먼저 형성된다. 텅스텐 핵생성층은 후속 텅스텐 벌크층에 대한 성장 사이트(site)로서 작용하는 얇은 텅스텐 박막이다. 텅스텐 핵생성층은 본 발명의 기술적 사상의 실시예에 따른 화학기상증착 방법에 의하여 형성될 수 있다. 상기 텅스텐 핵생성층 형성 공정은 전술한 것과 동일하게 공정 챔버(100, 도 1 참조) 내에서 수행될 수 있다.
텅스텐 핵생성층은 텅스텐, 텅스텐 합금, 텅스텐 함유 물질, 예를 들어, 텅스텐 보라이드 또는 텅스텐 실리사이드, 및 이들의 조합을 포함할 수 있다. 일반적으로, 텅스텐 핵생성층은 약 10Å 내지 약 200Å의 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
선택적으로 제2 단계(220)의 완료 후, 수소(H2) 및/또는 아르곤(Ar)을 포함하는 퍼지 가스가 공정 챔버(100, 도 1 참조) 내로 공급되어 상기 제2 단계(220)로부터의 잔류 텅스텐 함유 전구체 또는 부산물을 제거할 수 있다.
제3 단계(230)에서, 공정 챔버(100, 도 1 참조) 내로 텅스텐 함유 가스의 공급과 환원 가스의 공급을 교번적으로 수행한다. 전술한 바와 같이, 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급은 그 순서를 달리할 수 있다. 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 통하여 기판 상에 텅스텐 벌크층의 일부가 형성될 수 있다. 상기 텅스텐 벌크층은 FM 모드(Frank-van der Merwe mode)로 형성될 수 있다. 즉, 레이어 바이 레이어(layer by layer)의 형태로 형성될 수 있다. 상기 과정을 통하여 텅스텐 벌크층은 약 40Å 내지 100Å의 두께로 형성될 수 있다.
상기 텅스텐 벌크층은 제2 단계(220)에서 형성된 텅스텐 핵생성층 상에 형성된다. 상기 텅스텐 벌크층은 상기 텅스텐 핵생성층을 형성하는데 사용된 것과 동일한 공정 챔버 내에서 실시될 수 있다. 다른 실시예에서, 상기 텅스텐 핵생성층의 형성은 원자층증착(atomic layer deposition, ALD) 공정 챔버 내에서 이루어지고, 상기 텅스텐 벌크층의 형성은 화학기상증착 공정 챔버 내에서 이루어질 수 있다.
본 명세서에서 "펄스"는 공정 챔버(100, 도 1 참조)의 챔버 내부 영역(110, 도 1 참조)으로 간헐적으로 또는 비연속식으로 도입되는 공정 가스의 공급을 지칭한다. 각 펄스에서의 공정 가스의 양은 펄스의 지속 시간에 의존하여 시간에 따라서 달라질 것이다. 각 펄스의 지속시간은, 예를 들어, 사용되는 공정 챔버의 부피 용량, 진공 시스템 및 공정 가스 자체의 휘발성과 같은 여러 가지 요인들에 의하여 달라질 수 있다.
상기 텅스텐 벌크층 형성 과정 중 상기 공정 챔버(100, 도 1 참조) 내 공정 압력은 약 10 Torr 내지 약 40 Torr로 설정될 수 있고, 공정 온도는 약 300℃ 내지 약 400℃로 설정될 수 있다. 상기 공정 압력 및 공정 온도는 원하는 텅스텐 박막의 물성에 따라 달라질 수 있다. 또한, 상기 공정 압력 및/또는 공정 온도는 제2 단계(220)에서의 공정 압력 및/또는 공정 온도보다 높을 수 있다. 일반적으로 공정 압력 및/또는 공정 온도가 높은 경우 텅스텐 박막의 형성 속도가 증가될 수 있다.
제4 단계(240)에서, 상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고, 상기 공정 챔버(100, 도 1 참조) 내에 존재하는 잔존 가스를 제거하기 위하여, 퍼지 가스의 공급 및/또는 진공 배기가 실행된다. 전술한 바와 같이, 제4 단계(240)의 공급 시점은 제3 단계(230)의 공급 종점과 실질적으로 동일하게 수행될 수 있다. 제3 단계(230) 및 제4 단계(240)를 각각 한번 씩 진행하는 것을 1 사이클로 칭할 수 있다.
상기 잔존 가스 중 플루오린 불순물은 텅스텐 박막 스트레스에 영향을 주는 요소로서, 상기 플루오린 불순물을 효과적으로 제거할 수 있도록, 상기 제4 단계(240)를 수행할 수 있다.
제5 단계(250)에서, 상기 형성된 텅스텐 벌크층이 원하는 두께가 되었는지 판단한 후, 원하는 두께가 되었다면 텅스텐 박막 형성 공정을 종료하고, 원하는 두께가 되지 않았다면 상기 제3 단계(230) 및 상기 제4 단계(240)를 반복할 수 있다.
전술한 바와 같이, 1 사이클 진행 후에 소정의 두께를 가지는 텅스텐 벌크층의 일부가 형성될 수 있다. 1 사이클은 약 40Å 내지 100Å의 두께를 가지는 텅스텐 벌크층을 형성한다. 최종적으로 원하는 두께의 텅스텐 벌크층이 형성될 때까지 부가적인 텅스텐 벌크층을 형성하기 위하여 적어도 2회의 사이클이 필요할 수 있다.
예를 들어, 약 400Å의 목표 두께를 가지는 텅스텐 벌크층을 형성하기 위하여, 약 100Å/사이클의 형성 속도에서 4차례 사이클이 필요하다. 이와 같은 경우, 텅스텐 벌크층에 대한 원하는 두께가 얻어질 때까지 제3 단계(230) 및 제4 단계(240)가 4회 반복될 수 있다.
상기 공정을 통하여 텅스텐 벌크층을 원하는 두께로 형성함에 있어서, 텅스텐 함유 가스 대 환원 가스의 비율이 상기 텅스텐 벌크층 내에서 플루오린 불순물의 양을 감소시킬 수 있을 정도로 조정될 수 있다. 또한, 상기 텅스텐 벌크층의 박막 스트레스 및 표면 거칠기를 감소시키킬 수 있을 정도로 조정될 수 있다.
제3 단계(230) 및 제4 단계(240)는 기판에 형성된 콘택 플러그, 비아와 같은 복수의 요철 패턴들이 텅스텐 박막으로 충진될 때까지 반복될 수 있다. 최종적으로 원하는 두께의 텅스텐 벌크층이 얻어졌을 때, 텅스텐 박막의 형성 공정이 종료된다.
도 4a 내지 도 4d는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 기판(300) 상부에 절연막을 형성한 다음, 상기 기판(300)의 일부가 노출될 때까지 마스크(미도시)를 이용한 사진 및 식각 공정을 수행하여, 콘택 홀(310C)을 구비한 절연막 패턴(310)을 형성한다.
도 4b를 참조하면, 콘택 홀(310C)이 구비된 절연막 패턴(310)의 상면 및 기판(300)의 노출된 상면에 확산 방지막(320)을 형성한다. 상기 확산 방지막(320)은 텅스텐의 확산을 방지하기 위하여 Ti 및 TiN을 사용하여 형성할 수 있다.
도 4c를 참조하면, 확산 방지막(320)의 상면에, 앞서 도 3에서 설명한 본 발명의 기술적 사상에 따른 텅스텐 핵생성층 형성 공정을 수행하여 소정 두께의 텅스텐 핵생성층(330A)을 형성한다. 상기 텅스텐 핵생성층(330A) 형성 공정은 상기 텅스텐 핵생성층(330A)을 일부 형성하는 단계 및 공정 챔버를 퍼지하는 단계를 적어도 2회 반복하는 것을 포함할 수 있으며, 상기 공정을 통하여 원하는 두께의 텅스텐 핵생성층(330A)을 형성할 수 있다.
도 4d를 참조하면, 텅스텐 핵생성층(330A) 상에, 앞서 도 3에서 설명한 본 발명의 기술적 사상에 따른 텅스텐 벌크층 형성 공정과 퍼지 공정을 수행하여 콘택 홀(310C, 도 4a 참조)이 충진될 때까지 텅스텐 벌크층(330B)을 형성한다. 이때, 공정 챔버 내 공정 압력은 약 10 Torr 내지 약 40 Torr이고, 상기 공정 챔버 내 공정 온도는 약 300℃ 내지 약 400℃일 수 있다. 텅스텐 벌크층 형성 공정은 한 번에 약 40Å 내지 약 100Å 정도의 두께가 형성되도록 하여, 적어도 2회에 걸쳐 반복 수행하여 형성할 수 있다. 상기 텅스텐 박막의 형성 공정을 통하여 원하는 두께의 텅스텐 박막(330)을 형성한다. 일부 실시예에서, 상기 텅스텐 박막(330)의 반응식은 아래와 같다.
[반응식]
제1 단계: 2WF6(g) + 3SiH4(g) → 2W(s) + 3SiF4(g) + 6H2(g)
제2 단계: WF6(g) + 3H2(g) → W(s) + 6HF(g)
상기 제1 단계는 SiH4 환원 반응을 이용한 텅스텐 핵생성층 형성 반응이고, 상기 제2 단계는 H2 환원 반응을 이용한 텅스텐 벌크층 형성 반응이다.
이때, 상기 제1 단계는 상기 제2 단계 반응보다 반응성이 더 높기 때문에 쉽게 텅스텐 박막을 형성하지만, 단차 피복성이 좋지 않기 때문에 콘택 홀 상부의 직경이 감소될 수 있다. 따라서, 상기 제1 단계에서 텅스텐 핵생성층(330A)의 두께(HA)를 얇게 형성한 후, 후속 공정으로 상기 제2 단계에서 텅스텐 벌크층(330B)의 두께(HB)를 두껍게 형성하여 단차 피복성을 향상시킨다.
본 발명의 기술적 사상의 실시예에 따른 텅스텐 벌크층의 형성 단계 및 잔존 가스 제거 단계를 교대로 반복하는 화학기상증착 방법을 사용함으로써, 박막 스트레스 및 불순물의 농도가 감소되고 표면 거칠기가 개선된 텅스텐 박막을 얻을 수 있고, 이를 이용하여 우수한 반도체 소자를 제조할 수 있다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법으로 제조된 텅스텐 박막과 비교예에 따른 텅스텐 박막의 차이점을 설명하기 위한 단면도이다.
도 5a를 참조하면, 비교예에 따른 텅스텐 박막의 형상을 나타낸다. 비교예에 따른 텅스텐 박막은 텅스텐 함유 가스 및/또는 환원 가스의 연속적인 공급으로 형성된다. 복수의 요철 패턴이 형성된 물질막(410A) 상에 텅스텐 함유 가스 및 환원 가스의 연속적인 공급으로 텅스텐 박막(420A)을 형성한다.
반도체 소자가 초고도로 집적화됨에 따라, 텅스텐 박막이 증착되는 금속 배선, 비아, 콘택 플러그 등의 임계 치수(critical dimension, CD) 또한 지속적으로 감소하고 있다. 임계 치수의 감소는 텅스텐 박막 형성에 따른 얘기치 못한 불량을 유발시킬 수 있다. 대표적인 불량의 하나가 도면에서와 같은 텅스텐 박막 스트레스에 의한 패턴의 휘어짐(bending) 현상이다. 상기 패턴의 휘어짐에 의하여 패턴의 개구 영역의 직경(DA)의 산포가 증가하게 되며, 증가된 직경(DA)의 산포는 후속 반도체 소자 제조 공정 시 마진의 감소, 연결 불량, 반도체 소자의 성능 저하 등을 초래할 수 있다. 따라서, 텅스텐 박막 스트레스 감소를 통한 패턴의 휘어짐 현상의 개선이 요구되고 있다.
도 5b를 참조하면, 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법으로 제조된 텅스텐 박막(420B)을 나타낸다.
전술한 바와 같이, 텅스텐 박막(420B)은 펄스형 텅스텐 함유 가스 및 환원 가스의 공급 및 퍼지 공정으로 텅스텐 벌크층을 형성하는 것이다. 복수의 요철 패턴이 형성된 물질막(410B) 상에 텅스텐 박막(420B)을 형성하는 경우, 예를 들어, 패턴의 개구 영역의 직경(DB)이 최대 약 35nm이고, 피치(pitch)가 약 45nm, 종횡비가 1:50인 패턴에 텅스텐 박막을 형성하였을 경우, 박막 스트레스에 따른 개구 영역의 직경(DB)의 산포가 3 시그마 수준으로 나타난다. 즉, 비교예의 직경(DA, 도 5a 참조)의 산포와 대비하여 약 10% 이상의 산포 감소 효과를 가져온다.
따라서, 본 발명의 기술적 사상의 실시예에 따른 텅스텐 벌크층의 형성 단계 및 잔존 가스 제거 단계를 교대로 반복하는 화학기상증착 방법을 사용함으로써, 박막 스트레스가 감소되고, 이에 따라 개구 영역의 직경의 산포가 감소된 텅스텐 박막을 얻을 수 있고, 이를 이용하여 우수한 반도체 소자를 제조할 수 있다.
도 6은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법으로 제조된 반도체 소자의 셀 어레이 영역의 개략적인 평면 레이아웃이다.
도 6을 참조하면, 반도체 소자는 복수의 활성 영역(AC)을 포함한다. 복수의 워드 라인(WL)이 상기 복수의 활성 영역(AC)을 가로질러 제1 방향을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 동일한 간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 상에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향을 따라 상호 평행하게 연장되어 있다.
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치를 가지고 서로 평행하게 배치될 수 있다. 일부 실시예들에서, 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다.
복수의 베리드 콘택(BC)은 복수의 비트 라인(BL) 중 상호 인접한 2개의 비트 라인(BL) 사이의 영역으로부터 상기 상호 인접한 2개의 비트 라인(BL) 중 어느 하나의 비트 라인(BL)의 상부까지 연장되는 콘택 구조물로 구성될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 상기 제1 방향 및 제2 방향을 따라 일렬로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 베리드 콘택(BC)은 제2 방향을 따라 동일한 간격으로 배치될 수 있다. 상기 복수의 베리드 콘택(BC)은 커패시터의 하부 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키는 역할을 할 수 있다.
도 7a 내지 도 7e는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
상기 반도체 소자의 셀 어레이 영역은 도 6에 예시한 레이아웃(CA)을 가질 수 있다. 도 7a 내지 도 7e는 각각 도 6의 X - X' 선 단면에 대응하는 일부 구성의 단면도이다.
도 7a를 참조하면, 기판(500)의 활성 영역(502)을 한정하는 소자분리막(501)을 형성한다. 상기 소자분리막(501)은 소자의 속도 및 집적도의 향상을 위하여 얕은 트렌치형 분리막(shallow trench isolation, STI)일 수 있으나 이에 한정되는 것은 아니다.
이어서, 소자분리막(501)으로 한정된 활성 영역(502) 내에 리세스 채널을 형성하기 위한 트렌치(503)를 형성한다. 상기 트렌치(503)는 약 10 내지 약 100㎚의 범위의 폭을 갖도록 형성할 수 있다.
상기 리세스 채널은 하나 이상으로 형성될 수 있으며, 이에 따라 트렌치(503)는 소자분리막(501)으로 한정된 상기 활성 영역(502) 내에 복수로 형성될 수 있다. 또한, 트렌치(503)의 형성을 위하여, 기판(500)의 상면에 예를 들어, 실리콘 산화막 등과 같은 버퍼 절연막이 형성될 수 있으며, 폴리실리콘 층이나 실리콘 질화막 등의 하드마스크를 형성할 수 있다. 이에 대한 설명은 공지되어 있으므로, 자세한 내용은 생략하기로 한다.
상기 기판(500)은 실리콘(Si), 예를 들어, 결정질 실리콘, 다결정질 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(500)은 Ge(germanium), SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 또는 InP(indium phosphide)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(500)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도 7b를 참조하면, 트렌치(503, 도 7a 참조)의 표면, 즉 트렌치(503, 도 7a 참조)의 바닥면과 측면 상에 게이트 절연막(510)을 형성한다. 상기 게이트 절연막(510)은 열산화 공정에 의하여 형성된 열산화막일 수 있다. 상기 게이트 절연막(510)을 형성하기 위하여 기판(500)의 상면에 형성되는 열산화막은 식각 등의 일반적인 방법에 의하여 제거하며, 이에 대한 상세한 설명은 생략하기로 한다. 상기 게이트 절연막(510)의 표면 전체 및 기판(500)의 상면에 걸쳐 워드 라인 형성막(520W)을 형성한다.
상기 게이트 절연막(510)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들어, 상기 게이트 절연막(510)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 절연막(510)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들어, 상기 게이트 절연막(510)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다.
상기 워드 라인 형성막(520W)은 전술한 본 발명의 기술적 사상에 따른 텅스텐 박막의 형성 방법으로 형성할 수 있다. 즉, 먼저 텅스텐 핵생성층을 형성하고, 상기 텅스텐 핵생성층 상에 본 발명의 기술적 사상에 따른 텅스텐 벌크층 형성 공정과 퍼지 공정을 교번적으로 수행하여 트렌치(503, 도 7a 참조)가 충진될 때까지 텅스텐 벌크층을 형성한다. 이때, 공정 챔버 내 공정 압력은 약 10 Torr 내지 약 40 Torr이고, 상기 공정 챔버 내 공정 온도는 약 300℃ 내지 약 400℃일 수 있다. 텅스텐 벌크층 형성 공정은 한 번에 약 40Å 내지 약 100Å 정도의 두께가 형성되도록 하여, 적어도 2회에 걸쳐 반복 수행하여 형성할 수 있다. 상기 텅스텐 박막의 형성 방법을 통하여 최종적으로 원하는 두께의 워드 라인 형성막(520W)을 형성한다.
도 7c를 참조하면, 매립형 셀 어레이 트랜지스터(buried cell array transistor, BCAT)의 반도체 소자에서, 게이트 절연막(510) 및 매립형 워드 라인(520)의 상부면은 상기 기판(500)의 상면보다 돌출되지 않도록, 즉 기판(500) 내에 완전히 매립되도록 형성한다.
매립형 워드 라인(520)은 다음의 단계에 의하여 형성할 수 있다. 먼저, 트렌치(503, 도 7a 참조)를 매립하도록 기판(500) 상에 워드 라인 형성층(520W, 도 7b 참조)을 형성한다. 이어서, 기판(500)의 상면이 노출되도록 화학적기계적연마(CMP) 방법 또는 에치백 방법을 이용하여 상기 워드 라인 형성층(520W, 도 7b 참조)을 연마한다. 상기 연마된 워드 라인 형성층(520W, 도 7b 참조)을 부분 식각 등의 방법으로 기판(500) 내로 리세스하여 매립형 워드 라인(520)을 형성한다.
도 7d를 참조하면, 게이트 절연막(510) 및/또는 매립형 워드 라인(520) 상에 형성되고 상부면이 기판(500)의 상면보다 돌출되지 않도록, 즉, 기판(500) 내에 완전히 매립되도록 캡핑막(530)을 형성한다. 또는 게이트 절연막(510)의 상부도 기판(500) 내로 리세스되고, 상기 캡핑막(530)이 상기 리세스된 게이트 절연막(510)의 상부 및 매립형 워드 라인(520)의 상부를 동시에 캡핑하도록 형성할 수 있다. 또한, 상기 캡핑막(530)의 상면 및 상기 기판(500)의 상면 상에 상부 절연막(540)을 형성할 수 있다.
상기 상부 절연막(540)은 약 200Å 내지 약 400Å의 두께를 가지도록 형성될 수 있다. 상기 상부 절연막(540)은 실리콘 산화물을 포함할 수 있다. 예를 들어, 상기 상부 절연막(540)은 TEOS(tetraethylorthosilicate), HDP(high density plasma), 또는 BPSG(boro-phospho silicate glass)로 이루어질 수 있다.
도 7e를 참조하면, 상기 기판(500) 상의 상부 절연막(540, 도 7d 참조)을 패터닝하여 상부 절연막 패턴(540P)을 형성한다. 상기 상부 절연막 패턴(540P)에 형성된 개구 내에 도전 물질을 채워 상기 활성 영역(502)의 소스 영역에 전기적으로 연결 가능한 다이렉트 콘택(550)을 형성한다.
상기 상부 절연막 패턴(540P) 및 상기 다이렉트 콘택(550) 상에서 상호 평행하게 연장되는 비트 라인(560)과, 상기 비트 라인(560)의 상면을 덮는 절연 캡핑 라인(570)을 형성한다. 상기 비트 라인(560)은 상기 다이렉트 콘택(550)과 전기적으로 연결되도록 형성한다.
상기 비트 라인(560)은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조로 이루어질 수 있다. 예를 들어, 상기 비트 라인(560)은 도핑된 폴리실리콘, TiN 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다. 여기서 상기 텅스텐은 본 발명의 기술적 사상의 실시예에 따른 텅스텐 박막의 형성 방법으로 형성될 수 있다.
일부 실시예들에서, 상기 절연 캡핑 라인(570)은 실리콘 질화막으로 이루어진다. 상기 절연 캡핑 라인(570)의 두께는 상기 비트 라인(560)의 두께보다 더 클 수 있다.
이와 같은 본 발명의 기술적 사상에 따른 텅스텐 박막의 형성 방법을 이용하는 반도체 소자의 제조 방법을 이용하여, 우수한 특성의 매립형 셀 어레이 트랜지스터의 반도체 소자를 제조할 수 있다.
도 8은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함하는 카드(800)를 보여주는 개략도이다.
구체적으로, 카드(800)는 컨트롤러(810)와 메모리(820)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 컨트롤러(810)에서 명령을 내리면, 메모리(820)는 데이터를 전송할 수 있다. 메모리(820) 또는 컨트롤러(810)에는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함할 수 있다. 이러한 카드(800)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC)일 수 있다.
도 9는 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함하는 전자 시스템(1000)을 보여주는 개략도이다.
구체적으로, 전자 시스템(1000)은 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)를 포함할 수 있다. 전자 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
컨트롤러(1010)는 프로그램을 실행하고, 시스템(1100)을 제어하는 역할을 할 수 있다. 컨트롤러(1010)는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함할 수 있다. 컨트롤러(1010)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다.
입/출력 장치(1020)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다.
메모리(1030)는 컨트롤러(1110)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 컨트롤러(1110)에서 처리된 데이터를 저장할 수 있다. 메모리(1030)는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함할 수 있다. 인터페이스(1040)는 전자 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 컨트롤러(1010), 입/출력 장치(1020), 메모리(1030) 및 인터페이스(1040)는 버스(1050)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자 시스템(1000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk, SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 10은 본 발명의 기술적 사상의 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
구체적으로, 도 9의 전자 시스템(1000)이 모바일 폰(1200)에 적용되는 구체적인 예를 보여주고 있다. 모바일 폰(1200)은 시스템 온 칩(1210)을 포함할 수 있다. 시스템 온 칩(1210)은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 제조 방법에 의해 제작된 반도체 소자를 포함할 수 있다. 모바일 폰(1200)은 상대적으로 고성능의 메인 기능 블록을 배치할 수 있는 시스템 온 칩(1210)이 포함될 수 있는바, 상대적으로 고성능을 가질 수 있다.
또한, 시스템 온 칩(1210)이 동일 면적을 가지면서도 상대적으로 고성능을 가질 수 있기 때문에, 모바일 폰(1200)의 크기를 최소화하면서도 상대적으로 고성능을 가지도록 할 수 있다.
지금까지의 설명은 본 발명의 기술적 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시예들은 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술적 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 공정 챔버
102: 기판
200: 공정 순서도
330: 텅스텐 박막
520: 매립형 워드 라인

Claims (10)

  1. 공정 챔버 내에 기판을 배치하는 단계;
    상기 기판 상에 텅스텐 핵생성층을 형성하는 핵생성층 형성 단계;
    상기 공정 챔버 내에 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하여, 상기 텅스텐 핵생성층 상에 텅스텐 벌크층을 일부 형성하는 제1 공정 단계; 및
    상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고, 상기 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제2 공정 단계를 포함하고,
    원하는 두께로 상기 텅스텐 벌크층이 형성될 때까지, 상기 제1 공정 단계 및 상기 제2 공정 단계를 적어도 2회 반복하는 텅스텐 박막의 형성 방법.
  2. 제1항에 있어서,
    상기 제1 공정 단계에서,
    상기 텅스텐 함유 가스를 먼저 공급하고, 상기 텅스텐 함유 가스의 공급 종료 후에 상기 환원 가스의 공급을 시작하는 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  3. 제2항에 있어서,
    상기 제1 공정 단계에서,
    상기 텅스텐 함유 가스의 공급 종점은 상기 환원 가스의 공급 시점과 실질적으로 동일한 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  4. 제2항에 있어서,
    상기 제1 공정 단계에서,
    상기 텅스텐 함유 가스의 공급 종점 및 상기 환원 가스의 공급 시점 사이에 인터벌(interval)이 있는 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  5. 제1항에 있어서,
    상기 제1 공정 단계에서,
    상기 환원 가스를 먼저 공급하고, 상기 환원 가스의 공급 종료 후에 상기 텅스텐 함유 가스의 공급을 시작하는 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  6. 제1항에 있어서,
    상기 제2 공정 단계는,
    상기 공정 챔버 내에 퍼지 가스를 공급하거나, 상기 공정 챔버를 진공 배기하거나, 상기 공정 챔버 내에 퍼지 가스를 공급하면서 진공 배기하는 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  7. 제1항에 있어서,
    상기 핵생성층 형성 단계는
    상기 텅스텐 핵생성층을 일부 형성하는 단계; 및
    상기 공정 챔버를 퍼지하는 단계를 적어도 2회 반복하여 원하는 두께의 상기 텅스텐 핵생성층을 형성하는 것을 특징으로 하는 텅스텐 박막의 형성 방법.
  8. 기판 상에 복수의 요철 패턴들을 형성하는 단계;
    상기 복수의 요철 패턴들 상에 절연막을 형성하는 단계;
    공정 챔버 내에 상기 기판을 배치하는 단계;
    상기 절연막 상에 텅스텐 핵생성층을 형성하는 핵생성층 형성 단계;
    상기 공정 챔버 내에 텅스텐 함유 가스 및 환원 가스를 교번적으로 공급하여, 상기 텅스텐 핵생성층 상에 텅스텐 벌크층을 일부 형성하는 제1 공정 단계; 및
    상기 텅스텐 함유 가스 및 상기 환원 가스의 공급을 중단하고, 상기 공정 챔버 내에 존재하는 잔존 가스를 제거하는 제2 공정 단계를 포함하고,
    원하는 두께로 상기 텅스텐 벌크층이 형성될 때까지, 상기 제1 공정 단계 및 상기 제2 공정 단계를 적어도 2회 반복하여 상기 복수의 요철 패턴들을 매립하는 텅스텐 박막을 형성하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 공정 단계에서,
    상기 텅스텐 함유 가스를 먼저 공급하고, 상기 텅스텐 함유 가스의 공급 종료 후에 상기 환원 가스의 공급을 시작하거나,
    상기 환원 가스를 먼저 공급하고, 상기 환원 가스의 공급 종료 후에 상기 텅스텐 함유 가스의 공급을 시작하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제8항에 있어서,
    상기 텅스텐 박막은 상기 반도체 소자의 단위 기억 소자들을 구성하는 복수의 워드 라인들을 구성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020160048953A 2016-04-21 2016-04-21 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 Withdrawn KR20170120443A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160048953A KR20170120443A (ko) 2016-04-21 2016-04-21 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US15/369,202 US20170309491A1 (en) 2016-04-21 2016-12-05 Method of forming tungsten film and method of fabricating semiconductor device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160048953A KR20170120443A (ko) 2016-04-21 2016-04-21 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20170120443A true KR20170120443A (ko) 2017-10-31

Family

ID=60090370

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160048953A Withdrawn KR20170120443A (ko) 2016-04-21 2016-04-21 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US20170309491A1 (ko)
KR (1) KR20170120443A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022025644A1 (ko) * 2020-07-30 2022-02-03 주성엔지니어링(주) 박막 형성 방법
KR20220015331A (ko) 2020-07-30 2022-02-08 주성엔지니어링(주) 박막 형성 방법
KR20220153420A (ko) 2021-05-11 2022-11-18 주성엔지니어링(주) 박막 형성 방법
US12237221B2 (en) 2019-05-22 2025-02-25 Lam Research Corporation Nucleation-free tungsten deposition

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076843B2 (en) * 2001-05-22 2015-07-07 Novellus Systems, Inc. Method for producing ultra-thin tungsten layers with improved step coverage
US20070009658A1 (en) * 2001-07-13 2007-01-11 Yoo Jong H Pulse nucleation enhanced nucleation technique for improved step coverage and better gap fill for WCVD process
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
JP4798688B2 (ja) * 2004-08-26 2011-10-19 エルピーダメモリ株式会社 半導体装置の製造方法
KR100830590B1 (ko) * 2007-06-01 2008-05-21 삼성전자주식회사 텅스텐막, 그 형성 방법, 이를 포함한 반도체 소자 및 그반도체 소자의 형성 방법
US9159571B2 (en) * 2009-04-16 2015-10-13 Lam Research Corporation Tungsten deposition process using germanium-containing reducing agent
US20120003833A1 (en) * 2010-07-01 2012-01-05 Applied Materials, Inc. Methods for forming tungsten-containing layers
US9969622B2 (en) * 2012-07-26 2018-05-15 Lam Research Corporation Ternary tungsten boride nitride films and methods for forming same
US9230815B2 (en) * 2012-10-26 2016-01-05 Appled Materials, Inc. Methods for depositing fluorine/carbon-free conformal tungsten
US9546419B2 (en) * 2012-11-26 2017-01-17 Applied Materials, Inc. Method of reducing tungsten film roughness and resistivity
US9613818B2 (en) * 2015-05-27 2017-04-04 Lam Research Corporation Deposition of low fluorine tungsten by sequential CVD process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12237221B2 (en) 2019-05-22 2025-02-25 Lam Research Corporation Nucleation-free tungsten deposition
WO2022025644A1 (ko) * 2020-07-30 2022-02-03 주성엔지니어링(주) 박막 형성 방법
KR20220015331A (ko) 2020-07-30 2022-02-08 주성엔지니어링(주) 박막 형성 방법
KR20220153420A (ko) 2021-05-11 2022-11-18 주성엔지니어링(주) 박막 형성 방법

Also Published As

Publication number Publication date
US20170309491A1 (en) 2017-10-26

Similar Documents

Publication Publication Date Title
TWI882426B (zh) 3d dram結構及製造方法
US7344953B2 (en) Process for vertically patterning substrates in semiconductor process technology by means of inconformal deposition
US10128336B2 (en) Semiconductor devices and methods for manufacturing the same
KR102052936B1 (ko) 반도체 소자 제조 방법
US7482242B2 (en) Capacitor, method of forming the same, semiconductor device having the capacitor and method of manufacturing the same
KR102406971B1 (ko) 커패시터를 포함하는 반도체 장치 및 이의 제조 방법
CN110504219A (zh) 半导体器件和制造该半导体器件的方法
US8835275B2 (en) Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same
US9685318B2 (en) Method of forming semiconductor device
US9312124B2 (en) Methods of fabricating gate insulating layers in gate trenches and methods of fabricating semiconductor devices including the same
US9941135B2 (en) Methods of forming a hard mask layer and of fabricating a semiconductor device using the same
JP2014038960A (ja) 半導体装置及びその製造方法
CN103050407A (zh) 嵌入式晶体管
KR20170120443A (ko) 텅스텐 박막의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US20080054400A1 (en) Capacitor and method of manufacturing the same
US8598033B1 (en) Method for forming a salicide layer
JP4583531B2 (ja) 反応物質の流入を変化させることにより堆積された層を有する半導体デバイスを形成する方法。
US20060292810A1 (en) Method of manufacturing a capacitor
KR20110090442A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US11985816B2 (en) Semiconductor device with air gap
US20130337625A1 (en) Method for manufacturing semiconductor device
KR20230112049A (ko) 커패시터, 이를 포함하는 반도체 장치. 및 커패시터 제조 방법
KR20220074676A (ko) 반도체 소자 및 이를 포함하는 반도체 장치
US20130285202A1 (en) Semiconductor device
JP2007329286A (ja) 半導体装置、およびその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20160421

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination