[go: up one dir, main page]

KR20180095946A - Pecvd 텅스텐 함유 하드마스크 막들 및 그 제조 방법들 - Google Patents

Pecvd 텅스텐 함유 하드마스크 막들 및 그 제조 방법들 Download PDF

Info

Publication number
KR20180095946A
KR20180095946A KR1020187023514A KR20187023514A KR20180095946A KR 20180095946 A KR20180095946 A KR 20180095946A KR 1020187023514 A KR1020187023514 A KR 1020187023514A KR 20187023514 A KR20187023514 A KR 20187023514A KR 20180095946 A KR20180095946 A KR 20180095946A
Authority
KR
South Korea
Prior art keywords
tungsten
layer
seed layer
range
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020187023514A
Other languages
English (en)
Other versions
KR102710609B1 (ko
Inventor
서스미트 싱하 로이
파라밋 만나
루이 청
아비짓 바수 말릭
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20180095946A publication Critical patent/KR20180095946A/ko
Application granted granted Critical
Publication of KR102710609B1 publication Critical patent/KR102710609B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/06—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of metallic material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/28—Deposition of only one other non-metal element
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/32—Carbides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H01J37/32174—Circuits specially adapted for controlling the RF discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H01L21/205—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76876—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for deposition from the gas phase, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electromagnetism (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Analytical Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

산화물 표면 상의 붕소 시드 층, 붕소 시드 층 상의 선택적 텅스텐 개시 층, 및 붕소 시드 층 또는 텅스텐 개시 층 상의 텅스텐 함유 막을 형성하는 것을 포함하는 텅스텐 막을 형성하는 방법들이 설명된다. 선택적 텅스텐 개시 층 및 텅스텐 함유 막과 함께 산화물 표면 상의 붕소 시드 층을 포함하는 막 스택이 또한 설명된다.

Description

PECVD 텅스텐 함유 하드마스크 막들 및 그 제조 방법들
[0001] 본 개시내용은 일반적으로, 하드마스크 막(hardmask film)들, 및 하드마스크 막들을 증착하는 방법들에 관한 것이다. 특히, 본 개시내용은, 텅스텐 함유 하드마스크 막들, 및 이를 증착하기 위한 프로세스들에 관한 것이다.
[0002] 디바이스 패턴들의 피쳐 사이즈(feature size)가 점점 작아짐에 따라, 피쳐들의 임계 치수(CD; critical dimension) 요건이, 안정적이고 반복가능한 디바이스 성능을 위한 보다 중요한 기준이 되었다. 기판에 걸친 허용가능한 CD 변동이 또한 피쳐 CD의 스케일링(scaling)에 따라 스케일링된다. 디바이스 커패시턴스와 같은 문제들 때문에, 수직 치수들보다 측방향 치수들이 더 빨리 스케일링됨에 따라, 현재 높은 종횡비(HAR; high aspect ratio)들이 업계에서 널리 퍼져있다. 그러한 요구되는 종횡비들 및 CD 제어가 높은 에칭 선택도, 측벽 평활도(smoothness), 및 높은 툴 스루풋(tool throughput)의 요건들과 복합될 때, 임의의 하드웨어 구성에 대한 프로세스 윈도우(window)가 매우 작아질 수 있다. 많은 상황들에서, 작은 프로세스 윈도우는, 다수의 프로세스 가스들이, 측벽 부동화(passivation), 에칭률, 및 마스크 선택도 간의 깨지기 쉬운 균형을 맞추기 위해, 극도의 하드웨어 셋팅들(이를테면, 매우 높은 RF 바이어스 전력들)과 결합된 복합 에천트(etchant) 가스 혼합물에 통합될 때에만 발견될 수 있다. 그러나, 그러한 작은 프로세스 윈도우는 통상적으로, 알려진 수단으로 에칭 프로세스에서 튜닝 아웃(tune out)될 수 없는 성능 한계들을 겪는다.
[0003] 현재의 제조 기법들은 종종, 하드마스크를 포함하는 마스크 스택(stack)을 이용한다. 하드마스크는, 고 종횡비 피쳐의 에칭에서 이용될 수 있다. 하드마스크의 사용은, 종래의 포토레지스트 재료들이 견딜 수 없는 더 깊은 피쳐들을 허용할 수 있다.
[0004] 텅스텐 탄화물(WC) 막들은 하드마스크로서 높은 에칭 선택도를 갖는다는 것이 실험적으로 나타났다. 통상적으로, WC 막들은 물리 기상 증착(PVD)에 의해 제조된다. 이러한 PVD 막들은 종종 매우 거칠고(rough) 높은 소유 비용(COO; cost of ownership)을 갖는다.
[0005] 플라즈마 강화 화학 기상 증착(PECVD) 기반 WC 막들의 제조는 통상적으로, 수소, 탄화수소 소스, 아르곤, 헬륨, 및 텅스텐 전구체(precursor)의 사용을 수반한다. 텅스텐 육불화물(WF6)은 대량 생산을 위한 확장성(scalability), 가스상 속성(gaseous nature), 및 낮은 비용으로 인해 유망한 텅스텐 전구체이다. 그러나, 전구체에서의 불소의 존재는, 프로세스에서의 HF 및 CF와 같은 불소계 부산물(by-product)들의 존재로 인해 하부층에 대한 접착력을 실질적으로 낮춘다. 이러한 부산물들은, 심지어 중성 분위기들(예컨대, N2에서 30 분 동안 550 ℃)에서의 후속하는 열 응력 하에서 막이 박리(delaminate)되는 것을 야기한다. 부가적으로, 비정질 탄소에서의 금속의 존재는 입상적(granular)이고 거친 표면 모폴로지(morphology)를 유발한다.
[0006] 따라서, 낮은 표면 조도(roughness)를 갖는 텅스텐 함유 하드마스크 막들을 증착하는 비용 효과적인 방법들에 대한 당업계의 필요성이 존재한다.
[0007] 본 개시내용의 하나 이상의 실시예들은, 텅스텐 함유 막을 형성하는 방법들에 관한 것이다. 방법들은, 산화물 표면을 갖는 기판을 제공하는 단계를 포함한다. 산화물 표면 상에 붕소 시드(seed) 층이 형성된다. 붕소 시드 층 상에 텅스텐 개시(initiation) 층이 형성된다. 텅스텐 개시 층 상에 텅스텐 함유 막이 형성된다.
[0008] 본 개시내용의 부가적인 실시예들은, 텅스텐 함유 막을 형성하는 방법들에 관한 것이다. 방법들은, 실리콘 산화물 표면을 갖는 실리콘 기판을 제공하는 단계를 포함한다. 제1 PECVD 프로세스에 의해 실리콘 산화물 표면 상에 붕소 시드 층이 형성된다. 붕소 시드 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. PECVD 프로세스는, B2H6, H2 및 Ar을 포함하는 제1 반응성 가스에 실리콘 산화물 표면을 노출시키는 것을 포함한다. PECVD 프로세스는, 약 300 와트 내지 약 700 와트의 범위 내의 전력 및 약 2 Torr 내지 약 10 Torr의 범위 내의 압력에서 약 13.56 MHz의 주파수로 생성되는 RF 플라즈마를 포함한다. 제2 PECVD 프로세스에 의해 붕소 시드 층 상에 선택적 텅스텐 개시 층이 형성된다. 텅스텐 개시 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. 제2 PECVD 프로세스는, WF6, H2 및 Ar을 포함하는 제2 반응성 가스에 붕소 시드 층을 노출시키는 것을 포함한다. PECVD 프로세스는, 약 300 와트 내지 약 700 와트의 범위 내의 전력 및 약 2 Torr 내지 약 10 Torr의 범위 내의 압력에서 약 13.56 MHz의 주파수로 생성되는 RF 플라즈마를 포함한다. 제3 PECVD 프로세스에 의해 붕소 시드 층 또는 텅스텐 개시 층 상에 텅스텐 탄화물 막이 형성된다. 텅스텐 탄화물 막은, 약 2000 Å보다 큰 두께를 갖는다. 제3 PECVD 프로세스는, 약 300 와트 내지 약 700 와트의 범위 내의 전력 및 약 2 Torr 내지 약 10 Torr의 범위 내의 압력에서 약 13.56 MHz의 주파수로 생성되는 RF 플라즈마로, WF6, H2 및 C3H6을 포함하는 제3 반응성 가스에 텅스텐 개시 층을 노출시키는 것을 포함한다.
[0009] 본 개시내용의 추가적인 실시예들은, 산화물 표면을 갖는 기판을 포함하는 스택들에 관한 것이다. 산화물 표면 상에 붕소 시드 층이 있다. 붕소 시드 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. 붕소 시드 층 상에 선택적 텅스텐 개시 층이 있다. 텅스텐 개시 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. 붕소 시드 층 또는 선택적 텅스텐 개시 층 상에 텅스텐 함유 막이 있다. 텅스텐 함유 막은, 약 2000 Å보다 큰 두께를 갖는다.
[0010] 본 개시내용의 상기 인용된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 하지만, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 유의되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 프로세스 방식을 도시한다.
[0012] 도 2는, 도 1의 프로세스 방식에 따른 막 스택의 개략도를 도시한다.
[0013] 본 개시내용의 몇몇 예시적인 실시예들을 설명하기 전에, 본 개시내용은 하기의 설명에서 기술되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않음이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하며, 다양한 방식들로 실시되거나 수행될 수 있다.
[0014] 본원에서 사용되는 바와 같은 "기판"은, 제조 프로세스 동안 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 의존하여, 실리콘, 실리콘 산화물, 스트레인드 실리콘(strained silicon), SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은, 비제한적으로 반도체 웨이퍼들을 포함한다. 기판들은, 기판 표면을 연마(polish), 에칭, 환원, 산화, 히드록실화(hydroxylate), 어닐링(anneal) 및/또는 베이킹(bake)하기 위해 전처리 프로세스에 노출될 수 있다. 본 개시내용에서, 기판 자체의 표면 상에 직접적으로 막 프로세싱을 하는 것에 부가하여, 개시되는 막 프로세싱 단계들 중 임의의 막 프로세싱 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이, 기판 상에 형성된 하부-층 상에서 수행될 수 있으며, "기판 표면"이라는 용어는 문맥이 표시하는 바에 따라 그러한 하부-층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0015] 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "전구체", "반응물", "반응성 가스" 등과 같은 용어들은, 기판 표면과 반응할 수 있는 임의의 가스상 종(gaseous species)을 지칭하기 위해 상호교환가능하게 사용된다.
[0016] 본 개시내용의 실시예들은, 하부층에 부착되는 텅스텐 탄화물 하드마스크 막을 증착하는 방법들을 제공한다. 본 발명자들은, 최대 2 ㎛의 두께를 갖는 WC 막들이 초박형(ultra-thin) 텅스텐 개시 층(＜100 Å)을 갖는 베어(bare) 실리콘 기판에 부착될 수 있다는 것을 알게 되었다. 본 개시내용의 일부 실시예들은, 텅스텐 함유 막들(예컨대, WC, WB, WN, WCN, WBC, WBN 및 W)을 증착하는 방법들에 관한 것이다.
[0017] 텅스텐 막들은 일반적으로 산화물 표면들 상에 직접 성장하지 않는다. 일부 실시예들에서, 산화물 표면은 상부가 비정질 붕소 시드 층으로 처리된다. 텅스텐 개시 층이 비정질 붕소 시드 층 상에 성장될 수 있다.
[0018] 일부 실시예들은 유리하게, 20 % W에 대해 0.65 nm 그리고 30 % W에 대해 0.97 nm의 낮은 RMS(root mean square) 표면 조도를 갖는 텅스텐 탄화물 막들을 제공한다. 하나 이상의 실시예들은 유리하게, 패터닝 프로세스에서 리소그래피 및 에칭에 대해 더 양호한 특성들을 갖는 막들을 제공한다. 본 개시내용의 실시예들은, 산화물 표면들 상에 WC 하드마스크 막들을 증착하는 경제적이고 신뢰가능한 방법들을 제공한다.
[0019] 하나 이상의 실시예들에서, 텅스텐 함유 막은, RF 기반 플라즈마 강화 화학 기상 증착 프로세스(PECVD)를 사용하여 제조된다. 도 1 및 도 2를 참조하면, 본 개시내용의 하나 이상의 실시예들은, 텅스텐 함유 막을 포함하는 스택(200)을 형성하는 방법들(100)에 관한 것이다. 본 개시내용의 많은 실시예들은, 텅스텐 탄화물(WC) 막의 형성과 관련하여 논의된다. 이는 단지 하나의 가능한 구성 및 프로세스를 나타낼 뿐이다. 설명의 목적들을 위한 텅스텐 탄화물의 사용이 본 개시내용의 범위를 단지 WC로 제한하는 것으로 고려되지 않아야 한다. 당업자들은, 텅스텐 막이, 예컨대, WC, WB, WN, WBC, WBN, WCN 또는 W일 수 있다는 것을 이해할 것이다.
[0020] 110에서, 산화물 표면(222)을 포함하는 기판(220)이 제공된다. 산화물 표면(222)은, 실리콘 산화물을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 산화물일 수 있다. 일부 실시예들에서, 기판(220)은 실리콘을 포함하고 그리고 산화물 표면(222)은 실리콘 산화물을 포함한다. 산화물 표면(222)은, 자연 산화물 또는 성장된 산화물일 수 있다. 예컨대, 표면은, 공기에 대한 노출에 기인하여 자연 산화물을 형성할 수 있거나 미리결정된 두께를 갖는 산화물 막을 형성하도록 산화될 수 있다.
[0021] 120에서, 텅스텐 함유 막의 형성은, 산화물 표면(222) 상의 붕소 시드 층(240)의 형성을 포함한다. 비정질 붕소 시드 층(240)은, RF 플라즈마의 존재 하에서 붕소 전구체를 하나 이상의 반응물과 공동-유동(co-flow)시킴으로써 증착될 수 있다. 비정질 B 막은 RF 플라즈마의 부재 하에서 (즉, 열적 CVD에 의해) 또한 형성될 수 있지만, 본 발명자들은 놀랍게도, RF 플라즈마의 사용이, 열적 CVD 붕소 막이 덜 효과적인 WC 막의 접착을 개선한다는 것을 알게 되었다. 예컨대, 열 기반 B 시드 층이 사용되었을 때, 후속 WC 막은 열 응력 하에서 박리되는 것으로 관측되었다.
[0022] 적절한 붕소 전구체들은, 디보란(B2H6)을 포함하지만 이에 제한되지 않는다.
[0023] 하나 이상의 실시예에서, 산화물 표면은 반응성 가스에 노출된다. 반응성 가스는, 프로세싱 챔버의 프로세스 구역 내로 공동-유동되는 B2H6, H2 및 Ar의 혼합물을 포함한다. 붕소 시드 층을 형성하는 데 사용되는 반응성 가스는, 가스 조성 및 조건들을 다른 반응성 가스 프로세스들과 구별하기 위해 제1 반응성 가스로 지칭될 수 있다.
[0024] 붕소 시드 층을 증착하는 데 사용되는 PECVD 프로세스는, 미리결정된 전력 및 압력에서 미리결정된 주파수로 생성되는 RF 플라즈마를 포함한다. 플라즈마 주파수는, 2 MHz, 13.56 MHz, 40 MHz, 60 MHz 및 100 MHz를 포함하지만 이에 제한되지 않는 임의의 적절한 주파수일 수 있다. 일부 실시예들에서, 플라즈마 주파수는 약 13.56 MHz이다.
[0025] 일부 실시예들에서, 프로세스 스테이지들 중 임의의 스테이지 또는 모든 스테이지에서 사용되는 RF 플라즈마의 전력은 약 1000 와트보다 작다. 일부 실시예들에서, PECVD 프로세스 스테이지들 중 임의의 스테이지는, 약 100 와트 내지 약 900 와트의 범위, 또는 약 200 와트 내지 약 800 와트의 범위, 또는 약 300 와트 내지 약 700 와트의 범위, 또는 약 400 와트 내지 약 600 와트의 범위 내의 RF 전력을 사용한다. 일부 실시예들에서, RF 전력은 약 500 와트이다.
[0026] RF 플라즈마의 압력은 임의의 적절한 프로세스 압력일 수 있다. 예컨대, 압력은, 약 1 Torr 내지 약 50 Torr의 범위 내에 있을 수 있다. 일부 실시예들에서, 압력은, 약 2 Torr 내지 약 10 Torr의 범위 내에 있다. 하나 이상의 실시예들에서, 압력은, 1 Torr보다 크고 그리고 50 Torr, 40 Torr, 30 Torr, 또는 20 Torr보다 작다.
[0027] 산화물 표면(222)은, 예컨대, 프로세스 조건들 및 붕소 시드 층(240)의 미리결정된 두께에 의존하여 임의의 적절한 시간 동안 RF 플라즈마에 노출될 수 있다. 일부 실시예들에서, 산화물 표면(222)은, 약 1 초 내지 약 20 초의 범위 내의 시간 동안 PECVD 프로세스에 노출된다. 일부 실시예들에서, 산화물 표면(222)은, 약 10 초 미만 동안 PECVD 프로세스에 노출된다.
[0028] 붕소 시드 층(240)의 두께는, 예컨대, 증착될 텅스텐 함유 막의 미리결정된 두께에 의존하여 변할 수 있다. 일부 실시예들에서, 붕소 시드 층(240)은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. 하나 이상의 실시예들에서, 붕소 시드 층은, 약 10 Å 내지 약 100 Å의 범위 내의 두께를 갖는다. 다양한 실시예들에서, 붕소 시드 층(240)은, 약 200 Å, 150 Å, 100 Å, 또는 75 Å보다 작은 두께를 갖는다. 일부 실시예들에서, 붕소 시드 층(240)은, 약 10 Å, 20 Å, 30 Å, 40 Å, 50 Å, 60 Å, 70 Å, 80 Å, 90 Å 또는 100 Å보다 큰 두께를 갖는다.
[0029] 130에서, 붕소 시드 층(240)의 형성 이후, 선택적 텅스텐 개시 층(260)이 붕소 시드 층(240) 상에 형성될 수 있다. 본 발명자들은 놀랍게도, 붕소 시드 층(240)이 텅스텐 개시 층(260) 또는 텅스텐 함유 하드마스크 막의 형성을 허용한다는 것을 알게 되었다. 텅스텐 개시 층(260)은 붕소 시드 층(240) 없이는 산화물 표면(222) 상에 잘 형성되지 않는 것으로 관측되었다.
[0030] 일부 실시예들의 텅스텐 개시 층(260)은, 붕소 시드 층(240)의 최상부 상의 실질적으로 순수한 텅스텐 막을 포함한다. 당업자들은, 텅스텐 막의 최하부 부분이 붕소 시드 층(240)의 최상부와 확산(diffuse)될 수 있다는 것을 이해할 것이다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "실질적으로 순수한 텅스텐 막"이라는 용어는, 텅스텐 막의 상부 절반이 약 90 원자 % 텅스텐, 95 원자 % 텅스텐, 또는 98 원자 % 텅스텐보다 크다는 것을 의미한다.
[0031] 하나 이상의 실시예들에서, 붕소 시드 층(240)은, 프로세싱 챔버의 프로세스 구역 내로 공동-유동되는 WF6, H2 및 Ar의 혼합물을 포함하는 반응성 가스에 노출된다. 텅스텐 개시 층(260)을 형성하는 데 사용되는 반응성 가스는, 가스 조성 및 조건들을 다른 반응성 가스 프로세스들과 구별하기 위해 제2 반응성 가스로 지칭될 수 있다. 일부 실시예들에서, 반응성 가스 내의 H2 및 WF6은, 약 10:1 내지 약 50:1의 범위, 또는 약 15:1 내지 약 30:1의 범위, 또는 약 20:1의 비(H2:WF6)로 존재한다.
[0032] 텅스텐 개시 층(260)을 증착하는 데 사용되는 PECVD 프로세스는, 미리결정된 전력 및 압력에서 미리결정된 주파수로 생성되는 RF 플라즈마를 포함한다. 플라즈마 주파수는, 2 MHz, 13.56 MHz, 40 MHz, 60 MHz 및 100 MHz를 포함하지만 이에 제한되지 않는 임의의 적절한 주파수일 수 있다. 일부 실시예들에서, 플라즈마 주파수는 약 13.56 MHz이다.
[0033] 일부 실시예들에서, 텅스텐 개시 층(260)을 증착하는 데 사용되는 RF 플라즈마의 전력은 약 1000 와트보다 작다. 일부 실시예들에서, PECVD 프로세스 스테이지들 중 임의의 스테이지는, 약 100 와트 내지 약 900 와트의 범위, 또는 약 200 와트 내지 약 800 와트의 범위, 또는 약 300 와트 내지 약 700 와트의 범위, 또는 약 400 와트 내지 약 600 와트의 범위 내의 RF 전력을 사용한다. 일부 실시예들에서, RF 전력은 약 500 와트이다.
[0034] RF 플라즈마의 압력은 임의의 적절한 프로세스 압력일 수 있다. 예컨대, 압력은, 약 1 Torr 내지 약 50 Torr의 범위 내에 있을 수 있다. 일부 실시예들에서, 압력은, 약 2 Torr 내지 약 10 Torr의 범위 내에 있다. 하나 이상의 실시예들에서, 압력은, 1 Torr보다 크고 그리고 50 Torr, 40 Torr, 30 Torr, 또는 20 Torr보다 작다.
[0035] 붕소 시드 층(240)은, 예컨대, 프로세스 조건들 및 증착되는 텅스텐 개시 층(260)의 미리결정된 두께에 의존하여 임의의 적절한 시간 동안 RF 플라즈마에 노출될 수 있다. 일부 실시예들에서, 붕소 시드 층(240)은, 약 1 초 내지 약 30 초의 범위 내의 시간 동안 PECVD 프로세스에 노출된다. 일부 실시예들에서, 붕소 시드 층(240)은, 약 10 초 동안 PECVD 프로세스에 노출되어 텅스텐 개시 층(260)을 형성한다.
[0036] 텅스텐 개시 층(260)의 두께는, 예컨대, 증착될 WC 막의 미리결정된 두께에 의존하여 변할 수 있다. 일부 실시예들에서, 텅스텐 개시 층(260)은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 갖는다. 하나 이상의 실시예들에서, 텅스텐 개시 층(260)은, 약 10 Å 내지 약 100 Å의 범위 내의 두께를 갖는다. 다양한 실시예들에서, 텅스텐 개시 층(260)은, 약 200 Å, 150 Å, 100 Å, 또는 75 Å보다 작은 두께를 갖는다. 일부 실시예들에서, 텅스텐 개시 층(260)은, 약 10 Å, 20 Å, 30 Å, 40 Å, 50 Å, 60 Å, 70 Å, 80 Å, 90 Å 또는 100 Å보다 큰 두께를 갖는다.
[0037] 붕소 시드 층(240)과 텅스텐 개시 층(260)의 결합된 두께는, 예컨대, 증착될 하드마스크의 미리결정된 두께에 의존하여 변할 수 있다. 일부 실시예들에서, 붕소 시드 층(240)과 텅스텐 개시 층(260)의 결합된 두께는 약 300 Å보다 작다. 다양한 실시예들에서, 붕소 시드 층(240)과 텅스텐 개시 층(260)의 결합된 두께는, 약 250 Å, 200 Å, 150 Å, 또는 100 Å보다 작거나 같다. 일부 실시예들에서, 붕소 시드 층(240)과 텅스텐 개시 층(260)의 결합된 두께는, 약 100 Å, 150 Å, 200 Å, 250 Å, 300 Å, 350 Å, 400 Å, 또는 500 Å보다 크거나 같다. 붕소 시드 층(240)과 텅스텐 개시 층(260)의 두께의 비는, 약 1:10 내지 약 10:1의 범위, 또는 약 1:5 내지 약 5:1의 범위, 또는 약 1:2 내지 약 2:1의 범위 내에 있거나 약 1:1일 수 있다.
[0038] 일부 실시예들에서, 텅스텐 개시 층(260)이 존재하지 않으며, 프로세스는 130을 생략한다. 이러한 종류의 실시예들에서, 140에서 형성되는 층은 붕소 시드 층(240) 상에 직접 형성된다.
[0039] 140에서, 텅스텐 개시 층(260)의 형성 이후, 또는 텅스텐 개시 층(260)이 존재하지 않는다면 붕소 시드 층(240)의 형성 이후, 텅스텐 함유 막(280)이 형성될 수 있다. 텅스텐 함유 막(280)은 또한 하드마스크 층으로 지칭된다.
[0040] 일부 실시예들에서, 텅스텐 함유 막(280)은 텅스텐 탄화물 막을 포함한다. 하드마스크 층은, RF 플라즈마의 존재 하에서 WF6, H2, Ar 및 C3H6을 공동-유동시킴으로써 만들어진 반응성 가스에 의해 형성될 수 있다. C3H6 유동은, 프로세스의 처음 몇 초 내에 비-유동(no flow)으로부터 미리결정된 값으로 램핑 업(ramp up)될 수 있다. 하드마스크 내의 텅스텐 원자 퍼센트는, 프로세스 동안 C3H6:WF6의 비를 변경함으로써 튜닝될 수 있다.
[0041] 일부 실시예들에서, 텅스텐 함유 막(280)은, WC, WB, WN, WBC, WBN 또는 WCN 중 하나 이상을 포함한다. 당업자들은, 반응성 가스가 예컨대 붕소 또는 질소 원자들을 포함하도록 C3H6과 상이한 반응물들을 가질 수 있다는 것을 이해할 것이다.
[0042] 일부 실시예들에서, 반응성 가스 내의 C3H6의 유동(또는 붕소 또는 질소 반응물)은, 약 2 초 내지 약 10 초의 범위 내의 시간에 걸쳐, 미리결정된 최종 유량(flow rate)으로 램핑 업된다. 일부 실시예들에서, C3H6의 유동은, 약 8 초, 7 초, 6 초, 5 초, 4 초, 또는 3 초 내에 미리결정된 값으로 램핑된다.
[0043] 텅스텐 함유 막(280)을 증착하는 데 사용되는 PECVD 프로세스는, 미리결정된 전력 및 압력에서 미리결정된 주파수로 생성되는 RF 플라즈마를 포함한다. 플라즈마 주파수는, 2 MHz, 13.56 MHz, 40 MHz, 60 MHz 및 100 MHz를 포함하지만 이에 제한되지 않는 임의의 적절한 주파수일 수 있다. 일부 실시예들에서, 플라즈마 주파수는 약 13.56 MHz이다.
[0044] 일부 실시예들에서, 텅스텐 함유 막(280)을 증착하는 데 사용되는 RF 플라즈마의 전력은 약 1000 와트보다 작다. 일부 실시예들에서, PECVD 프로세스 스테이지들 중 임의의 스테이지는, 약 100 와트 내지 약 900 와트의 범위, 또는 약 200 와트 내지 약 800 와트의 범위, 또는 약 300 와트 내지 약 700 와트의 범위, 또는 약 400 와트 내지 약 600 와트의 범위 내의 RF 전력을 사용한다. 일부 실시예들에서, RF 전력은 약 500 와트이다.
[0045] RF 플라즈마의 압력은 임의의 적절한 프로세스 압력일 수 있다. 예컨대, 압력은, 약 1 Torr 내지 약 50 Torr의 범위 내에 있을 수 있다. 일부 실시예들에서, 압력은, 약 2 Torr 내지 약 10 Torr의 범위 내에 있다. 하나 이상의 실시예들에서, 압력은, 약 1 Torr보다 크거나 같고 그리고 약 50 Torr, 40 Torr, 30 Torr, 또는 20 Torr보다 작거나 같다.
[0046] 텅스텐 개시 층(260), 또는 텅스텐 개시 층(260)이 사용되지 않는 경우에는 붕소 시드 층(240)은, 예컨대, 프로세스 조건들 및 증착되는 텅스텐 함유 막(280)의 미리결정된 두께에 의존하여 임의의 적절한 시간 동안 RF 플라즈마에 노출될 수 있다. 일부 실시예들에서, 텅스텐 개시 층(260) 또는 붕소 시드 층(240)은, 약 1 초 내지 약 30 초의 범위 내의 시간 동안 PECVD 프로세스에 노출된다. 일부 실시예들에서, 붕소 시드 층(240)은, 약 10 초 동안 PECVD 프로세스에 노출되어 텅스텐 함유 막(280)을 형성한다.
[0047] 텅스텐 함유 막(280)의 두께는, 예컨대, 텅스텐 함유 막 증착의 프로세스 조건들에 의존하여 변할 수 있다. 일부 실시예들에서, 텅스텐 함유 막(280)은, 약 1000 Å, 2000 Å, 3000 Å, 4000 Å, 5000 Å, 6000 Å, 7000 Å, 8000 Å, 9000 Å 또는 10000 Å보다 크거나 같은 두께를 갖는다.
[0048] 프로세스 스테이지들 각각이 발생하는 온도는, 임의의 다른 프로세스 스테이지와 동일하거나 상이할 수 있다. 온도는, 예컨대, 형성되는 디바이스의 열 버짓(thermal budget)에 의존하여 변할 수 있다. 일부 실시예들에서, 붕소 시드 층(240), 텅스텐 개시 층(260), 및 텅스텐 함유 막(280)의 형성은, 약 100 ℃ 내지 약 700 ℃의 범위, 또는 약 200 ℃ 내지 약 600 ℃의 범위, 또는 약 300 ℃ 내지 약 500 ℃의 범위 내의 온도 또는 약 400 ℃의 온도에서 발생한다.
[0049] 예
[0050] 약 1000 Å의 두께를 갖는 실리콘 산화물 층을 갖는 실리콘 기판이 프로세싱 챔버 내에 포지셔닝되었다. 기판은, 약 400 ℃ 및 500 와트에서의 13.56 MHz 플라즈마로 4800 sccm H2, 2000 sccm B3H6, 및 1500 sccm Ar에 노출되었다. 기판이 약 4 Torr의 총 압력에서 약 6 초 동안 노출되어 100 Å보다 작은 두께를 갖는 비정질 붕소 시드 층이 기판 상에 형성되었다.
[0051] 비정질 붕소 시드 층이 약 10 초 동안 약 400 ℃ 및 500 와트에서의 13.56 MHz 플라즈마로 4800 sccm H2, 210 sccm WF6, 및 1500 sccm Ar에 노출되어 약 100 Å보다 작은 두께를 갖는 텅스텐 개시 층이 붕소 시드 층 상에 증착되었다.
[0052] 약 200 초 동안 약 400 ℃ 및 500 와트에서의 13.56 MHz 플라즈마로 4800 sccm H2, 1500 sccm C3H6, 210 sccm WF6 및 1500 sccm Ar에 기판을 노출시킴으로써 텅스텐 탄화물 하드마스크가 형성되었다. C3H6 유동은, 약 5 초에 걸쳐 300 sccm/초의 레이트(rate)로 1500 sccm으로 램핑 업되었다. 텅스텐 탄화물 하드마스크는, 약 20000 Å의 두께 및 약 20 원자 %의 텅스텐 조성을 가졌다.
[0053] 유사한 프로세스에 의해 WC 하드마스크 막들이 증착되어, 15 원자 % W, 25 원자 % W, 및 35 원자 % W를 갖는 하드마스크 막들이 형성되었다. 이러한 막들의 탄소, 텅스텐, 및 수소 함량이 결정되었다. 하드마스크 내의 수소의 양은 텅스텐이 증가함에 따라 감소한다는 것이 관측되었다.
[0054] WC 막들은, 텅스텐 전구체로서 WF6 및 W(CO)6을 사용하여 15 원자 % 및 30 원자 %의 W 함량으로 형성되었다. 15 원자 % 막의 RMS 조도는 W(CO)6 프로세스에 대한 1.4 nm와 대비하여 WF6 프로세스에 대해 0.65 nm였으며, 약 50 % 감소되었다. 30 원자 % 막의 RMS 조도는 W(CO)6 프로세스에 대한 2.7 nm와 대비하여 WF6 프로세스에 대해 0.97 nm였으며, 약 70% 감소되었다.
[0055] 하나 이상의 실시예들에 따르면, 기판은, 층을 형성하기 전에 그리고/또는 층을 형성한 후에, 프로세싱을 겪는다. 이러한 프로세싱은, 동일한 챔버에서 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은, 추가적인 프로세싱을 위해, 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은, 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은, 제1 챔버로부터 하나 이상의 이송 챔버들로 이동될 수 있고, 그 후에, 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 통신하는 다수의 챔버들을 포함할 수 있다. 이러한 종류의 장치는 "클러스터 툴(cluster tool)" 또는 "클러스터형 시스템" 등으로 지칭될 수 있다.
[0056] 일반적으로, 클러스터 툴은, 기판 중심-발견 및 배향, 탈기, 어닐링, 증착, 및/또는 에칭을 포함하는 다양한 기능들을 수행하는 다수의 챔버들을 포함하는 모듈러(modular) 시스템이다. 하나 이상의 실시예들에 따르면, 클러스터 툴은, 적어도 제1 챔버 및 중앙 이송 챔버를 포함한다. 중앙 이송 챔버는, 로드 록 챔버들과 프로세싱 챔버들 사이에서 그리고 이들 간에서 기판들을 셔틀링(shuttle)할 수 있는 로봇을 하우징(house)할 수 있다. 이송 챔버는 통상적으로, 진공 조건에서 유지되고, 기판들을, 하나의 챔버로부터 다른 챔버로, 그리고/또는 클러스터 툴의 전방 단부에 포지셔닝된(positioned) 로드 록 챔버로 셔틀링하기 위한 중간 스테이지를 제공한다. 본 개시내용에 대해 적응될 수 있는 2개의 잘-알려진 클러스터 툴들은 Centura® 및 Endura®이고, 이들 둘 모두는, 캘리포니아 주 Santa Clara의 Applied Materials, Inc.로부터 입수가능하다. 하지만, 챔버들의 정확한 어레인지먼트(arrangement) 및 조합은, 본원에서 설명되는 바와 같은 프로세스의 특정 단계들을 수행하는 목적들을 위해 변경될 수 있다. 사용될 수 있는 다른 프로세싱 챔버들은, 주기적 층 증착(CLD; cyclical layer deposition), 원자 층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 에칭, 사전-세정, 화학 세정, RTP와 같은 열 처리, 플라즈마 질화(nitridation), 탈기, 배향, 히드록실화(hydroxylation), 및 다른 기판 프로세스들을 포함하지만 이들로 제한되지 않는다. 클러스터 툴 상의 챔버에서 프로세스들을 수행함으로써, 대기 불순물들에 의한 기판의 표면 오염이, 후속 막을 증착하기 전의 산화 없이, 회피될 수 있다.
[0057] 하나 이상의 실시예들에 따르면, 기판은 지속적으로 진공 또는 "로드 록" 조건들 하에 있고, 하나의 챔버로부터 다음 챔버로 이동될 때, 주변 공기에 노출되지 않는다. 따라서, 이송 챔버들은 진공 하에 있고, 진공 압력 하에서 "펌핑 다운(pump down)"된다. 불활성 가스들이 프로세싱 챔버들 또는 이송 챔버들에 존재할 수 있다. 일부 실시예들에서, 불활성 가스는, 반응물들의 일부 또는 전부를 제거하기 위해, 퍼지(purge) 가스로서 사용된다. 하나 이상의 실시예들에 따르면, 퍼지 가스는, 반응물들이 증착 챔버로부터 이송 챔버로 그리고/또는 부가적인 프로세싱 챔버로 이동하는 것을 방지하기 위해, 증착 챔버의 출구에서 주입된다. 따라서, 불활성 가스의 유동은 챔버의 출구에서 커튼을 형성한다.
[0058] 기판은, 단일 기판이 로딩되고, 프로세싱되고, 그리고 다른 기판이 프로세싱되기 전에 언로딩되는, 단일 기판 증착 챔버들에서 프로세싱될 수 있다. 기판은 또한, 다수의 기판이 챔버의 제1 부분 내로 개별적으로 로딩되고, 챔버를 통해 이동하고, 그리고 챔버의 제2 부분으로부터 언로딩되는, 컨베이어 시스템과 유사하게, 연속적인 방식으로 프로세싱될 수 있다. 챔버 및 연관된 컨베이어 시스템의 형상은 직선 경로 또는 곡선 경로를 형성할 수 있다. 부가적으로, 프로세싱 챔버는, 다수의 기판들이 중심 축을 중심으로 이동되고 그리고 캐러셀(carousel) 경로 전반에 걸쳐 증착, 에칭, 어닐링, 세정 등의 프로세스들에 노출되는 캐러셀일 수 있다.
[0059] 프로세싱 동안, 기판은 가열 또는 냉각될 수 있다. 그러한 가열 또는 냉각은, 기판 지지부의 온도를 변화시키는 것 및 가열된 또는 냉각된 가스들을 기판 표면으로 유동시키는 것을 포함하는(그러나 이에 제한되지 않음) 임의의 적절한 수단에 의해 달성될 수 있다. 일부 실시예들에서, 기판 지지부는, 기판 온도를 전도식으로(conductively) 변화시키도록 제어될 수 있는 가열기/냉각기를 포함한다. 하나 이상의 실시예들에서, 이용되는 가스들(반응성 가스들 또는 불활성 가스들)은, 기판 온도를 국부적으로 변화시키도록 가열 또는 냉각된다. 일부 실시예들에서, 가열기/냉각기는, 기판 온도를 대류식으로(convectively) 변화시키기 위해, 챔버 내에서 기판 표면에 인접하게 포지셔닝된다.
[0060] 기판은 또한, 프로세싱 동안, 고정식일 수 있거나 또는 회전될 수 있다. 회전되는 기판은, 연속적으로 또는 불연속적인 단계들로 회전될 수 있다. 예컨대, 기판은 전체 프로세스 전반에 걸쳐 회전될 수 있거나, 또는 기판은, 상이한 반응성 또는 퍼지 가스들에 대한 노출들 사이에서 작은 양만큼 회전될 수 있다. (연속적으로 또는 단계들로) 프로세싱 동안 기판을 회전시키는 것은, 예컨대, 가스 유동 기하학적 구조들에서의 국부적인 변동성의 영향을 최소화함으로써, 더 균일한 증착 또는 에칭을 생성하는 것을 도울 수 있다.
[0061] 원자 층 증착 타입 챔버들에서, 기판은, 공간적으로 또는 시간적으로 분리된 프로세스들에서 제1 및 제2 전구체들에 노출될 수 있다. 시간적(temporal) ALD는, 제1 전구체가 챔버 내로 유동하여 표면과 반응하는 전통적인 프로세스이다. 제2 전구체를 유동시키기 전에, 제1 전구체가 챔버로부터 퍼지된다. 공간적 ALD에서, 제1 및 제2 전구체들 둘 모두가 동시에 챔버로 유동되지만, 전구체들의 혼합을 방지하는 영역이 유동들 사이에 존재하도록 공간적으로 분리된다. 공간적 ALD에서, 기판이 가스 분배 플레이트에 대해 이동되거나, 또는 그 반대도 가능하다.
[0062] 방법들의 부분들 중 하나 이상이 하나의 챔버에서 발생하는 실시예들에서, 프로세스는 공간적 ALD 프로세스일 수 있다. 위에서 설명된 화학물들 중 하나 이상이 호환가능하지 않을 수 있지만(즉, 챔버 상에서의 증착 및/또는 기판 표면 상에서가 아닌 반응을 초래함), 공간적 분리는 시약들이 가스 상에서 서로에 노출되지 않는다는 것을 보장한다. 예컨대, 시간적 ALD는 증착 챔버를 퍼지하는 것을 수반한다. 그러나, 실제로, 추가의 시약을 유동시키기 전에 과잉 시약을 챔버로부터 퍼지하는 것은 때때로 불가능하다. 따라서, 챔버 내의 임의의 남아있는 시약이 반응할 수 있다. 공간적 분리를 이용하면, 과잉 시약이 퍼지될 필요가 없으며, 교차-오염이 제한된다. 또한, 챔버를 퍼지하기 위해서는 많은 시간이 사용될 수 있으며, 따라서, 퍼지 단계를 제거함으로써 스루풋이 증가될 수 있다.
[0063] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명되는 특정 피쳐, 구조, 재료, 또는 특징이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서의 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 피쳐들, 구조들, 재료들, 또는 특징들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0064] 본원에서의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시하는 것임이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 이루어질 수 있음이 당업자에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 그 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (15)

  1. 텅스텐 함유 막을 형성하는 방법으로서,
    산화물 표면을 갖는 기판을 제공하는 단계;
    상기 산화물 표면 상에 붕소 시드(seed) 층을 형성하는 단계;
    상기 붕소 시드 층 상에 텅스텐 개시(initiation) 층을 형성하는 단계; 및
    상기 텅스텐 개시 층 상에 텅스텐 함유 막을 형성하는 단계를 포함하는, 텅스텐 함유 막을 형성하는 방법.
  2. 제1항에 있어서,
    상기 붕소 시드 층은, 약 10 Å 내지 약 100 Å의 범위 내의 두께를 갖는, 텅스텐 함유 막을 형성하는 방법.
  3. 제1항에 있어서,
    상기 붕소 시드 층을 형성하는 단계는, B2H6 및 H2를 포함하는 반응성 가스에 상기 산화물 표면을 노출시키는 단계를 포함하는, 텅스텐 함유 막을 형성하는 방법.
  4. 제3항에 있어서,
    상기 붕소 시드 층은 PECVD 프로세스에 의해 증착되고,
    상기 반응성 가스는 Ar을 더 포함하고,
    상기 PECVD 프로세스는, 약 2 내지 약 10 Torr의 범위 내의 압력에서 약 1000 와트보다 작은 전력을 이용한 RF 플라즈마를 포함하는, 텅스텐 함유 막을 형성하는 방법.
  5. 제1항에 있어서,
    상기 텅스텐 개시 층을 형성하는 단계는, 약 2 내지 약 10 Torr의 범위 내의 압력에서 약 1000 와트보다 작은 전력을 이용한 RF 플라즈마를 포함하는 PECVD 프로세스에서, WF6, H2, 및 Ar을 포함하는 반응성 가스에 상기 붕소 시드 층을 노출시키는 단계를 포함하는, 텅스텐 함유 막을 형성하는 방법.
  6. 제5항에 있어서,
    상기 반응성 가스 내의 H2 및 WF6은 약 20:1의 비로 존재하는, 텅스텐 함유 막을 형성하는 방법.
  7. 제5항에 있어서,
    상기 텅스텐 개시 층은, 약 10 Å 내지 약 100 Å의 범위 내의 두께를 갖는, 텅스텐 함유 막을 형성하는 방법.
  8. 제5항에 있어서,
    상기 텅스텐 개시 층은 실질적으로 순수한 텅스텐을 포함하는, 텅스텐 함유 막을 형성하는 방법.
  9. 제1항에 있어서,
    상기 붕소 시드 층 및 상기 텅스텐 개시 층은 약 300 Å보다 작은 결합된 두께를 갖는, 텅스텐 함유 막을 형성하는 방법.
  10. 제1항에 있어서,
    상기 텅스텐 함유 막은 텅스텐 탄화물을 포함하고,
    텅스텐 탄화물 막을 형성하는 것은, 약 2 내지 약 10 Torr의 범위 내의 압력에서 약 1000 와트보다 작은 전력을 이용한 RF 플라즈마를 포함하는 PECVD 프로세스에서, WF6, H2, 및 C3H6을 포함하는 반응성 가스에 상기 텅스텐 개시 층을 노출시키는 것을 포함하는, 텅스텐 함유 막을 형성하는 방법.
  11. 제10항에 있어서,
    상기 반응성 가스 내의 C3H6은, 약 2 초 내지 약 10 초의 범위 내의 시간에 걸쳐, 미리결정된 최종 유량(flow rate)으로 램핑 업(ramp up)되는, 텅스텐 함유 막을 형성하는 방법.
  12. 제10항에 있어서,
    상기 텅스텐 탄화물 막은 약 8000 Å보다 큰 두께를 갖는, 텅스텐 함유 막을 형성하는 방법.
  13. 스택(stack)으로서,
    산화물 표면을 갖는 기판;
    상기 산화물 표면 상의 붕소 시드 층 ― 상기 붕소 시드 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 가짐 ―;
    상기 붕소 시드 층 상의 선택적 텅스텐 개시 층 ― 상기 텅스텐 개시 층은, 약 10 Å 내지 약 200 Å의 범위 내의 두께를 가짐 ―; 및
    상기 붕소 시드 층 또는 상기 선택적 텅스텐 개시 층 상의 텅스텐 함유 막을 포함하며,
    상기 텅스텐 함유 막은 약 2000 Å보다 큰 두께를 갖는, 스택.
  14. 제13항에 있어서,
    상기 붕소 시드 층 및 상기 텅스텐 개시 층은 약 150 Å보다 작은 결합된 두께를 갖는, 스택.
  15. 제13항에 있어서,
    상기 붕소 시드 층은 약 50 Å의 두께를 갖고, 상기 텅스텐 개시 층은 약 50 Å의 두께를 갖고, 그리고 상기 텅스텐 함유 막은 약 8000 Å보다 큰 두께를 갖는, 스택.
KR1020187023514A 2016-01-16 2017-01-13 Pecvd 텅스텐 함유 하드마스크 막들 및 그 제조 방법들 Active KR102710609B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662279741P 2016-01-16 2016-01-16
US62/279,741 2016-01-16
PCT/US2017/013467 WO2017123967A1 (en) 2016-01-16 2017-01-13 Pecvd tungsten containing hardmask films and methods of making

Publications (2)

Publication Number Publication Date
KR20180095946A true KR20180095946A (ko) 2018-08-28
KR102710609B1 KR102710609B1 (ko) 2024-09-25

Family

ID=59311911

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187023514A Active KR102710609B1 (ko) 2016-01-16 2017-01-13 Pecvd 텅스텐 함유 하드마스크 막들 및 그 제조 방법들

Country Status (5)

Country Link
US (2) US10529568B2 (ko)
KR (1) KR102710609B1 (ko)
CN (2) CN108463870B (ko)
TW (1) TWI720106B (ko)
WO (1) WO2017123967A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI720106B (zh) * 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法
JP6632470B2 (ja) * 2016-05-24 2020-01-22 東京エレクトロン株式会社 カーボン膜の成膜方法および成膜装置
US10312137B2 (en) * 2016-06-07 2019-06-04 Applied Materials, Inc. Hardmask layer for 3D NAND staircase structure in semiconductor applications
US10453744B2 (en) 2016-11-23 2019-10-22 Entegris, Inc. Low temperature molybdenum film deposition utilizing boron nucleation layers
KR102557334B1 (ko) * 2017-02-01 2023-07-18 어플라이드 머티어리얼스, 인코포레이티드 하드마스크 적용들을 위한 붕소 도핑 텅스텐 탄화물
JP7221879B2 (ja) * 2017-05-12 2023-02-14 アプライド マテリアルズ インコーポレイテッド 基板及びチャンバ部品上への金属ケイ素化合物層の堆積
JP7609636B2 (ja) * 2017-08-14 2025-01-07 ラム リサーチ コーポレーション ３次元垂直ｎａｎｄワード線用の金属充填プロセス
TWI713961B (zh) * 2018-01-15 2020-12-21 美商應用材料股份有限公司 針對碳化鎢膜改善附著及缺陷之技術
SG11202007853RA (en) * 2018-03-01 2020-09-29 Applied Materials Inc Systems and methods of formation of a metal hardmask in device fabrication
CN108411266B (zh) * 2018-04-04 2020-04-28 中国航发北京航空材料研究院 一种金属表面生长金属碳化物的方法
WO2019204382A1 (en) * 2018-04-20 2019-10-24 Entegris, Inc. Low temperature molybdenum film depositon utilizing boron nucleation layers
GB201813368D0 (en) 2018-08-16 2018-10-03 Lam Res Ag Etchant composition
US12002679B2 (en) 2019-04-11 2024-06-04 Lam Research Corporation High step coverage tungsten deposition
KR20210158419A (ko) 2019-05-22 2021-12-30 램 리써치 코포레이션 핵생성-프리 텅스텐 증착
CN114269963A (zh) 2019-08-12 2022-04-01 朗姆研究公司 钨沉积
KR20220099116A (ko) * 2019-11-12 2022-07-12 어플라이드 머티어리얼스, 인코포레이티드 감소된 수소 증착 프로세스들
US12077852B2 (en) * 2021-04-26 2024-09-03 Applied Materials, Inc. Metal-doped boron films
US20240266185A1 (en) * 2023-02-07 2024-08-08 Applied Materials, Inc. Selective etching of silicon-containing material relative to metal-doped boron films

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050031786A1 (en) * 2001-05-22 2005-02-10 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
KR100785534B1 (ko) * 2003-03-07 2007-12-12 동경 엘렉트론 주식회사 텅스텐막의 형성 방법
US20140154883A1 (en) * 2009-04-16 2014-06-05 Lam Research Corporation Tungsten nucleation process to enable low resistivity tungsten feature fill

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996015550A1 (en) 1994-11-10 1996-05-23 Lawrence Semiconductor Research Laboratory, Inc. Silicon-germanium-carbon compositions and processes thereof
US6331483B1 (en) * 1998-12-18 2001-12-18 Tokyo Electron Limited Method of film-forming of tungsten
EA003063B1 (ru) * 1999-02-11 2002-12-26 Хардид Лимитед Карбидовольфрамовые покрытия и способ их изготовления
US7101795B1 (en) * 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
EP1219725B1 (en) * 2000-12-28 2005-08-17 AMI Semiconductor Belgium BVBA Method for tungsten chemical vapor deposition on a semiconductor substrate
US6955986B2 (en) * 2003-03-27 2005-10-18 Asm International N.V. Atomic layer deposition methods for forming a multi-layer adhesion-barrier layer for integrated circuits
US7074527B2 (en) 2003-09-23 2006-07-11 Freescale Semiconductor, Inc. Method for fabricating a mask using a hardmask and method for making a semiconductor device using the same
US7015113B2 (en) * 2004-04-01 2006-03-21 Micron Technology, Inc. Methods of forming trench isolation regions
KR100669141B1 (ko) 2005-01-17 2007-01-15 삼성전자주식회사 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법
JP4607645B2 (ja) * 2005-04-04 2011-01-05 株式会社東芝 半導体装置及びその製造方法
KR100735520B1 (ko) 2005-09-23 2007-07-04 삼성전자주식회사 텅스텐 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법
KR100713925B1 (ko) 2005-12-28 2007-05-07 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR100939777B1 (ko) 2007-11-30 2010-01-29 주식회사 하이닉스반도체 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법
US8053365B2 (en) * 2007-12-21 2011-11-08 Novellus Systems, Inc. Methods for forming all tungsten contacts and lines
US20120142172A1 (en) * 2010-03-25 2012-06-07 Keith Fox Pecvd deposition of smooth polysilicon films
FR2972304A1 (fr) * 2011-03-02 2012-09-07 Commissariat Energie Atomique Batterie avec gestion individuelle des cellules
JP5829926B2 (ja) 2011-07-06 2015-12-09 東京エレクトロン株式会社 タングステン膜の成膜方法
TWI602283B (zh) * 2012-03-27 2017-10-11 諾發系統有限公司 鎢特徵部塡充
US9034760B2 (en) * 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
CN103474393B (zh) * 2013-09-11 2015-07-08 华进半导体封装先导技术研发中心有限公司 免cmp的电镀面铜去除及阻挡层复用的工艺方法
JP6336866B2 (ja) * 2013-10-23 2018-06-06 株式会社日立国際電気 半導体デバイスの製造方法、基板処理装置およびプログラム
CN104979291A (zh) * 2014-04-10 2015-10-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
TWI720106B (zh) * 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050031786A1 (en) * 2001-05-22 2005-02-10 Novellus Systems, Inc. Method for reducing tungsten film roughness and improving step coverage
KR100785534B1 (ko) * 2003-03-07 2007-12-12 동경 엘렉트론 주식회사 텅스텐막의 형성 방법
US20140154883A1 (en) * 2009-04-16 2014-06-05 Lam Research Corporation Tungsten nucleation process to enable low resistivity tungsten feature fill

Also Published As

Publication number Publication date
CN108463870A (zh) 2018-08-28
WO2017123967A1 (en) 2017-07-20
US11594415B2 (en) 2023-02-28
KR102710609B1 (ko) 2024-09-25
US10529568B2 (en) 2020-01-07
CN116313773A (zh) 2023-06-23
US20200075333A1 (en) 2020-03-05
TWI720106B (zh) 2021-03-01
TW201736629A (zh) 2017-10-16
US20170207087A1 (en) 2017-07-20
CN108463870B (zh) 2023-03-28

Similar Documents

Publication Publication Date Title
US11594415B2 (en) PECVD tungsten containing hardmask films and methods of making
US10319604B2 (en) Methods for self-aligned patterning
US9978685B2 (en) Conformal amorphous silicon as nucleation layer for W ALD process
US10319624B2 (en) Oxidative volumetric expansion of metals and metal containing compounds
CN112640047A (zh) 选择性氧化铝膜沉积
US10014185B1 (en) Selective etch of metal nitride films
WO2018098027A1 (en) Selective deposition of aluminum oxide on metal surfaces
TW201327672A (zh) 乾蝕刻製程
CN111052346A (zh) 自对准高深宽比结构及制作方法
US10957532B2 (en) Method and apparatus for deposition of low-k films
US10854511B2 (en) Methods of lowering wordline resistance
US10755947B2 (en) Methods of increasing selectivity for selective etch processes
US12387927B2 (en) Deposition of boron films
US11367614B2 (en) Surface roughness for flowable CVD film
US20220375747A1 (en) Flowable CVD Film Defect Reduction
KR20250095685A (ko) 환원성 플라즈마를 이용한 유전체 막 표면 복원

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20180814

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20220113

Comment text: Request for Examination of Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20240117

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20240819

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20240923

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20240923

End annual number: 3

Start annual number: 1

PG1601 Publication of registration