[go: up one dir, main page]

KR20180129734A - Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same - Google Patents

Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same Download PDF

Info

Publication number
KR20180129734A
KR20180129734A KR1020180149307A KR20180149307A KR20180129734A KR 20180129734 A KR20180129734 A KR 20180129734A KR 1020180149307 A KR1020180149307 A KR 1020180149307A KR 20180149307 A KR20180149307 A KR 20180149307A KR 20180129734 A KR20180129734 A KR 20180129734A
Authority
KR
South Korea
Prior art keywords
ceramic body
ceramic
distance
external electrode
external
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020180149307A
Other languages
Korean (ko)
Inventor
정해석
김형준
이병화
박민철
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020180149307A priority Critical patent/KR20180129734A/en
Publication of KR20180129734A publication Critical patent/KR20180129734A/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/005—Electrodes
    • H01G4/012—Form of non-self-supporting electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

The present invention provides a multi-layered ceramic electronic component. The multi-layered ceramic electronic component includes: a ceramic body having a plurality of dielectric layers stacked therein; first and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic body and exposed through one surface of the ceramic body; and first and second external electrodes formed on one surface of the ceramic body and electrically connected to the first and second internal electrodes through exposed portions of the first and second internal electrodes, respectively. The ratio of the area of the first or second external electrode to the area of one surface of the ceramic body is 10 to 40%.

Description

적층 세라믹 전자부품 및 그 제조방법 {Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same}TECHNICAL FIELD [0001] The present invention relates to a multilayer ceramic electronic component,

본 발명은 적층 세라믹 전자부품 및 그 제조방법에 관한 것이다.The present invention relates to a multilayer ceramic electronic component and a manufacturing method thereof.

세라믹 재료를 사용하는 전자부품으로 커패시터, 인턱터, 압전 소자, 바리스터 또는 서미스터 등이 있다.Electronic components using ceramic materials include capacitors, inductors, piezoelectric elements, varistors or thermistors.

이러한 세라믹 전자부품 중 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 소형이면서 고용량이 보장되고 실장이 용이한 장점을 갖는다.Among these ceramic electronic components, a multi-layered ceramic capacitor (MLCC) has advantages of small size, high capacity and easy mounting.

이러한 적층 세라믹 커패시터는 컴퓨터, 개인 휴대용 단말기(PDA: Personal Digital Assistants) 또는 휴대폰 등 여러 전자제품의 회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서이며, 사용되는 용도 및 용량에 따라 다양한 크기와 적층 형태를 가진다.Such a multilayer ceramic capacitor is a chip-type capacitor that is mounted on a circuit board of various electronic products such as a computer, a personal digital assistant (PDA), or a mobile phone and plays an important role in charging or discharging electricity. And have various sizes and laminated shapes.

특히, 최근에는 전자제품이 소형화됨에 따라 이러한 전자제품에 사용되는 적층 세라믹 커패시터도 초소형화 및 초고용량화가 요구되고 있다.Particularly, with the recent miniaturization of electronic products, multilayer ceramic capacitors used in such electronic products are required to be miniaturized and have a high capacity.

이에 제품의 초소형화를 위해 유전체층 및 내부전극의 두께를 얇게 하고, 초고용량화를 위해서 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있다.In order to miniaturize the product, a multilayer ceramic capacitor in which a large number of dielectric layers are laminated is manufactured to reduce the thickness of the dielectric layer and the internal electrode.

한편, 외부전극이 모두 하면에 위치하는 적층 세라믹 커패시터가 있는데, 이러한 구조의 적층 세라믹 커패시터는 실장 밀도 및 용량이 우수하고 ESL이 낮은 장점을 가지지만, 고착강도가 낮고 적층체의 일면이 휘어지면서 크랙(crack)이 발생하기 쉬운 단점이 있다.On the other hand, there is a multilayer ceramic capacitor in which the external electrodes are all located on the lower surface. The multilayer ceramic capacitor having such a structure has the advantages of excellent mounting density and capacity and low ESL. However, since the bonding strength is low and one side of the multilayer body is bent there is a drawback that cracks tend to occur.

당 기술분야에서는, 하면 전극을 사용하는 적층 세라믹 커패시터의 고착강도를 높이고 휨 크랙을 방지할 수 있는 새로운 방안이 요구되어 왔다.There is a need in the art for a new method of increasing the bonding strength of a multilayer ceramic capacitor using a lower electrode and preventing flexural cracks.

본 발명의 일 측면은, 복수의 유전체층이 적층된 세라믹 소체; 상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 일면을 통해 노출되는 제1 및 제2 내부전극; 및 상기 세라믹 소체의 일면에 형성되며, 상기 제1 및 제2 내부전극의 노출부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며, 상기 세라믹 소체의 일면의 넓이에 대한 상기 제1 또는 제2 외부전극의 넓이의 비가 10 내지 40 %인 적층 세라믹 전자부품을 제공한다.According to an aspect of the present invention, there is provided a plasma processing apparatus comprising: a ceramic body having a plurality of dielectric layers stacked; First and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic body and exposed through one surface of the ceramic body; First and second external electrodes formed on one surface of the ceramic body and electrically connected to the first and second internal electrodes through exposed portions of the first and second internal electrodes, respectively; Wherein the ratio of the width of the first or second external electrode to the width of one surface of the ceramic body is 10 to 40%.

본 발명의 다른 측면은, 상기 세라믹 소체의 일면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %일 수 있다.Another aspect of the present invention is that the ratio of the distance between the first or second outer electrode and the tip of the ceramic body to the length of one side of the ceramic body is 4 to 18%.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극의 넓이는 동일할 수 있다.In one embodiment of the present invention, the widths of the first and second external electrodes may be the same.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극의 넓이는 상이할 수 있다.In one embodiment of the present invention, the widths of the first and second external electrodes may be different.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일할 수 있다.In an embodiment of the present invention, the gap between the first external electrode and one end of the ceramic body may be equal to the interval between the second external electrode and the opposite end of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이할 수 있다.In an embodiment of the present invention, the gap between the first external electrode and one side tip of the ceramic body may be different from the gap between the second external electrode and the opposing tip of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되어 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes may be formed to be deflected toward one side with respect to the longitudinal direction of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성될 수 있다.In one embodiment of the present invention, the first and second external electrodes may be formed symmetrically to the center of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 모든 마진부가 동일한 폭으로 형성될 수 있다.In one embodiment of the present invention, the first and second outer electrodes may be formed so that all the marginal portions of the ceramic body are of the same width.

본 발명의 다른 측면은, 제1 및 제2 세라믹 시트의 적어도 일면에 제1 및 제2 내부전극막을 형성하는 단계; 상기 제1 및 제2 내부전극막이 각각 형성된 상기 제1 및 제2 세라믹 시트를 교대로 적층하여 적층체를 형성하는 단계; 상기 적층체를 소성하는 단계; 및 상기 적층체의 양측 면에 상기 제1 및 제2 내부전극막과 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며, 상기 세라믹 소체의 일면의 넓이에 대한 상기 제1 또는 제2 외부전극의 넓이의 비가 10 내지 40 %이 되도록 하는 적층 세라믹 전자부품 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming first and second internal electrode films on at least one surface of first and second ceramic sheets; Forming a laminate by alternately laminating the first and second ceramic sheets on which the first and second internal electrode films are formed, respectively; Firing the laminate; And forming first and second external electrodes on both sides of the laminate so as to be electrically connected to the first and second internal electrode films; Wherein the ratio of the width of the first or second external electrode to the width of one surface of the ceramic body is 10 to 40%.

본 발명의 또 다른 측면은, 상기 세라믹 소체의 일면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %가 되도록 조절할 수 있다.Another aspect of the present invention is that the ratio of the distance between the first external electrode and the second external electrode to the length of one surface of the ceramic body and the tip end of the ceramic body is 4 to 18%.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 제2 외부전극은 서로 넓이가 동일하게 형성할 수 있다.In one embodiment of the present invention, the first outer electrode and the second outer electrode may be formed to have the same width.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 제2 외부전극은 서로 넓이가 상이하게 형성할 수 있다.In one embodiment of the present invention, the first outer electrode and the second outer electrode may be formed to have different widths from each other.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일하게 형성할 수 있다.In an embodiment of the present invention, the gap between the first outer electrode and one end of the ceramic body may be equal to the interval between the second outer electrode and the opposite end of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이하게 형성할 수 있다.In an embodiment of the present invention, the gap between the first external electrode and one end of the ceramic body may be different from the gap between the second external electrode and the opposite end of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되게 형성할 수 있다.In one embodiment of the present invention, the first and second external electrodes may be formed to be biased toward one side with respect to the longitudinal direction of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성할 수 있다.In one embodiment of the present invention, the first and second external electrodes may be symmetrically formed at the center of the ceramic body.

본 발명의 일 실시 예에서, 상기 제1 및 제2 외부전극은 상기 세라믹 소체의 모든 마진부가 동일한 폭이 되도록 형성할 수 있다.In one embodiment of the present invention, the first and second external electrodes may be formed such that all marginal portions of the ceramic body are the same width.

본 발명의 일 실시 예에 따르면, 외부전극의 크기를 조절함으로써, 하면 구조의 적층 세라믹 전자부품의 고착강도를 높이고 휨 크랙을 방지할 수 있는 효과가 있다.According to one embodiment of the present invention, by adjusting the size of the external electrode, it is possible to increase the bonding strength of the multilayer ceramic electronic component having the bottom structure and to prevent the bending crack.

도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 개략적인 구조를 나타낸 사시도이다.
도 2는 도 1의 분해사시도이다.
도 3은 도 1의 제1 내부전극과 제1 외부전극의 결합 구조를 나타낸 단면도이다.
도 4는 도 1 중 제2 내부전극과 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 5는 도 1의 제1 및 제2 내부전극과 제1 및 제2 외부전극의 결합 구조를 나타낸 단면도이다.
도 6은 도 1의 정면도이다.1 is a perspective view showing a schematic structure of a multilayer ceramic capacitor according to an embodiment of the present invention.
2 is an exploded perspective view of FIG.
3 is a cross-sectional view illustrating a coupling structure of the first internal electrode and the first external electrode of FIG.
4 is a cross-sectional view illustrating a coupling structure of a second internal electrode and a second external electrode in FIG. 1;
5 is a cross-sectional view showing a coupling structure of the first and second internal electrodes and the first and second external electrodes of FIG. 1;
6 is a front view of Fig.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.However, the embodiments of the present invention can be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below.

또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.Further, the embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art.

따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소를 나타낸다.Therefore, the shapes and sizes of the elements in the drawings and the like can be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings denote the same elements.

*또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.The same reference numerals are used throughout the drawings for portions having similar functions and functions.

덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In addition, to include an element throughout the specification does not exclude other elements unless specifically stated otherwise, but may include other elements.

본 발명은 세라믹 전자부품에 관한 것으로, 본 발명의 일 실시 형태에 따른 세라믹 전자부품은 적층 세라믹 커패시터, 인덕터, 압전체 소자, 바리스터, 칩 저항 또는 서미스터 등이 있으며, 하기에서는 세라믹 전자제품의 일 예로서 적층 세라믹 커패시터에 관하여 설명한다.The present invention relates to a ceramic electronic component, and a ceramic electronic component according to an embodiment of the present invention includes a multilayer ceramic capacitor, an inductor, a piezoelectric element, a varistor, a chip resistor or a thermistor, The multilayer ceramic capacitor will be described.

또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 소체에 외부전극이 형성된 방향을 정 방향이라 설정하며, 내부전극의 장 측면을 따르는 방향을 좌우 방향으로 설정하여 설명하기로 한다.In the present embodiment, for convenience of explanation, the direction in which the external electrodes are formed on the ceramic body is set as the forward direction, and the direction along the longitudinal side of the internal electrodes is set as the left and right directions.

도 1 내지 도 6을 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(1)는, 복수의 유전체층이 적층된 세라믹 소체(10)와; 세라믹 소체(10) 내에서 복수의 유전체층의 적어도 일면에 형성되며, 세라믹 소체(10)의 일면을 통해 노출되는 제1 및 제2 내부전극(21, 22)과; 세라믹 소체(10)의 일면에 형성되며, 제1 및 제2 내부전극(21, 22)의 노출부를 통해 제1 및 제2 내부전극(21, 22)과 각각 전기적으로 연결된 제1 및 제2 외부전극(31, 32); 을 포함한다.1 to 6, a multilayer ceramic capacitor 1 according to the present embodiment includes: a ceramic body 10 having a plurality of dielectric layers stacked; First and second internal electrodes (21, 22) formed on at least one surface of a plurality of dielectric layers in the ceramic body (10) and exposed through one surface of the ceramic body (10); The first and second internal electrodes 21 and 22 are electrically connected to the first and second internal electrodes 21 and 22 through exposed portions of the first and second internal electrodes 21 and 22, Electrodes 31 and 32; .

이때, 제1 및 제2 외부전극(31, 32)이 형성된 세라믹 소체(10)의 정 방향의 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비는 10 내지 40 %로 설정할 수 있다.At this time, the ratio of the width of the first or second external electrodes 31 and 32 to the width of the side surface of the ceramic body 10 in which the first and second external electrodes 31 and 32 are formed is 10 to 40 % Can be set.

이러한 수치에 대해서는 하기에서 구체적인 실시 예와 비교 예를 통해 더 상세히 설명하기로 한다.These numerical values will be described in more detail below with reference to concrete examples and comparative examples.

본 실시 형태의 적층 세라믹 커패시터는 2 단자 수직 적층형 커패시터일 수 있다.The multilayer ceramic capacitor of the present embodiment may be a two-terminal vertical stacked capacitor.

"2 단자(2-terminal)"는 커패시터의 단자로서 2 개의 단자가 회로기판에 접속됨을 의미하며, "수직 적층형(vertically laminated or vertical multilayer)"은 커패시터 내의 적층된 내부전극이 회로기판의 실장 영역 면에 수직으로 배치되는 것을 의미한다."2-terminal" means a terminal of a capacitor, meaning that two terminals are connected to the circuit board. "Vertically laminated or vertical multilayer" means that the stacked internal electrodes in the capacitor Plane perpendicular to the plane.

이러한 구조에 따라, 제1 및 제2 내부전극(21, 22)은 세라믹 소체(10)의 정 방향의 측면을 통해 노출되도록 연장 형성된 제1 및 제2 리드부(23, 24)를 각각 가질 수 있다.According to this structure, the first and second internal electrodes 21 and 22 can have the first and second lead portions 23 and 24 extended to be exposed through the right side surface of the ceramic body 10, respectively have.

즉, 세라믹 소체(10)의 정 방향의 측면에 형성된 제1 및 제2 외부전극(31, 32)은 제1 및 제2 리드부(23, 24)의 노출된 부분에 접속하여 이를 통해 제1 및 제2 내부전극(21, 22)과 각각 전기적으로 연결될 수 있다.That is, the first and second external electrodes 31 and 32 formed on the right side surface of the ceramic body 10 are connected to the exposed portions of the first and second lead portions 23 and 24, And the second internal electrodes 21 and 22, respectively.

세라믹 소체(10)는 복수의 유전체층을 적층하여 형성할 수 있다.The ceramic body 10 can be formed by laminating a plurality of dielectric layers.

이때, 세라믹 소체(10)를 구성하는 복수의 유전체층은 소결된 상태로서 인접하는 유전체층 간의 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.At this time, the plurality of dielectric layers constituting the ceramic body 10 may be integrated so that the boundary between the adjacent dielectric layers can not be confirmed in the sintered state.

또한, 세라믹 소체(10)는 그 형상에 특별히 제한은 없지만 일반적으로 직방체 형상일 수 있다.The shape of the ceramic body 10 is not particularly limited, but it may be generally a rectangular parallelepiped.

또한, 세라믹 소체(10)는 그 치수에 특별히 제한은 없으나, 예를 들어 0.6 mm × 0.3 mm 등의 크기로 구성하여 1.0 ㎌ 이상의 고용량을 갖는 적층 세라믹 커패시터(1)를 구성할 수 있다.The dimensions of the ceramic body 10 are not particularly limited. For example, the ceramic body 10 may have a size of 0.6 mm x 0.3 mm or the like to constitute a multilayer ceramic capacitor 1 having a high capacity of 1.0 ㎌ or more.

또한, 필요시 세라믹 소체(10)의 최외곽 면, 도면 상으로 상하면에는 소정 두께의 유전체 커버층(미도시)을 형성할 수 있다.A dielectric cover layer (not shown) having a predetermined thickness can be formed on the outermost surface of the ceramic body 10, as shown in FIG.

이러한 세라믹 소체(10)를 구성하는 유전체층은 세라믹 분말, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있다.The dielectric layer constituting the ceramic body 10 may include a ceramic powder, for example, a BaTiO 3 ceramic powder.

BaTiO3계 세라믹 분말은 BaTiO3에 Ca 또는 Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZ ry)O3 또는 Ba(Ti1-yZry)O3 등이 있을 수 있으며, 이에 한정되는 것은 아니다.BaTiO 3 based ceramic powder is 3 to Ca and Zr, etc., some employ the (Ba 1-x Ca x) BaTiO TiO 3, Ba (Ti 1-y Ca y) O 3, (Ba 1-x Ca x) (Ti 1-y Z r y ) O 3, or Ba (Ti 1-y Zr y ) O 3 , but the present invention is not limited thereto.

세라믹 분말의 평균 입경은 0.8 ㎛ 이하 일 수 있으며, 더 바람직하게는 0.05 내지 0.5 ㎛ 일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.The average particle diameter of the ceramic powder may be 0.8 탆 or less, more preferably 0.05 to 0.5 탆, but the present invention is not limited thereto.

유전체층은 필요시 세라믹 분말과 함께 전이금속 산화물이나 탄화물, 희토류 원소, 또는 Mg, Al 중에 적어도 하나를 더 포함할 수 있다.The dielectric layer may further include at least one of transition metal oxide, carbide, rare earth element, or Mg or Al together with a ceramic powder if necessary.

또한, 유전체층의 두께는 적층 세라믹 커패시터(1)의 용량 설계에 따라 임의로 변경할 수 있다.In addition, the thickness of the dielectric layer can be arbitrarily changed according to the capacity design of the multilayer ceramic capacitor 1.

본 실시 형태에서 유전체층의 두께는 각각 1.0 ㎛ 이하로 구성할 수 있으며, 바람직하게는 0.01 내지 1.0 ㎛이나, 본 발명이 이에 한정되는 것은 아니다.In the present embodiment, the thicknesses of the dielectric layers may be 1.0 μm or less, preferably 0.01 to 1.0 μm, but the present invention is not limited thereto.

제1 및 제2 내부전극(21, 22)은 도전성 금속을 포함하는 도전성 페이스트에 의하여 형성될 수 있다.The first and second internal electrodes 21 and 22 may be formed of a conductive paste containing a conductive metal.

이때, 도전성 금속은 Ni, Cu, Pd, 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.At this time, the conductive metal may be Ni, Cu, Pd, or an alloy thereof, but the present invention is not limited thereto.

이러한 제1 및 제2 내부전극(21, 22)은 유전체층을 형성하는 세라믹 그린시트 상에 스크린 인쇄법 또는 그라비아 인쇄법과 같은 인쇄법을 통하여 도전성 페이스트로 내부전극층을 인쇄하고, 이 내부전극층이 인쇄된 세라믹 그린시트를 번갈아가며 적층한 후 소성하여 세라믹 소체(10)로 형성할 수 있다.The first and second internal electrodes 21 and 22 are formed by printing an internal electrode layer with a conductive paste through a printing method such as a screen printing method or a gravure printing method on a ceramic green sheet forming a dielectric layer, The ceramic green sheets may be alternately stacked and then fired to form the ceramic green body 10.

따라서, 이렇게 제1 및 제2 내부전극(21, 22)이 중첩되는 영역에 의하여 정전용량을 형성하게 된다.Therefore, the electrostatic capacity is formed by the region where the first and second internal electrodes 21 and 22 overlap.

또한, 제1 및 제2 내부전극(21, 22)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 소체(10)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thickness of the first and second internal electrodes 21 and 22 may be determined depending on the application. For example, the thickness of the first and second internal electrodes 21 and 22 may be determined to be in the range of 0.2 to 1.0 탆 in consideration of the size of the ceramic body 10, The invention is not limited thereto.

위와 같이 유전체층에 제1 및 제2 내부전극(21, 22)을 형성할 때, 수분이나 도금액 등이 내부로 침투하는 것을 방지하며, 전기적인 단락을 방지하기 위해서 유전체층과 제1 및 제2 내부전극(21, 22) 사이에는 소정의 마진부를 남겨둔다.When the first and second internal electrodes 21 and 22 are formed on the dielectric layer as described above, moisture, a plating solution or the like is prevented from penetrating into the dielectric layer, and the dielectric layer, the first and second internal electrodes 21 and 22, A predetermined margin portion is left between the first and second projections 21 and 22.

이에 제1 및 제2 내부전극(21, 22)을 유전체층의 측면에 형성된 서로 다른 극성의 제1 및 제2 외부전극(31, 32)과 전기적으로 연결하기 위하여 제1 및 제2 내부전극(21, 22)의 일면에서 정 방향으로 유전체층의 마진부에 제1 및 제2 리드부(23, 24)를 형성할 수 있다.In order to electrically connect the first and second inner electrodes 21 and 22 to the first and second outer electrodes 31 and 32 having different polarities formed on the side surface of the dielectric layer, The first and second lead portions 23 and 24 can be formed in the margin portion of the dielectric layer in the positive direction on one side of the first and second lead portions 22 and 22.

제1 및 제2 리드부(23, 24)의 단부는 세라믹 소체(10)의 정 방향의 측면을 통해 노출되도록 할 수 있다.The end portions of the first and second lead portions 23 and 24 can be exposed through the right side surface of the ceramic body 10. [

이때, 제1 및 제2 리드부(23, 24)는 각각 서로 다른 극성을 나타내는 제1 및 제2 외부전극(31, 32)에만 각각 접속하기 위하여 서로 중첩되는 영역을 갖지 않아야 한다.At this time, the first and second lead portions 23 and 24 should not have overlapping regions for connecting to only the first and second external electrodes 31 and 32, respectively, having different polarities.

따라서, 제1 및 제2 리드부(23, 24)는 제1 및 제2 내부전극(21, 22)의 장 측면을 따라 좌우 방향으로 서로 어긋난 위치에 배치될 수 있다.Accordingly, the first and second lead portions 23 and 24 may be disposed at positions displaced from each other in the left-right direction along the long side surfaces of the first and second internal electrodes 21 and 22.

이때, 제1 및 제2 리드부(23, 24)의 폭은 바람직하게 서로 동일하게 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 필요시 제1 및 제2 리드부(23, 24)의 길이를 상이하게 구성할 수 있다.The widths of the first and second lead portions 23 and 24 may be equal to each other. However, the present invention is not limited thereto, and the first and second lead portions 23 and 24 may be formed as necessary. Can be configured differently.

또한, 제1 및 제2 리드부(23, 24)의 두께는 바람직하게 제1 및 제2 내부전극(21, 22)과 동일한 두께로 결정할 수 있다.The thicknesses of the first and second lead portions 23 and 24 can be preferably determined to be the same as those of the first and second internal electrodes 21 and 22.

예를 들어, 본 실시 형태에서는 제1 및 제2 내부전극(21, 22)의 두께가 0.2 내지 1.0 ㎛이므로, 제1 및 제2 리드부(23, 24)의 두께도 0.2 내지 1.0 ㎛로 결정할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.For example, in the present embodiment, since the thickness of the first and second internal electrodes 21 and 22 is 0.2 to 1.0 탆, the thickness of the first and second lead portions 23 and 24 is determined to be 0.2 to 1.0 탆 And the present invention is not limited thereto.

본 실시 형태에서, 제1 및 제2 외부전극(31, 32)은 세라믹 소체(10)의 정 방향의 측면에만 형성된다.In this embodiment, the first and second external electrodes 31 and 32 are formed only on the right side surface of the ceramic body 10. [

따라서, 전체적인 실장 면적이 좌우 외부전극이 형성되는 타 구조에 비해 상대적으로 감소 되므로 회로기판의 실장 밀도를 향상시킬 수 있다.Therefore, the mounting density of the circuit board can be improved because the overall mounting area is relatively reduced as compared with other structures in which the right and left external electrodes are formed.

이때, 더 바람직하게는 회로 기판의 실장 밀도가 더 향상되도록 제1 및 제2 내부전극(21, 22)이 제1 및 제2 외부전극(31, 32)이 형성된 방향에 대하여 수직인 방향을 따라 적층되도록 구성할 수 있다.More preferably, the first and second internal electrodes 21 and 22 are disposed along a direction perpendicular to the direction in which the first and second external electrodes 31 and 32 are formed so that the mounting density of the circuit board is further improved. It can be configured to be stacked.

앞서 설명한 바와 같이, 제1 및 제2 외부전극(31, 32)이 형성된 세라믹 소체(10)의 정 방향의 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비는 10 내지 40 %로 설정할 수 있다.As described above, the ratio of the widths of the first and second external electrodes 31 and 32 to the width of the right side surface of the ceramic body 10 in which the first and second external electrodes 31 and 32 are formed is 10 to 40%.

이때, 제1 및 제2 외부전극(31, 32)는 바람직하게 서로 동일한 넓이로 형성할 수 있으나, 본 발명은 이에 한정되는 것은 아니며, 상기 수치 범위를 만족시키는 내에서 서로 다른 넓이로 형성할 수 있다.In this case, the first and second external electrodes 31 and 32 may be formed to have the same width as each other, but the present invention is not limited thereto, and the first and second external electrodes 31 and 32 may be formed in different widths have.

또한, 고착강도를 높이고 휨 크랙을 방지하기 위해 세라믹 소체(10)의 일면의 길이(L)에 대한 제1 또는 제2 외부전극(31, 32)과 세라믹 소체(10)의 선단 사이의 간격(a)의 비는 4 내지 18 %로 조절될 수 있다.The distance L between the first external electrode 31 and the second external electrode 32 of the ceramic body 10 and the tip end of the ceramic body 10 in order to increase the bonding strength and prevent a flexural crack The ratio of a) can be adjusted to 4 to 18%.

이때, 제1 외부전극(31)과 세라믹 소체(10)의 일측 선단 사이의 간격은 제2 외부전극(32)과 세라믹 소체(10)의 대향하는 선단 사이의 간격과 동일하게 형성할 수 있으나, 본 발명은 이에 한정되는 것은 아니며, 상기 수치 범위를 만족시키는 내에서 양측 마진부의 간격을 다르게 형성할 수 있다.The gap between the first external electrode 31 and one end of the ceramic body 10 may be equal to the interval between the second external electrode 32 and the opposite end of the ceramic body 10. However, However, the present invention is not limited to this, and the interval between the marginal portions of both sides may be formed differently within the range of the numerical value.

즉, 제1 및 제2 외부전극(31, 32)은 세라믹 소체(10)의 중앙에 좌우 대칭으로 배치되거나, 필요시 세라믹 소체(10)의 좌우 길이 방향에 대해 한 쪽으로 편향되어 형성할 수 있다.That is, the first and second external electrodes 31 and 32 may be arranged symmetrically to the center of the ceramic body 10, or may be deflected to one side with respect to the longitudinal direction of the ceramic body 10 if necessary .

또한, 필요시 제1 및 제2 외부전극(31, 32)과 세라믹 소체(10)의 정 방향의 측면에 대한 상하좌우의 모든 마진부가 동일한 폭이 되도록 형성할 수 있다.If necessary, all the upper, lower, right, and left margin portions of the first and second outer electrodes 31 and 32 and the side surfaces of the ceramic body 10 in the forward direction can be formed to have the same width.

한편, 제1 및 제2 외부전극(31, 32)은 상하로 적층된 복수의 제1 및 제2 내부전극(21, 22)과 안정적으로 접속되기 위하여 세라믹 소체(10)와 대응하는 높이로 형성할 수 있다.The first and second external electrodes 31 and 32 are formed to have a height corresponding to the ceramic body 10 so as to be stably connected to the first and second internal electrodes 21 and 22 stacked up and down can do.

그러나, 본 발명이 이에 한정되는 것은 아니며 필요시 세라믹 소체(10)에 비해 높거나 낮게 형성할 수 있다.However, the present invention is not limited thereto, and it may be formed higher or lower than the ceramic body 10 if necessary.

또한, 제1 및 제2 외부전극(31, 32)은 도금액 침투를 방지하기 위해 제1 및 제2 리드부(23, 24)가 좌우 방향에 대해 그 중앙에 위치하도록 형성할 수 있다.The first and second external electrodes 31 and 32 may be formed so that the first and second lead portions 23 and 24 are positioned at the center of the first and second external electrodes 31 and 32 in the left and right directions to prevent penetration of the plating liquid.

본 출원인은 세라믹 소체(10)의 일 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비를 조절하여 고착강도를 높이면서 휨 크랙을 방지할 수 있는 범위를 확인하였다.The applicant of the present invention has confirmed the range in which the ratio of the width of the first or second external electrodes 31 and 32 to the width of one side of the ceramic body 10 is adjusted to increase the fixing strength and to prevent a flexural crack .

세라믹 소체(10)의 일 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 % 미만인 경우 고착강도가 저하될 수 있으며, 세라믹 소체(10)의 일 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 40 %를 초과하는 경우 제1 및 제2 외부전극(31, 32)이 형성되는 세라믹 소체(10) 일면의 마진부가 너무 작아져서 이로 인해 디라미네이션(delamination)이 발생하여 휨 크랙(crack)이 발생할 수 있는 것이다.If the ratio of the width of the first or second external electrodes 31 and 32 to the width of one side of the ceramic body 10 is less than 10%, the bonding strength may be lowered, and the width of one side of the ceramic body 10 The margin of the ceramic body 10 on which the first and second external electrodes 31 and 32 are formed is too small when the ratio of the widths of the first and second external electrodes 31 and 32 to the first and second external electrodes 31 and 32 exceeds 40% And delamination may occur thereby causing a bending crack.

따라서, 세라믹 소체(10)의 일 측면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 바람직한 비의 범위는 10 내지 40 %로 설정할 수 있다.Therefore, the preferable range of the width of the first or second external electrodes 31 and 32 with respect to the width of one side of the ceramic body 10 can be set to 10 to 40%.

하기에 본 발명의 보다 구체적인 실시 예와 그것들에 대한 비교 예를 예로 들어 상세히 설명한다.Hereinafter, more specific examples of the present invention and comparative examples thereof will be described in detail as an example.

앞서 설명한 바와 같이, 제1 또는 제 2 외부전극(31, 32)의 넓이를 A라 하고, 세라믹 소체(10)의 너비 및 폭을 각각 L 및 W라 하며, 세라믹 소체(10)의 선단과 제1 또는 제2 외부전극(31, 32) 사이의 간격을 a라 하여 아래 표 1 내지 표 3과 같이 적층 세라믹 커패시터의 특성을 측정하였다.As described above, the width of the first or second external electrodes 31 and 32 is A, the width and width of the ceramic body 10 are L and W, respectively, and the tip of the ceramic body 10, 1 or the second external electrodes 31 and 32 is a, the characteristics of the multilayer ceramic capacitor were measured as shown in Tables 1 to 3 below.

평가는 두께 2 ㎛의 성형 시트에 제1 및 제2 리드부(23, 24)를 갖는 제1 및 제2 내부전극(21, 22)과, 제1 및 제2 외부전극(31, 32)를 크기별로 인쇄하여 칩을 제작하였다.The evaluation was carried out in such a manner that first and second internal electrodes 21 and 22 having first and second lead portions 23 and 24 and first and second external electrodes 31 and 32 The chips were printed by size.

표 1에서는 세라믹 소체(10)의 일면의 길이(L)을 0.4 mm로, 폭(W)을 0.2 mm로 설정하고, 제1 또는 제2 외부전극(31, 32)의 넓이(A)를 다양하게 변경하였다.In Table 1, the length L of one surface of the ceramic body 10 is set to 0.4 mm, the width W is set to 0.2 mm, and the width A of the first or second external electrodes 31, Respectively.

이후, 복수의 칩 중에서 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 디라미네이션이 발생한 칩의 개수와, 고착강도 수치를 각각 확인하였다.Thereafter, the number of chips in which the first or second lead portions 23, 24 and the first or second external electrodes 31, 32 are disconnected from each other or the delamination is broken out of the plurality of chips, Respectively.

Figure pat00001
Figure pat00001

< 세라믹 소체와 외부전극의 스펙에 따른 적층 세라믹 커패시터의 특성 ><Characteristics of Multilayer Ceramic Capacitors According to Specification of Ceramic Body and External Electrodes>

표 1을 참조하면, 샘플 1 및 샘플 2는 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 % 미만인 것을 나타내며, 이 경우 고착강도가 낮아 제1 또는 제2 외부전극(31, 32)과 리드부(23, 24)의 연결이 끊어진 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.Referring to Table 1, samples 1 and 2 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 is less than 10% It is found that there are many defective products in which the connection strength between the first or second external electrodes 31 and 32 and the lead portions 23 and 24 is broken due to a low bonding strength.

또한, 샘플 8 및 샘플 9는 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 40 %를 초과하는 것을 나타내며, 이 경우 제1 및 제2 외부전극(31, 32)과 리드부(23, 24) 간의 접속에 대한 문제는 발견되지 않았으나 세라믹 소체(10)의 마진부가 감소하여 디라미네이션이 발생한 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.In addition, samples 8 and 9 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 exceeds 40%. In this case, The problem of connection between the second external electrodes 31 and 32 and the lead portions 23 and 24 has not been found but a margin part of the ceramic body 10 has been reduced and many defective products having delamination have been found. There is a problem.

Figure pat00002
Figure pat00002

< 세라믹 소체와 외부전극의 스펙에 따른 적층 세라믹 커패시터의 특성 ><Characteristics of Multilayer Ceramic Capacitors According to Specification of Ceramic Body and External Electrodes>

표 2에서는 세라믹 소체(10)의 일면의 길이(L)을 0.6 mm로, 폭(W)을 0.3 mm로 설정하고, 제1 또는 제2 외부전극(31, 32)의 넓이(A)를 다양하게 변경한 후, 복수의 칩 중에서 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 디라미네이션이 발생한 칩의 개수와, 고착강도의 수치를 각각 확인하였다.In Table 2, the length L of one surface of the ceramic body 10 is set to 0.6 mm, the width W is set to 0.3 mm, and the width A of the first or second external electrodes 31, The number of chips in which electrical connection between the first or second lead portions 23 and 24 and the first or second external electrodes 31 and 32 is broken or the delamination has occurred in the plurality of chips, Respectively.

표 2를 참조하면, 샘플 1 및 샘플 2는 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 % 미만인 것을 나타내며, 이 경우 고착강도가 낮아 제1 또는 제2 외부전극(31, 32)과 리드부(23, 24)의 연결이 끊어진 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.Referring to Table 2, Sample 1 and Sample 2 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 is less than 10% It is found that there are many defective products in which the connection strength between the first or second external electrodes 31 and 32 and the lead portions 23 and 24 is broken due to a low bonding strength.

또한, 샘플 7 및 샘플 8은 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 40 %를 초과하는 것을 나타내며, 이 경우 제1 및 제2 외부전극(31, 32)과 리드부(23, 24) 간의 접속에 대한 문제는 발견되지 않았으나 세라믹 소체(10)의 마진부가 감소하여 디라미네이션이 발생한 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.The samples 7 and 8 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 exceeds 40%. In this case, The problem of connection between the second external electrodes 31 and 32 and the lead portions 23 and 24 has not been found but a margin part of the ceramic body 10 has been reduced and many defective products having delamination have been found. There is a problem.

Figure pat00003
Figure pat00003

< 세라믹 소체와 외부전극의 스펙에 따른 적층 세라믹 커패시터의 특성 ><Characteristics of Multilayer Ceramic Capacitors According to Specification of Ceramic Body and External Electrodes>

표 3에서는 세라믹 소체(10)의 일면의 길이(L)을 1.0 mm로, 폭(W)을 0.5 mm로 설정하고, 제1 또는 제2 외부전극(31, 32)의 넓이(A)를 다양하게 변경한 후, 복수의 칩 중에서 제1 또는 제2 리드부(23, 24)와 제1 또는 제2 외부전극(31, 32)의 전기적 연결이 끊어지거나 디라미네이션이 발생한 칩의 개수와, 고착강도 수치를 각각 확인하였다.In Table 3, the length L of one surface of the ceramic body 10 is set to 1.0 mm, the width W is set to 0.5 mm, and the width A of the first or second external electrodes 31, The number of chips in which electrical connection between the first or second lead portions 23 and 24 and the first or second external electrodes 31 and 32 is broken or the delamination has occurred in the plurality of chips, Respectively.

표 3을 참조하면, 샘플 1 및 샘플 2는 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 % 미만인 것을 나타내며, 이 경우 고착강도가 낮아 제1 또는 제2 외부전극(31, 32)과 리드부(23, 24)의 연결이 끊어진 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.Referring to Table 3, samples 1 and 2 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 is less than 10% It is found that there are many defective products in which the connection strength between the first or second external electrodes 31 and 32 and the lead portions 23 and 24 is broken due to a low bonding strength.

또한, 샘플 9 및 샘플 10은 비교 예로서 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 40 %를 초과하는 것을 나타내며, 이 경우 제1 및 제2 외부전극(31, 32)과 리드부(23, 24) 간의 접속에 대한 문제는 발견되지 않았으나 세라믹 소체(10)의 마진부가 감소하여 디라미네이션이 발생한 불량 제품이 다수 발견되었는바 신뢰성에 문제가 있음을 알 수 있다.The samples 9 and 10 show, as a comparative example, that the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 exceeds 40%. In this case, The problem of connection between the second external electrodes 31 and 32 and the lead portions 23 and 24 has not been found but a margin part of the ceramic body 10 has been reduced and many defective products having delamination have been found. There is a problem.

따라서, 표 1 내지 표 3에 따르면, 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 내지 40 %일 때, 고착강도가 유지되어 외부전극과 리드부의 연결성이 안정적으로 유지되며, 세라믹 소체(10)의 마진부를 충분히 확보하여 디라미네이션의 발생을 방지할 수 있는바, 세라믹 소체(10)의 일면의 넓이에 대한 제1 또는 제2 외부전극(32, 32)의 넓이의 비의 바람직한 수치 범위는 10 내지 40 %임을 알 수 있다.Therefore, according to Tables 1 to 3, when the ratio of the width of the first or second external electrodes 31 and 32 to the width of one surface of the ceramic body 10 is 10 to 40% The connection between the electrode and the lead portion is stably maintained and the marginal portion of the ceramic body 10 is sufficiently ensured to prevent the occurrence of delamination so that the first or second external It is understood that the preferable numerical range of the ratio of the widths of the electrodes 32 and 32 is 10 to 40%.

또한, 표 1 내지 표 3을 참조하면, 세라믹 소체(10)의 일면의 길이에 대한 제1 또는 제2 외부전극(31, 32)과 세라믹 소체(10)의 선단 사이의 간격의 비가 4 내지 18 %를 유지할 때, 마진부를 충분히 확보하여 디라미네이션의 발생을 방지하고, 전극의 노출 면적을 충분히 확보하여 제1 또는 제2 외부전극(31, 32)과 제1 및 제2 리드부(23, 24)의 연결성이 안정적으로 유지되는바, 세라믹 소체(10)의 일면의 길이에 대한 제1 또는 제2 외부전극(31, 32)과 세라믹 소체(10)의 선단 사이의 간격의 비의 바람직한 수치 범위는 4 내지 18 %임을 알 수 있다.Referring to Tables 1 to 3, the ratio of the distance between the first or second external electrodes 31 and 32 to the length of one surface of the ceramic body 10 and the tip end of the ceramic body 10 ranges from 4 to 18 The first and second external electrodes 31 and 32 and the first and second lead portions 23 and 24 (see FIG. 1) The preferable range of the ratio of the distance between the first or second external electrodes 31 and 32 to the length of one surface of the ceramic body 10 and the tip end of the ceramic body 10 Is 4 to 18%.

이하, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터의 제조방법을 설명한다.Hereinafter, a method of manufacturing a multilayer ceramic capacitor according to an embodiment of the present invention will be described.

복수의 세라믹 그린시트를 준비한다.A plurality of ceramic green sheets are prepared.

상기 세라믹 그린시트는 세라믹 소체(10)의 유전체층을 형성하기 위한 것으로, 세라믹 분말, 폴리머 및 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 등의 공법을 통해 수 ㎛ 두께의 시트(sheet) 형상으로 제작할 수 있다.The ceramic green sheet is used to form a dielectric layer of the ceramic body 10. The ceramic green sheet is prepared by mixing a ceramic powder, a polymer and a solvent to prepare a slurry. The slurry is applied to a sheet of several micrometers in thickness by a method such as a doctor blade, Shape.

이후, 상기 각각의 세라믹 그린시트의 적어도 일면에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 도전성 페이스트를 인쇄하여 제1 및 제2 내부전극막을 형성한다.Then, conductive paste is printed on at least one surface of each of the ceramic green sheets to a predetermined thickness, for example, 0.2 to 1.0 탆, to form the first and second internal electrode films.

이때, 상기 도전성 페이스트는 상기 세라믹 그린시트의 가장자리부를 따라 그 내부에 상기 제1 및 제2 내부전극막과 소정의 폭으로 마진부가 형성되도록 인쇄할 수 있다.At this time, the conductive paste may be printed along the edges of the ceramic green sheet so that a margin is formed with the first and second internal electrode films to have a predetermined width.

이후, 상기 각각의 세라믹 그린시트의 정 방향의 마진부에 소정의 두께, 예를 들어 0.2 내지 1.0 ㎛의 두께로 상기 제1 및 제2 내부전극막을 형성하는 것과 유사한 방법으로 도전성 페이스트를 인쇄하여, 상기 제1 및 제2 세라믹 그린시트의 정 방향의 측면과 상기 제1 및 제2 내부전극막이 서로 연결되도록 제1 및 제2 리드막을 형성한다.Thereafter, a conductive paste is printed in a similar manner to forming the first and second internal electrode films to a predetermined thickness, for example, a thickness of 0.2 to 1.0 mu m, in the right margin portion of each of the ceramic green sheets, The first and second lead films are formed so that the side surfaces of the first and second ceramic green sheets in the forward direction and the first and second internal electrode films are connected to each other.

이때, 상기 제1 및 제2 리드막은 상기 제1 및 제2 내부전극막이 서로 다른 극성을 가지게 되므로, 복수의 세라믹 그린시트를 적층 하였을 때 상기 제1 및 제2 내부전극막의 장 측면을 따라 중첩되는 부분이 없도록 서로 어긋나게 형성한다.At this time, since the first and second inner lead layers have different polarities from each other, when the plurality of ceramic green sheets are stacked, the first and second inner lead layers overlap each other along the long sides of the first and second inner electrode layers So that they do not have a portion.

또한, 상기 제1 및 제2 리드막은 바람직하게 그 폭을 동일하게 형성할 수 있으나, 본 발명이 이에 한정되는 것은 아니며 필요시 상기 제1 및 제2 리드막의 폭은 상이하게 형성할 수 있다.In addition, although the first and second lead films are preferably formed to have the same width, the present invention is not limited thereto, and the widths of the first and second lead films may be different if necessary.

이러한 도전성 페이스트의 인쇄방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 상기 도전성 페이스트는 금속 분말, 세라믹 분말 및 실리카(SiO2) 분말 등을 포함할 수 있다.The conductive paste may be printed by a screen printing method, a gravure printing method, or the like, and the conductive paste may include a metal powder, a ceramic powder, and a silica (SiO 2 ) powder.

상기 도전성 페이스트의 평균 입경은 50 내지 400 nm일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The average particle diameter of the conductive paste may be 50 to 400 nm, but the present invention is not limited thereto.

또한, 상기 금속분말은 니켈(Ni), 망간(Mn), 크롬(Cr), 코발트(Co) 및 알루미늄(Al) 중의 하나이거나 이들의 합금을 사용할 수 있다.The metal powder may be one of nickel (Ni), manganese (Mn), chromium (Cr), cobalt (Co) and aluminum (Al), or an alloy thereof.

이후, 제1 및 제2 내부전극막과 제1 및 제2 리드막이 형성된 복수의 세라믹 그린시트를 적층하고, 적층 방향으로부터 가압하여 적층된 복수의 세라믹 그린시트와 세라믹 그린시트 상에 형성된 도전성 페이스트를 서로 압착시킨다.Thereafter, a plurality of ceramic green sheets on which the first and second internal electrode films and the first and second lead films are formed are laminated, and a plurality of laminated ceramic green sheets and a conductive paste formed on the ceramic green sheets are pressed Squeeze each other.

이에 복수의 유전체층과 복수의 제1 및 제2 내부전극(21, 22)이 교대로 적층되며, 제1 및 제2 리드부(23, 24)가 제1 및 제2 내부전극(21, 22)의 장 측면의 방향을 따라 서로 어긋나게 배치된 적층체를 구성할 수 있다.A plurality of dielectric layers and a plurality of first and second inner electrodes 21 and 22 are alternately stacked so that the first and second lead portions 23 and 24 are connected to the first and second inner electrodes 21 and 22, It is possible to constitute a laminate which is arranged to be shifted from each other along the direction of the long side of the laminate.

이후, 상기 적층체를 1 개의 커패시터에 대응하는 영역마다 절단하여 칩화한 후, 고온에서 소성하여 세라믹 소체(10)를 완성한다.Thereafter, the laminate is cut into chips and cut into chips corresponding to one capacitor, and then fired at a high temperature to complete the ceramic body 10. [

이후, 세라믹 소체(10)의 정 방향의 측면을 통해 노출된 제1 및 제2 리드부(23, 24)의 단부를 덮도록 제1 및 제2 외부전극(31, 32)을 형성한다.Thereafter, the first and second external electrodes 31 and 32 are formed so as to cover the ends of the first and second lead portions 23 and 24 exposed through the side surface of the ceramic body 10 in the forward direction.

즉, 제1 및 제2 외부전극(31, 32)은 제1 및 제2 리드부(23, 24)에 각각 접속되어 제1 및 제2 내부전극(21, 22)과 각각 전기적으로 연결될 수 있다.That is, the first and second external electrodes 31 and 32 may be electrically connected to the first and second internal electrodes 21 and 22, respectively, by being connected to the first and second lead portions 23 and 24, respectively .

이때, 적층체의 일면의 넓이에 대한 제1 또는 제2 외부전극(31, 32)의 넓이의 비가 10 내지 40 %가 되도록 형성할 수 있다.At this time, the width ratio of the first or second external electrodes 31 and 32 to the width of one surface of the laminate may be 10 to 40%.

또한, 적층체의 일면의 길이에 대한 제1 또는 제2 외부전극(31, 32)과 적층체의 선단 사이의 간격의 비가 4 내지 18 %가 되도록 형성할 수 있다.The ratio of the distance between the first or second external electrodes 31 and 32 to the length of one surface of the layered body and the tip of the layered body can be 4 to 18%.

또한, 제1 및 제2 외부전극(31, 32)의 표면에 필요시 니켈 또는 주석 등으로 도금 처리를 할 수 있다.Further, the surfaces of the first and second external electrodes 31 and 32 can be plated with nickel or tin if necessary.

본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.The present invention is not limited to the above-described embodiment and the accompanying drawings, but is intended to be limited by the appended claims.

따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

1 ; 적층 세라믹 커패시터
10 ; 세라믹 소체
21, 22 ; 제1 및 제2 내부전극
23, 24 ; 리드부
31, 32 ; 제1 및 제2 외부전극One ; Multilayer Ceramic Capacitors
10; Ceramic body
21, 22; The first and second internal electrodes
23, 24; The lead portion
31, 32; The first and second outer electrodes

Claims (24)

복수의 유전체층이 적층된 세라믹 소체;
상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 실장 면을 통해 서로 이격되게 노출되도록 제1 및 제2 리드부를 각각 갖는 제1 및 제2 내부전극; 및
상기 세라믹 소체의 실장 면에 형성되며, 상기 제1 및 제2 리드부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며,
상기 세라믹 소체의 실장 면의 넓이에 대한 상기 제1 또는 제2 외부전극의 넓이의 비가 10 내지 40 %이고,
상기 세라믹 소체의 실장 면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %이고,
상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 실장 면에 상기 세라믹 소체의 엣지(edge)로부터 이격된 위치에 형성되고,
상기 세라믹 소체의 엣지와 상기 제1 외부 전극의 엣지의 간격은, 상기 유전체층의 적층 방향으로의 간격과 상기 유전체층의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지고,
상기 세라믹 소체의 엣지와 상기 제2 외부 전극의 엣지의 간격은, 상기 유전체층의 적층 방향으로의 간격과 상기 유전체층의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지는 적층 세라믹 전자부품.
A ceramic body in which a plurality of dielectric layers are stacked;
First and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic body and having first and second lead portions to be exposed apart from each other through a mounting surface of the ceramic body; And
First and second external electrodes formed on a mounting surface of the ceramic body and electrically connected to the first and second internal electrodes through the first and second lead portions, respectively; / RTI &gt;
The ratio of the width of the first or second external electrode to the width of the mounting surface of the ceramic body is 10 to 40%
Wherein a ratio of an interval between the first or second outer electrode and a tip end of the ceramic body to a length of a mounting surface of the ceramic body is 4 to 18%
Wherein the first and second external electrodes are formed on a mounting surface of the ceramic body so as to be spaced apart from an edge of the ceramic body,
Wherein an interval between the edge of the ceramic body and an edge of the first external electrode is equal to a distance in a stacking direction of the dielectric layers and a gap in a direction perpendicular to a stacking direction of the dielectric layers,
Wherein a distance between an edge of the ceramic body and an edge of the second external electrode is equal to a distance in a stacking direction of the dielectric layers and a distance in a direction perpendicular to a stacking direction of the dielectric layers.
제1항에 있어서,
상기 제1 및 제2 외부전극의 넓이가 동일한 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
And the widths of the first and second external electrodes are the same.
제1항에 있어서,
상기 제1 및 제2 외부전극의 넓이가 상이한 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
And the widths of the first and second external electrodes are different from each other.
제1항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일한 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein a distance between the first external electrode and one end of the ceramic body is equal to a distance between the second external electrode and the opposite end of the ceramic body.
제1항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이한 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein a distance between the first external electrode and one end of the ceramic body is different from an interval between the second external electrode and the opposite end of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되어 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the first and second external electrodes are formed to be biased toward one side with respect to a longitudinal direction of the ceramic body.
제1항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
The method according to claim 1,
Wherein the first and second external electrodes are symmetrically formed at the center of the ceramic body.
복수의 유전체층이 적층된 세라믹 소체;
상기 세라믹 소체 내에서 상기 복수의 유전체층의 적어도 일면에 형성되며, 상기 세라믹 소체의 실장 면을 통해 서로 이격되게 노출되도록 제1 및 제2 리드부를 각각 갖는 제1 및 제2 내부전극; 및
상기 세라믹 소체의 실장 면에 형성되며, 상기 제1 및 제2 리드부를 통해 상기 제1 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 외부전극; 을 포함하며,
상기 세라믹 소체의 실장 면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %이고,
상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 실장 면에 상기 세라믹 소체의 엣지로부터 이격된 위치에 형성되고,
상기 세라믹 소체의 엣지와 상기 제1 외부 전극의 엣지의 간격은, 상기 유전체층의 적층 방향으로의 간격과 상기 유전체층의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지고,
상기 세라믹 소체의 엣지와 상기 제2 외부 전극의 엣지의 간격은, 상기 유전체층의 적층 방향으로의 간격과 상기 유전체층의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지는 적층 세라믹 전자부품.
A ceramic body in which a plurality of dielectric layers are stacked;
First and second internal electrodes formed on at least one surface of the plurality of dielectric layers in the ceramic body and having first and second lead portions to be exposed apart from each other through a mounting surface of the ceramic body; And
First and second external electrodes formed on a mounting surface of the ceramic body and electrically connected to the first and second internal electrodes through the first and second lead portions, respectively; / RTI &gt;
Wherein a ratio of an interval between the first or second outer electrode and a tip end of the ceramic body to a length of a mounting surface of the ceramic body is 4 to 18%
Wherein the first and second external electrodes are formed on a mounting surface of the ceramic body so as to be spaced apart from an edge of the ceramic body,
Wherein an interval between the edge of the ceramic body and an edge of the first external electrode is equal to a distance in a stacking direction of the dielectric layers and a gap in a direction perpendicular to a stacking direction of the dielectric layers,
Wherein a distance between an edge of the ceramic body and an edge of the second external electrode is equal to a distance in a stacking direction of the dielectric layers and a distance in a direction perpendicular to a stacking direction of the dielectric layers.
제8항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일한 것을 특징으로 하는 적층 세라믹 전자부품.
9. The method of claim 8,
Wherein a distance between the first external electrode and one end of the ceramic body is equal to a distance between the second external electrode and the opposite end of the ceramic body.
제8항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격이 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이한 것을 특징으로 하는 적층 세라믹 전자부품.
9. The method of claim 8,
Wherein a distance between the first external electrode and one end of the ceramic body is different from an interval between the second external electrode and the opposite end of the ceramic body.
제8항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되어 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
9. The method of claim 8,
Wherein the first and second external electrodes are formed to be biased toward one side with respect to a longitudinal direction of the ceramic body.
제8항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성된 것을 특징으로 하는 적층 세라믹 전자부품.
9. The method of claim 8,
Wherein the first and second external electrodes are symmetrically formed at the center of the ceramic body.
제1 및 제2 세라믹 시트의 적어도 일면에 제1 및 제2 내부전극막을 형성하는 단계;
상기 제1 및 제2 내부전극막이 각각 형성된 상기 제1 및 제2 세라믹 시트를 교대로 적층하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 소체를 마련하는 단계; 및
상기 세라믹 소체의 실장 면에 상기 제1 및 제2 내부전극막의 제1 및 제2 리드부와 각각 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며,
상기 세라믹 소체의 실장 면의 넓이에 대한 상기 제1 또는 제2 외부전극의 넓이의 비가 10 내지 40 %이 되도록 하고,
상기 세라믹 소체의 실장 면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %이 되도록 하고,
상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 실장 면에 상기 세라믹 소체의 엣지로부터 이격된 위치에 형성되고,
상기 세라믹 소체의 엣지와 상기 제1 외부 전극의 엣지의 간격은, 상기 제1 및 제2 세라믹 시트의 적층 방향으로의 간격과 상기 제1 및 제2 세라믹 시트의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지고,
상기 세라믹 소체의 엣지와 상기 제2 외부 전극의 엣지의 간격은, 상기 제1 및 제2 세라믹 시트의 적층 방향으로의 간격과 상기 제1 및 제2 세라믹 시트의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지는 적층 세라믹 전자부품 제조방법.
Forming first and second internal electrode films on at least one side of the first and second ceramic sheets;
Forming a laminate by alternately laminating the first and second ceramic sheets on which the first and second internal electrode films are formed, respectively;
Baking the laminate to prepare a ceramic body; And
Forming first and second external electrodes on the mounting surface of the ceramic body so as to be electrically connected to the first and second lead portions of the first and second internal electrode films, respectively; / RTI &gt;
The ratio of the width of the first or second external electrode to the width of the mounting surface of the ceramic body is 10 to 40%
The ratio of the distance between the first external electrode and the second external electrode to the tip of the ceramic body with respect to the length of the mounting surface of the ceramic body is 4 to 18%
Wherein the first and second external electrodes are formed on a mounting surface of the ceramic body so as to be spaced apart from an edge of the ceramic body,
Wherein an interval between an edge of the ceramic body and an edge of the first external electrode is set to a distance in a stacking direction of the first and second ceramic sheets and a distance in a direction perpendicular to a stacking direction of the first and second ceramic sheets Are the same,
Wherein an interval between an edge of the ceramic body and an edge of the second external electrode is set to a distance in a stacking direction of the first and second ceramic sheets and a distance in a direction perpendicular to a stacking direction of the first and second ceramic sheets Are the same as each other.
제13항에 있어서,
상기 제1 외부전극과 상기 제2 외부전극은 서로 넓이가 동일하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein the first outer electrode and the second outer electrode are formed to have the same width as each other.
제13항에 있어서,
상기 제1 외부전극과 상기 제2 외부전극은 서로 넓이가 상이하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein the first external electrode and the second external electrode are formed to have different widths from each other.
제13항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein a distance between the first external electrode and one end of the ceramic body is formed to be equal to a distance between opposing ends of the second external electrode and the ceramic body.
제13항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein a distance between the first external electrode and one end of the ceramic body is different from a distance between the second external electrode and the opposite end of the ceramic body.
제13항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein the first and second external electrodes are formed to be biased to one side with respect to the longitudinal direction of the ceramic body.
제13항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
14. The method of claim 13,
Wherein the first and second external electrodes are symmetrically formed at the center of the ceramic body.
제1 및 제2 세라믹 시트의 적어도 일면에 제1 및 제2 내부전극막을 형성하는 단계;
상기 제1 및 제2 내부전극막이 각각 형성된 상기 제1 및 제2 세라믹 시트를 교대로 적층하여 적층체를 형성하는 단계;
상기 적층체를 소성하여 세라믹 소체를 마련하는 단계; 및
상기 세라믹 소체의 실장 면에 상기 제1 및 제2 내부전극막의 제1 및 제2 리드부와 각각 전기적으로 연결되도록 제1 및 제2 외부전극을 형성하는 단계; 를 포함하며,
상기 세라믹 소체의 실장 면의 길이에 대한 상기 제1 또는 제2 외부전극과 상기 세라믹 소체의 선단 사이의 간격의 비가 4 내지 18 %가 되도록 하고,
상기 제1 및 제2 외부 전극은, 상기 세라믹 소체의 실장 면에 상기 세라믹 소체의 엣지로부터 이격된 위치에 형성되고,
상기 세라믹 소체의 엣지와 상기 제1 외부 전극의 엣지의 간격은, 상기 제1 및 제2 세라미 시트의 적층 방향으로의 간격과 상기 제1 및 제2 세라믹 시트의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지고,
상기 세라믹 소체의 엣지와 상기 제2 외부 전극의 엣지의 간격은, 상기 제1 및 제2 세라믹 시트의 적층 방향으로의 간격과 상기 제1 및 제2 세라믹 시트의 적층 방향과 수직인 방향으로의 간격이 서로 동일하게 이루어지는 적층 세라믹 전자부품 제조방법.
Forming first and second internal electrode films on at least one side of the first and second ceramic sheets;
Forming a laminate by alternately laminating the first and second ceramic sheets on which the first and second internal electrode films are formed, respectively;
Baking the laminate to prepare a ceramic body; And
Forming first and second external electrodes on the mounting surface of the ceramic body so as to be electrically connected to the first and second lead portions of the first and second internal electrode films, respectively; / RTI &gt;
The ratio of the interval between the first external electrode and the second external electrode to the tip of the ceramic body with respect to the length of the mounting surface of the ceramic body is 4 to 18%
Wherein the first and second external electrodes are formed on a mounting surface of the ceramic body so as to be spaced apart from an edge of the ceramic body,
Wherein an interval between an edge of the ceramic body and an edge of the first external electrode is set to be equal to an interval between the first ceramic sheet and the second ceramic sheet in the stacking direction and a direction perpendicular to the stacking direction of the first ceramic sheet and the second ceramic sheet The intervals are made equal to each other,
Wherein an interval between an edge of the ceramic body and an edge of the second external electrode is set to a distance in a stacking direction of the first and second ceramic sheets and a distance in a direction perpendicular to a stacking direction of the first and second ceramic sheets Are the same as each other.
제20항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 동일하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
21. The method of claim 20,
Wherein a distance between the first external electrode and one end of the ceramic body is formed to be equal to a distance between opposing ends of the second external electrode and the ceramic body.
제20항에 있어서,
상기 제1 외부전극과 상기 세라믹 소체의 일측 선단 사이의 간격은 상기 제2 외부전극과 상기 세라믹 소체의 대향하는 선단 사이의 간격과 상이하게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
21. The method of claim 20,
Wherein a distance between the first external electrode and one end of the ceramic body is different from a distance between the second external electrode and the opposite end of the ceramic body.
제20항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 길이 방향에 대해 한 쪽으로 편향되게 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.
21. The method of claim 20,
Wherein the first and second external electrodes are formed to be biased to one side with respect to the longitudinal direction of the ceramic body.
제20항에 있어서,
상기 제1 및 제2 외부전극은 상기 세라믹 소체의 중앙에 좌우 대칭으로 형성하는 것을 특징으로 하는 적층 세라믹 전자부품 제조방법.21. The method of claim 20,
Wherein the first and second external electrodes are symmetrically formed at the center of the ceramic body.
KR1020180149307A 2018-11-28 2018-11-28 Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same Ceased KR20180129734A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180149307A KR20180129734A (en) 2018-11-28 2018-11-28 Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180149307A KR20180129734A (en) 2018-11-28 2018-11-28 Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020110119576A Division KR20130053878A (en) 2011-11-16 2011-11-16 Multi-layered ceramic electronic component and manufacturing method of the same

Publications (1)

Publication Number Publication Date
KR20180129734A true KR20180129734A (en) 2018-12-05

Family

ID=64743627

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180149307A Ceased KR20180129734A (en) 2018-11-28 2018-11-28 Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same

Country Status (1)

Country Link
KR (1) KR20180129734A (en)

Similar Documents

Publication Publication Date Title
KR101872524B1 (en) Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same
KR102527706B1 (en) Multi-layer ceramic electronic part and method for manufacturing the same
KR101300359B1 (en) Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same
KR20130053878A (en) Multi-layered ceramic electronic component and manufacturing method of the same
CN108288543B (en) Multilayer ceramic capacitor and board having the same
KR101462798B1 (en) Conductive paste composition for external electrode and multilayer ceramic components using the same
KR101496814B1 (en) Multilayered ceramic capacitor, the method of the same and board for mounting the same
KR101288151B1 (en) Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same
KR101719838B1 (en) CONDUCTIVE RESIN COMPOSITION and MULTILAYER CERAMIC COMPONENTS HAVING THE SAME
KR20130047886A (en) Multi-layered ceramic electronic component and manufacturing method thereof
KR102295102B1 (en) Multi-layered ceramic electronic component and method for manufacturing the same
KR20170077548A (en) Multi-layered ceramic electronic component and method for manufacturing the same
KR101444534B1 (en) Multi-Layered Ceramic Electronic Component
KR20140012322A (en) Multi-layered ceramic electronic component and manufacturing method of the same
KR20130052875A (en) Multi-layered ceramic electronic component and manufacturing method of the same
US20140048750A1 (en) Conductive paste composition for internal electrode and multilayered ceramic electronic component containing the same
KR101532116B1 (en) Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same
KR20130056569A (en) Multi-layered ceramic electronic component
CN114613597A (en) Dielectric composition and multilayer electronic component including the same
KR101539852B1 (en) Multi-Layered Ceramic Electronic Component
US20150103468A1 (en) Multilayer ceramic electronic component and method of manufacturing the same
KR20180129734A (en) Multi-Layered Ceramic Electronic Component and Manufacturing Method of the Same
CN111146000A (en) Multilayer ceramic capacitor
JP7714847B2 (en) Multilayer electronic component and dielectric composition
EP4535385A1 (en) Multilayer electronic component

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20181128

Patent event code: PA01071R01D

Filing date: 20111116

Application number text: 1020110119576

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190208

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20190812

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20190208

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I