KR20220135626A

KR20220135626A - 이미지 센싱 장치

Info

Publication number: KR20220135626A
Application number: KR1020210041571A
Authority: KR
Inventors: 양동주; 사승훈
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2021-03-31
Filing date: 2021-03-31
Publication date: 2022-10-07
Also published as: US20220321822A1; CN115150569A; CN115150569B; US11539905B2

Abstract

본 기술은 감도를 조절할 수 있는 이미지 센싱 장치에 관한 것으로, 제1변환이득 트랜지스터를 포함하는 제1픽셀그룹; 상기 제1픽셀그룹에 인접하고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함하고, 상기 변환이득 캐패시터는 링타입의 평면형상을 갖는 영역을 포함하는 제1도전라인 및 상기 제1도전라인에 인접하게 배치된 제2도전라인을 포함하는 이미지 센싱 장치가 제공된다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}

본 기술은 이미지 센싱 장치에 관한 것으로, 보다 상세하게는 변환이득 트랜지스터를 포함하는 이미지 센싱 장치에 관한 것이다.

이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환 시키는 장치이다. 최근, 컴퓨터 및 통신 산업이 발달함에 따라, 스마트 폰, 디지털 카메라, 캠코더, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라, 로봇산업 또는 적외선 센싱 장치 분야 등에서 향상된 성능의 이미지 센싱 장치에 대한 수요가 증가하고 있다.

CMOS 이미지 센싱 장치는 간단한 방식으로 구동 가능하고, 단일칩에 집적할 수 있기 때문에 소형화가 용이하며, 집적도가 높아 소비 전력이 매우 낮다는 장점이 있다. 또한, CMOS 공정 기술을 사용하여 제조할 수 있기 때문에 낮은 제조 단가를 가져 최근에는 CMOS 이미지 센싱 장치가 널리 이용되고 있다.

본 기술은 감도를 조절할 수 있는 이미지 센싱 장치를 제공하기 위한 것이다.

본 기술의 실시예에 따른 이미지 센싱 장치는 제1변환이득 트랜지스터를 포함하는 제1픽셀그룹; 상기 제1픽셀그룹에 인접하고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함할 수 있다. 여기서, 상기 변환이득 캐패시터는 링타입의 평면형상을 갖는 영역을 포함하는 제1도전라인 및 상기 제1도전라인에 인접하게 배치된 제2도전라인을 포함할 수 있다.

본 기술의 실시예에 따른 이미지 센싱 장치는 제1변환이득 트랜지스터를 포함하는 제1픽셀그룹; 제2방향으로 상기 제1픽셀그룹에 정렬되고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및 상기 제2방향과 교차하는 제1방향으로 상기 제1픽셀그룹 및 상기 제2픽셀그룹의 일측에 배치되어 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함할 수 있다. 여기서, 상기 변환이득 캐패시터는, 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하고, 링타입(Ring type)의 평면형상을 갖는 제1영역 및 일측이 개방된 오픈부를 갖는 브라켓타입(Bracket type)의 평면형상을 갖는 제2영역을 포함하는 제1도전라인; 및 상기 제1도전라인의 제1영역 내에 형성된 제2도전라인을 포함할 수 있다.

본 기술의 실시예에 따른 이미지 센싱 장치는 제1변환이득 트랜지스터를 포함하는 제1픽셀그룹; 제1방향으로 상기 제1픽셀그룹에 정렬되고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및 상기 제1방향으로 상기 제1픽셀그룹과 상기 제2픽셀그룹 사이에 배치되어 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함할 수 있다. 여기서, 상기 변환이득 캐패시터는, 상기 제1방향과 교차하는 제2방향으로 연장되어 상기 제1변환이득 트랜지스터 및 상기 제2변환이득 트랜지스터에 전기적으로 연결되고, 링타입의 평면형상을 갖는 제1영역 및 라인타입의 평면형상을 갖는 제2영역을 포함하는 제1도전라인; 및 상기 제2방향으로 연장되고, 상기 제1도전라인의 양측에 배치된 제2도전라인을 포함할 수 있다.

상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 제1픽셀그룹의 제1변환이득 트랜지스터와 제2픽셀그룹의 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 구비함으로써, 이미지 센서의 감도를 용이하게 조절할 수 있다.

도 1은 본 기술의 실시예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2는 본 기술의 실시예에 따른 이미지 센싱 장치의 픽셀그룹을 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다.
도 4는 도 3에 도시된 제1픽셀그룹, 제2픽셀그룹 및 변환이득 캐패시터의 등가회로를 도시한 도면이다.
도 5a 내지 도 5c는 본 기술의 실시예에 따른 이미지 센싱 장치의 동작방법을 설명하기 위한 타이밍도이다.
도 6은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다.
도 7은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다.

본 기술의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 기술은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 기술의 개시가 완전하도록 하며, 본 기술이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 기술은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

후술하는 본 기술은 감도를 조절할 수 있는 이미지 센싱 장치를 제공하기 위한 것이다. 보다 구체적으로, 본 기술은 변환이득비(conversion gain ratio)를 최대화하여 고조도 환경 및 저조도 환경에서 고품질의 이미지를 획득할 수 있는 이미지 센싱 장치를 제공하기 위한 것이다.

참고로, 후술하는 본 기술의 실시예는 하나의 픽셀그룹이 8개의 단위픽셀들을 포함하는 구조(8-shared pixel structure)에 본 기술의 기술적 사상이 적용된 경우를 예시하여 설명하기로 한다. 물론, 본 기술의 기술적 사상은 하나의 픽셀그룹이 4개의 단위픽셀들을 포함하는 구조(4-shared pixel structure) 또는 2개의 단위픽셀들을 포함하는 구조(2-shared pixel structure)에서 동일하게 적용할 수 있다. 또한, 공유 픽셀 구조가 아닌 이미지 센서에도 본 기술의 기술적 사상을 적용할 수 있다.

이하의 설명에서 제1방향(D1) 및 제2방향(D2)은 서로 교차하는 방향을 지칭할 수 있다. 예를 들어, XY 좌표계에서 제1방향(D1)은 X축 방향일 수 있고, 제2방향(D2)은 Y축 방향일 수 있다.

도 1은 본 기술의 실시예에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.

도 1에 도시된 바와 같이, 실시예에 따른 이미지 센싱 장치(100)는 복수의 픽셀들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 110), 상관 이중 샘플러(correlated double sampler, CDS, 120), 아날로그-디지털 컨버터(analog-digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다. 참고로, 도 1에 도시된 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나, 또는 생략될 수도 있다.

이미지 센싱 장치(100)는 이미지 프로세서(200)의 제어에 의해 모듈 렌즈(미도시)를 통해 촬상된 물체를 센싱하고, 이미지 프로세서(200)는 이미지 센싱 장치(100)에 의해 센싱되어 출력되는 이미지를 디스플레이를 구비한 전자 장치 등으로 출력할 수 있다.

이미지 프로세서(200)는 카메라 컨트롤러(220), 이미지 신호 프로세서(210) 및 PC I/F(미도시)를 포함할 수 있다. 카메라 컨트롤러(220)는 제어 레지스터(170)를 제어할 수 있다. 이때, 카메라 컨트롤러(220)는 I2C(inter-integrated circuit)를 이용하여 이미지 센싱 장치(100)의 제어 레지스터(170)를 제어할 수 있으나, 이에 한정되지는 않는다. 이미지 신호 프로세서(220)는 버퍼(140)의 출력 신호인 이미지 정보를 입력 받아 이미지를 사람이 보기 좋도록 가공/처리하여 가공 처리된 이미지를 디스플레이로 출력할 수 있다.

픽셀 어레이(110)는 매트릭스 구조로 배열된 복수의 픽셀그룹들(10)을 포함할 수 있다. 복수의 픽셀그룹들(10) 각각은 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 상관 이중 샘플러(120)로 전송할 수 있다. 픽셀 어레이(110)에는 복수의 광 감지 소자가 포함되어 입사광을 감지할 수 있고, 이를 전기적 신호로 변환할 수 있다.

상관 이중 샘플러(120)는 픽셀 어레이(110)의 픽셀들로부터 수신된 전기적 이미지 신호를 유지(hold) 및 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(120)는 타이밍 제너레이터(160)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(130)로 전송할 수 있다.

아날로그-디지털 컨버터(130)는 수신된 아날로그 신호를 디지털 신호로 변환하여 버퍼(140)로 전송할 수 있다.

버퍼(140)는 수신된 디지털 신호를 래치(latch)하고 및 순차적으로 영상 신호 처리부로 출력할 수 있다. 버퍼(140)는 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.

로우 드라이버(150)는 타이밍 제너레이터(160)의 신호에 따라 픽셀 어레이(110)의 복수의 픽셀들을 구동할 수 있다. 예를 들어, 로우 드라이버(150)는 복수의 로우 라인들(row lines) 중 하나의 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.

타이밍 제너레이터(160)는 상관 이중 샘플러(120), 아날로그-디지털 컨버터(130), 로우 드라이버(150), 및 램프 신호 제너레이터(180)를 제어하기 위한 타이밍 신호를 생성할 수 있다.

제어 레지스터(170)는 버퍼(140), 타이밍 제너레이터(160), 및 램프 신호 제너레이터(180)를 컨트롤하기 위한 컨트롤 신호(들)을 생성할 수 있다. 생성된 컨트롤 신호들에 따라 각각의 동작이 제어되며, 이때, 제어 레지스터(170)는 카메라 컨트롤러의 제어를 받아 동작할 수 있다.

램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 컨트롤에 따라 버퍼(140)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.

도 2는 본 기술의 실시예에 따른 이미지 센싱 장치의 픽셀그룹을 도시한 평면도이다.

도 2에 도시된 바와 같이, 실시예에 따른 이미지 센싱 장치의 픽셀 어레이(110, 도 1 참조)는 매트릭스 구조로 배열된 복수의 픽셀그룹들(10)을 포함할 수 있다. 복수의 픽셀그룹들(10) 각각은 8개의 단위픽셀들 즉, 제1단위픽셀(PX1) 내지 제8단위픽셀(PX8)이 2×4 매트릭스 구조로 배열될 수 있다. 여기서, 제1단위픽셀(PX1) 내지 제4단위픽셀(PX4)은 제1서브플로팅디퓨전(FD11)을 공유할 수 있고, 제1서브플로팅디퓨전(FD11)을 중심으로 방사형으로 배치될 수 있다. 마찬가지로, 제5단위픽셀(PX5) 내지 제8단위픽셀(PX8)은 제2서브플로팅디퓨전(FD12)을 공유할 수 있고, 제2서브플로팅디퓨전(FD12)을 중심으로 방사형으로 배치될 수 있다. 제2방향(D2)으로 제1서브플로팅디퓨전(FD11)과 제2서브플로팅디퓨전(FD12)은 서로 정렬될 수 있다. 제1서브플로팅디퓨전(FD11)과 제2서브플로팅디퓨전(FD12)은 연결라인(40)을 통해 서로 전기적으로 연결될 수 있다. 연결라인(40)은 픽셀 트랜지스터들의 게이트 상부에 형성되는 배선층에 형성될 수 있고, 콘택플러그를 통해 전기적으로 연결될 수 있다.

제1단위픽셀(PX1) 내지 제8단위픽셀(PX8) 각각은 광전변환소자(PD)를 포함할 수 있고, 광전변환소자(PD)는 입사광에 상응하는 광전하를 생성할 수 있다. 광전변환소자(PD)는 포토다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode, PPD) 또는 이들의 조합으로 구성될 수 있다. 일례로, 광전변환소자(PD)는 포토다이오드일 수 있다. 포토다이오드는 N형 불순물영역과 P형 불순물영역이 수직방향으로 적층된 구조를 포함할 수 있다.

제1단위픽셀(PX1) 내지 제8단위픽셀(PX8) 각각은 제1전송 트랜지스터(TX1) 내지 제8전송 트랜지스터(TX8)를 포함할 수 있다. 입사광에 응답하여 광전변환소자(PD)에서 생성된 광전하는 제1전송 트랜지스터(TX1) 내지 제8전송 트랜지스터(TX8)를 통해 각각 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)으로 전달될 수 있다. 이를 위해, 제1전송 트랜지스터(TX1) 내지 제8전송 트랜지스터(TX8) 각각의 게이트에는 전송신호가 인가될 수 있고, 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)으로 전달할 수 있다.

픽셀그룹(10)의 일측에는 변환이득 트랜지스터(DCGX) 및 리셋 트랜지스터(RX)가 위치할 수 있다. 구체적으로, 제2방향(D2)으로 픽셀그룹(10)의 상단부에 변환이득 트랜지스터(DCGX) 및 리셋 트랜지스터(RX)가 위치할 수 있다. 예를 들어, 변환이득 트랜지스터(DCGX)는 제1단위픽셀(PX1)에 인접하게 위치할 수 있고, 리셋 트랜지스터(RX)는 제2단위픽셀(PX2)에 인접하게 위치할 수 있다. 변형예로서, 변환이득 트랜지스터(DCGX)가 제2단위픽셀(PX2)에 인접하게 위치할 수도 있고, 리셋 트랜지스터(RX)는 제1단위픽셀(PX1)에 인접하게 위치할 수도 있다.

변환이득 트랜지스터(DCGX)는 게이트에 인가되는 변환이득신호에 응답하여 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)의 캐패시턴스를 가변시킬 수 있다. 리셋 트랜지스터(RX)는 게이트에 인가되는 리셋신호에 응답하여 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)을 초기화시킬 수 있다. 변환이득 트랜지스터(DCGX) 및 리셋 트랜지스터(RX)는 제1활성영역(20)을 공유할 수 있다. 제1활성영역(20)은 제1방향(D1)으로 연장된 바타입(Bar type)의 평면형상을 가질 수 있다. 도면에 도시하지는 않았지만, 제1활성영역(20)의 양측 또는 일측/타측 끝단에 인접하게 웰탭(well tap)이 위치할 수도 있다.

제1활성영역(20)은 복수의 접합영역들을 포함할 수 있고, 접합영역들 각각은 변환이득 트랜지스터(DCGX) 및 리셋 트랜지스터(RX) 각각의 소스 및 드레인으로 사용될 수 있다. 예를 들어, 제1접합영역(22)은 변환이득 트랜지스터(DCGX)의 소스로 사용될 수 있고, 제3접합영역(26)은 리셋 트랜지스터(RX)의 드레인으로 사용될 수 있다. 제2접합영역(24)은 변환이득 트랜지스터(DCGX)의 드레인 및 리셋 트랜지스터(RX)의 소스로 사용될 수 있다. 변환이득 트랜지스터(DCGX)의 소스는 인접한 다른 픽셀그룹(10)의 변환이득 트랜지스터(DCGX)의 소스에 전기적으로 연결될 수 있다(도 3 참조). 리셋 트랜지스터(RX)의 드레인은 전원전압노드(VDD)에 전기적으로 연결될 수 있다. 그리고, 변환이득 트랜지스터(DCGX)의 드레인 및 리셋 트랜지스터(RX)의 소스는 연결라인(40)을 통해 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)과 전기적으로 연결될 수 있다.

제2방향(D2)으로 픽셀그룹(10)의 중심부에는 구동 트랜지스터(DX) 및 선택 트랜지스터(SX)가 위치할 수 있다. 참고로, 구동 트랜지스터(DX)는 소스팔로워 트랜지스터(Source follower transistor)라 불리기도 한다. 예를 들어, 구동 트랜지스터(DX)는 제3단위픽셀(PX3)과 제5단위픽셀(PX5) 사이에 위치할 수 있고, 선택 트랜지스터(SX)는 제4단위픽셀(PX4)과 제6단위픽셀(PX6) 사이에 위치할 수 있다. 변형예로서, 구동 트랜지스터(DX)가 제4단위픽셀(PX4)과 제6단위픽셀(PX6) 사이에 위치할 수도 있고, 선택 트랜지스터(SX)는 제3단위픽셀(PX3)과 제5단위픽셀(PX5) 사이에 위치할 수도 있다.

구동 트랜지스터(DX)는 게이트가 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)에 전기적으로 연결되어 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)에 저장된 광전하량에 대응하도록 증폭된 출력신호(Vout)를 생성할 수 있다. 선택 트랜지스터(SX)는 게이트에 인가되는 선택신호에 응답하여 출력신호(Vout)를 컬럼라인(미도시, 도 1 참조)으로 전달할 수 있다. 구동 트랜지스터(DX) 및 선택 트랜지스터(SX)는 제2활성영역(30)을 공유할 수 있다. 제2활성영역(30)은 제1방향(D1)으로 연장된 바타입(Bar type)의 평면형상을 가질 수 있다. 도면에 도시하지는 않았지만, 제2활성영역(30)의 양측 또는 일측/타측 끝단에 인접하게 웰탭이 위치할 수도 있다.

제2활성영역(30)은 복수의 접합영역들을 포함할 수 있고, 접합영역들 각각은 구동 트랜지스터(DX) 및 선택 트랜지스터(SX) 각각의 소스 및 드레인으로 사용될 수 있다. 예를 들어, 제4접합영역(32)은 구동 트랜지스터(DX)의 드레인으로 사용될 수 있고, 제6접합영역(36)은 선택 트랜지스터(SX)의 소스로 사용될 수 있다. 제5접합영역(34)은 구동 트랜지스터(DX)의 소스 및 선택 트랜지스터(SX)의 드레인으로 사용될 수 있다. 구동 트랜지스터(DX)의 드레인은 전원전압노드(VDD)에 전기적으로 연결될 수 있다. 구동 트랜지스터(DX)의 게이트는 연결라인(40)에 전기적으로 연결될 수 있다. 따라서, 구동 트랜지스터(DX)의 게이트, 변환이득 트랜지스터(DCGX)의 드레인 및 리셋 트랜지스터(RX)의 소스는 연결라인(40)을 통해 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)과 전기적으로 연결될 수 있다. 그리고, 선택 트랜지스터(SX)의 소스는 컬럼라인(미도시, 도 1 참조)에 전기적으로 연결될 수 있다.

도 3은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다. 그리고, 도 4는 도 3에 도시된 제1픽셀그룹, 제2픽셀그룹 및 변환이득 캐패시터의 등가회로를 도시한 도면이다.

도 2 내지 도 4에 도시된 바와 같이, 실시예에 따른 픽셀 어레이(110)는 복수의 픽셀그룹들(10)이 매트릭스 구조로 배열될 수 있다. 복수의 픽셀그룹들(10) 각각은 제1단위픽셀(PX1) 내지 제8단위픽셀(PX8)이 2×4 매트릭스 구조로 배열될 수 있다.

구체적으로, 픽셀 어레이(110)는 제2방향(D2)으로 정렬되고, 상호 인접하게 배치된 제1픽셀그룹(10-1) 및 제2픽셀그룹(10-2)을 포함할 수 있다. 제1픽셀그룹(10-1)에 포함된 복수의 단위픽셀들(PX1~PX8)은 제1플로팅디퓨전(FD1)을 공유할 수 있고, 제1플로팅디퓨전(FD1)에 전기적으로 연결된 제1변환이득 트랜지스터(DCGX1)를 포함할 수 있다. 마찬가지로, 제2픽셀그룹(10-2)에 포함된 복수의 단위픽셀들(PX1~PX8)은 제2플로팅디퓨전(FD2)을 공유할 수 있고, 제2플로팅디퓨전(FD2)에 전기적으로 연결된 제2변환이득 트랜지스터(DCGX2)를 포함할 수 있다. 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2) 각각은 연결라인(40)을 통해 전기적으로 연결된 제1서브플로팅디퓨전(FD11) 및 제2서브플로팅디퓨전(FD12)을 포함할 수 있다(도 2 참조).

제1픽셀그룹(10-1)은 제1리셋 트랜지스터(RX1), 제1변환이득 트랜지스터(DCGX1), 제1구동 트랜지스터(DX1) 및 제1선택 트랜지스터(SX1)를 포함할 수 있다. 제1리셋 트랜지스터(RX1)는 제1리셋신호에 응답하여 전원전압노드(VDD)와 제1플로팅디퓨전(FD1) 사이를 전기적으로 연결할 수 있다. 제1변환이득 트랜지스터(DCGX1)는 제1변환이득신호에 응답하여 변환이득 캐패시터(300)와 제1플로팅디퓨전(FD1) 사이를 전기적으로 연결할 수 있다. 제1구동 트랜지스터(DX1)의 게이트는 제1플로팅디퓨전(FD1)에 전기적으로 연결될 수 있고, 제1플로팅디퓨전(FD1)을 공유하는 단위픽셀들(PX1~PX8) 각각에 대응하는 출력신호들을 생성할 수 있다. 그리고, 제1선택 트랜지스터(SX1)는 제1선택신호에 응답하여 제1구동 트랜지스터(DX1)에서 생성된 출력신호들을 컬럼라인(미도시, 도 1 참조)으로 전달할 수 있다.

제2픽셀그룹(10-2)은 제2리셋 트랜지스터(RX2), 제2변환이득 트랜지스터(DCGX2), 제2구동 트랜지스터(DX2) 및 제2선택 트랜지스터(SX2)를 포함할 수 있다. 제2리셋 트랜지스터(RX2)는 제2리셋신호에 응답하여 전원전압노드(VDD)와 제2플로팅디퓨전(FD2) 사이를 전기적으로 연결할 수 있다. 제2변환이득 트랜지스터(DCGX2)는 제2변환이득신호에 응답하여 변환이득 캐패시터(300)와 제2플로팅디퓨전(FD2) 사이를 전기적으로 연결할 수 있다. 제2구동 트랜지스터(DX2)의 게이트는 제2플로팅디퓨전(FD2)에 전기적으로 연결될 수 있고, 제2플로팅디퓨전(FD2)을 공유하는 단위픽셀들(PX1~PX8) 각각에 대응하는 출력신호들을 생성할 수 있다. 그리고, 제2선택 트랜지스터(SX2)는 제2선택신호에 응답하여 제2구동 트랜지스터(DX2)에서 생성된 출력신호들을 컬럼라인(미도시, 도 1 참조)으로 전달할 수 있다. 참고로, 제1픽셀그룹(10-1)의 제1선택 트랜지스터(SX1)와 제2픽셀그룹(10-2)의 제2선택 트랜지스터(SX2)는 동일한 컬럼라인(미도시, 도 1 참조)에 전기적으로 연결될 수 있다.

제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCGX2)는 소정의 캐패시턴스를 갖는 변환이득 캐패시터(300)를 통해 상호 전기적으로 연결될 수 있다. 변환이득 캐패시터(300)는 복수의 도전라인들 예컨대, 제1도전라인(52) 내지 제3도전라인(56)을 포함할 수 있다. 제1도전라인(52) 내지 제3도전라인(56)은 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2) 각각의 게이트 상부에 위치하는 배선층에 형성될 수 있고, 콘택플러그를 통해 전기적으로 연결될 수 있다. 일례로, 제1도전라인(52) 내지 제3도전라인(56)은 연결라인(40)과 동일층에 형성될 수 있다.

구체적으로, 제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCGX2)는 제1도전라인(52)을 통해 전기적으로 연결될 수 있다. 보다 구체적으로, 제1변환이득 트랜지스터(DCGX1)의 소스(도 2 참조)와 제2변환이득 트랜지스터(DCGX2)의 소스(도 2 참조)가 제1도전라인(52)을 통해 전기적으로 연결될 수 있다. 제1도전라인(52)은 링타입(Ring type)의 평면형상을 갖는 제1영역(52A) 및 일측이 개방된 오픈부(58)를 갖는 브라켓타입(Bracket type)의 평면형상을 갖는 제2영역(52B)을 포함할 수 있다. 여기서, 일측이 개방된 오픈부(58)를 갖는 브라켓타입의 평면형상은 '∪' 형상을 지칭할 수 있다. 또한, 제1도전라인(52)은 제1영역(52A)과 상기 제2영역(52B) 사이를 연결하는 제3영역(52C)을 더 포함할 수 있다. 제3영역(52C)은 바타입(Bar type)의 평면형상을 가질 수 있다.

변환이득 캐패시터(300)에서 제2방향(D2)으로 제1도전라인(52)의 제1영역(52A)은 중심부에 위치할 수 있다. 제2방향(D2)으로 제1도전라인(52)의 제2영역(52B)은 제1영역(52A)의 양측에 각각 위치할 수 있으나, 이에 한정되지 않는다. 변형예로서, 제1도전라인(52)의 제2영역(52B)은 제1영역(52A)의 일측 또는 타측에만 위치할 수도 있다. 제2영역(52B)의 오픈부(58)는 제1픽셀그룹(10-1) 및 제2픽셀그룹(10-2)과 인접한 또 다른 픽셀그룹(미도시)을 바라보도록 배치될 수 있다. 다시 말해, 제2영역(52B)의 오픈부(58)는 제1영역(52A)을 바라보지 않도록 배치될 수 있다.

변환이득 캐패시터(300)에서 제2도전라인(54)은 제1도전라인(52)의 제1영역(52A) 내에 위치할 수 있다. 즉, 제1도전라인(52)의 제1영역(52A)이 제2도전라인(54)을 둘러싸는 형상을 가질 수 있다. 여기서, 제2도전라인(54)은 접지전압노드에 연결되도록 구성될 수 있다. 이 경우, 변환이득 캐패시터(300)는 고정된 캐패시턴스를 가질 수 있다.

한편, 변형예로서, 제2도전라인(54)은 제1변환이득 트랜지스터(DCGX1) 또는/및 제2변환이득 트랜지스터(DCGX2)가 활성화될 때, 제2도전라인(54)에 제1부스팅전압이 인가되도록 구성될 수도 있다. 이 경우, 변환이득 캐패시터(300)는 가변 캐패시턴스를 가질 수 있고, 고조도 환경에서 이미지 센싱 장치의 감도를 보다 효과적으로 조절할 수 있다.

변환이득 캐패시터(300)에서 제3도전라인(56)은 제1도전라인(52)의 제2영역(52B) 내에 위치할 수 있다. 여기서, 제3도전라인(56)은 제2영역(52B)의 오픈부(58)를 통해 제2영역(52B)의 외측으로 연장된 형태를 가질 수 있다. 이로써, 상호 인접한 2개의 변환이득 캐패시터(300)는 제3도전라인(56)을 공유할 수 있다. 제2도전라인(54)과 마찬가지로, 제3도전라인(56)은 접지전압노드에 연결되도록 구성될 수 있다. 이 경우, 변환이득 캐패시터(300)는 고정된 캐패시턴스를 가질 수 있다.

한편, 변형예로서, 제3도전라인(56)은 제1변환이득 트랜지스터(DCGX1) 또는/및 제2변환이득 트랜지스터(DCGX2)가 활성화될 때, 제3도전라인(56)에 제2부스팅전압이 인가되도록 구성될 수도 있다. 이 경우, 변환이득 캐패시터(300)는 가변 캐패시턴스를 가질 수 있고, 고조도 환경에서 이미지 센싱 장치의 감도를 보다 효과적으로 조절할 수 있다. 여기서, 제2도전라인(54)에 인가되는 제1부스팅전압과 제3도전라인(56)에 인가되는 제2부스팅전압은 서로 동일한 극성 및 크기를 갖는 부스팅전압일 수 있다. 또한, 제2도전라인(54)에 인가되는 제1부스팅전압과 제3도전라인(56)에 인가되는 제2부스팅전압은 서로 동일한 극성을 갖되, 서로 다른 크기를 갖는 부스팅전압일 수도 있다. 제1부스팅전압 및 제2부스팅전압의 인가여부 및 각각의 크기에 따라 이미지 센싱 장치의 감도를 더욱더 효과적으로 조절할 수 있다.

상술한 바와 같이, 실시예에 따른 픽셀 어레이(110)에서 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)은 각각 독립적으로 리셋신호를 인가받아 동작하는 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)에 전기적으로 연결되고, 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2) 각각이 제1리셋 트랜지스터(RX1) 및 제2리셋 트랜지스터(RX2)에 병렬로 연결됨에 따라 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2)을 각각 초기화시키는 리셋 동작을 원활하게 수행할 수 있다(도 4 및 도 5a 내지 도 5c 참조).

또한, 실시예에 따른 픽셀 어레이(110)는 제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCGX2)를 전기적으로 연결하는 변환이득 캐패시터(300)를 구비함으로써, 이미지 센서의 감도를 용이하게 조절할 수 있다. 특히, 단일 플로팅디퓨전(FD)이 갖는 캐패시턴스 대비 4배 이상의 캐패시턴스를 제공할 수 있기 때문에 고조도 환경에서 고품질의 이미지를 획득할 수 있다.

참고로, 각각의 픽셀그룹(10)은 제한된 면적으로 인해 복수의 변환이득 트랜지스터(DCGX)를 구비하기 어렵다. 따라서, 하나의 변환이득 트랜지스터(DCGX)를 플로팅디퓨전(FD)에 전기적으로 연결하여 플로팅디퓨전(FD)의 캐패시턴스를 증가시키는 방법으로는 기본 동작 대비 플로팅디퓨전(FD)의 캐패시턴스를 2배 이상 증가시킬 수 없다. 여기서, 기본 동작은 변환이득 트랜지스터(DCGX)가 비활성된 상태에서 진행하는 동작을 의미할 수 있다.

그러나, 상술한 실시예에 따른 구조를 갖는 이미지 센싱 장치는 저조도 환경과 같이 피사체의 이미지를 획득하기 위해 높은 변환 이득(high conversion gain)이 요구될 때에는 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2)를 모두 비활성화시켜 각각의 픽셀그룹(10)이 갖는 플로팅디퓨전(FD)의 캐패시턴스만을 사용함으로써, 고품질의 이미지를 획득할 수 있다. 반면에, 고조도 환경과 같이 피사체의 이미지를 획득하기 위해 낮은 변환 이득(low conversion gain)이 요구될 때에는 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2)를 모두 활성화시켜 제1플로팅디퓨전(FD1) 및 제2플로팅디퓨전(FD2) 각각의 캐패시턴스와 더불어서 변환이득 캐패시터(300)의 캐패시턴스를 사용함으로써, 기본 동작 대비 플로팅디퓨전(FD)의 캐패시턴스를 4배 이상 증가시켜 고품질의 이미지를 획득할 수 있다.

한편, 상술한 실시예에서는 제2방향(D2)으로 제1픽셀그룹(10-1)과 제2픽셀그룹(10-2)이 정렬된 경우를 예시하였으나, 본 발명의 기술적 사상은 제1방향(D1)으로 제1픽셀그룹(10-1)과 제2픽셀그룹(10-2)이 정렬된 경우에도 적용할 수 있다.

도 5a 내지 도 5c는 본 기술의 실시예에 따른 이미지 센싱 장치의 동작방법을 설명하기 위한 타이밍도이다. 이하에서는, 설명의 편의를 위해 4개의 단위픽셀이 동시에 동작하는 4SUM 동작 모드를 예시하여 설명하기로 한다. 그리고, 제1픽셀그룹(10-1)의 동작을 기준으로 설명하기로 한다.

도 4 및 도 5a에 도시된 바와 같이, 저조도 환경 또는 일반 촬영모드의 경우, 피사체로부터 이미지를 획득하기 위해서는 높은 변환 이득이 요구될 수 있다. 이는, 제1플로팅디퓨전(FD1)의 캐패시턴스 총합이 작을수록 감도가 커지기 때문이다. 따라서, 복수의 단위픽셀들에서 생성된 광전하를 제1플로팅디퓨전(FD1)으로 전달하는 제3구간(T3)에서 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2)는 비활성화될 수 있다.

참고로, 제1구간(T1)은 제1플로팅디퓨전(FD1)을 초기화시키기 위한 리셋 동작을 수행하는 구간으로 제1구간(T1)에서 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2)는 모두 활성화될 수 있다. 제2구간(T2)은 복수의 단위픽셀들 각각이 입사광에 응답하여 광전하를 생성하는 인티그레이션 타임(Integration time)에 대응하는 구간일 수 있다.

도 4 및 도 5b에 도시된 바와 같이, 고조도 환경 또는 HDR 촬영모드의 경우, 피사체로부터 이미지를 획득하기 위해서는 낮은 변환 이득이 요구될 수 있다. 이는, 제1플로팅디퓨전(FD1)의 캐패시턴스 총합이 클수록 감도가 작아지기 때문이다. 따라서, 복수의 단위픽셀들에서 생성된 광전하를 제1플로팅디퓨전(FD1)으로 전달하는 제3구간(T3)에서 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2)는 모두 활성화될 수 있다.

도 4 및 도 5c에 도시된 바와 같이, 저조도 환경보다는 낮은 변환 이득이 요구되고, 고조도 환경보다는 높은 변환 이득이 요구되는 경우에는 제3구간(T3)에서 제1변환이득 트랜지스터(DCGX1)를 활성화시키고, 제2변환이득 트랜지스터(DCGX2)를 비활성화시킬 수 있다.

상술한 바와 같이, 실시예에 따른 이미지 센싱 장치는 제1픽셀그룹(10-1)의 제1변환이득 트랜지스터(DCGX1)와 제2픽셀그룹(10-2)의 제2변환이득 트랜지스터(DCGX2)를 전기적으로 연결하는 변환이득 캐패시터(300)를 구비함으로써, 이미지 센서의 감도를 용이하게 조절할 수 있다.

도 6은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다. 여기서, 도 6에 도시된 제1픽셀그룹, 제2픽셀그룹 및 변환이득 캐패시터의 등가회로는 도 4에 도시된 것과 동일할 수 있다. 그리고, 설명의 편의를 위해 도 3에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 상세한 설명은 생략하기로 한다.

도 6에 도시된 바와 같이, 실시예에 따른 픽셀 어레이(110)는 복수의 픽셀그룹들(10)이 매트릭스 구조로 배열될 수 있다. 복수의 픽셀그룹들(10) 각각은 제1단위픽셀(PX1) 내지 제8단위픽셀(PX8)이 2×4 매트릭스 구조로 배열될 수 있다. 구체적으로, 픽셀 어레이(110)는 상호 인접하게 배치된 제1픽셀그룹(10-1) 및 제2픽셀그룹(10-2)을 포함할 수 있다. 이때, 제1방향(D1)으로 제1픽셀그룹(10-1)과 제2픽셀그룹(10-2)는 대칭적인 평면형상을 가질 수 있다.

제1픽셀그룹(10-1)은 제1플로팅디퓨전(FD1)을 공유하는 복수의 단위픽셀들(PX1~PX8), 제1리셋신호에 응답하여 전원전압노드(VDD)와 제1플로팅디퓨전(FD1) 사이를 전기적으로 연결하는 제1리셋 트랜지스터(RX1), 제1변환이득신호에 응답하여 변환이득 캐패시터(300)와 제1플로팅디퓨전(FD1) 사이를 전기적으로 연결하는 제1변환이득 트랜지스터(DCGX1), 제1플로팅디퓨전(FD1)을 공유하는 단위픽셀들(PX1~PX8) 각각에 대응하는 출력신호들을 생성하는 제1구동 트랜지스터(DX1) 및 제1선택신호에 응답하여 제1구동 트랜지스터(DX1)에서 생성된 출력신호들을 컬럼라인(미도시, 도 1 참조)으로 전달하는 제1선택 트랜지스터(SX1)를 포함할 수 있다.

제2픽셀그룹(10-2)은 제2플로팅디퓨전(FD2)을 공유하는 복수의 단위픽셀들(PX1~PX8), 제2리셋신호에 응답하여 전원전압노드(VDD)와 제2플로팅디퓨전(FD2) 사이를 전기적으로 연결하는 제2리셋 트랜지스터(RX2), 제2변환이득신호에 응답하여 변환이득 캐패시터(300)와 제2플로팅디퓨전(FD2) 사이를 전기적으로 연결하는 제2변환이득 트랜지스터(DCGX2), 제2플로팅디퓨전(FD2)을 공유하는 단위픽셀들(PX1~PX8) 각각에 대응하는 출력신호들을 생성하는 제2구동 트랜지스터(DX2) 및 제2선택신호에 응답하여 제2구동 트랜지스터(DX2)에서 생성된 출력신호들을 컬럼라인(미도시, 도 1 참조)으로 전달하는 제2선택 트랜지스터(SX2)를 포함할 수 있다. 참고로, 제1픽셀그룹(10-1)의 제1선택 트랜지스터(SX1)와 제2픽셀그룹(10-2)의 제2선택 트랜지스터(SX2)는 서로 다른 컬럼라인(미도시, 도 1 참조)에 전기적으로 연결될 수 있다.

제1픽셀그룹(10-1)의 제1리셋 트랜지스터(RX1) 및 제1변환이득 트랜지스터(DCGX1)는 제2픽셀그룹(10-2)의 제2리셋 트랜지스터(RX2) 및 제2변환이득 트랜지스터(DCGX2)와 하나의 제1활성영역(20)을 공유할 수 있다. 이때, 제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCG2)가 서로 인접하게 배치될 수 있다. 또한, 제1픽셀그룹(10-1)의 제1구동 트랜지스터(DX1) 및 제1선택 트랜지스터(SX1)는 제2픽셀그룹(10-2)의 제2구동 트랜지스터(DX2) 및 제2선택 트랜지스터(SX2)와 하나의 제2활성영역(30)을 공유할 수 있다. 이때, 제1구동 트랜지스터(DX1)와 제2구동 트랜지스터(DX2)가 서로 인접하게 배치될 수 있다. 이처럼, 픽셀 트랜지스터들이 활성영역을 공유함으로써, 제한된 면적내에서 픽셀 트랜지스터들의 채널면적을 용이하게 증가시킬 수 있고, 도전라인 설계 난이도를 감소시킬 수 있다. 이를 통해, 픽셀 트랜지스터의 동작 특성을 향상시킬 수 있고, 도전라인의 전체 저항을 감소시켜 신호 전달 특성을 향상시킬 수 있다.

제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCGX2)는 소정의 캐패시턴스를 갖는 변환이득 캐패시터(300)를 통해 상호 전기적으로 연결될 수 있다. 변환이득 캐패시터(300)는 복수의 도전라인들 예컨대, 제1도전라인(62) 내지 제3도전라인(66)을 포함할 수 있다. 제1도전라인(62) 내지 제3도전라인(66)은 제1변환이득 트랜지스터(DCGX1) 및 제2변환이득 트랜지스터(DCGX2) 각각의 게이트 상부에 위치하는 배선층에 형성될 수 있고, 콘택플러그를 통해 전기적으로 연결될 수 있다. 일례로, 제1도전라인(62) 내지 제3도전라인(66)은 연결라인(40, 도 2 참조)과 동일층에 형성될 수 있다.

구체적으로, 제1변환이득 트랜지스터(DCGX1)와 제2변환이득 트랜지스터(DCGX2)는 제1도전라인(62)과 전기적으로 연결될 수 있다. 보다 구체적으로, 제1변환이득 트랜지스터(DCGX1)의 소스(도 2 참조) 및 제2변환이득 트랜지스터(DCGX2)의 소스(도 2 참조)가 제1도전라인(62)에 전기적으로 연결될 수 있다. 제1방향(D1)으로 제1도전라인(62)은 제1픽셀그룹(10-1)과 제2픽셀그룹(10-2) 사이에 위치할 수 있고, 제2방향(D2)으로 연장된 형상을 가질 수 있다. 이때, 제1도전라인(62)은 제2방향(D2)으로 제1픽셀그룹(10-1) 길이 및 제2픽셀그룹(10-2) 길이에 대응하는 길이를 가질 수 있다. 제1도전라인(62)은 링타입의 형상을 갖는 제1영역(62A) 및 제1영역(62A)으로부터 제2방향(D2)으로 연장된 라인타입의 형상을 갖는 제2영역(62B)을 포함할 수 있다.

링타입의 형상을 갖는 제1도전라인(62)의 제1영역(62A)은 제2방향(D2)으로 제1도전라인(62)의 중심부에 위치할 수 있고, 제1구동 트랜지스터(DX1) 및 제2구동 트랜지스터(DX2)가 공유하는 제2활성영역(30)의 중심부와 중첩될 수 있다. 따라서, 전원전압노드(VDD)와 제1구동 트랜지스터(DX1)의 드레인 및 제2구동 트랜지스터(DX2)의 드레인 사이를 전기적으로 연결하는 콘택플러그는 링타입의 형상을 갖는 제1도전라인(62)의 제1영역(62A)을 관통할 수 있다. 라인타입의 형상을 갖는 제1도전라인(62)의 제2영역(62B)은 제2방향(D2)으로 제1영역(62A)의 상부 및 하부에 각각 위치할 수 있다. 제2방향(D2)으로 제1영역(62A)의 상부 및 하부에 각각 위치하는 제2영역(62B)는 상호 정렬될 수 있다. 제1도전라인(62)의 제2영역(62B) 일측 끝단이 콘택플러그를 통해 제1변환이득 트랜지스터(DCGX1) 소스 및 제2변환이득 트랜지스터(DCGX2)의 소스로 작용하는 제1활성영역(20)에 전기적으로 연결될 수 있다.

변환이득 캐패시터(300)에서 제2도전라인(64)은 제1도전라인(62)의 양측에 위치할 수 있다. 이때, 제2도전라인(64)은 제1도전라인(62)의 프로파일을 따라 제2방향(D2)으로 연장된 라인타입의 형상을 갖되, 제1도전라인(62)의 제1영역(62A)에서 단절된 불연속적인 도전라인들을 포함할 수 있다. 제2도전라인(64)은 접지전압노드에 연결되도록 구성될 수 있다. 이 경우, 변환이득 캐패시터(300)는 고정된 캐패시턴스를 가질 수 있다.

변환이득 캐패시터(300)에서 제3도전라인(66)은 제1방향(D1)으로 제1픽셀그룹(10-1)의 타측 및 제2픽셀그룹(10-2)의 일측에 각각 위치할 수 있다. 즉, 제3도전라인(66)은 제1도전라인(62) 양측에 위치할 수 있고, 제3도전라인(66) 사이에 제1픽셀그룹(10-1), 제1도전라인(62), 제2도전라인(64) 및 제2픽셀그룹(10-2)이 위치할 수 있다. 제3도전라인(66)은 제2도전라인(64)와 마찬가지로 접지전압노드에 연결되도록 구성될 수 있다. 제3도전라인(66)은 변환이득 캐패시터(300)가 안정적인 캐패시턴스를 갖고, 캐패시턴스의 산포를 감소시키는 역할을 수행할 수 있다. 이를 위해, 제3도전라인(66)은 제2방향으로 연장된 라인타입의 제3영역(66A) 및 제3영역(66A)과 전기적으로 연결되고, 단위픽셀들에 인접하게 배치되어 'H' 평면형상을 갖는 제4영역(66B)을 포함할 수 있다. 제3영역(66A)을 기준으로 제4영역(66B)는 대칭적인 평면형상을 가질 수 있다.

도 7은 본 발명의 실시예에 따른 이미지 센싱 장치의 픽셀 어레이 일부를 도시한 평면도이다. 여기서는, 설명의 편의를 위해 도 3 및 도 6에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 상세한 설명은 생략하기로 한다.

상술한 실시예들에서는 변환이득 캐패시터가 두 개의 변환이득 트랜지스터를 전기적으로 연결하여 단일 플로팅디퓨전(FD)이 갖는 캐패시턴스 대비 4배 이상의 캐패시턴스를 제공할 수 있는 이미지 센싱 장치를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다.

도 7에 도시된 바와 같이, 실시예에 따른 픽셀 어레이(110)는 도 6에 도시된 변환이득 캐패시터(300)를 제2방향(D2)으로 확장시켜 제1변환이득 트랜지스터(DCGX1) 내지 제4변환이득 트랜지스터(DCGX4)를 전기적으로 연결하여 단일 플로팅디퓨전(FD)이 갖는 캐패시턴스 대비 8배 이상의 캐패시턴스를 제공할 수도 있다.

이상 본 기술을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 기술은 상기 실시예에 한정되지 않고, 본 기술의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

DCGX : 변환이득 트랜지스터 RX : 리셋 트랜지스터
DX : 구동 트랜지스터 SX : 선택 트랜지스터
PD : 광전변환소자 TX : 전송 트랜지스터
FD1 : 제1플로팅디퓨전 FD1 : 제2플로팅디퓨전
10-1 : 제1픽셀그룹 10-2 : 제2픽셀그룹
20 : 제1활성영역 30 : 제2활성영역
40 : 연결라인 52, 62 : 제1도전라인
52A, 62A : 제1영역 52B, 62B : 제2영역
54, 64 : 제2도전라인 56, 66 : 제3도전라인
58 : 오픈부 300 : 변환이득 캐패시터

Claims

제1변환이득 트랜지스터를 포함하는 제1픽셀그룹;
상기 제1픽셀그룹에 인접하고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및
상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함하고,
상기 변환이득 캐패시터는 링타입의 평면형상을 갖는 영역을 포함하는 제1도전라인 및 상기 제1도전라인에 인접하게 배치된 제2도전라인을 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 제1픽셀그룹은 복수의 단위픽셀들이 공유하는 제1플로팅디퓨전 및 전원전압노드와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하는 제1리셋 트랜지스터를 더 포함하고,
상기 제2픽셀그룹은 복수의 단위픽셀들이 공유하는 제2플로팅디퓨전 및 상기 전원전압노드와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 제2리셋 트랜지스터를 더 포함하는 이미지 센싱 장치.
제2항에 있어서,
상기 제1변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하고, 상기 제2변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 이미지 센싱 장치.
제2항에 있어서,
상기 제1픽셀그룹에서 상기 제1변환이득 트랜지스터는 상기 제1리셋 트랜지스터에 병렬로 연결되고, 상기 제2픽셀그룹에서 상기 제2변환이득 트랜지스터는 상기 제2리셋 트랜지스터에 병렬로 연결되는 이미지 센싱 장치.
제1항에 있어서,
상기 제1도전라인은 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하고, 상기 제2도전라인은 상기 링타입의 평면형상을 갖는 영역내에 위치하여 상기 제1도전라인이 상기 제2도전라인을 둘러싸는 이미지 센싱 장치.
제1항에 있어서,
상기 제1도전라인은 상기 제1변환이득 트랜지스터 및 상기 제2변환이득 트랜지스터에 전기적으로 연결되고, 상기 제2도전라인은 상기 제2도전라인의 양측에 배치되어 상기 제1도전라인의 프로파일을 따라 연장되고, 상기 링타입의 평면형상을 갖는 영역에서 단절된 불연속적인 도전라인들을 포함하는 이미지 센싱 장치.
제1항에 있어서,
상기 제2도전라인은 접지전압노드에 연결되도록 구성된 이미지 센싱 장치.
제1변환이득 트랜지스터를 포함하는 제1픽셀그룹;
제2방향으로 상기 제1픽셀그룹에 정렬되고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및
상기 제2방향과 교차하는 제1방향으로 상기 제1픽셀그룹 및 상기 제2픽셀그룹의 일측에 배치되어 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함하고,
상기 변환이득 캐패시터는,
상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하고, 링타입(Ring type)의 평면형상을 갖는 제1영역 및 일측이 개방된 오픈부를 갖는 브라켓타입(Bracket type)의 평면형상을 갖는 제2영역을 포함하는 제1도전라인; 및
상기 제1도전라인의 제1영역 내에 형성된 제2도전라인을 포함하는 이미지 센싱 장치.
제8항에 있어서,
상기 제1도전라인의 제2영역 내에 형성된 제3도전라인을 더 포함하는 이미지 센싱 장치.
제9항에 있어서,
상기 제2방향으로 상기 제3도전라인은 상기 제2영역의 오픈부를 통해 상기 제2영역 외측으로 연장된 형태를 갖고, 상호 인접한 2개의 상기 변환이득 캐패시터는 상기 제3도전라인을 공유하는 이미지 센싱 장치.
제9항에 있어서,
상기 제2도전라인 및 상기 제3도전라인은 각각 접지전압노드에 연결되도록 구성된 이미지 센싱 장치.
제8항에 있어서,
상기 제2방향으로 상기 제1도전라인에서 상기 제2영역은 상기 제1영역의 양측에 각각 위치하고, 상기 제2영역의 오픈부가 상기 제1영역을 바라보지 않도록 배치되는 이미지 센싱 장치.
제8항에 있어서,
상기 제1픽셀그룹 및 상기 제2픽셀그룹은 각각 제1선택 트랜지스터 및 제2선택 트랜지스터를 더 포함하고, 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 동일한 컬럼라인에 전기적으로 연결되는 이미지 센싱 장치.
제8항에 있어서,
상기 제1픽셀그룹은 복수의 단위픽셀들이 공유하는 제1플로팅디퓨전 및 전원전압노드와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하는 제1리셋 트랜지스터를 더 포함하고,
상기 제2픽셀그룹은 복수의 단위픽셀들이 공유하는 제2플로팅디퓨전 및 상기 전원전압노드와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 제2리셋 트랜지스터를 더 포함하는 이미지 센싱 장치.
제14항에 있어서,
상기 제1변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하고, 상기 제2변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 이미지 센싱 장치.
제1변환이득 트랜지스터를 포함하는 제1픽셀그룹;
제1방향으로 상기 제1픽셀그룹에 정렬되고, 제2변환이득 트랜지스터를 포함하는 제2픽셀그룹; 및
상기 제1방향으로 상기 제1픽셀그룹과 상기 제2픽셀그룹 사이에 배치되어 상기 제1변환이득 트랜지스터와 상기 제2변환이득 트랜지스터를 전기적으로 연결하는 변환이득 캐패시터를 포함하고,
상기 변환이득 캐패시터는,
상기 제1방향과 교차하는 제2방향으로 연장되어 상기 제1변환이득 트랜지스터 및 상기 제2변환이득 트랜지스터에 전기적으로 연결되고, 링타입의 평면형상을 갖는 제1영역 및 라인타입의 평면형상을 갖는 제2영역을 포함하는 제1도전라인; 및
상기 제2방향으로 연장되고, 상기 제1도전라인의 양측에 배치된 제2도전라인
을 포함하는 이미지 센싱 장치.
제16항에 있어서,
상기 제2방향으로 각각 상기 제1픽셀그룹 및 상기 제2픽셀그룹에 정렬되고, 제3변환이득 트랜지스터를 포함하는 제3픽셀그룹 및 제4변환이득 트랜지스터를 포함하는 제4픽셀그룹을 더 포함하고,
상기 변환이득 캐패시터는 상기 제2방향으로 확장되어 상기 제1변환이득 트랜지스터 내지 상기 제4변환이득 트랜지스터를 전기적으로 연결하는 이미지 센싱 장치.
제16항에 있어서,
상기 제1방향으로 상기 제1픽셀그룹의 타측 및 상기 제2픽셀그룹의 일측에 배치되고, 제2방향으로 연장된 제3도전라인을 더 포함하는 이미지 센싱 장치.
제18항에 있어서,
상기 제3도전라인은 제2방향으로 연장된 라인타입 평면형상을 갖는 제3영역 및 상기 제3영역에 전기적으로 연결되어 'H' 평면형상을 갖는 제4영역을 포함하고,
상기 제3영역을 기준으로 상기 제4영역은 대칭적인 평면형상을 갖는 이미지 센싱 장치.
제19항에 있어서,
상기 제2도전라인 및 상기 제3도전라인은 각각 접지전압노드에 연결되도록 구성된 이미지 센싱 장치.
제16항에 있어서,
상기 제1방향으로 상기 제1픽셀그룹과 상기 제2픽셀그룹은 상호 대칭적인 평면형상을 갖는 이미지 센싱 장치.
제16항에 있어서,
상기 제2방향으로 상기 제1도전라인의 제1영역은 상기 제1픽셀그룹 및 상기 제2픽셀그룹의 중심부에 위치하고, 상기 제1도전라인의 제2영역은 각각 상기 제1영역의 상부 및 하부에 위치하여 서로 정렬되며, 콘택플러그가 상기 제1도전라인의 제1영역을 관통하는 이미지 센싱 장치.
제16항에 있어서,
상기 제2도전라인은 상기 제1도전라인의 프로파일을 따라 연장되고, 상기 제1도전라인의 제1영역에서 단절된 불연속적인 도전라인들을 포함하는 이미지 센싱 장치.
제16항에 있어서,
상기 제1픽셀그룹 및 상기 제2픽셀그룹은 각각 제1선택 트랜지스터 및 제2선택 트랜지스터를 더 포함하고, 상기 제1선택 트랜지스터 및 상기 제2선택 트랜지스터는 서로 다른 컬럼라인에 전기적으로 연결되는 이미지 센싱 장치.
제16항에 있어서,
상기 제1픽셀그룹은 복수의 단위픽셀들이 공유하는 제1플로팅디퓨전 및 전원전압노드와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하는 제1리셋 트랜지스터를 더 포함하고,
상기 제2픽셀그룹은 복수의 단위픽셀들이 공유하는 제2플로팅디퓨전 및 상기 전원전압노드와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 제2리셋 트랜지스터를 더 포함하는 이미지 센싱 장치.
제25항에 있어서,
상기 제1변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제1플로팅디퓨전 사이를 선택적으로 연결하고, 상기 제2변환이득 트랜지스터는 상기 변환이득 캐패시터와 상기 제2플로팅디퓨전 사이를 선택적으로 연결하는 이미지 센싱 장치.