KR20220148794A - Phase compensation circuit and method of self-adaptive linear regulator to meet different load requirements - Google Patents
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Abstract
본 발명은 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로 및 방법을 제공한다. 여기에는 선형 레귤레이터 회로 및 전력 튜브 게이트 구동 신호 추적 회로가 포함되며, 상기 선형 레귤레이터 회로 상에는 제1 NMOS 튜브가 전기적으로 연결된다. 전력 튜브 게이트 구동 신호 추적 회로는 제1 NMOS 튜브와 전기적으로 연결되며, 상이한 부하에 따라 제1 NMOS 튜브의 온-저항을 조절하는 데 사용된다. 이에 따라 본 발명은 상이한 부하에서 자가적응 선형 레귤레이터의 위상이 안정적이고 동적 응답이 우수한 이점을 갖는다.The present invention provides a phase compensation circuit and method for a self-adaptive linear regulator that meets different load requirements. It includes a linear regulator circuit and a power tube gate driving signal tracking circuit, on which a first NMOS tube is electrically connected. The power tube gate driving signal tracking circuit is electrically connected to the first NMOS tube, and is used to adjust the on-resistance of the first NMOS tube according to different loads. Accordingly, the present invention has an advantage in that the phase of the self-adaptive linear regulator is stable at different loads and the dynamic response is excellent.
Description
본 발명은 집적 회로 기술 분야에 관한 것으로, 더욱 상세하게는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로 및 방법에 관한 것이다.FIELD OF THE INVENTION The present invention relates to the field of integrated circuit technology, and more particularly to a phase compensation circuit and method for a self-adaptive linear regulator that meets different load requirements.
현재 선형 레귤레이터 기술의 개발은 도 3에 도시된 바와 같이 성숙기에 가깝다.The development of the current linear regulator technology is close to maturity as shown in FIG. 3 .
그러나 선형 레귤레이터 회로의 보상 영점은 기본적으로 고정되어 있기 때문에, 상이한 부하 전류 하에서 선형 레귤레이터 회로의 안정성은 작거나 불충분한 위상 여유를 가지므로, 루프의 동적 응답과 안정성에 영향을 미칠 수 있다.However, since the compensation zero of the linear regulator circuit is essentially fixed, the stability of the linear regulator circuit under different load currents may have small or insufficient phase margin, which may affect the dynamic response and stability of the loop.
본 발명은 상이한 부하에서 선형 레귤레이터의 위상 안정성 문제를 해결할 수 있는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로 및 방법을 제공한다.The present invention provides a phase compensation circuit and method of a self-adaptive linear regulator that meets different load requirements, which can solve the problem of phase stability of the linear regulator at different loads.
본 발명은 다음의 기술적 해결책으로 구현된다. 즉, 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로는 선형 레귤레이터 회로 및 전력 튜브 게이트 구동 신호 추적 회로를 포함한다. 선형 레귤레이터 회로 상에는 제1 NMOS 튜브가 전기적으로 연결된다. 전력 튜브 게이트 구동 신호 추적 회로는 제1 NMOS 튜브와 전기적으로 연결되며, 상이한 부하에 따라 제1 NMOS 튜브의 온-저항(on-resistance)을 조절하는 데 사용된다.The present invention is implemented by the following technical solutions. That is, the phase compensation circuit of the self-adaptive linear regulator that meets different load requirements includes a linear regulator circuit and a power tube gate driving signal tracking circuit. A first NMOS tube is electrically connected on the linear regulator circuit. The power tube gate driving signal tracking circuit is electrically connected to the first NMOS tube, and is used to adjust the on-resistance of the first NMOS tube according to different loads.
선형 레귤레이터 회로의 상이한 부하에서 전력 튜브 게이트 구동 신호 추적 회로는 GATE DRIVER를 동적 레귤레이터 튜브의 제어 신호 R_Dynamic_Con으로 변환한다. 그 후 제어 신호 R_Dynamic_Con은 제1 NMOS 튜브가 변경되도록 제어한다. 그 후 선형 레귤레이터 회로에 접속되는 저항을 변경하여 출력 전압을 변경한다. 제1 NMOS 튜브 저항이 변경된 후 영점이 이동하고 나아가 출력 전극이 상쇄되어 안정적으로 출력된다.At different loads in the linear regulator circuit, the power tube gate drive signal tracking circuit converts the GATE DRIVER to the control signal R_Dynamic_Con of the dynamic regulator tube. After that, the control signal R_Dynamic_Con controls the first NMOS tube to be changed. The output voltage is then changed by changing the resistor connected to the linear regulator circuit. After the first NMOS tube resistance is changed, the zero point moves, and further, the output electrode is canceled and output is stably.
바람직한 실시방식에 있어서, 전력 튜브 게이트 구동 신호 추적 회로는 제2 NMOS 튜브, 제1 저항 및 제1 PMOS 튜브를 포함한다. 제1 PMOS 튜브는 외부 전원과 전기적으로 연결된다. 제1 PMOS 튜브는 제1 저항과 전기적으로 연결된다. 제1 저항은 제2 NMOS 튜브와 전기적으로 연결되며, 제2 NMOS 튜브는 접지된다. 제1 PMOS 튜브는 제1 NMOS 튜브과 전기적으로 연결된다. 선형 레귤레이터 회로의 상이한 부하에서 제1 PMOS 튜브는 GATE DRIVER의 신호 변화를 샘플링하는 데 사용되며, 제1 저항은 직류 바이어스 작용을 나타낸다. GATE DRIVER를 동적 레귤레이터 튜브의 제어 신호 R_Dynamic_Con으로 변환한 후, 제어 신호 R_Dynamic_Con은 제1 NMOS 튜브가 변경되도록 제어한 후, 회로에 접속되는 등가 저항을 변경하여 출력 전압을 변경한다.In a preferred embodiment, the power tube gate drive signal tracking circuit comprises a second NMOS tube, a first resistor and a first PMOS tube. The first PMOS tube is electrically connected to an external power source. The first PMOS tube is electrically connected to the first resistor. The first resistor is electrically connected to the second NMOS tube, and the second NMOS tube is grounded. The first PMOS tube is electrically connected to the first NMOS tube. At different loads of the linear regulator circuit, the first PMOS tube is used to sample the signal change of the gate driver, and the first resistor exhibits a DC bias action. After converting the GATE DRIVER into the control signal R_Dynamic_Con of the dynamic regulator tube, the control signal R_Dynamic_Con controls the first NMOS tube to change, and then changes the output voltage by changing the equivalent resistance connected to the circuit.
바람직한 실시방식에 있어서, 선형 레귤레이터 회로는 제1 전류 미러, 제2 전류 미러, 바이어스 전류원, 레귤레이터 튜브, 영점 조정 저항, 밀러 커패시턴스, 부하 주변 장치, 제1 차동 입력쌍 트랜지스터, 제2 차동 입력쌍 트랜지스터, LC 회로, 제1 피드백 네트워크 및 제2 피드백 네트워크를 포함한다. 바이어스 전류원은 제1 차동 입력쌍 트랜지스터에 전기적으로 연결되고, 제1 차동 입력쌍 트랜지스터는 제1 전류 미러와 전기적으로 연결된다. 제1 전류 미러는 제2 전류 미러에 전기적으로 연결되고, 제1 전류 미러는 접지된다. 제2 차동 입력쌍 트랜지스터에는 페라이트 자성 비드가 전기적으로 연결된다. 제2 전류 미러는 순차적으로 레귤레이터 튜브, 제2 저항, 제1 NMOS 튜브 및 제2 차동 입력쌍 트랜지스터와 전기적으로 연결되고, 제1 NMOS 튜브는 밀러 커패시턴스와 전기적으로 연결된다. 영점 조정 저항은 밀러 커패시턴스와 전기적으로 연결되고, 밀러 커패시턴스에는 전력 튜브가 전기적으로 연결된다. 전력 튜브는 순차적으로 제1 피드백 네트워크, LC 회로 및 부하 주변 장치와 전기적으로 연결된다. 제1 피드백 네트워크는 제2 피드백 네트워크와 전기적으로 연결되고, 제2 피드백 네트워크는 접지된다. 부하 주변 장치는 접지되고, LC 회로는 접지되고, 제1 NMOS 튜브와 전력 튜브는 병렬로 연결된다.In a preferred embodiment, the linear regulator circuit comprises a first current mirror, a second current mirror, a bias current source, a regulator tube, a zeroing resistor, a Miller capacitance, a load peripheral, a first differential input pair transistor, a second differential input pair transistor. , an LC circuit, a first feedback network and a second feedback network. The bias current source is electrically coupled to the first differential input pair transistor, and the first differential input pair transistor is electrically coupled to the first current mirror. The first current mirror is electrically connected to the second current mirror, and the first current mirror is grounded. A ferrite magnetic bead is electrically connected to the second differential input pair transistor. The second current mirror is sequentially electrically connected to the regulator tube, the second resistor, the first NMOS tube and the second differential input pair transistor, and the first NMOS tube is electrically connected to the Miller capacitance. The zeroing resistor is electrically connected to the Miller capacitance, and the power tube is electrically connected to the Miller capacitance. The power tube is sequentially electrically connected to the first feedback network, the LC circuit and the load peripheral. The first feedback network is electrically connected to the second feedback network, and the second feedback network is grounded. The load peripheral device is grounded, the LC circuit is grounded, and the first NMOS tube and the power tube are connected in parallel.
밀러 커패시턴스와 영점 조정 저항은 위상 보상을 구성한다. 대응하는 보상 영점은 CC=1/2ΠR1C1이다. LC 회로가 고정되는 경우, POUT은 부하 주변 장치에 따라 동적으로 변경된다. 제1 PMOS 튜브는 GATE DRIVER 신호를 수신하고 처리한 후 R_Dynamic_Con을 통해 제1 NMOS 튜브와 영점 조정 저항의 등가 저항 크기를 제어하여 POUT을 적절한 크기로 만든다. 이때 영점은 CC=1/22Π(RN4R1/(RN4+R1))C1이며, 여기에서 RN4는 R_Dynamic_Con 게이트 신호가 제어하는 NMOS 튜브(N4)의 등가 온-저항이고, 제2 NMOS 튜브와 제1 NMOS 튜브는 직류 바이어스 작용을 일으키며, GATE DRIVER를 제1 NMOS 튜브, 즉 레귤레이터 튜브의 제어 신호 R_Dynamic_Con로 변환한다. 부하를 증가시키면 GATE DRIVER가 낮아짐에 따라 R_Dynamic_Con이 높아지고, 제1 NMOS 튜브와 영점 조정 저항으로 구성된 병렬로 연결된 영점 조정 저항의 저항 값이 감소한다. 영점 CC=1/2Π(RN4R1/(RN4+R1))C1 위치가 고주파로 이동하여 고주파 출력 전극 POUT을 추적 및 상쇄한다. 낮은 부하에서는 조정 경향이 반대이다. 영점 CC 위치가 저주파로 이동하며 저주파 출력 전극 POUT을 추적 및 상쇄한다. 즉, 보상 영점은 기본적으로 고정되어 있다. 이 때 상이한 부하 전류에서 시스템 안정성은 비교적 작거나 불충분한 위상 여유가 나타나지 않으므로 루프의 동적 응답 및 안정성에 대한 영향을 방지할 수 있다.Miller capacitance and zeroing resistor constitute phase compensation. The corresponding compensation zero is C C =1/2 Π R1C1. When the LC circuit is fixed, P OUT changes dynamically depending on the load peripheral. After receiving and processing the GATE DRIVER signal, the first PMOS tube controls the equivalent resistance of the first NMOS tube and the zeroing resistor through R_Dynamic_Con to make P OUT an appropriate size. Here, the zero point is C C =1/22 Π (R N4 R1/(R N4 +R1))C1, where R N4 is the equivalent on-resistance of the NMOS tube N4 controlled by the R_Dynamic_Con gate signal, and the second The NMOS tube and the first NMOS tube generate a DC bias action, and convert the GATE DRIVER into a control signal R_Dynamic_Con of the first NMOS tube, that is, the regulator tube. When the load is increased, R_Dynamic_Con increases as the GATE DRIVER decreases, and the resistance value of the zero adjustment resistor connected in parallel composed of the first NMOS tube and the zero adjustment resistor decreases. Zero point C C =1/2 Π (R N4 R1/(R N4 +R1))C1 position moves to high frequency to track and cancel high frequency output electrode P OUT . At low loads, the tendency to adjust is reversed. The zero point C C position moves to low frequency and tracks and cancels the low frequency output electrode P OUT . That is, the compensation zero is basically fixed. At this time, the system stability at different load currents is relatively small or does not show insufficient phase margin, thus avoiding the effect on the dynamic response and stability of the loop.
바람직한 실시방식에 있어서, 바이어스 전류원은 제2 PMOS 튜브 및 제3 PMOS 튜브를 포함한다. 제2 PMOS 튜브의 드레인이 외부 전원을 연결하고, 제3 PMOS 튜브의 드레인이 외부 전원을 연결한다.In a preferred embodiment, the bias current source comprises a second PMOS tube and a third PMOS tube. A drain of the second PMOS tube connects an external power source, and a drain of the third PMOS tube connects an external power source.
바람직한 실시방식에 있어서, 제2 PMOS 튜브의 드레인은 제1 차동 입력쌍 트랜지스터의 소스와 전기적으로 연결되고, 제3 PMOS 튜브의 소스는 전력 튜브의 드레인과 전기적으로 연결된다.In a preferred embodiment, the drain of the second PMOS tube is electrically connected with the source of the first differential input pair transistor, and the source of the third PMOS tube is electrically connected with the drain of the power tube.
상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 방법은,The phase compensation method for self-adaptive linear regulators that meet different load requirements is:
부하 주변 장치에 접속하고, 선형 레귤레이터 회로가 부하 주변 장치에 따라 하나의 출력 전극 POUT=1/22ΠRLCL을 생성하는 제1단계;a first step of connecting to a load peripheral device, wherein the linear regulator circuit generates one output electrode P OUT =1/22 Π RLCL according to the load peripheral device;
제1 PMOS 튜브는 선형 레귤레이터 회로 중의 신호 변화를 샘플링하고, 제2 NMOS 튜브와 제1 저항은 직류 바이어스 작용을 나타내고, 샘플링된 선형 레귤레이터 회로 중의 신호 변화를 제2 NMOS 튜브의 제어 신호 R_Dynamic_Con로 변환하는 제2단계;The first PMOS tube samples the signal change in the linear regulator circuit, the second NMOS tube and the first resistor exhibit a DC bias action, and the signal change in the sampled linear regulator circuit is converted into a control signal R_Dynamic_Con of the second NMOS tube. second step;
제어 신호 R_Dynamic_Con은 제1 NMOS 튜브의 저항값 변화를 제어하여, 제1 NMOS 튜브와 영점 조정 저항으로 구성된 병렬 영점 조정 저항의 저항 값을 변경하는 제3단계; 및The control signal R_Dynamic_Con controls the change in the resistance value of the first NMOS tube to change the resistance value of the parallel zeroing resistor composed of the first NMOS tube and the zeroing resistor; and
제3단계에서 병렬 영점 조정 저항의 저항 값 변화로 인해, 영점 CC=1/22Π(RN4R1/(RN4+R1))C1을 변경하고 나아가 POUT을 상쇄하여 안정적인 출력을 생성하는 제4단계를 포함한다.In the third step, due to the change in the resistance value of the parallel zeroing resistor, the zero point C C =1/22 Π (R N4 R1/(R N4 +R1))C1 is changed and furthermore, P OUT is canceled to generate a stable output. including the fourth step.
상기 기술적 해결책을 채택한 본 발명의 유익한 효과는 이하와 같다.Advantageous effects of the present invention adopting the above technical solution are as follows.
부하를 증가시키면 GATE DRIVER가 낮아짐에 따라 R_Dynamic_Con이 높아지고, 제1 NMOS 튜브와 영점 조정 저항으로 구성된 병렬로 연결된 영점 조정 저항의 저항 값이 감소한다. 영점 CC=1/2Π(RN4R1/(RN4+R1))C1 위치가 고주파로 이동하여 고주파 출력 전극 POUT을 추적 및 상쇄한다. 낮은 부하에서는 조정 경향이 반대이다. 영점 CC 위치가 저주파로 이동하며 저주파 출력 전극 POUT을 추적 및 상쇄한다. 즉, 내부의 보상 영점은 출력 전극을 추적할 수 있으며, 이 때 상이한 부하 전류에서 시스템 안정성은 비교적 작거나 불충분한 위상 여유가 나타나지 않으므로 루프의 동적 응답 및 안정성에 대한 영향을 방지할 수 있다.When the load is increased, R_Dynamic_Con increases as the GATE DRIVER decreases, and the resistance value of the zero adjustment resistor connected in parallel composed of the first NMOS tube and the zero adjustment resistor decreases. Zero point C C =1/2 Π (R N4 R1/(R N4 +R1))C1 position moves to high frequency to track and cancel high frequency output electrode P OUT . At low loads, the tendency to adjust is reversed. The zero point C C position moves to low frequency and tracks and cancels the low frequency output electrode P OUT . That is, the internal compensation zero can track the output electrode, at which time the system stability at different load currents is relatively small, or insufficient phase margin appears, thus avoiding the effect on the dynamic response and stability of the loop.
이하에서는 본 발명 실시예 또는 종래 기술의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시예 또는 종래 기술의 설명에 사용될 필요가 있는 첨부 도면을 간략하게 소개한다. 이하의 첨부 도면은 본 발명의 일부 실시예에 불과하며, 본 발명이 속한 기술 분야의 당업자는 창의적인 노력 없이 이러한 도면으로부터 다른 도면을 얻을 수 있다.
도 1은 본 발명에 따른 선형 레귤레이터 회로와 제1 NMOS 튜브가 전기적으로 연결된 회로도이다.
도 2는 전력 튜브 게이트 구동 신호 추적 회로의 회로도이다.
도 3은 종래 기술의 회로도이다.Hereinafter, in order to more clearly explain the technical solutions of the embodiments of the present invention or the prior art, the accompanying drawings that need to be used for the description of the embodiments or the prior art are briefly introduced. The accompanying drawings below are only some embodiments of the present invention, and those skilled in the art to which the present invention pertains may obtain other drawings from these drawings without creative efforts.
1 is a circuit diagram in which a linear regulator circuit according to the present invention and a first NMOS tube are electrically connected.
2 is a circuit diagram of a power tube gate drive signal tracking circuit.
3 is a circuit diagram of the prior art.
이하에서는 본 발명 실시예 중의 첨부 도면을 참고하여 본 발명 실시예 중의 기술적 해결책을 명확하고 완전하게 설명한다. 설명된 실시예는 본 발명의 전부가 아닌 일부 실시예일 뿐이다. 본 발명의 실시예를 기반으로 창의적인 작업 없이 당업자에 의해 획득된 다른 모든 실시예는 본 발명의 보호 범위에 속한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The following clearly and completely describes the technical solutions in the embodiments of the present invention with reference to the accompanying drawings in the embodiments of the present invention. The described embodiments are only some but not all of the present invention. All other embodiments obtained by those skilled in the art without creative work based on the embodiments of the present invention shall fall within the protection scope of the present invention.
도 1 내지 도 2에 도시된 바와 같이, 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 방법 및 회로는 선형 레귤레이터 회로 및 전력 튜브 게이트 구동 신호 추적 회로를 포함한다. 선형 레귤레이터 회로 상에는 제1 NMOS 튜브(N4)가 전기적으로 연결된다. 전력 튜브 게이트 구동 신호 추적 회로는 제1 NMOS 튜브(N4)와 전기적으로 연결되며, 상이한 부하에 따라 제1 NMOS 튜브(N4)의 온-저항(on-resistance)을 조절하는 데 사용된다.1 to 2, the phase compensation method and circuit of a self-adaptive linear regulator that meets different load requirements includes a linear regulator circuit and a power tube gate drive signal tracking circuit. A first NMOS tube N4 is electrically connected to the linear regulator circuit. The power tube gate driving signal tracking circuit is electrically connected to the first NMOS tube N4 and is used to adjust the on-resistance of the first NMOS tube N4 according to different loads.
선형 레귤레이터 회로의 상이한 부하에서 전력 튜브 게이트 구동 신호 추적 회로는 GATE DRIVER를 동적 레귤레이터 튜브의 제어 신호 R_Dynamic_Con으로 변환한다. 그 후 제어 신호 R_Dynamic_Con은 제1 NMOS 튜브(N4)가 변경되도록 제어한다. 그 후 선형 레귤레이터 회로에 접속되는 저항을 변경하여 출력 전압을 변경한다. 제1 NMOS 튜브(N4) 저항이 변경된 후 영점이 이동하고 나아가 출력 전극이 상쇄되어 안정적으로 출력된다.At different loads in the linear regulator circuit, the power tube gate drive signal tracking circuit converts the GATE DRIVER to the control signal R_Dynamic_Con of the dynamic regulator tube. After that, the control signal R_Dynamic_Con controls the first NMOS tube N4 to be changed. The output voltage is then changed by changing the resistor connected to the linear regulator circuit. After the resistance of the first NMOS tube N4 is changed, the zero point is moved, and further, the output electrode is offset and output stably.
전력 튜브 게이트 구동 신호 추적 회로는 제2 NMOS 튜브(N5), 제1 저항(R4) 및 제1 PMOS 튜브(P6)를 포함한다. 제1 PMOS 튜브(P6)은 외부 전원과 전기적으로 연결된다. 제1 PMOS 튜브(P6)는 제1 저항(R4)과 전기적으로 연결된다. 제1 저항(R4)은 제2 NMOS 튜브(N5)와 전기적으로 연결되며, 제2 NMOS 튜브(N5)는 접지된다. 제1 PMOS 튜브(P6)는 제1 NMOS 튜브(N4)와 전기적으로 연결된다. 선형 레귤레이터 회로의 상이한 부하에서 제1 PMOS 튜브(P6)는 GATE DRIVER의 신호 변화를 샘플링하는 데 사용되며, 제1 저항(R4)은 직류 바이어스 작용을 나타낸다. GATE DRIVER를 동적 레귤레이터 튜브, 즉 제1 NMOS 튜브(N4)의 제어 신호 R_Dynamic_Con으로 변환한 후, 제어 신호 R_Dynamic_Con은 제1 NMOS 튜브(N4)가 변경되도록 제어한 후, 회로에 접속되는 등가 저항을 변경하여 출력 전압을 변경한다.The power tube gate driving signal tracking circuit includes a second NMOS tube N5 , a first resistor R4 and a first PMOS tube P6 . The first PMOS tube P6 is electrically connected to an external power source. The first PMOS tube P6 is electrically connected to the first resistor R4. The first resistor R4 is electrically connected to the second NMOS tube N5 , and the second NMOS tube N5 is grounded. The first PMOS tube P6 is electrically connected to the first NMOS tube N4 . At different loads of the linear regulator circuit, the first PMOS tube (P6) is used to sample the signal change of the gate driver, and the first resistor (R4) exhibits a DC bias action. After converting the GATE DRIVER into the control signal R_Dynamic_Con of the dynamic regulator tube, that is, the first NMOS tube N4, the control signal R_Dynamic_Con controls the first NMOS tube N4 to change, and then changes the equivalent resistance connected to the circuit to change the output voltage.
선형 레귤레이터 회로는 제1 전류 미러(N1), 제2 전류 미러(N2), 바이어스 전류원, 레귤레이터 튜브(N3), 영점 조정 저항(R1), 밀러 커패시턴스(C1), 부하 주변 장치(RL), 제1 차동 입력쌍 트랜지스터(P1), 제2 차동 입력쌍 트랜지스터(P2), LC 회로(CL), 제1 피드백 네트워크(R3) 및 제2 피드백 네트워크(R2)를 포함한다. 바이어스 전류원은 제1 차동 입력쌍 트랜지스터(P1)에 전기적으로 연결되고, 제1 차동 입력쌍 트랜지스터(P1)는 제1 전류 미러(N1)와 전기적으로 연결된다. 제1 전류 미러(N1)는 제2 전류 미러(N2)에 전기적으로 연결되고, 제1 전류 미러(N1)는 접지된다. 제2 차동 입력쌍 트랜지스터(P2)에는 페라이트 자성 비드(FB)가 전기적으로 연결되고, 제2 전류 미러(N2)는 순차적으로 레귤레이터 튜브(N3), 제2 저항(R1), 제1 NMOS 튜브(N4) 및 제2 차동 입력쌍 트랜지스터(P2)와 전기적으로 연결된다. 제1 NMOS 튜브(N4)는 밀러 커패시턴스(C1)와 전기적으로 연결되고, 영점 조정 저항(R1)은 밀러 커패시턴스(C1)와 전기적으로 연결되고, 밀러 커패시턴스(C1)에는 전력 튜브(P5)가 전기적으로 연결된다. 전력 튜브(P5)는 순차적으로 제1 피드백 네트워크(R3), LC 회로(CL) 및 부하 주변 장치(RL)와 전기적으로 연결된다. 제1 피드백 네트워크(R3)는 제2 피드백 네트워크(R2)와 전기적으로 연결된다. 제2 피드백 네트워크(R2)는 접지되고, 부하 주변 장치(RL)는 접지되고, LC 회로(CL)는 접지된다. 제1 NMOS 튜브(N4)와 영점 조정 저항(R1)은 병렬로 연결된다.The linear regulator circuit consists of a first current mirror (N1), a second current mirror (N2), a bias current source, a regulator tube (N3), a zeroing resistor (R1), a Miller capacitance (C1), a load peripheral (RL), a second a first differential input pair transistor P1 , a second differential input pair transistor P2 , an LC circuit CL , a first feedback network R3 and a second feedback network R2 . The bias current source is electrically connected to the first differential input pair transistor P1 , and the first differential input pair transistor P1 is electrically connected to the first current mirror N1 . The first current mirror N1 is electrically connected to the second current mirror N2 , and the first current mirror N1 is grounded. A ferrite magnetic bead FB is electrically connected to the second differential input pair transistor P2, and the second current mirror N2 is sequentially connected to the regulator tube N3, the second resistor R1, and the first NMOS tube ( N4) and the second differential input pair transistor P2. The first NMOS tube N4 is electrically connected to the Miller capacitance C1, the zeroing resistor R1 is electrically connected to the Miller capacitance C1, and the power tube P5 is electrically connected to the Miller capacitance C1. is connected to The power tube P5 is sequentially electrically connected to the first feedback network R3, the LC circuit CL, and the load peripheral device RL. The first feedback network R3 is electrically connected to the second feedback network R2. The second feedback network R2 is grounded, the load peripheral device RL is grounded, and the LC circuit CL is grounded. The first NMOS tube N4 and the zero adjustment resistor R1 are connected in parallel.
상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 방법은,The phase compensation method for self-adaptive linear regulators that meet different load requirements is:
부하 주변 장치(RL)에 접속하고, 선형 레귤레이터 회로가 부하 주변 장치(RL)에 따라 하나의 출력 전극 POUT=1/22ΠRLCL을 생성하는 제1단계;a first step of connecting to a load peripheral device (RL), wherein the linear regulator circuit generates one output electrode P OUT =1/22 Π RLCL according to the load peripheral device (RL);
제1 PMOS 튜브(P6)는 선형 레귤레이터 회로 중의 신호 변화를 샘플링하고, 제2 NMOS 튜브와 제1 저항(R4)은 직류 바이어스 작용을 나타내고, 샘플링된 선형 레귤레이터 회로 중의 신호 변화를 제2 NMOS 튜브(N5)의 제어 신호 R_Dynamic_Con로 변환하는 제2단계;The first PMOS tube (P6) samples the signal change in the linear regulator circuit, the second NMOS tube and the first resistor (R4) exhibit a DC bias action, and the signal change in the sampled linear regulator circuit is applied to the second NMOS tube ( a second step of converting the control signal R_Dynamic_Con of N5);
제어 신호 R_Dynamic_Con은 제1 NMOS 튜브(N4)의 저항값 변화를 제어하여, 제1 NMOS 튜브(N4)와 영점 조정 저항(R1)으로 구성된 병렬 영점 조정 저항의 저항 값을 변경하는 제3단계; 및The control signal R_Dynamic_Con controls the resistance value change of the first NMOS tube (N4) to change the resistance value of the parallel zeroing resistor composed of the first NMOS tube (N4) and the zeroing resistor (R1); and
제3단계에서 병렬 영점 조정 저항의 저항 값 변화로 인해, 영점 CC=1/22Π(RN4R1/(RN4+R1))C1을 변경하고 나아가 POUT을 상쇄하여 안정적인 출력을 생성하는 제4단계를 포함한다.In the third step, due to the change in the resistance value of the parallel zeroing resistor, the zero point C C =1/22 Π (R N4 R1/(R N4 +R1))C1 is changed and furthermore, P OUT is canceled to generate a stable output. including the fourth step.
밀러 커패시턴스(C1)와 영점 조정 저항(R1)은 위상 보상을 구성한다. 대응하는 보상 영점은 CC=1/2ΠR1C1이다. LC 회로(CL)가 고정되는 경우, POUT은 부하 주변 장치에 따라 동적으로 변경된다. 제1 PMOS 튜브(P6)는 GATE DRIVER 신호를 수신하고 처리한 후 R_Dynamic_Con을 통해 제1 NMOS 튜브(P6)와 영점 조정 저항(R1)의 등가 저항 크기를 제어하여 POUT을 적절한 크기로 만든다. 이때 영점은 CC=1/22Π(RN4R1/(RN4+R1))C1이며, 여기에서 RN4는 R_Dynamic_Con 게이트 신호가 제어하는 제1 NMOS 튜브(N4)의 등가 온-저항이고, 제2 NMOS 튜브(N5)와 제1 NMOS 튜브(N4)는 직류 바이어스 작용을 일으키며, GATE DRIVER를 제1 NMOS 튜브(N4), 즉 레귤레이터 튜브의 제어 신호 R_Dynamic_Con로 변환한다. 부하를 증가시키면 GATE DRIVER가 낮아짐에 따라 R_Dynamic_Con이 높아지고, 제1 NMOS 튜브(N4)와 영점 조정 저항(R1)으로 구성된 병렬로 연결된 영점 조정 저항의 저항 값이 감소한다. 영점 CC=1/2Π(RN4R1 /(RN4+R1))C1 위치가 고주파로 이동하여 고주파 출력 전극 POUT을 추적 및 상쇄한다. 낮은 부하에서는 조정 경향이 반대이다. 영점 CC 위치가 저주파로 이동하며 저주파 출력 전극 POUT을 추적 및 상쇄한다.Miller capacitance (C1) and zeroing resistor (R1) constitute phase compensation. The corresponding compensation zero is C C =1/2 Π R1C1. When the LC circuit CL is fixed, P OUT is dynamically changed according to the load peripheral device. After receiving and processing the GATE DRIVER signal, the first PMOS tube P6 controls the equivalent resistance of the first NMOS tube P6 and the zeroing resistor R1 through R_Dynamic_Con to make P OUT an appropriate size. Here, the zero point is C C =1/22 Π (R N4 R1/(R N4 +R1))C1, where R N4 is the equivalent on-resistance of the first NMOS tube N4 controlled by the R_Dynamic_Con gate signal, The second NMOS tube N5 and the first NMOS tube N4 generate a DC bias action and convert the gate driver into the control signal R_Dynamic_Con of the first NMOS tube N4, that is, the regulator tube. When the load is increased, R_Dynamic_Con increases as the GATE DRIVER decreases, and the resistance value of the zero adjustment resistor connected in parallel composed of the first NMOS tube N4 and the zero adjustment resistor R1 decreases. Zero point C C =1/2 Π (R N4 R1/(R N4 +R1))C1 position moves to high frequency to track and cancel high frequency output electrode P OUT . At low loads, the tendency to adjust is reversed. The zero point C C position moves to low frequency and tracks and cancels the low frequency output electrode P OUT .
종래의 선형 레귤레이터 회로의 연산 증폭 부분은 제1 전류 미러(N1), 제2 전류 미러(N2), 제1 차동 입력쌍 트랜지스터(P1), 제2 차동 입력쌍 트랜지스터(P2), 바이어스 전류원, 레귤레이터 튜브(N3)로 구성된다. 전력 출력 튜브 P5/제1 피드백 네트워크(R3)와 제2 피드백 네트워크(R2)는 안정적인 출력 전압 부하 전류를 제공한다. 여기에서 부하 전류는 사용자가 사용하는 부하 주변 장치(RL)에 의해 결정된다. 위상 보상에 사용되는 주요 연산 증폭은 밀러 커패시턴스(C1)와 영점 조정 저항(R1)이며, 보상 영점 CC=1/2ΠR1C1을 구성한다. 해당 영점 위치는, 상기 밀러 커패시턴스(C1)와 영점 조정 저항(R1)의 저항 값과 커패시턴스 값이 고정되기 때문에, 시스템 대역폭 내의 주파수 포인트 위치가 고정되고, 선형 레귤레이터 회로 사용 범위가 다른 부하 전류에 맞게 조정되어야 한다. 따라서 동적 출력 전극 POUT=1/22ΠRLCL이 생성되며, (CL)이 고정된 경우 POUT은 (RL)에 따라 동적으로 변경될 수 있다. 이 때 상이한 부하 전류에서 내부의 보상 영점은 출력 전극을 추적할 수 있으며, 전체 선형 레귤레이터 회로의 안정성은 위상 마진이 비교적 작거나 불충분한 상황이 나타나지 않아 루프의 동적 응답 및 안정성에 영향을 미치는 것을 방지할 수 있다.The operational amplification portion of the conventional linear regulator circuit includes a first current mirror (N1), a second current mirror (N2), a first differential input pair transistor (P1), a second differential input pair transistor (P2), a bias current source, and a regulator It consists of a tube (N3). The power output tube P5/first feedback network R3 and second feedback network R2 provide a stable output voltage load current. Here, the load current is determined by the load peripheral device (RL) used by the user. The main op amps used for phase compensation are the Miller capacitance (C1) and the zeroing resistor (R1), which constitute the compensation zero point C C =1/2 Π R1C1. The corresponding zero position is, because the resistance value and capacitance value of the Miller capacitance (C1) and the zero adjustment resistor (R1) are fixed, the frequency point position within the system bandwidth is fixed, and the linear regulator circuit use range is suitable for different load currents should be adjusted Therefore, a dynamic output electrode P OUT =1/22 Π RLCL is generated, and when (CL) is fixed, P OUT can be dynamically changed according to (RL). At this time, at different load currents, the internal compensation zero can track the output electrode, and the stability of the entire linear regulator circuit prevents situations where the phase margin is relatively small or insufficient, affecting the dynamic response and stability of the loop. can do.
바이어스 전류원은 제2 PMOS 튜브(P3) 및 제3 PMOS 튜브(P4)를 포함한다. 제2 PMOS 튜브(P3)의 드레인이 외부 전원을 연결하고, 제3 PMOS 튜브(P4)의 드레인이 외부 전원을 연결한다. 제1 차동 입력쌍 트랜지스터(P1)의 소스는 제1 전류 미러(N1)의 드레인과 전기적으로 연결된다. 제1 전류 미러(N1)의 게이트는 제2 전류 미러(N2)의 게이트와 전기적으로 연결된다. 제2 전류 미러(N2)의 드레인은 순차적으로 제1 NMOS 튜브(N4)의 소스, 레귤레이터 튜브(N3)의 드레인 및 제2 차동 입력쌍 트랜지스터(P2)의 소스와 전기적으로 연결된다. 제1 NMOS 튜브(N4)의 소스와 밀러 커패시턴스(C1)는 전기적으로 연결된다. 제2 PMOS 튜브(P3)의 드레인은 제1 차동 입력쌍 트랜지스터(P1)의 소스와 전기적으로 연결된다. 제3 PMOS 튜브(P4)의 소스는 전력 튜브(P5)의 드레인과 전기적으로 연결된다. 전력 튜브(P5)의 소스는 순차적으로 제1 피드백 네트워크(R3), 부하 주변 장치(RL) 및 LC 회로(CL)와 전기적으로 연결된다.The bias current source includes a second PMOS tube P3 and a third PMOS tube P4. A drain of the second PMOS tube P3 connects an external power source, and a drain of the third PMOS tube P4 connects an external power source. The source of the first differential input pair transistor P1 is electrically connected to the drain of the first current mirror N1. The gate of the first current mirror N1 is electrically connected to the gate of the second current mirror N2 . The drain of the second current mirror N2 is sequentially electrically connected to the source of the first NMOS tube N4 , the drain of the regulator tube N3 , and the source of the second differential input pair transistor P2 . The source of the first NMOS tube N4 and the Miller capacitance C1 are electrically connected. The drain of the second PMOS tube P3 is electrically connected to the source of the first differential input pair transistor P1. The source of the third PMOS tube P4 is electrically connected to the drain of the power tube P5 . The source of the power tube P5 is sequentially electrically connected to the first feedback network R3, the load peripheral device RL and the LC circuit CL.
상기 내용은 본 발명의 비교적 바람직한 실시예일 뿐이므로 본 발명을 제한하지 않는다. 또한 본 발명의 사상과 원칙 내에서 이루어진 모든 수정, 동등한 대체, 개선 등은 본 발명의 보호 범위에 포함되어야 한다.The above content is only a relatively preferred embodiment of the present invention and does not limit the present invention. In addition, all modifications, equivalent substitutions, improvements, etc. made within the spirit and principle of the present invention should be included in the protection scope of the present invention.
P1: 제1 차동 입력쌍 트랜지스터
P2: 제2 차동 입력쌍 트랜지스터
P3: 제2 PMOS 튜브
P4: 제3 PMOS 튜브
P5: 전력 튜브
P6: 제1 PMOS 튜브
R3: 제1 피드백 네트워크
R2: 제2 피드백 네트워크
R1: 영점 조정 저항
R4: 제1 저항
RL: 부하 주변 장치
N1: 제1 전류 미러
N2: 제2 전류 미러
N3: 레귤레이터 튜브
N4: 제1 NMOS 튜브
N5: 제2 NMOS 튜브
C1: 밀러 커패시턴스
CL: LC 회로P1: first differential input pair transistor
P2: second differential input pair transistor
P3: 2nd PMOS tube
P4: 3rd PMOS tube
P5: power tube
P6: first PMOS tube
R3: first feedback network
R2: second feedback network
R1: Zeroing resistor
R4: first resistor
RL: load peripherals
N1: first current mirror
N2: second current mirror
N3: regulator tube
N4: first NMOS tube
N5: second NMOS tube
C1: Miller capacitance
CL: LC circuit
Claims (7)
선형 레귤레이터 회로 및 전력 튜브 게이트 구동 신호 추적 회로를 포함하고, 상기 선형 레귤레이터 회로 상에는 제1 NMOS 튜브(N4)가 전기적으로 연결되고,
전력 튜브 게이트 구동 신호 추적 회로는 제1 NMOS 튜브(N4)와 전기적으로 연결되며, 상이한 부하에 따라 제1 NMOS 튜브(N4)의 온-저항을 조절하는 데 사용되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.A phase compensation circuit of a self-adaptive linear regulator that meets different load requirements, the phase compensation circuit comprising:
a linear regulator circuit and a power tube gate driving signal tracking circuit, wherein a first NMOS tube (N4) is electrically connected on the linear regulator circuit;
The power tube gate driving signal tracking circuit is electrically connected to the first NMOS tube N4, and is used to adjust the on-resistance of the first NMOS tube N4 according to different loads. The phase compensation circuit of a self-adaptive linear regulator that satisfies.
상기 전력 튜브 게이트 구동 신호 추적 회로는 제2 NMOS 튜브(N5), 제1 저항(R4) 및 제1 PMOS 튜브(P6)를 포함하고, 상기 제1 PMOS 튜브(P6)는 외부 전원과 전기적으로 연결되고, 상기 제1 PMOS 튜브(P6)는 제1 저항(R4)과 전기적으로 연결되고, 상기 제1 저항(R4)은 제2 NMOS 튜브(N5)와 전기적으로 연결되고, 상기 제2 NMOS 튜브(N5)는 접지되고, 상기 제1 PMOS 튜브(P6)는 제1 NMOS 튜브(N4)와 전기적으로 연결되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.According to claim 1,
The power tube gate driving signal tracking circuit includes a second NMOS tube N5, a first resistor R4, and a first PMOS tube P6, wherein the first PMOS tube P6 is electrically connected to an external power source and the first PMOS tube (P6) is electrically connected to a first resistor (R4), the first resistor (R4) is electrically connected to a second NMOS tube (N5), and the second NMOS tube ( N5) is grounded, and the first PMOS tube (P6) is electrically connected to the first NMOS tube (N4).
상기 선형 레귤레이터 회로는 제1 전류 미러(N1), 제2 전류 미러(N2), 바이어스 전류원, 레귤레이터 튜브(N3), 영점 조정 저항(R1), 밀러 커패시턴스(C1), 부하 주변 장치(RL), 제1 차동 입력쌍 트랜지스터(P1), 제2 차동 입력쌍 트랜지스터(P2), LC 회로(CL), 제1 피드백 네트워크(R3) 및 제2 피드백 네트워크(R2)를 포함하고, 상기 바이어스 전류원은 제1 차동 입력쌍 트랜지스터(P1)에 전기적으로 연결되고, 상기 제1 차동 입력쌍 트랜지스터(P1)는 제1 전류 미러(N1)와 전기적으로 연결되고, 상기 제1 전류 미러(N1)는 제2 전류 미러(N2)에 전기적으로 연결되고, 상기 제1 전류 미러(N1)는 접지되고, 상기 제2 차동 입력쌍 트랜지스터(P2)에는 페라이트 자성 비드(FB)가 전기적으로 연결되고, 상기 제2 전류 미러(N2)는 순차적으로 레귤레이터 튜브(N3), 제2 저항(R1), 제1 NMOS 튜브(N4) 및 제2 차동 입력쌍 트랜지스터(P2)와 전기적으로 연결되고, 상기 제1 NMOS 튜브(N4)는 밀러 커패시턴스(C1)와 전기적으로 연결되고, 상기 영점 조정 저항(R1)은 밀러 커패시턴스(C1)와 전기적으로 연결되고, 상기 밀러 커패시턴스(C1)에는 전력 튜브(P5)가 전기적으로 연결되고, 상기 전력 튜브(P5)는 순차적으로 제1 피드백 네트워크(R3), LC 회로(CL) 및 부하 주변 장치(RL)와 전기적으로 연결되고, 상기 제1 피드백 네트워크(R3)는 제2 피드백 네트워크(R2)와 전기적으로 연결되고, 상기 제2 피드백 네트워크(R2)는 접지되고, 상기 부하 주변 장치(RL)는 접지되고, 상기 LC 회로(CL)는 접지되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.According to claim 1,
The linear regulator circuit comprises a first current mirror (N1), a second current mirror (N2), a bias current source, a regulator tube (N3), a zeroing resistor (R1), a Miller capacitance (C1), a load peripheral (RL), a first differential input pair transistor (P1), a second differential input pair transistor (P2), an LC circuit (CL), a first feedback network (R3) and a second feedback network (R2), wherein the bias current source includes a first electrically connected to a first differential input pair transistor P1, the first differential input pair transistor P1 is electrically connected to a first current mirror N1, and the first current mirror N1 is electrically connected to a second current is electrically connected to the mirror N2, the first current mirror N1 is grounded, the second differential input pair transistor P2 is electrically connected to the ferrite magnetic bead FB, and the second current mirror is electrically connected to the second differential input pair transistor P2. (N2) is sequentially electrically connected to the regulator tube (N3), the second resistor (R1), the first NMOS tube (N4) and the second differential input pair transistor (P2), the first NMOS tube (N4) is electrically connected to the Miller capacitance C1, the zeroing resistor R1 is electrically connected to the Miller capacitance C1, and the power tube P5 is electrically connected to the Miller capacitance C1, and the The power tube P5 is sequentially electrically connected to the first feedback network R3, the LC circuit CL and the load peripheral device RL, and the first feedback network R3 is connected to the second feedback network R2. Self-adaptation to meet different load requirements, characterized in that the second feedback network (R2) is grounded, the load peripheral device (RL) is grounded, and the LC circuit (CL) is grounded. Phase compensation circuit of a linear regulator.
상기 제1 NMOS 튜브(N4)와 영점 조정 저항(R1)은 병렬로 연결되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.4. The method of claim 3,
and the first NMOS tube (N4) and the zeroing resistor (R1) are connected in parallel.
상기 바이어스 전류원은 제2 PMOS 튜브(P3) 및 제3 PMOS 튜브(P4)를 포함하고, 상기 제2 PMOS 튜브(P3)의 드레인은 외부 전원에 연결되고, 상기 제3 PMOS 튜브(P4)의 드레인은 외부 전원에 연결되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.4. The method of claim 3,
The bias current source includes a second PMOS tube P3 and a third PMOS tube P4, a drain of the second PMOS tube P3 is connected to an external power source, and a drain of the third PMOS tube P4 A phase compensation circuit of a self-adapting linear regulator that meets different load requirements, characterized in that it is connected to an external power supply.
상기 제2 PMOS 튜브(P3)의 드레인은 제1 차동 입력쌍 트랜지스터(P1)의 소스와 전기적으로 연결되고, 상기 제3 PMOS 튜브(P4)의 소스는 전력 튜브(P5)의 드레인과 전기적으로 연결되는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 회로.6. The method of claim 5
The drain of the second PMOS tube P3 is electrically connected to the source of the first differential input pair transistor P1, and the source of the third PMOS tube P4 is electrically connected to the drain of the power tube P5. A phase compensation circuit of a self-adapting linear regulator that meets different load requirements.
부하 주변 장치(RL)에 접속하고, 선형 레귤레이터 회로가 부하 주변 장치(RL)에 따라 하나의 출력 전극 POUT=1/22ΠRLCL을 생성하는 제1단계;
제1 PMOS 튜브(P6)는 선형 레귤레이터 회로 중의 신호 변화를 샘플링하고, 제2 NMOS 튜브와 제1 저항(R4)은 직류 바이어스 작용을 나타내고, 샘플링된 선형 레귤레이터 회로 중의 신호 변화를 제2 NMOS 튜브(N5)의 제어 신호 R_Dynamic_Con로 변환하는 제2단계;
제어 신호 R_Dynamic_Con은 제1 NMOS 튜브(N4)의 저항값 변화를 제어하여, 제1 NMOS 튜브(N4)와 영점 조정 저항(R1)으로 구성된 병렬 영점 조정 저항의 저항 값을 변경하는 제3단계; 및
제3단계에서 병렬 영점 조정 저항의 저항 값 변화로 인해, 영점 CC=1/22Π(RN4R1/(RN4+R1))C1을 변경하고 나아가 POUT을 상쇄하여 안정적인 출력을 생성하는 제4단계를 포함하는 것을 특징으로 하는 상이한 부하 요건을 충족시키는 자가적응 선형 레귤레이터의 위상 보상 방법.7. A method for phase compensation of a self-adaptive linear regulator meeting different load requirements comprising a phase compensation circuit of the self-adaptive linear regulator meeting different load requirements according to any one of claims 1 to 6, comprising:
a first step of connecting to a load peripheral device (RL), wherein the linear regulator circuit generates one output electrode P OUT =1/22 Π RLCL according to the load peripheral device (RL);
The first PMOS tube (P6) samples the signal change in the linear regulator circuit, the second NMOS tube and the first resistor (R4) exhibit a DC bias action, and the signal change in the sampled linear regulator circuit is applied to the second NMOS tube ( a second step of converting the control signal R_Dynamic_Con of N5);
The control signal R_Dynamic_Con controls the resistance value change of the first NMOS tube (N4) to change the resistance value of the parallel zeroing resistor composed of the first NMOS tube (N4) and the zeroing resistor (R1); and
In the third step, due to the change in the resistance value of the parallel zeroing resistor, the zero point C C =1/22 Π (R N4 R1/(R N4 +R1))C1 is changed and furthermore, P OUT is canceled to generate a stable output. A method for phase compensation of a self-adapting linear regulator that meets different load requirements, comprising a fourth step.
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