[go: up one dir, main page]

KR20230015037A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

표시 패널 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
KR20230015037A
KR20230015037A KR1020210096307A KR20210096307A KR20230015037A KR 20230015037 A KR20230015037 A KR 20230015037A KR 1020210096307 A KR1020210096307 A KR 1020210096307A KR 20210096307 A KR20210096307 A KR 20210096307A KR 20230015037 A KR20230015037 A KR 20230015037A
Authority
KR
South Korea
Prior art keywords
electrode
switching element
driving
scan
period
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020210096307A
Other languages
English (en)
Inventor
이부흥
심다혜
김성훈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020210096307A priority Critical patent/KR20230015037A/ko
Publication of KR20230015037A publication Critical patent/KR20230015037A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0202—Addressing of scan or signal lines
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 화소 내 보상 회로에서 트랜지스터의 개수를 줄여서 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖출 수 있도록 하는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
이를 실현하기 위한 하나의 실시예에 따른 본 발명은, 발광 소자에 흐르는 전류를 조절하는 구동 소자(DT)의 문턱 전압 변화를 보상하는 보상 회로(CC)에 대하여, 제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8) 및 스토리지 캐패시터(Cst)로 구성될 수 있다.
따라서, 본 발명은 화소 내 보상 회로에서 스토리지 캐패시터(Cst)를 초기화(Initial) 시키는 스위칭 소자를 제거하여 스위칭 소자의 개수를 줄임으로써 레이아웃(Layout) 영역을 확보하는 효과가 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{Display panel compensation circuit and display device including same}
본 발명은 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖출 수 있도록 하는 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
평판표시장치(flat panel display: FPD) 중 하나인 유기발광다이오드(organic light emitting diode: OLED) 표시장치는 높은 휘도와 낮은 동작 전압 특성을 갖는다.
이러한 OLED 표시장치는 스스로 빛을 내는 자체 발광형이기 때문에 대조비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(micro second) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.
또한, OLED 표시장치의 제조공정은 증착(deposition) 및 인캡슐레이션(encapsulation)이 전부라고 할 수 있기 때문에, 제조공정이 매우 단순하다.
이러한 OLED 표시장치의 각 화소 영역에는 스위칭 박막트랜지스터, 구동 박막트랜지스터, 센싱 박막트랜지스터 등 다수의 박막트랜지스터가 형성된다.
그런데, OLED 표시장치는 구동 전원(VDD), 임계 전원(Vth)의 보상 등을 위해 각 서브 화소 내 박막트랜지스터의 개수가 많이 증가될 수 있다. 8T1C 구조의 표시 패널인 경우, 1 수평(H) 기간 동안 초기화(Initial) 동작, 1 수평(H) 기간 동안 샘플링(Sampling) 동작 후 발광(Emission) 동작이 이루어지는 2Scan 1EM 방식으로 구동될 수 있으며, 스토리지 캐패시터(Cst)를 초기화(Initial) 시키기 위한 박막트랜지스터가 더 추가 될 수 있다.
따라서, 전술한 구조로는 High-End급 IT OLED 모델을 위한 고해상도, Narrow Bezel 구현을 위한 표시 영역 내 게이트 구동 회로(AAGIP), 및 MTO 적용을 하기에는 설계를 위한 레이아웃(Layout) 영역의 확보가 어렵다는 문제점이 존재한다.
이에, 본 명세서의 발명자들은 전술한 문제점을 해결하기 위하여, 트랜지스터의 개수를 줄임으로써 설계를 위한 레이아웃 영역을 확보할 수 있도록 하는 표시 패널을 발명하였다.
또한, 본 명세서의 발명자들은, OLED 표시장치에서 트랜지스터의 개수를 줄일 뿐만 아니라 2Scan 1EM 방식에서 사용하는 구동 타이밍을 변경하여 구동 전원의 드롭(VDD IR Drop)을 보상할 수 있도록 하는 표시 장치를 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시 예에 따른 표시 패널을 제공할 수 있다. 상기 표시 패널은, 발광 소자에 흐르는 전류를 조절하는 구동 소자(DT)의 문턱 전압 변화를 보상하는 보상 회로(CC)에 대하여, 제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8) 및 스토리지 캐패시터(Cst)로 구성되고, 제2 스위칭 소자(T2)를 통한 데이터 전원(Vdata)과, 제3 스위칭 소자(T3)를 통한 구동 전원(VDD)을 구동 소자에 인가하고, 제8 스위칭 소자(T8)를 통한 기준 전원(Vref)을 스토리지 캐패시터에 인가하며, 제6 스위칭 소자(T6)를 통한 초기화 전원(Vini)을 발광 소자에 인가할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치를 제공할 수 있다. 상기 표시 장치는, 상기한 구조의 표시 패널과, 표시 패널에 스캔 신호를 인가하는 스캔 구동부, 데이터 신호를 인가하는 데이터 구동부, 각종 전원을 제공하는 전원부, 및 스캔 구동부와 데이터 구동부를 제어하는 타이밍 제어부를 포함할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 패널은, 행마다 배치된 복수의 스캔 배선(SL1~SLn)과 열마다 배치된 복수의 데이터 배선(DL1~DLn)이 교차하고, 각 교차점에 서브 화소들이 배치된 표시 영역; 적어도 둘 이상의 열마다 배치된 적어도 하나 이상의 GIP부; 상기 각 서브 화소에 배치된 발광 소자; 상기 발광 소자와 전기적으로 연결되고, 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자(DT)의 문턱 전압 변화를 보상하는 보상 회로(CC)를 포함하고, 상기 보상 회로는 제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8) 및 스토리지 캐패시터(Cst)로 구성되고, 제2 스위칭 소자(T2)를 통한 데이터 전원(Vdata)과, 제3 스위칭 소자(T3)를 통한 구동 전원(VDD)을 구동 소자에 인가하고, 제8 스위칭 소자(T8)를 통한 기준 전원(Vref)을 스토리지 캐패시터에 인가하며, 제6 스위칭 소자(T6)를 통한 초기화 전원(Vini)을 발광 소자에 인가할 수 있다.
본 발명의 실시예에 따르면, 8T1C 구조의 표시 패널 각 서브 화소 내 보상 회로에서 스토리지 캐패시터(Cst)를 초기화(Initial) 시키는 스위칭 소자를 제거하여 스위칭 소자의 개수를 줄임으로써 표시 패널의 레이아웃(Layout) 영역을 확보하는 효과가 있다.
또한, 본 발명의 실시예에 따르면, 2Scan 1EM 방식에서 사용하는 구동 타이밍을 변경함으로써 구동 전원의 드롭(VDD IR Drop)을 보상할 수 있으며, AAGIP 적용에 용이할 수 있다.
또한, 본 발명의 실시예에 따르면, 스토리지 캐패시터(Cst)의 플로팅(Floating) 구간을 삭제함으로써 기준 전압이 흔들려 발생하는 불량을 방지할 수 있다.
또한, 본 발명의 실시예에 따르면, 제3 및 제7 스위칭 소자(T3, T7)에 인가되는 발광 제어 신호(EM)에 대하여 n번째 발광제어 신호(EM(n))에서 n-1번째 발광제어 신호(EM(n-1))로 변경함으로써 초기화(Initial) 타이밍을 확보할 수 있다.
또한, 본 발명의 실시예에 따르면, 2Scan 1EM 방식에서 신호(Signal) 배선의 증가 없이 샘플링 타임(Sampling Time)을 8H 이상 확보할 수 있다.
또한, 본 발명의 실시예에 따르면, 본 발명의 실시예에 따르면, 8T1C 기반 MTO 적용이 가능하고 고해상도 AAGIP 표시 장치를 구현할 수 있으며, 제1 스위칭 소자(T1)에 옥사이드 트랜지스터(Oxide TR)를 사용할 수 있다.
그리고, 본 발명의 실시예에 따르면, 대면적, 고해상도, 네로우 베젤(Narrow Bezel), 저전력 성능을 갖춘 표시 패널 및 이를 포함하는 표시 장치를 제공할 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성을 개략적으로 나타낸 구성도이다.
도 2는 본 발명의 실시예에 따른 화소(PX)의 보상 회로를 나타낸 도면이다.
도 3은 도 2의 보상 회로를 구동하는 제어 신호의 타이밍을 도시한 도면이다.
도 4는 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 초기화 기간 동작을 나타낸 회로도이다.
도 5는 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 샘플링 기간 동작을 나타낸 회로도이다.
도 6은 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 발광 기간 동작을 나타낸 회로도이다.
도 7 및 도 8은 본 발명의 실시예에 따른 보상 회로에서 초기화 기간, 샘플링 기간 및 발광 기간에 신호 입력 및 출력을 나타낸 신호 파형도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널에서 MTO 활용을 위한 화소 보상 회로를 나타낸 도면이다.
도 10은 도 9의 화소 보상 회로를 구동하는 제어 신호들의 타이밍을 나타낸 도면이다.
도 11은 본 발명의 다른 실시예에 따른 AAGIP 표시패널의 표시 영역 구성도를 나타낸 도면이다.
도 12는 도 11의 표시패널의 표시 영역 및 베젤 영역을 도시한 구성도이다.
도 13은 본 발명의 다른 실시예에 따른 표시패널이 AAGIP 방식에 의해 베젤 영역을 더 확보하는 예를 나타낸 도면이다.
도 14는 본 발명의 다른 실시예에 따른 GIP부의 스캔 구동을 위한 스캔 회로도를 나타낸 도면이다.
도 15는 본 발명의 다른 실시예에 따른 AAGIP에 각 트랜지스터와 배선들을 배치한 예를 나타낸 도면이다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다.
본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 없는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "가진다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 흐름도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
소자(element) 또는 층이 다른 소자 또는 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓일 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
이하에서는, 본 발명의 실시 예에 따른 유기 발광 표시 장치 및 그 제조 방법을 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 표시 장치의 구성을 개략적으로 나타낸 구성도이고, 도 2는 본 발명의 실시예에 따른 화소(PX)의 보상 회로를 나타낸 도면이며, 도 3은 도 2의 보상 회로를 구동하는 제어 신호의 타이밍을 도시한 도면이다.
도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시 장치(100)는, 휘도 제어부(10), 표시패널(20), 스캔 구동부(30), 데이터 구동부(40), 발광 제어부(50), 전원부(60) 및 타이밍 제어부(70) 등을 포함한다.
휘도 제어부(10)는 복수의 감마 데이터들을 각각 포함하는 복수의 감마 세트들 중에서 선택되는 하나의 감마 세트를 데이터 구동부(40)에 제공하고, 선택된 감마 세트에 대응하는 디밍 데이터를 발광 제어부(50)에 제공할 수 있다.
표시패널(20)은 표시 영역(Active Area; AA)과 비표시 영역(Non-Active Area; NA)을 포함할 수 있다.
표시영역(AA)은 행마다 배치된 복수의 스캔 배선(Scan Line; SL1~SLn)과 열마다 배치된 복수의 데이터 배선(Data Line; DL1~DLn)이 교차하고, 각 교차점에 각 화소(Pixel; PX)를 정의할 수 있다. 각 화소(PX)는 적어도 하나 이상의 서브 화소(R, G, B 등)를 포함할 수 있다. 따라서, 각 교차점에 서브 화소들이 배치될 수 있다.
예를 들면, 표시패널(20)은 유기 기판 또는 플라스틱 기판 상에 복수의 스캔 배선(SL1~SLn) 및 복수의 데이터 배선(DL1~DLn)이 교차하여 형성되고, 스캔 배선(SL) 및 데이터 배선(DL)이 교차하는 지점에 각각 적색(Red), 녹색(Green) 및 청색(Blue)에 해당하는 서브 화소(R, G, B)들이 정의될 수 있다. 하나 이상의 서브 화소(R, G, B, W 등)를 포함하는 하나의 화소(PX)를 '단위 화소'라 칭할 수 있다.
이 때, 서브 화소들 각각은 유기전계 발광 다이오드(OLED)를 구비할 수 있다. 복수의 스캔 배선(SL1~SLn)은 복수의 서브 화소에 행마다 배치될 수 있고, 복수의 데이터 배선(DL1~DLn)은 복수의 서브 화소에 열마다 배치될 수 있다. 따라서, 복수의 서브 화소는 발광 다이오드(OLED)가 행과 열로 배치될 수 있다.
표시패널(20)은 예를 들어, 2,160 3,840의 해상도를 가지는 경우에는, 2,160 개의 스캔 배선(SL)과 3,840 개의 데이터 배선(DL)이 구비될 수 있으며, 이들 스캔 배선(SL)과 데이터 배선(DL)이 교차되는 지점에 각각 서브 화소(G, G, B)가 배치될 수 있다.
표시패널(20)의 각 배선(SL, DL)들은 표시패널(20)의 외곽에 형성된 스캔 구동부(30) 및 데이터 구동부(40)와 연결될 수 있다. 또한, 표시패널(20)에는 데이터 배선(DL)과 평행한 방향으로 형성되는 전원전압 공급배선(VDD, Vini, VSS)이 더 형성되어 각 화소들(PX)과 연결될 수 있다.
또한, 각 화소(PX)들은 적어도 하나의 유기전계 발광다이오드(OLED), 스토리지 캐패시터(Cst), 스위칭 박막트랜지스터(T1, T2, T6, T8) 및 구동 박막트랜지스터(DT)를 포함할 수 있다. 여기서, 유기전계 발광다이오드(OLED)는 제 1 전극(정공주입 전극)과 유기 화합물층 및 제 2 전극(전자주입 전극)으로 이루어질 수 있다.
유기 화합물층은 실제 발광이 이루어지는 발광층 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 다양한 유기층들을 더 포함할 수 있다. 이러한 유기층들은 제 1 전극과 발광층 사이에 위치하는 정공 주입층 및 정공 수송층, 제 2 전극과 발광층 사이에 위치하는 전자 주입층 및 전자 수송층일 수 있다.
또한, 스위칭 및 구동 박막트랜지스터들(T1, T2, T6, T8, TD)은 스캔 배선(SL) 및 제어신호 공급배선(EL)과 데이터 배선(DL)에 연결되며, 스캔 배선(SL)에 입력되는 게이트 전압에 따라 스위칭 박막트랜지스터들(T1, T2, T6, T8)이 도통되고, 동시에 데이터 배선(DL)에 입력되는 데이터 전압을 구동 박막트랜지스터(TD)로 전송한다. 스토리지 캐패시터(Cst)는 박막트랜지스터와 전원공급배선 사이에 연결되며, 박막트랜지스터로부터 전송되는 데이터 전압으로 충전되어 1 프레임(Frame) 동안 유지하게 된다.
그리고, 구동 박막트랜지스터(TD)는 전원공급배선과 스토리지 캐패시터(Cst)에 연결되고, 게이트-소스 간 전압에 대응하는 드레인 전류를 유기전계 발광다이오드(OLED)로 공급한다. 이에 따라 유기전계 발광다이오드(OLED)는 드레인 전류에 의해 발광하게 된다. 여기서, 구동 박막트랜지스터(TD)는 게이트 전극과 소스 전극 및 드레인 전극을 포함하며, 유기전계 발광다이오드(OLED)의 애노드 전극은 구동 박막트랜지스터(TD)의 일 전극에 연결된다.
스캔 구동부(30)는 복수의 스캔 배선(SL)에 스캔 신호를 인가할 수 있다. 예를 들면, 스캔 구동부(30)는 게이트 제어 신호(GCS)에 대응하여 각 화소들(PX)에 게이트 전압을 하나의 수평선 단위씩 순차적으로 인가할 수 있다. 이러한 스캔 구동부(30)는 1 수평(H) 기간마다 하이레벨의 게이트 전압을 순차적으로 출력하는 다수의 스테이지를 갖는 쉬프트 레지스터로 구현될 수 있다.
데이터 구동부(40)는 복수의 데이터 배선(DL)에 데이터 신호를 인가할 수 있다. 예를 들면, 데이터 구동부(40)는 타이밍 제어부(70)로부터 인가되는 디지털 파형의 영상 신호를 입력받아 화소(PX)가 처리할 수 있는 계조값을 갖는 아날로그 전압 형태의 데이터 전압으로 변환하고, 또한 입력되는 데이터 제어 신호(DCS)에 대응하여 데이터 배선(DL)을 통해 각 화소(PX)에 데이터 전압을 공급할 수 있다. 여기서, 데이터 구동부(40)는 기준전압 공급부(미도시)로부터 공급되는 다수의 기준 전압을 이용하여 영상 신호를 데이터 전압으로 변환할 수 있다.
또한, 데이터 구동부(40)는, 저속 구동 모드 시의 저전위 전압(VSS) 및 초기화 전압(Vini)과, 고속 구동 모드 시의 저전위 전압(VSS) 및 초기화 전압(Vini)을 서로 다른 값으로 표시 패널(20)에 인가할 수 있다. 예를 들면, 데이터 구동부(40)는 60Hz 구동 모드 시에는 서로 동일한 값을 갖는 저전위 전압(VSS)과 초기화 전압(Vini)을 표시 패널(20)에 제공할 수 있다. 그러나, 데이터 구동부(40)는 90Hz 구동 모드 시에는 60Hz 구동 모드 시의 저전위 전압(VSS) 및 초기화 전압(Vini)과 서로 다른 값을 갖는 저전위 전압(VSS)과 초기화 전압(Vini)을 표시 패널(20)에 제공할 수 있다.
또한, 데이터 구동부(40)는, 휘도 제어부(10)로부터 선택된 하나의 감마 세트를 제공받으면, 룩업 테이블(look-up Table)에 근거하여 선택된 하나의 감마 세트에 대응하는 저전위 전압(VSS) 및 초기화 전압(Vini)을 표시 패널(20)에 제공할 수 있다.
발광 제어부(50)는 발광 제어 신호(EM)를 복수의 화소들에 인가할 수 있다.
전원부(60)는 고전위 전압(VDD), 저전위 전압(VSS), 기준 전압(Vref) 및 초기화 전압(Vini)을 각 화소들에 제공할 수 있다.
타이밍 제어부(70)는 스캔 구동부(30) 및 데이터 구동부(40)를 제어할 수 있다. 예를 들면, 타이밍 제어부(70)는 외부로부터 인가되는 영상 신호와, 클럭 신호, 수직 및 수평 동기신호 등의 타이밍 신호를 인가받아, 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성하여 스캔 구동부(30) 및 데이터 구동부(40)에 제공할 수 있다.
여기서, 수평 동기신호는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직 동기신호는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. 또한, 클록 신호는 게이트 및 각 구동부의 제어신호의 생성 기준이 되는 신호이다.
한편, 타이밍 제어부(70)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상 관련 신호와 타이밍 신호를 잡음 없이 고속으로 수신할 수 있다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal) 방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 이용될 수 있다.
또한, 본 명세서의 실시예에 따른 타이밍 제어부(70)는 각 화소의 전류 편차에 따른 데이터 전압의 보상값을 생성하는 보상 모델이 탑재된 마이크로 칩(미도시)을 내장할 수 있으며, 이를 통해 데이터 구동부(40)에 제공하는 영상 신호에 전압 보상값을 적용하여, 이후 데이터 구동부(40)에 의해 공급되는 데이터 전압에 전압 보상값이 반영되도록 제어할 수 있다.
본 발명은 하부발광(bottom-emission) 방식의 유기발광 표시장치를 실시할 수 있으나, 이에 한정되지 않고 필요에 따라서 상부발광(top-emission) 또는 양면발광(dual-emission) 방식의 유기발광 표시장치에도 적용될 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 표시 패널(20)은, 발광 소자(OLED), 구동 소자(DT), 스토리지 캐패시터(Cst) 및 보상 회로를 포함할 수 있다.
발광 소자(OLED)는 예를 들면, 유기전계 발광 다이오드(OLED)이고, 제1 전극의 애노드 전극과, 제2 전극의 캐소드 전극을 구비할 수 있다.
구동 소자(DT)는 예를 들면, 구동 박막트랜지스터(DT)이고, 발광 소자와 전기적으로 연결되고, 발광 소자에 흐르는 전류를 조절한다.
스토리지 캐패시터(Cst)는 일 전극이 구동 소자(DT)에 전기적으로 연결될 수 있다.
보상 회로는 구동 소자(DT)의 문턱 전압 변화를 보상할 수 있다. 이를 위해, 보상 회로는 제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8)를 포함할 수 있다.
제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8) 및 구동 소자(DT)는 N 타입 또는 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. 이하의 실시예에서 P 타입 TFT를 예시하였지만, 본 발명은 이에 한정되지 않는다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. N 타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. N 타입 MOSFET에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. P 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. P 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 GIP 회로와 화소 회로를 구성하는 트랜지스터들을 P 타입 TFT로 예시되었지만, 이에 한정되지 않는다. 따라서, 이하의 설명에서 TFT의 소스와 드레인으로 인하여 발명이 제한되어서는 안된다.
보상 회로는 구동 소자(DT)의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 데이터 전원(Vdata)이 제2 스위칭 소자(T2)를 통해 구동 소자의 제1 전극에 인가되고, 구동 전원(VDD)이 제3 스위칭 소자(T3)를 통해 구동 소자에 인가되고, 구동 전원(VDD)이 제7 스위칭 소자(T7)를 통해 스토리지 캐패시터(Cst)에 인가되고, 기준 전원(Vref)이 제8 스위칭 소자(T8)를 통해 스토리지 캐패시터(Cst)에 인가되며, 초기화 전원(Vini)이 제6 스위칭 소자(T6)를 통해 발광 소자(OLED)에 인가될 수 있다.
이때, 제1 내지 제4 스위칭 소자(T1~T4), 제6 내지 제8 스위칭 소자(T6~T8)는 각각 박막트랜지스터일 수 있다.
제1 스위칭 소자(T1)는, 제1 전극과 제2 전극 중 하나가 구동 소자(DT)의 게이트 전극에 연결되고, 다른 하나는 구동 소자의 제2 전극(N3)에 연결되며, 게이트 전극은 n번째 제2 스캔 배선(S2(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제2 스위칭 소자(T2)는, 제1 전극과 제2 전극 중 하나가 데이터 전원(Vdata)에 연결되고, 다른 하나는 구동 소자의 제1 전극(N1)에 연결되며, 게이트 전극은 n번째 제1 스캔 배선(S1(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제3 스위칭 소자(T3)는, 제1 전극과 제2 전극 중 하나가 구동 소자의 제1 전극(N1)에 연결되고, 다른 하나는 구동 전원 배선(VDD)에 연결되며, 게이트 전극은 n-1번째 발광제어 배선(EM(n-1))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제4 스위칭 소자(T4)는, 제1 전극과 제2 전극 중 하나가 발광 소자(OLED)의 제1 전극(N4)에 연결되고, 다른 하나는 구동 소자(DT)의 제2 전극(N3)에 연결되며, 게이트 전극은 n번째 발광제어 배선(EM(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제6 스위칭 소자(T6)는, 제1 전극과 제2 전극 중 하나가 초기화 전원 배선(Vini)에 연결되고, 다른 하나는 발광 소자의 제1 전극(N4)에 연결되며, 게이트 전극은 n번째 제2 스캔 배선(S2(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제7 스위칭 소자(T7)는, 제1 전극과 제2 전극 중 하나가 구동 전원 배선(VDD)에 연결되고, 다른 하나는 스토리지 캐패시터(Cst)의 제1 전극에 연결되며, 게이트 전극은 n-1번째 발광제어 배선(EM(n-1))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
제8 스위칭 소자(T8)는, 제1 전극과 제2 전극 중 하나가 기준 전원 배선(Vref)에 연결되고, 다른 하나는 스토리지 캐패시터의 제1 전극에 연결되며, 게이트 전극은 n번째 제2 스캔 배선(S2(n))에 연결될 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있으나, 이에 한정되지 않고 서로 바뀔 수 있다.
한편, 보상 회로는, 제1 내지 제4 스위칭 소자(T1~T4)에 대하여, 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자(T1)가 연결되고, 구동 소자의 제1 전극과 데이터 전원 배선(Vdata) 사이에 제2 스위칭 소자(T2)가 연결되고, 구동 소자의 제1 전극과 구동 전원 배선(VDD) 사이에 제3 스위칭 소자(T3)가 연결되고, 발광 소자의 제1 전극과 구동 소자의 제2 전극 사이에 제4 스위칭 소자(T4)가 연결될 수 있다.
또한, 보상 회로는, 제6 내지 제8 스위칭 소자(T6~T8)에 대하여, 발광 소자의 제1 전극과 초기화 전원 배선(Vini) 사이에 제6 스위칭 소자(T6)가 연결되고, 스토리지 캐패시터(Cst)와 구동 전원 배선(VDD) 사이에 제7 스위칭 소자(T7)가 연결되고, 스토리지 캐패시터(Cst)와 기준 전원 배선(Vref) 사이에 제8 스위칭 소자(T8)가 연결될 수 있다.
제1 스위칭 소자(T1)는 n번째 제2 스캔 신호(S2(n))에 의해 스위칭 되고, 제2 스위칭 소자(T2)는 n번째 제1 스캔 신호(S1(n))에 의해 스위칭 되고, 제3 스위칭 소자(T3)는 n-1번째 발광제어 신호(EM(n-1))에 의해 스위칭 되고, 제4 스위칭 소자(T4)는 n번째 발광제어 신호(EM(n))에 의해 스위칭 되고, 제6 스위칭 소자(T6)는 n번째 제2 스캔 신호(S2(n))에 의해 스위칭 되고, 제7 스위칭 소자(T7)는 n-1번째 발광제어 신호(EM(n-1))에 의해 스위칭 되고, 제8 스위칭 소자(T8)는 n번째 제2 스캔 신호(S2(n))에 의해 스위칭 될 수 있다.
도 3을 참조하면, 본 발명의 실시예에 따른 표시 패널(20)은, 초기화 기간(Initial), 샘플링 기간(Sampling), 및 발광 기간(Emission)으로 나뉘어 구동될 수 있다.
여기서, 샘플링 기간(Sampling)은 감지 및 초기화 기간(Sensing & Initial)이라 칭할 수 있고, 경우에 따라서는'프로그래밍 기간'이라 칭할 수 있다.
또한, 표시 패널(20)은 샘플링 기간(Sampling)과 발광 기간(Emission) 사이에 홀딩 기간의 구동 타이밍을 가질 수 있다.
도 3에서, 초기화 기간(Initial)은 1 수평 기간(1H)과 동일하거나 그 보다 짧게 설정될 수 있다.
도 3에서, n번째 제1 스캔 신호(S1(n))는 초기화 기간에 하이(High) 신호이고, 샘플링 기간에 1H 동안 로우(Low) 신호이고, 발광 기간에 하이 신호일 수 있다.
n번째 제2 스캔 신호(S2(n))는 초기화 기간에 로우 신호이고, 샘플링 기간에 2H 동안 로우 신호이고, 발광 기간에 하이 신호일 수 있다.
n-1번째 발광제어 신호(EM(n-1))는 초기화 기간 및 샘플링 기간에 하이 신호이고, 발광 기간 및 나머지 기간에 하이 신호일 수 있다.
n번째 발광제어 신호(EM(n))는 샘플링 기간 및 발광 기간의 일부에 하이 신호이고, 나머지 기간에 로우 신호일 수 있다.
도 3에서, 구동 소자(DT)의 소스 전극(DRS)에 인가되는 데이터 전압 신호(Vdata)는, 샘플링 기간 1H 동안 로우 신호이고, 나머지 기간에 하이 신호일 수 있다.
도 3에서, 구동 소자(DT)의 게이트 전극(DRG)에 인가되는 데이터 전압 신호는, 초기화 기간 1H 동안 로우 신호이고, 샘플링 기간에 로우 신호에서 (Vdata-Vth) 신호로 상승되고, 발광 기간에 하이 신호일 수 있다.
도 3에서, 스토리지 캐패시터(Cst)의 접점 노드(STR)에 인가되는 기준 전압 신호(Vref)는, 초기화 기간 및 샘플링 기간에 로우 신호이고, 발광 기간에 하이 신호일 수 있다.
도 4는 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 초기화 기간 동작을 나타낸 회로도이고, 도 7 및 도 8은 본 발명의 실시예에 따른 보상 회로에서 초기화 기간, 샘플링 기간 및 발광 기간에 신호 입력 및 출력을 나타낸 신호 파형도이다.
도 2 내지 도 4, 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 표시 패널(20)에서, 초기화 기간(Initial)에, 제2 스캔 신호(SCAN2(N)/S2(n))와 발광 신호(EM(n))는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력되고, 제1 스캔 신호(SCAN1(N)/S1(n))는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력된다.
초기화 기간(Initial)에, 턴-온 레벨의 제2 스캔 신호(SCAN2(N)/S2(n))에 응답하여 제1, 제6 및 제8 스위칭 소자(T1, T6, T8)가 턴-온 되고, 턴-온 레벨(ON)의 n번째 발광제어 신호(EM(n))에 응답하여 제4 스위칭 소자(T4)가 턴-온 된다.
따라서, 기준 전압(Vref)이 제8 스위칭 소자(T8)를 통해 스토리지 캐패시터(Cst)의 접속 노드(STR)로 인가되고, 초기화 전압(Vini)이 제6 스위칭 소자(T6), 제4 스위칭 소자(T4), 제1 스위칭 소자(T1)를 통해 각각 노드 N4, 노드 N3, 노드 N2로 인가된다.
그 결과, 노드들(STR, N2, N3, N4)이 모두 기준 전압(Vref)으로 초기화된다. 이러한 초기화 동작은 샘플링(프로그래밍) 동작에 앞서 노드들(STR, N2, N3, N4)의 전위를 일정한 값으로 리셋(Reset) 시킴으로써, 내부 보상의 신뢰성을 높이기 위한 것이다.
기준 전압(Vref)은 고전위 전원 전압(VDD)보다 낮은 전압이고, 발광 다이오드(OLED)의 동작점 전압(Voled)보다 낮도록 저전위 전원 전압(VSS) 근처에서 설정된다. 따라서, 초기화 기간(Initial)에 발광 다이오드(OLED)는 발광하지 않는다.
도 5는 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 샘플링 기간 동작을 나타낸 회로도이다.
도 2, 도 3, 도 5, 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 표시 패널(20)에서, 샘플링(Sampling) 기간에, 제1 스캔 신호(SCAN1(N)/S1(n)) 및 제2 스캔 신호(SCAN2(N)/S2(n))는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력되고, 발광 신호(EM(N))는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력된다.
여기서, 초기화 기간(Initial)은 1 수평 기간(1H) 내에 이뤄졌지만, 샘플링(Smapling) 기간은 2 수평 기간(2H) 이상으로 이뤄질 수 있다. 즉, 본 발명의 실시예에 따른 표시 패널(20)은 초기화 기간 보다 2 배 이상으로 샘플링 기간을 추가로 확보할 수 있다.
감지 및 초기화 기간(Sensing & Initial)도 1 수평 기간(1H)과 동일하거나 그 보다 짧게 설정될 수 있다. 이 때 제1 스캔 신호(SCAN1)는 2 수평 기간과 동일하거나 그 보다 짧게 설정될 수 있다. 또한, 도 13에서 홀딩 기간(th)은 1 수평 기간과 동일하거나 그 보다 더 짧게 설정될 수도 있다.
샘플링(Smapling) 기간, 제2 스캔 신호(SCAN2(N)/S2(n))가 턴-온 레벨을 유지하고 제1 스캔 신호(SCAN1(N)/S1(n))도 턴-온 레벨로 바뀌어 제2 및 구동 소자(T2, DT)가 턴-온 상태이고, 발광 신호(EM(n))가 턴-오프 레벨로 반전되어 제4 스위칭 소자(T4)가 턴-오프 된다.
초기화 기간(Initial)에서 설정된 구동 소자(DT)의 게이트-소스 사이 전압(Vgs)인 전압(VDD-Vref=Vdata+Vth)은 구동 소자(DT)의 문턱 전압(Vth)보다 크므로, 샘플링(Smapling) 기간 동안 구동 소자(DT)에는 구동 전류가 흐른다.
이때, 제2 스위칭 소자(T2)의 턴-온에 의해 데이터 전압(Vdata)이 제2 스위칭 소자(T2)를 경유해 구동 소자(DT)에 인가되고, 제1 스위칭 소자(T1)의 턴-온에 의해 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극이 서로 연결되어 구동 소자(DT)가 다이오드 결선(Diode-connection)되고, 제4 스위칭 소자(T4)의 턴-오프에 의해 구동 전류가 다이오드 결선 경로를 따라 흐른다. 이러한 다이오드 결선 경로를 따라 흐르는 구동 전류에 의해 구동 소자(DT)의 문턱 전압(Vth)이 샘플링 되어 노드 N2 및 노드 N3에 저장된다.
샘플링(Smapling) 기간 동안에, 제8 스위칭 소자(T8)의 턴-온에 의해 노드 STR에 계속해서 기준 전압(Vref)이 인가되고, OLED는 발광되지 않는다.
샘플링(Smapling) 기간에, 노드 STR의 전위는 기준 전압(Vref)으로 설정되고, 노드 N2 및 노드 N3의 전위는 Vdata+Vth로 설정되고, 노드 N4의 전위는 초기화 전압(Vini)으로 설정된다.
도 6은 본 발명의 실시예에 따른 표시 패널에서 보상 회로의 발광 기간 동작을 나타낸 회로도이다.
도 2, 도 3, 도 6, 도 7 및 도 8을 참조하면, 본 발명의 실시예에 따른 표시 패널(20)에서, 발광 기간(Emission)에, 제1 및 제2 스캔 신호(SCAN1(N), SCAN2(N))는 턴-오프 레벨인 게이트 하이 전압(VGH)으로 입력되고, 발광제어 신호(EM(N))는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력된다.
이때, 발광 기간(Emission)에, N-1번째 발광제어 신호(EM(N-1))는 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력되고, N번째 발광제어 신호(EM(N))도 턴-온 레벨인 게이트 로우 전압(VGL)으로 입력된다.
그에 따라 제3, 제7 및 제4 스위칭 소자(T3, T7, T4)는 턴 온(Turn On) 된다.
따라서, 구동 전원(VDD)이 제7 스위칭 소자(T7) 및 스토리지 캐패시터(Cst)를 경유해 구동 소자(DT)의 게이트 전극에 인가됨과 더불어, 제3 스위칭 소자(T3)를 통해 구동 소자(DT)의 제1 전극에 인가된다.
구동 소자(DT)는 게이트 전극에 인가된 구동 전원(VDD)에 의해 턴 온 된다. 이에, 구동 소자(DT)는 제1 전극으로 인가된 구동 전원(VDD)을 제2 전극을 통해 제4 스위칭 소자(T4)로 출력한다.
제4 스위칭 소자(T4)는 구동 소자(DT)로부터 인가받은 구동 전원(VDD)을 발광 소자(OLED)에 인가함으로써 발광 소자(OLED)가 발광 구동된다.
발광 기간(Emission) 동안 구동 소자(DT)의 게이트 전극에 대한 전위는 (VDD-Vref)+(Vdata+Vref)로 설정된다.
이를 통해, 구동 소자(DT)의 문턱 전압(Vth) 변화를 보상할 수 있는 구동 소자(DT)의 게이트-소스 전압(Vgs)이 설정되고, 구동 소자(DT)에는 아래의 수학식 1과 같이 게이트-소스 전압(Vgs)에 대응되는 구동 전류(Ioled)가 흐르게 된다.
이러한 구동 전류(Ioled)에 의해 노드 N3, N4의 전위는 발광 다이오드(OLED)의 동작점 전압(Voled)으로 상승하여 발광 다이오드(OLED)가 턴-온 되고, 그 결과 발광 다이오드(OLED)가 구동 전류(Ioled)에 의해 발광한다.
Figure pat00001
여기서, K는 구동 소자(DT)의 이동도, 채널 비, 기생 용량 등에 의해 결정되는 상수 값이고, Vth는 구동 소자(DT)의 문턱 전압이다.
수학식 1에서 알 수 있듯이, 발광 다이오드(OLED)의 구동 전류(Ioled)는 구동 소자(DT)의 문턱 전압(Vth)뿐만 아니라 구동 전원인 고전위 전압 전원(VDD)에 영향을 받지 않게 된다.
이 명세서에서는, 픽셀을 초기화하고 문턱 전압을 센싱하는 동작에 사용되는 스캔 신호가 이웃하는 표시 라인에 서로 일정 기간 중첩하여 공급될 때, 적은 개수의 클럭과 간단한 회로 구성으로 서로 중첩하는 스캔 신호를 생성하는 게이트 구동 회로가 제시될 수 있다.
본 발명의 실시예에 따른 표시 패널(20)은 보상 회로에 대한 출력 신호들을 확인한 결과, 도 8에 도시된 바와 같이, 데이터 전압에 따른 255G부터 블랙(Black) 색상까지 출력 신호에 이상이 없음을 확인할 수 있었다.
도 9는 본 발명의 다른 실시예에 따른 표시 패널에서 MTO 활용을 위한 화소 보상 회로를 나타낸 도면이다.
도 9에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 MTO(Middle Temperature Oxide) 활용을 위한 화소 보상 회로는, 도 2에 도시된 화소의 보상 회로와 동일한 구조에서 제1 스위칭 소자(T1), 제6 스위칭 소자(T6) 또는 제8 스위칭 소자(T8) 중 적어도 하나를 옥사이드 박막 트랜지스터(Oxide TFT)로 구성할 수 있다.
즉, 본 발명에 따른 MTO 활용을 위한 화소 보상 회로는, 도 2의 화소 보상 회로에서 제1 스위칭 소자(T1), 제6 스위칭 소자(T6) 또는 제8 스위칭 소자(T8) 중 적어도 하나가 옥사이드 TFT로 대체된다는 점에서 차이가 있다. 서브 화소의 나머지 TFT들은 LTPS TFT일 수 있다.
본 발명에 따른 표시패널(20)은 주사율을 낮춰 소비전력을 저감시키기 위해 옥사이드 TFT를 이용하는 MTO 방식에 활용할 수 있다.
옥사이드 TFT는 저온 다결정 실리콘(LTPS: Low-Temperature Polycrystalline Silicon) TFT 대비 전자 이동도(Electric Mobility)가 낮아서 LTPS TFT 대비 넓은 폭(Width)으로 설계해 주어야 한다.
도 10은 도 9의 화소 보상 회로를 구동하는 제어 신호들의 타이밍을 나타낸 도면이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 화소 보상 회로에 대한 제어 신호들의 구동 타이밍은, N번째 제2 스캔 신호(SCAN2(N))가 초기화 기간(Initial)에 1 수평 기간(1H) 동안 하이(High) 신호이고, 샘플링 기간(Sampling)에 2 수평 기간(2H) 동안 하이(High) 신호이다.
즉, 도 9의 화소 보상 회로에 대한 제어 신호들의 구동 타이밍은, 도 3에 도시된 구동 타이밍과 대부분 동일하지만, 옥사이드 TFT의 구동을 위한 N번째 제2 스캔 신호(SCAN2(N))가 초기화 기간 및 샘플링 기간 동안 모두 하이 신호인 점에서 도 3에 도시된 구동 타이밍과 다르다.
따라서, 도 9에 도시된 화소 보상 회로의 제어 신호들에 대한 구동 타이밍에서, N번째 제2 스캔 신호(SCAN2(N))를 제외한 나머지 제어 신호들의 구동 타이밍에 대한 설명은 도 3과 동일하므로 생략한다.
즉, 도 9에 도시된 N번째 제1 스캔 신호(SCAN1(N)), N-1번째 발광제어 신호(EM(N-1)), n번째 발광제어 신호(EM(N)), 구동 소자(DT)의 소스 전극 신호(DRS), 구동 소자(DT)의 게이트 전극 신호(DRG), 스토리지 캐패시터(Cst)의 접점 노드(STR)에 인가되는 기준 전압 신호(Vref)의 구동 타이밍은 도 3에 도시된 제어 신호들의 구동 타이밍과 동일하다.
도 11은 본 발명의 다른 실시예에 따른 AAGIP 표시패널의 표시 영역 구성도를 나타낸 것이고, 도 12는 도 11의 표시패널의 표시 영역 및 베젤 영역을 도시한 구성도이다.
도 11 및 도 12에서는 단위 화소는 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브 화소들로 구성될 수 있으나, 이에 한정되지 않고, 적색(R), 녹색(G) 및 청색(B) 서브 화소들로 구성될 수 있다.
본 발명에 따른 표시패널(20)에서 표시 영역(AA)은, 행마다 배치된 복수의 스캔 배선(SL1~SL2160)과 열마다 배치된 복수의 데이터 배선이 교차하고, 각 교차점에 서브 화소(1133)들이 배치될 수 있다. 각 서브 화소(1133)에는 발광 소자(OLED)가 배치될 수 있다.
본 발명에 따른 표시패널(20)의 표시 영역(AA)의 단위 화소 영역은 적어도 하나 이상의 서브 화소부(1133), 적어도 하나 이상의 GIP부(1131), 및 적어도 하나 이상의 GIP 내부 연결 배선부(1132) 등으로 구분될 수 있다.
하나의 GIP부(1131)는 적어도 둘 이상의 열마다 배치될 수 있다. 예컨대, 각 GIP부(1131)는 두 개의 서브 화소 열마다 배치되거나, 세 개의 서브 화소 열마다 배치되거나, 네 개의 서브 화소 열마다 배치될 수 있다. 여기서, GIP부(1131)는 복수 개로 일정 간격으로 표시 영역(AA) 내에 배치되어 있으므로 AAGIP(1131)라 칭할 수 있다.
단위 화소 영역은 적어도 3 개의 서브 화소(1133)를 포함하고, 적어도 3 개의 서브 화소에는 각각 구동 소자(DT)가 배치될 수 있다.
GIP부(1131)는 표시 영역(AA) 내의 각 게이트 배선에 의해 구동되는 단위 화소 영역들에 분산 배치되어 해당 게이트 배선에 스캔 신호(예, Gate Pulse)를 공급하는 복수 개의 스테이지(Stage; 미도시)를 포함할 수 있다.
GIP부(1131)는 스테이지를 구성하는 GIP 소자(트랜지스터 또는 캐패시터)에 해당될 수 있다. 즉, 적색(R), 녹색(G), 청색(B), 및 백색(W) 서브 화소들로 구성되는 단위 화소 영역에, 스테이지(미도시)를 구성하는 GIP 소자(트랜지스터 또는 커패시터)가 분산 배치될 수 있다. 각 GIP부(1131)에는 GIP TFT가 배치될 수 있다.
하나의 스캔 배선을 구동하기 위한 하나의 스테이지는 해당 스캔 배선에 의해 구동되는 복수 개의 단위 화소 영역에 분산되어 배치될 수 있다. 물론, 하나의 스캔 배선을 구동하기 위한 스테이지를 2개 이상 복수 개의 단위 화소 영역에 분산 배치할 수도 있다.
만약, 하나의 스캔 배선에 의해 구동되는 복수 개의 단위 화소 영역에 하나의 스테이지를 분산 배치할 경우, 해당 스캔 배선에 의해 구동되는 복수 개의 단위 화소 영역들 중 가운데 부분의 복수 개의 단위 화소 영역에 스테이지를 구성하는 GIP 소자들(트랜지스터 또는 커패시터)을 분산 배치할 수 있다.
또한, 하나의 스캔 배선을 구동하기 위한 스테이지를 해당 스캔 배선에 의해 구동되는 복수 개의 단위 화소 영역에 2개 배치할 경우, 해당 스캔 배선에 의해 구동되는 복수 개의 단위 화소들 중 양쪽 가장자리 부분의 복수 개의 단위 화소 영역에 각각 스테이지를 구성하는 GIP 소자들(트랜지스터 또는 캐패시터)을 분산 배치할 수 있다.
또한, 도 11 및 도 12에서는 모든 단위 화소 영역에 GIP부(1131)가 배치됨을 도시하였으나, 이에 한정되지 않는다.
도 12에 도시된 바와 같이, GIP부(1131)는 스캔 GIP부(AAGIP SCAN)와 발광 GIP부(AAGIP EM)를 포함할 수 있다. 따라서 표시 영역(AA)에서 일정 간격으로 스캔 GIP부(AAGIP SCAN)를 배치(①, ②, ③)하고, 이어 일정 간격으로 발광 GIP부(AAGIP EM)를 배치(①, ②, ③)할 수 있다.
예를 들어, 단위 화소(Pixel)마다 스캔 GIP부(AAGIP SCAN)와 발광 GIP부(AAGIP EM)를 배치하되, 3 개의 단위 화소에는 스캔 GIP부(AAGIP SCAN)를 배치(①, ②, ③)하고, 이어 다음 3 개의 단위 화소에는 발광 GIP부(AAGIP EM)를 배치(①, ②, ③)할 수 있다. 물론, 이러한 배치에 한정되는 것은 아니다.
도 11 및 도 12에 도시된 바와 같이, GIP부(1131)를 표시 영역(AA)에 배치함으로써 기존의 비표시 영역에 존재하던 게이트 구동회로를 제거함에 따라 표시패널(20)의 양측에 있는 비표시 영역의 베젤 영역(Bezel)을 더 넓게 확보할 수 있다.
GIP 내부 연결 배선부(1132)는 스테이지를 구성하는 GIP 소자들 간을 연결하는 연결 배선들(클럭 신호 라인, Q 노드, QB 노드, 소자와 소자 연결 라인 등)이 배치되는 영역이다.
서브 화소부(1133)는 예컨대, 제1 서브 화소(R), 제2 서브 화소(G), 제3 서브 화소(B), 및 제4 서브 화소(W) 등을 포함할 수 있다. 각 서브 화소는 적어도 하나 이상의 부 서브 화소(예, R1, R2, , Rn)를 포함할 수 있다.
서브 화소부(1133)는 복수 개의 데이터 배선(DL1~DLm), 복수 개의 기준 전압 배선(Vref) 및 제 1 및 제 2 정전압 배선(VDD, VSS)들이 수직 방향으로 배열되고, 복수 개의 스캔 배선(SL)이 수평 방향으로 배열되어 구성될 수 있다.
또한, 적어도 3개의 서브 화소부(1133)와, GIP부(1131), 및 GIP 내부 연결 배선부(1132)의 배치 위치를 다양하게 할 수 있다.
이와 같이, 게이트 구동 회로의 스테이지를 구성하는 GIP 소자들을 표시 영역(AA)에 분산 배치하여, 하나의 스캔 배선에 의해 구동되는 단위 화소들 내에 적어도 하나의 스테이지를 배치하므로, 표시패널(20)의 좌우 베젤 영역(Bezel)을 최소화 할 수 있다.
따라서, 본 발명의 다른 실시예에 따른 표시패널(20)은, 도 13에 도시된 바와 같이, 표시 영역(AA)의 좌우에 있는 베젤(Bezel) 영역을 더 확보할 수 있다. 도 13은 본 발명의 다른 실시예에 따른 표시패널이 AAGIP 방식에 의해 베젤 영역을 더 확보하는 예를 나타낸 도면이다. 즉, 본 발명의 다른 실시예에 따른 표시패널(20)은, 표시 영역(AA)에서 하나의 단위 화소에 제어 블록(CTRL)이 배치되고, 다음 단위 화소에 AAGIP가 배치되는 방식으로 AAGIP가 배치될 수 있다. 예를 들면, 제1 단위 화소의 제1 내지 제3 서브 화소(R, G, B)에 제어 블록(CTRL)이 배치되고, 이어지는 다음 제2 단위 화소의 제1 내지 제3 서브 화소(R, G, B)에 AAGIP가 배치되는 것이다. 이때, 하나의 단위 화소는 서브 화소(Sub-PXL) 3 개(R, G, B)로 이루어지는 경우이다. 스캔(Scan) 배선, 발광(EM) 배선 및 모든 GIP(Gate In Panel)를 표시 영역(AA)의 내부에 배치함에 따라, 기존의 베젤 영역에 있던 게이트 구동 회로를 제거하는 효과를 얻게 되고, 그에 따라 베젤 영역을 더 확보할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 GIP부의 스캔 구동을 위한 스캔 회로도를 나타낸 도면이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 GIP부(1131)는, 제1 노드(Q 노드)를 제어하는 제1 스위칭부(T1, Tbv), 제2 노드(QB 노드)를 제어하는 제2 스위칭부(T4) 및 제1 및 제2 노드의 신호를 출력하는 출력부(T6, T7)를 포함할 수 있다.
또한, GIP부(1131)는 제1 노드를 안정화 시키는 제1 안정화부(T3), 제2 노드를 안정화 시키는 제2 안정화부(T5, T8)를 더 포함할 수 있다.
GIP부(1131)는 스캔 신호(예, Gate Pulse)를 출력하는 복수 개의 스테이지(Stage)를 포함하고, k번째 스테이지는 제1 스위칭부(T1, Tbv), 제2 스위칭부(T4), 제1 안정화부(T3), 제2 안정화부(T5, T8) 및 출력부(T6, T7)를 포함할 수 있다.
또한, GIP부(1131)에 대한 스캔 회로도는 각 트랜지스터(T1~T8)와 캐패시터들(CQ, CQB), 배선들(GVST, VGL, VGH) 및 클럭신호 배선들(GCLK1, GCLK3)을 도 15에 도시된 바와 같이 GIP부(1131) 내에 배치할 수 있다. 도 15는 본 발명의 다른 실시예에 따른 AAGIP에 각 트랜지스터와 배선들을 배치한 예를 나타낸 도면이다. 도 15를 참조하면, GIP부(1131)는 스캔 GIP부(AAGIP SCAN)와 발광 GIP부(AAGIP EM)를 포함하고, 3 개의 화소(Pixel)에 각각 스캔 GIP부(AAGIP SCAN)가 배치될 수 있다. 스캔 GIP부(AAGIP SCAN)는 제1 AAGIP SCAN(①), 제2 AAGIP SCAN(②), 제3 AAGIP SCAN(③)을 포함할 수 있다. 제1 AAGIP SCAN(①)에는 소자로서 제1 트랜지스터(T1)와, 노드 분리 트랜지스터(Tbv), 제6 트랜지스터(T6) 및 Q노드 캐패시터(CQ)가 배치될 수 있다. 또한, 제1 AAGIP SCAN(①)에는 배선으로서 게이트 로우 전압 배선(VGL)과 제1 게이트 클럭신호 배선(GCLK1), 제6 TR-Q 연결 배선(T6_Q), 제1 TR-Q 연결 배선(T1_Q) 등이 배치될 수 있다. 또한, 제2 AAGIP SCAN(②)에는 배선으로서 게이트 로우 전압 배선(VGL)과 게이트 하이 전압 배선(VGH)이 배치될 수 있다. 또한, 제3 AAGIP SCAN(③)에는 소자로서 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 제8 트랜지스터(T8) 및 QB노드 캐패시터(CQB)가 배치될 수 있다. 또한, 제3 AAGIP SCAN(③)에는 배선으로서 게이트 하이 전압 배선(VGH)이 배치될 수 있다. 그리고, 제1 AAGIP SCAN(①), 제2 AAGIP SCAN(②), 및 제3 AAGIP SCAN(③)을 가로질러 출력 배선(SRO), 제1 TR-Q 연결 배선(T1_Q), 및 게이트 로우 전압 배선(VGL) 등이 배치될 수 있다.
한편, GIP부(1131)는 전술한 각 트랜지스터(T1~T8)와 캐패시터들(CQ, CQB), 배선들(GVST, VGL, VGH) 및 클럭신호 배선들(GCLK1, GCLK3)을 포함하여 레이아웃(Layout)을 설계할 수 있다. 즉, GIP부(1131)에 대하여, 전술한 각 트랜지스터(T1~T8)와 캐패시터들(CQ, CQB), 배선들(GVST, VGL, VGH) 및 클럭신호 배선들(GCLK1, GCLK3) 이외에, N번째 제1 스캔신호 인가배선(S1(N)), N번째 제2 스캔신호 인가배선(S2(N)), N번째 발광신호 인가배선(EM(N)), N+1번째 제1 스캔신호 인가배선(S1(N+1)), N+1번째 제2 스캔신호 인가배선(S2(N+1)), N+1번째 발광신호 인가배선(EM(N+1)) 등도 배치하여 레이아웃을 설계할 수 있다.
다시 도 14를 참조하면, 제1 스위칭부(T1, Tbv)는 제1 트랜지스터(T1)와 노드 분리 트랜지스터(Tbv)를 포함할 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 스타트 신호 인가 배선(GVST, SRO_N-1)이 연결되고, 제1 전극에 게이트 로우 전압 배선(VGL)이 연결되고, 제2 전극에 제1 노드(Q 노드)가 연결된다. 노드 분리 트랜지스터(Tbv)는 게이트 전극에 게이트 로우 전압 배선(VGL)이 연결되고, 제1 전극에 제1 노드(Q)를 통해 제1 트랜지스터(T1)의 제2 전극이 연결된다.
제2 스위칭부(T4)는 제4 트랜지스터(T4)를 포함할 수 있다. 제4 트랜지스터(T4)는 게이트 전극에 N-2번째 클럭신호 인가배선(GCLK_N-2)이 연결되고, 제1 전극에 게이트 로우 전압 배선(VGL)이 연결되고, 제2 전극에 제2 노드(QB)가 연결된다.
출력부(T6, T7)는 제1 노드(Q)의 전압을 출력하는 제6 트랜지스터(T6)와, 제2 노드(QB)의 전압을 출력하는 제7 트랜지스터(T7)를 포함할 수 있다. 제6 트랜지스터(T6)는 게이트 전극에 노드 분리 트랜지스터(Tbv)의 제2 전극이 연결되고, 제1 전극에 N번째 클럭신호(GCLK_N)을 인가받는 배선이 연결되며, 제2 전극에 출력 배선(SRO)이 연결될 수 있다. 제7 트랜지스터(T7)는 게이트 전극에 제2 노드(QB)가 연결되고, 제1 전극에 출력 배선(SRO)이 연결되며, 제2 전극에 게이트 하이 전압 배선(VGH)이 연결될 수 있다.
제1 안정화부(T3)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 게이트 전극에 제2 노드(QB)가 연결되고, 제1 전극에 제1 노드(Q)가 연결되며, 제2 전극에 게이트 하이 전압 배선(VGH)이 연결될 수 있다.
제2 안정화부(T5, T8)는 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)를 포함할 수 있다. 제5 트랜지스터(T5)는 게이트 전극에 스타트 신호 인가 배선(GVST, SRO_N-1)이 연결되고, 제1 전극에 제2 노드(QB)가 연결되며, 제2 전극에 게이트 하이 전압 배선(VGH)이 연결될 수 있다. 제8 트랜지스터(T8)는 게이트 전극에 노드 분리 트랜지스터(Tbv)의 제1 전극이 연결되고, 제1 전극에 제2 노드(QB)가 연결되며, 제2 전극에 게이트 하이 전압 배선(VGH)이 연결될 수 있다.
제6 트랜지스터(T6)의 게이트 전극과 출력 배선(SRO) 사이에 Q 노드 캐패시터(QC)가 연결되고, 제7 트랜지스터(T7)의 게이트 전극과 제2 전극 사이에는 QB 노드 캐패시터(CQB)가 연결될 수 있다.
도 14에서, 제1 트랜지스터(T1), 노드 분리 트랜지스터(Tbv), 제3 내지 제8 트랜지스터(T3-T8)에서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있고, 반대로 제1 전극이 드레인 전극이고, 제2 전극이 소스 전극일 수 있다.
도 12 내지 도 15에 도시된 바와 같이, GIP부(1131)를 표시 영역(AA) 내에 일정 간격마다 배치하여, 표시 영역(AA)의 외곽에 있는 베젤 영역을 더욱 확보할 수 있다.
전술한 바와 같이 본 발명에 의하면, 트랜지스터의 개수를 줄임으로써 설계를 위한 레이아웃 영역을 확보할 수 있도록 하는 표시 패널을 실현할 수 있다.
그리고, 본 발명에 의하면, OLED 표시장치에서 트랜지스터의 개수를 줄일 뿐만 아니라 2Scan 1EM 방식에서 사용하는 구동 타이밍을 변경하여 구동 전원 드롭(VDD IR Drop)을 보상할 수 있도록 하는 표시 장치를 실현할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10 : 휘도 제어부 20 : 표시 패널
30 : 스캔 구동부 40 : 데이터 구동부
50 : 발광 제어부 60 : 전원부
70 : 타이밍 제어부 100 : 표시 장치
PX : 화소 OLED : 발광 소자
T1~T4, T6~T8 : 스위칭 소자 DT : 구동 소자
Cst : 스토리지 커패시터 AA : 표시 영역
1131 : GIP부 1132 : GIP 내부 연결 배선부
1133 : 서브 화소부

Claims (21)

  1. 발광 소자;
    상기 발광 소자와 전기적으로 연결되고, 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자;
    상기 구동 소자에 연결된 스토리지 캐패시터; 및
    상기 구동 소자의 문턱 전압 변화를 보상하는 보상 회로를 포함하고,
    상기 보상 회로는 상기 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자가 연결되고, 데이터 전원이 제2 스위칭 소자를 통해 상기 구동 소자의 제1 전극에 인가되고, 구동 전원이 제3 스위칭 소자를 통해 상기 구동 소자에 인가되고, 구동 전원이 제7 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 기준 전원이 제8 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 초기화 전원이 제6 스위칭 소자를 통해 상기 발광 소자에 인가되는, 표시 패널.
  2. 제 1 항에 있어서,
    상기 제1 스위칭 소자는, 제1 전극과 제2 전극 중 하나가 상기 구동 소자의 게이트 전극에 연결되고, 다른 하나는 상기 구동 소자의 제2 전극에 연결되며, 게이트 전극은 n번째 제2 스캔 배선에 연결된, 표시 패널.
  3. 제 1 항에 있어서,
    상기 제2 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 데이터 전원에 연결되고, 다른 하나는 상기 구동 소자의 제1 전극에 연결되며, 게이트 전극은 n번째 제1 스캔 배선에 연결된, 표시 패널.
  4. 제 1 항에 있어서,
    상기 제3 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 상기 구동 소자의 제1 전극에 연결되고, 다른 하나는 구동 전원 배선에 연결되며, 게이트 전극은 n-1번째 발광제어 배선에 연결된, 표시 패널.
  5. 제 1 항에 있어서,
    상기 제4 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 상기 발광 소자의 제1 전극에 연결되고, 다른 하나는 상기 구동 소자의 제2 전극에 연결되며, 게이트 전극은 n번째 발광제어 배선에 연결된, 표시 패널.
  6. 제 1 항에 있어서,
    상기 제6 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 초기화 전원 배선에 연결되고, 다른 하나는 상기 발광 소자의 제1 전극에 연결되며, 게이트 전극은 n번째 제2 스캔 배선에 연결된, 표시 패널.
  7. 제 1 항에 있어서,
    상기 제7 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 구동 전원 배선에 연결되고, 다른 하나는 상기 스토리지 캐패시터의 상기 제1 전극에 연결되며, 게이트 전극은 n-1번째 발광제어 배선에 연결된, 표시 패널.
  8. 제 1 항에 있어서,
    상기 제8 스위칭 소자는, 제1 전극과 제2 전극 중 하나는 기준 전원 배선에 연결되고, 다른 하나는 상기 스토리지 캐패시터의 상기 제1 전극에 연결되며, 게이트 전극은 n번째 제2 스캔 배선에 연결된, 표시 패널.
  9. 제 1 항에 있어서,
    상기 제1 내지 제4 스위칭 소자, 상기 제6 내지 제8 스위칭 소자 및 상기 구동 소자는 각각 P 타입 MOSFET 박막트랜지스터인, 표시 패널.
  10. 제 1 항에 있어서,
    상기 제1 스위칭 소자, 상기 제6 스위칭 소자 및 상기 제8 스위칭 소자는 N 타입 MOSFET 박막트랜지스터인, 표시 패널.
  11. 발광 소자가 행과 열로 배치된 복수의 서브 화소; 상기 복수의 서브 화소에 행마다 배치된 복수의 스캔 배선, 상기 복수의 서브 화소에 열마다 배치된 복수의 데이터 배선, 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자; 상기 구동 소자에 연결된 스토리지 캐패시터; 및 상기 구동 소자의 문턱 전압 변화를 보상하는 보상 회로를 포함하고, 상기 보상 회로는 상기 구동 소자의 게이트 전극과 제3 전극 사이에 제1 스위칭 소자가 연결되고, 데이터 전원이 제2 스위칭 소자를 통해 상기 구동 소자의 제1 전극에 인가되고, 구동 전원이 제3 스위칭 소자를 통해 상기 구동 소자에 인가되고, 구동 전원이 제7 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 기준 전원이 제8 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 초기화 전원이 제6 스위칭 소자를 통해 상기 발광 소자에 인가되는 표시 패널;
    상기 복수의 게이트 배선에 스캔 신호를 인가하는 스캔 구동부;
    상기 복수의 데이터 배선에 데이터 신호를 인가하는 데이터 구동부;
    상기 표시 패널에 고전위 전원, 저전위 전원, 기준 전원 및 초기화 전원을 인가하는 전원부; 및
    상기 스캔 구동부 및 상기 데이터 구동부를 제어하는 타이밍 제어부;
    를 포함하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 보상 회로는,
    상기 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자가 연결되고, 상기 구동 소자의 제1 전극과 데이터 전원 배선 사이에 제2 스위칭 소자가 연결되고, 상기 구동 소자의 제1 전극과 구동 전원 배선 사이에 제3 스위칭 소자가 연결되고, 상기 발광 소자의 제1 전극과 상기 구동 소자의 제2 전극 사이에 제4 스위칭 소자가 연결되고,
    상기 발광 소자의 제1 전극과 초기화 전원 배선 사이에 제6 스위칭 소자가 연결되고, 상기 스토리지 캐패시터와 상기 구동 전원 배선 사이에 제7 스위칭 소자가 연결되고, 상기 스토리지 캐패시터와 기준 전원 배선 사이에 제8 스위칭 소자가 연결된 표시 장치.
  13. 제 12 항에 있어서,
    상기 제1 스위칭 소자는 n번째 제2 스캔 신호에 의해 스위칭되고,
    상기 제2 스위칭 소자는 n번째 제1 스캔 신호에 의해 스위칭되고,
    상기 제3 스위칭 소자는 n-1번째 발광제어 신호에 의해 스위칭되고,
    상기 제4 스위칭 소자는 n번째 발광제어 신호에 의해 스위칭되고,
    상기 제6 스위칭 소자는 n번째 제2 스캔 신호에 의해 스위칭되고,
    상기 제7 스위칭 소자는 n-1번째 발광제어 신호에 의해 스위칭되고,
    상기 제8 스위칭 소자는 n번째 제2 스캔 신호에 의해 스위칭되는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 표시 패널은, 초기화 기간(Initial), 샘플링 기간(Sampling), 및 발광 기간(Emission)으로 나뉘어 구동되는, 표시 장치.
  15. 제 13 항에 있어서,
    상기 n번째 제1 스캔 신호는 초기화 기간에 하이(High) 신호이고, 샘플링 기간에 1H 동안 로우(Low) 신호이고, 발광 기간에 하이 신호이며,
    상기 n번째 제2 스캔 신호는 초기화 기간에 로우 신호이고, 샘플링 기간에 2H 동안 로우 신호이고, 발광 기간에 하이 신호이며,
    상기 n-1번째 발광제어 신호는 초기화 기간 및 샘플링 기간에 하이 신호이고, 발광 기간 및 나머지 기간에 하이 신호이며,
    상기 n번째 발광제어 신호는 샘플링 기간 및 발광 기간의 일부에 하이 신호이고, 나머지 기간에 로우 신호인, 표시 장치.
  16. 제 13 항에 있어서,
    상기 n번째 제1 스캔 신호는 초기화 기간에 하이(High) 신호이고, 샘플링 기간에 1H 동안 로우(Low) 신호이고, 발광 기간에 하이 신호이며,
    상기 n번째 제2 스캔 신호는 초기화 기간에 하이(High) 신호이고, 샘플링 기간에 2H 동안 하이 신호이고, 발광 기간에 로우(Low) 신호이며,
    상기 n-1번째 발광제어 신호는 초기화 기간 및 샘플링 기간에 하이 신호이고, 발광 기간 및 나머지 기간에 하이 신호이며,
    상기 n번째 발광제어 신호는 샘플링 기간 및 발광 기간의 일부에 하이 신호이고, 나머지 기간에 로우 신호인, 표시 장치.
  17. 제 12 항에 있어서,
    상기 구동 소자의 소스 전극에 인가되는 데이터 전압 신호는, 샘플링 기간 1H 동안 로우 신호이고, 나머지 기간에 하이 신호이며,
    상기 구동 소자의 게이트 전극에 인가되는 데이터 전압 신호는, 초기화 기간 1H 동안 로우 신호이고, 샘플링 기간에 로우 신호에서 신호로 상승되고, 발광 기간에 하이 신호인, 표시 장치.
  18. 제 12 항에 있어서,
    상기 스토리지 캐패시터의 접점 노드에 인가되는 기준 전압 신호는, 초기화 기간 및 샘플링 기간에 로우 신호이고, 발광 기간에 하이 신호인, 표시 장치.
  19. 행마다 배치된 복수의 스캔 배선과 열마다 배치된 복수의 데이터 배선이 교차하고, 각 교차점에 서브 화소들이 배치된 표시 영역;
    적어도 둘 이상의 열마다 배치된 적어도 하나 이상의 GIP부;
    상기 각 서브 화소에 배치된 발광 소자;
    상기 발광 소자와 전기적으로 연결되고, 상기 발광 소자에 흐르는 전류를 조절하는 구동 소자;
    상기 구동 소자에 연결된 스토리지 캐패시터; 및
    상기 구동 소자의 문턱 전압 변화를 보상하는 보상 회로를 포함하고,
    상기 보상 회로는 상기 구동 소자의 게이트 전극과 제2 전극 사이에 제1 스위칭 소자가 연결되고, 데이터 전원이 제2 스위칭 소자를 통해 상기 구동 소자의 제1 전극에 인가되고, 구동 전원이 제3 스위칭 소자를 통해 상기 구동 소자에 인가되고, 구동 전원이 제7 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 기준 전원이 제8 스위칭 소자를 통해 상기 스토리지 캐패시터에 인가되고, 초기화 전원이 제6 스위칭 소자를 통해 상기 발광 소자에 인가되는, 표시 패널.
  20. 제 19 항에 있어서,
    상기 GIP부는, 상기 표시 영역 내의 각 게이트 배선에 의해 구동되는 단위 화소 영역들에 분산 배치되어 해당 게이트 배선에 스캔 펄스를 공급하는 복수 개의 스테이지;
    를 포함하는 표시 패널.
  21. 제 20 항에 있어서,
    상기 단위 화소 영역은 적어도 3 개의 서브 화소를 포함하고,
    상기 적어도 3 개의 서브 화소에는 각각 상기 구동 소자가 배치되고,
    상기 GIP부에는 GIP TFT가 배치되는, 표시 패널.
KR1020210096307A 2021-07-22 2021-07-22 표시 패널 및 이를 포함하는 표시 장치 Ceased KR20230015037A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210096307A KR20230015037A (ko) 2021-07-22 2021-07-22 표시 패널 및 이를 포함하는 표시 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210096307A KR20230015037A (ko) 2021-07-22 2021-07-22 표시 패널 및 이를 포함하는 표시 장치

Publications (1)

Publication Number Publication Date
KR20230015037A true KR20230015037A (ko) 2023-01-31

Family

ID=85109445

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210096307A Ceased KR20230015037A (ko) 2021-07-22 2021-07-22 표시 패널 및 이를 포함하는 표시 장치

Country Status (1)

Country Link
KR (1) KR20230015037A (ko)

Similar Documents

Publication Publication Date Title
TWI768621B (zh) 電致發光顯示裝置
US11232756B2 (en) Electroluminescent display device
KR102694938B1 (ko) 전계 발광 표시장치
CN110060634B (zh) 有机发光显示器
KR102631739B1 (ko) 서브화소 구동 회로 및 이를 포함한 전계발광 표시장치
CN106297659A (zh) 有机发光二极管显示器及其驱动方法以及像素单元
KR102846695B1 (ko) 표시 패널 및 이를 포함하는 표시 장치
KR101676223B1 (ko) 유기발광 표시장치
WO2018032899A1 (zh) 像素电路及其驱动方法、显示面板和显示装置
KR102726963B1 (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
KR20220094916A (ko) 게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치
KR102790736B1 (ko) 유기 발광 표시 장치
KR20220090924A (ko) 게이트 구동 회로 및 이를 이용한 전계 발광 표시 장치
KR102508806B1 (ko) 유기발광 표시장치
KR20190064265A (ko) 전계발광 표시장치
KR20190064267A (ko) 전계발광 표시장치
KR102802607B1 (ko) 표시 장치
KR20230015037A (ko) 표시 패널 및 이를 포함하는 표시 장치
KR101972490B1 (ko) 유기발광 표시장치
KR102827435B1 (ko) 전계 발광 표시 장치
TW202531190A (zh) 像素電路及包含其的顯示裝置
KR20240107768A (ko) 표시장치
KR20250132158A (ko) 표시장치
KR20250070851A (ko) 표시장치와 그 구동방법
KR20240086084A (ko) 디스플레이 장치 및 게이트 구동 회로

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

A201 Request for examination
PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E601 Decision to refuse application
PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000