[go: up one dir, main page]

KR20230042351A - 디스플레이 디바이스를 위한 디지털 아날로그 곱셈 구동 방법 - Google Patents

디스플레이 디바이스를 위한 디지털 아날로그 곱셈 구동 방법 Download PDF

Info

Publication number
KR20230042351A
KR20230042351A KR1020237006474A KR20237006474A KR20230042351A KR 20230042351 A KR20230042351 A KR 20230042351A KR 1020237006474 A KR1020237006474 A KR 1020237006474A KR 20237006474 A KR20237006474 A KR 20237006474A KR 20230042351 A KR20230042351 A KR 20230042351A
Authority
KR
South Korea
Prior art keywords
time
driving
time section
pixel
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020237006474A
Other languages
English (en)
Inventor
청-치에 리엔
아키라 사카이가와
Original Assignee
후아웨이 테크놀러지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후아웨이 테크놀러지 컴퍼니 리미티드 filed Critical 후아웨이 테크놀러지 컴퍼니 리미티드
Publication of KR20230042351A publication Critical patent/KR20230042351A/ko
Ceased legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2014—Display of intermediate tones by modulation of the duration of a single pulse during which the logic level remains constant
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2077—Display of intermediate tones by a combination of two or more gradation control methods
    • G09G3/2081—Display of intermediate tones by a combination of two or more gradation control methods with combination of amplitude modulation and time modulation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2360/00—Aspects of the architecture of display systems
    • G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)
  • Transforming Electric Information Into Light Information (AREA)
  • Control Of El Displays (AREA)

Abstract

본 발명은, 각각의 프레임에 대한 각각의 픽셀을 구동시키는 단계를 포함하는, 디스플레이 디바이스의 동작 방법을 제공하며, 디스플레이 디바이스의 복수의 픽셀은 행(row)과 열(column)의 어레이로 배치되고, 하나의 프레임의 기간은 Nd개의 시간 섹션을 포함하고, 각각의 시간 섹션의 픽셀에 Ba의 상이한 전압 레벨 중 하나가 적용되고, Ba는 3 이상이고, 그리고 적용된 전압 레벨을 각각의 시간 섹션의 길이에 곱한 결과의 합이 지정된 밝기(brightness), 그레이 스케일 컬러(grey scale color), 또는 휘도(luminance)에 대응한다. 본 발명의 적합한 애플리케이션 중 하나는 마이크로-LED 디스플레이이다.

Description

디스플레이 디바이스를 위한 디지털 아날로그 곱셈 구동 방법
본 발명은 일반적으로 디스플레이 디바이스를 구동시키기 위한 방법에 관한 것이다.
발광 다이오드(LED: light emitting diode) 디스플레이에 대한 기술이 최근 몇 년 동안 점점 더 발전해 왔다. 이는, 평판 디스플레이(flat panel display) 시장에서 큰 잠재력을 갖고 있다. LED 디스플레이는, TV 및 PC 스크린과 같은 대형 패널뿐만 아니라, 태블릿, 스마트폰 및 웨어러블 디바이스에도 사용될 수 있다. 이의 높은 PPI(pixels per inch)에 기반하여, 이는 AR/VR(augmented reality/virtual reality) 애플리케이션에도 또한 사용될 가능성이 높다. 미래에는, 마이크로-LED 디스플레이가 LCD를 그리고 심지어 OLED 디스플레이도 대체할 수 있다.
그레이 스케일 컬러를 디스플레이하기 위해, 마이크로-LED 디스플레이는, LCD(liquid crystal display) 및 OLED(organic light emitting diode) 디스플레이와의 상이한 특성으로 인해, PWM(pulse-width modulation)을 사용하여 시간 도메인에서 구동된다. 그러나, 그레이 스케일 컬러를 지정하기 위한 비트 수 및 디스플레이 디바이스의 라인 수가 증가하면, 각각의 픽셀을 구동시키기 위한 시간이 짧아지고 프로세스를 완료하기에 충분하지 않다.
이용가능한 데이터 구동 시간을 증가시키기 위한 디스플레이 디바이스의 동작 방법이 제공된다.
제1 양상에 따라, 디스플레이 디바이스의 동작 방법이 제공되며, 방법은, 각각의 프레임에 대한 각각의 픽셀을 구동시키는 단계를 포함하고, 디스플레이 디바이스의 복수의 픽셀은 행(row)과 열(column)의 어레이로 배치되고, 하나의 프레임의 기간은 Nd개의 시간 섹션을 포함하고, 각각의 시간 섹션의 픽셀에 Ba의 상이한 전압 레벨 중 하나가 적용되고, Ba는 3 이상이고, 그리고 적용된 전압 레벨을 각각의 시간 섹션의 길이에 곱한 결과의 합이 지정된 밝기(brightness), 그레이 스케일 컬러(grey scale color), 또는 휘도(luminance)에 대응한다.
가능한 구현에서, Ba는 2^Na이고, Na x Nd는 픽셀 데이터의 총 비트 심도(bit depth)와 동일하다.
가능한 구현에서, M번째 최단 시간 섹션은 (M-1)번째 시간 섹션의 Ba배 길이이고, M은 2 내지 Nd의 정수이다.
가능한 구현에서, 디스플레이 디바이스는 마이크로-LED 디스플레이이다.
제2 양상에 따라, 디스플레이 디바이스가 제공되며, 디스플레이 디바이스는 행과 열의 어레이로 배치된 복수의 픽셀 ― 하나의 프레임의 기간은 Nd개의 시간 섹션을 포함하고, 각각의 시간 섹션의 픽셀에 Ba의 상이한 전압 레벨 중 하나가 적용되고, Ba는 3 이상이고, 그리고 적용된 전압 레벨을 각각의 시간 섹션의 길이에 곱한 결과의 합이 지정된 밝기, 그레이 스케일 컬러, 또는 휘도에 대응함 ―; 및 각각의 프레임에 대해 각각의 픽셀을 구동시키도록 구성된 구동기를 포함한다.
가능한 구현에서, Ba는 2^Na이고, Na x Nd는 픽셀 데이터의 총 비트 심도와 동일하다.
가능한 구현에서, M번째 최단 시간 섹션은 (M-1)번째 시간 섹션의 Ba배 길이이고, M은 2 내지 Nd의 정수이다.
가능한 구현에서, 디스플레이 디바이스는 마이크로-LED 디스플레이이다.
본 발명의 실시예 또는 종래 기술의 기술적 솔루션을 보다 명확하게 설명하기 위해, 이하에서는 실시예 또는 종래 기술을 설명하기 위해 요구되는 첨부 도면을 간략하게 소개한다. 이하의 설명에서의 첨부 도면은 본 발명의 일부 실시예만을 도시하며, 당업자는 창의적인 노력 없이도 이 첨부 도면으로부터 다른 도면을 계속 도출할 수 있다.
도 1은 PWM 광 제어의 단순화된 다이어그램을 도시한다.
도 2는 픽셀을 구동시키기 위한 기본 PWM 파형의 예를 도시한다.
도 3은 픽셀을 구동시키기 위한 파형의 예를 도시한다.
도 4는 픽셀을 구동시키기 위한 파형의 다른 예를 도시한다.
도 5는 16 그레이 스케일에 대한 픽셀을 구동시키기 위한 파형의 다른 예를 도시한다.
도 6은, 이상적인 바이너리 섹션을 갖는 픽셀을 구동시키기 위한 파형의 예를 도시한다.
도 7은 퓨어 디지털 구동(pure digital driving)을 위한 데이터 '2106'에 대한 파형을 도시한다.
도 8은 "디지털 6, 아날로그 2 곱셈" 구동에 대한 데이터 '2106'에 대한 파형을 도시한다.
도 9는 "디지털 6, 아날로그 2 곱셈" 구동에 대한 휘도 참조 맵을 도시한다.
도 10은 "디지털 6, 아날로그 2 곱셈" 구동에 대한 픽셀 파형의 몇몇 예를 도시한다.
도 11은 퓨어 디지털 구동에 대한 데이터 '63179'의 파형을 도시한다.
도 12는 "디지털 9 및 아날로그 2 곱셈" 구동에 대한 휘도 참조 맵을 도시한다.
도 13은 "디지털 9, 아날로그 2 곱셈" 구동에 대한 픽셀 파형의 몇몇 예를 도시한다.
도 14는 퓨어 디지털 구동에 대한 데이터 '2106'에 대한 파형을 도시한다.
도 15는 "디지털 4, 아날로그 3 곱셈" 구동에 대한 휘도 참조 맵을 도시한다.
도 16은 "디지털 4, 아날로그 3 곱셈" 구동에 대한 픽셀 파형의 몇몇 예를 도시한다.
도 17은 800개 내지 1,700개의 라인에 대한 상이한 구동 방식 간의 TDP 비교를 도시한다. 그리고
도 18은 1,700개 내지 2,600개의 라인에 대한 상이한 구동 방식 간의 TDP 비교를 도시한다.
하기에서는 본 발명의 실시예의 첨부 도면을 참조로 하여 본 발명의 실시예의 기술적 솔루션을 명확하고 완전하게 설명한다. 설명되는 실시예는 본 발명의 실시예의 전부가 아닌 일부에 불과하다. 창의적인 노력없이 본 발명의 실시예에 기반하여 당업자에 의해 획득되는 다른 모든 실시예가 본 발명의 보호 범위 내에 속한다.
도 1은 PWM 광 제어의 단순화된 다이어그램을 도시한다. PWM은 발광 다이오드(LED)를 구동시키는 데 널리 사용된다. LED는 펄스 폭에 따라 제어되어, LED가 상이한 축적 에너지를 가지게 한 다음, 상이한 휘도를 가지게 하여 상이한 그레이 스케일 컬러를 구현한다. PWM은 턴-온(turn-on) 비율을 변조하기 위한 것이며, 또는 일정 기간의 듀티 사이클로 불린다. 그 기간에서 턴-온 비율이 높을수록, LED는 더 많은 에너지를 축적하고, 그리고 LED가 더 많은 에너지를 축적할수록, LED는 더 높은 휘도를 제공하며, 이 반대의 경우도 마찬가지이다. 디스플레이 애플리케이션에 대해, PWM 기간은 흔히 프레임 기간과 동일하게 설정된다.
픽셀은 지정된 컬러와 지정된 밝기, 그레이 스케일 또는 휘도로 광을 방출하는 회로일 수 있다. 적색, 청색 및 녹색 컬러를 갖는 한 세트의 LED가 각각의 픽셀에 사용될 수 있다. 그러나, 본 발명의 실시예는 각각의 LED의 밝기, 그레이 스케일 또는 휘도를 제어하는 것에 초점을 둔다.
도 2는 바이너리 어드레스 그룹(BAG: Binary Address Group) 방식에 의한 기본 PWM 파형의 예를 도시한다. BAG 방식은 디지털 구동 또는 PWM 방식에 기반한다. 이는 디스플레이 디바이스 상에서 픽셀을 구동시키기 위한 2-상태 신호(1 또는 0)만을 갖는다. 원래의 그레이 스케일 데이터가 n-비트 바이너리 데이터로 변환된 다음, PWM 기간이 n개의 시간 섹션으로 분할된다. 각각의 시간 섹션의 길이는 동일하지 않지만, 작은 것부터 큰 것까지의 시간 길이 관계는 1T, 2T, 4T, 8T 등이다. 마지막 시간 섹션의 길이는 2^(n-1)*T이다. 시간 섹션의 순서는 임의의 순서로 변경될 수 있다. 유일한 제한은 시간 섹션의 총 길이가 (2^n-1)*T 이어야 한다는 것이다. 도 1에 도시된 예에서, n=4이고 시간 섹션은 작은 것부터 큰 것으로 배열된다. LED의 총 에너지 또는 휘도는 파형 아래 영역("1"로 표기된 회색 영역)의 합에 비례한다. 알 수 있는 것은, 하나의 PWM 기간에서 n번(도 1에서 n은 4) 상태를 변경(예를 들어, 1T, 2T, 3T 및 4T의 시작에서 상태를 변경)해야만 LED가 구동될 수 있다는 것이며, 이후, 2^n개 스텝(도 1에서 16개 스텝)의 상이한 에너지 또는 휘도가 획득될 수 있다. 그레이 스케일을 디스플레이하는 데 2^n개 스텝이 사용할 수 있고, 픽셀 데이터의 비트 심도는 n이다.
상기한 각각의 시간 섹션은 하나의 비트 데이터에 해당하므로, 이 시간 섹션은 이하에서 "데이터 섹션"으로 또한 지칭되며, 특히 아래의 대부분의 예에서, 데이터는 바이너리 데이터이므로, 이 시간 섹션은 "바이너리 섹션"으로 또한 지칭되며, 이 시간 섹션의 길이는 "바이너리 길이"로 지칭된다.
일반적으로, 픽셀은 디스플레이 디바이스 상에서 p 행(p개 스캔 라인)과 q 열(q개 데이터 라인)의 어레이로 배치된다. 어레이는 디스플레이 디바이스의 전부 또는 일부에 대응할 수 있다. 픽셀은 박막 트랜지스터(TFT) 또는 실리콘 기판을 포함할 수 있다. 모든 픽셀은 하나의 프레임 시간에서 구동되어야 한다. q의 값은 구동 시간 시퀀스와 관련이 없고, 구동 시간 시퀀스는 q 열에 대해 반복되므로, q는 임의의 수일 있고, 이는 단지 이해하기 쉽도록 1로 가정될 수 있다.
도 3은 7개의 스캔 라인(7 픽셀)을 구동시키기 위한 파형의 예를 도시하며, 각각의 픽셀은 3 비트로 구동된다(이하, 픽셀을 구동시키기 위한 각각의 파형이 "구동 시퀀스"로 또한 지칭된다). SF1(서브-필드 1), SF2, SF4의 초기 부분에서, 하이(high) 신호는 턴 온(ON)되는 것을 의미하고, 로우(low) 신호는 턴 오프(OFF)되는 것, 즉 상태 변경이 수행되는 것을 의미한다. 먼저, 각각의 라인은 비트 1(LSB: least significant bit)로 구동된다. 시간 기간 1T 후에, 동일한 라인이 비트 2로 구동된다. 시간 기간 2T 후에, 동일한 라인이 비트 3(MSB: most significant bit)으로 구동된다. 시간 기간 4T 후에, 이 시간 프레임이 종료된다.
이 예에서, 밝기, 그레이 스케일 컬러 또는 휘도를 지정하기 위한 비트 수는 n=3이고, 비트 1, 비트 2, 비트 3의 가중치 합인 2^n-1이 7이므로, 하나의 프레임 시간은 7개의 서브-필드(SF)로 분할된다. 그러나, SF3, SF5, SF6 및 SF7에서는 픽셀을 구동시키기 위한 어떠한 프로세싱도 수행되지 않으며, 즉 시간 지속기간이 효율적으로 사용되지 않는다. 이 방법에서, 라인의 수가 p일 때, 데이터를 구동시키기 위해서는 p*(2^n-1) SF가 필요하다.
도 4는 효율적인 방식으로 픽셀을 구동시키는 다른 예를 도시한다. 스캔 L1 라인 상의 픽셀은 비트 1의 경우 SF1에서, 비트 2의 경우 SF2에서, 그리고 비트 3의 경우 SF4에서 구동된다. 스캔 L2 라인의 경우, 스캔 L1 라인에 비해 하나의 SF가 시프트되었고, 비트 1에 대해 SF2에서, 비트 2에 대해 SF3에서 그리고 비트 3에 대해 SF5에서 픽셀이 구동된다. 스캔 L3 라인의 경우, 스캔 L2 라인에 비해 하나의 SF가 시프트되었고, 비트 1에 대해 SF3에서, 비트 2에 대해 SF4에서 그리고 비트 3에 대해 SF6에서 픽셀이 구동된다. 스캔 L4 라인 내지 스캔 L7 라인에 대해 동일한 동작이 반복된다.
이러한 종류의 구동 방식은 "BAG(Binary Address Group)" 구동이라 불린다. BAG의 특징은, 픽셀 데이터를 구동시키기 위한 작은 기간의 수는 p*n으로, 이는, n이 10, 12 또는 14와 같이 커질 때, p*(2^n-1)보다 훨씬 작다는 것이다. 도 4의 예에서는 단지 7*3 = 21개의 데이터 구동 기간만이 필요한 반면, 도 3의 예에서는 7*7 = 49개의 데이터 구동 기간이 필요한데, 이는 턴-온 신호가 있는 SF는 동시에 프로세싱될 수 없기 때문이다.
BAG 방식을 기반으로 하나의 프레임에서 보다 효율적인 구동 파형이 구성될 수 있다. 행의 수 p는 15이고 비트 심도 n은 4라고 가정된다. 도 5는, 15개 라인의 모든 픽셀에 대해 0 내지 15의 16개의 그레이 스케일 또는 16개의 선형 스텝에 대한 픽셀을 구동시키기 위한 파형의 다른 예를 도시한다.
도 5에서, n=4이고 2^n-1이 15이므로, 하나의 프레임 시간(TFRAME)이 15개의 서브-필드 시간(TSF)으로 분할된다. 따라서 이 예에서 TFRAME는 15*TSF와 같다. 그 다음, 각각의 SF는 상태 변경을 위해 각각의 비트에 대해 4개의 기간으로 분할된다. 이 기간은 TDP로 표현되는 "이용가능한 데이터 구동 시간"이라 불리며, TDP는 구동 시퀀스를 구성하기 위한 시간 유닛이다. 따라서, 이 예에서 TSF은 4*TDP와 같다. BAG 방식에서, 각각의 비트에 대응하는 바이너리 길이는 주로 SF를 결합함으로써 생성된다. 스캔 L1 라인의 시작 시간이 SF1에 위치되게 설정하고 바이너리 길이의 순서를 1, 2, 4, 8이라고 하면, 상태 변경을 위한 비트 1, 2, 3 및 4는 각각 SF1, SF2, SF4 및 SF8에 위치된다.
앞서 언급한 바와 같이, 하나의 TFRAME에는 15개의 TSF가 있고 하나의 TSF에는 4개의 TDP가 있다. 따라서, 하나의 프레임에(또는 하나의 TFRAME에) 60개의 TDP가 있다. 60 TDP는 1 내지 60의 번호가 매겨져 있으며, 각각의 포지션은 하나의 프레임에서 절대 포지션(AbsPos)이라 불린다. 도 5에서, 스캔 L1 라인의 경우, 비트 1은 AbsPos 1에 있고, 비트 2는 AbsPos 6에 있고, 비트 3은 AbsPos 15에 있고, 그리고 비트 4는 AbsPos 32에 있다. 스캔 L2 라인의 경우, 시작점은 이 프레임에서 AbsPos 5에 있는 SF2의 첫 번째 TDP에 위치된다. 스캔 L2 라인의 비트 1, 2, 3, 4는 AubPos 5, 10, 19, 36에 위치된다. 스캔 L3 라인 내지 스캔 L15 라인의 경우, 비트 1, 2, 3 및 4가 유사하게 위치된다. 비트 1, 2, 3, 4에 대한 유지 상태에 대한 기간은, 각각, 1x, 2x, 4x 및 8x(1, 2, 4, 8의 배수)가 될 것으로 예상된다. 그러나, 실제 기간은, 아래 표 1에 도시되는 바와 같이, 5*TDP, 9*TDP, 17*TDP, 29*TDP이다. 예를 들어, 스캔 L1 라인의 경우, 29*TDP는 현재 프레임의 SF8의 비트 4와 그 다음 프레임의 SF1의 비트 1 사이의 시간 길이에서 생긴다는 것이 주목되어야 한다. 시리즈 5, 9, 17 및 29는 바이너리 관계 1x, 2x, 4x 및 8x를 준수하지 않는다. 이 솔루션에는 에러가 존재한다. 따라서, 시리얼 바이너리 섹션은 이상적이지 않다.
Figure pct00001
표 1. 기본 BAG 방식(비트 심도=4, 라인=15)에 의한 바이너리 섹션 길이
도 6은, 이상적인 바이너리 섹션을 갖는 픽셀을 구동시키기 위한 파형의 예를 도시한다. 상기의 비-이상적인 바이너리 섹션의 문제를 해결하기 위해, 구동 파형이 수정되었다. 이 예에서, 비트 심도 n은 4이고, 라인 수는 12이다. 첫 번째로, SF가 4개의 기간이 아니라 5개의 기간으로 분할되었다. 이는 TSF가 5*TDP와 같다는 것을 의미한다. 하나의 SF에서 기간의 수는 사이클 수(CY)로서 정의된다. 따라서, CY는 비트 심도 + 1인 n+1로 설정된다. 두 번째로, 그레이 스케일 유닛(GSU)이 결정된다. GSU는 최소 바이너리 섹션에 대응하는 TDP의 수에 대응한다. 이 경우, 이상적인 바이너리 섹션의 시퀀스를 구성하기 위해, 바이너리 섹션의 전체 길이는 15의 배수가 될 것인데, 이는 1+2+4+8=15이기 때문이다. 라인 수는 12개이고, GSU는 4개가 되도록 선택된다. GSU의 시간 길이가 4*TDP이므로, 바이너리 섹션의 총 길이는 4*15으로, 60과 같다. 따라서, TFRAME = 60*TDP이다. CY=5이므로, 각각의 TSF는 5*TDP와 같고, 하나의 프레임에는 12개의 SF가 있고, 이로써, 각각의 SF가 하나의 라인의 시작점일 수 있다. 따라서, 이는, n=4이고 라인 수=12인 경우에 대한 이상적인 바이너리 섹션을 갖는 솔루션이다.
게다가, 기본 BAG 방식(도 5)과 이상적인 바이너리 섹션을 갖는 BAG 방식(도 6) 사이에는 한 가지 차이점이 있다. 도 5에서는 하나의 SF에 있는 모든 TDP가 픽셀을 구동시키는 데 사용되는 것을 관찰할 수 있다. 그러나, 도 6에서는 픽셀 구동시키는 데 사용되지 않는 하나의 TDP가 있다. 이는 모든 SF에서의 두 번째 TDP 포지션이다. 픽셀을 구동시키지 않는 TDP는 각각의 SF에서 "유휴" 기간이다. 이는, 이상적인 바이너리 섹션을 갖는 BAG 방식을 사용하려고 할 때 타이밍에서의 불가피한 희생이다.
하나의 SF에서의 TDP 포지션은, 아래에서 쉽게 설명하기 위해, 상대 포지션(RelPos)으로 정의된다. 각각의 AbsPos의 경우, AbsPos와 RelPos 간의 관계는
Figure pct00002
이고, 여기서 AbsPos는 k번째 SF에 속한다.
표 2는 도 6의 파형에서 각각의 서브-필드 및 각각의 RelPos에 대해 턴 온(ON)되는 라인 번호를 보여준다. 이는 파형 시퀀스가 길어지고 라인이 크게 증가할 때를 쉽게 체크할 수 있다. 표 3은, 이상적인 바이너리 섹션(비트 심도=4, 라인 수=12)을 갖는 BAG 방식에 의한 바이너리 섹션 길이를 보여준다.
Figure pct00003
표 2. 이상적인 바이너리 섹션(비트 심도=4, 라인=12)을 갖는 BAG 방식에 의해 턴 온(ON)될 라인 번호
Figure pct00004
표 3. 이상적인 바이너리 섹션(비트 심도=4, 라인=12)을 갖는 BAG 방식에 의한 바이너리 섹션 길이
도 6에서의 픽셀을 구동시키기 위한 파형은 이상적인 바이너리 섹션을 보여주며, 여기서 밝기 관계는 p 행을 갖는 디스플레이 디바이스에 대해 정확하다. 그러나, 주요 문제는, 이용가능한 데이터 구동 시간(TDP)이 짧고 전체 구동 동작을 완료하기 어렵다는 것이다. 또한, 일부 경우에서, 이상적인 바이너리 섹션은 가장 최적화된 방식으로 시간의 지속기간을 사용할 수 없다.
추가 논의를 위해, 이 BAG 방식은 수학식으로 요약된다:
Figure pct00005
DSW_sum은, 모든 데이터 섹션(바이너리 섹션)의 가중치 합인 "데이터 섹션 가중치 합"을 의미한다. 예를 들어, n = 4인 경우, 모든 바이너리 섹션의 가중치 합은 1 + 2 + 4 + 8 = 15이다. 모든 BAG 솔루션은 식 (2)와 다음의 식 (3)을 충족시켜야 한다:
Figure pct00006
TFRAME는 일단 프레임 레이트가 결정되면 고정되기 때문에, TDP는 각각의 라인의 픽셀을 구동시키기 위한 시간 기간이다. CY는 비트 심도 n에 따라 좌우된다. 구동을 위해 TDP를 증가시켜야 한다면, SF의 수를 줄여야 한다. 그러나, 도 6의 예에서 알 수 있는 바와 같이, 각각의 라인이 하나의 프레임에 한 번씩 구동되어야 하므로, SF의 수는 라인의 수보다 적을 수 없다. 따라서, BAG 솔루션을 찾는 원리는, 식 (2)와 다음의 식(4)을 충족시키는 최소 GSU를 찾는 것이다:
SF ≥ 라인 수 ... (4)
많은 수의 비트를 사용하여, 비트 심도 n = 12이고 라인 수 = 630이라고 가정된다. 그러면, CY는 n + 1로 13이어야 하고, DSW_sum은 1 + 2 + 4 + ... + 1024 + 2048 = 4095이다. 식 (4)에 따르면, 최소 GSU는 2가 되어야 하고, SF의 수는 2 x 4095/13 = 630이 되며, 이는 SF ≥ 라인 수를 충족시킨다.
TDP는 다음과 같이 식 (2) 및 (3)으로부터 도출될 수 있다:
Figure pct00007
CY = 13이고 SF_number = 630인 식 (5)에 따르면, TDP는 (TFRAME/630/13) = (TFRAME/8190)으로 계산된다. 프레임 레이트 = 60Hz, TFRAME = 1/60초라고 가정한다. 그러면, TDP는 2.035us이다. 어떤 나쁜 경우에는, 픽셀을 구동시키는 것이 불충분할 수 있다. 따라서, 더 긴 TDP를 제공하고 각각의 픽셀에 대한 정확한 그레이 스케일을 제공하는 방법을 찾을 필요가 있다.
비트 심도 n=12인 예에서, 바이너리 체계로 특정 프레임의 특정 픽셀에 대한 데이터가 '1000_0011_1010'이라고 것이 가정된다. BAG 방식에서, 이 픽셀에 대한 데이터에 대한 파형이 도 7에 도시된다.
이러한 종류의 기본적 BAG 구동 파형은 또한 퓨어 디지털 구동이라 불린다. 퓨어 디지털 구동의 특징은, 픽셀을 구동시키기 위한 데이터가 전압 도메인에서 V1과 V0인 또는 VCC와 VSS인 '1'과 '0'뿐이라는 점이다. 이러한 종류의 퓨어 디지털 구동은 각각의 픽셀을 정확한 그레이 스케일로 구동시킬 수 있지만, 앞서 언급한 바와 같이, 이용가능한 데이터 구동 시간(TDP)이 충분하지 않아 잘못된 디스플레이 컬러를 야기할 수 있다. TDP를 연장시키면서 동시에 각각의 픽셀을 정확한 그레이 스케일로 유지하는 방법을 찾을 필요가 있다.
다음은 "디지털 아날로그 곱셈" 구동 시퀀스를 설명한다. 이 아이디어는 일종의 디지털 및 아날로그 하이브리드 구동 방식이다. 픽셀 데이터의 총 비트 심도는 디지털 비트와 아날로그 비트의 두 부분으로 분해되며, 디지털 비트 수와 아날로그 비트 수의 곱이 전체 비트 수이다.
총 비트 수 n = 12인 예에서, 기존의 BAG 방식에서는, 총 그레이 스케일이 2^12개의 스텝을 갖는다. 12 비트는 모두 디지털 비트이다. 이 아이디어에 따르면, 하나의 솔루션은, 아날로그 비트를 2 비트로 설정한 다음, 디지털 비트가 6 비트인 12/2가 되는 것이다. 2와 6의 곱은 12이다. 따라서, 이 방식은 "디지털 아날로그 곱셈" 구동 방식이라 불린다.
도 8 내지 도 10을 참조하여 본 발명의 실시예가 설명된다. 도 8은, 총 비트 심도 n=12인 하나의 프레임에서의 픽셀에 대한 디지털 아날로그 곱셈 구동 시퀀스의 예를 도시한다. 하나의 프레임에서 각각의 픽셀에 대한 이러한 구동 시퀀스는 6개의 시간 기간 또는 6개의 시간 섹션만을 가지며, 이는 12개의 시간 기간 또는 12개의 시간 섹션을 갖는 퓨어 디지털 구동과 상이하다. 시간 기간의 수는 디지털 비트의 수와 같다. 따라서, 도 8에서의 구동 파형에 대한 디지털 비트의 수는 6이다.
도 8에서의 각각의 시간 섹션은 4개의 가능한 구동 전압, 즉 전압 도메인에서 4개의 상이한 스텝을 갖는다. 각각의 시간 섹션의 구동 전압은 아날로그 비트에 의해 결정된다. 4개의 가능한 구동 전압의 경우, 4는 2^2이므로, 도 8의 이 예에서 아날로그 비트는 2이다. 디지털 비트 수는 6이고, 아날로그 비트 수는 2이고, 그리고 총 비트 수는 6 x 2 = 12이다.
특정 프레임에서 특정 픽셀의 총 비트 심도 n=12인 데이터는 '1000_0011_1010'이며, 이는 도 7의 데이터와 동일하다. 디지털 아날로그 곱셈 구동을 사용하기 위해, 픽셀 데이터는 바이너리 체계에서 다른 캐리 체계(carry system)로 변환되어야 한다.
먼저, 아날로그 비트가 2로 설정되고, 디지털 비트는 6으로 설정되는데, 이는 12/2 = 6이기 때문이다. 이는, 각각의 시간 섹션에서 2^2 = 4개의 가능한 구동 전압이 있고 그리고 하나의 프레임에서 각각의 픽셀에 대해 총 6개의 시간 섹션이 있다는 것을 의미한다. 시간 섹션 간의 시간 길이 관계는 4배이다. 즉, LSB 시간 섹션의 시간 길이가 1T라면, 시간 섹션의 시간 길이는 1T, 4T, 16T, 64T, 256T, 1024T이다.
둘째, 데이터가 바이너리 체계에서 4번째 캐리 체계로 변환되는데, 예를 들어, 바이너리 데이터 '1000_0011_1010'가 4번째 캐리 데이터 '20_0322'가 된다. 픽셀의 결과적인 파형이 도 8에 도시된다. V3, V2, V1과 V0 사이의 관계는, V3, V2, V1 및 V0에 의해 구동되고 그리고 3x, 2x, 1x 및 0(3, 2, 1 및 0의 배수)인 출력 방출 에너지 비율 또는 출력 휘도 비율이다.
도 9는 각각의 시간 섹션에서 전압 스텝에 대응하는 휘도 레벨을 도시한다.
도 10은 상이한 그레이 스케일에 대한 픽셀 파형의 몇몇 예를 도시한다. 데이터 '2106'에 대한 첫 번째 파형은 도 8의 파형과 동일하며, 이 방식이 12 비트 데이터에 대해 어떻게 작동하는지: 2, 3, 4, 4094 및 4095, 즉 데이터 2에서 4로 파형이 어떻게 변하는지, 그리고 데이터 4094에서 4095로 파형이 어떻게 변하는지를 볼 수 있다. 이 방식은, 구동을 위한 에너지 비율 또는 휘도 비율이 V3이 V1의 3배로 높고 V2가 V1의 2배로 높은 것을 충족할 때 정확하게 작동한다.
다음은 본 발명의 3가지 실시예 및 퓨어 디지털 구동 파형과의 비교를 설명한다.
본 발명의 제1 실시예는 도 8 내지 도 10을 참조하여 상술한 것과 동일한 예를 참조하고, 도 7에 도시된 퓨어 디지털 구동 파형과 비교된다. 본 실시예에서, 픽셀 데이터의 총 비트 심도 n은 12이다.
도 7은 총 비트 심도 n=12인 하나의 프레임에서의 픽셀의 퓨어 디지털 구동 파형 예를 도시한다. 하나의 프레임에 12개의 시간 기간 또는 12개의 시간 섹션이 있다. 여기서 디지털 비트의 수는 12이다. 10진 체계의 데이터 "2106"은 바이너리 체계로 '1000_0011_1010'이다. 따라서, 하나의 프레임에 12개의 시간 섹션이 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 2T 길이이고, 제3 시간 섹션은 4T 길이이고,..., 그리고 마지막 시간 섹션은 2,048T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 하이이거나 V1이고, 제2 시간 섹션은 로우이거나 V0이고, 제3 시간 섹션은 로우이거나 V0이고, 제4 시간 섹션은 로우이거나 V0이고,..., 그리고 마지막 시간 섹션은 로우이거나 V0이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 2T + 4T + ... + 2,048T = 4,095T가 있으므로 여기서 TDP는 (TFRAME/4,095)이다.
도 7에서의 이러한 파형은 픽셀 데이터 '2106'을 구동시킬 수 있다.
도 9는, 아날로그 비트 수가 2이고 디지털 비트 수가 6인 디지털 아날로그 곱셈 방식의 휘도 레벨 기준을 도시한다. 각각의 시간 섹션의 시간 길이는 이전 시간 섹션의 4배 길이이다. 4개의 전압 레벨 V3, V2, V1 및 V0이 있다. 방출 디바이스는 V0에서 구동할 때 턴 오프(OFF)된다. V2에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 2배이며, V3에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 3배로 높다. 그러면, 하나의 프레임에서 휘도 레벨 기준의 전체 맵은 도 10에 도시된 바와 같다.
도 10은, 아날로그 비트 수가 2이고 디지털 비트 수가 6인 디지털 아날로그 곱셈 방식의 픽셀 파형을 도시한다. 예를 들어, 10진 체계의 데이터 "2106"은 바이너리 체계로 '1000_0011_1010'이다. 데이터가 4번째 캐리 체계로 변환되어야 하며(여기서 데이터는 '20_0322'임), 그러면 파형은 도 10의 상단에 도시된 것과 같다. 다른 파형도 또한 도 10에 도시되어 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 4T 길이이고, 제3 시간 섹션은 16T 길이이고,..., 그리고 마지막 시간 섹션은 1,024T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 V2이고, 제2 시간 섹션은 V0이고, 제3 시간 섹션은 V0이고, 제4 시간 섹션은 V3이고,..., 그리고 마지막 시간 섹션은 V2이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 4T + 16T + ... + 1,024T = 4,095T가 있으므로 여기서 TDP는 (TFRAME/1,365)이다. 본 실시예에서, TDP는 퓨어 디지털 구동 방식의 3배 길이이다.
[0073] 다음, 도 11 내지 도 13을 참조하여 본 발명의 제2 실시예가 설명된다. 본 실시예에서, 픽셀 데이터의 총 비트 심도 n은 18이다.
도 11은 총 비트 심도 n=18인 하나의 프레임에서의 픽셀의 퓨어 디지털 구동 파형 예를 도시한다. 이는 하나의 프레임에 18개의 시간 기간 또는 18개의 시간 섹션을 갖는다. 여기서 디지털 비트의 수는 18이다. 10진 체계의 데이터 '63179'는 바이너리 체계로 '0011_1101_1011_0010_11'이다. 따라서, 하나의 프레임에 18개의 시간 섹션이 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 2T 길이이고, 제3 시간 섹션은 4T 길이이고,..., 그리고 마지막 시간 섹션은 131,072T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 로우이거나 V0이고, 제2 시간 섹션은 로우이거나 V0이고, 제3 시간 섹션은 하이이거나 V1이고, 제4 시간 섹션은 하이이거나 V1이고,..., 그리고 마지막 시간 섹션은 하이이거나 V1이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 2T + 4T + ... + 131,072T = 262,143T가 있으므로 여기서 TDP는 (TFRAME/262,143)이다.
그러면, 도 11에서의 이러한 파형은 픽셀 데이터 '63179'를 디스플레이할 수 있다.
도 12는 디지털 아날로그 곱셈 방식의 휘도 레벨 기준을 도시하며, 여기서 아날로그 비트 수는 2이고 디지털 비트 수는 9이다. 각각의 시간 섹션의 시간 길이는 이전 시간 섹션의 4배 길이이다. 4개의 전압 레벨 V3, V2, V1 및 V0이 있다. 방출 디바이스는 V0에서 구동할 때 턴 오프(OFF)된다. V2에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 2배이며, V3에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 3배로 높다. 그러면, 하나의 프레임에서 휘도 레벨 기준의 전체 맵은 도 12에 도시된 바와 같다.
도 13은, 아날로그 비트 수가 2이고 디지털 비트 수가 9인 디지털 아날로그 곱셈 방식의 데이터 파형을 도시한다. 10진 체계의 데이터 '63179'는 바이너리 체계로 '0011_1101_1011_0010_11'이다. 데이터가 4번째 캐리 체계로 변환되어야 하며(여기서 데이터는 '0331_2302_3'임), 그러면 파형은 도 13의 상단에 도시된 것과 같다. 다른 파형도 또한 도 13에 도시되어 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 4T 길이이고, 제3 시간 섹션은 16T 길이이고,..., 그리고 마지막 시간 섹션은 65,536T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 V0이고, 제2 시간 섹션은 V3이고, 제3 시간 섹션은 V3이고, 제4 시간 섹션은 V1이고,..., 그리고 마지막 시간 섹션은 V3이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 4T + 16T + ... + 65,536T = 87,381T가 있으므로 여기서 TDP는 (TFRAME/87,381)이다. 본 실시예에서, TDP는 퓨어 디지털 구동 방식의 3배 길이이다.
다음, 도 14 내지 도 16을 참조하여 본 발명의 제3 실시예가 설명된다. 본 실시예에서, 픽셀 데이터의 총 비트 심도 n은 12이다.
도 14는 총 비트 심도 n=12인 하나의 프레임에서의 픽셀의 퓨어 디지털 구동 파형 예를 도시한다. 이는 하나의 프레임에 12개의 시간 기간 또는 12개의 시간 섹션을 갖는다. 여기서 디지털 비트의 수는 12이다. 10진 체계의 데이터 '2106'은 바이너리 체계로 '1000_0011_1010'이다. 따라서, 하나의 프레임에 12개의 시간 섹션이 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 2T 길이이고, 제3 시간 섹션은 4T 길이이고,..., 그리고 마지막 시간 섹션은 2,048T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 하이이거나 V1이고, 제2 시간 섹션은 로우이거나 V0이고, 제3 시간 섹션은 로우이거나 V0이고, 제4 시간 섹션은 로우이거나 V0이고,..., 그리고 마지막 시간 섹션은 로우이거나 V0이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 2T + 4T + ... + 2,048T = 4,095T가 있으므로 여기서 TDP는 (TFRAME/4,095)이다.
도 14의 이 파형은 픽셀 데이터 '2106'을 디스플레이할 수 있다.
도 15는, 아날로그 비트 수가 3이고 디지털 비트 수가 4인 디지털 아날로그 곱셈 방식의 휘도 레벨 기준을 도시한다. 각각의 시간 섹션의 시간 길이는 이전 시간 섹션의 8배 길이이다. 8개의 전압 레벨 V7, V6, V5, V4, V3, V2, V1 및 V0이 있다. 방출 디바이스는 V0에서 구동할 때 턴 오프(OFF)된다. V2에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 2배이며, V3에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 2배이며, V7에서의 구동에 대한 휘도는 V1에서의 구동에 대한 휘도의 3배로 높다. 그러면, 하나의 프레임에서 휘도 레벨 기준의 전체 맵은 도 15에 도시된 바와 같다.
도 16은, 아날로그 비트 수가 3이고 디지털 비트 수가 4인 디지털 아날로그 곱셈 방식의 데이터 파형을 도시한다. 10진 체계의 데이터 '2106'은 바이너리 체계로 '1000_0011_1010'이다. 데이터가 8번째 캐리 체계로 변환되어야 하며(여기서 데이터는 '4072'임), 그러면 파형은 도 16의 상단에 도시된 것과 같다. 다른 파형도 또한 도 16에 도시되어 있다.
(1) 시간 도메인에서, 제1 시간 섹션의 시간 길이는 1T 길이이고, 제2 시간 섹션은 8T 길이이고, 제3 시간 섹션은 64T 길이이고,..., 그리고 마지막 시간 섹션은 512T 길이이다.
(2) 전압 도메인에서, 제1 시간 섹션의 전압 레벨은 V4이고, 제2 시간 섹션은 V0이고, 제3 시간 섹션은 V7이고, 그리고 마지막 시간 섹션은 V2이다.
(3) 이용가능한 데이터 구동 시간(TDP)을 체크하면, 하나의 프레임에 총 1T + 8T + 64T + 512T = 585T가 있으므로 여기서 TDP는 (TFRAME/585)이다. 본 실시예에서, TDP는 퓨어 디지털 구동 방식의 7배 길이이다.
다른 실시예에서, 시간 섹션의 순서는 임의의 순서로 변경될 수 있다.
다른 실시예에서, 제2 시간 섹션 내지 마지막 시간 섹션에 대하여, 각각의 시간 섹션은 이전 시간 섹션의 m배 길이일 수 있고, 전압 레벨은 m개 스텝을 가질 수 있고, 그리고 m은 3 이상의 정수일 수 있다. 또한, 시간 섹션의 순서는 임의의 순서로 변경될 수 있습니다.
애플리케이션 시나리오로서, 본 발명의 실시예는 주로 마이크로-LED 디스플레이 디바이스를 구동시키는 데 사용될 수 있다. 마이크로-LED 디스플레이뿐만 아니라, 쌍안정 방출 디바이스를 갖는 디스플레이 디바이스와 같은 다른 디스플레이 디바이스가 PWM 제어에 의해 구동될 수 있다. 제품의 관점에서 볼 때, 본 발명의 실시예는 소비자 전자 제품, 자동차 및 산업 제품의 임의의 종류의 디스플레이에 사용될 수 있다.
행 * 열이 p * q인 픽셀 어레이를 갖는 마이크로-LED 디스플레이의 경우, 본 출원의 실시예의 디지털 아날로그 곱셈 구동은 디지털 비트와 아날로그 비트 둘 다에 의해 구성되는 구동 시퀀스를 제공한다. 디지털 비트 수와 아날로그 비트 수의 곱은 픽셀 데이터의 총 비트 심도와 같다. 디지털 비트는 하나의 프레임에서의 시간 섹션 수를 결정한다. 시간 섹션의 수는 항상 디지털 비트 수보다 크거나 같다. 아날로그 비트 수는 아날로그 전압 스텝과 관계가 있다.
본 발명의 실시예에 따르면, 디스플레이 디바이스의 어레이에서의 모든 p * q 픽셀은 정확한 그레이 스케일 컬러를 디스플레이할 수 있고, 이용가능한 데이터 구동 시간이 최적화된 방식으로 배열된다.
본 발명의 실시예에 의한 효과 및 이점은 다음과 같다.
본 발명의 실시예의 가장 중요한 개선은 이용가능한 데이터 구동 시간(TDP)이 증가된다는 것이다. TDP가 클수록 정확한 데이터 또는 전압으로 각각의 픽셀이 더 쉽게 구동할 수 있다. 따라서, 마이크로-LED의 컬러 성능이 개선된다.
퓨어 디지털 구동 방식으로서 인식될 수 있는 BAG 방식과 비교하면, 위의 식 (2)와 식 (3)에 따라, BAG 방식의 TDP 식은 다음과 같다:
Figure pct00008
식 (5)는 또한, 디지털 아날로그 곱셈 구동 방식에 대한 TDP를 계산하는 데에도 사용될 수 있다.
총 데이터 비트 심도가 12이고 라인 수가 960인 경우에서, 퓨어 디지털 비트로 시퀀스를 구동시키는 BAG 방식의 경우, 12 비트는 모두 디지털 비트이다. 그러면, 시리즈의 데이터 섹션 가중치는 1, 2, 4, 8,..., 2048이고, DSW_sum은 4095이다. CY는 13이고, GSU는 4로 선택되어, 식 (5)로부터 도출된 CY x SF_number = GSU x DSW_sum에 따라, 4095*4/13 = 1,260이 되도록 최소 SF 수가 구해진다. 1,260은 퓨어 디지털 비트 솔루션을 사용하는 BAG 방식에서 960보다 크거나 같은 최소 SF 수이다. 따라서, 프레임 레이트가 60Hz인 경우, TDP는, 아래 표 4의 왼쪽 열에 표시된 것처럼, 식 (5)의 TDP = TFRAME/(CY x SF_number)에 따라 1/60/13/1260 = 1.018us이다.
총 데이터 비트 심도가 12이고 라인 수가 960인 경우에서, 디지털 아날로그 곱셈 방식의 구동 시퀀스의 경우, 디지털 비트의 수는 6으로 선택되고 아날로그 비트의 수는 2로 선택된다. 그러면, 시리즈의 데이터 섹션 가중치는 1, 4, 16, 64,..., 1024이고, DSW_sum은 1365이다. CY는 7이고 GSU는 5로 선택되어, 1365*5/7 = 975가 된다. 975는, 디지털 아날로그 곱셈 방식의 디지털 비트 수가 6이고 아날로그 비트 수가 2인 솔루션을 사용하는 구동 시퀀스에서 960보다 크거나 같은 최소 SF 수이다. 따라서, 60Hz의 프레임 레이트에 대해, TDP는 1/60/7/975 = 2.442us이다. 이는, 아래 표 4의 중간 열에 표시된 것처럼, 퓨어 디지털 비트 방식보다 2.4배 더 길다.
총 데이터 비트 심도가 12이고 라인 수가 960인 경우에서, 디지털 아날로그 곱셈 방식의 구동 시퀀스의 경우, 디지털 비트의 수는 4로 선택되고 아날로그 비트의 수는 3으로 선택된다. 그러면, 시리즈의 데이터 섹션 가중치는 1, 8, 64 및 512이고, DSW_sum은 585이다. CY는 5이고 GSU는 9로 선택되어, 585*9/5 = 1,053가 된다. 1,053은, 디지털 아날로그 곱셈 방식의 디지털 비트 수가 4이고 아날로그 비트 수가 3인 솔루션을 사용하는 구동 시퀀스에서 960보다 크거나 같은 최소 SF 수이다. 따라서, 60Hz의 프레임 레이트에 대해, TDP는 1/60/5/1053 = 3.166us이다. 이는, 아래 표 4의 우측 열에 표시된 것처럼, 퓨어 디지털 비트 방식보다 3.1배 더 길다.
표 4는 BAG 방식과 디지털 아날로그 곱셈 구동 방식을 포함하는 상기의 경우 간의 비교의 요약이며, CY는 다운스케일링될 수 있다. 그러면, 구동 시퀀스에서 더 큰 이용가능한 데이터 구동 시간이 얻어진다. 상이한 디스플레이 해상도의 경우, 상이한 수의 라인이 있다. TDP의 개선 백분율은 경우에 따라 다르다.
Figure pct00009
표 4. 디지털 아날로그 곱셈 방식에 의한 TDP 개선(총 비트 심도 = 12)
도 17 및 도 18은 라인 수가 800 내지 2,600인 상이한 디스플레이의 요약을 도시한다. x-축은 디스플레이의 라인 수를 묘사하고 y-축은 이용가능한 데이터 구동 시간(TDP)을 묘사한다. 디지털 아날로그 곱셈 구동 방식의 솔루션이 디스플레이 디바이스의 각각의 픽셀을 구동시키기 위해 더 긴 TDP를 제공할 수 있다는 것을 관찰할 수 있다. 라인 수에 대해, 도 17과 도 18의 수직 방향에서의 차이는, 기존의 구동 방식으로부터 디지털 아날로그 곱셈 방식에 의한 TDP 개선을 지시한다. 본 발명의 실시예의 타이밍 개선은, 디스플레이의 라인 수에 따라, 약 80% 내지 16%이다.
본 발명의 실시예들은 마이크로-LED 디스플레이뿐만 아니라 PWM 제어, 디지털 구동 또는 아날로그 및 디지털 결합 구동을 사용하는 다른 재료를 갖는 디스플레이 디바이스에도 적용될 수 있다.
위에 개시된 것은 단지 본 발명의 예시적인 실시예일 뿐이며, 확실히 본 발명의 보호 범위를 제한하려는 의도는 아니다. 당업자는, 전술한 실시예 및 본 발명의 청구범위에 따라 이루어진 등가 수정을 구현하는 프로세스의 전부 또는 일부가 본 발명의 범위 내에 속한다는 것을 이해할 수 있을 것이다.

Claims (8)

  1. 디스플레이 디바이스의 동작 방법으로서,
    각각의 프레임에 대해 각각의 픽셀을 구동시키는 단계를 포함하고,
    상기 디스플레이 디바이스의 복수의 픽셀은 행(row)과 열(column)의 어레이로 배치되고, 하나의 프레임의 기간은 Nd개의 시간 섹션을 포함하고, 각각의 시간 섹션의 픽셀에 Ba의 상이한 전압 레벨 중 하나가 적용되고, Ba는 3 이상이고, 그리고 상기 적용된 전압 레벨을 각각의 시간 섹션의 길이에 곱한 결과의 합이 지정된 밝기(brightness), 그레이 스케일 컬러(grey scale color), 또는 휘도(luminance)에 대응하는, 디스플레이 디바이스의 동작 방법.
  2. 제1항에 있어서,
    Ba는 2^Na이고, Na x Nd는 픽셀 데이터의 총 비트 심도(bit depth)와 동일한, 디스플레이 디바이스의 동작 방법.
  3. 제1항 또는 제2항에 있어서,
    M번째 최단 시간 섹션은 (M-1)번째 시간 섹션의 Ba배 길이이고, M은 2 내지 Nd의 정수인, 디스플레이 디바이스의 동작 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스는 마이크로-LED 디스플레이인, 디스플레이 디바이스의 동작 방법.
  5. 디스플레이 디바이스로서,
    행과 열의 어레이로 배치된 복수의 픽셀 ― 하나의 프레임의 기간은 Nd개의 시간 섹션을 포함하고, 각각의 시간 섹션의 픽셀에 Ba의 상이한 전압 레벨 중 하나가 적용되고, Ba는 3 이상이고, 그리고 상기 적용된 전압 레벨을 각각의 시간 섹션의 길이에 곱한 결과의 합이 지정된 밝기, 그레이 스케일 컬러, 또는 휘도에 대응함 ―; 및
    각각의 프레임에 대해 각각의 픽셀을 구동시키도록 구성된 구동기
    를 포함하는, 디스플레이 디바이스.
  6. 제5항에 있어서,
    Ba는 2^Na이고, Na x Nd는 픽셀 데이터의 총 비트 심도와 동일한, 디스플레이 디바이스.
  7. 제5항 또는 제6항에 있어서,
    M번째 최단 시간 섹션은 (M-1)번째 시간 섹션의 Ba배 길이이고, M은 2 내지 Nd의 정수인, 디스플레이 디바이스.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 디스플레이 디바이스는 마이크로-LED 디스플레이인, 디스플레이 디바이스.
KR1020237006474A 2020-08-05 2020-08-05 디스플레이 디바이스를 위한 디지털 아날로그 곱셈 구동 방법 Ceased KR20230042351A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/107190 WO2022027350A1 (en) 2020-08-05 2020-08-05 Digital analog multiplication driving method for a display device

Publications (1)

Publication Number Publication Date
KR20230042351A true KR20230042351A (ko) 2023-03-28

Family

ID=80118761

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237006474A Ceased KR20230042351A (ko) 2020-08-05 2020-08-05 디스플레이 디바이스를 위한 디지털 아날로그 곱셈 구동 방법

Country Status (6)

Country Link
US (1) US20230186819A1 (ko)
EP (1) EP4182915A4 (ko)
JP (1) JP2023536983A (ko)
KR (1) KR20230042351A (ko)
CN (1) CN115461805B (ko)
WO (1) WO2022027350A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117425928A (zh) * 2021-05-27 2024-01-19 巴科股份有限公司 生成用于发光元件的驱动信号的方法和装置
CN118692362B (zh) * 2023-03-22 2025-09-12 北京大学深圳研究生院 一种有源显示像素电路及其脉冲宽度调制驱动方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2639764B2 (ja) 1991-10-08 1997-08-13 株式会社半導体エネルギー研究所 電気光学装置の表示方法
JP2639763B2 (ja) 1991-10-08 1997-08-13 株式会社半導体エネルギー研究所 電気光学装置およびその表示方法
WO1996006423A1 (en) * 1994-08-23 1996-02-29 Asahi Glass Company Ltd. Driving method for a liquid crystal display device
TW544650B (en) * 2000-12-27 2003-08-01 Matsushita Electric Industrial Co Ltd Matrix-type display device and driving method thereof
KR100600868B1 (ko) * 2003-11-29 2006-07-14 삼성에스디아이 주식회사 액정표시장치의 구동방법
KR100688799B1 (ko) * 2004-11-17 2007-03-02 삼성에스디아이 주식회사 발광 표시장치, 발광 표시장치의 구동 방법 및 화소회로의구동방법
JP4494298B2 (ja) * 2005-06-24 2010-06-30 シャープ株式会社 駆動回路
KR100804639B1 (ko) 2005-11-28 2008-02-21 삼성전자주식회사 디스플레이 장치 구동 방법
KR100789654B1 (ko) 2007-08-20 2008-01-02 주식회사 티엘아이 능동 디스플레이 장치에서의 믹싱형 픽셀 구동 방법
JP2010145664A (ja) * 2008-12-17 2010-07-01 Sony Corp 自発光型表示装置、半導体装置、電子機器及び電源線駆動方法
JP2013050682A (ja) * 2011-08-31 2013-03-14 Sony Corp 駆動回路、表示装置、および表示装置の駆動方法
KR101866779B1 (ko) * 2014-04-02 2018-06-18 삼성전자주식회사 디스플레이 장치 및 그 제어 방법
JP6966942B2 (ja) * 2015-06-05 2021-11-17 アップル インコーポレイテッドApple Inc. 表示パネル用の発光制御装置及び方法
CN106652963B (zh) * 2017-03-09 2020-01-17 南京迈智芯微光电科技有限公司 一种数模融合驱动的硅基显示器
CN106910449B (zh) * 2017-03-09 2020-07-31 南京迈智芯微光电科技有限公司 一种基于融合扫描策略的硅基显示器
CN107993609A (zh) * 2018-03-16 2018-05-04 成都晶砂科技有限公司 模拟和数字混合驱动显示单元显示的方法、系统及驱动电路
US11094255B2 (en) * 2018-03-29 2021-08-17 Barco N.V. Driver for LED display

Also Published As

Publication number Publication date
CN115461805A (zh) 2022-12-09
CN115461805B (zh) 2024-08-20
JP2023536983A (ja) 2023-08-30
US20230186819A1 (en) 2023-06-15
EP4182915A4 (en) 2023-08-16
WO2022027350A1 (en) 2022-02-10
EP4182915A1 (en) 2023-05-24

Similar Documents

Publication Publication Date Title
CN106910449B (zh) 一种基于融合扫描策略的硅基显示器
US7123220B2 (en) Self-luminous display device
CN105047128B (zh) 显示装置和用于驱动显示装置的方法
KR100428870B1 (ko) 표시장치의 구동회로
US20060022914A1 (en) Driving circuit and method for display panel
US20230186819A1 (en) Digital analog multiplication driving method for a display device
CN101484929B (zh) 有源矩阵有机发光显示器中灰度再现的方法
WO2002052534A1 (en) Matrix display and its drive method
US11094251B2 (en) Coding for avoiding motion artifacts
EP2005408B1 (en) Image processing systems
WO2019185947A1 (en) Increased pwm depth in digital driving of active matrix displays
US12073757B2 (en) Blank sub-field driving method for a display device
CN114694564B (zh) 用于有源矩阵显示器的驱动方法
WO2022222178A1 (zh) 驱动方法、驱动电路及显示装置
KR101481072B1 (ko) 계조 bit(데이터)에 따라 가변적 재생률을 갖는 영상 표시 장치, 영상 처리 방법 및 그를 이용한 전광판 시스템
CN101174402B (zh) 矩阵型显示装置及其驱动方法
US20020011974A1 (en) Addressing of electroluminescent displays
US20240177649A1 (en) Display dimming for pulse-width-modulation pixel control
KR101102972B1 (ko) 펄스 폭 변조를 이용한 디스플레이 드라이버의 구동 방법
JPH1049108A (ja) 液晶表示装置の階調表示方法
CN113963657A (zh) 一种数字模拟混合驱动uled方法
KR20060015016A (ko) 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치

Legal Events

Date Code Title Description
P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PA0105 International application

St.27 status event code: A-0-1-A10-A15-nap-PA0105

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

PE0601 Decision on rejection of patent

St.27 status event code: N-2-6-B10-B15-exm-PE0601