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KR20240158721A - Semiconductor package - Google Patents

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KR20240158721A
KR20240158721A KR1020230055823A KR20230055823A KR20240158721A KR 20240158721 A KR20240158721 A KR 20240158721A KR 1020230055823 A KR1020230055823 A KR 1020230055823A KR 20230055823 A KR20230055823 A KR 20230055823A KR 20240158721 A KR20240158721 A KR 20240158721A
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KR
South Korea
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connecting member
layer
insulating
metal layer
electrode
Prior art date
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Pending
Application number
KR1020230055823A
Other languages
Korean (ko)
Inventor
손용호
김용석
김무성
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to KR1020230055823A priority Critical patent/KR20240158721A/en
Priority to PCT/KR2024/005759 priority patent/WO2024225841A1/en
Publication of KR20240158721A publication Critical patent/KR20240158721A/en
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Abstract

실시 예에 따른 반도체 패키지는 제1층, 상기 제1층 상에 배치되고 캐비티를 구비한 제2층, 및 상기 제2층 상에 배치되고 상기 캐비티의 적어도 일부를 채우는 제3층을 포함하는 절연층; 상기 캐비티 내에 배치되고 상기 절연층 내에 매립된 연결 부재; 및 상기 절연층 내에 매립된 전극부를 포함하고, 상기 연결 부재는 절연부; 및 상기 절연부의 하면에 배치된 금속층을 포함하고, 상기 전극부는 상기 절연층의 상기 제1층과 상기 제2층 사이에 배치되고, 상기 연결 부재와 수직 방향으로 중첩된 전극 패턴을 포함하고, 상기 전극 패턴의 수평 방향의 폭은 상기 금속층의 수평 방향의 폭보다 크다.A semiconductor package according to an embodiment comprises an insulating layer including a first layer, a second layer disposed on the first layer and having a cavity, and a third layer disposed on the second layer and filling at least a portion of the cavity; a connecting member disposed within the cavity and embedded within the insulating layer; and an electrode portion embedded within the insulating layer, wherein the connecting member includes the insulating member; and a metal layer disposed on a lower surface of the insulating member, wherein the electrode portion includes an electrode pattern disposed between the first layer and the second layer of the insulating layer and vertically overlapping the connecting member, and a horizontal width of the electrode pattern is greater than a horizontal width of the metal layer.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

실시 예는 반도체 패키지에 관한 것이다.The embodiment relates to a semiconductor package.

전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 반도체 패키지 기판에 더 많은 수의 반도체 소자를 배치하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 반도체 패키지는 하나의 반도체 소자가 탑재되는 것을 기본으로 하기 때문에 원하는 성능을 얻는데 한계가 있다.As the performance of electrical/electronic products progresses, technologies for arranging a greater number of semiconductor elements on a semiconductor package substrate of limited size are being proposed and studied. However, since a general semiconductor package is based on mounting a single semiconductor element, there is a limit to obtaining the desired performance.

이에 따라, 최근에는 복수의 기판을 이용하여 다수의 반도체 소자를 배치한 반도체 패키지가 제공되고 있다. 이러한 반도체 패키지는 복수의 반도체 소자가 기판상에서 상호 수평 방향 및/또는 수직 방향으로 연결되는 구조를 가진다. 이에 따라, 반도체 패키지는 반도체 소자의 실장 면적을 효율적으로 사용하고, 반도체 소자 사이의 짧은 신호 전송 패스를 통해 고속 신호의 전송 가능한 장점이 있다.Accordingly, semiconductor packages that place a plurality of semiconductor elements using multiple substrates have been recently provided. These semiconductor packages have a structure in which multiple semiconductor elements are connected to each other in a horizontal and/or vertical direction on the substrate. Accordingly, the semiconductor package has the advantage of efficiently using the mounting area of the semiconductor elements and transmitting high-speed signals through a short signal transmission path between the semiconductor elements.

또한, 사물 인터넷(IoT:Internet of Things)을 제공하는 제품, 자율 주행차 및 고성능 서버 등에 적용되는 반도체 패키지는 고집적화 추세에 따라 반도체 소자의 개수 및/또는 각각의 반도체 소자의 사이즈가 커지거나, 반도체 소자의 기능적인 부분이 분할되면서 반도체 칩렛(Chiplet)으로 그 개념이 확장되고 있다.In addition, semiconductor packages applied to products that provide the Internet of Things (IoT), autonomous vehicles, and high-performance servers are expanding their concept to semiconductor chiplets as the number of semiconductor elements and/or the size of each semiconductor element increases in line with the trend toward high integration, or as the functional parts of semiconductor elements are divided.

이에 따라, 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신이 중요해지고 있고, 이에 따라, 반도체 패키지의 기판과 반도체 소자 사이에 인터포저를 배치하는 추세이다.Accordingly, intercommunication between semiconductor devices and/or semiconductor chiplets is becoming more important, and accordingly, there is a trend to place an interposer between the substrate of a semiconductor package and the semiconductor devices.

인터포저는 반도체 소자 및/또는 반도체 칩렛(Chiplet) 간 상호 통신을 원활히 하거나, 또는 반도체 소자와 반도체 패키지 기판을 상호 연결하기 위해 반도체 소자에서 반도체 패키지로 향할수록 회로 패턴의 폭이나 너비를 점진적으로 증가시키는 재배선층의 기능을 함으로써, 반도체 소자의 회로 패턴에 비해 상대적으로 큰 회로 패턴을 갖는 반도체 패키지 기판과 반도체 소자 사이의 전기적 신호를 원활히 할 수 있는 기능을 할 수 있다. An interposer can function as a redistribution layer that gradually increases the width or depth of a circuit pattern as it moves from a semiconductor device to a semiconductor package in order to facilitate interconnection between semiconductor devices and/or semiconductor chiplets, or to interconnect a semiconductor device and a semiconductor package substrate, thereby facilitating electrical signals between the semiconductor device and a semiconductor package substrate having a relatively large circuit pattern compared to the circuit pattern of the semiconductor device.

한편, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에는 반도체 소자 및/또는 반도체 칩렛(Chiplet)과 연결되는 연결 부재가 구비될 수 있다. 연결 부재는 복수의 반도체 소자 및/또는 반도체 칩렛(Chiplet) 사이를 수평적으로 연결하는 기능을 한다. 이에 따라, 패키지 기판 및/또는 인터포저에는 연결 부재가 매립될 수 있다. Meanwhile, a package substrate and/or interposer applied to a semiconductor package may be provided with a connecting member connected to a semiconductor element and/or a semiconductor chiplet. The connecting member has a function of horizontally connecting a plurality of semiconductor elements and/or semiconductor chiplets. Accordingly, the connecting member may be embedded in the package substrate and/or interposer.

이때, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저에 연결 부재를 매립할 경우, 접착력 저하로 인해 연결 부재의 들뜸 현상이 발생할 수 있고, 이에 따라 연결 부재의 물리적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다.At this time, when a connecting member is embedded in a package substrate and/or interposer applied to a semiconductor package, a lifting phenomenon of the connecting member may occur due to a decrease in adhesive strength, and thus the physical reliability and/or electrical reliability of the connecting member may be reduced.

또한, 연결 부재의 들뜸 현상이 발생할 경우, 연결 부재의 평탄도가 저하될 수 있다. 이때, 연결 부재의 평탄도가 저하될 경우, 연결 부재 상에 구비되는 복수의 전극부의 높이 편차가 발생할 수 있고, 이에 따라 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저 상에 반도체 소자가 안정적으로 배치되지 못할 수 있다.In addition, if a lifting phenomenon of a connecting member occurs, the flatness of the connecting member may deteriorate. At this time, if the flatness of the connecting member deteriorates, a height deviation of a plurality of electrode portions provided on the connecting member may occur, and accordingly, a semiconductor element may not be stably placed on a package substrate and/or interposer applied to a semiconductor package.

예시적으로, 연결 부재는 상면에 복수의 패드가 구비될 수 있고, 반도체 패키지에 적용되는 패키지 기판 및/또는 인터포저는 연결 부재의 복수의 패드와 각각 연결되는 복수의 전극들을 포함한다. 복수의 전극들은 반도체 소자에 구비된 단자들과 연결된다. 이때, 연결 부재의 평탄도가 저하될 경우, 연결 부재의 상면에 구비된 복수의 패드의 높이가 서로 다를 수 있고, 이에 따라 복수의 패드 상에 각각 구비되는 복수의 전극의 높이가 서로 다를 수 있다. 이때, 복수의 전극의 높이가 서로 다를 경우, 복수의 전극 상에 반도체 소자 및/또는 반도체 칩렛(Chiplet)이 안정적으로 실장되지 못하는 문제가 발생할 수 있다. 이에 의해, 반도체 소자 및/또는 반도체 칩렛(Chiplet)의 동작 특성, 신뢰성 및 수율이 저하되는 문제가 발생할 수 있다.For example, a connecting member may have a plurality of pads provided on an upper surface, and a package substrate and/or an interposer applied to a semiconductor package may include a plurality of electrodes respectively connected to the plurality of pads of the connecting member. The plurality of electrodes are connected to terminals provided on the semiconductor element. At this time, when the flatness of the connecting member is reduced, the heights of the plurality of pads provided on the upper surface of the connecting member may be different from each other, and accordingly, the heights of the plurality of electrodes respectively provided on the plurality of pads may be different from each other. At this time, when the heights of the plurality of electrodes are different from each other, a problem may occur in which the semiconductor element and/or the semiconductor chiplet is not stably mounted on the plurality of electrodes. As a result, problems in which the operating characteristics, reliability, and yield of the semiconductor element and/or the semiconductor chiplet are reduced may occur.

실시 예는 새로운 구조의 반도체 패키지를 제공한다.The embodiment provides a semiconductor package of a novel structure.

또한, 실시 예는 기판과 연결 부재의 밀착력을 개선할 수 있는 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package capable of improving adhesion between a substrate and a connecting member.

또한, 실시 예는 연결 부재의 평탄도를 개선할 수 있는 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package capable of improving the flatness of a connecting member.

또한, 실시 예는 연결 부재의 복수의 패드들이 균일한 높이를 가지도록 할 수 있는 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package capable of allowing a plurality of pads of a connecting member to have uniform heights.

또한, 실시 예는 연결 부재 상에 배치되는 복수의 전극들이 균일한 높이를 가지도록 할 수 있는 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package capable of allowing a plurality of electrodes arranged on a connecting member to have uniform heights.

또한, 실시 예는 방열 특성이 개선된 반도체 패키지를 제공한다.Additionally, the embodiment provides a semiconductor package with improved heat dissipation characteristics.

제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the proposed embodiment are not limited to the technical problems mentioned above, and other technical problems not mentioned can be clearly understood by a person having ordinary skill in the technical field to which the proposed embodiment belongs from the description below.

실시 예에 따른 반도체 패키지는 제1층, 상기 제1층 상에 배치되고 캐비티를 구비한 제2층, 및 상기 제2층 상에 배치되고 상기 캐비티의 적어도 일부를 채우는 제3층을 포함하는 절연층; 상기 캐비티 내에 배치되고 상기 절연층 내에 매립된 연결 부재; 및 상기 절연층 내에 매립된 전극부를 포함하고, 상기 연결 부재는 절연부; 및 상기 절연부의 하면에 배치된 금속층을 포함하고, 상기 전극부는 상기 절연층의 상기 제1층과 상기 제2층 사이에 배치되고, 상기 연결 부재와 수직 방향으로 중첩된 전극 패턴을 포함하고, 상기 전극 패턴의 수평 방향의 폭은 상기 금속층의 수평 방향의 폭보다 크다.A semiconductor package according to an embodiment comprises an insulating layer including a first layer, a second layer disposed on the first layer and having a cavity, and a third layer disposed on the second layer and filling at least a portion of the cavity; a connecting member disposed within the cavity and embedded within the insulating layer; and an electrode portion embedded within the insulating layer, wherein the connecting member includes the insulating member; and a metal layer disposed on a lower surface of the insulating member, wherein the electrode portion includes an electrode pattern disposed between the first layer and the second layer of the insulating layer and vertically overlapping the connecting member, and a horizontal width of the electrode pattern is greater than a horizontal width of the metal layer.

또한, 상기 금속층의 수평 방향의 폭은 상기 연결 부재의 절연부의 수평 방향의 폭과 동일하다.Additionally, the horizontal width of the metal layer is the same as the horizontal width of the insulating portion of the connecting member.

또한, 상기 반도체 패키지는 상기 전극 패턴과 상기 연결 부재의 상기 금속층 사이에 배치된 접착 부재를 더 포함하고, 상기 접착 부재의 상면은 상기 금속층과 접촉하고, 상기 접착 부재의 하면은 상기 전극 패턴과 접촉한다.In addition, the semiconductor package further includes an adhesive member disposed between the electrode pattern and the metal layer of the connecting member, an upper surface of the adhesive member contacts the metal layer, and a lower surface of the adhesive member contacts the electrode pattern.

또한, 상기 접착 부재의 수평 방향의 폭은 상기 전극 패턴의 수평 방향의 폭보다 작다.Additionally, the horizontal width of the adhesive member is smaller than the horizontal width of the electrode pattern.

또한, 상기 접착 부재의 수평 방향의 폭은 상기 연결 부재의 상기 금속층의 수평 방향의 폭보다 크다.Additionally, the horizontal width of the adhesive member is larger than the horizontal width of the metal layer of the connecting member.

또한, 상기 접착 부재는, 상기 전극 패턴의 상면 및 상기 금속층의 하면과 접촉하는 제1부, 및 상기 제1부로부터 상측 방향으로 연장되고 상기 금속층의 측면과 접촉하는 제2부를 포함한다.Additionally, the adhesive member includes a first portion that contacts the upper surface of the electrode pattern and the lower surface of the metal layer, and a second portion that extends upward from the first portion and contacts the side surface of the metal layer.

또한, 상기 접착 부재는 전도성 페이스트 및 비전도성 페이스트 중 적어도 하나를 포함한다.Additionally, the adhesive member includes at least one of a conductive paste and a non-conductive paste.

또한, 상기 전극부는 상기 절연층의 상기 제1층을 관통하며 구비되고, 상기 연결 부재와 수직 방향으로 중첩된 비아 전극을 포함한다.In addition, the electrode portion includes a via electrode that penetrates the first layer of the insulating layer and overlaps the connecting member in a vertical direction.

또한, 상기 비아 전극은 상기 전극 패턴과 전기적으로 연결된다.Additionally, the via electrode is electrically connected to the electrode pattern.

또한, 상기 연결 부재의 상기 금속층은 복수의 관통 홀을 구비하고, 상기 연결 부재는 상기 절연부의 하면에 구비되고 상기 복수의 관통 홀 내에 배치된 하부 패드를 포함한다.Additionally, the metal layer of the connecting member has a plurality of through holes, and the connecting member includes a lower pad provided on a lower surface of the insulating portion and arranged within the plurality of through holes.

또한, 상기 금속층의 상기 관통 홀의 내벽은 상기 하부 패드와 수평 방향으로 이격된 위치에서 상기 하부 패드의 측면을 둘러싸며 구비되고, 상기 접착 부재의 적어도 일부는 상기 금속층의 상기 관통 홀의 내벽과 상기 하부 패드의 측면 사이에 배치된다.Additionally, the inner wall of the through hole of the metal layer is provided to surround the side surface of the lower pad at a position spaced horizontally from the lower pad, and at least a portion of the adhesive member is disposed between the inner wall of the through hole of the metal layer and the side surface of the lower pad.

또한, 상기 연결 부재의 절연부는 무기물 또는 유기물로 구비되고, 상기 금속층은 상기 절연부의 하면에 코팅, 증착 또는 도금된다.In addition, the insulating portion of the connecting member is provided with an inorganic or organic material, and the metal layer is coated, deposited or plated on the lower surface of the insulating portion.

또한, 상기 연결 부재의 상기 절연부의 하면은 단차를 가지며, 상기 금속층은 상기 절연부의 단차에 대응하는 단차를 가진다.In addition, the lower surface of the insulating portion of the connecting member has a step, and the metal layer has a step corresponding to the step of the insulating portion.

또한, 상기 절연부는, 내측 절연부; 및 상기 내측 절연부 아래에 배치된 하부 절연부를 포함하고, 상기 금속층은 상기 하부 절연부의 하면에 구비된다.In addition, the insulating part includes an inner insulating part; and a lower insulating part arranged under the inner insulating part, and the metal layer is provided on the lower surface of the lower insulating part.

또한, 상기 하부 절연부의 하면 및 상기 금속층의 하면 각각은 단차를 가진다.Additionally, the lower surface of the lower insulating portion and the lower surface of the metal layer each have a step.

또한, 상기 내측 절연부의 수평 방향의 폭은 상기 하부 절연부의 수평 방향의 폭보다 작고, 상기 금속층은 상기 내측 절연부의 하면, 상기 하부 절연부의 측면 및 상기 하부 절연부의 하면에 단차를 가지고 구비된다.In addition, the horizontal width of the inner insulating portion is smaller than the horizontal width of the lower insulating portion, and the metal layer is provided with a step on the lower surface of the inner insulating portion, the side surface of the lower insulating portion, and the lower surface of the lower insulating portion.

한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층에 매립된 연결 부재; 및 상기 절연층의 적어도 일부 영역을 관통하고, 상기 연결 부재와 수직 방향으로 중첩된 전극부를 포함하고, 상기 연결 부재는 절연부; 상기 절연부의 상면에 배치된 복수의 상부 패드; 및 상기 절연부의 하면에 배치된 금속층을 포함하고, 상기 전극부는, 상기 연결 부재 하에 배치되고, 상기 금속층과 공통으로 연결되며, 수평 방향으로 이격된 복수의 제1 비아 전극; 및 상기 연결 부재 상에 배치되고 상기 복수의 상부 패드와 각각 연결된 복수의 제2 비아 전극을 포함한다.Meanwhile, a semiconductor package according to an embodiment includes an insulating layer; a connecting member embedded in the insulating layer; and an electrode member penetrating at least a portion of an area of the insulating layer and vertically overlapping the connecting member, wherein the connecting member includes the insulating member; a plurality of upper pads arranged on an upper surface of the insulating member; and a metal layer arranged on a lower surface of the insulating member, and the electrode member includes a plurality of first via electrodes arranged under the connecting member, commonly connected to the metal layer, and spaced apart in a horizontal direction; and a plurality of second via electrodes arranged on the connecting member and respectively connected to the plurality of upper pads.

또한, 상기 금속층의 하면은 단차를 가지고, 상기 절연층은 상기 단차와 접촉한다.In addition, the lower surface of the metal layer has a step, and the insulating layer is in contact with the step.

또한, 상기 복수의 제1 비아 전극 각각의 상면 상기 금속층의 하면과 연결되며, 상기 제1 복수의 제1 비아 전극은 상기 연결 부재의 상기 상부 패드와 전기적으로 연결되지 않는다.Additionally, the upper surface of each of the plurality of first via electrodes is connected to the lower surface of the metal layer, and the first plurality of first via electrodes is not electrically connected to the upper pad of the connecting member.

한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층에 매립된 연결 부재; 상기 절연층의 하면과 상기 연결 부재 사이에 배치된 제1 전극부; 상기 절연층의 상면과 상기 연결 부재 사이에 배치된 제2 전극부; 상기 제2 전극부 상에 배치된 접속부; 및 상기 접속부 상에 배치된 반도체 소자를 포함하고, 상기 연결 부재는 절연부; 상기 절연부의 상면에 배치되고 상기 제2 전극부와 연결된 복수의 상부 패드; 상기 절연부의 하면에 배치되고 복수의 관통 홀을 구비한 금속층; 및 상기 절연부의 하면에 배치되고 상기 금속층의 상기 복수의 관통 홀 내에 각각 배치된 복수의 하부 패드를 포함하고, 상기 제1 전극부는, 상기 절연층의 하면에서 상기 절연층의 적어도 일부 영역을 관통하고, 상기 금속층과 연결된 제1 비아 전극; 및 상기 제1 비아 전극과 수평 방향으로 이격되고, 상기 복수의 하부 패드와 연결된 제2 비아 전극을 포함한다.Meanwhile, a semiconductor package according to an embodiment includes an insulating layer; a connecting member embedded in the insulating layer; a first electrode part disposed between a lower surface of the insulating layer and the connecting member; a second electrode part disposed between an upper surface of the insulating layer and the connecting member; a connecting part disposed on the second electrode part; and a semiconductor element disposed on the connecting part, wherein the connecting member includes an insulating part; a plurality of upper pads disposed on an upper surface of the insulating part and connected to the second electrode part; a metal layer disposed on a lower surface of the insulating part and having a plurality of through holes; and a plurality of lower pads disposed on a lower surface of the insulating part and respectively disposed within the plurality of through holes of the metal layer, wherein the first electrode part includes a first via electrode penetrating at least a portion of the insulating layer on a lower surface of the insulating layer and connected to the metal layer; and a second via electrode spaced apart from the first via electrode in a horizontal direction and connected to the plurality of lower pads.

실시 예의 반도체 패키지는 회로 기판 및 회로 기판 내에 매립된 연결 부재를 포함한다. 이때, 회로 기판은 캐비티를 구비한 절연층과, 절연층의 캐비티에 구비된 전극 패턴과, 전극 패턴 상에 배치된 접착 부재를 구비한다. 또한, 연결 부재는 금속층을 포함하며, 연결 부재의 금속층은 접착 부재 상에 배치된다. The semiconductor package of the embodiment includes a circuit board and a connecting member embedded in the circuit board. At this time, the circuit board has an insulating layer having a cavity, an electrode pattern provided in the cavity of the insulating layer, and an adhesive member arranged on the electrode pattern. In addition, the connecting member includes a metal layer, and the metal layer of the connecting member is arranged on the adhesive member.

즉, 실시 예는 연결 부재에 하면에 금속층이 구비되도록 하고, 이를 통해 회로 기판의 절연층과 연결 부재 사이의 밀착력을 향상시키는 기능을 할 수 있다. 예시적으로, 연결 부재는 회로 기판의 절연층의 절연 물질과 다른 절연물질을 포함할 수 있다. 이때, 연결 부재의 열팽창계수는 회로 기판의 절연층의 열팽창계수와 다를 수 있다. 이에 따라, 연결 부재의 열팽창계수와 회로 기판의 열팽창계수의 차이로 인해 연결 부재가 특정 방향으로 크게 휘어질 수 있다. 이때, 연결 부재의 금속층은 연결 부재의 강성을 향상시킬 수 있고, 이를 통해 연결 부재가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.That is, the embodiment can have a function of providing a metal layer on the lower surface of the connecting member, thereby improving the adhesion between the insulating layer of the circuit board and the connecting member. For example, the connecting member can include an insulating material different from an insulating material of the insulating layer of the circuit board. At this time, the thermal expansion coefficient of the connecting member can be different from the thermal expansion coefficient of the insulating layer of the circuit board. Accordingly, the difference between the thermal expansion coefficients of the connecting member and the circuit board causes the connecting member to be greatly bent in a specific direction. At this time, the metal layer of the connecting member can improve the rigidity of the connecting member, thereby preventing the connecting member from being greatly bent in a specific direction.

나아가, 연결 부재는 회로 기판 내에 구비된 접착 부재 상에 부착될 수 있다. 이때, 연결 부재가 금속층을 구비하지 않는 경우, 접착 부재는 연결 부재의 유기물 또는 무기물과 직접 접촉할 수 있다. 이때, 접착 부재와 연결 부재의 유기물 또는 무기물이 직접 접촉하는 경우, 밀착력 저하 문제가 발생할 수 있고, 이에 따라 접착 부재 상에 연결 부재가 안정적으로 배치되지 못할 수 있다. In addition, the connecting member may be attached to an adhesive member provided within the circuit board. At this time, if the connecting member does not have a metal layer, the adhesive member may be in direct contact with the organic or inorganic material of the connecting member. At this time, if the adhesive member and the organic or inorganic material of the connecting member are in direct contact, a problem of reduced adhesion may occur, and thus, the connecting member may not be stably placed on the adhesive member.

예시적으로, 연결 부재에 금속층이 구비되지 않는 경우, 접착 부재와 연결 부재 사이의 들뜸이 발생할 수 있고, 이에 따라 연결 부재가 접착 부재로부터 박리되는 문제가 발생할 수 있다.For example, if a metal layer is not provided in the connecting member, a gap may occur between the adhesive member and the connecting member, which may cause the connecting member to peel off from the adhesive member.

따라서, 실시 예의 연결 부재는 금속층을 구비하며, 접착 부재 상에 연결 부재의 금속층이 부착되도록 할 수 있다. 이때, 접착 부재와 금속층 간의 밀착력은 접착 부재와 연결 부재의 무기물 또는 유기물의 절연 부재와의 밀착력보다 높으며, 이에 따라 접착 부재 상에 연결 부재가 강건하게 부착되도록 할 수 있다. 따라서, 실시 예는 연결 부재가 접착 부재로부터 박리되는 문제를 해결할 수 있고, 이에 따른 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.Accordingly, the connecting member of the embodiment has a metal layer, and the metal layer of the connecting member can be attached onto the adhesive member. At this time, the adhesion between the adhesive member and the metal layer is higher than the adhesion between the adhesive member and the inorganic or organic insulating member of the connecting member, and thus the connecting member can be firmly attached onto the adhesive member. Therefore, the embodiment can solve the problem of the connecting member being peeled off from the adhesive member, and thereby can improve the physical reliability and/or electrical reliability of the semiconductor package.

또한, 연결 부재에 금속층이 구비되지 않는 경우, 접착 부재 상에 연결 부재를 부착하는 공정에서, 연결 부재의 전체 영역에 균일한 압력이 제공되지 못할 수 있고, 이에 따라 연결 부재의 평탄도가 저하될 수 있다. 또한, 연결 부재의 평탄도가 저하되는 경우, 연결 부재의 복수의 패드의 높이 편차가 발생할 수 있다. 또한, 연결 부재의 패드의 높이 편차가 발생할 경우, 연결 부재 상에 구비되는 회로 기판의 전극부들의 높이 편차가 발생할 수 있다. 따라서, 회로 기판 상에 반도체 소자가 안정적으로 배치되지 못할 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하지 못할 수 있다.In addition, if the metal layer is not provided on the connecting member, in the process of attaching the connecting member to the adhesive member, uniform pressure may not be provided to the entire area of the connecting member, and thus the flatness of the connecting member may deteriorate. In addition, if the flatness of the connecting member deteriorates, a height deviation of a plurality of pads of the connecting member may occur. In addition, if a height deviation of the pads of the connecting member occurs, a height deviation of the electrode portions of the circuit board provided on the connecting member may occur. Therefore, the semiconductor element may not be stably placed on the circuit board, and thus the semiconductor element may not operate stably.

또한, 연결 부재의 금속층은 연결 부재가 회로 기판 내에 안정적으로 고정 및/또는 부착되도록 할 수 있고, 이를 통해 연결 부재가 회로 기판 내에서 이동 또는 틸트되는 것을 방지할 수 있다.Additionally, the metal layer of the connecting member can allow the connecting member to be stably fixed and/or attached within the circuit board, thereby preventing the connecting member from moving or tilting within the circuit board.

예시적으로, 반도체 패키지의 제조 공정 및/또는 반도체 패키지의 동작 중에 열에 의해 반도체 패키지의 팽창 및/또는 수축이 발생할 수 있다. 이때, 금속층은 연결 부재와 회로 기판 사이의 밀착력을 향상시킬 수 있고, 이에 따라 열에 의한 반도체 패키지의 팽창 및/또는 수축 등의 히트 사이클로부터 반도체 패키지의 신뢰성을 개선할 수 있다. 예시적으로, 팽창 및/또는 수축 등의 히트 사이클에 의한 응력이 연결 부재에 인가될 수 있고, 이에 의해 회로 기판 내에서 연결 부재의 위치가 틀어지는 등의 신뢰성 문제가 발생할 수 있다. 이때, 반도체 패키지의 제조 공정 중에 연결 부재의 위치가 틀어지는 경우, 연결 부재의 패드부와 회로 기판의 제2 전극부의 수직 방향으로의 정합도가 저하될 수 있고, 이로 인해 제품 수율이 저하되는 등의 문제가 발생할 수 있다. 또한, 반도체 패키지의 동작 중에 연결 부재의 위치가 틀어지는 경우, 연결 부재를 통한 복수의 반도체 소자 사이의 통신 특성이 저하될 수 있고, 이로 인해 반도체 소자가 안정적으로 동작하지 못할 수 있다.For example, during the manufacturing process of the semiconductor package and/or during the operation of the semiconductor package, expansion and/or contraction of the semiconductor package may occur due to heat. At this time, the metal layer may improve the adhesion between the connecting member and the circuit board, thereby improving the reliability of the semiconductor package from heat cycles such as expansion and/or contraction of the semiconductor package due to heat. For example, stress due to the heat cycle such as expansion and/or contraction may be applied to the connecting member, thereby causing reliability problems such as misalignment of the position of the connecting member within the circuit board. At this time, if the position of the connecting member is misaligned during the manufacturing process of the semiconductor package, the vertical alignment between the pad portion of the connecting member and the second electrode portion of the circuit board may be degraded, which may cause problems such as a decrease in product yield. In addition, if the position of the connecting member is misaligned during the operation of the semiconductor package, the communication characteristics between a plurality of semiconductor elements through the connecting member may be degraded, which may cause the semiconductor elements to not operate stably.

실시 예에 따른 연결 부재는 금속층을 구비할 수 있고, 금속층을 이용하여 연결 부재의 강성을 증가시키면서 연결 부재와 회로 기판 사이의 밀착력을 향상시킬 수 있다. 따라서, 실시 예는 팽창 및/또는 수축 등의 히트 사이클에 의해 연결 부재가 틸트되는 것을 방지할 수 있고, 이를 통해 연결 부재가 회로 기판 내의 지정된 위치에 안정적으로 고정 및/또는 부착되도록 할 수 있다. 따라서, 실시 예는 제품 수율을 개선할 수 있고, 연결 부재를 통해 복수의 반도체 소자가 안정적으로 통신하도록 할 수 있다.A connecting member according to an embodiment may have a metal layer, and may increase the rigidity of the connecting member by using the metal layer, while improving the adhesion between the connecting member and the circuit board. Accordingly, the embodiment may prevent the connecting member from being tilted due to a heat cycle such as expansion and/or contraction, thereby allowing the connecting member to be stably fixed and/or attached to a designated position within the circuit board. Accordingly, the embodiment may improve the product yield, and may allow a plurality of semiconductor elements to stably communicate through the connecting member.

따라서, 실시 예의 연결 부재는 금속층을 구비하며, 이에 따라 접착 부재 상에 연결 부재를 부착하는 공정에서 연결 부재의 금속층에 의해 연결 부재의 전체 영역에 균일한 압력이 제공되도록 할 수 있다. 이를 통해, 실시 예는 연결 부재의 평탄도를 향상시킬 수 있고, 이에 따라 연결 부재에 구비된 복수의 패드가 균일한 높이를 가지도록 할 수 있다. 따라서, 실시 예는 연결 부재 상에 구비되는 복수의 전극부들의 높이 편차를 최소화할 수 있다. 나아가, 실시 예는 회로 기판 상에 반도체 소자가 안정적으로 배치되도록 할 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하도록 할 수 있다. 따라서, 실시 예는 반도체 패키지의 동작 신뢰성을 향상시킬 수 있고, 나아가 서버 등의 제품의 동작 신뢰성을 향상시킬 수 있다.Accordingly, the connecting member of the embodiment has a metal layer, and thus, in a process of attaching the connecting member to the adhesive member, a uniform pressure can be provided to the entire area of the connecting member by the metal layer of the connecting member. Through this, the embodiment can improve the flatness of the connecting member, and thus, the plurality of pads provided on the connecting member can have a uniform height. Therefore, the embodiment can minimize the height deviation of the plurality of electrode portions provided on the connecting member. Furthermore, the embodiment can enable a semiconductor element to be stably placed on a circuit board, and thus, the semiconductor element can operate stably. Therefore, the embodiment can improve the operational reliability of a semiconductor package, and further, can improve the operational reliability of a product such as a server.

또한, 실시 예는 회로 기판에 구비된 전극부와 연결 부재의 금속층이 서로 연결되도록 할 수 있다. 이를 통해, 실시 예는 연결 부재의 금속층을 이용하여 반도체 소자에서 발생하는 열이 회로 기판의 하부 및/또는 측부로 방출되도록 한다. 이를 통해, 실시 예는 반도체 패키지의 방열 특성을 향상시킬 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. In addition, the embodiment can connect the electrode portion provided on the circuit board and the metal layer of the connecting member to each other. Through this, the embodiment can use the metal layer of the connecting member to dissipate heat generated from the semiconductor element to the lower part and/or the side of the circuit board. Through this, the embodiment can improve the heat dissipation characteristics of the semiconductor package, thereby enabling the semiconductor package to operate more stably.

또한, 실시 예의 연결 부재의 하면은 단차를 가질 수 있고, 이에 따라 연결 부재의 하면에 구비된 금속층도 단차를 가질 수 있다. 따라서, 실시 예는 연결 부재의 금속층과 회로기판의 접착 부재 및/또는 절연층 사이의 접촉 면적을 증가시킬 수 있고, 이에 따라 회로 기판 내에 연결 부재가 더욱 안정적으로 부착되도록 할 수 있다.In addition, the lower surface of the connecting member of the embodiment may have a step, and accordingly, the metal layer provided on the lower surface of the connecting member may also have a step. Accordingly, the embodiment can increase the contact area between the metal layer of the connecting member and the adhesive member and/or the insulating layer of the circuit board, and accordingly, the connecting member can be more stably attached within the circuit board.

또한, 실시 예의 회로 기판에 구비된 전극부와 연결 부재의 금속층 사이에는 접착 부재가 구비되지 않을 수 있고, 이에 따라 연결 부재의 금속층은 회로 기판에 구비된 전극부와 직접 연결될 수 있다. 따라서, 실시 예는 전극부와 연결 부재의 금속층이 직접 연결되도록 하여, 이에 따른 반도체 패키지의 방열 특성을 더욱 개선할 수 있다.In addition, an adhesive member may not be provided between the electrode portion provided on the circuit board of the embodiment and the metal layer of the connecting member, and thus the metal layer of the connecting member may be directly connected to the electrode portion provided on the circuit board. Accordingly, the embodiment can further improve the heat dissipation characteristics of the semiconductor package by directly connecting the electrode portion and the metal layer of the connecting member.

도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1의 일 영역(R1)을 확대한 단면도이다.
도 3은 일 실시 예에 따른 도 1의 연결 부재의 상세 층 구조를 나타낸 도면이다.
도 4는 제2 실시 예에 따른 도 1의 일 영역(R1)을 확대한 단면도이다.
도 5 및 도 6은 도 4에 구비된 연결 부재의 상세 층 구조를 나타낸 단면도이다.
도 7은 다른 실시 예에 따른 도 1에 구비된 연결 부재를 나타낸 단면도이다.
도 8은 도 7의 연결 부재의 저면도이다.
도 9는 제3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10은 도 7의 일 영역(R1)을 확대한 단면도이다.
도 11 내지 20은 도 1에 도시된 반도체 패키지의 제조 방법을 공정 순으로 나타낸 단면도이다.
도 21 내지 30은 도 9에 도시된 반도체 패키지의 제조 방법을 공정 순으로 나타낸 도면이다.Fig. 1 is a cross-sectional view showing a semiconductor package according to the first embodiment.
Figure 2 is an enlarged cross-sectional view of one area (R1) of Figure 1.
FIG. 3 is a drawing showing a detailed layer structure of a connecting member of FIG. 1 according to one embodiment.
FIG. 4 is an enlarged cross-sectional view of an area (R1) of FIG. 1 according to the second embodiment.
Figures 5 and 6 are cross-sectional views showing the detailed layer structure of the connecting member provided in Figure 4.
FIG. 7 is a cross-sectional view showing a connecting member provided in FIG. 1 according to another embodiment.
Figure 8 is a bottom view of the connecting member of Figure 7.
Fig. 9 is a cross-sectional view showing a semiconductor package according to the third embodiment.
Figure 10 is an enlarged cross-sectional view of an area (R1) of Figure 7.
Figures 11 to 20 are cross-sectional views showing the manufacturing method of the semiconductor package illustrated in Figure 1 in process order.
Figures 21 to 30 are drawings showing the manufacturing method of the semiconductor package illustrated in Figure 9 in process order.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the attached drawings.

다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.However, the technical idea of the present invention is not limited to some of the embodiments described, but can be implemented in various different forms, and within the scope of the technical idea of the present invention, one or more of the components among the embodiments can be selectively combined or substituted for use.

또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.In addition, terms (including technical and scientific terms) used in the embodiments of the present invention can be interpreted as having a meaning that can be generally understood by a person having ordinary skill in the technical field to which the present invention belongs, unless explicitly and specifically defined and described, and terms that are commonly used, such as terms defined in a dictionary, can have their meanings interpreted in consideration of the contextual meaning of the related technology. In addition, terms used in the embodiments of the present invention are for the purpose of describing the embodiments and are not intended to limit the present invention.

본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.In this specification, the singular may also include the plural unless specifically stated in the phrase, and when it is described as "A and (or) at least one (or more) of B, C", it may include one or more of all combinations that can be combined with A, B, C. In addition, in describing components of embodiments of the present invention, terms such as first, second, A, B, (a), (b), etc. may be used.

이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.These terms are only intended to distinguish the component from other components, and are not intended to limit the nature, order, or sequence of the component by the terms. In addition, when a component is described as being "connected," "coupled," or "connected" to another component, it may include not only cases where the component is directly connected, coupled, or connected to the other component, but also cases where the component is "connected," "coupled," or "connected" by another component between the component and the other component.

또한, 각 구성 요소의 "상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"로 표현되는 경우 하나의 구성 요소를 기준으로 상측 방향 뿐만 아니라 하측 방향의 의미도 포함할 수 있다.In addition, when it is described as being formed or arranged "above or below" each component, above or below includes not only the case where the two components are in direct contact with each other, but also the case where one or more other components are formed or arranged between the two components. In addition, when it is expressed as "above or below", it can include the meaning of the downward direction as well as the upward direction based on one component.

-전자 -former 디바이스Device --

실시 예의 반도체 패키지는 전자 디바이스에 적용될 수 있다. 전자 디바이스는 메인 보드(미도시)를 포함하고, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 반도체 패키지는 적어도 하나의 반도체 소자를 포함할 수 있다.The semiconductor package of the embodiment can be applied to an electronic device. The electronic device includes a main board (not shown), and the main board can be connected to the semiconductor package of the embodiment. The semiconductor package can include at least one semiconductor element.

예를 들어, 반도체 소자는 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 아날로그-디지털 컨버터, ASIC(application-specific IC), HBM, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 중 적어도 하나를 포함할 수 있다. 또한, 반도체 소자는 지금까지 나열한 반도체 소자들의 특정 조합을 포함하는 칩 세트일 수 있다. For example, the semiconductor device may include at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, a microcontroller, an analog-to-digital converter, an application-specific IC (ASIC), an HBM, a volatile memory (e.g., DRAM), a non-volatile memory (e.g., ROM), and a flash memory. Furthermore, the semiconductor device may be a chip set including a specific combination of the semiconductor devices listed so far.

또한, 반도체 패키지는 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나에 적용될 수 있으나, 이에 한정되는 것은 아니다.Additionally, the semiconductor package may be applied to any one of CSP (Chip Scale Package), FC-CSP (Flip Chip-Chip Scale Package), FC-BGA (Flip Chip Ball Grid Array), POP (Package On Package), and SIP (System In Package), but is not limited thereto.

또한, 전자 디바이스는 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 차량, 고성능 서버, 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다.Additionally, the electronic device may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a vehicle, a high-performance server, a network system, a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, etc.

- 반도체 패키지 -- Semiconductor package -

도 1은 제1 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1의 일 영역(R1)을 확대한 단면도이고, 도 3은 일 실시 예에 따른 도 1의 연결 부재의 상세 층 구조를 나타낸 도면이다.FIG. 1 is a cross-sectional view showing a semiconductor package according to a first embodiment, FIG. 2 is an enlarged cross-sectional view of one region (R1) of FIG. 1, and FIG. 3 is a drawing showing a detailed layer structure of a connecting member of FIG. 1 according to one embodiment.

도 1 및 도 2를 참조하면, 반도체 패키지는 회로 기판(100), 회로 기판(100) 내에 매립된 연결 부재(200) 및 회로 기판(100) 상에 배치된 반도체 소자(320, 330)를 포함한다.Referring to FIGS. 1 and 2, a semiconductor package includes a circuit board (100), a connecting member (200) embedded in the circuit board (100), and a semiconductor element (320, 330) disposed on the circuit board (100).

일 실시 예에서의 회로 기판(100)은 전자 디바이스의 메인 보드와 반도체 소자(320, 330) 사이에 배치되고, 이들 사이를 전기적으로 결합할 수 있다. 이때, 회로 기판(100)은 반도체 소자(320, 330) 사이를 수평적으로 전기적으로 연결하면서, 반도체 소자(320, 330)와 전자 디바이스의 메인 보드 사이를 수직적으로 전기적으로 연결할 수 있다.In one embodiment, a circuit board (100) is placed between a main board of an electronic device and semiconductor elements (320, 330), and can electrically couple them therebetween. At this time, the circuit board (100) can electrically connect the semiconductor elements (320, 330) horizontally, while electrically connecting the semiconductor elements (320, 330) and the main board of the electronic device vertically.

다른 실시 예에서의 회로 기판(100)은 패키지 기판과 반도체 소자(320, 330) 사이에 배치된 중계 기판(예시적으로, 인터포저)를 의미한다. 즉, 회로 기판(100)은 반도체 소자(320, 330) 사이를 수평적으로 전기적으로 연결하면서, 반도체 소자(320, 330)와 패키지 기판 사이를 수직적으로 전기적으로 연결할 수 있다. In another embodiment, the circuit board (100) refers to a relay board (for example, an interposer) positioned between the package board and the semiconductor elements (320, 330). That is, the circuit board (100) can horizontally electrically connect the semiconductor elements (320, 330) while vertically electrically connecting the semiconductor elements (320, 330) and the package board.

반도체 패키지는 회로 기판(100) 상에 배치된 반도체 소자(320, 330)를 포함한다.The semiconductor package includes semiconductor elements (320, 330) arranged on a circuit board (100).

반도체 소자(320, 330)는 제1 반도체 소자(320) 및 제2 반도체 소자(330)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 일 예로, 회로 기판(100) 상에는 3개 이상의 반도체 소자가 배치될 수 있고, 또는 하나의 반도체 소자가 배치될 수 있다. The semiconductor elements (320, 330) may include, but are not limited to, a first semiconductor element (320) and a second semiconductor element (330). For example, three or more semiconductor elements may be arranged on the circuit board (100), or one semiconductor element may be arranged.

반도체 패키지는 반도체 소자(320, 330)와 회로 기판(100) 사이에 배치되는 접속부(310)를 포함한다.The semiconductor package includes a connection portion (310) positioned between a semiconductor element (320, 330) and a circuit board (100).

접속부(310)는 반도체 소자(320, 330)의 단자(325, 335)와 회로 기판(100)의 범프부(160) 사이를 전기적으로 연결한다. The connection portion (310) electrically connects the terminal (325, 335) of the semiconductor element (320, 330) and the bump portion (160) of the circuit board (100).

접속부(310)는 와이어 본딩, 솔더 본딩, 메탈 간 다이렉트 본딩 중 적어도 하나의 본딩 방식을 이용한 것으로, 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이를 전기적으로 연결한다. The connection portion (310) uses at least one bonding method among wire bonding, solder bonding, and direct metal bonding, and electrically connects the bump portion (160) of the circuit board (100) and the terminal (325, 335) of the semiconductor element (320, 330).

와이어 본딩 방식은 금(Au) 등의 도선을 이용하여 회로 기판의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이를 전기적으로 연결하는 것을 의미한다.The wire bonding method means electrically connecting a bump portion (160) of a circuit board and a terminal (325, 335) of a semiconductor element (320, 330) using a conductor such as gold (Au).

솔더 본딩 방식은 Sn, Ag, Cu 중 적어도 하나를 포함하는 물질을 이용하여 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이를 전기적으로 연결한다.The solder bonding method electrically connects a bump portion (160) of a circuit board (100) and a terminal (325, 335) of a semiconductor element (320, 330) using a material containing at least one of Sn, Ag, and Cu.

메탈 간 다이렉트 본딩 방식은 솔더, 와이어, 전도성 접착제 등의 부재 없이 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이에 열과 압력을 인가하여 재결정화하고, 이를 통해 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이를 직접 결합시키는 것을 의미한다. 이때, 접속부(310)는 솔더나 와이어가 아닌 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335)가 전기적으로 연결되는 부분으로 이해될 수 있다. The direct bonding method between metals means applying heat and pressure between a bump portion (160) of a circuit board (100) and a terminal (325, 335) of a semiconductor element (320, 330) to recrystallize without the use of solder, wires, conductive adhesives, etc., thereby directly bonding the bump portion (160) of a circuit board (100) and the terminal (325, 335) of the semiconductor element (320, 330). At this time, the connection portion (310) can be understood as a portion where the bump portion (160) of the circuit board (100) and the terminal (325, 335) of the semiconductor element (320, 330) are electrically connected, rather than using solder or wires.

예시적으로, 접속부(310)는 열 압착(Thermal Compression) 본딩 방식에 의해 회로 기판(100)의 범프부(160)와 반도체 소자(320, 330)의 단자(325, 335) 사이를 전기적으로 연결할 수 있다. 열 압착 본딩 방식은 접속부(310)의 볼륨을 줄일 수 있고, 복수의 접속부 사이의 단락을 방지할 수 있다. 따라서, 반도체 소자(320, 330)의 단자(325, 335) 및/또는 회로 기판(100)의 범프부(160)가 미세 피치를 갖는 경우, 열 압착 본딩 방식이 유리할 수 있다.For example, the connection part (310) can electrically connect the bump part (160) of the circuit board (100) and the terminal (325, 335) of the semiconductor element (320, 330) by a thermal compression bonding method. The thermal compression bonding method can reduce the volume of the connection part (310) and prevent short circuits between a plurality of connection parts. Therefore, when the terminal (325, 335) of the semiconductor element (320, 330) and/or the bump part (160) of the circuit board (100) have a fine pitch, the thermal compression bonding method can be advantageous.

반도체 패키지는 회로 기판(100)에 매립된 연결 부재(200)를 포함한다.The semiconductor package includes a connecting member (200) embedded in a circuit board (100).

일 실시 예에서의 연결 부재(200)는 브리지 다이(bridge die)일 수 있다. 예시적으로, 연결 부재(200)는 회로 기판(100) 상에 배치된 반도체 소자(320, 330)와 부분적으로 수직 방향으로 중첩된다. In one embodiment, the connecting member (200) may be a bridge die. For example, the connecting member (200) partially overlaps vertically with a semiconductor element (320, 330) disposed on a circuit board (100).

일 실시 예에서의 연결 부재(200)는 기판 내에 복수 개 구비될 수 있다. 이를 통해, 복수 개의 연결 부재는 회로 기판(100) 상에 구비되는 적어도 3개 이상의 반도체 소자들의 상호 통신이 가능하도록 할 수 있다. 예시적으로, 적어도 3개 이상의 반도체 소자들은 수직 방향으로 중첩된 연결 부재를 통해 전기적 신호를 서로 주고 받을 수 있다. In one embodiment, a plurality of connecting members (200) may be provided within the substrate. Through this, the plurality of connecting members may enable mutual communication between at least three or more semiconductor elements provided on the circuit board (100). For example, at least three or more semiconductor elements may exchange electrical signals with each other through vertically overlapping connecting members.

연결 부재(200)는 제1 반도체 소자(320)의 단자(325)의 일부와 제2 반도체 소자(330)의 단자(335)의 일부를 전기적으로 연결한다. A connecting member (200) electrically connects a portion of a terminal (325) of a first semiconductor element (320) and a portion of a terminal (335) of a second semiconductor element (330).

예시적으로, 기능적으로 반도체 소자가 분리된 칩렛(Chiplet) 단위, 또는 CPU와 GPU, GPU와 HBM 등의 서로 다른 기능을 갖는 복수의 반도체 소자(320, 330)가 회로 기판(100) 상에 실장될 수 있고, 연결 부재(200)는 이들 사이를 수평적으로 전기적으로 연결하는 기능을 할 수 있다. For example, a plurality of semiconductor devices (320, 330) having different functions, such as functionally separated chiplet units of semiconductor devices, or CPU and GPU, GPU and HBM, etc., may be mounted on a circuit board (100), and a connecting member (200) may have the function of horizontally electrically connecting them.

연결 부재(200)는 절연부(210), 금속층(220) 및 패드부(230)를 포함한다. 연결 부재(200)의 금속층(220)은 연결 부재(200)의 절연부(210)의 하면에 배치된다. 또한, 연결 부재(200)의 패드부(230)는 연결 부재(200)의 절연부(210)의 상면에 배치된다. 이때, 도면 상에서, 패드부(230)는 절연부(210)의 상면에 배치되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예시적으로, 패드부(230)는 절연부(210)의 상면 및 하면에 각각 배치될 수 있다. 예시적으로, 패드부(230)는 절연부(210)의 상면에 배치된 상부 패드 및 절연부(210)의 하면에 배치된 하부 패드를 포함할 수 있다. 이 경우, 금속층(220)은 절연부(210)의 하면에서 하부 패드가 배치된 영역을 회피하여 구비될 수 있다. 예시적으로, 금속층(220)은 하부 패드와 수직 방향으로 중첩된 복수의 관통 홀을 구비할 수 있고, 하부 패드는 금속층(220)의 관통 홀 내에 배치될 수 있다. The connecting member (200) includes an insulating member (210), a metal layer (220), and a pad member (230). The metal layer (220) of the connecting member (200) is disposed on the lower surface of the insulating member (210) of the connecting member (200). In addition, the pad member (230) of the connecting member (200) is disposed on the upper surface of the insulating member (210) of the connecting member (200). At this time, in the drawing, the pad member (230) is illustrated as being disposed on the upper surface of the insulating member (210), but is not limited thereto. For example, the pad member (230) may be disposed on the upper surface and the lower surface of the insulating member (210), respectively. For example, the pad member (230) may include an upper pad disposed on the upper surface of the insulating member (210) and a lower pad disposed on the lower surface of the insulating member (210). In this case, the metal layer (220) may be provided to avoid the area where the lower pad is arranged on the lower surface of the insulating portion (210). For example, the metal layer (220) may be provided with a plurality of through holes that overlap with the lower pad in the vertical direction, and the lower pad may be arranged within the through holes of the metal layer (220).

이때, 연결 부재(200)의 패드부(230)가 상부 패드 및 하부 패드를 포함하는 경우, 연결 부재(200) 및 연결 부재(200)와 전기적으로 연결된 반도체 소자에 안정적으로 전력 공급이 가능할 수 있다.At this time, when the pad portion (230) of the connecting member (200) includes an upper pad and a lower pad, power can be stably supplied to the connecting member (200) and the semiconductor element electrically connected to the connecting member (200).

특히, 서버 및/또는 HPC(High Performance Computer) 등에 적용되는 반도체 패키지의 전력 단자 및 통신 단자의 수가 많이 증가하고 있다. 이에 따라, 연결 부재(200)의 패드부(230)의 절연부(210)의 일면에만 구비될 경우, 전력 공급 라인의 개수의 부족 및/또는 전력 세기의 제한으로 인해 연결 부재(200) 및/또는 복수의 반도체 소자에 안정적인 전력 공급이 어려울 수 있고, 연결 부재(200) 및/또는 반도체 소자의 전력 부족으로 인해 반도체 패키지가 안정적으로 동작하지 않을 수 있다. In particular, the number of power terminals and communication terminals of semiconductor packages applied to servers and/or HPCs (High Performance Computers) is increasing significantly. Accordingly, when provided only on one side of the insulation portion (210) of the pad portion (230) of the connecting member (200), it may be difficult to stably supply power to the connecting member (200) and/or a plurality of semiconductor elements due to an insufficient number of power supply lines and/or a limitation of power intensity, and the semiconductor package may not operate stably due to a power shortage of the connecting member (200) and/or the semiconductor elements.

이때, 연결 부재(200)의 패드부(230)가 상부 패드 및 하부 패드를 포함하는 경우, 전력 공급 라인의 개수를 증가시킬 수 있거나 전력 세기를 증가시킬 수 있다. 따라서, 실시 예는 연결 부재(200) 및/또는 반도체 소자에 안정적인 전력 공급이 가능하도록 할 수 있고, 나아가 커패시터 기능의 디커플링을 통해 연결 부재(200) 및/또는 반도체 소자에 공급되는 전력의 강하를 방지할 수 있다.At this time, when the pad portion (230) of the connecting member (200) includes an upper pad and a lower pad, the number of power supply lines can be increased or the power intensity can be increased. Accordingly, the embodiment can enable a stable power supply to the connecting member (200) and/or the semiconductor element, and further, can prevent a drop in the power supplied to the connecting member (200) and/or the semiconductor element through decoupling of the capacitor function.

일 실시 예에서, 연결 부재(200)는 무기물 브리지일 수 있다. 예시적으로, 연결 부재(200)는 실리콘 브리지일 수 있다. 이때, 연결 부재(200)의 절연부(210)는 무기물일 수 있다. 예시적으로, 연결 부재(200)의 절연부(210)는 반도체 소자(320, 330)와 동일한 물질을 구비할 수 있다. 연결 부재(200)가 무기물 브리지일 경우, 연결 부재(200)는 절연부(210)를 관통하는 TSV(Through Silicon Via)를 구비할 수 있고, 이를 통해 절연부(210)의 상면 및 하면에 각각 배치된 상부 패드 및 하부 패드를 전기적으로 연결할 수 있다. 이때, 연결 부재(200)가 절연부(210), 절연부(210)를 관통하는 TSV, TSV를 통해 연결된 상부 패드 및 하부 패드를 포함한 패드부(230)를 구비하는 경우, 연결 부재(200)의 금속층(220)은 관통 홀을 구비할 수 있고, 패드부(230)의 하부 패드는 금속층(220)의 관통 홀 내에 배치될 수 있다. 이때, 금속층(220)의 관통 홀의 직경, 폭 및/또는 평면 면적은 하부 패드의 직경, 폭, 및/또는 평면 면적보다 클 수 있고, 이에 따라 금속층(220)과 하부 패드는 서로 물리적 및/또는 전기적으로 연결되지 않을 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 연결 부재(200)가 무기물 브리지일 경우, 연결 부재(200)는 절연부(210)를 관통하는 TSV를 구비하지 않을 수 있고, 연결 부재(200)의 패드부(230)는 연결 부재(200)의 절연부(210)의 상면에만 구비될 수 있다. 이때, 금속층(220)은 관통 홀을 구비하지 않을 수 있고, 절연부(210)의 하면에 전체적으로 구비될 수 있다.In one embodiment, the connecting member (200) may be an inorganic bridge. For example, the connecting member (200) may be a silicon bridge. In this case, the insulating portion (210) of the connecting member (200) may be an inorganic material. For example, the insulating portion (210) of the connecting member (200) may have the same material as the semiconductor elements (320, 330). When the connecting member (200) is an inorganic bridge, the connecting member (200) may have a TSV (Through Silicon Via) penetrating the insulating portion (210), through which the upper pad and the lower pad, respectively disposed on the upper and lower surfaces of the insulating portion (210), may be electrically connected. At this time, if the connecting member (200) has a pad portion (230) including an insulating portion (210), a TSV penetrating the insulating portion (210), and an upper pad and a lower pad connected through the TSV, the metal layer (220) of the connecting member (200) may have a through hole, and the lower pad of the pad portion (230) may be placed within the through hole of the metal layer (220). At this time, the diameter, width, and/or planar area of the through hole of the metal layer (220) may be larger than the diameter, width, and/or planar area of the lower pad, and accordingly, the metal layer (220) and the lower pad may not be physically and/or electrically connected to each other. However, the embodiment is not limited thereto, and when the connecting member (200) is an inorganic bridge, the connecting member (200) may not have a TSV penetrating the insulating member (210), and the pad portion (230) of the connecting member (200) may be provided only on the upper surface of the insulating member (210) of the connecting member (200). At this time, the metal layer (220) may not have a through hole, and may be provided entirely on the lower surface of the insulating member (210).

다른 실시 예에서, 연결 부재(200)는 유기 브리지이다. 예시적으로, 연결 부재(200)의 절연부(210)는 유기물을 포함할 수 있다. 연결 부재(200)는 무기물 브리지의 실리콘 기판을 유기물로 대체한 유기 기판의 절연부(210)를 포함할 수 있다. 이때, 절연부(210)은 광 경화성 수지와 같은 유기물을 포함할 수 있고, 또는 열경화성 수지와 같은 유기물을 포함할 수 있다. 연결 부재(200)가 유기 브리지일 경우, 절연부(210)의 상면 및 하면 각각에 구비된 패드부(230)의 상부 패드 및 하부 패드는 연결 부재(200)의 절연부(210)를 관통하는 관통 전극을 통해 서로 전기적으로 연결될 수 있다. 이때, 연결 부재(200)가 절연부(210), 절연부(210)를 관통하는 관통 전극, 관통 전극을 통해 연결된 상부 패드 및 하부 패드를 포함한 패드부(230)를 구비하는 경우, 연결 부재(200)의 금속층(220)은 관통 홀을 구비할 수 있고, 패드부(230)의 하부 패드는 금속층(220)의 관통 홀 내에 배치될 수 있다. 이때, 금속층(220)의 관통 홀의 직경, 폭 및/또는 평면 면적은 하부 패드의 직경, 폭, 및/또는 평면 면적보다 클 수 있고, 이에 따라 금속층(220)과 하부 패드는 서로 물리적 및/또는 전기적으로 연결되지 않을 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 연결 부재(200)의 패드부(230)는 절연부(210)의 상면에 구비된 상부 패드만을 포함할 수 있다. 이 경우, 금속층(220)은 관통 홀을 구비하지 않을 수 있고, 절연부(210)의 하면에 전체적으로 구비될 수 있다.In another embodiment, the connecting member (200) is an organic bridge. For example, the insulating portion (210) of the connecting member (200) may include an organic material. The connecting member (200) may include an insulating portion (210) of an organic substrate in which a silicon substrate of an inorganic bridge is replaced with an organic material. At this time, the insulating portion (210) may include an organic material such as a photocurable resin, or an organic material such as a thermocurable resin. When the connecting member (200) is an organic bridge, the upper pad and the lower pad of the pad portion (230) provided on the upper and lower surfaces of the insulating portion (210), respectively, may be electrically connected to each other through a through-electrode penetrating the insulating portion (210) of the connecting member (200). At this time, if the connecting member (200) has a pad portion (230) including an insulating portion (210), a through electrode penetrating the insulating portion (210), and an upper pad and a lower pad connected through the through electrode, the metal layer (220) of the connecting member (200) may have a through hole, and the lower pad of the pad portion (230) may be placed within the through hole of the metal layer (220). At this time, the diameter, width, and/or plane area of the through hole of the metal layer (220) may be larger than the diameter, width, and/or plane area of the lower pad, and thus, the metal layer (220) and the lower pad may not be physically and/or electrically connected to each other. However, the embodiment is not limited thereto, and the pad portion (230) of the connecting member (200) may include only an upper pad provided on the upper surface of the insulating portion (210). In this case, the metal layer (220) may not have a through hole and may be provided entirely on the lower surface of the insulating portion (210).

연결 부재(200)는 기판(100) 내에 수평 방향으로 이격되며 복수 개로 구비될 수 있다. 예시적으로, 서버나 HPC 등에 적용되는 반도체 패키지는 고전력 및/또는 다신호 특성이 요구된다. 또한, 서버나 HPC 등에 적용되는 반도체 패키지는 실장되는 반도체 소자의 개수가 다수 개일 수 있다. 이 경우, 기판(100) 내에는 수평 방향으로 이격되며 복수 개의 연결 부재들이 구비될 수 있다.The connecting member (200) may be provided in a plurality of horizontally spaced apart pieces within the substrate (100). For example, a semiconductor package applied to a server or an HPC requires high power and/or multi-signal characteristics. In addition, a semiconductor package applied to a server or an HPC may have a plurality of mounted semiconductor elements. In this case, a plurality of connecting members may be provided in the substrate (100) while being spaced apart horizontally.

연결 부재(200)는 패드부(230)를 포함한다. 연결 부재(200)의 패드부(230)는 회로 기판(100)의 전극부와 전기적으로 연결된다. 특히, 회로 기판(100)의 전극부는 배선 전극(140), 비아 전극(150) 및 범프부(160)를 포함한다. 이때, 배선 전극(140), 비아 전극(150) 및 범프부(160)는 위치에 따라 제1 전극부(170) 및 제2 전극부(175)로 구분할 수 있다. 제1 전극부(170) 및 제2 전극부(175)는 회로 기판(100)에서 연결 부재(200)와 수직 방향으로 중첩된 전극들을 의미한다. 이때, 제1 전극부(170)는 회로 기판(100)에서 연결 부재(200) 하에 배치된 전극들을 의미하고, 제2 전극부(175)는 회로 기판(100)에서 연결 부재(200) 상에 배치된 전극들을 의미한다. The connecting member (200) includes a pad portion (230). The pad portion (230) of the connecting member (200) is electrically connected to an electrode portion of the circuit board (100). In particular, the electrode portion of the circuit board (100) includes a wiring electrode (140), a via electrode (150), and a bump portion (160). At this time, the wiring electrode (140), the via electrode (150), and the bump portion (160) can be divided into a first electrode portion (170) and a second electrode portion (175) depending on the position. The first electrode portion (170) and the second electrode portion (175) refer to electrodes that overlap the connecting member (200) in a vertical direction on the circuit board (100). At this time, the first electrode part (170) means electrodes arranged under the connecting member (200) in the circuit board (100), and the second electrode part (175) means electrodes arranged on the connecting member (200) in the circuit board (100).

이때, 연결 부재(200)의 패드부(230)가 상부 패드만을 구비하는 경우, 연결 부재(200)의 패드부(230)의 상부 패드는 회로 기판(100)의 제2 전극부(175)와 전기적으로 연결된다. 또한, 연결 부재(200)의 패드부(230)가 상부 패드 및 하부 패드를 모두 구비하는 경우, 연결 부재(200)의 패드부(230)의 상부 패드는 제2 전극부(175)와 연결되고, 하부 패드는 제1 전극부(170)와 연결될 수 있다.At this time, if the pad portion (230) of the connecting member (200) has only an upper pad, the upper pad of the pad portion (230) of the connecting member (200) is electrically connected to the second electrode portion (175) of the circuit board (100). In addition, if the pad portion (230) of the connecting member (200) has both an upper pad and a lower pad, the upper pad of the pad portion (230) of the connecting member (200) can be connected to the second electrode portion (175), and the lower pad can be connected to the first electrode portion (170).

회로 기판(100)의 제2 전극부(175)는 회로 기판(100)에서 연결 부재(200)의 패드부(230)와 반도체 소자(320, 330)의 단자(325, 335) 사이에 구비된다. 이에 따라, 연결 부재(200)의 패드부(230)는 제2 전극부(175) 및 접속부(310)를 통해 반도체 소자(320, 330)의 단자(325, 335)와 전기적으로 연결된다. 따라서, 연결 부재(200)는 반도체 소자(320, 330)의 단자(325, 335) 사이를 수평적으로 전기적으로 연결할 수 있다.The second electrode portion (175) of the circuit board (100) is provided between the pad portion (230) of the connecting member (200) and the terminal (325, 335) of the semiconductor element (320, 330) in the circuit board (100). Accordingly, the pad portion (230) of the connecting member (200) is electrically connected to the terminal (325, 335) of the semiconductor element (320, 330) through the second electrode portion (175) and the connecting portion (310). Accordingly, the connecting member (200) can horizontally electrically connect between the terminals (325, 335) of the semiconductor element (320, 330).

연결 부재(200)는 금속층(220)을 구비한다. 금속층(220)은 연결 부재(200)의 하면에 구비된다. 예시적으로, 금속층(220)은 연결 부재(200)의 절연부(210)의 하면에 구비된다. 금속층(220)은 코팅, 증착, 및 도금 방식 중 적어도 하나의 방식을 통해 연결 부재(200)의 하면에 구비될 수 있으나, 이에 한정되는 것은 아니다. The connecting member (200) has a metal layer (220). The metal layer (220) is provided on the lower surface of the connecting member (200). For example, the metal layer (220) is provided on the lower surface of the insulating portion (210) of the connecting member (200). The metal layer (220) may be provided on the lower surface of the connecting member (200) through at least one of coating, deposition, and plating methods, but is not limited thereto.

금속층(220)은 연결 부재(200)의 하면에 구비될 수 있고, 이를 통해 회로 기판(100)의 절연층(110)과 연결 부재(200) 사이의 밀착력을 향상시키는 기능을 할 수 있다. 예시적으로, 연결 부재(200)는 회로 기판(100)의 절연층(110)의 절연 물질과 다른 절연물질을 포함할 수 있다. 이때, 연결 부재(200)의 열팽창계수는 회로 기판(100)의 절연층(110)의 열팽창계수와 다를 수 있다. 이에 따라, 연결 부재(200)의 열팽창계수와 회로 기판(100)의 열팽창계수의 차이로 인해 연결 부재(200)가 특정 방향으로 크게 휘어질 수 있다. 이때, 연결 부재(200)의 금속층(220)은 연결 부재(200)의 강성을 향상시킬 수 있고, 이를 통해 연결 부재(200)가 특정 방향으로 크게 휘어지는 것을 방지할 수 있다.The metal layer (220) may be provided on the lower surface of the connecting member (200), and thereby may function to improve the adhesion between the insulating layer (110) of the circuit board (100) and the connecting member (200). For example, the connecting member (200) may include an insulating material different from the insulating material of the insulating layer (110) of the circuit board (100). At this time, the thermal expansion coefficient of the connecting member (200) may be different from the thermal expansion coefficient of the insulating layer (110) of the circuit board (100). Accordingly, the connecting member (200) may be greatly bent in a specific direction due to the difference between the thermal expansion coefficient of the connecting member (200) and the thermal expansion coefficient of the circuit board (100). At this time, the metal layer (220) of the connecting member (200) may improve the rigidity of the connecting member (200), and thereby prevent the connecting member (200) from being greatly bent in a specific direction.

또한, 금속층(220)은 연결 부재(200)가 회로 기판(100) 내에 안정적으로 고정 및/또는 부착되도록 할 수 있고, 이를 통해 연결 부재(200)가 회로 기판(100) 내에서 이동 또는 틸트되는 것을 방지할 수 있다.Additionally, the metal layer (220) can allow the connecting member (200) to be stably fixed and/or attached within the circuit board (100), thereby preventing the connecting member (200) from moving or tilting within the circuit board (100).

예시적으로, 반도체 패키지의 제조 공정 및/또는 반도체 패키지의 동작 중에 열에 의해 반도체 패키지의 팽창 및/또는 수축이 발생할 수 있다. 이때, 금속층(220)은 연결 부재(200)와 회로 기판(100) 사이의 밀착력을 향상시킬 수 있고, 이에 따라 열에 의한 반도체 패키지의 팽창 및/또는 수축 등의 히트 사이클로부터 반도체 패키지의 신뢰성을 개선할 수 있다. 예시적으로, 팽창 및/또는 수축 등의 히트 사이클에 의한 응력이 연결 부재(200)에 인가될 수 있고, 이에 의해 회로 기판(100) 내에서 연결 부재(200)의 위치가 틀어지는 등의 신뢰성 문제가 발생할 수 있다. 이때, 반도체 패키지의 제조 공정 중에 연결 부재(200)의 위치가 틀어지는 경우, 연결 부재(200)의 패드부(230)와 회로 기판(100)의 제2 전극부(175)의 수직 방향으로의 정합도가 저하될 수 있고, 이로 인해 제품 수율이 저하되는 등의 문제가 발생할 수 있다. 또한, 반도체 패키지의 동작 중에 연결 부재(200)의 위치가 틀어지는 경우, 연결 부재(200)를 통한 복수의 반도체 소자 사이의 통신 특성이 저하될 수 있고, 이로 인해 반도체 소자가 안정적으로 동작하지 못할 수 있다.For example, during the manufacturing process of the semiconductor package and/or during the operation of the semiconductor package, expansion and/or contraction of the semiconductor package may occur due to heat. At this time, the metal layer (220) may improve the adhesion between the connecting member (200) and the circuit board (100), and thus improve the reliability of the semiconductor package from heat cycles such as expansion and/or contraction of the semiconductor package due to heat. For example, stress due to the heat cycle such as expansion and/or contraction may be applied to the connecting member (200), and thus reliability problems such as misalignment of the connecting member (200) within the circuit board (100) may occur. At this time, if the position of the connecting member (200) is misaligned during the manufacturing process of the semiconductor package, the vertical alignment between the pad portion (230) of the connecting member (200) and the second electrode portion (175) of the circuit board (100) may deteriorate, and thus problems such as a decrease in product yield may occur. In addition, if the position of the connecting member (200) is misaligned during operation of the semiconductor package, communication characteristics between a plurality of semiconductor elements through the connecting member (200) may deteriorate, and as a result, the semiconductor elements may not operate stably.

실시 예에 따른 연결 부재(200)는 금속층(220)을 구비할 수 있고, 금속층(220)을 이용하여 연결 부재(200)의 강성을 증가시키면서 연결 부재(200)와 회로 기판(100) 사이의 밀착력을 향상시킬 수 있다. 따라서, 실시 예는 팽창 및/또는 수축 등의 히트 사이클에 의해 연결 부재(200)가 틸트되는 것을 방지할 수 있고, 이를 통해 연결 부재(200)가 회로 기판(100) 내의 지정된 위치에 안정적으로 고정 및/또는 부착되도록 할 수 있다. 따라서, 실시 예는 제품 수율을 개선할 수 있고, 연결 부재(200)를 통해 복수의 반도체 소자가 안정적으로 통신하도록 할 수 있다.The connecting member (200) according to the embodiment may have a metal layer (220), and by using the metal layer (220), the rigidity of the connecting member (200) may be increased while improving the adhesion between the connecting member (200) and the circuit board (100). Therefore, the embodiment may prevent the connecting member (200) from being tilted due to a heat cycle such as expansion and/or contraction, thereby allowing the connecting member (200) to be stably fixed and/or attached to a designated position within the circuit board (100). Therefore, the embodiment may improve the product yield, and may allow a plurality of semiconductor elements to stably communicate through the connecting member (200).

예시적으로, 연결 부재(200)는 회로 기판(100) 내에 구비된 접착 부재(180) 상에 부착될 수 있다. 이때, 연결 부재(200)가 금속층(220)을 구비하지 않는 경우, 접착 부재(180)는 연결 부재(200)의 절연부(210)와 직접 접촉할 수 있다. 이때, 접착 부재(180)와 연결 부재(200)의 절연부(210)가 직접 접촉하는 경우, 밀착력 저하 문제가 발생할 수 있고, 이에 따라 접착 부재(180) 상에 연결 부재(200)가 안정적으로 배치되지 못할 수 있다. 또는, 접착 부재(180)와 연결 부재(200) 사이의 들뜸이 발생할 수 있고, 이에 따라 연결 부재(200)가 접착 부재(180)로부터 박리되는 문제가 발생할 수 있다.For example, the connecting member (200) may be attached on an adhesive member (180) provided in the circuit board (100). At this time, if the connecting member (200) does not have a metal layer (220), the adhesive member (180) may be in direct contact with the insulating portion (210) of the connecting member (200). At this time, if the adhesive member (180) and the insulating portion (210) of the connecting member (200) are in direct contact, a problem of reduced adhesion may occur, and thus, the connecting member (200) may not be stably placed on the adhesive member (180). Alternatively, a lifting between the adhesive member (180) and the connecting member (200) may occur, and thus, a problem of the connecting member (200) being peeled off from the adhesive member (180) may occur.

즉, 접착 부재(180)와 금속층(220) 간의 밀착력은 접착 부재(180)와 연결 부재(200)의 절연부(210) 간의 밀착력보다 높으며, 이에 따라 접착 부재(180) 상에 연결 부재(200)가 강건하게 부착되도록 할 수 있다. 따라서, 실시 예는 연결 부재(200)가 접착 부재(180)로부터 박리되는 문제를 해결할 수 있고, 반도체 패키지의 제조 공정 및/또는 반도체 패키지의 동작 중에 연결 부재(200)의 위치가 틀어지는 문제를 해결할 수 있다. 따라서, 실시 예는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.That is, the adhesion between the adhesive member (180) and the metal layer (220) is higher than the adhesion between the adhesive member (180) and the insulating portion (210) of the connecting member (200), and thus, the connecting member (200) can be firmly attached to the adhesive member (180). Therefore, the embodiment can solve the problem of the connecting member (200) being peeled off from the adhesive member (180), and can solve the problem of the position of the connecting member (200) being misaligned during the manufacturing process of the semiconductor package and/or the operation of the semiconductor package. Therefore, the embodiment can improve the physical reliability and/or the electrical reliability of the semiconductor package.

또한, 연결 부재(200)에 금속층(220)이 구비되지 않는 경우, 접착 부재(180) 상에 연결 부재(200)를 부착하는 공정에서, 연결 부재(200)의 전체 영역에 균일한 압력이 제공되지 못할 수 있고, 이에 따라 연결 부재(200)의 평탄도가 저하될 수 있다. 예시적으로, 연결 부재(200)에 금속층(220)이 구비되지 않으면, 연결 부재(200)를 부착하는 공정에서 가해지는 압력에 의해 연결 부재(200)의 손상이 발생할 수 있다. 따라서, 연결 부재(200)에 금속층(220)이 구비되지 않으면, 연결 부재(200)가 손상되지 않는 조건에서 압력의 세기를 감소해야 하고, 이에 의해 연결 부재(200)의 전체 영역에 균일한 압력이 제공되지 못하여 평탄도가 저하될 수 있다. 또한, 연결 부재(200)의 평탄도가 저하되는 경우, 연결 부재(200)의 복수의 패드부(230)의 높이 편차(예시적으로, 복수의 상부 패드의 상면의 높이 편차)가 발생할 수 있다. 또한, 연결 부재(200)의 패드부(230)의 높이 편차가 발생할 경우, 연결 부재(200) 상에 구비되는 회로 기판(100)의 전극부들의 높이 편차가 발생할 수 있다. 따라서, 회로 기판(100) 상에 반도체 소자가 안정적으로 배치되지 못할 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하지 못할 수 있다.In addition, if the metal layer (220) is not provided on the connecting member (200), in the process of attaching the connecting member (200) on the adhesive member (180), uniform pressure may not be provided to the entire area of the connecting member (200), and thus the flatness of the connecting member (200) may deteriorate. For example, if the metal layer (220) is not provided on the connecting member (200), the connecting member (200) may be damaged by the pressure applied in the process of attaching the connecting member (200). Therefore, if the metal layer (220) is not provided on the connecting member (200), the strength of the pressure must be reduced under the condition that the connecting member (200) is not damaged, and thus, uniform pressure may not be provided to the entire area of the connecting member (200), and thus the flatness may deteriorate. In addition, when the flatness of the connecting member (200) is reduced, a height deviation of the plurality of pad portions (230) of the connecting member (200) (for example, a height deviation of the upper surface of the plurality of upper pads) may occur. In addition, when a height deviation of the pad portions (230) of the connecting member (200) occurs, a height deviation of the electrode portions of the circuit board (100) provided on the connecting member (200) may occur. Accordingly, the semiconductor element may not be stably placed on the circuit board (100), and thus, the semiconductor element may not operate stably.

따라서, 실시 예에 따른 연결 부재(200)은 금속층(220)을 구비하고, 이를 통해 연결 부재(200)의 평탄도를 향상시킬 수 있다. 예시적으로, 연결 부재(200)에 금속층(220)이 구비되는 경우, 연결 부재(200)의 부착 공정에서 가해지는 압력의 세기를 증가시킬 수 있고, 이에 따라 연결 부재(200)의 전체 영역에 균일한 압력이 제공되도록 할 수 있다. 이를 통해, 실시 예는 연결 부재(200)의 평탄도를 향상시킬 수 있고, 이에 따라 연결 부재(200)에 구비된 복수의 패드부(230)가 균일한 높이를 가지도록 할 수 있다. 따라서, 실시 예는 연결 부재(200) 상에 구비되는 제2 전극부(175)들의 높이 편차를 최소화할 수 있다. 나아가, 실시 예는 회로 기판(100) 상에 반도체 소자가 안정적으로 배치되도록 할 수 있고, 이에 따라 반도체 소자가 안정적으로 동작하도록 할 수 있다. 따라서, 실시 예는 반도체 패키지의 동작 신뢰성을 향상시킬 수 있고, 나아가 서버 등의 제품의 동작 신뢰성을 향상시킬 수 있다.Accordingly, the connecting member (200) according to the embodiment has a metal layer (220), and through this, the flatness of the connecting member (200) can be improved. For example, when the metal layer (220) is provided on the connecting member (200), the strength of the pressure applied during the attachment process of the connecting member (200) can be increased, and thus, a uniform pressure can be provided to the entire area of the connecting member (200). Through this, the embodiment can improve the flatness of the connecting member (200), and thus, the plurality of pad portions (230) provided on the connecting member (200) can have a uniform height. Therefore, the embodiment can minimize the height deviation of the second electrode portions (175) provided on the connecting member (200). Furthermore, the embodiment can enable a semiconductor element to be stably placed on a circuit board (100), and thus, the semiconductor element can operate stably. Therefore, the embodiment can improve the operational reliability of a semiconductor package, and further improve the operational reliability of products such as servers.

또한, 실시 예는 회로 기판(100)의 제1 전극부(170)와 연결 부재(200)의 금속층(220)이 서로 연결되도록 할 수 있다. 이를 통해, 실시 예는 연결 부재(200)의 금속층(220)을 이용하여 반도체 소자(320, 330) 및/또는 연결 부재(200)에서 발생한 열이 회로 기판(100)의 하부 및/또는 측부로 방출되도록 한다. 예시적으로, 회로 기판(100)에 구비된 제1 전극부(170)는 연결 부재(200) 하에 배치되고, 연결 부재(200)의 금속층(220)와 연결된다. 이때, 제1 전극부(170)는 연결 부재(200)의 금속층(220)와 연결되고 이에 따라 연결 부재(200) 및/또는 반도체 소자(320, 330)에서 발생한 열을 회로 기판(100)의 측부 및/또는 하부로 방출하는 방열 전극으로 기능할 수 있다. 이를 통해, 실시 예는 반도체 패키지의 방열 특성을 향상시킬 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다. In addition, the embodiment can enable the first electrode portion (170) of the circuit board (100) and the metal layer (220) of the connecting member (200) to be connected to each other. Through this, the embodiment enables heat generated in the semiconductor element (320, 330) and/or the connecting member (200) to be released to the lower part and/or the side of the circuit board (100) by using the metal layer (220) of the connecting member (200). For example, the first electrode portion (170) provided on the circuit board (100) is arranged under the connecting member (200) and is connected to the metal layer (220) of the connecting member (200). At this time, the first electrode portion (170) is connected to the metal layer (220) of the connecting member (200), and thus can function as a heat dissipation electrode that releases heat generated from the connecting member (200) and/or the semiconductor element (320, 330) to the side and/or bottom of the circuit board (100). Through this, the embodiment can improve the heat dissipation characteristics of the semiconductor package, and thereby enable the semiconductor package to operate more stably.

또한, 연결 부재(200)의 금속층(220)의 하면에는 요철(220S)이 구비될 수 있다. 예시적으로, 연결 부재(200)의 금속층(220)의 하면에는 일정 수준 이상의 표면 거칠기가 부여될 수 있다. 실시 예는 연결 부재(200)의 금속층(220)의 하면에 요철(220S)이 구비되도록 할 수 있고, 이를 통해 연결 부재(200)의 금속층(220)과 접착 부재(180) 사이의 밀착력을 더욱 향상시킬 수 있다.In addition, the lower surface of the metal layer (220) of the connecting member (200) may be provided with unevenness (220S). For example, the lower surface of the metal layer (220) of the connecting member (200) may be provided with a surface roughness of a certain level or higher. In an embodiment, the unevenness (220S) may be provided on the lower surface of the metal layer (220) of the connecting member (200), and through this, the adhesion between the metal layer (220) of the connecting member (200) and the adhesive member (180) may be further improved.

이때, 연결 부재(200)의 금속층(220)은 연결 부재(200)의 패드부(230)와 전기적으로 연결되지 않을 수 있다. 예시적으로, 연결 부재(200)의 금속층(220)은 연결 부재(200)의 패드부(230)와 절연될 수 있다. 따라서, 실시 예는 연결 부재(200)를 통한 복수의 반도체 소자의 전기적 연결 신뢰성에 영향을 주지 않으면서, 연결 부재(200)의 금속층(220)을 이용하여 반도체 패키지의 전기적 신뢰성 및/또는 물리적 신뢰성을 향상시킬 수 있다. 연결 부재(200)의 상세 층 구조 및 이의 다양한 실시 예에 대해서는 하기에서 더욱 상세히 설명한다. At this time, the metal layer (220) of the connecting member (200) may not be electrically connected to the pad portion (230) of the connecting member (200). For example, the metal layer (220) of the connecting member (200) may be insulated from the pad portion (230) of the connecting member (200). Therefore, the embodiment can improve the electrical reliability and/or physical reliability of the semiconductor package by using the metal layer (220) of the connecting member (200) without affecting the electrical connection reliability of a plurality of semiconductor elements through the connecting member (200). The detailed layer structure of the connecting member (200) and various embodiments thereof will be described in more detail below.

회로 기판(100)은 절연층(110)을 포함한다. 예시적으로, 회로 기판(100)은 연결 부재(200)를 매립하는 절연층(110)을 포함한다.The circuit board (100) includes an insulating layer (110). For example, the circuit board (100) includes an insulating layer (110) that embeds a connecting member (200).

절연층(110)은 우수한 가공성, 기판의 슬림화가 가능하고, 회로 기판에 구비된 배선 전극(140) 및/또는 비아 전극(150)의 미세화가 가능한 강화 부재를 포함하지 않는 유기 물질을 포함할 수 있다. 예를 들어, 회로 기판의 절연층(110)은 예시적으로 아지노모토사에서 출시되는 제품인 ABF(Ajinomoto Build-up Film)을 이용할 수 있고, FR-4, BT(Bismaleimide Triazine) 및 PID(Photo Image-able Dielectric resin) 등이 사용될 수 있다. The insulating layer (110) may include an organic material that does not include a reinforcing member that enables excellent processability, slimming of the substrate, and miniaturization of the wiring electrode (140) and/or via electrode (150) provided on the circuit board. For example, the insulating layer (110) of the circuit board may use ABF (Ajinomoto Build-up Film), a product released by Ajinomoto Co., Ltd., as an example, and FR-4, BT (Bismaleimide Triazine), and PID (Photo Image-able Dielectric resin), etc. may be used.

절연층(110)은 복수의 층이 적층된 형태로 구비될 수 있다. 예시적으로, 도 1에 도시된 바와 같이, 절연층(110)은 제1 내지 제5층(111, 112, 113, 114, 115)을 구비할 수 있으나, 이에 한정되는 것은 아니다.The insulating layer (110) may be provided in a form in which multiple layers are laminated. For example, as shown in FIG. 1, the insulating layer (110) may be provided with first to fifth layers (111, 112, 113, 114, 115), but is not limited thereto.

일 실시 예에서, 절연층(110)의 복수의 층은 서로 동일한 절연물질로 구비될 수 있으나, 이에 한정되지 않고 절연층(110)의 복수의 층 중 적어도 한 층 이상은 적어도 다른 층과 다른 절연 물질을 구비할 수 있다.In one embodiment, the plurality of layers of the insulating layer (110) may be provided with the same insulating material, but is not limited thereto, and at least one layer among the plurality of layers of the insulating layer (110) may be provided with an insulating material different from at least the other layers.

상술한 절연층(110)의 적층 구조를 통해 실시 예의 회로 기판은 반도체 소자(320, 330)와 패키지 기판 및/또는 메인 보드 사이를 전기적으로 연결할 수 있다. Through the laminated structure of the insulating layer (110) described above, the circuit board of the embodiment can electrically connect between the semiconductor element (320, 330) and the package substrate and/or the main board.

일 실시 예의 절연층(110)의 복수의 층 중 적어도 하나의 층은 강화 부재를 포함할 수 있다. 일 실시 예에서의 강화 부재는 유리 섬유를 의미할 수 있다. 다른 실시 예에서, 강화 부재는 GCP(Glass Core Primer)를 의미할 수 있다. 강화 부재가 유리 섬유를 의미하는 경우, 절연층(110)의 복수의 층 중 적어도 하나의 층은 코어층으로 구비되며, 이에 따라 회로 기판은 코어 기판으로 제공된다. At least one layer of the plurality of layers of the insulating layer (110) of one embodiment may include a reinforcing member. The reinforcing member in one embodiment may mean glass fiber. In another embodiment, the reinforcing member may mean GCP (Glass Core Primer). When the reinforcing member means glass fiber, at least one layer of the plurality of layers of the insulating layer (110) is provided as a core layer, and thus the circuit board is provided as a core board.

또한, 절연층(110)의 복수의 층 중 적어도 하나의 층이 강화 부재를 포함하는 것에 의해 회로 기판의 강성을 향상시킬 수 있다. 예를 들어, 강화 부재는 회로 기판 및 반도체 패키지가 특정 방향으로 크게 휘어지는 것을 방지하는 기능을 할 수 있다. 따라서, 회로 기판의 제조 공정 중에 절연층(110)이 휘어지는 것을 방지할 수 있고, 이를 통해 배선 전극(140) 및 비아 전극(150)의 위치 정확도를 향상시킬 수 있고, 나아가 이들 사이의 정합도를 향상시킬 수 있다. 또한, 회로 기판의 강성이 확보됨에 따라 회로 기판 상에 반도체 소자(320, 330)가 결합되도록 할 수 있고, 반도체 소자(320, 330)가 안정적으로 동작하도록 할 수 있다. 나아가, 실시 예의 반도체 패키지가 적용되는 서버 등의 전자 제품이 안정적으로 동작하도록 할 수 있고, 이에 따른 제품 신뢰성을 향상시킬 수 있다.In addition, the rigidity of the circuit board can be improved by including a reinforcing member among at least one of the multiple layers of the insulating layer (110). For example, the reinforcing member can have a function of preventing the circuit board and the semiconductor package from being greatly bent in a specific direction. Therefore, the insulating layer (110) can be prevented from being bent during the manufacturing process of the circuit board, and thereby the positional accuracy of the wiring electrode (140) and the via electrode (150) can be improved, and further the alignment between them can be improved. In addition, as the rigidity of the circuit board is secured, the semiconductor elements (320, 330) can be coupled onto the circuit board, and the semiconductor elements (320, 330) can be operated stably. Furthermore, electronic products such as servers to which the semiconductor package of the embodiment is applied can be operated stably, and thus product reliability can be improved.

예시적으로, 절연층(110)은 제1 내지 제5층(111, 112, 113, 114, 115)으로 구비되고, 제1 내지 제5층(111, 112, 113, 114, 115) 중 제1층(111)은 강화 부재를 포함하는 코어층일 수 있다. 이때, 제1층(111)을 제외한 제2 내지 제5층(112, 113, 114, 115)에는 강화 부재가 구비되지 않을 수 있다.For example, the insulating layer (110) is provided with first to fifth layers (111, 112, 113, 114, 115), and among the first to fifth layers (111, 112, 113, 114, 115), the first layer (111) may be a core layer including a reinforcing member. In this case, the second to fifth layers (112, 113, 114, 115) excluding the first layer (111) may not be provided with a reinforcing member.

또한, 절연층(110)의 복수의 층 중 적어도 하나의 층이 강화 부재를 포함하는 경우, 강화 부재를 포함하는 절연층(110)의 제1층(111)에는 충진부(111a)가 구비된다. 충진부(111a)는 강화 부재를 포함하는 절연층(110)의 제1층(111)을 관통한다. 충진부(111a)는 홀 플러깅 잉크로 구비될 수 있으나, 이에 한정되는 것은 아니다. 충진부(111a)는 강화 부재를 포함하는 절연층(110)의 제1층(111a)을 관통하는 비아 전극(151)으로 둘러싸이며 구비된다. In addition, when at least one layer among the multiple layers of the insulating layer (110) includes a reinforcing member, a filling portion (111a) is provided in the first layer (111) of the insulating layer (110) including the reinforcing member. The filling portion (111a) penetrates the first layer (111) of the insulating layer (110) including the reinforcing member. The filling portion (111a) may be provided with hole plugging ink, but is not limited thereto. The filling portion (111a) is provided and surrounded by a via electrode (151) penetrating the first layer (111a) of the insulating layer (110) including the reinforcing member.

즉, 절연층(110)의 제1층(111)이 두꺼울 경우, 제1층(111)을 관통하는 비아 전극(151)이 제1층(111)의 관통 홀을 조밀하게 채우지 못하는 문제가 발생할 수 있다. 따라서, 비아 전극(151)의 상면 또는 하면이 평탄하게 도금되지 못하는 문제가 있을 수 있고, 비아 전극(151)의 내부에 보이드가 발생할 수 있다. 따라서, 충진부(111a)의 배치는 비아 전극(151)에 의해 강화 부재를 포함하는 제1층(111)의 관통 홀이 전체적으로 충진되지 못함에 따라 발생할 수 있는 전기적 신뢰성 문제 및/또는 기계적 신뢰성 문제를 해결할 수 있다.That is, when the first layer (111) of the insulating layer (110) is thick, a problem may occur in which the via electrode (151) penetrating the first layer (111) does not densely fill the through hole of the first layer (111). Accordingly, a problem may occur in which the upper or lower surface of the via electrode (151) is not plated flatly, and a void may occur inside the via electrode (151). Accordingly, the arrangement of the filling portion (111a) can solve electrical reliability problems and/or mechanical reliability problems that may occur due to the through hole of the first layer (111) including the reinforcing member not being entirely filled by the via electrode (151).

절연층(110)의 제1 내지 제5층(111, 112, 113, 114, 115) 중 적어도 하나의 층은 캐비티(C)를 구비한다. 예시적으로, 캐비티(C)는 절연층(110)의 제1 내지 제5층(111, 112, 113, 114, 115) 중 적어도 하나의 층을 관통 할 수 있다. 또한, 캐비티(C)는 제1 내지 제5층(111, 112, 113, 114, 115) 중 적어도 하나의 층으로 매립될 수 있다. 예시적으로, 제1 실시 예에서의 캐비티(C)는 절연층(110)의 제2층(112)을 관통하며 구비될 수 있다. 이때, 절연층(110)의 제2층(112)에 구비된 캐비티(C)에는 연결 부재(200)가 배치될 수 있다. 또한, 절연층(110)의 제3층(113)은 캐비티(C)를 채우며 구비되고, 이에 따라 연결 부재(200)의 측부를 둘러싸며 구비될 수 있다. At least one of the first to fifth layers (111, 112, 113, 114, 115) of the insulating layer (110) has a cavity (C). For example, the cavity (C) may penetrate at least one of the first to fifth layers (111, 112, 113, 114, 115) of the insulating layer (110). In addition, the cavity (C) may be filled with at least one of the first to fifth layers (111, 112, 113, 114, 115). For example, the cavity (C) in the first embodiment may be provided to penetrate the second layer (112) of the insulating layer (110). At this time, a connecting member (200) may be placed in a cavity (C) provided in the second layer (112) of the insulating layer (110). In addition, a third layer (113) of the insulating layer (110) may be provided to fill the cavity (C), and thus may be provided to surround the side of the connecting member (200).

회로 기판(100)은 절연층(110) 상에 배치된 제1 보호층(120)을 포함한다. 또한, 회로 기판(100)은 절연층(110) 하에 배치된 제2 보호층(130)을 포함한다. 예시적으로, 제1 보호층(120)은 절연층(110)의 복수의 층 중 최상측에 배치된 제3층(113) 상에 배치될 수 있다. 예시적으로, 제2 보호층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 제5층(115) 하에 배치될 수 있다.The circuit board (100) includes a first protective layer (120) disposed on an insulating layer (110). In addition, the circuit board (100) includes a second protective layer (130) disposed under the insulating layer (110). For example, the first protective layer (120) may be disposed on a third layer (113) disposed on the uppermost side among the plurality of layers of the insulating layer (110). For example, the second protective layer (130) may be disposed under a fifth layer (115) disposed on the lowermost side among the plurality of layers of the insulating layer (110).

제1 보호층(120) 및 제2 보호층(130)은 솔더와 젖음성이 좋지 않기 때문에 회로 기판(100)의 전극부 상에 배치된 솔더가 서로 접촉되는 전기적 단락 문제로부터 회로 기판(100)을 보호할 수 있고, 회로 기판(100)의 제조 공정 중에 노출될 수 있는 외부의 수분이나 파티클 등의 오염 물질로부터 절연층(110)을 보호할 수 있다.Since the first protective layer (120) and the second protective layer (130) do not have good wettability with solder, they can protect the circuit board (100) from an electrical short circuit problem caused by contact between solders placed on the electrode portions of the circuit board (100), and can protect the insulating layer (110) from external contaminants such as moisture or particles that may be exposed during the manufacturing process of the circuit board (100).

제1 보호층(120) 및 제2 보호층(130) 각각은 적어도 하나의 관통 홀을 구비할 수 있다. 예시적으로, 제1 보호층(120)은 범프부(160)와 수직 방향으로 중첩되는 관통 홀을 구비할 수 있다. 또한, 제2 보호층(130)은 배선 전극(140) 중에서 최하측에 배치된 배선 전극과 수직 방향으로 중첩되는 관통 홀을 구비할 수 있다. Each of the first protective layer (120) and the second protective layer (130) may have at least one through hole. For example, the first protective layer (120) may have a through hole that vertically overlaps with the bump portion (160). In addition, the second protective layer (130) may have a through hole that vertically overlaps with the wiring electrode positioned at the lowest side among the wiring electrodes (140).

제1 보호층(120) 및 제2 보호층(130)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 제1 보호층(120) 및 제2 보호층(130)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(120) 및 제2 보호층(130)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 제1 보호층(120) 및 제2 보호층(130)은 포토 솔더 레지스트층, 커버-레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.The first protective layer (120) and the second protective layer (130) may be solder resist layers including organic polymer materials. For example, the first protective layer (120) and the second protective layer (130) may include an epoxy acrylate series resin. In detail, the first protective layer (120) and the second protective layer (130) may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic series monomer, and the like. However, the embodiment is not limited thereto, and the first protective layer (120) and the second protective layer (130) may of course be any one of a photo solder resist layer, a cover-lay, and a polymer material.

회로 기판(100)은 전극부를 구비한다. 전극부(100)는 위치 및 기능에 따라 배선 전극(140), 비아 전극(150) 및 범프부(160)를 포함한다.The circuit board (100) has an electrode portion. The electrode portion (100) includes a wiring electrode (140), a via electrode (150), and a bump portion (160) depending on the location and function.

배선 전극(140)은 절연층(110)의 복수의 층 사이 각각에 수평적으로 배치될 수 있고, 비아 전극(150)은 절연층(110)의 복수의 층 각각을 관통하며 수직적으로 배치될 수 있다. 범프부(160)는 배선 전극(140) 중에서 최상측에 배치된 배선 전극 상에 구비될 수 있다. 범프부(160)는 제1 보호층(120)을 관통할 수 있다. The wiring electrode (140) may be horizontally arranged between each of the plurality of layers of the insulating layer (110), and the via electrode (150) may be vertically arranged while penetrating each of the plurality of layers of the insulating layer (110). The bump portion (160) may be provided on the wiring electrode arranged at the uppermost side among the wiring electrodes (140). The bump portion (160) may penetrate the first protective layer (120).

배선 전극(140)은 전극 패턴(141)을 포함할 수 있다. 전극 패턴(141)은 절연층(110)의 각 표면에 구비된 배선 전극(140) 중에서 연결 부재(200)와 수직 방향으로 중첩되면서 연결 부재(200)의 금속층(220)에 가장 인접하게 배치된 전극을 의미할 수 있다. 예시적으로, 전극 패턴(141)은 배선 전극(140) 중에서 접착 부재(180)와 접촉하는 전극을 의미할 수 있다. 예시적으로, 전극 패턴(141)은 접착 부재(180)를 사이에 두고 연결 부재(200)의 금속층(220)과 마주보는 전극을 의미할 수 있다. 전극 패턴(141)은 연결 부재(200)와 수직 방향으로 중첩될 수 있다. 예시적으로, 금속층(220)은 절연층(110)에 구비된 캐비티(C)의 바닥면에 배치될 수 있다. 전극 패턴(141)은 접착 부재(180)를 사이에 두고 연결 부재(200)의 금속층(220)과 연결될 수 있다. 예시적으로, 전극 패턴(141)은 접착 부재(180)를 통해 연결 부재(200)의 금속층(220)과 연결될 수 있다.The wiring electrode (140) may include an electrode pattern (141). The electrode pattern (141) may mean an electrode among the wiring electrodes (140) provided on each surface of the insulating layer (110) that is arranged closest to the metal layer (220) of the connecting member (200) while vertically overlapping with the connecting member (200). For example, the electrode pattern (141) may mean an electrode among the wiring electrodes (140) that contacts the adhesive member (180). For example, the electrode pattern (141) may mean an electrode that faces the metal layer (220) of the connecting member (200) with the adhesive member (180) interposed therebetween. The electrode pattern (141) may vertically overlap with the connecting member (200). For example, the metal layer (220) may be arranged on the bottom surface of the cavity (C) provided in the insulating layer (110). The electrode pattern (141) can be connected to the metal layer (220) of the connecting member (200) with the adhesive member (180) interposed therebetween. For example, the electrode pattern (141) can be connected to the metal layer (220) of the connecting member (200) through the adhesive member (180).

예시적으로, 접착 부재(180)는 전극 패턴(141)의 상면과 접촉할 수 있고, 연결 부재(200)의 금속층(220)은 접착 부재(180)의 상면과 접촉할 수 있다.For example, the adhesive member (180) may be in contact with the upper surface of the electrode pattern (141), and the metal layer (220) of the connecting member (200) may be in contact with the upper surface of the adhesive member (180).

따라서, 실시 예는 접착 부재(180)가 전극 패턴(141) 상에 배치되도록 할 수 있고, 이에 따라 접착 부재(180)가 전극 패턴(141)과 연결 부재(200)의 금속층(220)의 사이 영역에서 균일한 두께를 가지도록 할 수 있다. 예시적으로, 전극 패턴(141)은 접착 부재(180) 상에 연결 부재(200)를 부착하는 공정에서, 연결 부재(200)의 금속층(220)과 함께 연결 부재(200)의 전체 영역에 균일한 압력이 가해지도록 할 수 있고, 이를 통해 연결 부재(200)의 평탄도를 확보하면서 연결 부재(200)와 접착 부재(180) 사이의 밀착력을 향상시킬 수 있다. Accordingly, the embodiment can allow the adhesive member (180) to be placed on the electrode pattern (141), and thus, the adhesive member (180) can have a uniform thickness in the area between the electrode pattern (141) and the metal layer (220) of the connection member (200). For example, the electrode pattern (141) can allow, in the process of attaching the connection member (200) on the adhesive member (180), to apply uniform pressure to the entire area of the connection member (200) together with the metal layer (220) of the connection member (200), thereby ensuring the flatness of the connection member (200) while improving the adhesion between the connection member (200) and the adhesive member (180).

이때, 전극 패턴(141)의 수평 방향의 폭은 접착 부재(180)의 수평 방향의 폭보다 클 수 있다. 또한, 전극 패턴(141)의 수평 방향의 폭은 연결 부재(200)의 수평 방향의 폭보다 클 수 있다. 바람직하게, 전극 패턴(141)의 수평 방향의 폭은 연결 부재(200)의 금속층(220)의 수평 방향의 폭보다 클 수 있다. 이를 통해, 실시 예는 전극 패턴(141)을 통해 접착 부재(180) 상에 연결 부재(200)의 전극 패턴(141)이 더욱 강건하게 밀착되도록 할 수 있고, 이에 따른 접착 부재(180)와 연결 부재(200)의 결합 강도를 더욱 향상시킬 수 있다.At this time, the horizontal width of the electrode pattern (141) may be larger than the horizontal width of the adhesive member (180). In addition, the horizontal width of the electrode pattern (141) may be larger than the horizontal width of the connecting member (200). Preferably, the horizontal width of the electrode pattern (141) may be larger than the horizontal width of the metal layer (220) of the connecting member (200). Through this, the embodiment can make the electrode pattern (141) of the connecting member (200) adhere more firmly to the adhesive member (180) through the electrode pattern (141), and thus, the bonding strength of the adhesive member (180) and the connecting member (200) can be further improved.

또한, 비아 전극(150)은 연결 부재(200) 하에 구비되고, 전극 패턴(141)과 수직 방향으로 중첩되고 전극 패턴(141)과 연결된 비아부(151)를 포함한다. 예시적으로, 비아부(151)는 절연층(110)의 적어도 일부 영역을 관통하며 구비될 수 있고, 상면이 전극 패턴(141)의 하면과 연결될 수 있다. 비아부(151)는 연결 부재(200)를 통해 전달되는 열을 회로 기판(100)의 측부 및/또는 하부로 방출하는 방열부로 기능할 수 있다.In addition, the via electrode (150) is provided under the connecting member (200) and includes a via portion (151) that is vertically overlapped with the electrode pattern (141) and connected to the electrode pattern (141). For example, the via portion (151) may be provided to penetrate at least a portion of the insulating layer (110) and an upper surface may be connected to a lower surface of the electrode pattern (141). The via portion (151) may function as a heat dissipation portion that releases heat transmitted through the connecting member (200) to the side and/or lower portion of the circuit board (100).

또한, 범프부(160)는 배선 전극(140) 중에서 최상측에 배치된 전극 상에 배치될 수 있다. 범프부(160)는 제1 보호층(120)의 적어도 일부 영역을 관통한다. 예를 들어, 범프부(160)는 제1 보호층(120)의 관통 홀 내에 배치될 수 있다.Additionally, the bump portion (160) may be placed on the uppermost electrode among the wiring electrodes (140). The bump portion (160) penetrates at least a portion of the first protective layer (120). For example, the bump portion (160) may be placed within a through hole of the first protective layer (120).

즉, 범프부(160)는 접속부(310)를 이용하여 반도체 소자(320, 330)의 단자(325, 335)와 안정적으로 결합하기 위해 회로 기판의 제1 보호층(120) 상으로 돌출된다. 이를 통해, 범프부(160)는 접속부(310)와 회로 기판 사이를 일정 간격 이격시킬 수 있고, 범프부(160)와 반도체 소자(320, 330)의 단자들 사이의 위치 정합도를 향상시킬 수 있다. 범프부(160)는 반도체 소자와 연결되는 포스트 범프일 수 있다. That is, the bump portion (160) protrudes above the first protective layer (120) of the circuit board to stably connect with the terminal (325, 335) of the semiconductor element (320, 330) using the connection portion (310). Through this, the bump portion (160) can separate the connection portion (310) and the circuit board by a predetermined distance, and can improve the positional alignment between the bump portion (160) and the terminals of the semiconductor element (320, 330). The bump portion (160) may be a post bump connected to the semiconductor element.

즉, 기판 상에 결합되는 반도체 소자의 단자의 폭 및 단자들의 피치가 미세화됨에 따라, 솔더 등의 전도성 접착제에 의해 반도체 소자를 실장하는 경우, 전도성 접착제의 수평 방향으로의 확산이 이루어질 수 있고, 이로 인해 복수의 전도성 접착제가 서로 연결되는 문제가 발생할 수 있다. 예시적으로, 실시 예는 전도성 접착제의 볼륨을 줄이기 위해 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이때, 범프부(160)가 구비되지 않는 경우, 전도성 접착제가 전도성 접착제의 볼륨을 줄이기 어려울 수 있다. 이는, 전도성 접착제가 배치되는 전극의 높이가 제1 보호층(120)의 상면보다 낮게 위치하고, 이에 따라 전극의 높이와 제1 보호층(120)의 높이 차이만큼 전도성 접착제의 볼륨이 커지기 때문일 수 있다. That is, as the width of the terminals of the semiconductor elements bonded on the substrate and the pitch of the terminals become finer, when the semiconductor elements are mounted using a conductive adhesive such as solder, the conductive adhesive may spread horizontally, which may cause a problem in which a plurality of conductive adhesives are connected to each other. For example, the embodiment may perform thermal compression bonding to reduce the volume of the conductive adhesive. At this time, if the bump portion (160) is not provided, it may be difficult for the conductive adhesive to reduce the volume of the conductive adhesive. This may be because the height of the electrode on which the conductive adhesive is disposed is positioned lower than the upper surface of the first protective layer (120), and thus the volume of the conductive adhesive increases by the amount of the difference in the height of the electrode and the height of the first protective layer (120).

특히, 반도체 소자(320, 330)의 단자(325, 335)들의 폭 및 피치가 미세화되고 있고, 범프부(160)가 구비되지 않은 상태에서 솔더와 같은 전도성 접착체를 도포하여 반도체 소자(320, 330)를 실장하는 경우, 전도성 접착제 사이의 간격이 작아짐에 따라 이웃하는 2개의 전도성 접착제가 서로 연결되는 단락 문제가 발생할 수 있다. 따라서, 실시 예는 범프부(160)를 구비하고, 범프부(160) 상에 솔더와 같은 전도성 접착제를 도포하여 반도체 소자(320, 330)의 실장 공정을 진행한다. 바람직하게, 실시 예는 회로 기판의 최외측 상으로 돌출된 범프부(160)를 이용하여 열 압착 본딩(Thermal Compression Bonding)을 진행할 수 있다. 이를 토대로, 실시 예는 회로 기판 상에 반도체 소자가 안정적으로 실장되도록 할 수 있고, 이를 통해 반도체 소자가 안정적으로 동작하도록 할 수 있다.In particular, when the width and pitch of the terminals (325, 335) of the semiconductor elements (320, 330) are miniaturized and a conductive adhesive such as solder is applied in a state where the bump portion (160) is not provided to mount the semiconductor elements (320, 330), a short circuit problem may occur in which two adjacent conductive adhesives are connected to each other as the gap between the conductive adhesives becomes smaller. Therefore, the embodiment performs a mounting process of the semiconductor elements (320, 330) by providing the bump portion (160) and applying a conductive adhesive such as solder on the bump portion (160). Preferably, the embodiment may perform thermal compression bonding using the bump portion (160) protruding toward the outermost side of the circuit board. Based on this, the embodiment can stably mount the semiconductor element on the circuit board, and thereby enable the semiconductor element to operate stably.

이때, 실시 예는 연결 부재(200)에 금속층(220)이 구비되도록 할 수 있고, 이를 통해 연결 부재(200)의 복수의 패드부(230)의 높이 편차를 최소화할 수 있고, 나아가 연결 부재(200)의 패드 상에 구비되는 배선 전극(140) 및 비아 전극(150)의 높이 편차를 최소화할 수 있으며, 더 나아가 범프부(160)의 높이 편차를 최소화할 수 있다. 이를 통해 실시 예는 범프부(160) 상에 더욱 안정적으로 반도체 소자가 배치되도록 할 수 있고, 나아가 반도체 소자가 더욱 안정적으로 동작하도록 할 수 있다.At this time, the embodiment can provide a metal layer (220) on the connecting member (200), thereby minimizing the height deviation of the plurality of pad portions (230) of the connecting member (200), further minimizing the height deviation of the wiring electrode (140) and the via electrode (150) provided on the pads of the connecting member (200), and further minimizing the height deviation of the bump portion (160). Through this, the embodiment can allow the semiconductor element to be placed more stably on the bump portion (160), and furthermore, can allow the semiconductor element to operate more stably.

이때, 배선 전극(140), 비아 전극(150) 및 범프부(160)를 포함하는 회로 기판(100)의 전극부는 연결 부재(200)와 수직 방향으로 중첩된 제1 전극부(170) 및 제2 전극부(175)를 포함할 수 있다. 이때, 전극 패턴(141) 및 비아부(151)는 제1 전극부(170)에 포함될 수 있다. At this time, the electrode portion of the circuit board (100) including the wiring electrode (140), the via electrode (150), and the bump portion (160) may include a first electrode portion (170) and a second electrode portion (175) that are vertically overlapped with the connecting member (200). At this time, the electrode pattern (141) and the via portion (151) may be included in the first electrode portion (170).

제1 전극부(170)는 회로 기판(100)에서 연결 부재(200)와 수직 방향으로 중첩되면서 연결 부재(200) 하에 배치된 전극들을 의미할 수 있다. 제1 전극부(170)는 접착 부재(180)를 통해 연결 부재(200)의 금속층(220)과 연결될 수 있다. 이때, 제1 전극부(170)는 연결 부재(200)의 패드부(230)와 전기적으로 연결되지 않을 수 있다. 제1 전극부(170)는 연결 부재(200)의 금속층(220)을 통해 연결 부재(200) 및/또는 반도체 소자(320, 330)에서 발생한 열을 방출하는 방열 전극으로 기능할 수 있다. 또한, 제2 전극부(175)는 연결 부재(200)와 수직 방향으로 중첩되면서 연결 부재(200) 상에 배치된 전극들을 의미할 수 있다. 제2 전극부(175)는 연결 부재(200)의 패드부(230)와 전기적으로 연결될 수 있다. 제2 전극부(175)는 연결 부재(200)의 패드부(230)와 반도체 소자(320, 330)의 단자들 사이에 구비될 수 있고, 이에 따라 이들 사이를 전기적으로 연결할 수 있다.The first electrode portion (170) may refer to electrodes arranged under the connecting member (200) while vertically overlapping the connecting member (200) on the circuit board (100). The first electrode portion (170) may be connected to the metal layer (220) of the connecting member (200) through the adhesive member (180). At this time, the first electrode portion (170) may not be electrically connected to the pad portion (230) of the connecting member (200). The first electrode portion (170) may function as a heat dissipation electrode that dissipates heat generated in the connecting member (200) and/or the semiconductor element (320, 330) through the metal layer (220) of the connecting member (200). In addition, the second electrode portion (175) may refer to electrodes arranged on the connecting member (200) while vertically overlapping the connecting member (200). The second electrode portion (175) can be electrically connected to the pad portion (230) of the connecting member (200). The second electrode portion (175) can be provided between the pad portion (230) of the connecting member (200) and terminals of the semiconductor element (320, 330), thereby electrically connecting them.

또한, 회로 기판(100)의 전극 패턴(141)과 연결 부재(200)의 금속층(220) 사이에는 접착 부재(180)가 구비된다. 접착 부재(180)는 전극 패턴(141) 상에 연결 부재(200)의 금속층(220)이 결합 및/또는 고정되도록 결합력을 제공할 수 있다.In addition, an adhesive member (180) is provided between the electrode pattern (141) of the circuit board (100) and the metal layer (220) of the connecting member (200). The adhesive member (180) can provide bonding force so that the metal layer (220) of the connecting member (200) is bonded and/or fixed on the electrode pattern (141).

접착 부재(180)의 수평 방향의 폭은 전극 패턴(141)의 수평 방향의 폭보다 작을 수 있다. 예시적으로, 접착 부재(180)의 하면은 전체적으로 전극 패턴(141)과 접촉할 수 있다. 이를 통해 접착 부재(180)와 전극 패턴(141) 사이의 밀착력을 더욱 향상시킬 수 있다.The horizontal width of the adhesive member (180) may be smaller than the horizontal width of the electrode pattern (141). For example, the lower surface of the adhesive member (180) may be in contact with the electrode pattern (141) as a whole. This may further enhance the adhesion between the adhesive member (180) and the electrode pattern (141).

또한, 접착 부재(180)의 수평 방향의 폭은 연결 부재(200)의 금속층(220)의 폭보다 클 수 있다. 이를 통해, 접착 부재(180) 상에 금속층(220)이 더욱 안정적으로 밀착되도록 할 수 있다. In addition, the horizontal width of the adhesive member (180) may be larger than the width of the metal layer (220) of the connecting member (200). Through this, the metal layer (220) can be more stably adhered to the adhesive member (180).

접착 부재(180)는 제1부(181) 및 제2부(182)를 포함할 수 있다. 접착 부재(180)의 제1부(181) 및 제2부(182)는 서로 다른 두께를 가질 수 있다. 접착 부재(180)의 제1부(181)는 연결 부재(200)와 수직 방향으로 중첩될 수 있다. 접착 부재(180)의 제2부(182)는 연결 부재(200)와 수직 방향으로 중첩되지 않을 수 있다. 접착 부재(180)의 제2부(182)는 접착 부재(180) 상에 연결 부재(200)의 금속층(220)을 배치한 후에 압력을 가함에 따라 연결 부재(200)의 측면을 향하여 확장된 부분일 수 있다. 이에 따라, 접착 부재(180)의 제1부(181) 및 제2부(182)는 서로 다른 두께를 가질 수 있다. 접착 부재(180)의 제2부(182)는 연결 부재(200)의 측면을 적어도 일부를 둘러싸며 구비될 수 있다. 예시적으로, 접착 부재(180)의 제2부(182)는 연결 부재(200)의 금속층(220)의 측면과 접촉할 수 있다. 따라서, 실시 예는 연결 부재(200)의 금속층(220)과 접착 부재(180) 사이의 밀착력을 더욱 향상시킬 수 있다.The adhesive member (180) may include a first portion (181) and a second portion (182). The first portion (181) and the second portion (182) of the adhesive member (180) may have different thicknesses. The first portion (181) of the adhesive member (180) may overlap the connecting member (200) in a vertical direction. The second portion (182) of the adhesive member (180) may not overlap the connecting member (200) in a vertical direction. The second portion (182) of the adhesive member (180) may be a portion that extends toward a side surface of the connecting member (200) by applying pressure after the metal layer (220) of the connecting member (200) is placed on the adhesive member (180). Accordingly, the first portion (181) and the second portion (182) of the adhesive member (180) may have different thicknesses. The second portion (182) of the adhesive member (180) may be provided to surround at least a portion of a side surface of the connecting member (200). For example, the second portion (182) of the adhesive member (180) may be in contact with a side surface of the metal layer (220) of the connecting member (200). Accordingly, the embodiment may further enhance the adhesion between the metal layer (220) of the connecting member (200) and the adhesive member (180).

접착 부재(180)는 비전도성 페이스트일 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 접착 부재(180)는 전도성 페이스트일 수 있고, 이를 통해 연결 부재(200)의 금속층(220)과 회로 기판(100)의 전극 패턴(141) 사이가 연결되도록 할 수 있다. 이를 통해, 실시 예는 연결 부재(200)의 방열 특성을 더욱 향상시킬 수 있다.The adhesive member (180) may be, but is not limited to, a non-conductive paste. For example, the adhesive member (180) may be a conductive paste, through which the metal layer (220) of the connecting member (200) and the electrode pattern (141) of the circuit board (100) may be connected. Through this, the embodiment can further improve the heat dissipation characteristics of the connecting member (200).

이하에서는, 실시 예 별로 연결 부재(200)의 상세 층 구조에 대해 설명한다.Below, the detailed layer structure of the connecting member (200) is described for each embodiment.

이때, 연결 부재(200)는 상기에서 설명한 바와 같이, 무기물 브리지일 수 있고, 또는 유기물 브리지일 수 있다. 또한, 연결 부재(200)의 패드부(230)는 연결 부재(200)의 절연부(210)의 일면에만 배치될 수 있고, 또는 절연부(210)의 양면에 배치될 수 있다. 이하에서는, 연결 부재(200)가 유기물 브리지인 경우에 대해 상세히 설명한다. 다만, 실시 예는 이에 한정되지 않고, 연결 부재(200)는 무기물 브리지로 제공될 수 있을 것이다.At this time, the connecting member (200) may be an inorganic bridge, as described above, or an organic bridge. In addition, the pad portion (230) of the connecting member (200) may be arranged on only one side of the insulating portion (210) of the connecting member (200), or may be arranged on both sides of the insulating portion (210). Hereinafter, a case in which the connecting member (200) is an organic bridge will be described in detail. However, the embodiment is not limited thereto, and the connecting member (200) may be provided as an inorganic bridge.

도 3을 참조하면, 연결 부재(200)는 절연부(210), 금속층(220) 및 패드부(230)를 포함할 수 있다. 또한, 연결 부재(200)는 절연부(210)의 내층에 구비된 회로부(240, 250)를 더 포함할 수 있다. 회로부(240, 250)는 절연부(210)의 각층의 표면에 구비된 배선부(240) 및 절연부(210)의 적어도 일부 영역을 관통하며 배선부(240)와 연결된 비아부(250)를 포함할 수 있다. Referring to FIG. 3, the connecting member (200) may include an insulating portion (210), a metal layer (220), and a pad portion (230). In addition, the connecting member (200) may further include a circuit portion (240, 250) provided on an inner layer of the insulating portion (210). The circuit portion (240, 250) may include a wiring portion (240) provided on a surface of each layer of the insulating portion (210) and a via portion (250) penetrating at least a portion of the insulating portion (210) and connected to the wiring portion (240).

절연부(210)는 내측 절연부(211), 상부 절연부(212) 및 하부 절연부(213)를 포함할 수 있다. 내측 절연부(211)는 두께 방향을 따라 복수의 층 구조를 가질 수 있다. 예시적으로, 도 3에 도시된 바와 같이, 내측 절연부(211)는 3층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.The insulation part (210) may include an inner insulation part (211), an upper insulation part (212), and a lower insulation part (213). The inner insulation part (211) may have a multi-layer structure along the thickness direction. For example, as shown in FIG. 3, the inner insulation part (211) may have a three-layer structure, but is not limited thereto.

내측 절연부(211)는 미세 전극 패턴을 포함하는 연결 부재(200)의 배선부(240)를 형성할 수 있는 물성을 가질 수 있다. 예시적으로, 내측 절연부(211)는 공정성이 우수하고, 신축성을 가진 절연물질을 포함할 수 있다. 예를 들어, 내측 절연부(211) 는 폴리이미드(PI)를 포함할 수 있다. 이때, 연결 부재(200)의 내측 절연부(211)가 유기물로 구비되는 경우, 회로 기판(100)의 절연층(110)과의 열팽창 계수의 차이를 줄일 수 있고, 이에 따라 열팽창 계수의 차이에 의해 발생하는 연결 부재(200)의 열 변형을 최소화할 수 있다. 예시적으로, 실시 예는 회로 기판(100)의 절연층(110)의 열변형 시에 연결 부재(200)의 내측 절연부(211)도 함께 유동하도록 할 수 있고, 이를 통해 연결 부재(200)의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다. 또한, 유기물 브리지는 무기물 브리지에 비해 공정 단가 또는 재료비 등을 낮출 수 있어 제품의 전체적인 가격을 낮출 수 있다.The inner insulating portion (211) may have a property capable of forming a wiring portion (240) of a connecting member (200) including a microelectrode pattern. For example, the inner insulating portion (211) may include an insulating material having excellent processability and elasticity. For example, the inner insulating portion (211) may include polyimide (PI). In this case, when the inner insulating portion (211) of the connecting member (200) is formed of an organic material, the difference in thermal expansion coefficient with respect to the insulating layer (110) of the circuit board (100) can be reduced, and thus, thermal deformation of the connecting member (200) caused by the difference in thermal expansion coefficient can be minimized. For example, the embodiment can cause the inner insulation part (211) of the connecting member (200) to flow together when the insulating layer (110) of the circuit board (100) is thermally deformed, thereby improving the physical reliability and/or electrical reliability of the connecting member (200). In addition, the organic bridge can lower the process cost or material cost, etc. compared to the inorganic bridge, thereby lowering the overall price of the product.

또한, 연결 부재(200)에는 상대적으로 작은 폭의 비아부들이 구비될 수 있다. 연결 부재(200)의 서로 다른 층에 구비된 복수의 비아부들 사이의 정렬 상태는 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성에 큰 영향을 줄 수 있다. 이때, 폴리미이드는 투명할 수 있다. 이에 따라, 실시 예는 서로 다른 층에 배치된 복수의 비아부들의 정렬 상태를 향상시킬 수 있다. 이를 통해, 연결 부재(200)의 동작 특성, 반도체 패키지의 동작 특성, 및 반도체 패키지가 적용되는 전자 제품이나 서버 등의 동작 특성을 더욱 향상시킬 수 있다.In addition, the connecting member (200) may be provided with relatively small width vias. The alignment state between the plurality of vias provided in different layers of the connecting member (200) may have a significant effect on the operating characteristics of the connecting member (200), the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied. At this time, the polyimide may be transparent. Accordingly, the embodiment may improve the alignment state of the plurality of vias arranged in different layers. Through this, the operating characteristics of the connecting member (200), the operating characteristics of the semiconductor package, and the operating characteristics of electronic products or servers to which the semiconductor package is applied may be further improved.

상부 절연부(212)는 내측 절연부(211) 상에 배치되고, 하부 절연부(213)는 내측 절연부(211) 하에 배치될 수 있다.The upper insulation part (212) can be placed on the inner insulation part (211), and the lower insulation part (213) can be placed under the inner insulation part (211).

상부 절연부(212) 및 하부 절연부(213)는 보호부라고도 할 수 있다. 예시적으로, 상부 절연부(212) 및 하부 절연부(213)는 제조 공정 중에 발생하는 수분이나 파티클 등의 오염 물질로부터 연결 부재(200)를 보호하는 기능을 할 수 있다. 예시적으로, 상부 절연부(212) 및 하부 절연부(213)는 솔더 레지스트일 수 있다.The upper insulating portion (212) and the lower insulating portion (213) may also be referred to as protective portions. For example, the upper insulating portion (212) and the lower insulating portion (213) may have the function of protecting the connecting member (200) from contaminants such as moisture or particles generated during the manufacturing process. For example, the upper insulating portion (212) and the lower insulating portion (213) may be solder resist.

연결 부재(200)는 배선부(240) 및 비아부(250)를 포함한다. 배선부(240)는 내측 절연부(211)의 각 층의 표면에 수평 방향으로 구비될 수 있다. 비아부(250)는 내측 절연부(211)의 각층을 관통하며 구비되고 배선부(240)와 연결될 수 있다. 배선부(240) 및 비아부(250) 각각은 회로 기판(100)의 배선 전극(140) 및 비아 전극(150)에 대응할 수 있다. 다만, 연결 부재(200)의 배선부(240)는 회로 기판(100)의 배선 전극(140)보다 작은 폭 및 피치를 가질 수 있고, 연결 부재(200)의 비아부(250)는 회로 기판(100)의 비아 전극(150)보다 작은 폭 및 피치를 가질 수 있다.The connecting member (200) includes a wiring portion (240) and a via portion (250). The wiring portion (240) may be provided in a horizontal direction on the surface of each layer of the inner insulating portion (211). The via portion (250) may be provided to penetrate each layer of the inner insulating portion (211) and may be connected to the wiring portion (240). Each of the wiring portion (240) and the via portion (250) may correspond to the wiring electrode (140) and the via electrode (150) of the circuit board (100). However, the wiring portion (240) of the connecting member (200) may have a width and pitch smaller than those of the wiring electrode (140) of the circuit board (100), and the via portion (250) of the connecting member (200) may have a width and pitch smaller than those of the via electrode (150) of the circuit board (100).

연결 부재(200)는 패드부(230)를 포함한다. 이때, 도 3에서와 같이, 일 실시 예에서의 패드부(230)는 상부 패드만을 포함할 수 있다. 예시적으로, 패드부(230)는 상부 절연부(212)를 관통하며 구비될 수 있다. 패드부(230)는 내측 절연부(211)의 각층에 구비된 배선부(240) 중에서 최상측에 배치된 배선부 상에 배치될 수 있다. The connecting member (200) includes a pad portion (230). At this time, as in FIG. 3, the pad portion (230) in one embodiment may include only an upper pad. For example, the pad portion (230) may be provided to penetrate the upper insulating portion (212). The pad portion (230) may be provided on the uppermost wiring portion among the wiring portions (240) provided in each layer of the inner insulating portion (211).

연결 부재(200)의 금속층(220)은 연결 부재(200)의 하부 절연부(213)의 하면에 구비될 수 있다. 예시적으로, 연결 부재(200)의 금속층(220)은 하부 절연부(213)의 하면에 증착, 코팅 및 도금 중 적어도 하나의 방식으로 형성될 수 있다.The metal layer (220) of the connecting member (200) may be provided on the lower surface of the lower insulating portion (213) of the connecting member (200). For example, the metal layer (220) of the connecting member (200) may be formed on the lower surface of the lower insulating portion (213) by at least one of deposition, coating, and plating.

이때, 도 3과 같이, 일 실시 예에서의 연결 부재(200)의 패드부(230)는 상부 패드만을 구비할 수 있다. 이 경우, 연결 부재(200)의 금속층(220)은 하부 절연부(213)의 하면에 전체적으로 구비될 수 있다. 예시적으로, 금속층(220)의 평면 면적은 하부 절연부(213)의 평면 면적과 동일할 수 있다.At this time, as shown in FIG. 3, the pad portion (230) of the connecting member (200) in one embodiment may only have an upper pad. In this case, the metal layer (220) of the connecting member (200) may be provided entirely on the lower surface of the lower insulating portion (213). For example, the planar area of the metal layer (220) may be the same as the planar area of the lower insulating portion (213).

도 4는 제2 실시 예에 따른 도 1의 일 영역(R1)을 확대한 단면도이고, 도 5 및 도 6은 도 4에 구비된 연결 부재의 상세 층 구조를 나타낸 단면도이다.FIG. 4 is an enlarged cross-sectional view of an area (R1) of FIG. 1 according to the second embodiment, and FIGS. 5 and 6 are cross-sectional views showing detailed layer structures of the connecting member provided in FIG. 4.

도 4를 참조하면, 연결 부재(200a)의 하면은 단차를 가질 수 있다. 예시적으로, 연결 부재(200a)는 하면의 적어도 일부에 구비되고 연결 부재(200a)의 하면에서 상면을 향하여 오목한 오목부를 구비할 수 있다. Referring to FIG. 4, the lower surface of the connecting member (200a) may have a step. For example, the connecting member (200a) may have a concave portion provided on at least a portion of the lower surface and concave toward the upper surface from the lower surface of the connecting member (200a).

또한, 연결 부재(200a)의 금속층(220a)은 단차를 가질 수 있다. 예시적으로, 연결 부재(200a)의 금속층(220a)은 연결 부재(200a)의 하면의 단차를 따라 구비되고, 이에 따라 연결 부재(200a)의 하면의 단차에 대응하는 단차를 가질 수 있다. 이때, 연결 부재(200a)가 유기물 브리지일 경우, 연결 부재(200a)의 하면의 단차는 절연부(210)의 하면에 구비될 수 있다. 예시적으로, 연결 부재(200a)의 하면의 단차는 하부 절연부 및/또는 내측 절연부에 구비될 수 있다.In addition, the metal layer (220a) of the connecting member (200a) may have a step. For example, the metal layer (220a) of the connecting member (200a) is provided along the step of the lower surface of the connecting member (200a), and thus may have a step corresponding to the step of the lower surface of the connecting member (200a). At this time, when the connecting member (200a) is an organic bridge, the step of the lower surface of the connecting member (200a) may be provided on the lower surface of the insulating portion (210). For example, the step of the lower surface of the connecting member (200a) may be provided on the lower insulating portion and/or the inner insulating portion.

하부 보호 부재 및/또는 절연 부재에 구비될 수 있다.It may be provided on the lower protective member and/or the insulating member.

예시적으로, 도 5를 참조하면, 연결 부재(200a)의 하부 절연부(213a)의 하면은 단차를 가질 수 있다. 이때, 연결 부재(200a)의 금속층(220a)은 하부 절연부(213a)의 하면에 배치될 수 있다. 이때, 연결 부재(200a)의 하부 절연부(213a)의 하면은 단차를 가질 수 있고, 이에 따라 연결 부재(200a)의 금속층(220a)도 하부 절연부(213a)에 대응하는 단차를 가질 수 있다. 이를 통해, 실시 에는 연결 부재(200a)의 금속층(220a)의 표면적을 더욱 증가시킬 수 있고, 이에 따라 연결 부재(200a)와 접착 부재(180)의 밀착력을 더욱 향상시킬 수 있다. 나아가, 금속층(220a)의 적어도 일부는 접착 부재(180)와 접촉하지 않을 수 있다. 예시적으로, 금속층(220a)은 단차에 의해 접착 부재(180)와 이격된 부분을 포함할 수 있고, 이격된 부분에는 회로 기판(100)의 절연층(110)으로 채우질 수 있다. 이때, 이격된 부분은 절연층(110)과 연결 부재(200a)의 결합 강도를 증가시키는 앵커 기능을 할 수 있고, 이를 통해 연결 부재(200a)가 회로 기판(100)의 절연층(110) 내에 더욱 강건하게 결합되도록 할 수 있다.For example, referring to FIG. 5, the lower surface of the lower insulating portion (213a) of the connecting member (200a) may have a step. At this time, the metal layer (220a) of the connecting member (200a) may be arranged on the lower surface of the lower insulating portion (213a). At this time, the lower surface of the lower insulating portion (213a) of the connecting member (200a) may have a step, and accordingly, the metal layer (220a) of the connecting member (200a) may also have a step corresponding to the lower insulating portion (213a). Through this, in practice, the surface area of the metal layer (220a) of the connecting member (200a) may be further increased, and accordingly, the adhesion between the connecting member (200a) and the adhesive member (180) may be further improved. Furthermore, at least a portion of the metal layer (220a) may not be in contact with the adhesive member (180). For example, the metal layer (220a) may include a portion spaced apart from the adhesive member (180) by a step, and the spaced apart portion may be filled with the insulating layer (110) of the circuit board (100). At this time, the spaced apart portion may function as an anchor to increase the bonding strength between the insulating layer (110) and the connecting member (200a), thereby allowing the connecting member (200a) to be more firmly bonded within the insulating layer (110) of the circuit board (100).

한편, 도 4에는 연결 부재(200a)의 단차와 회로 기판(100)의 절연층의 일층(113)이 접촉하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예시적으로, 접착 부재(180)의 상면은 연결 부재(200a)의 단차에 대응하는 단차를 가질 수 있다. 예시적으로, 단차를 구비한 연결 부재(200a)의 하면은 전체적으로 접착 부재(140)와 접촉할 수도 있을 것이다.Meanwhile, in Fig. 4, the step of the connecting member (200a) and the first layer (113) of the insulating layer of the circuit board (100) are shown to be in contact, but this is not limited thereto. For example, the upper surface of the adhesive member (180) may have a step corresponding to the step of the connecting member (200a). For example, the lower surface of the connecting member (200a) having the step may be in contact with the adhesive member (140) as a whole.

또한, 도 6을 참조하면, 연결 부재(200b)의 하면의 단차는 내측 절연부(211)의 하면과 하부 절연부(213b)의 하면의 단차를 의미할 수 있다. 예시적으로, 연결 부재(200b)의 내측 절연부(211)의 수평 방향의 폭은 하부 절연부(213b)의 수평 방향의 폭과 다를 수 있다. 이에 따라, 연결 부재(200b)의 내측 절연부(211)의 측면은 하부 절연부(213b)의 측면과 단차를 가질 수 있다. In addition, referring to FIG. 6, the step of the lower surface of the connecting member (200b) may mean the step between the lower surface of the inner insulating portion (211) and the lower surface of the lower insulating portion (213b). For example, the horizontal width of the inner insulating portion (211) of the connecting member (200b) may be different from the horizontal width of the lower insulating portion (213b). Accordingly, the side surface of the inner insulating portion (211) of the connecting member (200b) may have a step from the side surface of the lower insulating portion (213b).

이에 따라, 연결 부재(200b)의 하면은 내측 절연부(211)의 일부 및 하부 절연부(213b)의 일부로 구비될 수 있다. 따라서, 연결 부재(200b)의 금속층(220b)은 하부 절연부(213b)의 하면, 하부 절연부(213b)의 측면 및 내측 절연부(211)의 하면에 각각 구비될 수 있고, 이에 따라 단차를 가질 수 있다. Accordingly, the lower surface of the connecting member (200b) may be provided with a part of the inner insulating part (211) and a part of the lower insulating part (213b). Accordingly, the metal layer (220b) of the connecting member (200b) may be provided on the lower surface of the lower insulating part (213b), the side surface of the lower insulating part (213b), and the lower surface of the inner insulating part (211), respectively, and thus may have a step.

도 7은 다른 실시 예에 따른 도 1에 구비된 연결 부재를 나타낸 단면도이고, 도 8은 도 7의 연결 부재의 저면도이다.FIG. 7 is a cross-sectional view showing a connecting member provided in FIG. 1 according to another embodiment, and FIG. 8 is a bottom view of the connecting member of FIG. 7.

도 7 및 도 8을 참조하면, 연결 부재(200c)는 절연부(210)를 포함할 수 있다. 절연부(210)는 내측 절연부(211), 상부 절연부(212) 및 하부 절연부(213)를 포함할 수 있다. 또한, 연결 부재(200c)는 배선부(240) 및 비아부(250)를 포함할 수 있다. Referring to FIGS. 7 and 8, the connecting member (200c) may include an insulating portion (210). The insulating portion (210) may include an inner insulating portion (211), an upper insulating portion (212), and a lower insulating portion (213). In addition, the connecting member (200c) may include a wiring portion (240) and a via portion (250).

이때, 내측 절연부(211), 상부 절연부(212), 하부 절연부(213), 배선부(240) 및 비아부(250)는 이전 실시 예와 실질적으로 동일한 구조를 가질 수 있고, 이에 따라 이에 대한 상세한 설명은 생략한다. At this time, the inner insulation part (211), the upper insulation part (212), the lower insulation part (213), the wiring part (240) and the via part (250) may have substantially the same structure as the previous embodiment, and thus, a detailed description thereof is omitted.

연결 부재(200c)는 패드부를 포함한다. 연결 부재(200c)의 패드부는 상부 패드(231) 및 하부 패드(232)를 포함한다. 예시적으로, 상부 패드(231)는 상부 절연부(212)를 관통하며 구비될 수 있다. 또한, 연결 부재(200c)는 하부 절연부(213)를 관통하는 하부 패드(232)를 더 포함할 수 있다.The connecting member (200c) includes a pad portion. The pad portion of the connecting member (200c) includes an upper pad (231) and a lower pad (232). For example, the upper pad (231) may be provided to penetrate the upper insulating member (212). In addition, the connecting member (200c) may further include a lower pad (232) that penetrates the lower insulating member (213).

이때, 연결 부재(200c)의 패드부(230)는 상부 패드(231) 및 하부 패드(232)를 포함할 수 있고, 이를 통해 안정적인 회로 기판으로부터 전력을 제공받을 수 있고, 나아가 반도체 소자에 안정적으로 전력을 전달할 수 있다.At this time, the pad portion (230) of the connecting member (200c) may include an upper pad (231) and a lower pad (232), through which power can be supplied from a stable circuit board, and furthermore, power can be stably transmitted to a semiconductor element.

특히, 서버 및/또는 HPC(High Performance Computer) 등에 적용되는 반도체 패키지의 전력 단자 및 통신 단자의 수가 많이 증가하고 있다. 이때, 연결 부재(200c)의 패드부가 상부 패드(231)만 구비할 경우, 전력 공급 라인의 개수의 부족 및/또는 전력 세기의 제한으로 인해 연결 부재(200c) 및/또는 복수의 반도체 소자에 안정적인 전력 공급이 어려울 수 있고, 연결 부재(200c) 및/또는 반도체 소자의 전력 부족으로 인해 반도체 패키지가 안정적으로 동작하지 않을 수 있다. In particular, the number of power terminals and communication terminals of semiconductor packages applied to servers and/or HPCs (High Performance Computers) is increasing significantly. At this time, if the pad portion of the connecting member (200c) is equipped with only the upper pad (231), it may be difficult to stably supply power to the connecting member (200c) and/or a plurality of semiconductor elements due to a lack of the number of power supply lines and/or a limitation of the power intensity, and the semiconductor package may not operate stably due to a lack of power of the connecting member (200c) and/or the semiconductor elements.

이때, 연결 부재(200c)는 상부 패드(231) 및 하부 패드(232)를 포함할 수 있고, 이를 통해 하부 패드(232)를 통해 전력 공급이 가능하도록 할 수 있다. 따라서, 실시 예는, 전력 공급 라인의 개수를 증가시킬 수 있거나 전력 세기를 증가시킬 수 있다. 따라서, 실시 예는 연결 부재(200c) 및/또는 반도체 소자에 안정적인 전력 공급이 가능하도록 할 수 있고, 나아가 커패시터 기능의 디커플링을 통해 연결 부재(200) 및/또는 반도체 소자에 공급되는 전력의 강하를 방지할 수 있다.At this time, the connecting member (200c) may include an upper pad (231) and a lower pad (232), thereby enabling power to be supplied through the lower pad (232). Accordingly, the embodiment may increase the number of power supply lines or increase the power intensity. Accordingly, the embodiment may enable a stable power supply to the connecting member (200c) and/or the semiconductor element, and further, may prevent a drop in the power supplied to the connecting member (200) and/or the semiconductor element through decoupling of the capacitor function.

또한, 실시 예는 연결 부재(200c)가 상부 패드(231) 및 하부 패드(232)를 포함하도록 함에 따라 연결 부재(200c)의 강성을 향상시킬 수 있다. 또한, 실시 예는 연결 부재(200c)의 양측에 패드부가 대칭적으로 배치되도록 함에 따라 연결 부재(200c)의 상하부의 비대칭 구조에 의해 연결 부재가 특정 방향으로 크게 휘어지는 것을 방지할 수 있고, 이를 통해 반도체 패키지가 더욱 안정적으로 동작하도록 할 수 있다.In addition, the embodiment can improve the rigidity of the connecting member (200c) by including the upper pad (231) and the lower pad (232). In addition, the embodiment can prevent the connecting member (200c) from being greatly bent in a specific direction due to the asymmetrical structure of the upper and lower portions of the connecting member (200c) by symmetrically arranging the pad portions on both sides of the connecting member (200c), thereby enabling the semiconductor package to operate more stably.

금속층(220c)은 하부 절연부(213)의 하면에 배치될 수 있다. 금속층(220c)의 하부 절연부(213)의 하면에 부분적으로 배치될 수 있다.The metal layer (220c) may be placed on the lower surface of the lower insulating portion (213). The metal layer (220c) may be partially placed on the lower surface of the lower insulating portion (213).

예시적으로, 하부 절연부(213)의 하면에는 하부 패드(232)가 배치된다. 이때, 금속층(220c)은 하부 절연부(213)의 하면에서 하부 패드(232)가 배치되지 않은 영역에 선택적으로 배치될 수 있다. 또한, 금속층(220c)은 하부 패드(232)와 연결되지 않을 수 있다. 예시적으로, 금속층(220c)은 하부 패드(232)와 수직 방향으로 중첩되지 않을 수 있다. For example, a lower pad (232) is arranged on the lower surface of the lower insulating portion (213). At this time, the metal layer (220c) may be selectively arranged in an area of the lower surface of the lower insulating portion (213) where the lower pad (232) is not arranged. In addition, the metal layer (220c) may not be connected to the lower pad (232). For example, the metal layer (220c) may not overlap the lower pad (232) in the vertical direction.

즉, 도 8의 (a)를 참조하면, 금속층(220c)은 하부 패드(232)와 수직 방향으로 중첩된 관통 홀(220c1)을 구비할 수 있고, 하부 패드(232)는 금속층(220c)의 관통 홀(220c1) 내에 배치될 수 있다That is, referring to (a) of Fig. 8, the metal layer (220c) may have a through hole (220c1) that overlaps the lower pad (232) in the vertical direction, and the lower pad (232) may be placed within the through hole (220c1) of the metal layer (220c).

이때, 금속층(220c)의 관통 홀(220c1)의 폭, 직경, 및 평면 면적 중 적어도 하나는 하부 패드(232)의 폭, 직경 및 평면 면적 중 적어도 하나보다 클 수 있다. 예시적으로, 금속층(220c)의 관통 홀(220c1)의 내벽은 하부 패드(232)의 측면과 접촉하지 않으면서 하부 패드(232)의 측면의 주위를 둘러싸며 구비될 수 있다. At this time, at least one of the width, diameter, and planar area of the through hole (220c1) of the metal layer (220c) may be larger than at least one of the width, diameter, and planar area of the lower pad (232). For example, the inner wall of the through hole (220c1) of the metal layer (220c) may be formed to surround the periphery of the side surface of the lower pad (232) without contacting the side surface of the lower pad (232).

따라서, 금속층(220c)의 관통 홀(220c1)의 내벽과 하부 패드(232)의 측면 사이에는 이격 공간이 구비될 수 있다. 또한, 도 8의 (b)에 도시된 바와 같이, 금속층(220c)의 관통 홀(220c1)의 내벽과 하부 패드(232)의 측면 사이에 구비된 이격 공간은 접착 부재(180)로 채워질 수 있다. 예시적으로 접착 부재(180)는 하부 패드(232)의 측면을 둘러싸면서 금속층(220c)의 관통 홀(220c1)을 충진할 수 있다. Accordingly, a gap may be provided between the inner wall of the through hole (220c1) of the metal layer (220c) and the side surface of the lower pad (232). In addition, as illustrated in (b) of FIG. 8, the gap provided between the inner wall of the through hole (220c1) of the metal layer (220c) and the side surface of the lower pad (232) may be filled with an adhesive member (180). For example, the adhesive member (180) may fill the through hole (220c1) of the metal layer (220c) while surrounding the side surface of the lower pad (232).

이와 같이, 연결 부재(200c)는 상부 패드(231) 및 하부 패드(232)를 포함할 수 있고, 이를 통해 하부 패드(232)를 통해 전력 공급이 가능하도록 할 수 있다. 나아가 접착 부재(180)는 하부 패드(232)의 측면을 둘러싸면서 금속층(220c)의 관통 홀(220c1) 내에 배치될 수 있다. 따라서, 실시 예는 금속층(220)과 접착 부재(280) 사이의 밀착력을 더욱 향상시킬 수 있고, 이에 따라 연결 부재(200c)가 더욱 안정적으로 고정 및/또는 부착되도록 할 수 있다.In this way, the connecting member (200c) may include an upper pad (231) and a lower pad (232), thereby enabling power to be supplied through the lower pad (232). Furthermore, the adhesive member (180) may be arranged within the through hole (220c1) of the metal layer (220c) while surrounding the side surface of the lower pad (232). Accordingly, the embodiment may further enhance the adhesion between the metal layer (220) and the adhesive member (280), thereby enabling the connecting member (200c) to be more stably fixed and/or attached.

도 9는 제4 실시 예에 따른 반도체 패키지를 나타낸 단면도이고, 도 10은 도 9의 일 영역(R1)을 확대한 단면도이다.FIG. 9 is a cross-sectional view showing a semiconductor package according to the fourth embodiment, and FIG. 10 is an enlarged cross-sectional view of one area (R1) of FIG. 9.

도 9 및 도 10을 참조하면, 반도체 패키지는 회로 기판(1000), 연결 부재(1200), 접속부(1310), 및 반도체 소자(1320, 1330)를 포함한다. Referring to FIGS. 9 and 10, the semiconductor package includes a circuit board (1000), a connecting member (1200), a connecting portion (1310), and a semiconductor element (1320, 1330).

반도체 소자(1320, 1330)는 단자(1325, 1335)를 구비하고, 접속부(1310)를 통해 회로 기판(1000)의 전극부에 전기적으로 연결될 수 있다. 이때, 제3 실시 예의 회로 기판(1000), 연결 부재(1200), 접속부(1310), 및 반도체 소자(1320, 1330)의 기본적인 구조는 도 1의 제1 실시 예의 구조에 대응하며, 이에 따라 이의 상세한 설명은 생략한다.The semiconductor element (1320, 1330) has a terminal (1325, 1335) and can be electrically connected to an electrode portion of a circuit board (1000) through a connection portion (1310). At this time, the basic structure of the circuit board (1000), the connection member (1200), the connection portion (1310), and the semiconductor element (1320, 1330) of the third embodiment corresponds to the structure of the first embodiment of FIG. 1, and thus, a detailed description thereof is omitted.

연결 부재(1200)는 절연부(1210), 금속층(1220), 및 패드부(1230)를 포함한다.The connecting member (1200) includes an insulating portion (1210), a metal layer (1220), and a pad portion (1230).

이때, 회로 기판(1000)은 캐비티(C)를 구비하며, 연결 부재(1200)는 캐비티(C) 내에 배치된다. 이때, 캐비티(C)는 회로 기판(1000)의 절연층(1110)의 제1층(1111)을 관통할 수 있다. 이에 따라, 연결 부재(1200)는 절연층(1110)의 제1층(1111)에 구비된 캐비티(C)에 배치될 수 있다. 또한, 회로 기판(1000)의 절연층(1110)은 제1층(1111)의 상부 및 하부에 각각 배치되면서 캐비티(C)를 채우는 제2층(1112) 및 제3층(1113)을 포함할 수 있다.At this time, the circuit board (1000) has a cavity (C), and the connecting member (1200) is placed within the cavity (C). At this time, the cavity (C) can penetrate the first layer (1111) of the insulating layer (1110) of the circuit board (1000). Accordingly, the connecting member (1200) can be placed in the cavity (C) provided in the first layer (1111) of the insulating layer (1110). In addition, the insulating layer (1110) of the circuit board (1000) can include a second layer (1112) and a third layer (1113) that are placed above and below the first layer (1111), respectively, and fill the cavity (C).

또한, 회로 기판은 절연층(1110) 상에 배치된 제1 보호층(1120) 및 절연층(1110) 하에 배치된 제2 보호층(1130)을 포함할 수 있다.Additionally, the circuit board may include a first protective layer (1120) disposed on an insulating layer (1110) and a second protective layer (1130) disposed under the insulating layer (1110).

또한, 회로 기판(1000)은 배선 전극(1140), 비아 전극(1150) 및 범프부(1160)를 포함할 수 있다. 또한, 회로 기판(1000)은 연결 부재(1200)와 수직 방향으로 중첩되면서 연결 부재(1200) 하에 배치된 제1 전극부(1170) 및 연결 부재(1200)와 수직 방향으로 중첩되면서 연결 부재(1200) 상에 배치된 제2 전극부(1175)를 포함할 수 있다.In addition, the circuit board (1000) may include a wiring electrode (1140), a via electrode (1150), and a bump portion (1160). In addition, the circuit board (1000) may include a first electrode portion (1170) disposed under the connecting member (1200) while vertically overlapping the connecting member (1200), and a second electrode portion (1175) disposed on the connecting member (1200) while vertically overlapping the connecting member (1200).

이때, 회로 기판(1000)의 기본적인 구조는 제1 실시 예의 구조에 대응하며, 이의 상세한 설명은 생략한다.At this time, the basic structure of the circuit board (1000) corresponds to the structure of the first embodiment, and a detailed description thereof is omitted.

연결 부재(1200)는 회로 기판(1000)의 절연층(1110) 내에 매립된다. 이때, 연결 부재(1200)의 금속층(1220)은 회로 기판(1000)의 절연층(1110)과 직접 접촉할 수 있다. 예시적으로, 연결 부재(1200)의 금속층(1220)은 회로 기판(1000)의 절연층(1110)으로 덮일 수 있다. The connecting member (1200) is embedded in the insulating layer (1110) of the circuit board (1000). At this time, the metal layer (1220) of the connecting member (1200) can be in direct contact with the insulating layer (1110) of the circuit board (1000). For example, the metal layer (1220) of the connecting member (1200) can be covered with the insulating layer (1110) of the circuit board (1000).

구체적으로, 제1 실시 예의 연결 부재는 회로 기판의 전극 패턴 상에 배치된 접착 부재(180)에 의해 회로 기판에 결합 및/또는 고정된다. 이에 따라, 제1 실시 예의 연결 부재의 금속층은 접착 부재와 접촉하는 구조를 가진다. 나아가, 제1 실시 예는 회로 기판에 구비된 비아부(151)는 전극 패턴(141)과 직접 접촉하는 구조를 가진다.Specifically, the connecting member of the first embodiment is coupled and/or fixed to the circuit board by an adhesive member (180) arranged on the electrode pattern of the circuit board. Accordingly, the metal layer of the connecting member of the first embodiment has a structure that contacts the adhesive member. Furthermore, the via portion (151) provided on the circuit board of the first embodiment has a structure that directly contacts the electrode pattern (141).

이에 반하여, 제3 실시 예의 회로 기판(1000)은 별도의 접착 필름(미도시)을 이용하여 절연층(1110)의 제1층(1111)에 연결 부재(1200)를 배치한 후에 접착 필름을 제거하는 공정을 진행할 수 있다. 이에 따라, 제3 실시 예의 회로 기판(1000)은 연결 부재(1200)를 고정하기 위한 접착 부재를 구비하지 않을 수 있다. 예시적으로, 회로 기판(1000)의 절연층(1110)의 적어도 일부는 연결 부재(1200)의 금속층(1220)을 덮으며 구비될 수 있다.In contrast, the circuit board (1000) of the third embodiment may perform a process of removing the adhesive film after arranging the connecting member (1200) on the first layer (1111) of the insulating layer (1110) using a separate adhesive film (not shown). Accordingly, the circuit board (1000) of the third embodiment may not have an adhesive member for fixing the connecting member (1200). For example, at least a portion of the insulating layer (1110) of the circuit board (1000) may be provided to cover the metal layer (1220) of the connecting member (1200).

또한, 회로 기판(1000)의 전극부는 연결 부재(1200)의 금속층(1220)과 직접 연결되는 제1 전극부(1170)를 구비한다. 예시적으로, 제1 전극부(1170)는 회로 기판(1000)의 절연층(1110)의 적어도 일부 영역을 관통한다. 제1 전극부(1170)는 연결 부재(1200)와 수직 방향으로 중첩되고, 연결 부재(1200) 하에 배치된다.In addition, the electrode portion of the circuit board (1000) has a first electrode portion (1170) that is directly connected to the metal layer (1220) of the connecting member (1200). For example, the first electrode portion (1170) penetrates at least a portion of the insulating layer (1110) of the circuit board (1000). The first electrode portion (1170) overlaps the connecting member (1200) in a vertical direction and is positioned under the connecting member (1200).

이때, 제1 전극부(1170)는 비아부를 포함하며, 비아부의 상면은 연결 부재(1200)의 금속층(1220)의 하면과 직접 연결된다. 예시적으로, 제3 실시 예는 절연층(1110)에 연결 부재(1200)를 매립한 상태에서 연결 부재(1200)의 금속층(1220)의 적어도 일부를 노출하는 관통 홀을 형성하고, 이에 따라 관통 홀을 전도성 물질로 충진하여 제1 전극부(1170)를 형성할 수 있다. 따라서, 제3 실시 예의 회로 기판(1000)은 연결 부재(1200)의 금속층(1220)과 직접 연결되는 비아부를 포함하는 제1 전극부(1170)를 포함할 수 있다.At this time, the first electrode portion (1170) includes a via portion, and the upper surface of the via portion is directly connected to the lower surface of the metal layer (1220) of the connecting member (1200). For example, the third embodiment may form a through hole exposing at least a part of the metal layer (1220) of the connecting member (1200) while the connecting member (1200) is embedded in the insulating layer (1110), and thus the through hole may be filled with a conductive material to form the first electrode portion (1170). Accordingly, the circuit board (1000) of the third embodiment may include the first electrode portion (1170) including a via portion directly connected to the metal layer (1220) of the connecting member (1200).

이를 통해, 실시 예는 제1 전극부(1170)가 연결 부재(1200)의 금속층(1220)과 직접 연결되도록 할 수 있고, 이를 통해 연결 부재(1200) 및/또는 반도체 소자에서 발생한 열을 더욱 효율적으로 방출할 수 있고, 이에 따른 반도체 패키지의 방열 특성을 더욱 향상시킬 수 있다.Through this, the embodiment can enable the first electrode portion (1170) to be directly connected to the metal layer (1220) of the connecting member (1200), thereby enabling heat generated from the connecting member (1200) and/or the semiconductor element to be more efficiently released, thereby further improving the heat dissipation characteristics of the semiconductor package.

한편, 연결 부재(1200)의 패드부(1230)가 상부 패드 및 하부 패드를 구비한 경우, 제1 전극부(1170)는 복수의 그룹으로 구분될 수 있다.Meanwhile, when the pad portion (1230) of the connecting member (1200) has an upper pad and a lower pad, the first electrode portion (1170) can be divided into a plurality of groups.

예시적으로, 패드부(1230)가 상부 패드 및 하부 패드를 구비한 경우, 금속층(1220)은 관통 홀을 구비하고, 하부 패드는 금속층(1230)의 관통 홀 내에 배치될 수 있다.For example, if the pad portion (1230) has an upper pad and a lower pad, the metal layer (1220) has a through hole, and the lower pad can be placed within the through hole of the metal layer (1230).

따라서, 제1 전극부(1170)는 금속층(1230)과 수직 방향으로 중첩된 제1 그룹의 제1 전극부, 및 하부 패드와 수직 방향으로 중첩된 제2 그룹의 제1 전극부를 포함할 수 있다. 제1 그룹의 제1 전극부는 금속층(1230)과 연결되어 방열 전극으로 기능할 수 있고, 제2 그룹의 제2 전극부는 하부 패드와 연결되어 통신 신호 또는 전력 신호를 전달하는 기능을 할 수 있다.Accordingly, the first electrode portion (1170) may include a first group of first electrode portions vertically overlapping with the metal layer (1230), and a second group of first electrode portions vertically overlapping with the lower pad. The first electrode portion of the first group may be connected to the metal layer (1230) and function as a heat dissipation electrode, and the second electrode portion of the second group may be connected to the lower pad and function to transmit a communication signal or a power signal.

이하에서는 실시 예에 따른 반도체 패키지의 제조 방법에 대해 구체적으로 설명한다.Below, a method for manufacturing a semiconductor package according to an embodiment is specifically described.

도 11 내지 20은 도 1에 도시된 반도체 패키지의 제조 방법을 공정 순으로 나타낸 단면도이고, 도 21 내지 30은 도 9에 도시된 반도체 패키지의 제조 방법을 공정 순으로 나타낸 도면이다.FIGS. 11 to 20 are cross-sectional views showing the manufacturing method of the semiconductor package illustrated in FIG. 1 in process order, and FIGS. 21 to 30 are drawings showing the manufacturing method of the semiconductor package illustrated in FIG. 9 in process order.

도 11을 참조하면, 실시 예는 절연층(110)의 제1층(111)을 준비한다. 또한, 실시 예는 절연층(110)의 제1층(111)에 배선 전극(140) 및 비아 전극(150)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예는 절연층(110)의 제1층(111)의 상면 및 하면에 배선 전극을 형성하는 공정 및 제1층(111)을 관통하는 비아 전극(151) 및 충진부(111a)를 형성하는 공정을 진행할 수 있다. 이때, 절연층(110)의 제1층(111) 상에 배치된 배선 전극(140)은 전극 패턴(141)을 포함할 수 있다.Referring to FIG. 11, the embodiment prepares a first layer (111) of an insulating layer (110). In addition, the embodiment may perform a process of forming a wiring electrode (140) and a via electrode (150) on the first layer (111) of the insulating layer (110). For example, the embodiment may perform a process of forming a wiring electrode on the upper and lower surfaces of the first layer (111) of the insulating layer (110) and a process of forming a via electrode (151) and a filling portion (111a) penetrating the first layer (111). At this time, the wiring electrode (140) disposed on the first layer (111) of the insulating layer (110) may include an electrode pattern (141).

다음으로, 실시 예는 절연층(110)의 제1층(111) 상에 제2층(112)을 적층하는 공정을 진행한다. 또한, 실시 예는 절연층(110)의 제2층(112)을 관통하는 비아 전극 및 제2층(112) 상에 배선 전극을 형성하는 공정을 진행한다. Next, the embodiment performs a process of laminating a second layer (112) on a first layer (111) of an insulating layer (110). In addition, the embodiment performs a process of forming a via electrode penetrating the second layer (112) of the insulating layer (110) and a wiring electrode on the second layer (112).

도 12를 참조하면, 실시 예는 절연층(110)의 제2층(112)에 캐비티(C)를 형성하는 공정을 진행한다. 이때, 절연층(110)의 제1층(111) 상에는 전극 패턴(141)이 구비되며, 캐비티(C)는 전극 패턴(141)과 수직 방향으로 중첩된다. 예시적으로, 전극 패턴(141)의 상면의 적어도 일부는 캐비티(C)를 통해 노출될 수 있다. 이때, 캐비티(C)는 레이저 공정을 통해 형성될 수 있고, 전극 패턴(141)는 레이저 공정에서의 레이저 스토퍼로 기능할 수 있다.Referring to FIG. 12, the embodiment performs a process of forming a cavity (C) in a second layer (112) of an insulating layer (110). At this time, an electrode pattern (141) is provided on the first layer (111) of the insulating layer (110), and the cavity (C) overlaps the electrode pattern (141) in a vertical direction. For example, at least a portion of the upper surface of the electrode pattern (141) may be exposed through the cavity (C). At this time, the cavity (C) may be formed through a laser process, and the electrode pattern (141) may function as a laser stopper in the laser process.

도 13을 참조하면, 실시 예는 전극 패턴(141) 상에 접착 부재(180)를 도포하는 공정을 진행할 수 있다. 이때, 전극 패턴(141)은 캐비티(C)의 폭보다 클 수 있고, 이에 따라 접착 부재(180)는 전극 패턴(141)의 폭보다 작을 수 있다.Referring to FIG. 13, the embodiment may perform a process of applying an adhesive material (180) on an electrode pattern (141). At this time, the electrode pattern (141) may be larger than the width of the cavity (C), and accordingly, the adhesive material (180) may be smaller than the width of the electrode pattern (141).

도 14를 참조하면, 실시 예는 접착 부재(180) 상에 연결 부재(200)를 부착하는 공정을 진행할 수 있다. 이때, 연결 부재(200)는 금속층(220)을 포함한다. 따라서, 연결 부재(200)의 금속층(220)은 접착 부재(180) 상에 부착될 수 있다. 이를 통해, 실시 예는 금속층(220)을 이용하여 연결 부재(200)에 균일한 압력을 가할 수 있고, 나아가 연결 부재(200)와 접착 부재(180) 사이의 밀착력을 향상시킬 수 있으며, 이에 따라 접착 부재(180) 상에 연결 부재(200) 견고하고 안정적으로 결합되도록 할 수 있다.Referring to FIG. 14, the embodiment can perform a process of attaching a connecting member (200) on an adhesive member (180). At this time, the connecting member (200) includes a metal layer (220). Therefore, the metal layer (220) of the connecting member (200) can be attached on the adhesive member (180). Through this, the embodiment can apply a uniform pressure to the connecting member (200) using the metal layer (220), and further improve the adhesion between the connecting member (200) and the adhesive member (180), thereby allowing the connecting member (200) to be firmly and stably bonded on the adhesive member (180).

도 15를 참조하면, 실시 예는 절연층(110)의 제2층(112) 상에 절연층(110)의 제3층(113)을 적층하는 공정을 진행한다. 이때, 절연층(110)의 제3층(113)은 제2층(112)에 구비된 캐비티(C)를 채울 수 있다.Referring to FIG. 15, the embodiment performs a process of laminating a third layer (113) of an insulating layer (110) on a second layer (112) of an insulating layer (110). At this time, the third layer (113) of the insulating layer (110) can fill a cavity (C) provided in the second layer (112).

도 16을 참조하면, 실시 예는 절연층(110)의 제3층(113)을 관통하는 관통 홀(TH1)을 형성하는 공정을 진행한다. 예시적으로, 실시 예는 연결 부재(200)의 패드부(230)와 수직 방향으로 중첩된 관통 홀(TH1)을 형성하는 공정을 진행한다.Referring to FIG. 16, the embodiment performs a process of forming a through hole (TH1) penetrating the third layer (113) of the insulating layer (110). For example, the embodiment performs a process of forming a through hole (TH1) that vertically overlaps with the pad portion (230) of the connecting member (200).

도 17을 참조하면, 실시 예는 관통 홀(TH1)을 전도성 물질로 충진하여 비아 전극 및 배선 전극을 형성하는 공정을 진행한다.Referring to FIG. 17, the embodiment performs a process of forming a via electrode and a wiring electrode by filling a through hole (TH1) with a conductive material.

도 18을 참조하면, 실시 예는 절연층(110)의 제3층(113) 상에 제1 보호층(120)을 적층하는 공정을 진행한다.Referring to FIG. 18, the embodiment performs a process of laminating a first protective layer (120) on a third layer (113) of an insulating layer (110).

도 19를 참조하면, 실시 예는 제1 보호층(120)을 관통하는 관통 홀(TH2)을 형성하는 공정을 진행한다. Referring to FIG. 19, the embodiment performs a process of forming a through hole (TH2) penetrating the first protective layer (120).

도 20을 참조하면, 실시 예는 제1 보호층(120)의 관통 홀(TH2)을 전도성 물질로 충진하여 범프부(160)를 형성하는 공정을 진행한다.Referring to FIG. 20, the embodiment performs a process of forming a bump portion (160) by filling a through hole (TH2) of a first protective layer (120) with a conductive material.

한편, 도 9의 반도체 패키지의 제조 방법을 설명하면 다음과 같다.Meanwhile, the manufacturing method of the semiconductor package of Fig. 9 is explained as follows.

도 21을 참조하면, 실시 예는 절연층(1110)의 제1층(1111)을 준비한다. 또한, 실시 예는 절연층(1110)의 제1층(1111)의 상면 및 하면에 배선 전극(1140)을 형성하고, 또한, 제1층(1111)을 관통하는 비아 전극(1150)을 형성하는 공정을 진행할 수 있다.Referring to FIG. 21, the embodiment prepares a first layer (1111) of an insulating layer (1110). In addition, the embodiment may perform a process of forming a wiring electrode (1140) on the upper and lower surfaces of the first layer (1111) of the insulating layer (1110), and also forming a via electrode (1150) penetrating the first layer (1111).

도 22를 참조하면, 실시 예는 절연층(1110)의 제1층(1111)을 가공하여, 제1층(1111)의 상면 및 하면을 관통하는 관통 홀 형태의 캐비티(C)를 형성하는 공정을 진행한다.Referring to FIG. 22, the embodiment performs a process of forming a cavity (C) in the form of a through hole penetrating the upper and lower surfaces of the first layer (1111) by processing the first layer (1111) of the insulating layer (1110).

도 23을 참조하면, 실시 예는 절연층(1110)의 제1층(1111) 하에 접착 필름(AF)을 배치하는 공정을 진행할 수 있다. 이때, 접착 필름(AF)은 절연층(1110)의 제1층(1111)에 구비된 캐비티(C)의 하부를 막으며 구비된다.Referring to FIG. 23, the embodiment can proceed with a process of placing an adhesive film (AF) under the first layer (1111) of the insulating layer (1110). At this time, the adhesive film (AF) is provided to block the lower part of the cavity (C) provided in the first layer (1111) of the insulating layer (1110).

도 24를 참조하면, 실시 예는 접착 필름(AF) 상의 절연층(1110)의 제1층(1111)의 캐비티(C) 내에 연결 부재(1200)를 부착하는 공정을 진행한다. 이때, 연결 부재(1200)는 접착 필름(AF)의 접착력에 의해 고정될 수 있고, 이에 따라 절연층(1110)의 제1층(1111)의 캐비티(C) 내에 위치할 수 있다.Referring to FIG. 24, the embodiment performs a process of attaching a connecting member (1200) within a cavity (C) of a first layer (1111) of an insulating layer (1110) on an adhesive film (AF). At this time, the connecting member (1200) can be fixed by the adhesive force of the adhesive film (AF), and thus can be positioned within the cavity (C) of the first layer (1111) of the insulating layer (1110).

도 25를 참조하면, 실시 예는 절연층(1110)의 제1층(1111) 상에 캐비티(C)를 채우는 절연층(1110)의 제2층(1112)을 형성하는 공정을 진행할 수 있다. 이에 따라, 제2층(1112)은 캐비티(C) 내에서 연결 부재(1200)의 측부를 둘러싸며 구비될 수 있다.Referring to FIG. 25, the embodiment may perform a process of forming a second layer (1112) of an insulating layer (1110) filling a cavity (C) on a first layer (1111) of an insulating layer (1110). Accordingly, the second layer (1112) may be provided to surround a side of a connecting member (1200) within the cavity (C).

도 26을 참조하면, 실시 예는 접착 필름(AF)을 제거하는 공정을 진행할 수 있다. 이때, 연결 부재(1200)는 절연층(1110)의 제2층(1112)에 의해 고정된 상태이며, 이에 따라 접착 필름(AF)을 용이하게 제거할 수 있다.Referring to FIG. 26, the embodiment can perform a process of removing an adhesive film (AF). At this time, the connecting member (1200) is fixed by the second layer (1112) of the insulating layer (1110), and thus, the adhesive film (AF) can be easily removed.

도 27을 참조하면, 실시 예는 절연층(1110)의 제1층(1111) 하에 제3층(1113)을 적층하는 공정을 진행할 수 있다. Referring to FIG. 27, the embodiment can perform a process of laminating a third layer (1113) under a first layer (1111) of an insulating layer (1110).

도 28을 참조하면, 실시 예는 절연층(1110) 제2층(1112) 및 제3층(1113)을 각각 관통하는 관통 홀(TH1, TH2)을 형성하는 공정을 진행할 수 있다. 이때, 절연층(1110)의 제2층(1112)을 관통하는 관통 홀(TH1)의 적어도 일부는 연결 부재(1200)에 구비된 패드부(1210)와 수직 방향으로 중첩될 수 있다. 또한, 절연층(1110)의 제3층(1113)을 관통하는 관통 홀(TH2)의 적어도 일부는 연결 부재(1200)에 구비된 금속층(1220)과 수직 방향으로 중첩될 수 있다.Referring to FIG. 28, the embodiment may perform a process of forming through holes (TH1, TH2) penetrating the second layer (1112) and the third layer (1113) of the insulating layer (1110), respectively. At this time, at least a part of the through hole (TH1) penetrating the second layer (1112) of the insulating layer (1110) may vertically overlap with the pad portion (1210) provided in the connecting member (1200). In addition, at least a part of the through hole (TH2) penetrating the third layer (1113) of the insulating layer (1110) may vertically overlap with the metal layer (1220) provided in the connecting member (1200).

도 29를 참조하면, 실시 예는 절연층(1110)의 제2층(1112) 및 제3층(1113)의 관통 홀(TH1, TH2)을 충진하는 비아 전극을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 절연층(1110)의 제2층(1112)의 상부 및 제3층(1113)의 하부에 각각 배선 전극을 형성하는 공정을 진행할 수 있다.Referring to FIG. 29, the embodiment may perform a process of forming a via electrode that fills the through holes (TH1, TH2) of the second layer (1112) and the third layer (1113) of the insulating layer (1110). In addition, the embodiment may perform a process of forming a wiring electrode on the upper part of the second layer (1112) and the lower part of the third layer (1113) of the insulating layer (1110), respectively.

도 30을 참조하면, 실시 예는 절연층(1110)의 제2층(1112) 상에 제1 보호층(1120)을 형성하고, 제3층(1113) 하에 제2 보호층(1130)을 형성하는 공정을 진행할 수 있다. 또한, 실시 예는 제1 보호층(1120)을 관통하는 범프부(1160)를 형성하는 공정을 진행할 수 있다.Referring to FIG. 30, the embodiment may perform a process of forming a first protective layer (1120) on a second layer (1112) of an insulating layer (1110) and forming a second protective layer (1130) under a third layer (1113). In addition, the embodiment may perform a process of forming a bump portion (1160) penetrating the first protective layer (1120).

한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.Meanwhile, when a circuit board having the characteristics of the invention described above is used in IT devices such as smartphones, server computers, TVs, or home appliances, it can stably perform functions such as signal transmission or power supply. For example, when a circuit board having the characteristics of the invention performs a semiconductor package function, it can safely protect a semiconductor chip from external moisture or contaminants, and can solve problems such as leakage current or electrical short circuits between terminals, or electrical open circuits of terminals supplying to semiconductor chips. In addition, when it takes on the function of signal transmission, it can solve a noise problem. Through this, the circuit board having the characteristics of the invention described above can maintain the stable function of an IT device or home appliance, so that the entire product and the circuit board to which the invention is applied can achieve functional integration or technical interconnectivity with each other.

상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.When a circuit board having the characteristics of the invention described above is used in a transportation device such as a vehicle, it can solve the problem of distortion of a signal transmitted to the transportation device, or safely protect a semiconductor chip controlling the transportation device from the outside, and solve the problem of leakage current or electrical short circuit between terminals, or the problem of electrical open of a terminal supplied to the semiconductor chip, thereby further improving the stability of the transportation device. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional integration or technical interoperability with each other.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects, etc. described in the embodiments above are included in at least one embodiment, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, etc. exemplified in each embodiment can be combined or modified and implemented in other embodiments by a person having ordinary knowledge in the field to which the embodiments belong. Therefore, the contents related to such combinations and modifications should be interpreted as being included in the scope of the embodiments.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above has been described with reference to embodiments, these are merely examples and are not intended to limit the embodiments, and those with ordinary knowledge in the field to which the embodiments pertain may recognize that various modifications and applications not exemplified above are possible without departing from the essential characteristics of the embodiments. For example, each component specifically shown in the embodiments can be modified and implemented. In addition, differences related to such modifications and applications should be interpreted as being included in the scope of the embodiments set forth in the appended claims.

Claims (20)

제1층; 상기 제1층 상에 배치되고 캐비티를 구비한 제2층; 및 상기 제2층 상에 배치되고 상기 캐비티의 적어도 일부를 채우는 제3층을 포함하는 절연층;
상기 캐비티 내에 배치되고 상기 절연층 내에 매립된 연결 부재; 및
상기 절연층 내에 매립된 전극부를 포함하고,
상기 연결 부재는 절연부; 및 상기 절연부의 하면에 배치된 금속층을 포함하고,
상기 전극부는
상기 절연층의 상기 제1층과 상기 제2층 사이에 배치되고, 상기 연결 부재와 수직 방향으로 중첩된 전극 패턴을 포함하고,
상기 전극 패턴의 수평 방향의 폭은 상기 금속층의 수평 방향의 폭보다 큰, 반도체 패키지.An insulating layer comprising: a first layer; a second layer disposed on the first layer and having a cavity; and a third layer disposed on the second layer and filling at least a portion of the cavity;
a connecting member disposed within the cavity and embedded within the insulating layer; and
Including an electrode part embedded in the above insulating layer,
The above connecting member comprises an insulating member; and a metal layer arranged on the lower surface of the insulating member;
The above electrode part
An electrode pattern is disposed between the first layer and the second layer of the insulating layer and overlaps vertically with the connecting member,
A semiconductor package, wherein the horizontal width of the electrode pattern is greater than the horizontal width of the metal layer. 제1항에 있어서,
상기 금속층의 수평 방향의 폭은 상기 연결 부재의 절연부의 수평 방향의 폭과 동일한, 반도체 패키지.In the first paragraph,
A semiconductor package, wherein the horizontal width of the metal layer is the same as the horizontal width of the insulating portion of the connecting member. 제1항에 있어서,
상기 전극 패턴과 상기 연결 부재의 상기 금속층 사이에 배치된 접착 부재를 더 포함하고,
상기 접착 부재의 상면은 상기 금속층과 접촉하고,
상기 접착 부재의 하면은 상기 전극 패턴과 접촉하는, 반도체 패키지.In the first paragraph,
Further comprising an adhesive member disposed between the electrode pattern and the metal layer of the connecting member,
The upper surface of the above adhesive member is in contact with the metal layer,
A semiconductor package, wherein the lower surface of the adhesive member is in contact with the electrode pattern. 제3항에 있어서,
상기 접착 부재의 수평 방향의 폭은 상기 전극 패턴의 수평 방향의 폭보다 작은, 반도체 패키지.In the third paragraph,
A semiconductor package, wherein the horizontal width of the adhesive member is smaller than the horizontal width of the electrode pattern. 제3항에 있어서,
상기 접착 부재의 수평 방향의 폭은 상기 연결 부재의 상기 금속층의 수평 방향의 폭보다 큰, 반도체 패키지.In the third paragraph,
A semiconductor package, wherein the horizontal width of the adhesive member is greater than the horizontal width of the metal layer of the connecting member. 제5항에 있어서,
상기 접착 부재는,
상기 전극 패턴의 상면 및 상기 금속층의 하면과 접촉하는 제1부, 및 상기 제1부로부터 상측 방향으로 연장되고 상기 금속층의 측면과 접촉하는 제2부를 포함하는, 반도체 패키지.In paragraph 5,
The above adhesive material is,
A semiconductor package comprising a first portion that contacts the upper surface of the electrode pattern and the lower surface of the metal layer, and a second portion that extends upward from the first portion and contacts the side surface of the metal layer. 제3항에 있어서,
상기 접착 부재는 전도성 페이스트 및 비전도성 페이스트 중 적어도 하나를 포함하는, 반도체 패키지.In the third paragraph,
A semiconductor package, wherein the adhesive member comprises at least one of a conductive paste and a non-conductive paste. 제3항에 있어서,
상기 전극부는 상기 절연층의 상기 제1층을 관통하며 구비되고, 상기 연결 부재와 수직 방향으로 중첩된 비아 전극을 포함하는, 반도체 패키지.In the third paragraph,
A semiconductor package, wherein the electrode portion is provided to penetrate the first layer of the insulating layer and includes a via electrode that overlaps the connecting member in a vertical direction. 제8항에 있어서,
상기 비아 전극은 상기 전극 패턴과 전기적으로 연결된, 반도체 패키지.In Article 8,
A semiconductor package, wherein the above via electrode is electrically connected to the above electrode pattern. 제9항에 있어서,
상기 연결 부재의 상기 금속층은 복수의 관통 홀을 구비하고,
상기 연결 부재는 상기 절연부의 하면에 구비되고 상기 복수의 관통 홀 내에 배치된 하부 패드를 포함하는, 반도체 패키지.In Article 9,
The metal layer of the above connecting member has a plurality of through holes,
A semiconductor package, wherein the connecting member comprises a lower pad provided on a lower surface of the insulating member and arranged within the plurality of through holes. 제10항에 있어서,
상기 금속층의 상기 관통 홀의 내벽은 상기 하부 패드와 수평 방향으로 이격된 위치에서 상기 하부 패드의 측면을 둘러싸며 구비되고,
상기 접착 부재의 적어도 일부는 상기 금속층의 상기 관통 홀의 내벽과 상기 하부 패드의 측면 사이에 배치된, 반도체 패키지.In Article 10,
The inner wall of the through hole of the metal layer is provided to surround the side surface of the lower pad at a position spaced horizontally from the lower pad,
A semiconductor package, wherein at least a portion of the adhesive member is disposed between an inner wall of the through hole of the metal layer and a side surface of the lower pad. 제1항에 있어서,
상기 연결 부재의 절연부는 무기물 또는 유기물로 구비되고,
상기 금속층은 상기 절연부의 하면에 코팅, 증착 또는 도금된, 반도체 패키지.In the first paragraph,
The insulating part of the above connecting member is provided with an inorganic or organic material,
A semiconductor package wherein the metal layer is coated, deposited or plated on the lower surface of the insulating portion. 제1항에 있어서,
상기 연결 부재의 상기 절연부의 하면은 단차를 가지며,
상기 금속층은 상기 절연부의 단차에 대응하는 단차를 가진, 반도체 패키지.In the first paragraph,
The lower surface of the insulating portion of the above connecting member has a step,
A semiconductor package, wherein the metal layer has a step corresponding to the step of the insulating portion. 제13항에 있어서,
상기 절연부는,
내측 절연부; 및
상기 내측 절연부 아래에 배치된 하부 절연부를 포함하고,
상기 금속층은 상기 하부 절연부의 하면에 구비된, 반도체 패키지.In Article 13,
The above insulating part,
inner insulation; and
Including a lower insulation portion arranged under the inner insulation portion,
A semiconductor package, wherein the metal layer is provided on the lower surface of the lower insulating portion. 제14항에 있어서,
상기 하부 절연부의 하면 및 상기 금속층의 하면 각각은 단차를 가지는 반도체 패키지.In Article 14,
A semiconductor package in which the lower surface of the lower insulating portion and the lower surface of the metal layer each have a step. 제14항에 있어서,
상기 내측 절연부의 수평 방향의 폭은 상기 하부 절연부의 수평 방향의 폭보다 작고,
상기 금속층은 상기 내측 절연부의 하면, 상기 하부 절연부의 측면 및 상기 하부 절연부의 하면에 단차를 가지고 구비된, 반도체 패키지.In Article 14,
The horizontal width of the inner insulation portion is smaller than the horizontal width of the lower insulation portion.
A semiconductor package, wherein the metal layer is provided with a step on the lower surface of the inner insulating portion, the side surface of the lower insulating portion, and the lower surface of the lower insulating portion. 절연층;
상기 절연층에 매립된 연결 부재; 및
상기 절연층의 적어도 일부 영역을 관통하고, 상기 연결 부재와 수직 방향으로 중첩된 전극부를 포함하고,
상기 연결 부재는 절연부; 상기 절연부의 상면에 배치된 복수의 상부 패드; 및 상기 절연부의 하면에 배치된 금속층을 포함하고,
상기 전극부는,
상기 연결 부재 하에 배치되고, 상기 금속층과 공통으로 연결되며, 수평 방향으로 이격된 복수의 제1 비아 전극; 및
상기 연결 부재 상에 배치되고 상기 복수의 상부 패드와 각각 연결된 복수의 제2 비아 전극을 포함하는, 반도체 패키지.insulation layer;
a connecting member embedded in the above insulating layer; and
An electrode portion penetrating at least a portion of the insulating layer and vertically overlapping the connecting member,
The above connecting member comprises an insulating member; a plurality of upper pads arranged on an upper surface of the insulating member; and a metal layer arranged on a lower surface of the insulating member.
The above electrode part,
a plurality of first via electrodes arranged under the above connecting member, connected in common with the metal layer, and spaced apart in the horizontal direction; and
A semiconductor package comprising a plurality of second via electrodes arranged on the connecting member and respectively connected to the plurality of upper pads. 제17항에 있어서,
상기 금속층의 하면은 단차를 가지고,
상기 절연층은 상기 단차와 접촉하는, 반도체 패키지.In Article 17,
The lower surface of the above metal layer has a step,
A semiconductor package, wherein the insulating layer is in contact with the step. 제17항에 있어서,
상기 복수의 제1 비아 전극 각각의 상면 상기 금속층의 하면과 연결되며,
상기 제1 복수의 제1 비아 전극은 상기 연결 부재의 상기 상부 패드와 전기적으로 연결되지 않는, 반도체 패키지.In Article 17,
The upper surface of each of the plurality of first via electrodes is connected to the lower surface of the metal layer,
A semiconductor package, wherein the first plurality of first via electrodes are not electrically connected to the upper pad of the connecting member. 절연층;
상기 절연층에 매립된 연결 부재;
상기 절연층의 하면과 상기 연결 부재 사이에 배치된 제1 전극부;
상기 절연층의 상면과 상기 연결 부재 사이에 배치된 제2 전극부;
상기 제2 전극부 상에 배치된 접속부; 및
상기 접속부 상에 배치된 반도체 소자를 포함하고,
상기 연결 부재는 절연부; 상기 절연부의 상면에 배치되고 상기 제2 전극부와 연결된 복수의 상부 패드; 상기 절연부의 하면에 배치되고 복수의 관통 홀을 구비한 금속층; 및 상기 절연부의 하면에 배치되고 상기 금속층의 상기 복수의 관통 홀 내에 각각 배치된 복수의 하부 패드를 포함하고,
상기 제1 전극부는,
상기 절연층의 하면에서 상기 절연층의 적어도 일부 영역을 관통하고, 상기 금속층과 연결된 제1 비아 전극; 및
상기 제1 비아 전극과 수평 방향으로 이격되고, 상기 복수의 하부 패드와 연결된 제2 비아 전극을 포함하는, 반도체 패키지.insulation layer;
A connecting member embedded in the above insulating layer;
A first electrode portion disposed between the lower surface of the insulating layer and the connecting member;
A second electrode portion disposed between the upper surface of the insulating layer and the connecting member;
a connection portion arranged on the second electrode portion; and
Including a semiconductor element arranged on the above connection portion,
The connecting member comprises an insulating member; a plurality of upper pads arranged on an upper surface of the insulating member and connected to the second electrode member; a metal layer arranged on a lower surface of the insulating member and having a plurality of through holes; and a plurality of lower pads arranged on a lower surface of the insulating member and each arranged within the plurality of through holes of the metal layer.
The above first electrode part,
A first via electrode penetrating at least a portion of the insulating layer on the lower surface of the insulating layer and connected to the metal layer; and
A semiconductor package comprising a second via electrode spaced horizontally from the first via electrode and connected to the plurality of lower pads.
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