KR20250128850A

KR20250128850A - Semiconductor devices

Info

Publication number: KR20250128850A
Application number: KR1020240185075A
Authority: KR
Inventors: 김인우; 안상훈; 김동형; 김용관; 김희중; 이규섭; 이상호; 조성탁
Original assignee: 삼성전자주식회사
Priority date: 2024-12-12
Filing date: 2024-12-12
Publication date: 2025-08-28

Abstract

본 발명의 기술적 사상은 기판; 상기 기판 상에 배치되는 제1 커패시터 구조물로써, 수직 방향으로 연장되는 제1 하부 전극, 상기 제1 하부 전극의 측벽을 덮는 제1 커패시터 유전층 및 상기 제1 커패시터 유전층을 덮는 제1 상부 전극을 포함하는 제1 커패시터 구조물; 상기 제1 커패시터 구조물 상에 배치되는 제2 커패시터 구조물로써, 상기 수직 방향으로 연장되는 제2 하부 전극, 상기 제2 하부 전극의 측벽을 덮는 제2 커패시터 유전층 및 상기 제2 커패시터 유전층을 덮는 제2 상부 전극을 포함하는 제2 커패시터 구조물; 상기 제1 커패시터 구조물 및 상기 제2 커패시터 구조물의 계면에 배치되는 제1 서포터 층; 및 상기 제1 서포터 층의 측벽을 덮는 제1 절연 패턴을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.The technical idea of the present invention provides a semiconductor device comprising: a substrate; a first capacitor structure disposed on the substrate, the first capacitor structure including a first lower electrode extending in a vertical direction, a first capacitor dielectric layer covering a side wall of the first lower electrode, and a first upper electrode covering the first capacitor dielectric layer; a second capacitor structure disposed on the first capacitor structure, the second capacitor structure including a second lower electrode extending in the vertical direction, a second capacitor dielectric layer covering a side wall of the second lower electrode, and a second upper electrode covering the second capacitor dielectric layer; a first supporter layer disposed at an interface between the first capacitor structure and the second capacitor structure; and a first insulating pattern covering a side wall of the first supporter layer.

Description

Semiconductor devices

본 발명의 기술적 사상은 반도체 장치에 관한 것으로, 더욱 상세하게는, 커패시터를 포함하는 반도체 장치에 관한 것이다.The technical idea of the present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a capacitor.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있다. 전자기기에 사용되는 반도체 장치에도 높은 집적도가 요구되어, 반도체 장치의 구성들에 대한 디자인 룰이 감소되어, 미세 구조화가 이루어지고 있다. 이때, 커패시터를 포함하는 반도체 장치는, 미세 구조화와 함께 커패시터의 용량 확보가 요구되고 있다.With the rapid development of the electronics industry and user demands, electronic devices are becoming increasingly smaller and lighter. Higher integration is also required for the semiconductor devices used in electronic devices, leading to reduced design rules for their components, leading to microstructuring. At the same time, semiconductor devices containing capacitors are increasingly demanding both microstructuring and increased capacitor capacity.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 제1 커패시터 구조물 및 제2 커패시터 구조물의 계면에 배치되는 절연 패턴을 포함하는 반도체 장치를 제공하는 데 있다. The technical idea of the present invention is to provide a semiconductor device including an insulating pattern disposed at an interface between a first capacitor structure and a second capacitor structure.

본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the technical idea of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 기판; 상기 기판 상에 배치되는 제1 커패시터 구조물로써, 수직 방향으로 연장되는 제1 하부 전극, 상기 제1 하부 전극의 측벽을 덮는 제1 커패시터 유전층 및 상기 제1 커패시터 유전층을 덮는 제1 상부 전극을 포함하는 제1 커패시터 구조물; 상기 제1 커패시터 구조물 상에 배치되는 제2 커패시터 구조물로써, 상기 수직 방향으로 연장되는 제2 하부 전극, 상기 제2 하부 전극의 측벽을 덮는 제2 커패시터 유전층 및 상기 제2 커패시터 유전층을 덮는 제2 상부 전극을 포함하는 제2 커패시터 구조물; 상기 제1 커패시터 구조물 및 상기 제2 커패시터 구조물의 계면에 배치되는 제1 서포터 층; 및 상기 제1 서포터 층의 측벽을 덮는 제1 절연 패턴을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.In order to solve the above-described problem, the technical idea of the present invention provides a semiconductor device comprising: a substrate; a first capacitor structure disposed on the substrate, the first capacitor structure including a first lower electrode extending in a vertical direction, a first capacitor dielectric layer covering a side wall of the first lower electrode, and a first upper electrode covering the first capacitor dielectric layer; a second capacitor structure disposed on the first capacitor structure, the second capacitor structure including a second lower electrode extending in the vertical direction, a second capacitor dielectric layer covering a side wall of the second lower electrode, and a second upper electrode covering the second capacitor dielectric layer; a first supporter layer disposed at an interface between the first capacitor structure and the second capacitor structure; and a first insulating pattern covering a side wall of the first supporter layer.

또한, 본 발명의 기술적 사상은 기판; 상기 기판 상에 배치되는 수직 방향으로 연장되는 하부 전극; 상기 하부 전극의 측벽을 덮는 커패시터 유전층; 상기 커패시터 유전층을 덮는 상부 전극; 상기 하부 전극을 지지하고, 상기 수직 방향으로 이격되어 배치되는 복수의 서포터 층; 및 상기 복수의 서포터 층의 측벽 중 하나 이상의 서포터 층의 측벽 및 상기 하부 전극 사이에 배치되는 절연 패턴을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.In addition, the technical idea of the present invention provides a semiconductor device including a substrate; a lower electrode extending in a vertical direction and disposed on the substrate; a capacitor dielectric layer covering a side wall of the lower electrode; an upper electrode covering the capacitor dielectric layer; a plurality of support layers supporting the lower electrode and disposed to be spaced apart in the vertical direction; and an insulating pattern disposed between a side wall of at least one of the side walls of the plurality of support layers and the lower electrode.

본 개시의 예시적인 실시예들에 따르면, 제1 커패시터 구조물 및 제2 커패시터 구조물의 계면에 절연 패턴을 배치함으로써, 제1 커패시터 구조물 및/또는 제2 커패시터 구조물의 하부 전극의 선폭(CD: critical dimension)을 감소시킬 수 있다. 제1 커패시터 구조물 및 제2 커패시터 구조물의 계면에서 하부 전극의 선폭이 감소함에 따라, 수평 방향으로 인접하게 배치된 하부 전극 사이의 누설 전류를 막아 반도체 장치의 신뢰성을 향상시킬 수 있는 효과가 있다.According to exemplary embodiments of the present disclosure, by arranging an insulating pattern at an interface between a first capacitor structure and a second capacitor structure, a critical dimension (CD) of a lower electrode of the first capacitor structure and/or the second capacitor structure can be reduced. As the critical dimension of the lower electrode at the interface between the first capacitor structure and the second capacitor structure is reduced, leakage current between lower electrodes arranged horizontally adjacent to each other can be prevented, thereby improving the reliability of a semiconductor device.

도 1은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 2는 도 1의 A-A' 선에 따른 단면도이다.
도 3은 도 2의 EX1 부분의 확대 단면도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치의 도 2의 EX1에 대응하는 부분의 확대 단면도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치에 포함되는 셀 트랜지스터를 나타내는 단면도이다.
도 6은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 7은 도 6의 EX2 부분의 확대 단면도이다.
도 8은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 9 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.FIG. 1 is a layout diagram showing a semiconductor device according to exemplary embodiments.
Figure 2 is a cross-sectional view taken along line AA' of Figure 1.
Figure 3 is an enlarged cross-sectional view of the EX1 portion of Figure 2.
FIG. 4 is an enlarged cross-sectional view of a portion corresponding to EX1 of FIG. 2 of a semiconductor device according to exemplary embodiments.
FIG. 5 is a cross-sectional view showing a cell transistor included in a semiconductor device according to exemplary embodiments.
FIG. 6 is a cross-sectional view showing a semiconductor device according to exemplary embodiments.
Figure 7 is an enlarged cross-sectional view of the EX2 portion of Figure 6.
FIG. 8 is a cross-sectional view showing a semiconductor device according to exemplary embodiments.
FIGS. 9 to 20 are cross-sectional views showing a method of manufacturing a semiconductor device according to exemplary embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the technical concept of the present invention will be described in detail with reference to the attached drawings. Identical components in the drawings are designated by the same reference numerals, and redundant descriptions thereof will be omitted.

도 1은 예시적인 실시예들에 따른 반도체 장치(100)를 나타내는 레이아웃도이다. 도 2는 도 1의 A-A' 선에 따른 단면도이다. 도 3은 도 2의 EX1 부분의 확대 단면도이다.Fig. 1 is a layout diagram showing a semiconductor device (100) according to exemplary embodiments. Fig. 2 is a cross-sectional view taken along line A-A' of Fig. 1. Fig. 3 is an enlarged cross-sectional view of a portion EX1 of Fig. 2.

도 1 내지 도 3을 참조하면, 반도체 장치(100)는 셀 어레이 영역(MCA)과 주변 회로 영역(PCA)을 포함하는 기판(110)을 포함할 수 있다. 셀 어레이 영역(MCA)은 DRAM 소자의 메모리 셀 영역일 수 있고, 주변 회로 영역(PCA)은 DRAM 소자의 코어 영역 또는 주변 회로 영역일 수 있다. 예를 들어, 셀 어레이 영역(MCA)은 셀 트랜지스터와 이에 연결되는 제1 커패시터 구조물(CAP1)을 포함할 수 있고, 주변 회로 영역(PCA)은 셀 어레이 영역(MCA)에 포함되는 셀 트랜지스터(CTR)에 신호 및/또는 전원을 전달하기 위한 주변 회로 트랜지스터를 포함할 수 있다. 예시적인 실시예들에서, 주변 회로 트랜지스터는 커맨드 디코더, 제어 로직, 어드레스 버퍼, 로우 디코더, 칼럼 디코더, 센스 앰프, 데이터 입출력 회로 등의 다양한 회로를 구성할 수 있다. Referring to FIGS. 1 to 3, a semiconductor device (100) may include a substrate (110) including a cell array area (MCA) and a peripheral circuit area (PCA). The cell array area (MCA) may be a memory cell area of a DRAM device, and the peripheral circuit area (PCA) may be a core area or a peripheral circuit area of the DRAM device. For example, the cell array area (MCA) may include a cell transistor and a first capacitor structure (CAP1) connected thereto, and the peripheral circuit area (PCA) may include a peripheral circuit transistor for transmitting a signal and/or power to the cell transistor (CTR) included in the cell array area (MCA). In exemplary embodiments, the peripheral circuit transistor may configure various circuits such as a command decoder, control logic, an address buffer, a row decoder, a column decoder, a sense amplifier, and a data input/output circuit.

예시적인 실시예들에서, 기판(110) 상에는 하부 구조물(120)이 배치될 수 있다. 하부 구조물(120)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어지는 절연막으로 이루어질 수 있다. 다른 일부 실시예들에서, 하부 구조물(120)은 다양한 도전 영역들, 예를 들면 배선층, 콘택 플러그, 트랜지스터 등과, 이들을 상호 절연시키는 절연막을 포함할 수 있다.In exemplary embodiments, a substructure (120) may be disposed on the substrate (110). The substructure (120) may be formed of an insulating film formed of a silicon oxide film, a silicon nitride film, or a combination thereof. In some other embodiments, the substructure (120) may include various conductive regions, such as a wiring layer, a contact plug, a transistor, etc., and an insulating film that mutually insulates them.

예시적인 실시예들에서, 하부 구조물(120)을 관통하는 복수의 도전 패턴(122)이 배치될 수 있다. 복수의 도전 패턴(122)은 폴리실리콘, 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다.In exemplary embodiments, a plurality of conductive patterns (122) may be arranged to penetrate the substructure (120). The plurality of conductive patterns (122) may be formed of polysilicon, metal, conductive metal nitride, metal silicide, or a combination thereof.

예시적인 실시예들에서, 기판(110)의 셀 어레이 영역(MCA) 상에는 제1 커패시터 구조물(CAP1)이 배치될 수 있다. 제1 커패시터 구조물(CAP1)은 복수의 제1 하부 전극(132), 제1 커패시터 유전층(134) 및 제1 상부 전극(136)을 포함할 수 있다. In exemplary embodiments, a first capacitor structure (CAP1) may be disposed on a cell array area (MCA) of a substrate (110). The first capacitor structure (CAP1) may include a plurality of first lower electrodes (132), a first capacitor dielectric layer (134), and a first upper electrode (136).

예시적인 실시예들에서, 복수의 제1 하부 전극(132)은 각각 복수의 도전 패턴(122) 상에서 수직 방향(Z)으로 연장될 수 있다. 복수의 제1 하부 전극(132)은 각각 도전 패턴(122)의 상면으로부터 수직 방향(Z 방향)을 따라 기판(110)으로부터 멀어지는 방향으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 복수의 제1 하부 전극(132)이 각각 필라 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 제1 하부 전극(132)은 각각 컵 형상 또는 바닥부가 막힌 실린더 형상의 단면 구조를 가질 수 있다. 이때, 복수의 제1 하부 전극(132)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다.In exemplary embodiments, the plurality of first lower electrodes (132) may each extend in the vertical direction (Z) on the plurality of conductive patterns (122). The plurality of first lower electrodes (132) may each have a pillar shape that extends long from the upper surface of the conductive pattern (122) in the vertical direction (Z direction) away from the substrate (110). Although the case where the plurality of first lower electrodes (132) each have the pillar shape has been described as an example, the technical idea of the present invention is not limited thereto. For example, the plurality of first lower electrodes (132) may each have a cross-sectional structure of a cup shape or a cylinder shape with a closed bottom. In this case, the plurality of first lower electrodes (132) may include Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, or a combination thereof.

예시적인 실시예들에서, 제1 커패시터 유전층(134)은 제1 하부 전극(132)의 측벽 상에 콘포말하게 배치될 수 있다. 제1 커패시터 유전층(134)은 제1 서포터 층(152)의 상면 및 하면 및 제2 서포터 층(154)의 하면 상으로 연장될 수 있다. 제1 커패시터 유전층(134)은 고유전층(high-k dielectric layer)을 포함할 수 있다. 고유전층은 실리콘 산화물 층보다 높은 유전 상수를 갖는 유전층을 가리킬 수 있다. 예를 들어, 제1 커패시터 유전층(134)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 나이오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. In exemplary embodiments, the first capacitor dielectric layer (134) may be conformally disposed on a sidewall of the first lower electrode (132). The first capacitor dielectric layer (134) may extend over the top and bottom surfaces of the first supporter layer (152) and the bottom surface of the second supporter layer (154). The first capacitor dielectric layer (134) may include a high-k dielectric layer. The high-k dielectric layer may refer to a dielectric layer having a higher dielectric constant than a silicon oxide layer. For example, the first capacitor dielectric layer (134) may be formed of a metal oxide including at least one metal selected from hafnium (Hf), zirconium (Zr), aluminum (Al), niobium (Nb), cerium (Ce), lanthanum (La), tantalum (Ta), and titanium (Ti).

예시적인 실시예들에서, 제1 커패시터 유전층(134)은 강유전체 물질층, 반강유전체 물질층, 상유전체 물질층 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제1 커패시터 유전층(134)은 강유전체 물질층으로 구성된 제1 유전층과 반강유전체 물질층으로 구성된 제2 유전층의 적층 구조를 가질 수 있다. 일부 실시예들에서, 제1 커패시터 유전층(134)은 강유전체 물질층으로 구성된 제1 유전층과 상유전체 물질층으로 구성된 제2 유전층의 적층 구조를 가질 수 있다.In exemplary embodiments, the first capacitor dielectric layer (134) may include a ferroelectric material layer, an antiferroelectric material layer, a paraelectric material layer, or a combination thereof. In some embodiments, the first capacitor dielectric layer (134) may have a laminated structure of a first dielectric layer formed of a ferroelectric material layer and a second dielectric layer formed of an antiferroelectric material layer. In some embodiments, the first capacitor dielectric layer (134) may have a laminated structure of a first dielectric layer formed of a ferroelectric material layer and a second dielectric layer formed of a paraelectric material layer.

예시적인 실시예들에서, 제1 상부 전극(136)은 제1 커패시터 유전층(134) 상에 배치될 수 있다. 제1 상부 전극(136)은 복수의 제1 하부 전극(132), 제1 서포터 층(152) 및 제2 서포터 층(154)을 커버하도록 배치될 수 있다. 이때, 제1 상부 전극(136)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, Si, SiGe, 또는 이들의 조합을 포함할 수 있다.In exemplary embodiments, the first upper electrode (136) may be disposed on the first capacitor dielectric layer (134). The first upper electrode (136) may be disposed to cover a plurality of first lower electrodes (132), a first supporter layer (152), and a second supporter layer (154). In this case, the first upper electrode (136) may include Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, Si, SiGe, or a combination thereof.

예시적인 실시예들에서, 제1 커패시터 구조물(CAP1) 상에는 제2 커패시터 구조물(CAP2)이 배치될 수 있다. 제2 커패시터 구조물(CAP2)은 복수의 제2 하부 전극(172), 제2 커패시터 유전층(174) 및 제2 상부 전극(176)을 포함할 수 있다. In exemplary embodiments, a second capacitor structure (CAP2) may be disposed on a first capacitor structure (CAP1). The second capacitor structure (CAP2) may include a plurality of second lower electrodes (172), a second capacitor dielectric layer (174), and a second upper electrode (176).

예시적인 실시예들에서, 복수의 제2 하부 전극(172)은 각각 복수의 제1 하부 전극(132) 상에서 수직 방향(Z)으로 연장될 수 있다. 복수의 제2 하부 전극(172)은 각각 제1 하부 전극(132)의 상면으로부터 수직 방향(Z 방향)을 따라 기판(110)으로부터 멀어지는 방향으로 길게 연장되는 필라(pillar) 형상을 가질 수 있다. 복수의 제2 하부 전극(172)이 각각 필라 형상을 가지는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 제2 하부 전극(172)은 각각 컵 형상 또는 바닥부가 막힌 실린더 형상의 단면 구조를 가질 수 있다. 이때, 복수의 제2 하부 전극(172)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다.In exemplary embodiments, the plurality of second lower electrodes (172) may each extend in the vertical direction (Z) on the plurality of first lower electrodes (132). The plurality of second lower electrodes (172) may each have a pillar shape that extends in a direction away from the substrate (110) in the vertical direction (Z direction) from the upper surface of the first lower electrode (132). Although the case where the plurality of second lower electrodes (172) each have the pillar shape has been described as an example, the technical idea of the present invention is not limited thereto. For example, the plurality of second lower electrodes (172) may each have a cross-sectional structure of a cup shape or a cylindrical shape with a closed bottom. In this case, the plurality of second lower electrodes (172) may include Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, or a combination thereof.

예시적인 실시예들에서, 제2 커패시터 유전층(14)은 제2 하부 전극(172)의 측벽 상에 콘포말하게 배치될 수 있다. 제2 커패시터 유전층(174)은 제2 서포터 층(154)의 상면, 제3 서포터 층(156)의 상면 및 하면 및 제4 서포터 층(158)의 상면 및 하면 상으로 연장될 수 있다. 제2 커패시터 유전층(174)은 고유전층(high-k dielectric layer)을 포함할 수 있다. 고유전층은 실리콘 산화물 층보다 높은 유전 상수를 갖는 유전층을 가리킬 수 있다. 예를 들어, 제2 커패시터 유전층(174)은 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 나이오븀(Nb), 세륨(Ce), 란타넘(La), 탄탈럼(Ta), 및 티타늄(Ti) 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 산화물로 이루어질 수 있다. In exemplary embodiments, the second capacitor dielectric layer (14) may be conformally disposed on a sidewall of the second lower electrode (172). The second capacitor dielectric layer (174) may extend over an upper surface of the second supporter layer (154), an upper surface and a lower surface of the third supporter layer (156), and an upper surface and a lower surface of the fourth supporter layer (158). The second capacitor dielectric layer (174) may include a high-k dielectric layer. A high-k dielectric layer may refer to a dielectric layer having a higher dielectric constant than a silicon oxide layer. For example, the second capacitor dielectric layer (174) may be formed of a metal oxide including at least one metal selected from hafnium (Hf), zirconium (Zr), aluminum (Al), niobium (Nb), cerium (Ce), lanthanum (La), tantalum (Ta), and titanium (Ti).

예시적인 실시예들에서, 제2 커패시터 유전층(174)은 강유전체 물질층, 반강유전체 물질층, 상유전체 물질층 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제2 커패시터 유전층(174)은 강유전체 물질층으로 구성된 제1 유전층과 반강유전체 물질층으로 구성된 제2 유전층의 적층 구조를 가질 수 있다. 일부 실시예들에서, 제2 커패시터 유전층(174)은 강유전체 물질층으로 구성된 제1 유전층과 상유전체 물질층으로 구성된 제2 유전층의 적층 구조를 가질 수 있다.In exemplary embodiments, the second capacitor dielectric layer (174) may include a ferroelectric material layer, an antiferroelectric material layer, a paraelectric material layer, or a combination thereof. In some embodiments, the second capacitor dielectric layer (174) may have a laminated structure of a first dielectric layer formed of a ferroelectric material layer and a second dielectric layer formed of an antiferroelectric material layer. In some embodiments, the second capacitor dielectric layer (174) may have a laminated structure of a first dielectric layer formed of a ferroelectric material layer and a second dielectric layer formed of a paraelectric material layer.

예시적인 실시예들에서, 제2 상부 전극(176)은 제2 커패시터 유전층(174) 상에 배치될 수 있다. 제2 상부 전극(176)은 복수의 제2 하부 전극(172), 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)을 커버하도록 배치될 수 있다. 이때, 제2 상부 전극(176)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, Si, SiGe, 또는 이들의 조합을 포함할 수 있다.In exemplary embodiments, the second upper electrode (176) may be disposed on the second capacitor dielectric layer (174). The second upper electrode (176) may be disposed to cover a plurality of second lower electrodes (172), the second supporter layer (154), the third supporter layer (156), and the fourth supporter layer (158). In this case, the second upper electrode (176) may include Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, Si, SiGe, or a combination thereof.

예시적인 실시예들에서, 본 개시의 반도체 장치(100)는 복수의 서포터 층(152, 154, 156, 158)을 포함할 수 있다. 복수의 서포터 층(152, 154, 156, 158)은 제1 하부 전극(132) 및/또는 제2 하부 전극(172)을 지지할 수 있다. 예를 들어, 제1 서포터 층(152)은 제1 하부 전극(132)을 지지할 수 있다. 또한, 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)은 제2 하부 전극(172)을 지지할 수 있다.In exemplary embodiments, the semiconductor device (100) of the present disclosure may include a plurality of supporter layers (152, 154, 156, 158). The plurality of supporter layers (152, 154, 156, 158) may support the first lower electrode (132) and/or the second lower electrode (172). For example, the first supporter layer (152) may support the first lower electrode (132). Additionally, the second supporter layer (154), the third supporter layer (156), and the fourth supporter layer (158) may support the second lower electrode (172).

도 2에는 제1 하부 전극(132) 및 제2 하부 전극(172)의 측벽 상에 제1 서포터 층(152), 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)이 이격되어 배치된 것이 예시적으로 도시되었으나, 본 개시가 이에 제한되는 것은 아니다. 복수의 서포터 층(152, 154, 156, 158)과 서로 다른 수직 레벨에, 예를 들어 제1 서포터 층(152) 및 제2 서포터 층(154)의 사이, 및/또는 제3 서포터 층(156) 및 제4 서포터 층(158) 사이에 추가적인 서포터 층이 더 배치될 수도 있다. Although FIG. 2 illustrates an example in which a first supporter layer (152), a second supporter layer (154), a third supporter layer (156), and a fourth supporter layer (158) are spaced apart from each other and arranged on the side walls of the first lower electrode (132) and the second lower electrode (172), the present disclosure is not limited thereto. Additional supporter layers may be further arranged at different vertical levels with a plurality of supporter layers (152, 154, 156, 158), for example, between the first supporter layer (152) and the second supporter layer (154), and/or between the third supporter layer (156) and the fourth supporter layer (158).

예시적인 실시예들에서, 복수의 서포터 층(152, 154, 156, 158)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 연장되는 플랫한 층일 수 있다. 복수의 서포터 층(152, 154, 156, 158)은 서로 다른 수직 레벨에서 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 연장될 수 있다. In exemplary embodiments, the plurality of support layers (152, 154, 156, 158) may be flat layers extending in a first horizontal direction (X) and/or a second horizontal direction (Y). The plurality of support layers (152, 154, 156, 158) may extend in the first horizontal direction (X) and/or the second horizontal direction (Y) at different vertical levels.

예시적인 실시예들에서, 복수의 서포터 층(152, 154, 156, 158)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다. In exemplary embodiments, the plurality of support layers (152, 154, 156, 158) may be formed of silicon nitride, silicon carbonitride, silicon boron nitride, or a combination thereof.

예시적인 실시예들에서, 제2 서포터 층(154)은 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 배치될 수 있다. 예를 들어, 제2 서포터 층(154)의 하면은 제1 하부 전극(132)의 상면(132U)과 동일 평면 상에 배치되고, 제2 서포터 층(154)의 하면은 제2 하부 전극(172)의 하면(172L)과 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.In exemplary embodiments, the second supporter layer (154) may be disposed at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). For example, the lower surface of the second supporter layer (154) may be disposed on the same plane as the upper surface (132U) of the first lower electrode (132), and the lower surface of the second supporter layer (154) may be disposed on the same plane as the lower surface (172L) of the second lower electrode (172), but the technical idea of the present invention is not limited thereto.

예시적인 실시예들에서, 제2 서포터 층(154)의 측벽 상에는 복수의 절연 패턴(153)이 각각 배치될 수 있다. 복수의 절연 패턴(153)은 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 배치될 수 있다. 예를 들어, 복수의 절연 패턴(153)의 하면은 제1 하부 전극(132)의 상면(132U)과 동일 평면 상에 배치되고, 복수의 절연 패턴(153)의 하면은 제2 하부 전극(172)의 하면(172L)과 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 복수의 절연 패턴(153)의 상면은 제2 서포터 층(154)의 상면과 동일 평면 상에 배치될 수 있다. 이때, 복수의 절연 패턴(153)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다.In exemplary embodiments, a plurality of insulating patterns (153) may be respectively disposed on the sidewall of the second supporter layer (154). The plurality of insulating patterns (153) may be disposed at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). For example, the lower surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the upper surface (132U) of the first lower electrode (132), and the lower surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the lower surface (172L) of the second lower electrode (172), but the technical idea of the present invention is not limited thereto. In addition, the upper surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the upper surface of the second supporter layer (154). At this time, the plurality of insulating patterns (153) may be made of silicon nitride, silicon carbon nitride, silicon boron nitride, or a combination thereof.

예시적인 실시예들에서, 복수의 절연 패턴(153)의 일 측벽은 제2 서포터 층(154)과 접하고, 상기 일 측벽과 반대되는 타 측벽은 제2 하부 전극(172)과 접할 수 있다. 또한, 복수의 절연 패턴(153)의 상면은 제2 하부 전극(172)과 접하고, 복수의 절연 패턴(153)의 하면은 제1 하부 전극(132)과 접할 수 있다. 즉, 복수의 절연 패턴(153)은 제2 서포터 층(154), 제1 하부 전극(132) 및 제2 하부 전극(172) 사이에 배치될 수 있다.In exemplary embodiments, one side wall of the plurality of insulating patterns (153) may be in contact with the second supporter layer (154), and the other side wall opposite the one side wall may be in contact with the second lower electrode (172). In addition, the upper surface of the plurality of insulating patterns (153) may be in contact with the second lower electrode (172), and the lower surface of the plurality of insulating patterns (153) may be in contact with the first lower electrode (132). That is, the plurality of insulating patterns (153) may be disposed between the second supporter layer (154), the first lower electrode (132), and the second lower electrode (172).

예시적인 실시예들에서, 복수의 제2 하부 전극(172)은 각각 제1 부분(172a) 및 제2 부분(172b)을 포함할 수 있다. 제1 부분(172a)은 제2 하부 전극(172)에서, 하면이 제1 하부 전극(132)의 상면(132U)과 접하고 측벽이 절연 패턴(153)과 접하는 부분을 의미할 수 있다. 제2 부분(172b)은 제2 하부 전극(172)에서, 제1 부분(172a)과 연결되어 수직 방향(Z)으로 연장되는 부분을 의미할 수 있다. 즉, 제1 부분(172a)은 제2 부분(172b)과 연결되어 제1 하부 전극(132) 방향으로 돌출되는 부분을 의미할 수 있다.In exemplary embodiments, the plurality of second lower electrodes (172) may each include a first portion (172a) and a second portion (172b). The first portion (172a) may refer to a portion of the second lower electrode (172) whose lower surface is in contact with the upper surface (132U) of the first lower electrode (132) and whose side wall is in contact with the insulating pattern (153). The second portion (172b) may refer to a portion of the second lower electrode (172) that is connected to the first portion (172a) and extends in the vertical direction (Z). That is, the first portion (172a) may refer to a portion that is connected to the second portion (172b) and protrudes toward the first lower electrode (132).

예시적인 실시예들에서, 제2 부분(172b)의 수평 방향 너비는 제1 부분(172a)의 수평 방향 너비보다 클 수 있다. 예를 들어, 제1 부분(172a)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 제1 너비를 갖고, 제2 부분(172b)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 상기 제1 너비보다 큰 제2 너비를 가질 수 있다. In exemplary embodiments, the horizontal width of the second portion (172b) may be greater than the horizontal width of the first portion (172a). For example, the first portion (172a) may have a first width in the first horizontal direction (X) and/or the second horizontal direction (Y), and the second portion (172b) may have a second width in the first horizontal direction (X) and/or the second horizontal direction (Y) that is greater than the first width.

예시적인 실시예들에서, 제1 하부 전극(132)의 수평 방향 너비는 제1 부분(172a)의 수평 방향 너비보다 클 수 있다. 예를 들어, 제1 부분(172a)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 제1 너비를 갖고, 제1 하부 전극(132)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 상기 제1 너비보다 큰 제3 너비를 가질 수 있다.In exemplary embodiments, the horizontal width of the first lower electrode (132) may be greater than the horizontal width of the first portion (172a). For example, the first portion (172a) may have a first width in the first horizontal direction (X) and/or the second horizontal direction (Y), and the first lower electrode (132) may have a third width in the first horizontal direction (X) and/or the second horizontal direction (Y) that is greater than the first width.

예시적인 실시예들에서, 제2 하부 전극(172)의 수직 방향(Z) 중심축은, 제1 하부 전극(132)의 수직 방향(Z) 중심축과 일치할 수 있다. 또한, 제2 하부 전극(172a)의 제1 부분(172a) 및 제2 부분(172b)의 수직 방향(Z) 중심축은 서로 일치할 수 있다. In exemplary embodiments, the vertical (Z) central axis of the second lower electrode (172) may coincide with the vertical (Z) central axis of the first lower electrode (132). In addition, the vertical (Z) central axes of the first portion (172a) and the second portion (172b) of the second lower electrode (172a) may coincide with each other.

예시적인 실시예들에서, 제2 하부 전극(172)의 하면(172L) 전체는, 제1 하부 전극(132)의 상면(132U)과 접할 수 있다. 구체적으로, 제2 하부 전극(172)의 제1 부분(172a)의 하면 전체는, 제1 하부 전극(132)의 상면(132U)과 접할 수 있다.In exemplary embodiments, the entire lower surface (172L) of the second lower electrode (172) may be in contact with the upper surface (132U) of the first lower electrode (132). Specifically, the entire lower surface of the first portion (172a) of the second lower electrode (172) may be in contact with the upper surface (132U) of the first lower electrode (132).

비교예에 따른 반도체 장치의 경우, 제2 하부 전극의 너비가 일정하므로, 공정 과정에서 제1 하부 전극 및 제2 하부 전극 사이의 오정렬이 발생하는 경우, 수평 방향으로 인접한 제1 하부 전극과 제2 하부 전극 사이의 거리가 감소하여 누설 전류가 발생하는 문제가 있다.In the case of the semiconductor device according to the comparative example, since the width of the second lower electrode is constant, if misalignment occurs between the first lower electrode and the second lower electrode during the process, there is a problem that the distance between the horizontally adjacent first lower electrode and the second lower electrode decreases, resulting in leakage current.

반면 본 개시의 반도체 장치(100)는, 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 복수의 절연 패턴(153)을 배치함으로써, 제2 커패시터 구조물(CAP2)의 제2 하부 전극(172)의 선폭(CD: critical dimension)을 감소시킬 수 있다. 구체적으로, 제2 하부 전극(172)의 제1 부분(172a)의 선폭을 감소시킬 수 있다. 따라서, 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 거리가 증가하고, 결과적으로 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 누설 전류를 막아 반도체 장치(100)의 신뢰성을 향상시킬 수 있는 효과가 있다.On the other hand, the semiconductor device (100) of the present disclosure can reduce the critical dimension (CD) of the second lower electrode (172) of the second capacitor structure (CAP2) by arranging a plurality of insulating patterns (153) at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). Specifically, the critical dimension (CD) of the first portion (172a) of the second lower electrode (172) can be reduced. Accordingly, the distance between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent is increased, and as a result, leakage current between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent is prevented, thereby improving the reliability of the semiconductor device (100).

예시적인 실시예들에서, 상부 절연층(192)은 제2 커패시터 구조물(CAP2)의 상면 상에 배치될 수 있다. 상부 콘택(194)은 상부 절연층(192)을 관통하도록 배치될 수 있다. 상부 콘택(194)은 제2 상부 전극(176)의 상면 상에 배치될 수 있고 제2 상부 전극(176)과 전기적으로 연결될 수 있다. In exemplary embodiments, the upper insulating layer (192) may be disposed on the upper surface of the second capacitor structure (CAP2). The upper contact (194) may be disposed to penetrate the upper insulating layer (192). The upper contact (194) may be disposed on the upper surface of the second upper electrode (176) and may be electrically connected to the second upper electrode (176).

도 4는 예시적인 실시예들에 따른 반도체 장치의 도 2의 EX1에 대응하는 부분의 확대 단면도이다. 도 4를 참조하여 설명함에 있어, 도 1 내지 도 3을 참조하여 설명한 반도체 장치(100)와 공통되는 부분에 대한 설명은 생략하고, 차이점 위주로 설명한다.Fig. 4 is an enlarged cross-sectional view of a portion corresponding to EX1 of Fig. 2 of a semiconductor device according to exemplary embodiments. In the description with reference to Fig. 4, description of common portions with the semiconductor device (100) described with reference to Figs. 1 to 3 will be omitted, and description will be focused on differences.

도 4를 참조하면, 제2 서포터 층(154)은 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 배치될 수 있다. 예를 들어, 제2 서포터 층(154)의 상면은 제1 하부 전극(132)의 상면(132U)과 동일 평면 상에 배치되고, 제2 서포터 층(154)의 상면은 제2 하부 전극(172)의 하면(172L)과 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.Referring to FIG. 4, the second supporter layer (154) may be disposed at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). For example, the upper surface of the second supporter layer (154) may be disposed on the same plane as the upper surface (132U) of the first lower electrode (132), and the upper surface of the second supporter layer (154) may be disposed on the same plane as the lower surface (172L) of the second lower electrode (172), but the technical idea of the present invention is not limited thereto.

예시적인 실시예들에서, 제2 서포터 층(154)의 측벽 상에는 복수의 절연 패턴(153)이 각각 배치될 수 있다. 복수의 절연 패턴(153)은 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 배치될 수 있다. 예를 들어, 복수의 절연 패턴(153)의 상면은 제1 하부 전극(132)의 상면(132U)과 동일 평면 상에 배치되고, 복수의 절연 패턴(153)의 상면은 제2 하부 전극(172)의 하면(172L)과 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 또한, 복수의 절연 패턴(153)의 하면은 제2 서포터 층(154)의 하면과 동일 평면 상에 배치될 수 있다. 이때, 복수의 절연 패턴(153)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다.In exemplary embodiments, a plurality of insulating patterns (153) may be respectively disposed on the sidewalls of the second supporter layer (154). The plurality of insulating patterns (153) may be disposed at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). For example, the upper surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the upper surface (132U) of the first lower electrode (132), and the upper surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the lower surface (172L) of the second lower electrode (172), but the technical idea of the present invention is not limited thereto. In addition, the lower surfaces of the plurality of insulating patterns (153) may be disposed on the same plane as the lower surface of the second supporter layer (154). In this case, the plurality of insulating patterns (153) may be formed of silicon nitride, silicon carbon nitride, silicon boron nitride, or a combination thereof.

예시적인 실시예들에서, 복수의 절연 패턴(153)의 일 측벽은 제2 서포터 층(154)과 접하고, 상기 일 측벽과 반대되는 타 측벽은 제1 하부 전극(132)과 접할 수 있다. 또한, 복수의 절연 패턴(153)의 상면은 제2 하부 전극(172)과 접하고, 복수의 절연 패턴(153)의 하면은 제1 하부 전극(132)과 접할 수 있다. 즉, 복수의 절연 패턴(153)은 제2 서포터 층(154), 제1 하부 전극(132) 및 제2 하부 전극(172) 사이에 배치될 수 있다.In exemplary embodiments, one side wall of the plurality of insulating patterns (153) may be in contact with the second supporter layer (154), and the other side wall opposite the one side wall may be in contact with the first lower electrode (132). In addition, the upper surfaces of the plurality of insulating patterns (153) may be in contact with the second lower electrode (172), and the lower surfaces of the plurality of insulating patterns (153) may be in contact with the first lower electrode (132). That is, the plurality of insulating patterns (153) may be disposed between the second supporter layer (154), the first lower electrode (132), and the second lower electrode (172).

예시적인 실시예들에서, 복수의 제1 하부 전극(132)은 각각 제3 부분(132a) 및 제4 부분(132b)을 포함할 수 있다. 제3 부분(132a)은 제1 하부 전극(132)에서, 상면이 제2 하부 전극(172)의 하면(172L)과 접하고 측벽이 절연 패턴(153)과 접하는 부분을 의미할 수 있다. 제4 부분(132b)은 제1 하부 전극(132)에서, 제1 부분(132a)과 연결되어 수직 방향(Z)으로 연장되는 부분을 의미할 수 있다. 즉, 제3 부분(132a)은 제4 부분(132b)과 연결되어 제2 하부 전극(172) 방향으로 돌출되는 부분을 의미할 수 있다.In exemplary embodiments, the plurality of first lower electrodes (132) may each include a third portion (132a) and a fourth portion (132b). The third portion (132a) may refer to a portion of the first lower electrode (132) whose upper surface is in contact with the lower surface (172L) of the second lower electrode (172) and whose side wall is in contact with the insulating pattern (153). The fourth portion (132b) may refer to a portion of the first lower electrode (132) that is connected to the first portion (132a) and extends in the vertical direction (Z). That is, the third portion (132a) may refer to a portion that is connected to the fourth portion (132b) and protrudes toward the second lower electrode (172).

예시적인 실시예들에서, 제4 부분(132b)의 수평 방향 너비는 제3 부분(132a)의 수평 방향 너비보다 클 수 있다. 예를 들어, 제3 부분(132a)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 제1 너비를 갖고, 제4 부분(132b)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 상기 제1 너비보다 큰 제2 너비를 가질 수 있다. In exemplary embodiments, the horizontal width of the fourth portion (132b) may be greater than the horizontal width of the third portion (132a). For example, the third portion (132a) may have a first width in the first horizontal direction (X) and/or the second horizontal direction (Y), and the fourth portion (132b) may have a second width in the first horizontal direction (X) and/or the second horizontal direction (Y) that is greater than the first width.

예시적인 실시예들에서, 제2 하부 전극(172)의 수평 방향 너비는 제3 부분(132a)의 수평 방향 너비보다 클 수 있다. 예를 들어, 제3 부분(132a)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 제1 너비를 갖고, 제2 하부 전극(172)은 제1 수평 방향(X) 및/또는 제2 수평 방향(Y)으로 상기 제1 너비보다 큰 제3 너비를 가질 수 있다.In exemplary embodiments, the horizontal width of the second lower electrode (172) may be greater than the horizontal width of the third portion (132a). For example, the third portion (132a) may have a first width in the first horizontal direction (X) and/or the second horizontal direction (Y), and the second lower electrode (172) may have a third width in the first horizontal direction (X) and/or the second horizontal direction (Y) that is greater than the first width.

예시적인 실시예들에서, 제2 하부 전극(172)의 수직 방향(Z) 중심축은, 제1 하부 전극(132)의 수직 방향(Z) 중심축과 일치할 수 있다. 또한, 제1 하부 전극(132a)의 제3 부분(132a) 및 제4 부분(132b)의 수직 방향(Z) 중심축은 서로 일치할 수 있다. In exemplary embodiments, the vertical (Z) central axis of the second lower electrode (172) may coincide with the vertical (Z) central axis of the first lower electrode (132). In addition, the vertical (Z) central axes of the third portion (132a) and the fourth portion (132b) of the first lower electrode (132a) may coincide with each other.

예시적인 실시예들에서, 제1 하부 전극(132)의 상면(132U) 전체는, 제2 하부 전극(172)의 하면(172U)과 접할 수 있다. 구체적으로, 제1 하부 전극(132)의 제3 부분(132a)의 상면 전체는, 제2 하부 전극(172)의 하면(172L)과 접할 수 있다.In exemplary embodiments, the entire upper surface (132U) of the first lower electrode (132) may be in contact with the lower surface (172U) of the second lower electrode (172). Specifically, the entire upper surface of the third portion (132a) of the first lower electrode (132) may be in contact with the lower surface (172L) of the second lower electrode (172).

도 5는 예시적인 실시예들에 따른 반도체 장치에 포함되는 셀 트랜지스터를 나타내는 단면도이다.FIG. 5 is a cross-sectional view showing a cell transistor included in a semiconductor device according to exemplary embodiments.

예시적인 실시예들에서, 기판(110)에는 소자 분리용 트렌치(212T)가 형성되고, 소자 분리용 트렌치(212T) 내에는 소자 분리막(212)이 형성될 수 있다. 소자 분리막(212)에 의해 기판(110)의 셀 어레이 영역(MCA)에 복수의 활성 영역(AC)이 정의될 수 있다. In exemplary embodiments, a trench (212T) for device isolation may be formed in the substrate (110), and a device isolation film (212) may be formed within the trench (212T) for device isolation. A plurality of active areas (AC) may be defined in the cell array area (MCA) of the substrate (110) by the device isolation film (212).

예시적인 실시예들에서, 기판(110)은 실리콘, 예를 들면 단결정 실리콘, 다결정 실리콘, 또는 비정질 실리콘을 포함할 수 있다. 다른 일부 실시예들에서, 기판(110)은 Ge, SiGe, SiC, GaAs, InAs, 및 InP 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. In exemplary embodiments, the substrate (110) may include silicon, for example, single crystal silicon, polycrystalline silicon, or amorphous silicon. In some other embodiments, the substrate (110) may include at least one selected from Ge, SiGe, SiC, GaAs, InAs, and InP. In some embodiments, the substrate (110) may include a conductive region, for example, a doped well, or a doped structure.

예시적인 실시예들에서, 소자 분리막(212)은 산화막, 질화막, 또는 이들의 조합을 포함할 수 있다. 기판(110)의 상면 상에는 제1 버퍼 절연층(214A)과 제2 버퍼 절연층(214B)이 순차적으로 배치될 수 있다. 제1 버퍼 절연층(214A)과 제2 버퍼 절연층(214B) 각각은 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다. In exemplary embodiments, the device isolation film (212) may include an oxide film, a nitride film, or a combination thereof. A first buffer insulating layer (214A) and a second buffer insulating layer (214B) may be sequentially disposed on the upper surface of the substrate (110). Each of the first buffer insulating layer (214A) and the second buffer insulating layer (214B) may include silicon oxide, silicon oxynitride, or silicon nitride.

예시적인 실시예들에서, 기판(110)에는 제1 수평 방향(X)으로 연장되는 복수의 워드 라인 트렌치(220T)가 배치되고, 복수의 워드 라인 트렌치(220T) 내에는 매립 게이트 구조물(220)이 배치될 수 있다. 매립 게이트 구조물(220)은 복수의 워드 라인 트렌치(220T) 각각 내에 배치되는 게이트 유전막(222), 게이트 전극(224), 및 워드 라인 캡핑층(226)을 포함할 수 있다. 복수의 게이트 전극(224)은 제1 수평 방향(X)으로 연장되는 복수의 워드 라인에 대응할 수 있다. In exemplary embodiments, a plurality of word line trenches (220T) extending in a first horizontal direction (X) may be disposed on the substrate (110), and a buried gate structure (220) may be disposed within the plurality of word line trenches (220T). The buried gate structure (220) may include a gate dielectric film (222), a gate electrode (224), and a word line capping layer (226) disposed within each of the plurality of word line trenches (220T). The plurality of gate electrodes (224) may correspond to a plurality of word lines extending in the first horizontal direction (X).

예시적인 실시예들에서, 복수의 게이트 유전막(222)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide) 막, 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film)을 포함할 수 있다. 복수의 게이트 전극(224)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, 또는 이들의 조합을 포함할 수 있다. 복수의 워드 라인 캡핑층(226)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합을 포함할 수 있다. In exemplary embodiments, the plurality of gate dielectric films (222) may include a silicon oxide film, a silicon nitride film, a silicon oxynitride film, an oxide/nitride/oxide (ONO) film, or a high-k dielectric film having a higher dielectric constant than the silicon oxide film. The plurality of gate electrodes (224) may include Ti, TiN, Ta, TaN, W, WN, TiSiN, WSiN, or a combination thereof. The plurality of word line capping layers (226) may include a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a combination thereof.

예시적인 실시예들에서, 복수의 비트 라인 콘택홀(DCH)은 제1 버퍼 절연층(214A)과 제2 버퍼 절연층(214B)을 관통하여 기판(110) 내부로 연장될 수 있고, 복수의 비트 라인 콘택홀(DCH) 내에 복수의 비트 라인 콘택(DC)이 형성될 수 있다. 복수의 비트 라인 콘택(DC)은 복수의 활성 영역(AC)에 연결될 수 있다. 복수의 비트 라인 콘택(DC)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 이들의 조합을 포함할 수 있다. In exemplary embodiments, a plurality of bit line contact holes (DCH) may extend into the substrate (110) through the first buffer insulating layer (214A) and the second buffer insulating layer (214B), and a plurality of bit line contacts (DC) may be formed within the plurality of bit line contact holes (DCH). The plurality of bit line contacts (DC) may be connected to a plurality of active regions (AC). The plurality of bit line contacts (DC) may include Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, or a combination thereof.

예시적인 실시예들에서, 기판(110) 및 복수의 비트 라인 콘택(DC) 상에는 복수의 비트 라인(BL)이 제2 수평 방향(Y)을 따라 길게 연장될 수 있다. 복수의 비트 라인(BL)은 각각 비트 라인 콘택(DC)을 통해 활성 영역(AC)에 연결될 수 있다. In exemplary embodiments, a plurality of bit lines (BL) may extend along the second horizontal direction (Y) on the substrate (110) and a plurality of bit line contacts (DC). Each of the plurality of bit lines (BL) may be connected to an active area (AC) through a bit line contact (DC).

예시적인 실시예들에서, 복수의 비트 라인(BL) 각각은 하부 도전층(232) 및 상부 도전층(234)을 포함할 수 있다. 하부 도전층(232)은 제2 버퍼 절연층(214B) 상에서 제2 수평 방향(Y)으로 연장될 수 있다. 하부 도전층(232)은 비트 라인 콘택(DC)의 상면 상에 배치될 수 있다. 하부 도전층(232)은 Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, 또는 코발트 실리사이드, 니켈 실리사이드, 텅스텐 실리사이드 중 적어도 하나를 포함할 수 있다.In exemplary embodiments, each of the plurality of bit lines (BL) may include a lower conductive layer (232) and an upper conductive layer (234). The lower conductive layer (232) may extend in a second horizontal direction (Y) on the second buffer insulating layer (214B). The lower conductive layer (232) may be disposed on an upper surface of the bit line contact (DC). The lower conductive layer (232) may include at least one of Si, Ge, W, WN, Co, Ni, Al, Mo, Ru, Ti, TiN, Ta, TaN, Cu, or cobalt silicide, nickel silicide, and tungsten silicide.

예시적인 실시예들에서, 상부 도전층(234)은 하부 도전층(232)의 상면 상에 배치되어 제2 수평 방향(Y)으로 연장될 수 있다. 상부 도전층(234)은 텅스텐(W), 루테늄(Ru), 몰리브덴(Mo), 티타늄(Ti), 로듐(Ro), 이리듐(Ir) 또는 이들의 합금 중 어느 하나를 포함할 수 있다. In exemplary embodiments, the upper conductive layer (234) may be disposed on the upper surface of the lower conductive layer (232) and extend in the second horizontal direction (Y). The upper conductive layer (234) may include any one of tungsten (W), ruthenium (Ru), molybdenum (Mo), titanium (Ti), rhodium (Ro), iridium (Ir), or an alloy thereof.

예시적인 실시예들에서, 복수의 비트 라인(BL) 각각 상에는 복수의 비트 라인 캡핑층(240)이 배치될 수 있다. 비트 라인 캡핑층(240)은 복수의 절연층을 포함할 수 있고, 비트 라인 캡핑층(240)에 포함되는 복수의 절연층 각각은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. In exemplary embodiments, a plurality of bit line capping layers (240) may be disposed on each of a plurality of bit lines (BL). The bit line capping layer (240) may include a plurality of insulating layers, and each of the plurality of insulating layers included in the bit line capping layer (240) may include at least one of silicon nitride, silicon oxide, and silicon oxynitride.

예시적인 실시예들에서, 복수의 비트 라인(BL) 각각의 사이에는 복수의 베리드 콘택이 배치될 수 있다. 복수의 베리드 콘택 각각의 바닥부는 활성 영역(AC)과 접촉할 수 있고, 복수의 베리드 콘택 상에는 복수의 랜딩 패드(LP)가 배치될 수 있다. 예시적인 실시예들에서, 복수의 베리드 콘택은 도핑된 폴리실리콘을 포함할 수 있고, 복수의 랜딩 패드(LP)는 금속, 금속 질화물, 도전성 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 복수의 랜딩 패드(LP)는 복수의 랜딩 패드(LP) 주위를 둘러싸는 절연층(252)에 의해 상호 전기적으로 절연될 수 있다. 절연층(252)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.In exemplary embodiments, a plurality of buried contacts may be arranged between each of a plurality of bit lines (BL). A bottom portion of each of the plurality of buried contacts may be in contact with the active region (AC), and a plurality of landing pads (LP) may be arranged on the plurality of buried contacts. In exemplary embodiments, the plurality of buried contacts may include doped polysilicon, and the plurality of landing pads (LP) may include metal, metal nitride, conductive polysilicon, or a combination thereof. The plurality of landing pads (LP) may be electrically insulated from each other by an insulating layer (252) surrounding the plurality of landing pads (LP). The insulating layer (252) may include at least one of silicon nitride, silicon oxide, and silicon oxynitride.

예시적인 실시예들에서, 절연층(252) 상에는 식각 정지막(254)이 배치될 수 있고, 식각 정지막(254)을 관통하여 제1 하부 전극(132)이 배치될 수 있다. 제1 하부 전극(132)의 하면이 랜딩 패드(LP)의 상면 상에 배치될 수 있다. 예시적인 실시예들에서, 랜딩 패드(LP)는 도 2에 도시된 도전 패턴(122)에 대응될 수 있다. In exemplary embodiments, an etch stop film (254) may be disposed on the insulating layer (252), and a first lower electrode (132) may be disposed through the etch stop film (254). A lower surface of the first lower electrode (132) may be disposed on an upper surface of a landing pad (LP). In exemplary embodiments, the landing pad (LP) may correspond to the conductive pattern (122) illustrated in FIG. 2.

도 6은 예시적인 실시예들에 따른 반도체 장치(100a)를 나타내는 단면도이다. 도 7은 도 6의 EX2 부분의 확대 단면도이다. 도 6 및 도 7의 반도체 장치(100a)를 설명함에 있어, 도 1 내지 도 3을 참조하여 설명한 반도체 장치(100)와 공통되는 부분에 대한 설명은 생략하고, 차이점 위주로 설명한다.Fig. 6 is a cross-sectional view showing a semiconductor device (100a) according to exemplary embodiments. Fig. 7 is an enlarged cross-sectional view of the EX2 portion of Fig. 6. In describing the semiconductor device (100a) of Figs. 6 and 7, descriptions of common parts with the semiconductor device (100) described with reference to Figs. 1 to 3 will be omitted, and descriptions will be focused on differences.

도 6 및 도 7을 참조하면, 제2 하부 전극(172)의 수직 방향(Z) 중심축은, 제1 하부 전극(132)의 수직 방향(Z) 중심축과 일치하지 않을 수 있다. 이때, 제2 하부 전극(172a)의 제1 부분(172a) 및 제2 부분(172b)의 수직 방향(Z) 중심축은 서로 일치할 수 있다. 제2 하부 전극(172a)의 제1 부분(172a)의 수직 방향(Z) 중심축은, 제1 하부 전극(132)의 수직 방향(Z) 중심축으로부터 오프셋(offset)되어 배치될 수 있다.Referring to FIGS. 6 and 7, the vertical direction (Z) central axis of the second lower electrode (172) may not coincide with the vertical direction (Z) central axis of the first lower electrode (132). At this time, the vertical direction (Z) central axes of the first part (172a) and the second part (172b) of the second lower electrode (172a) may coincide with each other. The vertical direction (Z) central axis of the first part (172a) of the second lower electrode (172a) may be arranged to be offset from the vertical direction (Z) central axis of the first lower electrode (132).

예시적인 실시예들에서, 제2 하부 전극(172)의 하면(172L) 전체는, 제1 하부 전극(132)의 상면(132U)과 접할 수 있다. 구체적으로, 제2 하부 전극(172)의 제1 부분(172a)의 하면 전체는, 제1 하부 전극(132)의 상면(132U)과 접할 수 있다. 제2 하부 전극(172a)의 제1 부분(172a)의 수직 방향(Z) 중심축이, 제1 하부 전극(132)의 수직 방향(Z) 중심축으로부터 오프셋(offset)되어 배치되더라도, 제1 부분(172a) 전체는 제1 하부 전극(132)과 수직 방향(Z)으로 오버랩되도록 배치될 수 있다.In exemplary embodiments, the entire lower surface (172L) of the second lower electrode (172) may be in contact with the upper surface (132U) of the first lower electrode (132). Specifically, the entire lower surface of the first portion (172a) of the second lower electrode (172) may be in contact with the upper surface (132U) of the first lower electrode (132). Even if the vertical direction (Z) central axis of the first portion (172a) of the second lower electrode (172a) is arranged to be offset from the vertical direction (Z) central axis of the first lower electrode (132), the entire first portion (172a) may be arranged to overlap the first lower electrode (132) in the vertical direction (Z).

도 6 및 도 7을 참조하면, 제2 하부 전극(172)이 제1 하부 전극(132) 방향으로 돌출된 제1 부분(172a)을 포함하고 있으나, 본 개시가 이에 제한되는 것은 아니다. 예를 들어, 도 4와 같이 제1 하부 전극(132)이 제2 하부 전극(172) 방향으로 돌출된 제3 부분(132a)을 포함할 수도 있다.Referring to FIGS. 6 and 7, the second lower electrode (172) includes a first portion (172a) protruding toward the first lower electrode (132), but the present disclosure is not limited thereto. For example, as in FIG. 4, the first lower electrode (132) may also include a third portion (132a) protruding toward the second lower electrode (172).

반면 본 개시의 반도체 장치(100a)는, 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 복수의 절연 패턴(153)을 배치함으로써, 제2 커패시터 구조물(CAP2)의 제2 하부 전극(172)의 선폭(CD: critical dimension)을 감소시킬 수 있다. 구체적으로, 제2 하부 전극(172)의 제1 부분(172a)의 선폭을 감소시킬 수 있다. 제1 부분(172a)의 선폭이 감소됨에 따라, 수평 방향으로 인접한 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 거리(d1)가 증가할 수 있다. 따라서, 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 거리가 증가하고, 결과적으로 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 누설 전류를 막아 반도체 장치(100a)의 신뢰성을 향상시킬 수 있는 효과가 있다.On the other hand, the semiconductor device (100a) of the present disclosure can reduce the critical dimension (CD) of the second lower electrode (172) of the second capacitor structure (CAP2) by arranging a plurality of insulating patterns (153) at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). Specifically, the critical dimension (CD) of the first portion (172a) of the second lower electrode (172) can be reduced. As the critical dimension of the first portion (172a) is reduced, the distance (d1) between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent can increase. Accordingly, the distance between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent increases, and as a result, there is an effect of preventing leakage current between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent, thereby improving the reliability of the semiconductor device (100a).

도 8은 예시적인 실시예들에 따른 반도체 장치(100b)를 나타내는 단면도이다. 도 8의 반도체 장치(100b)를 설명함에 있어, 도 1 내지 도 3을 참조하여 설명한 반도체 장치(100)와 공통되는 부분에 대한 설명은 생략하고, 차이점 위주로 설명한다.Fig. 8 is a cross-sectional view showing a semiconductor device (100b) according to exemplary embodiments. In describing the semiconductor device (100b) of Fig. 8, descriptions of common parts with the semiconductor device (100) described with reference to Figs. 1 to 3 will be omitted, and descriptions will be focused on differences.

도 8을 참조하면, 복수의 절연 패턴은 복수의 제1 절연 패턴(153) 및 복수의 제2 절연 패턴(155)을 포함할 수 있다. 복수의 제1 절연 패턴(153)은 제2 서포터 층(154)의 측벽 상에 배치되고, 복수의 제2 절연 패턴(155)은 제3 서포터 층(156) 상에 각각 배치될 수 있다. Referring to FIG. 8, the plurality of insulating patterns may include a plurality of first insulating patterns (153) and a plurality of second insulating patterns (155). The plurality of first insulating patterns (153) may be disposed on a side wall of the second supporter layer (154), and the plurality of second insulating patterns (155) may be disposed on a third supporter layer (156).

예를 들어, 복수의 제1 절연 패턴(153)은 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 배치될 수 있다. 예를 들어, 복수의 제1 절연 패턴(153)의 하면은 제1 하부 전극(132)의 상면(132U)과 동일 평면 상에 배치되고, 복수의 절연 패턴(153)의 하면은 제2 하부 전극(172)의 하면(172L)과 동일 평면 상에 배치될 수 있다. 또한, 복수의 제1 절연 패턴(153)의 상면은 제2 서포터 층(154)의 상면과 동일 평면 상에 배치될 수 있다. For example, a plurality of first insulating patterns (153) may be arranged at the interface between the first capacitor structure (CAP1) and the second capacitor structure (CAP2). For example, the lower surfaces of the plurality of first insulating patterns (153) may be arranged on the same plane as the upper surface (132U) of the first lower electrode (132), and the lower surfaces of the plurality of insulating patterns (153) may be arranged on the same plane as the lower surface (172L) of the second lower electrode (172). In addition, the upper surfaces of the plurality of first insulating patterns (153) may be arranged on the same plane as the upper surface of the second supporter layer (154).

예시적인 실시예들에서, 복수의 제2 절연 패턴(155)은 복수의 제1 절연 패턴(153)과 서로 다른 수직 레벨에 배치될 수 있다. 예를 들어, 복수의 제2 절연 패턴(155)의 상면은 제3 서포터 층(156)의 상면과 동일 평면 상에 배치되고, 복수의 제2 절연 패턴(155)의 하면은 제3 서포터 층(156)의 하면과 동일 평면 상에 배치될 수 있다. In exemplary embodiments, the plurality of second insulating patterns (155) may be arranged at different vertical levels from the plurality of first insulating patterns (153). For example, the upper surfaces of the plurality of second insulating patterns (155) may be arranged on the same plane as the upper surface of the third supporter layer (156), and the lower surfaces of the plurality of second insulating patterns (155) may be arranged on the same plane as the lower surface of the third supporter layer (156).

예시적인 실시예들에서, 복수의 제1 절연 패턴(153)의 일 측벽은 제2 서포터 층(154)과 접하고, 상기 일 측벽과 반대되는 타 측벽은 제2 하부 전극(172)과 접할 수 있다. 또한, 복수의 제2 절연 패턴(155)의 일 측벽은 제3 서포터 층(156)과 접하고, 상기 일 측벽과 반대되는 타 측벽은 제2 하부 전극(172)과 접할 수 있다. In exemplary embodiments, one side wall of the plurality of first insulating patterns (153) may be in contact with the second supporter layer (154), and the other side wall opposite the one side wall may be in contact with the second lower electrode (172). In addition, one side wall of the plurality of second insulating patterns (155) may be in contact with the third supporter layer (156), and the other side wall opposite the one side wall may be in contact with the second lower electrode (172).

도 8에서 복수의 제2 절연 패턴(155)이 제3 서포터 층(156)과 동일한 수직 레벨에 배치되는 것으로 도시하고 있으나, 이에 제한되는 것은 아니다. 예를 들어, 복수의 제2 절연 패턴(155)은 제1 서포터 층(152) 및/또는 제4 서포터 층(158)과 동일한 수직 레벨에 배치될 수도 있다. 이때, 제1 절연 패턴(153) 및 제2 절연 패턴(155)과 동일한 수직 레벨에 위치하는 제1 하부 전극(132) 및/또는 제2 하부 전극(172)의 수평 방향 너비는, 제1 절연 패턴(153) 및 제2 절연 패턴(155)이 배치되지 않은 부분의 제1 하부 전극(132) 및/또는 제2 하부 전극(172)의 수평 방향 너비보다 작을 수 있다.Although FIG. 8 illustrates that a plurality of second insulating patterns (155) are arranged at the same vertical level as the third supporter layer (156), the present invention is not limited thereto. For example, a plurality of second insulating patterns (155) may be arranged at the same vertical level as the first supporter layer (152) and/or the fourth supporter layer (158). In this case, the horizontal width of the first lower electrode (132) and/or the second lower electrode (172) positioned at the same vertical level as the first insulating pattern (153) and the second insulating pattern (155) may be smaller than the horizontal width of the first lower electrode (132) and/or the second lower electrode (172) in a portion where the first insulating pattern (153) and the second insulating pattern (155) are not arranged.

예시적인 실시예들에서 본 개시의 반도체 장치(100b)는, 복수의 서포터 층(152, 154, 156 및 158)의 측벽 상에 복수의 절연 패턴(153, 155)을 배치함으로써, 제1 하부 전극(132) 및/또는 제2 하부 전극(172)의 선폭을 조절할 수 있다. 따라서 반도체 장치(100b) 설계의 다양성을 증대시킬 수 있다. In exemplary embodiments, the semiconductor device (100b) of the present disclosure can adjust the line width of the first lower electrode (132) and/or the second lower electrode (172) by arranging a plurality of insulating patterns (153, 155) on the sidewalls of a plurality of supporter layers (152, 154, 156, and 158). Accordingly, the diversity of the semiconductor device (100b) design can be increased.

또한, 제2 하부 전극(172)의 제1 부분(172a)의 선폭을 감소시킬 수 있다. 따라서, 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 거리가 증가하고, 결과적으로 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 누설 전류를 막아 반도체 장치(100b)의 신뢰성을 향상시킬 수 있는 효과가 있다.In addition, the line width of the first portion (172a) of the second lower electrode (172) can be reduced. Accordingly, the distance between the first lower electrode (132) and the second lower electrode (172) arranged adjacently in the horizontal direction increases, and as a result, leakage current between the first lower electrode (132) and the second lower electrode (172) arranged adjacently in the horizontal direction is prevented, thereby improving the reliability of the semiconductor device (100b).

도 9 내지 도 20은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.FIGS. 9 to 20 are cross-sectional views showing a method of manufacturing a semiconductor device according to exemplary embodiments.

도 9를 참조하면, 기판(110) 상에 하부 구조물(120) 및 도전 패턴(122)을 형성할 수 있다. 예를 들어, 도 5를 참조로 설명한 셀 트랜지스터(CTR)가 기판(110)의 셀 어레이 영역(MCA) 상에 형성될 수 있다. 예를 들어, 도전 패턴(122)은 도 5를 참조로 설명한 랜딩 패드(LP)에 대응될 수 있고, 하부 구조물(120)은 도 5를 참조로 설명한 비트 라인(BL), 비트 라인 캡핑층(240), 비트 라인 콘택(DC), 절연층(252) 및 식각 정지막(254) 등을 포함하는 구조물에 대응될 수 있다. Referring to FIG. 9, a lower structure (120) and a conductive pattern (122) can be formed on a substrate (110). For example, a cell transistor (CTR) described with reference to FIG. 5 can be formed on a cell array area (MCA) of the substrate (110). For example, the conductive pattern (122) can correspond to a landing pad (LP) described with reference to FIG. 5, and the lower structure (120) can correspond to a structure including a bit line (BL), a bit line capping layer (240), a bit line contact (DC), an insulating layer (252), and an etch stop film (254) described with reference to FIG. 5.

예시적인 실시예들에서, 하부 구조물(120) 상에 제1 몰드 절연층(142), 제1 서포터 층(152) 및 제2 몰드 절연층(144)을 순차적으로 형성하여 제1 몰드 스택(MST1)을 형성할 수 있다. 예를 들어, 제1 몰드 절연층(142) 및 제2 몰드 절연층(144)은 실리콘 산화물을 포함할 수 있다. 제1 서포터 층(152)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다. In exemplary embodiments, a first mold insulating layer (142), a first supporter layer (152), and a second mold insulating layer (144) may be sequentially formed on a lower structure (120) to form a first mold stack (MST1). For example, the first mold insulating layer (142) and the second mold insulating layer (144) may include silicon oxide. The first supporter layer (152) may be formed of silicon nitride, silicon carbonitride, silicon boron nitride, or a combination thereof.

예시적인 실시예들에서, 제1 서포터 층(152)은 제1 몰드 절연층(142) 및 제2 몰드 절연층(144)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. In exemplary embodiments, the first support layer (152) may be formed using a material having an etch selectivity with respect to the first mold insulating layer (142) and the second mold insulating layer (144).

도 10을 참조하면, 제1 몰드 스택(MST1) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제1 몰드 스택(MST1)의 일부분을 제거하여 제1 하부 전극홀(132H)을 형성할 수 있다. Referring to FIG. 10, a mask pattern may be formed on a first mold stack (MST1), and a portion of the first mold stack (MST1) may be removed using the mask pattern as an etching mask to form a first lower electrode hole (132H).

예시적인 실시예들에서, 제1 하부 전극홀(132H)은 수직 방향(Z)으로 연장되어 제1 하부 전극홀(132H)의 바닥부에 도전 패턴(122)의 상면이 노출될 수 있다. In exemplary embodiments, the first lower electrode hole (132H) may extend in the vertical direction (Z) so that the upper surface of the conductive pattern (122) may be exposed at the bottom of the first lower electrode hole (132H).

도 11을 참조하면, 제1 하부 전극홀(132H, 도 10 참조) 내에 도전 물질을 채워 제1 하부 전극(132)을 형성할 수 있다. Referring to FIG. 11, a conductive material can be filled into the first lower electrode hole (132H, see FIG. 10) to form a first lower electrode (132).

예시적인 실시예들에서, 제1 하부 전극(132)은 제1 하부 전극홀(132H)을 채우도록 수직 방향(Z)으로 연장될 수 있다. 이때, 제1 하부 전극(132)은 도전 패턴(122)과 연결될 수 있다.In exemplary embodiments, the first lower electrode (132) may extend in the vertical direction (Z) to fill the first lower electrode hole (132H). At this time, the first lower electrode (132) may be connected to the conductive pattern (122).

도 12를 참조하면, 제1 몰드 스택(MST1) 상에 제2 서포터 층(154), 제3 몰드 절연층(182), 제3 서포터 층(156), 제4 몰드 절연층(184) 및 제4 서포터 층(158)을 순차적으로 형성하여 제2 몰드 스택(MST2)을 형성할 수 있다. 예를 들어, 제3 몰드 절연층(182) 및 제4 몰드 절연층(184)은 실리콘 산화물을 포함할 수 있다. 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다. Referring to FIG. 12, a second supporter layer (154), a third mold insulating layer (182), a third supporter layer (156), a fourth mold insulating layer (184), and a fourth supporter layer (158) may be sequentially formed on a first mold stack (MST1) to form a second mold stack (MST2). For example, the third mold insulating layer (182) and the fourth mold insulating layer (184) may include silicon oxide. The second supporter layer (154), the third supporter layer (156), and the fourth supporter layer (158) may be formed of silicon nitride, silicon carbonitride, silicon boron nitride, or a combination thereof.

예시적인 실시예들에서, 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)은 제3 몰드 절연층(182) 및 제4 몰드 절연층(184)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. In exemplary embodiments, the second supporter layer (154), the third supporter layer (156), and the fourth supporter layer (158) may be formed using a material having an etch selectivity with respect to the third mold insulating layer (182) and the fourth mold insulating layer (184).

도 13을 참조하면, 제2 몰드 스택(MST2) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제2 몰드 스택(MST2)의 일부분을 제거하여 제2 하부 전극홀(172H)을 형성할 수 있다. Referring to FIG. 13, a mask pattern may be formed on a second mold stack (MST2), and a portion of the second mold stack (MST2) may be removed using the mask pattern as an etching mask to form a second lower electrode hole (172H).

예시적인 실시예들에서, 제2 하부 전극홀(172H)은 수직 방향(Z)으로 연장되어 제2 하부 전극홀(172H)의 바닥부에 제1 하부 전극(132)의 상면이 노출될 수 있다. In exemplary embodiments, the second lower electrode hole (172H) may extend in the vertical direction (Z) so that the upper surface of the first lower electrode (132) may be exposed at the bottom of the second lower electrode hole (172H).

도 14 내지 도 16은 ASD(Area Selective Deposition) 방식을 이용하여, 제2 서포터 층(154)의 측벽 상에만 선택적으로 복수의 절연 패턴(153)을 형성하는 과정을 나타낸 도면으로써, 도 13의 EX3 부분을 확대한 도면이다.FIGS. 14 to 16 are drawings showing a process of selectively forming a plurality of insulating patterns (153) only on the side wall of the second supporter layer (154) using the ASD (Area Selective Deposition) method, and are enlarged drawings of the EX3 portion of FIG. 13.

도 14를 참조하면, 제2 서포터 층(154)의 측벽 상에 선택적으로 제1 보호층(161)을 형성할 수 있다. 이때, 제1 보호층(161)은 알데하이드(Aldehyde) 화합물 또는 트리메틸히드라진(TMH, Trimethylhydrazine)을 포함할 수 있으나, 본 개시가 이에 제한되는 것은 아니다.Referring to FIG. 14, a first protective layer (161) may be optionally formed on the side wall of the second supporter layer (154). At this time, the first protective layer (161) may include an aldehyde compound or trimethylhydrazine (TMH), but the present disclosure is not limited thereto.

도 15를 참조하면, 제2 하부 전극홀(172H)에서 제1 보호층(161)이 형성되지 않은 곳에 제2 보호층(163)을 형성할 수 있다. 예를 들어, 제1 하부 전극(132)의 상면 및 제3 몰드 절연층(182)의 측벽 상에 제2 보호층(163)을 형성할 수 있다. 이때, 도 15에 도시되지 않았지만, 제3 서포터 층(156)의 측벽 및 제4 몰드 절연층(184)의 측벽 상에도 제2 보호층(163)을 형성할 수 있다. 이때, 제2 보호층(163)은 불소(F) 분자를 포함하는 화합물일 수 있으나, 본 개시가 이에 제한되는 것은 아니다.Referring to FIG. 15, a second protective layer (163) may be formed in a portion of the second lower electrode hole (172H) where the first protective layer (161) is not formed. For example, the second protective layer (163) may be formed on the upper surface of the first lower electrode (132) and the sidewall of the third mold insulating layer (182). At this time, although not shown in FIG. 15, the second protective layer (163) may also be formed on the sidewall of the third supporter layer (156) and the sidewall of the fourth mold insulating layer (184). At this time, the second protective layer (163) may be a compound containing fluorine (F) molecules, but the present disclosure is not limited thereto.

도 16을 참조하면, 열처리 공정을 통해 제1 보호층(161, 도 15 참조)을 선택적으로 제거할 수 있다. 제2 보호층(163)은 잔존하고 제1 보호층(161)이 제거됨에 따라, 제2 서포터 층(154)의 측벽이 노출될 수 있다. 이때, 열처리 공정은 300 ℃ 이상의 온도에서 수행될 수 있다.Referring to FIG. 16, the first protective layer (161, see FIG. 15) can be selectively removed through a heat treatment process. The second protective layer (163) remains, and as the first protective layer (161) is removed, the sidewall of the second support layer (154) can be exposed. At this time, the heat treatment process can be performed at a temperature of 300°C or higher.

도 17을 참조하면, 노출된 제2 서포터 층(154)의 측벽 상에 선택적으로 복수의 절연 패턴(153)을 형성할 수 있다. 이때, 복수의 절연 패턴(153)은 실리콘 질화물, 실리콘 탄화질화물, 실리콘 보론 질화물, 또는 이들의 조합으로 이루어질 수 있다. 이후, 제2 보호층(163, 도 16 참조)을 제거할 수 있다.Referring to FIG. 17, a plurality of insulating patterns (153) can be optionally formed on the sidewall of the exposed second support layer (154). At this time, the plurality of insulating patterns (153) can be formed of silicon nitride, silicon carbon nitride, silicon boron nitride, or a combination thereof. Thereafter, the second protective layer (163, see FIG. 16) can be removed.

도 18을 참조하면, 제2 하부 전극홀(172H, 도 17 참조) 내에 도전 물질을 채워 제2 하부 전극(172)을 형성할 수 있다. Referring to FIG. 18, a conductive material can be filled into the second lower electrode hole (172H, see FIG. 17) to form a second lower electrode (172).

예시적인 실시예들에서, 제2 하부 전극(172)은 제2 하부 전극홀(172H)을 채우도록 수직 방향(Z)으로 연장될 수 있다. 이때, 제2 하부 전극(172)은 제1 하부 전극(132)과 연결될 수 있다.In exemplary embodiments, the second lower electrode (172) may extend in the vertical direction (Z) to fill the second lower electrode hole (172H). At this time, the second lower electrode (172) may be connected to the first lower electrode (132).

예시적인 실시예들에서 본 개시의 반도체 장치(100)의 제조방법은, ASD 공정을 통해 제1 커패시터 구조물(CAP1) 및 제2 커패시터 구조물(CAP2)의 계면에 복수의 절연 패턴(153)을 형성할 수 있다. 복수의 절연 패턴(153)을 이용하여 제2 하부 전극(172)의 선폭을 조절함으로써, 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 거리가 증가하고, 결과적으로 수평 방향으로 인접하게 배치된 제1 하부 전극(132)과 제2 하부 전극(172) 사이의 누설 전류를 막아 반도체 장치(100)의 신뢰성을 향상시킬 수 있는 효과가 있다.In exemplary embodiments, the method for manufacturing a semiconductor device (100) of the present disclosure can form a plurality of insulating patterns (153) at the interface between a first capacitor structure (CAP1) and a second capacitor structure (CAP2) through an ASD process. By controlling the line width of the second lower electrode (172) using the plurality of insulating patterns (153), the distance between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent is increased, and as a result, leakage current between the first lower electrode (132) and the second lower electrode (172) that are horizontally adjacent is prevented, thereby improving the reliability of the semiconductor device (100).

도 19를 참조하면, 제1 몰드 절연층(142, 도 18 참조), 제2 몰드 절연층(144, 도 18 참조), 제3 몰드 절연층(182, 도 18 참조) 및 제4 몰드 절연층(184, 도 18 참조)을 제거할 수 있다. 제1 몰드 절연층(142), 제2 몰드 절연층(144), 제3 몰드 절연층(182) 및 제4 몰드 절연층(184)의 제거 공정은 습식 식각 공정일 수 있다. 제1 몰드 절연층(142), 제2 몰드 절연층(144), 제3 몰드 절연층(182) 및 제4 몰드 절연층(184)을 제거됨에 따라, 제1 하부 전극(132) 및 제2 하부 전극(172)의 측벽이 노출될 수 있다. Referring to FIG. 19, the first mold insulating layer (142, see FIG. 18), the second mold insulating layer (144, see FIG. 18), the third mold insulating layer (182, see FIG. 18), and the fourth mold insulating layer (184, see FIG. 18) can be removed. The removal process of the first mold insulating layer (142), the second mold insulating layer (144), the third mold insulating layer (182), and the fourth mold insulating layer (184) may be a wet etching process. As the first mold insulating layer (142), the second mold insulating layer (144), the third mold insulating layer (182), and the fourth mold insulating layer (184) are removed, the sidewalls of the first lower electrode (132) and the second lower electrode (172) can be exposed.

예시적인 실시예들에서, 제1 몰드 절연층(142), 제2 몰드 절연층(144), 제3 몰드 절연층(182) 및 제4 몰드 절연층(184)이 제거되는 동안 제1 서포터 층(152), 제2 서포터 층(154), 제3 서포터 층(156) 및 제4 서포터 층(158)은 제거되지 않고 잔류할 수 있고, 제1 하부 전극(132) 및 제2 하부 전극(172)의 측벽 상에서 서로 수직 방향으로 이격되어 배치될 수 있다. In exemplary embodiments, while the first mold insulation layer (142), the second mold insulation layer (144), the third mold insulation layer (182), and the fourth mold insulation layer (184) are removed, the first supporter layer (152), the second supporter layer (154), the third supporter layer (156), and the fourth supporter layer (158) may remain without being removed, and may be arranged to be spaced apart from each other in a vertical direction on the sidewalls of the first lower electrode (132) and the second lower electrode (172).

도 20을 참조하면, 제1 하부 전극(132)의 측벽, 제1 서포터 층(152)의 상면 및 하면, 및 제2 서포터 층(154)의 하면 상에 제1 커패시터 유전층(134)을 형성할 수 있다. 이후, 제1 커패시터 유전층(134) 상에 제1 상부 전극(136)을 형성할 수 있다. Referring to FIG. 20, a first capacitor dielectric layer (134) can be formed on the sidewall of the first lower electrode (132), the upper and lower surfaces of the first supporter layer (152), and the lower surface of the second supporter layer (154). Thereafter, a first upper electrode (136) can be formed on the first capacitor dielectric layer (134).

또한, 제2 하부 전극(172)의 측벽, 제2 서포터 층(154)의 상면, 제3 서포터 층(156)의 상면 및 하면, 및 제4 서포터 층(158)의 상면 및 하면 상에 제2 커패시터 유전층(174)을 형성할 수 있다. 이후, 제2 커패시터 유전층(174) 상에 제2 상부 전극(176)을 형성할 수 있다.Additionally, a second capacitor dielectric layer (174) can be formed on the side wall of the second lower electrode (172), the upper surface of the second supporter layer (154), the upper and lower surfaces of the third supporter layer (156), and the upper and lower surfaces of the fourth supporter layer (158). Thereafter, a second upper electrode (176) can be formed on the second capacitor dielectric layer (174).

다시 도 2을 참조하면, 제2 상부 전극(176) 상에 상부 절연층(192)을 형성할 수 있다. 이후, 상부 절연층(192) 상에 마스크 패턴을 형성하고 상기 마스크 패턴을 식각 마스크로 사용하여 콘택홀을 형성할 수 있다. 상기 콘택홀 내에 상부 콘택(194)을 형성할 수 있다. 상부 콘택(194)은 제2 상부 전극(176)과 전기적으로 연결될 수 있다. 전술한 방법을 수행하여 반도체 장치(100)가 완성될 수 있다.Referring again to FIG. 2, an upper insulating layer (192) may be formed on the second upper electrode (176). Thereafter, a mask pattern may be formed on the upper insulating layer (192), and a contact hole may be formed using the mask pattern as an etching mask. An upper contact (194) may be formed within the contact hole. The upper contact (194) may be electrically connected to the second upper electrode (176). By performing the above-described method, a semiconductor device (100) may be completed.

이상, 첨부된 도면들을 참조하여 본 발명의 기술적 사상의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형상으로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the technical concepts of the present invention have been described with reference to the attached drawings, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without altering the technical concepts or essential features thereof. Therefore, the embodiments described above should be understood to be illustrative in all respects and not restrictive.

100: 반도체 장치, 132: 제1 하부 전극, 134: 제1 커패시터 유전층, 136: 제1 상부 전극, 153: 절연 패턴, 172: 제2 하부 전극, 174: 제2 커패시터 유전층, 176: 제2 상부 전극 100: semiconductor device, 132: first lower electrode, 134: first capacitor dielectric layer, 136: first upper electrode, 153: insulating pattern, 172: second lower electrode, 174: second capacitor dielectric layer, 176: second upper electrode

Claims

substrate;
A first capacitor structure disposed on the substrate, comprising: a first lower electrode extending in a vertical direction, a first capacitor dielectric layer covering a side wall of the first lower electrode, and a first upper electrode covering the first capacitor dielectric layer;
A second capacitor structure disposed on the first capacitor structure, the second capacitor structure including a second lower electrode extending in the vertical direction, a second capacitor dielectric layer covering a side wall of the second lower electrode, and a second upper electrode covering the second capacitor dielectric layer;
A first supporter layer disposed at the interface of the first capacitor structure and the second capacitor structure; and
A semiconductor device characterized by comprising a first insulating pattern covering a side wall of the first support layer.

In the first paragraph,
The above second lower electrode,
A first portion having a lower surface in contact with the first lower electrode and a side wall in contact with the first insulating pattern; and
A semiconductor device characterized by including a second portion connected to the first portion and extending in the vertical direction.

In the second paragraph,
The first part has a first width in the horizontal direction,
A semiconductor device characterized in that the second portion has a second width greater than the first width in the horizontal direction.

In the second paragraph,
The first part has a first width in the horizontal direction,
The first lower electrode has a third width greater than the first width in the horizontal direction,
A semiconductor device characterized in that the entire lower surface of the first portion is in contact with the upper surface of the first lower electrode.

In paragraph 4,
The vertical central axis of the first portion of the second lower electrode is,
A semiconductor device characterized in that the vertical central axis of the first lower electrode does not coincide with the vertical central axis.

In the first paragraph,
The above first lower electrode,
A third portion having an upper surface in contact with the second lower electrode and a side wall in contact with the insulating pattern; and
A semiconductor device characterized by including a fourth portion connected to the third portion and extending in the vertical direction.

In the first paragraph,
A plurality of second supporter layers arranged vertically apart from the first supporter layer to support the first lower electrode or the second lower electrode;
A semiconductor device further comprising a second insulating pattern covering a side wall of at least one second supporter layer among the plurality of second supporter layers.

In the first paragraph,
The vertical central axis of the second lower electrode is,
A semiconductor device characterized in that the vertical central axis of the first lower electrode is aligned with the vertical central axis.

substrate;
A lower electrode extending vertically and disposed on the substrate;
A capacitor dielectric layer covering the side wall of the lower electrode;
An upper electrode covering the capacitor dielectric layer;
A plurality of supporter layers supporting the lower electrode and spaced apart in the vertical direction; and
A semiconductor device characterized by comprising an insulating pattern disposed between the sidewall of at least one of the plurality of support layers and the lower electrode.

In paragraph 9,
The lower electrode includes a first lower electrode extending in the vertical direction on the substrate and a second lower electrode connected to the first lower electrode and extending in the vertical direction,
The capacitor dielectric layer includes a first capacitor dielectric layer covering a side wall of the first lower electrode and a second capacitor dielectric layer covering a side wall of the second lower electrode,
A semiconductor device characterized in that the upper electrode includes a first upper electrode covering the first capacitor dielectric layer and a second upper electrode covering the second capacitor dielectric layer.