KR890006227Y1

KR890006227Y1 - Programmable pulse converter

Info

Publication number: KR890006227Y1
Application number: KR2019860010907U
Authority: KR
Inventors: 맹계민
Original assignee: 삼성전자주식회사; 한형수
Priority date: 1986-07-25
Filing date: 1986-07-25
Publication date: 1989-09-18
Also published as: KR880003543U

Abstract

내용 없음.No content.

Description

Programmable Pulse Transducer

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 고안의 파형도이다.2 is a waveform diagram of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 위상비교기 2 : 저역통과필터1: Phase Comparator 2: Low Pass Filter

3 : 전압제어 발진기 4 : 프로그래머블 카운터3: voltage controlled oscillator 4: programmable counter

5 : 기준전압 발생기 6 : 래치회로5: reference voltage generator 6: latch circuit

7 : 디지탈/아날로그 변환기 OP₁, OP₂: OP앰프7: Digital / Analog Converter OP ₁ , OP ₂ : OP Amplifier

F/F : 플립플롭 AN₁: 앤드게이트F / F: Flip-flop AN ₁ : Endgate

Vref : 기준전압 입력단자 DBI : 데이터버스Vref: Voltage input terminal DBI: Data bus

본 고안은 프로그래머블 펄스변환기에 관한 것으로, 특히 각종 전자회로의 시험용으로 여러가지 형태의 펄스를 필요로 하는 측정기 및 펄스신호 발생기에 응용하기 위하여 프로그램에 의해 주파수와 듀리싸이클 및 진폭을 여러가지 형태로 변환시킬 수 있도록 된 프로그래머블 펄스 변환기에 관한 것이다.The present invention relates to a programmable pulse converter, and in particular, the frequency, duty cycle, and amplitude can be converted into various forms by a program for application to measuring devices and pulse signal generators that require various types of pulses for testing various electronic circuits. The present invention relates to a programmable pulse converter.

일반적으로 전자회로를 측정하기 위한 회로 측정기에는 각종 피측정대상 회로에 대해 여러가지 형태의 펄스신호가 필요하게 되는바, 이에 대하여 종래에는 회로 측정에 사용되는 펄스신호가 각각의 독립적인 신호발생기능을 갖고 있는 장치들에 의해 얻어지고 있었다.In general, a circuit measuring device for measuring an electronic circuit requires various types of pulse signals for various circuits to be measured. In the related art, a pulse signal used for measuring a circuit has an independent signal generating function. It was being obtained by the devices.

그에따라 회로 측정시에 필요한 여러가지 펄스신호발생 즉, 입력신호를 기준으로 주파수의 변환과 듀리싸이클의 변환 및 진폭변환이 필요한 때에는 각각의 기능을 갖고 있는 다수의 장치들을 조작하여 필요한 신호들을 얻도록 되어 있었다. 또한, 이와는 달리 다수의 회로소자 부품들로 구성된 복합기능을 갖는 신호 변환기도 소개되고 있으나, 이러한 신호변환기들은 전원전압의 변동이나 소자특성의 불량으로 인하여 정확한 주파수 변환이나 듀리 싸이클 변환, 진폭변환에 빈번한 오차신호가 발생됨에 따라 회로의 정확한 측정에 장애 요인으로 되고 있었다.Accordingly, when various pulse signals are generated for circuit measurement, that is, when frequency conversion, duty cycle conversion, and amplitude conversion are required based on the input signal, a plurality of devices having respective functions are operated to obtain necessary signals. there was. In addition, a signal converter having a complex function composed of a plurality of circuit components has been introduced. However, these signal converters are frequently used for accurate frequency conversion, duty cycle conversion, and amplitude conversion due to variations in power supply voltage and poor device characteristics. The generation of error signals has been an obstacle to accurate circuit measurements.

이에 본 고안은 전자회로의 시험에 필요한 여러형태의 펄스신호를 필요에 따라 발생시키기 위해서 주파수 변환이나 듀리싸이클 변환, 진폭변환을 쉽게 이룰 수 있도록 프로그램에 따라 마이크로 프로세서를 제어하므로써 다양한 형태의 펄스신호를 대상회로에 따라 발생시킬 수 있도록 된 프로그래머블 펄스변환기를 제공하고자 안출된 것이다.Therefore, the present invention can control various types of pulse signals by controlling the microprocessor according to the program so that frequency conversion, duty cycle conversion, and amplitude conversion can be easily performed to generate various types of pulse signals necessary for the test of the electronic circuit. It is designed to provide a programmable pulse converter that can be generated according to the target circuit.

이하 본 고안의 구성 및 작용, 효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present invention will be described in detail with reference to the accompanying drawings.

본 고안은 기준펄스(RS)가 입력되는 버퍼증폭용 OP앰프 (OP₁)에 위상비교기(1)와 저역통과 필터(2)및 전압제어 발진기(3)를 연결하고, 상기 전압제어 발진기(3)에는 프로그래머블 카운터(4)의 각 클럭단(CLK0~CLK2)을 연결하며, 상기 프로그래머블 카운터(4)의 출력단(Out0)에는 상기 위상비교기(1)의 한입력단을 연결하여 PLL회로를 구성하고, 상기 프로그래머블 카우터(4)의 게이트단자(Gate₁)에는 플립플롭(F/F)의 출력단을 연결함고 더불어 그 출력단(Out₁)에는 상기 플립플롭(F/F)의 프리셋트 단자(Preset)를 연결하고, 상기 프로그래머블 카운터(4)의 게이트 단자(Gate₂)에는 상기 플립플롭(F/F)의 출력단(Q)과 앤드게이트(AN₁)의 한 입력단을 연결함과 더불어 그 출력단(Out₂)에는 상기 플립플롭(F/F)의 리셋트(Reset)단자를 연결하며, 상기 앤드게이트(AN₁)의 출력단에는 FET(FET)의 게이트를 연결하고, 상기 FET(FET)의 소오스측에는 기준전압발생기(5)를 연결함과 더불어 그 드레인측에는 OP앰프(OP₂)의 비반전단자(+)를 연결하며, 상기 OP앰프(OP₂)의 출력단에는 래치회로(6)와 연결된 디지탈/아날로그 변환기(7)를 연결하고, 상기 프로그래머블 카운터(4)와 래치회로(6)의 입력단(D₀-D₇)에는 데이터버스(DBI)를 연결하여서 된 구조로 되어있다.The present invention connects a phase comparator (1), a low pass filter (2) and a voltage controlled oscillator (3) to a buffer amplifier OP amplifier (OP ₁ ) to which a reference pulse (RS) is input, and the voltage controlled oscillator (3). ) Is connected to each clock terminal CLK0 to CLK2 of the programmable counter 4, and an input terminal of the phase comparator 1 is connected to an output terminal Out0 of the programmable counter 4 to form a PLL circuit. The output terminal of the flip-flop F / F is connected to the gate terminal Gate ₁ of the programmable counter 4. In addition, the output terminal Out ₁ is connected to the preset terminal Preset of the flip-flop F / F, and the flip-flop F / is connected to the gate terminal Gate ₂ of the programmable counter 4. The output terminal Q of F) is connected to one input terminal of the AND gate AN ₁ , and the reset terminal of the flip-flop F / F is connected to the output terminal Out ₂ . The gate of the FET (FET) is connected to the output terminal of the gate AN ₁ , the reference voltage generator 5 is connected to the source side of the FET (FET), and the non-inverting terminal of the OP amplifier OP ₂ is connected to the drain side thereof. (+) Is connected, and the digital / analog converter 7 connected to the latch circuit 6 is connected to the output terminal of the OP amplifier OP ₂ , and the input terminal of the programmable counter 4 and the latch circuit 6 D ₀ -D ₇ ) is structured by connecting data bus (DBI).

도면의 미설명부호 4a-4c는 프로그래머블 카운터(4)에 일치화된 제1~제3카운터를 나타낸다.Reference numerals 4a-4c in the drawing represent first to third counters matched to the programmable counter 4.

제1도는 상기한 구조로 되어있는 본 고안의 회로도를 나타내는 것으로, OP앰프(OP₁)의 비반전단자 (+)로 입력되는 입력신호(RS)는 위상비교기(1)와 저역통과필터(2)및 전압제어 발진기(3)와 제1~제3카운터(4a~4c)로 이루어진 프로그래머블 카운터(4)의 제1카운터(4a : 이하 제1카운터라함)에 의해 주파수 체배가 이루어지는 바, 즉 입력신호(RS)가 위상비교기(1)와 저역통과필터(2)를 통해 전압제어 발진기(3)에 인가되면 전압제어발진기(3)에서는 입력전압에 따라 주파수 발진이 이루어져 프로그래머블 카운터(4)중 제1카운터(4a)의 클럭단(CLK0)에 입력되어지게 된다. 여기서, 상기 프로그래머블 카운터(4)는 각 게이트(Gate0-gate2)의 입력신호가 하이레벨이면 카운트를 실행하고, 입력신호가 로우레벨이면 각 출력단(Out0-Out2)의 출력이 계속 하이레벨을 유지하도록 되어 있는바, 상기 제1카운터(4a)에서 게이트(Gate0)에 일정전압(Vcc)이 인가되므로 전압제어 발진기(3)에서 출력되는 발진주파수를 프로그램에 따라 카운트하여 그 출력을 다시 위상비교기(1)에 인가하게 된다.FIG. 1 shows a circuit diagram of the present invention having the above-described structure, and the input signal RS inputted to the non-inverting terminal (+) of the OP amplifier OP ₁ includes a phase comparator 1 and a low pass filter 2. And frequency multiplication by the first counter 4a (hereinafter referred to as the first counter) of the programmable counter 4 including the voltage controlled oscillator 3 and the first to third counters 4a to 4c. When the signal RS is applied to the voltage controlled oscillator 3 through the phase comparator 1 and the low pass filter 2, the voltage controlled oscillator 3 oscillates in accordance with the input voltage, thereby making it possible to generate the frequency of the programmable counter 4. It is input to the clock terminal CLK0 of one counter 4a. Here, the programmable counter 4 executes counting when the input signal of each gate (Gate0-gate2) is high level, and outputs each output terminal (Out0-Out2) to maintain the high level when the input signal is low level. Since the constant voltage Vcc is applied to the gate Gate0 at the first counter 4a, the oscillation frequency output from the voltage controlled oscillator 3 is counted according to a program and the output is again compared with the phase comparator 1. ) Is applied.

이때, 위상비교기(1)에서는 입력되는 기준신호(RS)와 제1카운터(4a)에서 인가되는 신호를 위상비교하여 전압으로 변환하게 되고, 이러한 위상비교 변환이득은 입력이 커짐에 따라 커져서 어떤 값에서 일정하게 되며, 이 전압 이득은 S/N비를 좋게하기 위하여 필터의 시정수를 크게한 저역통과필터(2)에 인가된다. 따라서, S/N비가 개선된 이득전압은 전압제어 발진기(3)에 인가되므로 전압제어 발진기(3)에서는 상기 위상비교기(1)의 전압이득에 따라 체배되는 주파수를 발진하게 되고, 이때 PLL회로는 록크(lock)되므로 전압제어 발진기(3)에서는 안정된 주파수를 발진하여 출력하게 된다. 따라서, PLL회로가 록크상태에 있으면 제1카운터(4a)에서 분주되어 위상비교기(1)에 인가되는 주파수에 대해 전압제어 발진기(3)의 출력주파수는 정수배로 되는 주파수를 얻게 된다.At this time, the phase comparator 1 converts the input reference signal RS and the signal applied from the first counter 4a into voltages, and converts the phase comparison gain into a certain value as the input increases. This voltage gain is applied to the low pass filter 2 having a large time constant of the filter in order to improve the S / N ratio. Therefore, since the gain voltage having improved S / N ratio is applied to the voltage controlled oscillator 3, the voltage controlled oscillator 3 oscillates the frequency multiplied by the voltage gain of the phase comparator 1, and the PLL circuit Since it is locked, the voltage controlled oscillator 3 oscillates and outputs a stable frequency. Therefore, when the PLL circuit is in the locked state, the output frequency of the voltage controlled oscillator 3 becomes an integer multiple of the frequency divided by the first counter 4a and applied to the phase comparator 1.

상기와 같이 PLL회로에서 정수배로 된 전압제어진기(3)의 출력신호는 데이터버스(DBI)를 통해 미리 카운트하고자하는 값이 기억된 프로그래머블 카운터(4)의 제2, 제3카운터(4b,4c : 이하 제2, 제3카운터라함)의 클럭단자(CLK1)(CLK2)에 각각 인가되게 된다. 이때, 예를들어 프로그래머블 카운터(4)의 제2카운터(4b)는 카우트 한계량이 2로, 제3카운터(4c)는 3으로 외부조작, 즉 프로그램에 의해 데이터버스(DBL)를 통해 미리 셋팅되어 있다고 가정하면, 제2(a)도와 같은 전압제어 발진기(3)의 출력주파수 신호는 게이트입력단자(Gate1)(Gate2)값이 하이상태인 경우에 데이터버스(DBI)로 입력된 프로그램 데이터값, 즉 제2카운터(4b)는 2, 제3카운터(4c)는 3만큼 클럭입력의 수를 카운트하여 출력측(Out₁)(Out₂)으로 하이에서 로우로, 로우에서 하이로 변환되는 신호를 출력하게 됨과 더불어 각 게이트 단자(Gate1)(Gate2)의 값이 로우일때는 출력단자(Out₁)(Out₂)는 계속 하이상태를 유지하게 되어 입력되는 클럭신호의 카운트를 중단하는 특성을 갖는 프로그래머블 카운터(4)의 각 클럭단(CLK1)(CLK2)에 입력하게 된다.As described above, the output signal of the voltage limiter 3 multiplied by the PLL circuit is the second and third counters 4b and 4c of the programmable counter 4 in which a value to be counted in advance is stored through the data bus DBI. It is applied to the clock terminals CLK1 and CLK2 of the second and third counters, respectively. At this time, for example, the second counter 4b of the programmable counter 4 has a count limit of 2, and the third counter 4c has a preset value of 3 through an external operation, that is, a program via the data bus DBL. In this case, the output frequency signal of the voltage controlled oscillator 3 as shown in FIG. 2 (a) is a program data value input to the data bus DBI when the gate input terminals Gate1 and Gate2 are high. That is, the second counter 4b counts the number of clock inputs by two, and the third counter 4c counts the number of clock inputs by three, thereby outputting a signal converted from high to low and low to high on the output side (Out ₁ ) (Out ₂ ). In addition to outputting, when the value of each gate terminal (Gate1) (Gate2) is low, the output terminal (Out ₁ ) (Out ₂ ) is kept in a high state, the programmable having the characteristic of stopping the count of the input clock signal The clock 4 is input to the clock stages CLK1 and CLK2 of the counter 4.

이때 어드레스 신호(A₀)(A₁)는 데이터를 입력시킬 카운터(4a-4c)를 선택하도록 제어하여 데이터버스(DBI)상의 데이터신호가 각각의 카운터(4a-4c)에 입력되게 제어시키는 역할을 한다.At this time, the address signal A ₀ (A ₁ ) controls the selection of the counters 4a-4c to input data, thereby controlling the data signals on the data bus DBI to be input to the respective counters 4a-4c. Do it.

한편, 제2(b)도와 같이 출력단자(Out₁)에서 순간 적인 로우신호가 출력되어 플립플롭(F/F)의 프리셋트 단자(Preset)에 인가되면 플립플롭(F/F)은 프리셋트의 출력단자로는 로우신호가 출력되고, 상기 로우출력신호는 제2카운터(4b)의 게이트단자(Gate1)에 입력되어 제2카운터(4b)의 계수동작을 중지시키게 되는 반면에 플립플롭(F/F)의 출력단자(Q)로 부터 출력되는 하이신호는 그 신호를 디지탈/아날로그 변환기(7)를 통해 외부로 출력시키고자 할때 한단자로 항상 하이의 제어신호(CS)가 입력되는 앤드게이트(AN₁)의 다른 한단자로 입력되어 앤드게이트(AN₁)의 출력을 하이로 함과 더불어 프로그래머블 카운터(4)에 있는 제3카운터(4C)의 게이트 단자(Gate2)에 인가되어 제3카운터(4c)가 미리 기억된 3클럭카운트 지시를 수행하여 3클럭펄스를 카운트하게 된다. 이렇게 3클럭을 카운트한 다음 제2도의 (c)와 같이 제3카운트(4c)의 출력단자(out2)로 순간적인 로우신호를 플립플롭(F/F)의 리셋트단자(Reset)로 출력하게 되므로 플립플롭(F/F)이 리셋트되어 출력단자(Q)로 출력되는 로우신호는 항상 하이신호가 인가되는 상기 앤드게이트(AN₁)의 다른 일단에 인가되게 된다. 그러므로 앤드게이트(AN₁)의 출력은 로우레벨이 되게됨과 더불어 제2카운터(4b)의 게이트단자(Gate2)로 인가된 로우신호에 의해 제3카운터(4c)는 카운트를 중단하게 된다. 또한 플립플롭(F/F)의 출력단자(Q)로 출력된 하이신호는 제2카운터(4b)의 게이트단자(Gate2)에 인가되므로 제2카운터(4b)가 미리 기억된 "2"클럭을 카운트하여 제2(d)도와 같은 파형을 출력하게 된다. 즉 제2카운터(4b)(4c)는 제2(a)도와 같은 클럭이 2개 카운트되면 게이트(Gate1)가 다음 3개가 카운트되면 게이트(Gate2)가 하이로 되게되는 것을 반복하게 되는 제2(d)도와 제2(e)도와 같은 신호가 출력되게 된다. 또한 앤드게이트(AN₁)의 출력측으로 출력되는 신호는 제3카운트(4c)의 셋팅펄스수/프로그래머블 카운터(4b)의 셋팅펄스수+프로그래머블카운터(4c)의 셋팅펄스수 즉 3/2+3=3/5인 듀리비를 갖는 파형이 출력되게 된다.On the other hand, when the instantaneous low signal is output from the output terminal Out ₁ as shown in FIG. 2 (b) and applied to the preset terminal Preset of the flip-flop F / F, the flip-flop F / F is preset. Output terminal of The low signal is output to the low, and the low output signal is input to the gate terminal Gate1 of the second counter 4b to stop the counting operation of the second counter 4b, while the flip-flop F / F The high signal output from the output terminal Q is an AND gate (AN ₁ ) in which the high control signal CS is always input to one terminal when the signal is output to the outside through the digital / analog converter 7. Is input to the other terminal of the input terminal and the output of the AND gate AN ₁ is made high, and is applied to the gate terminal Gate2 of the third counter 4C of the programmable counter 4 so that the third counter 4c is previously The stored 3 clock count instruction is performed to count 3 clock pulses. After counting 3 clocks, output the instantaneous low signal to the reset terminal (Reset) of the flip-flop (F / F) to the output terminal (out2) of the third count (4c) as shown in (c) of FIG. Therefore, the low signal outputted to the output terminal Q by the flip-flop F / F is reset and is always applied to the other end of the AND gate AN _{1 to} which the high signal is applied. Therefore, the output of the AND gate AN ₁ becomes low and the third counter 4c stops counting by the low signal applied to the gate terminal Gate2 of the second counter 4b. In addition, since the high signal output to the output terminal Q of the flip-flop F / F is applied to the gate terminal Gate2 of the second counter 4b, the second counter 4b stores the " 2 " clock previously stored. It counts and outputs the waveform like 2nd (d). That is, the second counters 4b and 4c repeat the second gate which repeats that the gate Gate1 becomes high when the next gate count is counted when two clocks, such as the second (a) diagram, are counted. Signals such as d) and second (e) are output. In addition, the signal output to the output side of the AND gate AN ₁ is the number of setting pulses of the third count 4c / the number of setting pulses of the programmable counter 4b + the number of setting pulses of the programmable counter 4c, that is, 3/2 + 3. A waveform having a duty ratio of = 3/5 is output.

상기 듀리싸이클펄스는 제2, 제3카운터(4b)(4c)에 미리 셋팅되는 셋팅수를 달리하므로서 사용자가 원하는 대로 변환시킬 수 있다.The duty cycle pulse can be converted as desired by the user by varying the number of preset settings of the second and third counters 4b and 4c.

한 앤드게이트(AN₁)의 출력측으로 출력된 3/5의 듀리비를 갖는 펄스신호가 FET(FET)의 게이트단자에 인가되므로 상기 FET(FET)는 앤드게이트(AN₁)에서 출력된 신호의 듀리싸이클에 따라 온, 오프의 스위칭 동작을 하게된다.Since a pulse signal having a duty ratio of 3/5 output to the output side of one AND gate AN ₁ is applied to the gate terminal of the FET (FET), the FET (FET) of the signal output from the AND gate AN ₁ is applied. According to the duty cycle, the on and off switching operation is performed.

따라서 기준전압발생기(5)에서 출력된 신호는 FET(FET)의 스위칭에 의해 수위칭된 다음 OP앰프(OP₂)의 비반전 단자(+)에 인가되게되고, 상기 OP앰프(OP₂)에 의해 증폭된 스위칭신호는 디지탈/아날로그 변환기(7)의 기준전압입력단자(Vret)로 입력되게된다. 그러므로 디지탈/아날로그변환기(7)에서는 데이터버스(DBI)를 통해 미리 셋팅된 래치회로(6)의 값에 따라 예를들면 래치회로(6)에 래치된 프로그램데이터가 1111 1111이면 디지탈/아날로그 변환기(7)에서는 기준전압 입력단자(Vref)로 입력된 신호를 그대로 출력시키고, 0000 0000같이 셋팅되어 있으면 기준전압 입력단자(Vref)로 입력된 신호를 출력하지 않게 되는 즉 래치회로(5)를 통해 인가되는 프로그램의 데이터에 따라 진폭이 변하는 기준전압(Vref)이 디지탈/아날로그변환기(7)의 출력측으로 출력되게 된다.In some reference voltage generator 5, the signal is to be applied to the non-inverting terminal (+) of the following OP amplifier (OP _2), switching can be by switching the FET (FET), the OP amplifier (OP ₂₎ output from the The amplified switching signal is inputted to the reference voltage input terminal Vret of the digital / analog converter 7. Therefore, in the digital / analog converter 7 according to the value of the latch circuit 6 preset through the data bus DBI, for example, if the program data latched in the latch circuit 6 is 1111 1111, the digital / analog converter ( In 7), the signal input to the reference voltage input terminal Vref is output as it is, and if it is set as 0000 0000, the signal input to the reference voltage input terminal Vref is not output, that is, it is applied through the latch circuit 5. The reference voltage Vref whose amplitude changes in accordance with the data of the program to be output is output to the output side of the digital / analog converter 7.

따라서, 디지탈/아날로그 변환기(7)에서는 주파수와 듀리싸이클 및 진폭이 조정된 펄스가 출력되게 된다. 그리고, 본 고안은 디지탈/아날로그 변환기(7)의 출력측에 사용자가 원하는 파형발생기, 즉 구형파, 삼각파, 톱니파, 발생기를 설치하면 원하는 주파수와 듀티비 및 진폭을 갖는 원하는 다양한 펄스파형을 얻을 수 있다.Therefore, the digital-to-analog converter 7 outputs a pulse in which frequency, duty cycle, and amplitude are adjusted. In addition, the present invention provides a desired waveform generator, that is, a square wave, a triangle wave, a sawtooth wave, and a generator desired on the output side of the digital-to-analog converter 7, to obtain various desired pulse waveforms having a desired frequency, duty ratio, and amplitude.

상기한 바와 같이 본 고안은 사용자가 원하는 듀리비와 진폭 및 주파수를 프로그램에 따라 간단하게 변환시키는 것이 가능하게 되어 있으므로 회로의 측정시에 필요한 다양한 주파수와 듀리비 및 진폭을 갖는 펄스발생이 용이하게 되고, 그에 따라 회로측정시 필요한 펄스발생기의 실용성과 다양성이 향상되는 효과가 있다.As described above, the present invention makes it possible to simply convert the duty ratio, amplitude, and frequency desired by the user according to the program, thereby facilitating generation of pulses having various frequencies, duty ratios, and amplitudes required for the measurement of the circuit. Therefore, there is an effect of improving the practicality and variety of the pulse generator required for the circuit measurement.

Claims

OP amplifier OP ₁ for buffering the reference signal RS, comprising a phase comparator 1, a low pass filter 2, a voltage controlled oscillator 3, and a first counter 4a of the programmable counter 4. And a PLL circuit for multiplying at a predetermined frequency in accordance with the reference signal RS, and a preset frequency of the flip-flop (F / F) using the frequency multiplication signal as the clock stage CLK ₁ and CLK ₂ input signals. The second and third counters 4a and 4b of the programmable counter 4 are configured to output a control signal to the terminal Preset and the reset terminal reset to convert the duty cycle. The flip-flop F FET (FET) is connected to the AND gate AN ₁ controlled by the duty cycle, and the reference voltage generator 5 and the OP amplifier OP ₂ are connected to the FET (FET). the OP amplifier (OP ₂₎ has a latch circuit 6 is applied with a rating of the output voltage of the reference voltage generator (5) in accordance with the operation of the FET (FET) To the digital / analog converter programmable pulse converter is configured (7) is connected to receive the program data is inputted to execute the voltage amplitude conversion.