KR930010085B1 - 보호회로를 구비한 반도체장치 - Google Patents

Abstract

내용 없음.

Description

보호회로를 구비한 반도체장치

제 1 도는 종래의 보호회로의 회로도.

제 2 도는 본 발명에 따른 보호회로의 회로도.

제 3 도는 본 발명에 따른 보호회로에 관한 패턴레이아웃을 나타낸 도면.

제 4 도는 제 3 도의 Ⅲ-Ⅲ선 단면도.

제 5 도는 본 발명의 다른 실시예를 나타낸 도면.

제 6 도는 본 발명에 따른 보호회로가 설치된 반도체칩의 평면도.

* 도면의 주요부분에 대한 부호의 설명

1, 10 : 입력단자

11, 12, 21, 22, 31, 32, 41, 42 : P-N접합

20 : 제 2 바이폴라 트랜지스터(제 2 보호경로)

30 : 제 1 바이폴라 트랜지스터(제 1 보호경로)

40 : 제 3 바이폴리 트랜지스터(제 3 보호경로)

50 : 기판 60~69 : N형 확산영역

80 : 반도체칩 82 : 소자영역

83 : 데드 스페이스(Dead Space) 100, 200, 300 : 배선

150, 151 : 접속구멍

[산업상의 이용분야]

본 발명은 반도체장치에 관한 것으로, 특히 보호회로를 구비한 반도체장치에 관한 것이다.

[종래의 기술 및 그 문제점]

반도체장치의 입력단자나 출력단자에 고전압이 걸려서 생기는 소위 정전파괴(靜電破壞)를 방지하기 위해 통상적으로 보호회로가 사용되고 있는 바, 제 1 도에 반도체장치에 사용되는 종래의 보호회로를 도시해 놓았다. 제 1 도에서 참조부호 1은 입력단자로서, 이 입력단자(1)는 다음단의 내부회로에 접속된다. 또한, 참조 부호 2은 바이폴라 트랜지스터[역방향으로 직렬접속된 2개의 P-N접합(11, 12)에 대응됨]로 이루어진 보호장치이다.

상기 바이폴라 트랜지스터(2)의 콜렉터전극은 입력단자(1)에 접속되고, 그 에미터전극에는 기준전압(Vss)이 인가된다. 또한, 트랜지스터(2)의 베이스전극에는 반도체장치의 기판전위(Vbb)가 공급된다.

정전파과시험은 입력단자(1)에 소정의 고전압신호를 인가하고 기준전압단자(Vss)에 0볼트의 기준전압을 인가하여 실행하게 되는데, 제 1 도의 보호회로에 있어서는 고전압이 입력단자(1)에 인가되고 이 입력단자(1)와 기준전압단자(Vss)간의 전압이 P-N접합(11)의 브레이크다운 전압을 초과하게 되면, 상기 고전압은 바이폴라 트랜지스터(2)를 통하여 기준전압단자(Vss)로 바이패스되게 된다. 그에 따라, 내부회로는 정전파괴로부터 보호를 받게 된다. 이러한 고전압은 정전파괴시험시뿐만 아니라 예기치 못한 상황에서도 입력단자(1)에 인가될 수 있으나, 상기한 과정을 통하여 바이패스됨으로써 후단의 내부회로가 보호를 받게 되는 것이다.

최근에는 정전파괴에 대한 반도체장치의 보호가 반도체장치의 신뢰성에 관한 중요한 요소로 되고 있는데. 종래의 반도체장치에 있어서 그러한 보호회로는 입력단자(1)와 기준전위단자(Vss)간의 고전압에 기인하는 정전파괴로부터 반도체장치를 보호할 수 있도록 되어 있다. 그러나, 실제적인 반도체장치에 있어서는, 고전압이 입력단자(1)와 기준전위단자(Vss)간뿐만 아니라 입력단자(1)와 전원전압단자(Vdd)간 또는 전원전압 단자(Vdd)와 기준전위단자(Vss)간에도 인가될 수 있다. 따라서, 입력단자(1)와 기준전위단자(Vdd)간의 고전압에 기인하는 정전파괴(이하, 제 1 정전파괴라 칭함)나 입력단자(1)와 전원전압단자(Vdd)간의 고전압에 기인하는 정전파괴(이하, 제 2 정전파괴라 칭함), 기준전압단자(Vss)와 전원전압단자(Vdd)간의 고전압에 기인하는 정전파괴(이하, 제 3 정전파괴라 칭함)등 어떤 정전파괴로부터도 반도체장치를 보호하는 것이 필요하게 된다.

[발명의 목적]

본 발명은 상기한 제 1, 제 2, 제 3 정전파괴로부터 반도체장치를 보호할 수 있는 보호회로를 구비하고 있으면서 그 보호회로를 형성하기 위한 패턴 레이아웃을 향상시킨 반도체장치를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위해 본 발명에 따른 보호회로를 갖춘 반도체장치는, 기준전압이 공급되는 제 1 단자와 전원전압이 공급되는 제 2 단자 및 입력회로에 접속된 입력단자를 갖춘 반도체장치용 보호회로에 있어서, 역바이어스상태로 직렬접속된 제 1, 제2 P-N접합을 포함하고서 상기 입력단자와 제 1 단자간에 접속된 제 1 보호경로와, 역바이어스상태로 직력접속된 제 3, 제4P-N접합을 포함하고서 상기 입력단자와 제 2 단자간에 접속된 제 2 보호경로 및, 역바이어스상태로 직렬접속된 제 5, 제6P-N접합을 포함하고서 상기 제 1 단자와 제 2 단자간에 접속된 제 3 보호경로를 더 구비하여 구성되고, 상기 각각 2개의 P-N접합의 직렬접속부에 반도체장치의 통상동작기간중에 보호경로의 각 P-N접합을 역바이어스시키는 소정의 전압이 공급되는 것을 특징으로 한다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 각 실시예를 상세히 설명한다. 한편, 이하의 설명에 참조되는 각도면에서 동일한 참조부호는 동일한 부분이나 대응되는 부분을 지칭하는 것이다.

제 2 도는 본 발명에 따른 보호회로의 회로도로서, 도면중 참조부호 10은 입력신호를 수신하는 입력단자이고, 이 입력단자(10)는 다음단의 내부회로(도시하지 않았음)에 접속된다.

본 실시예에 있어서는, 상기 입력단자(10)와 기준전압단자간에 설치되는 제 1 보호경로가 제공되는 바, 이 제 1 보호경로는 기준전압(Vss ; 예컨대 0볼트)이 공급되는 에미터전극과 소정의 전압(Vbb ; 예컨대-2볼트로서, 당해 반도체장치의 기판전위에 상당함)이 공급되는 베이스전극 및 상기 입력단자(10)에 접속된 콜렉터전극을 갖추고 있는 제 1 바이폴라 트랜지스터(30)를 포함하고 있다. 이 제 1 바이폴라 트랜지스터(30)는 역방향으로 직렬접속된 2개의 P-N접합(31, 32)으로 표현될 수 있고, 그 결과로 이들 P-N접합(31, 32)은 반도체장치의 통상동작기간중에는 역바이어스 된다.

본 실시예에서는 또한 제 2 보호경로가 제공된다. 이 제 2 보호경로는 전원전압(Vdd ; 예컨대 5볼트)이 공급되는 에미터전극과 소정의 전압(Vbb)이 공급되는 베이스전극 및 상기 입력단자(10)에 접속된 콜렉터전극을 갖추고 있는 제 2 바이폴라 트랜지스터(20)를 포함하고 있다. 이 제 2 바이폴라 트랜지스터(20)는 역방향으로 직렬접속된 2개의 P-N접합(21, 22)으로 표현될 수 있고, 그 결과로 이들 P-N접합(21, 22)은 반도체장치의 통상동작기간중에는 역바이어스 된다.

본 실시예에서는 또한 제 3 보호경로가 제공된다. 이 제 3 보호경로는 기준전압(Vss)이 공급되는 에미터전극과 소정의 전압(Vbb)이 공급되는 베이스전극 및 전원전압(Vdd)이 공급되는 콜렉터전극을 갖추고 있는 제 3 바이폴라 트랜지스터(40)를 포함하고 있다. 이 제 3 바이폴라 트랜지스터(40)는 역방향으로 직렬접속된 2개의 P-N접합(41, 42)으로 표현될 수 있고, 그 결과 이들 P-N접합(41, 42)은 반도체장치의 통상동작기간중에는 역바이어스 된다.

상기한 구성의 보호회로에 있어서는, 입력단자(10)로 정(＋)의 고전압이 인가되고, 입력단자(10)와 기준 전압단자(Vss)간의 전압이 P-N접합(31)의 브레이크다운 전압을 초과하게 되면, 입력단자(10)와 기준전압단자(Vss)간에 보호경로가 형성되어 상기 고전압 제 1 바이폴라 트랜지스터(30)를 통해 기준전압단자(Vss)로 바이패스되게 된다. 따라서, 내부회로는 입력단자(10)와 기준전압단자(Vss)간의 고전압에 기인하는 제 1 정전파괴로부터 보호를 받게 된다.

더욱이, 입력단자(10)와 전원전압단자(Vdd)간의 전압이 정(＋)의 고전압에 기인하여 P-N접합(22)의 브레이크다운 전압을 초과하게 되면, 제 2 바이폴라 트랜지스터(20)가 도통상태로 되어 입력단자(10)와 전원전압단자(Vdd)간에 다른 보호경로가 형성되게 된다.

또한, 부(－)의 고전압이 입력단자(10)에 인가되어 전원전압단자(Vdd)와 입력단자(10)간의 전압이 P-N접합(21)의 브레이크다운 전압을 초과하게 되면, 전원전압단자(Vdd)와 입력단자(10)간에 보호경로가 형성되게 된다. 따라서, 그 보호경로를 통하여 고전압이 바이패스되므로, 후단의 내부회로는 입력단자(10)와 전원전압단자(Vdd)간의 고전압에 기인하는 제 2 정전파괴로부터 보호를 받을 수 있게 된다.

만약, 기준전압단자(Vss)와 입력단자(10)간의 전압이 부(－)의 고전압에 기인하여 제 1 바이폴라 트랜지스터(30)의 에미터 및 베이스간에 형성된 P-N접합(32)의 브레이크다운 전압을 초과하게 되면, 상기 제 1 바이폴라 트랜지스터(30)는 기준전압단자(Vss)와 입력단자(10)간의 보호경로를 형성하게 된다. 이와 같이 해서, 내부회로는 입력단자(10)에 인가되는 정(＋) 및 부(－)의 고전압으로부터 보호를 받을 수 있게 된다.

더욱이, 후단의 내부회로는 기준전압단자(Vss)와 전원전압단자(Vdd)간의 고전압으로부터도 보호를 받을 수 있게 된다. 즉, 전원전압단자(Vdd)에 정(＋)의 고전압이 인가되어 그 전원전압단자(Vdd)와 기준전압단자(Vss)간의 전압이 P-N접합(41)의 브레이크다운 전압을 초과하게 되면, 전원전압단자(Vdd)와 기준전압단자(Vss)간에 보호경로가 형성되게 된다.

상기한 바와 마찬가지로, 전원전압단자(Vdd)에 부(－)의 고전압이 인가되어 기준전압단자(Vss)와 전원전압단자(Vdd)간의 전압이 P-N접합(42)의 브레이크다운 전압을 초가하게 되면, 기준전압단자(Vss)와 전원전압단자(Vdd)간에 보호경로가 형성되게 된다. 따라서, 반도체장치는 기준전압단자(Vss)와 전원전압단자(Vdd)간에 인가되는 고전압에 기인하는 제 3 정전파괴로부터 보호를 받을 수 있게 된다.

이와 같이 해서, 반도체장치는 본 발명에 따 보호회로에 의해 제 1, 제 2, 제 3 정전파괴로부터 보호를 받를 수 있게 된다. 또한, 각 보호경로의 2개의 P-N접합은 소정의 전압(Vbb ; 예컨대 -2볼트)을 공급받도록 되어 있고, 또 각각 역바이어스 되어 있으므로, 각 보호경로는 반도체장치의 통상동작에 영향을 끼치지 않게 된다.

제 3 도는 본 발명의 1실시예에 따른 상기 보호회로에 관한 레이아웃을 나타낸 도면으로서, 도면중 참조부호 10은 입력단자이고, 60~69는 반도체기판내에 형성된 N형 확산영역이다. 또 도면에서, 제 1 배선(100)은 상기 입력단자(10)를 각 접속구멍(150)을 통해 N형 확산영역(61, 63, 66, 68)에 접속시킴과 더불어 접속구멍(151)을 통해 후단의 내부회로(도시하지 않았음)에 접속시켜 준다. 그리고, 기준전압(Vss ; 예컨대 0볼트)을 공급받는 제 2 배선(200)은 N형 확산영역(65, 62, 64)을 서로 접속시켜 준다. 또, 전원전압(Vdd)을 공급받는 제 3 배선(300)은 N형 확산영역(65, 67, 69)을 서로 접속시켜 준다. 제 3 도에서 제 2 배선(200)으로 기준전압(Vss)을 공급하는 배선구성과 제 3 배선(300)으로 전원전압(Vdd)을 공급하는 배선구성은 도시를 간략화 할 목적으로 생략하였으나, 실제적인 장치에는 존재하는 것이다.

제 4 도는 제 3 도의 Ⅲ-Ⅲ선 단면도로서, 이 제 4 도에서 잘 알 수 있듯이, 상기 N형 확산영역(60~69)은 2개의 그룹(Ⅰ, Ⅱ)으로 분할된다. 여기에서 제 2 배선(200)은 제 1 그룹(Ⅰ)내에서 N형 확산영역들을 교호적으로 접속시켜 주고, 제 3 배선(300)은 제 2 그룹(Ⅱ)내에서 N형 확산영역들을 교호적으로 접속시켜 준다. 따라서, 제 1 바이폴라 트랜지스터(30)는 기판(50)과 4쌍의 N형 확산영역(30-1~30-4)으로 구성되게 된다.

상기한 바와 마찬가지로, 제 2 바이폴라 트랜지스터(20)는 기판(50)과 4쌍의 N형 확산영역(20-1~20-4)으로 구성된다. 따라서, 바이폴라 트랜지스터(20, 30)의 구동성은 상당히 커지게 된다. 여기에서, 전술한 소정의 전압(Vbb ; 예컨대-2볼트)은 고농도로 도우프된 P형 영역(70)을 통하여 기판(50)에 공급된다.

제 5 도는 본 발명의 다른 실시예의 단면도를 나타낸 도면으로서, 이 실시예에 있어서는 N형 영역(60, 63, 66, 69)이 입력단자(10)에 접속되어 있고, N형 영역(61, 64, 67)에는 기준전압(Vss)이 공급된다. 더욱이, N형 확산영역(62, 65, 68)에는 전원전압(Vdd)이 공급된다. 또한, 이 실시예에서는 3쌍의 N형 영역(40-1~40-3)은 기판(50)과 더불어 제 3 바이폴라 트랜지스터(40)를 구성한다. 따라서, 제 3 바이폴라 트랜지스터(40)의 구동성은 제 4 도에 도시된 실시예의 경우보다 더 향상될 수 있게 된다.

본 실시예에서는, N형 영역(60~69)이 각각 소정의 거리를 두고 한방향으로 형성되어 있기 때문에, 각각 2개의 P-N접합을 포함하는 3개의 보호경로는 상술한 바와 같이 기준전압단자(Vss), 전원전압단자(Vdd) 및 입력단자(10)를 선택된 확산영역에 접속시킴으로써, 용이하게 형성할 수 있게 된다.

제 6 도는 본 발명에 따른 보호회로가 설치되는 반도체칩(80)의 개략적인 평면도로서, 도면중 참조부호 81은 입력단자나 출력단자로 사용되는 본딩패드이고, 82는 내부회로가 형성되는 소자영역이다. 또한, 83으로 표시된 영역은 "데드 스페이스(Dead Space)"라고 불리우는 영역이다. 본 발명에 따른 보호회로는, 예컨대 이러한 데드 스페이스(83)와 본딩패드(81)사이에 형성될 수가 있다. 따라서, 소자영역(82)은 이러한 보호회로의 형성으로 인하여 줄어들지 않게 된다. 바꿔 말하면, 소자영역을 축소시키지는 않는 보호회로로 인하여 반도체장치의 신뢰성을 종래보다 효과적으로 향상시킬 수 있게 된다.

상술한 실시예에 있어서는, P형 기판을 사용하고 있지만, 이와 달리 N형 기판을 사용할 수도 있다. 이러한 경우에는 보호경로가 NPN형 트랜지스터 대신 PNP형 트랜지스터로 구성되게 된다.

더우기, 상술한 실시예에서는 10개의 확산영역(60~69)이 기판내에 보호회로용으로 형성되어 있지만, 그 확산영역의 수는 필요에 따라 변경할 수가 있다. 예컨대, 4개의 확산영역으로 최소한 3개의 단자간에 3개의 보호경로를 형성할 수도 있다. 본 발명은 상기한 특정 실시예에만 한정되지 않고 그 취지를 벗어나지 않는 범위에서 여러가지로 변형,실시할 수 있는 바, 첨부된 청구의 범위는 그러한 변형가능성까지를 포함하고 있다.

한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.

Claims (4)

1. 기준전압(Vss)이 공급되는 제 1 단자와 전원전압(Vdd)이 공급되는 제 2 단자 및 내부회로에 접속된 입력단자(10)를 갖춘 반도체장치용 보호회로에 있어서, 각각 역바이어스상태로 직렬접속된 제1P-N접합(31)과 제2P-N접합(32)을 포함하고서 상기 입력단자(10)와 제 1 단자간에 접속된 제 1 보호경로(30)와, 각각 역바이어스상태로 직렬접속된 제3P-N접합(21)과 제4P-N접합(22)을 포함하고서 상기 입력단자(10)와 제 2 단자간에 접속된 제 2 보호경로(20) 및, 각각 역바이어스상태로 직렬접속된 제5P-N접합(41)과 제6P-N접합(42)을 포함하고서 상기 제 1 단자와 제 2 단자간에 접속된 제 3 보호경로(40)를 더 구비하여 구성되고, 상기 각각 2개의 P-N접합의 직렬접속부에 반도체장치의 통상동작기간중에 보호경로의 각 P-N접합을 역바이어스시키는 소정의 전압(Vbb)이 공급되는 것을 특징으로 하는 반도체장치용 보호회로.
2. 내부회로가 형성되며 소정의 전압(Vbb)이 공급되는 제 1 도전형의 반도체기판(50)과, 상기 내부회로에 접속된 입력단자(10), 상기 반도체기판(10)내에서 소정의 간격을 두고 소정의 방향으로 형성된 최소한 4개 이상의 제 2 도전형 확산영역(60~69), 제 1 전원전압(Vss)을 상기 확산영역중 선택된 제 1 확산영역(60, 62, 64)에 공급하는 제 1 배선수단(200), 제 2 전원전압(Vdd)을 상기 확산영역중 선택된 제 2 확산영역(65, 67, 69)에 공급하는 제 2 배선수단(300) 및, 상기 입력단자(10)를 나머지의 확산영역(61, 63, 66, 68)에 접속시키기 위한 제 3 배선수단(100)을 구비하여 구성되고, 역바이어스상태로 직렬접속된 제1P-N접합(21, 31, 41)과 제2P-N접합(22, 32, 42)을 각각 포함하는 다수의 보호경로가 상기 입력단자(10)와 제 1 단자간, 제 2 단자와 입력단자(10)간, 제 1 단자와 제 2 단자간에 각각 형성되어 있는 것을 특징으로 하는 반도체장치.
3. 제 2 항에 있어서, 상기 확산영역들이 2개의 그룹(Ⅰ, Ⅱ)으로 분할되고, 상기 제 1 그룹(Ⅰ)내에서는 상기 제 1 배선수단(200)이 상기 제 3 배수단(100)과 교호적으로 상기 확산영역들을 접속시키며, 상기 제 2 그룹(Ⅱ)내에서는 상기 제 2 배선수단(300)이 상기 제 3 배선수단(100)과 교호적으로 상기 확산영역들을 접속시키도록 되어 있는 것을 특징으로 하는 반도체장치.
4. 제 2 항에 있어서, 반도체기판이 소자영역(82)과 데드 스페이스(83)를 포함하고 있고, 상기 확산영역들이 상기 데드 스페이스(83)내에 형성되어 있는 것을 특징으로 하는 반도체장치.

Images