[go: up one dir, main page]

KR940005293B1 - 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 - Google Patents

게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 Download PDF

Info

Publication number
KR940005293B1
KR940005293B1 KR1019910008363A KR910008363A KR940005293B1 KR 940005293 B1 KR940005293 B1 KR 940005293B1 KR 1019910008363 A KR1019910008363 A KR 1019910008363A KR 910008363 A KR910008363 A KR 910008363A KR 940005293 B1 KR940005293 B1 KR 940005293B1
Authority
KR
South Korea
Prior art keywords
conductive layer
layer
gate insulating
insulating film
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
KR1019910008363A
Other languages
English (en)
Other versions
KR920022372A (ko
Inventor
최영석
유광동
원태영
Original Assignee
삼성전자 주식회사
김광호
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사, 김광호 filed Critical 삼성전자 주식회사
Priority to KR1019910008363A priority Critical patent/KR940005293B1/ko
Priority to US07/726,189 priority patent/US5256586A/en
Priority to FR9109790A priority patent/FR2676864B1/fr
Priority to JP3216481A priority patent/JP2662325B2/ja
Priority to GB9117932A priority patent/GB2256088B/en
Priority to DE4127967A priority patent/DE4127967C2/de
Publication of KR920022372A publication Critical patent/KR920022372A/ko
Priority to US08/119,671 priority patent/US5621236A/en
Application granted granted Critical
Publication of KR940005293B1 publication Critical patent/KR940005293B1/ko
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
    • H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having significant overlap between the lightly-doped extensions and the gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/671—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor having lateral variation in doping or structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
제1도는 종래 기술에 따른 게이트와 드레인이 중첩된 모오스 트랜지스터의 단면 구조도.
제2도는 본 발명에 따른 게이트와 드레인이 중첩된 모오스 트랜지스터의 단면 구조도.
제3도는 제2도에 도시한 모오스 트랜지스터의 제조공정도.
본 발명은 반도체 소자에 관한 것으로 특히 게이트와 드레인이 중첩된 모오스 트랜지스터(gate-to-drain overlapped MOS Transistor)의 제조방법 및 그 구조에 관한 것이다.
서브미크론(Submicron)급의 모오스 소자에서 핫캐리어 특성 및 동작특성을 개선하기 위하여, 저농도의 확산영역과 게이트가 완전히 중첩되는 ITLDD(Invers-TLightly Doped Drain) 구조와 GOLD(Gate Overlapped drain) 구조가 제안되었다. 상기한 ITLDD 구조 및 GOLD 구조는 1989년도 IEDM(International Electron Devices Meeting 페이지 769∼772), 1986년도 IEDM(페이지 742∼745)지 및 1987년도 IEDM(페이지 38∼41), 1989년도 IEDM(페이지 617∼620)지 등에 개시되어 있다.
제1도는 종래의 단면 구조도로서 ITLDD 구조의 모오스 트랜지스터를 도시하고 있다. 상기 도면에서 제1도전형의 반도체 기판(1)내에 형성된 채널영역에 의해 소정거리 이격되는 제2도전형의 확산영역(6)과, 상기 기판(1) 상면의 절연막(7)을 중간층으로 하여 상기 채널영역 및 그에 인접한 확산영역 상부에 형성된 역T형의 게이트(9)와, 상기 게이트(9)의 측면에 형성된 절연막 스페이서(11)를 도시하였다. 상기 확산영역(6)은 저농도영역(3)과 고농도영역(5)으로 이루어져 있다. 한편 상기 게이트(9)는 상기 저농도영역(3)과 중첩된다. 상기와 같은 구조에 의해 전류특성이 향상되고 절연막과 실리콘 기판 계면에서의 전기장의 세기가 감소되는 효과를 얻을 수 있었다.
그러나 게이트와 드레인이 중첩됨에 의해 게이트-드레인 캐패시턴스(Cgdo)가 증대되어 전송지연 시간이 길어지는 문제점이 있었다.
따라서 본 발명의 목적은 게이트와 드레인이 중첩된 모오스 트랜지스터에 있어서 게이트-드레인 캐패시턴스를 감소시킬 수 있는 모오스 트랜지스터의 구조 및 그 제조방법의 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명은, 제1도전형의 반도체 기판내에서 채널영역에 의해 서로 분리되는 제2도전형의 확산영역들 상부에 걸쳐 형성되는 게이트전극이, 제1게이트절연막을 상기 채널영역과의 중간층으로 하는 제1도전층과, 상기 제1도전층의 측벽상부에 접속되고 측벽하부와는 제2게이트 절연막으로 이격되며 상기 제1게이트절연막과 제2게이트절연막의 적층구조를 상기 제1확산영역과의 중간층으로 하는 제2도전층으로 구성되도록 하여, 게이트와 드레인이 중첩되는 영역에 위치하는 게이트절연막의 두께가 증가된 모오스 트랜지스터임을 특징으로 한다.
이하 본 발명의 전반적인 이해를 돕기 위하여, 첨부된 제2도 내지 제3도를 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.
제2도는 본 발명에 따라 제조된 게이트와 드레인이 중첩된 모오스 트랜지스터의 단면 구조도이다. 제2도를 참조하면, 제1도전형의 반도체 기판(15)내에 형성된 채널영역에 의해 소정거리 이격되는 제2도전형의 확산영역(41)과, 상기 채널영역 상면에 제1두께의 제1게이트절연막(17)을 중간층으로 하는 제1패턴의 제1도전층(23)이 형성되어 있다. 상기 제1도전층(23)은 다결정 실리콘으로 된 하부도전층(19)과 내화성 금속의 실리사이드로 된 상부도전층(21)으로 이루어져 있다. 상부도전층(21)의 측벽에는, 하부도전층(19) 측벽과 제2두께의 제2게이트절연막(27b)에 의해 이격되고 상기 기판(15)과는 제1 및 제2게이트절연막의 합인 제3두께 만큼 이격되는 제2패턴의 제2도전층(33)이 접속되어 있다. 제2도전층(33)은 제1도전층(23)의 단차에 따른 곡면구조를 가지고 있다. 상기 제1도전층(23) 및 제2도전층(33)은 서로 접속되어 있기 때문에 하나의 단일 게이트(35)로 동작한다. 상기 게이트(35)중 제1도전층의 측면은 절연막 스페이서(37)에 의해 완만한 구조를 갖도록 평탄화되어 있다. 상기 확산영역(41)은 저농도영역(25)과 고농도영역(39)으로 이루어진 LDD(Lightly Doped Drain)구조를 갖고 있다.
상기 도면에서 알 수 있는 바와 같이 게이트와 드레인이 중첩된 영역상의 절연막(43)의 제1게이트절연막(17) 및 제2게이트절연막(27b)이 적층되어 있기 때문에 채널영역 상면에 형성된 제1게이트절연막(17)의 두께보다 더 두껍게 형성되어 있다. 상기와 같은 구조를 GOTO(Gate Overlapped on Twin Oxide)LDD 구조라 명명한다.
제3a-e도는 본 발명에 따른 GOTO LDD 구조의 제조공정도이다. 먼저 제3a도를 참조하면, P형의 반도체 기판(15) 상면에 150∼200Å 정도의 제1게이트절연막(17)을 중간층으로 하는 제1패턴의 도전층(23)을 형성한다. 상기 도전층(23)은 전기적 특성의 향상을 위하여 2500Å 정도의 제1다결정 실리콘층(19)과 1500Å 정도의 텅스텐 실리사이드층(21)을 적층시켜 형성한다. 그 다음 상기 기판(15) 상부로부터 n형의 불순물을 이온 주입하여 저농도의 제1확산영역(25)을 형성한다. 이때 상기 제1패턴의 도전층(23)이 마스크 역할을 하게 되며, 채널영역의 좌우에 위치하는 제1확산영역 각각은 소오스영역 및 드레인영역을 동작하게 된다.
다음 제3b도를 참조하면, 상기 기판(15) 표면에 열산화법으로 50Å 정도의 얇은 산화막(27a)을 형성한 뒤 그 상면에 포토레지스트(28)을 도포한다.
다음 제3c도를 참조하면, 에치 백(etch back) 공정으로 상기 포토레지스트(28)를 소정 두께 식각하여 상기 제1도전층(23)의 상면 및 측벽상부에 적층되어 있는 산화막(27a)을 노출시킨다. 이때 바람직하기로는 식각된 포토레지스트(28)의 상면이 상부도전층(21)의 밑면과 일치하도록 한다.
그 다음 제3d도를 참조하면, 상기 노출된 산화막(27a)을 습식 또는 건식 식각으로 제거한 다음, 상기 기판(15) 상면에 잔류된 포토레지스트(28)을 제거하여 제2게이트절연막(27b)을 형성한다. 상기한 공정에 의해 상기 제1확산영역(25) 상부에는 제1게이트절연막(17)과 그 상면에 추가로 형성된 제2게이트절연막(27b)을 합한 200Å∼250Å 정도의 두께를 갖는 절연막이 형성된다.
상기 제3c도 및 제3d도에서 도시한 바와 같이, 본 실시예에서는 포토레지스트(28)와 산화막(27a)을 순차적으로 식각하였으나 본 발명의 다른 실시예에서는 상기 포토레지스트(28)와 산화막(27a)을 동시에 식각할 수도 있다. 즉, 사불화탄소(CF4) 또는 산소(O2)를 사용하여 포토레지스트(28)의 식각률보다 산화막(27a)의 식각률이 더 빠른 공정조건하에서 에치백 공정을 실시하여 상기 제1도전층(23)의 상부도전층(21)에 접하여 형성된 산화막(27a)을 제거할 수도 있다.
또한 본 실시예에서는 하부도전층인 제1다결정 실리콘층(19)의 측벽에 형성된 산화막(27a)만을 잔류시켰으나, 제1도전층(23) 측벽에 잔류되는 산화막의 높이를 더 높거나 낮게 조절하는 것도 가능한 실시예이다.
그 다음 제3e도를 참조하면, 상기 기판(15) 상면에 500Å∼2000Å의 제2다결정 실리콘층(29)과 1000Å∼2000Å의 저온산화막(31)을 순차적으로 형성한다.
그 다음, 제3f도에 도시한 바와 같이, 상기 텅스텐 실리사이드층(21)의 표면이 노출될 때까지 반응성 이온식각(Reactive Ion Etching : RIE)으로 상기 저온산화막 및 제2다결정 실리콘층(29)을 식각하여, 제2다결정 실리콘층(29)의 측면에 절연막 스페이서(37)을 형성함과 동시에 제2게이트절연막(27b)에 의해 상기 제1도전층(23)의 하부도전층(19)과 이격되고 제2게이트절연막(27b) 및 제1게이트절연막(17)의 적층막(43)을 상기 제1확산영역(25)과의 중간층으로 하는 제2도전층(33)을 형성한다. 상기 제1도전층(23)과 제2도전층(33)은 서로 접속되어 있으므로 단일 게이트전극(35)으로 동작하게 된다. 그후 상기 제1 및 제2도전층으로 이루어지는 게이트전극(35)을 마스크로 하여 상기 기판(15) 상부로부터 n형의 불순물을 이온 주입하여 고농도의 제2확산영역(39)을 형성한다. 상기 제1확산영역과 제2확산영역은 게이트전극(35)을 갖는 모오스 트랜지스터의 소오스-드레인영역으로 동작한다.
이때, 게이트와 드레인(또는 소오스)영역 사이의 캐패시턴스 C는
(ε ; 유전율, A ; 게이트와 드레인이 중첩되는 면적, d ; 게이트와 드레인이 중첩된 영역의 절연막 두께)
로 나타낼 수 있다. 상기 식에서 알 수 있는 바와 같이 캐패시턴스 C는 면적 A에 비례하고 두께 d에 반비례한다. 제1도에 도시한 종래 기술에서 게이트와 드레인이 중첩된 영역의 절연막 두께를 d1이라 하고, 제2도 내지 제3도에 도시한 본 발명에서 게이트와 드레인이 중첩된 영역의 절연막 두께를 d2라 할 때, 같은 면적 A에서 d1 보다 d2가 훨씬 크므로, 본 발명에 따른 모오스 트랜지스터가 훨씬 감소된 캐패시턴스를 가지게 됨은 당분야의 통상지식인에게 자명할 것이다.
따라서, 상술한 바와 같이, 본 발명에 따른 게이트와 드레인이 중첩된 모오스 트랜지스터는 게이트와 드레인의 중첩에 의한 게이트-드레인 캐패시턴스가 감소되는 효과가 있다. 그에 따라 모오스 트랜지스터의 전송지연 시간을 최소화 할 수 있어 소자의 동작 특성이 증대되는 효과가 있다.
또한 본 발명에 따르게 되면, 별도 마스크의 추가 없이 포토레지스트의 도포 및 에치백에 의해 제2게이트절연막(27b)을 형성함으로써 제조공정이 더 간단하고 용이하다는 잇점도 갖는다.

Claims (12)

  1. 게이트와 드레인이 중첩된 모오스 트랜지스터에 있어서, 제1도전형의 반도체 기판과 ; 제1 및 제2 농도의 확산영역들로 구성되고 각각의 제1농도를 가지는 확산영역이 기판내의 채널영역에 의해 서로 소정 거리 이격되는 제2도전형의 확산영역들과 ; 상기 채널영역 상면의 제1게이트절연막을 중간층으로 하는 제1도전층과, 상기 제1도전층의 측벽상부에 접속되면서 측벽하부와 제2게이트절연막으로 이격되고 상기 제1농도의 확산영역과는 제1 및 제2게이트절연막을 중간층으로 하는 제2도전층으로 이루어진 게이트전극을 구비함을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
  2. 제1항에 있어서, 상기 제2게이트절연막이 상기 제1게이트절연막보다 더 두꺼움을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
  3. 제1항에 있어서, 상기 제1도전층이 다결정 실리콘층으로 된 단일층임을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
  4. 제1항에 있어서, 상기 제2도전층이 다결정 실리콘층임을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
  5. 제1항에 있어서, 상기 제1 및 제2게이트절연막이 산화막임을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
  6. 제1도전형의 반도체 기판상에 게이트와 드레인이 중첩된 모오스 트랜지스터를 제조하는 방법에 있어서, 상기 기판상의 채널영역에 의해 소정거리 이격되는 제2도전형의 제1확산영역을 형성하고 상기 채널영역 상면에 제1게이트절연막을 중간층으로 하는 제1도전층을 형성하는 제1공정과, 상기 기판 상면에 제2게이트절연막을 형성한 후 그 상면에 포토레지스트를 도포하는 제2공정과, 에치백 공정을 실시하여 상기 제1도전층 상면 및 그 측벽 상부에 적층되어 있는 제1게이트절연막을 제거하는 제3공정과, 상기 기판 상면에 제2도전층막 및 절연막을 순차적으로 형성하여 상기 제1도전층의 측벽상부에서 상기 제1도전층과 제2도전층막이 서로 접속되도록 하는 제4공정과, 상기 제1도전층 상면이 노출될때까지 에치백 공정을 실시하여 상기 제2도전층막의 측면에 절연막 스페이서를 형성함과 동시에 제2게이트절연막에 의해 상기 제1도전층의 하부와 이격되고 제2 및 제1게이트절연막의 적층구조를 상기 제1확산영역과의 중간층으로 하는 제2도전층을 형성하는 제5공정과, 상기 제1도전층 및 제2도전층을 마스크로 이온 주입하여 제2도전형의 제2확산영역을 형성하는 제6공정이 이루어짐을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  7. 제6항에 있어서, 상기 제1 및 제2게이트절연막이 실리콘 산화막으로 형성됨을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  8. 제6항에 있어서, 상기 제3공정이, 상기 포토레지스트를 제1도전층 측벽의 상부까지 에치백하는 제1단계와, 상기 제1단계에 의해 노출된 제2게이트절연막을 제거하는 제2단계와, 잔류된 상기 포토레지스트를 제거하는 제3단계로 이루어짐을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  9. 제6항에 있어서, 상기 제3공정의 에치백 공정이 상기 포토레지스트의 식각률보다 상기 제2게이트 절연막의 식각률이 더 빠른 공정조건에서 실시됨을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  10. 제6항에 있어서, 상기 제4공정에서 형성된 제2도전층막이 다결정 실리콘층으로 형성됨을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  11. 제6항에 있어서, 상기 제1도전층이 다결정 실리콘층과 내화성 금속의 실리사이드층을 적층한 복합층으로 형성됨을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법.
  12. 제1항에 있어서, 상기 제1도전층이 다결정 실리콘으로 형성된 하부도전층 및 상기 하부도전층의 상부에 내화성 금속의 실리사이드로 형성된 상부도전층의 적층구조임을 특징으로 하는 게이트와 드레인이 중첩된 모오스 트랜지스터.
KR1019910008363A 1991-05-23 1991-05-23 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 Expired - Lifetime KR940005293B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019910008363A KR940005293B1 (ko) 1991-05-23 1991-05-23 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
US07/726,189 US5256586A (en) 1991-05-23 1991-07-05 Gate-to-drain overlapped MOS transistor fabrication process
FR9109790A FR2676864B1 (fr) 1991-05-23 1991-08-01 Procede de fabrication de transistor mos a recouvrement grille-drain et structure correspondante.
JP3216481A JP2662325B2 (ja) 1991-05-23 1991-08-02 電界効果型半導体素子の構造およびその製造方法
GB9117932A GB2256088B (en) 1991-05-23 1991-08-20 A gate-to-drain overlapped mos transistor fabrication process and structure thereof
DE4127967A DE4127967C2 (de) 1991-05-23 1991-08-23 MOS-Transistor mit Gate-Drain-Elektrodenüberlapp und Verfahren zu seiner Herstellung
US08/119,671 US5621236A (en) 1991-05-23 1993-09-03 Gate-to-drain overlapped MOS transistor fabrication process and structure thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019910008363A KR940005293B1 (ko) 1991-05-23 1991-05-23 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조

Publications (2)

Publication Number Publication Date
KR920022372A KR920022372A (ko) 1992-12-19
KR940005293B1 true KR940005293B1 (ko) 1994-06-15

Family

ID=19314806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910008363A Expired - Lifetime KR940005293B1 (ko) 1991-05-23 1991-05-23 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조

Country Status (6)

Country Link
US (2) US5256586A (ko)
JP (1) JP2662325B2 (ko)
KR (1) KR940005293B1 (ko)
DE (1) DE4127967C2 (ko)
FR (1) FR2676864B1 (ko)
GB (1) GB2256088B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW203148B (ko) * 1991-03-27 1993-04-01 American Telephone & Telegraph
US5401994A (en) * 1991-05-21 1995-03-28 Sharp Kabushiki Kaisha Semiconductor device with a non-uniformly doped channel
JP2739018B2 (ja) * 1992-10-21 1998-04-08 三菱電機株式会社 誘電体分離半導体装置及びその製造方法
JP3039200B2 (ja) * 1993-06-07 2000-05-08 日本電気株式会社 Ｍｏｓトランジスタおよびその製造方法
US5371396A (en) * 1993-07-02 1994-12-06 Thunderbird Technologies, Inc. Field effect transistor having polycrystalline silicon gate junction
US5451532A (en) * 1994-03-15 1995-09-19 National Semiconductor Corp. Process for making self-aligned polysilicon base contact in a bipolar junction transistor
US5397722A (en) * 1994-03-15 1995-03-14 National Semiconductor Corporation Process for making self-aligned source/drain polysilicon or polysilicide contacts in field effect transistors
JP3072754B2 (ja) * 1994-10-18 2000-08-07 シャープ株式会社 半導体装置の製造方法
US5543643A (en) * 1995-07-13 1996-08-06 Lsi Logic Corporation Combined JFET and MOS transistor device, circuit
US5714413A (en) * 1995-12-11 1998-02-03 Intel Corporation Method of making a transistor having a deposited dual-layer spacer structure
US5817561A (en) * 1996-09-30 1998-10-06 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5879999A (en) * 1996-09-30 1999-03-09 Motorola, Inc. Method of manufacturing an insulated gate semiconductor device having a spacer extension
JP3762002B2 (ja) * 1996-11-29 2006-03-29 株式会社東芝 薄膜トランジスタ、及び液晶表示装置
JP2002509649A (ja) 1997-07-11 2002-03-26 テレフオンアクチーボラゲツト エル エム エリクソン 高周波で使用されるｉｃ部品を製造するためのプロセス
TW387151B (en) * 1998-02-07 2000-04-11 United Microelectronics Corp Field effect transistor structure of integrated circuit and the manufacturing method thereof
TW363272B (en) * 1998-04-20 1999-07-01 United Microelectronics Corp Manufacturing method of capacitors used for memory cells of DRAM
US6236086B1 (en) * 1998-04-20 2001-05-22 Macronix International Co., Ltd. ESD protection with buried diffusion
US6200843B1 (en) 1998-09-24 2001-03-13 International Business Machines Corporation High-voltage, high performance FETs
US6124172A (en) * 1998-09-30 2000-09-26 Advanced Micro Devices, Inc. Method of making a semiconductor device having source/drain structures with self-aligned heavily-doped and lightly-doped regions
US6097070A (en) * 1999-02-16 2000-08-01 International Business Machines Corporation MOSFET structure and process for low gate induced drain leakage (GILD)
US6492695B2 (en) 1999-02-16 2002-12-10 Koninklijke Philips Electronics N.V. Semiconductor arrangement with transistor gate insulator
US6274446B1 (en) 1999-09-28 2001-08-14 International Business Machines Corporation Method for fabricating abrupt source/drain extensions with controllable gate electrode overlap
DE10056873B4 (de) * 2000-11-16 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Gateelektrode eines Feldeffekttransistors mit verringertem Gatewiderstand
US6888198B1 (en) * 2001-06-04 2005-05-03 Advanced Micro Devices, Inc. Straddled gate FDSOI device
US6533692B1 (en) * 2001-10-19 2003-03-18 New Venture Gear, Inc. Drivetrain with hybrid transfer case
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
US6909145B2 (en) * 2002-09-23 2005-06-21 International Business Machines Corporation Metal spacer gate for CMOS FET
US6841826B2 (en) * 2003-01-15 2005-01-11 International Business Machines Corporation Low-GIDL MOSFET structure and method for fabrication
US7968932B2 (en) 2005-12-26 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9608066B1 (en) * 2015-09-29 2017-03-28 International Business Machines Corporation High-K spacer for extension-free CMOS devices with high mobility channel materials
US10079290B2 (en) * 2016-12-30 2018-09-18 United Microelectronics Corp. Semiconductor device having asymmetric spacer structures

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3339128A (en) * 1964-07-31 1967-08-29 Rca Corp Insulated offset gate field effect transistor
GB1431199A (en) * 1972-05-13 1976-04-07 Sony Corp Variable impedance circuits
US3999210A (en) * 1972-08-28 1976-12-21 Sony Corporation FET having a linear impedance characteristic over a wide range of frequency
JPS4951879A (ko) * 1972-09-20 1974-05-20
CH560463A5 (ko) * 1972-09-26 1975-03-27 Siemens Ag
JPS5513426B2 (ko) * 1974-06-18 1980-04-09
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
JPS56130973A (en) * 1980-03-17 1981-10-14 Fujitsu Ltd Manufacture of semiconductor device
JPS56169369A (en) * 1980-05-30 1981-12-26 Sharp Corp High withstand voltage mos field effect semiconductor device
DE3318213A1 (de) * 1983-05-19 1984-11-22 Deutsche Itt Industries Gmbh, 7800 Freiburg Verfahren zum herstellen eines integrierten isolierschicht-feldeffekttransistors mit zur gateelektrode selbstausgerichteten kontakten
JPS6132576A (ja) * 1984-07-25 1986-02-15 Hitachi Ltd 半導体装置
JPS61231763A (ja) * 1985-04-08 1986-10-16 Toshiba Corp 半導体装置およびその製造方法
JPS6425475A (en) * 1987-07-21 1989-01-27 Matsushita Electric Industrial Co Ltd Mos type semiconductor device
JPS6425479A (en) * 1987-07-21 1989-01-27 Matsushita Electric Industrial Co Ltd Manufacture of mos type semiconductor device
US4868617A (en) * 1988-04-25 1989-09-19 Elite Semiconductor & Sytems International, Inc. Gate controllable lightly doped drain mosfet devices
US5146291A (en) * 1988-08-31 1992-09-08 Mitsubishi Denki Kabushiki Kaisha MIS device having lightly doped drain structure
JPH02207535A (ja) * 1989-02-08 1990-08-17 Hitachi Ltd 半導体装置
US5013675A (en) * 1989-05-23 1991-05-07 Advanced Micro Devices, Inc. Method of forming and removing polysilicon lightly doped drain spacers
US5024959A (en) * 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
JPH03120835A (ja) * 1989-10-04 1991-05-23 Nec Corp 絶縁ゲート電界効果トランジスタの製造方法
FR2654258A1 (fr) * 1989-11-03 1991-05-10 Philips Nv Procede pour fabriquer un dispositif a transistor mis ayant une electrode de grille en forme de "t" inverse.
JPH03220729A (ja) * 1990-01-25 1991-09-27 Nec Corp 電界効果型トランジスタの製造方法
JP2519608B2 (ja) * 1990-04-16 1996-07-31 三菱電機株式会社 半導体装置およびその製造方法
JPH0475349A (ja) * 1990-07-18 1992-03-10 Nec Corp 半導体装置の製造方法
US5214305A (en) * 1990-08-28 1993-05-25 United Microelectronics Corporation Polycide gate MOSFET for integrated circuits

Also Published As

Publication number Publication date
FR2676864B1 (fr) 1998-08-14
KR920022372A (ko) 1992-12-19
JP2662325B2 (ja) 1997-10-08
GB2256088B (en) 1995-10-18
US5256586A (en) 1993-10-26
JPH04346440A (ja) 1992-12-02
DE4127967A1 (de) 1992-11-26
GB9117932D0 (en) 1991-10-09
GB2256088A (en) 1992-11-25
FR2676864A1 (fr) 1992-11-27
US5621236A (en) 1997-04-15
DE4127967C2 (de) 1998-07-02

Similar Documents

Publication Publication Date Title
KR940005293B1 (ko) 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조
EP0490535B1 (en) Transistor with inverse silicide T-gate structure
KR970004842B1 (ko) 반도체 장치 및 그 제조 방법
KR100269336B1 (ko) 전도층이 포함된 게이트 스페이서를 갖는 반도체 소자 및 그 제조방법
KR0140719B1 (ko) 모스 전계효과 트랜지스터의 제조방법
US5654215A (en) Method for fabrication of a non-symmetrical transistor
US5824588A (en) Double spacer salicide MOS process and device
KR0180310B1 (ko) 상보형 모스 트랜지스터 및 그 제조방법
JPH0697190A (ja) Ｍｏｓトランジスタの製造方法
JPH05251694A (ja) Ｍｏｓ型半導体装置及びその製造方法
JP2519284B2 (ja) 埋め込みゲ―ト型ｍｏｓｆｅｔの製造方法
KR0170515B1 (ko) Gold구조를 갖는 반도체장치 및 그의 제조방법
JPH0666327B2 (ja) Ｍｏｓ型半導体装置およびその製造方法
JPS6344769A (ja) 電界効果型トランジスタ及びその製造方法
KR950001152B1 (ko) 반도체장치 및 그 제조방법
JP3394562B2 (ja) Ｍｏｓｆｅｔ製造方法
KR960013947B1 (ko) 저농도 드레인(ldd) 영역을 갖는 모스(mos) 트랜지스터 제조방법
KR950000149B1 (ko) 반도체 장치 및 그의 제조방법
KR0157872B1 (ko) 모스형 전계효과 트랜지스터 및 그 제조방법
JPH0595113A (ja) 半導体装置およびその製造方法
KR930006853B1 (ko) 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법
KR0135670B1 (ko) 반도체 소자의 제조방법
KR930009479B1 (ko) 절연게이트형 전계효과 트랜지스터 제조방법
KR960002101B1 (ko) 반도체장치 및 그 제조방법
KR100214077B1 (ko) 모스트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19910523

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19910523

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19940125

Patent event code: PE09021S01D

G160 Decision to publish patent application
PG1605 Publication of application before grant of patent

Comment text: Decision on Publication of Application

Patent event code: PG16051S01I

Patent event date: 19940524

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19940915

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19940927

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19940927

End annual number: 3

Start annual number: 1

PR1001 Payment of annual fee

Payment date: 19970529

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 19980601

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 19990430

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20000515

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20010521

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20020516

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20030516

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20040507

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20050506

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20060601

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20070528

Start annual number: 14

End annual number: 14

PR1001 Payment of annual fee

Payment date: 20080602

Start annual number: 15

End annual number: 15

PR1001 Payment of annual fee

Payment date: 20090529

Start annual number: 16

End annual number: 16

FPAY Annual fee payment

Payment date: 20100526

Year of fee payment: 17

PR1001 Payment of annual fee

Payment date: 20100526

Start annual number: 17

End annual number: 17

EXPY Expiration of term
PC1801 Expiration of term