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KR970705792A - 지연 트랜잭션을 실행하기 위한 장치 및 방법(method and apparatus for performing deferred transactions) - Google Patents

지연 트랜잭션을 실행하기 위한 장치 및 방법(method and apparatus for performing deferred transactions) Download PDF

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KR970705792A
KR970705792A KR1019970701525A KR19970701525A KR970705792A KR 970705792 A KR970705792 A KR 970705792A KR 1019970701525 A KR1019970701525 A KR 1019970701525A KR 19970701525 A KR19970701525 A KR 19970701525A KR 970705792 A KR970705792 A KR 970705792A
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Abstract

본 발명은 컴퓨터시스템의 버스상에서 버스트랜잭션을 수행하는 방법 및 장치에 관련된다. 본 발명은 파이프라인방식 버스시스템내에서 비순서적 응답을 허용하는 방법 및 장치를 포함한다. 비순서적 응답은 컴퓨터시스템에서 전용의 토큰버스를 이용하지 않는 요구에이전트와 응답에이전트 사이의 토큰의 송신(302)을 포함한다.

Description

지연 트랜잭션을 실행하기 위한 장치 및 방법(METHOD AND APPARATUS FOR PERFORMING DEFERRED TRANSACTIONS)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 컴퓨터시스템의 일 실시예를 도시한 블럭도, 제2도는 본 발명의 바람직한 실시예에서 버스트랜잭션을 도시한 타이밍도, 제3도는 본 발명에 따르는 버스사이클을 도시한 흐름도.

Claims (34)

  1. 복수의 버스트랜잭션을 파이프라인방식으로 수행할 수 있도록 하는 어드레스 버스와 데이타버스를 가진 임의의 컴퓨터시스템내에서 버스동작을 수행하는 방법에 있어서, 제1에이전트에 의해 수행되고, 어드레스를 상기 어드레스버스상으로 구동시키는 단계를 포함하고, 버스동작의 일 부분으로서의 버스요구를 개시하는 단계; 상기 제1에이전트에 의해 수행되고, 상기 어드레스 후에 제1토큰을 상기 어드레스버스상으로 구동시키는 단계; 제2에이전트가 상기 어드레스에 응답하여 지연된 답신을 제공한다는 것을 지시하는 제1응답을 상기 제1에이전트에게 제공하는 단계; 상기 제2에이전트에 의해 수신되는 상기 제1토큰을 상기 어드레스버스로부터 수신하는 단계; 상기 제2에이전트에 의해 구동되는 상기 제2토큰을 상기 어드레스버스상으로 구동시키는 단계; 상기 제2에이전트에 의해 송신되는 지연된 답신을 상기 제1에이전트에게 송신하는 단계; 상기 제1에이전트에 의해 수신되는 상기 제2토큰을 상기 어드레스로부터 수신하는 단계로서, 상기 제1에이전트가 상기 어드레스에 대응하여 상기 제2토큰을 식별하는 단계; 및 상기 버스동작을 완료하기 위하여 상기 제1에이전트에 의해 상기 지연된 답신을 수신하는 단계로 구성되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제2토큰은 상기 제1토큰과 동일하고, 그래서 상기 제1토큰과 상기 제2토큰이 동일한지의 여부를 판정하기 위하여 상기 제1토큰과 제2토큰을 비교함으로써, 상기 제1에이전트가 상기 어드레스에 대응하여 상기 제2토큰을 식별하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1토큰을 구동시키는 단계는 상기 어드레스가 상기 어드레스버스상으로 구동된 후에, 상기 어드레스버스상으로 상기 제1토큰을 구동하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 상기 어드레스가 상기 어드레스버스상으로 구동된 직후의 클럭에서, 상기 제1토큰이 상기 어드레스버스상으로 구동되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 제2토큰을 구동시키는 단게는 상기 어드레스버스가 토큰정보를 포함하고 있다는 것을 지시하는 적어도 하나의 신호를 표명하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 지연된 답신을 송신하는 단계는 상기 제1에이전트에게 적어도 하나의 완료신호를 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 지연된 답신을 송신하는 단계는 상기 데이타버스상으로 데이타를 구동시키는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 지연된 답신을 수신하는 단계는 상기 버스요구에 상기 지연된 답신을 대응시키기 위하여 상기 제1토큰을 상기 제2토큰과 매칭시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 복수의 버스트랜잭션을 파이프라인방식으로 수행할 수 있도록 하는 어드레스버스와 데이타버스를 가진 임의의 컴퓨트시스템내에서 버스동작을 수행하는 방법에 있어서, 제1에이전트에 의해 수행되고, 어드레스를 상기 어드레스 후에 제1토큰을 상기 어드레스버스상으로 구동시키는 단계; 상기 어드레스가 지연된 답신을 수신할 것임을 지시하는 응답을 상기 제1에이전트에 제공하는 단계; 상기 제2에이전트에 의해 수신되는 상기 제2토큰을 상기 어드레스버스로부터 수신하는 단계; 상기 제2에이전트에 의해 구동되는 상기 제2토큰을 상기 어드레스버스상으로 구동시키는 단계; 상기 제2에이전트에 의해 송신되고 상기 어드레스에 대응하는 지연된 답신을 송신하는 단계; 상기 제1에이전트에 의해 수신되는 상기 제2토큰을 상기 어드레스버스로부터 수신하는 단계; 상기 제2토큰을 상기 제1토큰과 비교하는 단계; 및 상기 제2토큰과 상기 제1토큰이 매칭하면 지연된 답신을 수신하는 단계로서, 상기 버스동작을 완료시키는 단계로 구성되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제2토큰을 구동시키는 단계는 상기 어드레스버스가 토큰정보를 포함하고 있다는 것을 지시하는 적어도 하나의 신호를 표명하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 지연된 답신을 송신하는 단계는 상기 제1에이전트에게 적어도 하나의 완료신호를 송신하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 지연된 답신을 송신하는 단계는 상기 데이타버스상에 데이타를 구동하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제9항에 있어서, 상기 지연된 답신을 수신하는 단계는 상기 버스요구에 상기 지연된 답신을 대응시키기 위하여 상기 제1토큰을 상기 제2토큰과 매칭시키는 단계를 포함하는 것을 특징으로하는 방법.
  14. 어드레스정보를 통신하는 버스수단; 제1버스트랜잭션을 시작하기 위하여 버스요구를 발생시킬 수 있고, 상기 제1버스상의 제1토큰에게 각각의 요구를 제공하고, 상기버스에 결합된 적어도 하나의 요구에이전트; 및 상기 적어도 하나의 요구에이전트로부터의 요구에 응답할 수 있고, 상기 버스에 결합된 적어도 하나의 응답에이전트로 구성되고, 상기 적어도 하나의 응답 에이전트는, 상기 요구를 완료할 준비가 되지 않은 경우에, 상기 요구를 만족시키기 위하여 지연된 답신이 상기 적어도 하나의 응답에이전트에 의해서 만들어질 것임을 지시하는 응답을 제공하고, 그럼으로써 상기 제1버스트랜잭션은 완료하고, 그리고 상기 적어도 하나의 응답에이전트는 상기 버스수단으로부터 상기 제1토큰을 수신하고; 상기 적어도 하나의 응답에이전트는, 준비가 된 경우에, 상기 어드레스버스상으로 제2토큰을 구동하고, 제2버스트랜잭션으로 지연된 답신을 구동하고, 상기 적어도 하나의 요구에이전트는 상기 어드레스버스로부터 상기 제2토큰을 수신하고, 상기 요구에 대응하여 상기 제2토큰을 식별하고, 그럼으로써 상기 지연된 답신을 수신하고, 상기 제2트랜잭션 및 상기 버스동작을 완료하는 것을 특징으로 하는 컴퓨터시스템.
  15. 제14항에 있어서, 상기 버스수단은 어드레스버스를 포함하는 것을 특징으로하는 컴퓨터시템.
  16. 제14항에 있어서, 복수의 요구유니트중의 하나로부터의 요구에 대응하는 데이타가 가용하지 않기 때문에, 상기 적어도 하나의 응답에이전트는 응답준비가 되어 있지 않은 것을 특징으로 하는 컴퓨터시스템.
  17. 복수의 버스트랜잭션을 파이프라인 방식으로 수행할 수 있도록 하는 어드레스버스와 데이타버스를 가진 임의의 컴퓨터시스템내에서 버스트랜잭션을 수행하는 방법에 있어서, 제1에이전트에 의해 수행되고, 제1버스트랜잭션을 개시하기 위하여 요구의 일부로서 상기 어드레스버스상에서 어드레스와 제1토큰을 구동시키는 단계; 제2에이전트에 의해 수행되고, 상기 제1토큰을 래해칭하는 단계를 포함하고, 상기 요구에 응답하여 지연응답을 송신하는 단계; 상기 제1버스트랜잭션을 완료하기 위하여 상기 제1에이전트에 의해 수신되는 상기 지연응답을 수신하는 단계; 상기 어드레스버스상으로 제2토큰을 송신하는 단계를 포함하고, 제2버스트랜잭션의 일부분으로서 상기 제2에이전트에 의해 송신된 지연된 답신을 송신하는 단계; 및 상기 제2버스트랜잭션을 완료하기 위하여 상기 지연된 답신을 수신하는 상기 제1에이전트를 포함하고, 상기 요구에 대응하는 상기 지연된 답신을 식별하는 단계로서, 그럼으로써 상기 요구가 2개의 버스트랜잭션에 완료되는 단계로 구성되는 것을 특징으로 하는 방법.
  18. 제17항에 있어서, 상기 식별하는 단계는 상기 제1토큰과 상기 제2토큰을 비교하는 단계와 만약 상기 제1토큰과 상기 제2토큰이 매칭하면 상기 지연된 답신을 수신하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제17항에 있어서, 상기 지연된 답신을 수신하는 경우에 그 기준으로서 이용하기 위하여 상기 어드레스와 상기 제1토큰을 버퍼링하는 단계를 더욱 포함하는 것을 특징으로 하는 방법.
  20. 복수의 버스트랜잭션을 파이프라인 방식으로 수행할 수 있도록 하는 어드레스버스와 데이타버스를 가진 임의의 컴퓨터시스템내에서 버스트랜잭션을 수행하는 방법에 있어서, 제1에이전트에 의해 수행되고, 어드레스를 상기 어드레스버스상으로 구동시키는 단계; 상기 제1에이전트에 의해 수행되고, 상기 어드레스에 후속하여 토큰을 상기 어드레스버스상으로 구동시키는 단계; 상기 어드레스버스로부터 상기 토큰을 수신하는 단계; 제2에이전트에 의해 수행되고, 상기 어드레스에 응답하여 지연응답을 구동시키는 단계; 제1버스트랜잭션을 완료하기 위하여 상기 제1에이전트에 의하여 수신된 상기 지연응답을 수신하는 단계; 지연된 답신을 제2버스트랜잭션의 일부분으로서 송신하는 단계; 상기 제2에이전트에 의해 상기 지연된 답신과 상기 토큰이 송신되고, 상기 토큰을 상기 어드레스버스상으로 재송신하는 단계; 상기 제1에이전트에 의해 수신된 상기 토큰을 상기 어드레스버스로부터 수신하는 단계; 및 제2버스트랜잭션을 완료하기 위하여 상기 지연응답을 수신하는 단계로 구성되는 것을 특징으로 하는 방법.
  21. 제14항에 있어서, 상기 제1토큰은 상기 어드레스를 포함하는 것을 특징으로 하는 방법.
  22. 어드레스버스; 데이타버스; 제어버스; 버스동작을 수행하기 위하여 상기 어드레스버스, 상기 데이타버스, 및 상기 제어버스에 결합된 제1버스에이전트로 구성되고, 상기 제1버스에이전트는 제1클럭사이클 동안에 상기 어드레스버스상으로 요구의 요구어드레스를 구동시키고, 제2클럭사이클 동안에 요구식별정보를 구동시켜서 제1버스트랜잭션을 개시함으로써 상기 상기 버스동작을 개시하고, 상기 요구를 만족시킬 즉시응답 또는 상기 요구에 대한 응답이 지연으로 된 것임을 지시하는 상기 제어버스상의 지연응답의 지시를 수신하여 상기 제1버스트랜잭션을 종료하는 것을 특징으로 하는 컴퓨터시스템.
  23. 제22항에 있어서, 상기 제1버스에이전트에게 상기 즉시응답을 제공하는 제2버스에이전트를 더욱 포함하는 것을 특징으로 하는 컴퓨터시스템.
  24. 제22항에 있어서, 상기 제1버스에이전트에게 상기 지연응답을 제공하는 제2버스에이전트를 더욱 포함하는 것을 특징으로 하는 컴퓨터시스템.
  25. 제22항에 있어서, 상기 제1클럭사이클과 상기 제2클럭사이클을 연속되는 클럭사이클인 것을 특징으로 하는 컴퓨터시스템.
  26. 제24항에 있어서, 상기 제2버스에이전트는 상기 요구식별정보를 상기어드레스버스상으로 구동시키고 지연답신을 구동시킴으로써 제2버스트랜잭션을 개시하고, 상기 제2버스트랜잭션을 수행하는데에 더욱 이용되는 것을 특징으로 하는 컴퓨터시스템.
  27. 제26항에 있어서, 상기 제1버스에이전트는 상기 요구식별정보와 상기 지연된답신을 수신하고, 상기 버스동작을 완료하기 위하여 상기 제1버스트랜잭션의 요구와 상기 지연된 답신을 대응시키는 것을 특징으로 하는 컴퓨터시스템.
  28. 제27항에 있어서, 상기 제1버스에이전트는 상기 요구식별정보를 이용하여 상기 요구와 상기 지연된 답신을 대응시키는 것을 특징으로 하는 컴퓨터시스템.
  29. 제22항에 있어서, 상기 요구식별정보는 토큰을 포함하는 것을 특징으로 하는 컴퓨터시스템.
  30. 각각의 버스트랜잭션이 소정의 응답페이즈를 갖도록 그리고 상기 버스트랜잭션이 요구되었던 순서와 동일한 순서로 완료되도록 순서화되고 파이프라이닝된 버스로서 응답버스, 어드레스버스 및 데이타버스를 포함하는 버스에 각각 결합된 요구에이전트와 응답에이전트를 가진 컴퓨터시스템에서 버스트랜잭션을 수행하기 위한 방법에 있어서, 제1트랜잭션이 제1클럭사이클내에 어드레스버스상으로 어드레스를 발송하고, 제2트랜잭션의 제2클럭사이클내에 어드레스버스상으로 토큰을 발송함으로써 상기 요구에이전트가 제1버스트랜잭션을 요구하는 단계; 만약 상기 응답에이전트가 제1버스트랜잭션을 수행할 준비가 되어 있다면, 상기 응답에이전트가 제1버스트랜잭션의 응답페이즈에서 상기 응답버스상으로 순서적 완료응답을 구동시키는 단계; 및 만약 상기 응답에이전트가 제1버스트랜잭션을 수행할 준비가 되어 있지 않다면, 상기 응답에이전트가 제1버스트랙잭션의 응답페이즈에서 상기 응답버스상으로 지연응답을 구동시키고, 상기 응답에이전트가 응답할 준비가 되는 경우에, 제2버스트랜잭션을 개시하고, 상기 제2버스트랜잭션의 응답페이즈에서 지연된 답신을 상기 어드레스버스상으로 구동시키고, 제2토큰을 상기어드레스버스상으로 구동시키고, 어떤 요구된 데이타를 상기 데이타버스상으로 구동시키는 단계로 구성되는 것을 특징으로 하는 방법.
  31. 버스; 및 상기 버스에 결합되고, 제1버스트랜잭션에서 요구를 상기 버스상으로 발송하는 요구에이전트로 구성되고, 상기 요구에이전트는 보류된 요구데이타를 기억하는 보류된 지연대기행렬; 및 상기 보류된 지연대기행렬내의 요구에 대응하여 제2버스트랜잭션에서 상기 버스상으로 후속하는 지연된 답신을 인식하는 제1논리회로로 구성되고, 상기 지연된 답신을 실질적으로 마치 지연되지 않은 것처럼 상기요구에 대한 응답으로서 처리하는 것을 특징으로 하는 컴퓨터시스템.
  32. 어드레스버스; 및 상기 어드레스버스에 결합되고 상기 어드레스버스의 클럭사이클에 개입하여 상기 어드레스버스상으로 토큰을 발송하는 수단을 포함하는 요구에이전트로 구성되는 것을 특징으로 하는 컴퓨터시스템.
  33. 제32항에 있어서, 상기 요구에이전트는 마치 지연되지 않은 것처럼 상기 어드레스상으로 지연된 답신에 응답하는 수단으로 구성되는 것을 특징으로 하는 컴퓨터시스템.
  34. 어드레스버스, 응답버스, 및 데이타버스를 포함하는 버스; 상기 버스에 결합되고, 각각의 어드레스 요구에 대하여 상기 어드레스버스상으로 토큰을 발송하고, 요구에 응답하여 지연응답을 처리하고, 지연된 답신을 수신할 때까지 요구를 보류상태로 유지하는 요구에이전트; 및 상기 버스에 결합되고, 제1트랜잭션의 소정의 시간동안에 트랜잭션을 완료할 수 없는 경우에 상기 지연응답을 발생시키고, 상기 트랜잭션을 순차적으로 완료할 수 있는 경우에 상기 토큰을 포함하는 상기 지연된 답신을 발생시키는 응답에이전트로 구성되는 것을 특징으로 하는 컴퓨터시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970701525A 1994-09-08 1995-09-08 지연 트랜잭션을 실행하기 위한 장치 및 방법 Expired - Lifetime KR100253753B1 (ko)

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PCT/US1995/011315 WO1996007970A1 (en) 1994-09-08 1995-09-08 Method and apparatus for performing deferred transactions

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BR (1) BR9508906C1 (ko)
DE (1) DE19580990C2 (ko)
WO (1) WO1996007970A1 (ko)

Families Citing this family (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5615343A (en) * 1993-06-30 1997-03-25 Intel Corporation Method and apparatus for performing deferred transactions
USRE38428E1 (en) 1995-05-02 2004-02-10 Apple Computer, Inc. Bus transaction reordering in a computer system having unordered slaves
US6108735A (en) * 1995-09-29 2000-08-22 Intel Corporation Method and apparatus for responding to unclaimed bus transactions
US5802055A (en) * 1996-04-22 1998-09-01 Apple Computer, Inc. Method and apparatus for dynamic buffer allocation in a bus bridge for pipelined reads
KR100280285B1 (ko) 1996-08-19 2001-02-01 윤종용 멀티미디어 신호에 적합한 멀티미디어 프로세서
US5923857A (en) * 1996-09-06 1999-07-13 Intel Corporation Method and apparatus for ordering writeback data transfers on a bus
US5878235A (en) * 1996-10-03 1999-03-02 Micron Electronics, Inc. Method and system for concurrent computer transaction processing
US6173349B1 (en) * 1996-10-18 2001-01-09 Samsung Electronics Co., Ltd. Shared bus system with transaction and destination ID
US6012118A (en) * 1996-12-30 2000-01-04 Intel Corporation Method and apparatus for performing bus operations in a computer system using deferred replies returned without using the address bus
US5930485A (en) * 1997-01-07 1999-07-27 Apple Computer, Inc. Deadlock avoidance in a computer system having unordered slaves
DE19712799A1 (de) * 1997-03-26 1998-10-01 Siemens Nixdorf Inf Syst Abhängigkeitssteuerung für überlappende Speicherzugriffe
US6128677A (en) * 1997-10-15 2000-10-03 Intel Corporation System and method for improved transfer of data between multiple processors and I/O bridges
US6260091B1 (en) * 1997-10-20 2001-07-10 Intel Corporation Method and apparatus for performing out-of-order bus operations in which an agent only arbitrates for use of a data bus to send data with a deferred reply
US6145038A (en) * 1997-10-31 2000-11-07 International Business Machines Corporation Method and system for early slave forwarding of strictly ordered bus operations
US6112270A (en) * 1997-10-31 2000-08-29 International Business Machines Corporation Method and system for high speed transferring of strictly ordered bus operations by reissuing bus operations in a multiprocessor system
US6157398A (en) * 1997-12-30 2000-12-05 Micron Technology, Inc. Method of implementing an accelerated graphics port for a multiple memory controller computer system
US7071946B2 (en) * 1997-12-30 2006-07-04 Micron Technology, Inc. Accelerated graphics port for a multiple memory controller computer system
US6032178A (en) * 1998-01-12 2000-02-29 Siemens Aktiengesellschaft Method and arrangement for data transmission between units on a bus system selectively transmitting data in one of a first and a second data transmission configurations
US6195722B1 (en) * 1998-01-26 2001-02-27 Intel Corporation Method and apparatus for deferring transactions on a host bus having a third party agent
US6223238B1 (en) 1998-03-31 2001-04-24 Micron Electronics, Inc. Method of peer-to-peer mastering over a computer bus
US6073198A (en) 1998-03-31 2000-06-06 Micron Electronics, Inc. System for peer-to-peer mastering over a computer bus
US6202101B1 (en) * 1998-09-30 2001-03-13 Compaq Computer Corporation System and method for concurrently requesting input/output and memory address space while maintaining order of data sent and returned therefrom
TW523672B (en) * 1999-04-23 2003-03-11 Via Tech Inc Bus system delayed transaction method and device applying the method
US6609171B1 (en) 1999-12-29 2003-08-19 Intel Corporation Quad pumped bus architecture and protocol
US6813767B1 (en) * 2000-06-30 2004-11-02 Intel Corporation Prioritizing transaction requests with a delayed transaction reservation buffer
US6450882B1 (en) * 2000-08-30 2002-09-17 Liberty Diversified Industries, Inc. Precipitation resistant ridge vent
US6993663B1 (en) * 2000-08-31 2006-01-31 Microsoft Corporation Input buffer overrun checking and prevention
US20020087766A1 (en) * 2000-12-29 2002-07-04 Akhilesh Kumar Method and apparatus to implement a locked-bus transaction
US6742160B2 (en) 2001-02-14 2004-05-25 Intel Corporation Checkerboard parity techniques for a multi-pumped bus
US6968409B1 (en) * 2001-08-29 2005-11-22 Lsi Logic Corporation Method and apparatus of establishing a dynamically adjustable loop of delayed read commands for completion in a queue buffer
US6961800B2 (en) * 2001-09-28 2005-11-01 Hewlett-Packard Development Company, L.P. Method for improving processor performance
US6807593B1 (en) * 2001-11-01 2004-10-19 Lsi Logic Corporation Enhanced bus architecture for posted read operation between masters and slaves
US6959372B1 (en) * 2002-02-19 2005-10-25 Cogent Chipware Inc. Processor cluster architecture and associated parallel processing methods
US7085866B1 (en) * 2002-02-19 2006-08-01 Hobson Richard F Hierarchical bus structure and memory access protocol for multiprocessor systems
US7085889B2 (en) * 2002-03-22 2006-08-01 Intel Corporation Use of a context identifier in a cache memory
TWI282513B (en) * 2002-06-12 2007-06-11 Mediatek Inc A pre-fetch device of instruction for an embedded system
US8185602B2 (en) 2002-11-05 2012-05-22 Newisys, Inc. Transaction processing using multiple protocol engines in systems having multiple multi-processor clusters
US7254658B2 (en) * 2004-06-08 2007-08-07 Arm Limited Write transaction interleaving
US7779188B2 (en) * 2005-03-22 2010-08-17 Intel Corporation System and method to reduce memory latency in microprocessor systems connected with a bus
US7373462B2 (en) * 2005-03-29 2008-05-13 International Business Machines Corporation Snoop filter for filtering snoop requests
US7386683B2 (en) * 2005-03-29 2008-06-10 International Business Machines Corporation Method and apparatus for filtering snoop requests in a point-to-point interconnect architecture
US20070067567A1 (en) * 2005-09-19 2007-03-22 Via Technologies, Inc. Merging entries in processor caches
US20080282034A1 (en) * 2005-09-19 2008-11-13 Via Technologies, Inc. Memory Subsystem having a Multipurpose Cache for a Stream Graphics Multiprocessor
WO2007096980A1 (ja) * 2006-02-24 2007-08-30 Fujitsu Limited 記録制御装置および記録制御方法
EP1990729A4 (en) * 2006-02-27 2010-08-25 Fujitsu Ltd PROCESSOR DEVICE AND INSTRUCTION PROCESSING METHOD
US8341635B2 (en) 2008-02-01 2012-12-25 International Business Machines Corporation Hardware wake-and-go mechanism with look-ahead polling
US8145849B2 (en) * 2008-02-01 2012-03-27 International Business Machines Corporation Wake-and-go mechanism with system bus response
US8316218B2 (en) * 2008-02-01 2012-11-20 International Business Machines Corporation Look-ahead wake-and-go engine with speculative execution
US8516484B2 (en) 2008-02-01 2013-08-20 International Business Machines Corporation Wake-and-go mechanism for a data processing system
US8312458B2 (en) 2008-02-01 2012-11-13 International Business Machines Corporation Central repository for wake-and-go mechanism
US8612977B2 (en) * 2008-02-01 2013-12-17 International Business Machines Corporation Wake-and-go mechanism with software save of thread state
US8640141B2 (en) 2008-02-01 2014-01-28 International Business Machines Corporation Wake-and-go mechanism with hardware private array
US8725992B2 (en) 2008-02-01 2014-05-13 International Business Machines Corporation Programming language exposing idiom calls to a programming idiom accelerator
US8732683B2 (en) 2008-02-01 2014-05-20 International Business Machines Corporation Compiler providing idiom to idiom accelerator
US8452947B2 (en) * 2008-02-01 2013-05-28 International Business Machines Corporation Hardware wake-and-go mechanism and content addressable memory with instruction pre-fetch look-ahead to detect programming idioms
US8250396B2 (en) * 2008-02-01 2012-08-21 International Business Machines Corporation Hardware wake-and-go mechanism for a data processing system
US8015379B2 (en) * 2008-02-01 2011-09-06 International Business Machines Corporation Wake-and-go mechanism with exclusive system bus response
US8171476B2 (en) 2008-02-01 2012-05-01 International Business Machines Corporation Wake-and-go mechanism with prioritization of threads
US8386822B2 (en) * 2008-02-01 2013-02-26 International Business Machines Corporation Wake-and-go mechanism with data monitoring
US8788795B2 (en) * 2008-02-01 2014-07-22 International Business Machines Corporation Programming idiom accelerator to examine pre-fetched instruction streams for multiple processors
US8880853B2 (en) 2008-02-01 2014-11-04 International Business Machines Corporation CAM-based wake-and-go snooping engine for waking a thread put to sleep for spinning on a target address lock
US8127080B2 (en) 2008-02-01 2012-02-28 International Business Machines Corporation Wake-and-go mechanism with system address bus transaction master
US8225120B2 (en) 2008-02-01 2012-07-17 International Business Machines Corporation Wake-and-go mechanism with data exclusivity
US9443068B2 (en) 2008-02-20 2016-09-13 Micheal Bleahen System and method for preventing unauthorized access to information
US20090235083A1 (en) * 2008-02-20 2009-09-17 Micheal Bleahen System and method for preventing unauthorized access to information
US8145805B2 (en) * 2008-06-09 2012-03-27 Emulex Design & Manufacturing Corporation Method for re-sequencing commands and data between a master and target devices utilizing parallel processing
US8145723B2 (en) * 2009-04-16 2012-03-27 International Business Machines Corporation Complex remote update programming idiom accelerator
US8230201B2 (en) * 2009-04-16 2012-07-24 International Business Machines Corporation Migrating sleeping and waking threads between wake-and-go mechanisms in a multiple processor data processing system
US8082315B2 (en) * 2009-04-16 2011-12-20 International Business Machines Corporation Programming idiom accelerator for remote update
US8886919B2 (en) 2009-04-16 2014-11-11 International Business Machines Corporation Remote update programming idiom accelerator with allocated processor resources
US9104581B2 (en) * 2010-06-24 2015-08-11 International Business Machines Corporation eDRAM refresh in a high performance cache architecture
WO2013070217A1 (en) * 2011-11-09 2013-05-16 Intel Corporation Method and apparatus for an agent interfacing with a pipelined backbone to locally handle transactions while obeying an ordering rule
US9405707B2 (en) 2011-12-20 2016-08-02 Intel Corporation Secure replay protected storage
US9411748B2 (en) 2011-12-20 2016-08-09 Intel Corporation Secure replay protected storage
US9122508B2 (en) 2012-06-15 2015-09-01 International Business Machines Corporation Real time measurement of I/O interrupt delay times by hypervisor by selectively starting and/or stopping corresponding LPARs

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4181974A (en) * 1978-01-05 1980-01-01 Honeywell Information Systems, Inc. System providing multiple outstanding information requests
US4488232A (en) * 1981-10-02 1984-12-11 Hughes Aircraft Company Self-adjusting, distributed control, access method for a multiplexed single-signal data bus
US4481625A (en) 1981-10-21 1984-11-06 Elxsi High speed data bus system
JPH0632056B2 (ja) * 1985-05-31 1994-04-27 松下電器産業株式会社 デ−タ処理装置
US4807118A (en) * 1987-01-14 1989-02-21 Hewlett-Packard Company Method for handling slot requests over a network
US5235684A (en) * 1988-06-30 1993-08-10 Wang Laboratories, Inc. System bus having multiplexed command/id and data
US5006982A (en) * 1988-10-21 1991-04-09 Siemens Ak. Method of increasing the bandwidth of a packet bus by reordering reply packets
US5197137A (en) * 1989-07-28 1993-03-23 International Business Machines Corporation Computer architecture for the concurrent execution of sequential programs
US5555425A (en) * 1990-03-07 1996-09-10 Dell Usa, L.P. Multi-master bus arbitration system in which the address and data lines of the bus may be separately granted to individual masters
JP3524110B2 (ja) * 1992-11-06 2004-05-10 株式会社ルネサステクノロジ マイクロコンピュータシステム
US5528764A (en) 1992-12-24 1996-06-18 Ncr Corporation Bus system with cache snooping signals having a turnaround time between agents driving the bus for keeping the bus from floating for an extended period
US5568620A (en) 1993-06-30 1996-10-22 Intel Corporation Method and apparatus for performing bus transactions in a computer system
US5615343A (en) * 1993-06-30 1997-03-25 Intel Corporation Method and apparatus for performing deferred transactions
US5551005A (en) 1994-02-25 1996-08-27 Intel Corporation Apparatus and method of handling race conditions in mesi-based multiprocessor system with private caches
DE69531933T2 (de) 1994-03-01 2004-08-12 Intel Corp., Santa Clara Busarchitektur in hochgradiger pipeline-ausführung
US5535340A (en) 1994-05-20 1996-07-09 Intel Corporation Method and apparatus for maintaining transaction ordering and supporting deferred replies in a bus bridge
US5758106A (en) * 1994-06-30 1998-05-26 Digital Equipment Corporation Arbitration unit which requests control of the system bus prior to determining whether such control is required
US5699516A (en) * 1994-12-22 1997-12-16 Motorola, Inc. Method and apparatus for implementing a in-order termination bus protocol within a data processing system
US5696910A (en) * 1995-09-26 1997-12-09 Intel Corporation Method and apparatus for tracking transactions in a pipelined bus

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