RU2015575C1

RU2015575C1 - Computational unit

Info

Publication number: RU2015575C1
Authority: RU
Inventors: А.П. Великий; И.А. Жуков; А.М. Карцев; Г.П. Тарасов; Самир Аль-Раббат
Original assignee: Жуков Игорь Анатольевич; Карцев Александр Маркович
Priority date: 1992-01-16
Filing date: 1992-01-16
Publication date: 1994-06-30

Abstract

FIELD: digital computer technology. SUBSTANCE: computational unit has the first and the second groups of OR gates, the first to the third arrays of two-input AND gates. The first and the second inputs of the first array of two-input AND gate are connected to the first output of the second group of OR gates and to the second output of the first group of OR gates correspondingly. The first and the second inputs of the second array of two-input AND gates are connected to the first output of group of OR gates and to the second output of group of OR gates correspondingly. The first and the second inputs of the third array of two-input AND gates are connected to outputs of the first and the second arrays of two-input AND gates. Unit has switch register, initial numbers first and second registers, the first and the second shift code decoders, the first and the second initial numbers decoders, the first and the second result shift sign units, the first and the second initial numbers shift units, result shifting unit. The first inputs of the first and the second shift sign units, inputs of switch register, inputs of the first and the second initial numbers registers are connected to the first, the second, the third, the fourth and the fifth inputs of the unit. Inputs of the first and the second shift code decoders are connected to outputs of the first and the second initial numbers registers. The first inputs of the first and the second initial numbers decoders are connected to output of switch register. The second (the third) inputs of the first and the second initial numbers decoders are connected to outputs of the first and second shift code decoders (correspondingly to outputs of the first and the second initial numbers registers). The second inputs of the first and the second result shift sign units are connected to outputs of the first and the second shift code decoders. The second inputs of the first and the second initial numbers shift units are connected to outputs of the first and the second initial numbers decoders. Inputs of the first and the second groups of OR gates are connected to outputs of the first and the second initial numbers shift units. The first input of result shift unit is connected to outputs of the first and the second result shift sign unit. The second input of the latter is connected to output of the third array of two-input AND gates. Input of result decoder is connected to output of result shift unit. EFFECT: widened functional capabilities of the unit due to introducing cryptographic conversion function of information to be transmitted. 1 tbl, 9 dwg

Description

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении арифметических устройств ЦВМ, работающих в системах счисления с большими основаниями. The invention relates to digital computing and can be used in the construction of arithmetic digital computers that work in number systems with large bases.

Известно матричное вычислительное устройство, которое содержит блок расстановки операндов, блок сравнения операндов, блоки распознавания, коммутации, формирования управляющих сигналов, вторичной расстановки операндов и определения совпадения входных сигналов, причем входы блоков расстановки операндов и сравнения операндов подключены к входам устройства, вход первого блока распознавания подключен к выходу блока расстановки операндов, первый и второй входы первого блока коммутации подключены соответственно к выходам блока расстановки операндов и первого блока распознавания, соответственно к первому и второму выходам первого блока коммутации, первый и второй входы второго блока коммутации соединены соответственно с первым выходом первого блока коммутации и первым выходом блока формирования управляющих сигналов, входы которого соединены соответственно с выходами второго и третьего блоков распознавания, первые входы вторичной расстановки операндов и блока определения входных сигналов соединены с вторым выходом первого блока коммутации, вторые входы - с выходом второго блока коммутации, выход блока вторичной расстановки операндов через матрицу памяти соединен с первым входом третьего блока коммутации, второй и третий входы которого подключены соответственно к выходу блока определения совпадения входных сигналов и к второму выходу блока формирования управляющих сигналов, первый и второй входы четвертого блока коммутации подключены соответственно к выходам третьего блока коммутации и первого блока распознавания, выходы четвертого блока коммутации и блока сравнения операндов соединены с соответствующими выходами устройства [1]. A matrix computing device is known that contains an operand placement unit, an operand comparison unit, recognition, switching, control signal generation, operand secondary arrangement and input signal match units, the inputs of the operand placement and operand comparison units being connected to the device inputs, the input of the first recognition unit connected to the output of the operand arrangement unit, the first and second inputs of the first switching unit are connected respectively to the outputs of the unit kie operands and the first recognition unit, respectively, to the first and second outputs of the first switching unit, the first and second inputs of the second switching unit are connected respectively to the first output of the first switching unit and the first output of the control signal generation unit, the inputs of which are connected respectively to the outputs of the second and third blocks recognition, the first inputs of the secondary arrangement of the operands and the unit for determining the input signals are connected to the second output of the first switching unit, the second inputs to the output of the second switching unit, the output of the secondary operand arrangement unit through the memory matrix is connected to the first input of the third switching unit, the second and third inputs of which are connected respectively to the output of the input signal matching unit and to the second output of the control signal generation unit, the first and second inputs of the fourth switching unit connected respectively to the outputs of the third switching unit and the first recognition unit, the outputs of the fourth switching unit and the operand comparison unit are connected to sponding device outputs [1].

Известен сумматор по модулю, состоящий из трех матриц элементов И и двух групп элементов ИЛИ. Выходы элементов И каждой матрицы, формирующих одну и ту же функцию, объединены в одну выходную шину матрицы. Входы элементов И, расположенных в одной строке (в одном столбце) матрицы, подсоединены к одной входной горизонтальной (вертикальной) шине. Входные шины первой матрицы элементов И подсоединены к выходным шинам второй и третьей матриц элементов И соответственно. При этом горизонтальные и вертикальные входные шины второй и третьей матриц подключены через элементы ИЛИ первой и второй групп элементов ИЛИ к тем входным шинам сумматора, возбуждение которых отождествляется с номерами элементов аддитивных подгрупп по модулю [2]. Known adder modulo, consisting of three matrices of AND elements and two groups of OR elements. The outputs of the And elements of each matrix forming the same function are combined into one output bus of the matrix. The inputs of AND elements located in one row (in one column) of the matrix are connected to one input horizontal (vertical) bus. The input buses of the first matrix of elements AND are connected to the output buses of the second and third matrixes of elements AND, respectively. In this case, the horizontal and vertical input buses of the second and third matrices are connected via OR elements of the first and second groups of elements OR to those input buses of the adder, the excitation of which is identified with the numbers of the elements of additive subgroups modulo [2].

Наиболее близким к изобретению является сумматор по модулю, содержащий три матрицы логических элементов И и две группы элементов ИЛИ, причем выходы элементов И каждой матрицы, формирующих одну и ту же функцию, объединены в одну выходную шину матрицы, входы элементов И, расположенных в одной строке и в одном столбце матрицы, подсоединены соответственно к одной горизонтальной и одной вертикальной входной шине матрицы, горизонтальные и вертикальные входные шины первой матрицы элементов И подсоединены соответственно к выходным шинам второй и третьей матриц элементов И. При этом вертикальные и горизонтальные входные шины второй матрицы элементов И подсоединены через элементы ИЛИ первой и второй групп элементов ИЛИ к тем входным шинам сумматора, номера которых сравнимы по числу, равному округленному до ближайшего целого в большую сторону корню квадратному из модуля, с номерами вертикальных и горизонтальных входных шин второй матрицы элементов И, а горизонтальные и вертикальные входные шины третьей матрицы элементов И подсоединены через элементы ИЛИ первой и второй групп элементов ИЛИ к тем входным шинам сумматора, частные от деления номеров которых на округленный до ближайшего целого в большую сторону корень квадратный из модуля, округленные до ближайшего целого в меньшую сторону, равны номерам входных горизонтальных и вертикальных шин третьей матрицы элементов И [3]. Closest to the invention is an adder modulo containing three matrices of logical elements AND and two groups of OR elements, and the outputs of the elements AND of each matrix forming the same function are combined into one output bus of the matrix, the inputs of AND elements located on the same line and in one matrix column, respectively connected to one horizontal and one vertical input bus of the matrix, horizontal and vertical input buses of the first matrix of elements AND are connected respectively to the output buses of the second and the third matrix of elements I. In this case, the vertical and horizontal input buses of the second matrix of AND elements are connected through OR elements of the first and second groups of OR elements to those input adder buses whose numbers are comparable in number equal to the square root rounded to the nearest integer up module, with the numbers of the vertical and horizontal input buses of the second matrix of AND elements, and the horizontal and vertical input buses of the third matrix of AND elements connected through OR elements of the first and second groups ementov OR to the adder input buses, private rooms of which division rounded up to the nearest larger integer square root of the module, rounded to the nearest integer smaller side equal number of the input horizontal and vertical buses third element array and [3].

Недостатком прототипа являются ограниченные функциональные возможности, поскольку он выполняет только логическую операцию сложения двух чисел по модулю. The disadvantage of the prototype is limited functionality, since it performs only the logical operation of adding two numbers modulo.

Целью изобретения является расширение функциональных возможностей устройства за счет добавления функции криптографического преобразования передаваемой информации. The aim of the invention is to expand the functionality of the device by adding the function of cryptographic conversion of the transmitted information.

Цель достигается тем, что вычислительное устройство, содержащее первую и вторую группы элементов ИЛИ, первую, вторую и третью матрицы двухвходовых элементов И, причем первый и второй входы первой матрицы двухвходовых элементов И подключены соответственно к первому выходу второй группы элементов ИЛИ и второму выходу первой группы элементов ИЛИ, а первый и второй входы второй матрицы двухвходовых элементов И подключены соответственно к первому выходу группы элементов ИЛИ и второму выходу группы элементов ИЛИ, первый и второй входы третьей матрицы двухвходовых элементов И подключены к выходам соответственно первой и второй матриц двухвходовых элементов И, содержит регистр ключа, первый и второй регистры исходных чисел, первый и второй дешифраторы кодов сдвига, первый и второй дешифраторы исходных чисел, первый и второй блоки признака сдвига результата, первый и второй блоки сдвига исходных чисел, блок сдвига результата, при этом первые входы первого и второго блоков признака сдвига, входы регистра ключа, первого и второго регистров исходных чисел подключены соответственно к первому, второму, третьему, четвертому и пятому входам устройства, входы первого и второго дешифраторов кодов сдвига подключены к выходам первого и второго регистров исходных чисел,
первые входы первого и второго дешифраторов исходных чисел подключены к выходу регистра ключа, вторые (третьи) входы первого и второго дешифраторов исходных чисел подключены соответственно к выходам первого и второго дешифраторов кодов сдвига (соответственно выходам первого и второго регистров исходных чисел), вторые входы первого и второго блоков признака сдвига результата (первые входы первого и второго блоков сдвига исходных чисел) подключены соответственно к выходам первого и второго дешифратора кодов сдвига, вторые входы первого и второго блоков сдвига исходных чисел подключены соответственно к выходам первого и второго дешифраторов исходных чисел, входы первой и второй групп элементов ИЛИ - соответственно к выходам первого и второго блоков сдвига исходных чисел, первый вход блока сдвига результата подключен к выходам первого и второго блоков признака сдвига результата, второй вход блока сдвига результата - к выходу третьей матрицы двухвходовых элементов И, вход шифратора результата подключен к выходу блока сдвига результата.The goal is achieved in that the computing device containing the first and second groups of OR elements, the first, second and third matrices of two-input AND elements, the first and second inputs of the first matrix of two-input AND elements connected respectively to the first output of the second group of OR elements and the second output of the first group OR elements, and the first and second inputs of the second matrix of two-input AND elements are connected respectively to the first output of the group of OR elements and the second output of the group of OR elements, the first and second inputs are third th matrix of two-input elements AND are connected to the outputs of the first and second matrices of two-input elements AND, contains the key register, the first and second registers of the source numbers, the first and second decoders of shift codes, the first and second decoders of the source numbers, the first and second blocks of the sign of the shift of the result, the first and second blocks of the shift of the source numbers, the block of the shift of the result, while the first inputs of the first and second blocks of the sign of the shift, the inputs of the key register, the first and second registers of the source numbers are connected respectively but to the first, second, third, fourth and fifth inputs of the device, the inputs of the first and second shift code decoders are connected to the outputs of the first and second registers of the original numbers,
the first inputs of the first and second decoders of the source numbers are connected to the output of the key register, the second (third) inputs of the first and second decoders of the source numbers are connected respectively to the outputs of the first and second decoders of shift codes (respectively, the outputs of the first and second registers of the source numbers), the second inputs of the first and the second blocks of the sign of the shift of the result (the first inputs of the first and second blocks of the shift of the original numbers) are connected respectively to the outputs of the first and second decoder of the shift codes, the second inputs of the first and the second blocks of the shift of the source numbers are connected respectively to the outputs of the first and second decoders of the source numbers, the inputs of the first and second groups of elements OR are respectively the outputs of the first and second blocks of the shift of the original numbers, the first input of the block of the shift of the result is connected to the outputs of the first and second blocks of the shift indicator of the result, the second input of the result shift block is to the output of the third matrix of two-input elements AND, the input of the result encoder is connected to the output of the result shift block.

Блок-схема предлагаемого вычислительного устройства представлена на фиг. 1. Устройство содержит регистр 1 ключа, первый регистр 2 исходных чисел, второй регистр 3 исходных чисел, первый и второй дешифраторы 4 и 5 кодов сдвига, первый и второй дешифраторы 6 и 7 исходных чисел, первый и второй блоки 8 и 9 признака сдвига результата, первый и второй блоки 10 и 11 исходных чисел, первую и вторую группы 12 и 13 элементов ИЛИ, первую, вторую и третью матрицы 14,15 и 16 двухвходовых элементов И, блок 17 сдвига результата, шифратор 18 результата, входы 19-23 и выход 24. A block diagram of the proposed computing device is shown in FIG. 1. The device contains a register 1 key, the first register 2 source numbers, the second register 3 source numbers, the first and second decoders 4 and 5 shift codes, the first and second decoders 6 and 7 source numbers, the first and second blocks 8 and 9 of the attribute of the result shift , the first and second blocks 10 and 11 of the original numbers, the first and second groups of 12 and 13 elements OR, the first, second and third matrices 14,15 and 16 two-input elements And, the block 17 shift the result, the encoder 18 of the result, inputs 19-23 and exit 24.

Регистр 1 предназначен для хранения Х₂-разрядного двоичного числа (Х₂ = p˙l, где p - величина основания счисления, принятая для расчетов при построении блоков 12, ...,16, и l - число двоичных разрядов, используемое при кодировании каждой из цифр исходных чисел). Регистры 2 и 3 предназначены для хранения восьмиразрядных двоичных кодов.Register 1 is intended for storing an X ₂ -bit binary number (X ₂ = p˙l, where p is the number of the number base used for calculations when building blocks 12, ..., 16, and l is the number of binary digits used in coding each of the digits of the original numbers). Registers 2 and 3 are designed to store eight-bit binary codes.

Дешифраторы 4 и 5 (фиг. 2) представляют собой комбинационные схемы, каждая из которых включает по три двухвходовых элемента И 25. Decoders 4 and 5 (Fig. 2) are combinational circuits, each of which includes three two-input elements And 25.

На фиг.3 показана функциональная схема дешифраторов 6,7 применительно к случаю P = 16 и l = 6. При этом дешифраторы 6 и 7 представляют собой комбинационные схемы, каждая из которых включает 3˙p двухвходовых элементов И. Кроме того, дешифраторы 6 и 7 включают P элементов И на четыре входа каждый (представлены на схеме для примера на диодных сборках) и P элементов ИЛИ на три входа каждый. Первый вход каждого из элементов И на четыре входа подключен к тому входу первой группы входов дешифратора 6 (7), номер которого совпадает с порядковым номером элемента. Набор кодов, в соответствии с которым реализована коммутация второго, третьего и четвертого входов четырехвходовых элементов И к входам третьей группы входов дешифратора 6 (7), приведен в таблице. Figure 3 shows the functional diagram of the decoders 6,7 in relation to the case P = 16 and l = 6. Moreover, the decoders 6 and 7 are combinational circuits, each of which includes 3˙p two-input elements I. In addition, the decoders 6 and 7 include P elements AND on four inputs each (presented in the diagram for an example on diode assemblies) and P elements OR on three inputs each. The first input of each of the AND elements to four inputs is connected to that input of the first group of inputs of the decoder 6 (7), the number of which coincides with the serial number of the element. The set of codes, according to which the switching of the second, third and fourth inputs of the four-input elements And to the inputs of the third group of inputs of the decoder 6 (7) is implemented, is given in the table.

Блоки 8 и 9 (фиг.4) представляют собой два коммутатора, одноименные входы которых объединены проводной ИЛИ. Blocks 8 and 9 (figure 4) are two switches, the inputs of the same name are combined wired OR.

Функциональные схемы блоков 10,11 и 17 представлены на фиг.5а,б и содержат три группы 26 коммутаторов, каждая из которых (фиг.5в) включает P двухвходовых элементов И 25, а также три комбинационные схемы - блоки 27,28 и 29, функциональные схемы которых приведены соответственно на фиг.6,7 и 8. Functional diagrams of blocks 10.11 and 17 are presented in FIGS. 5a, b and contain three groups of 26 switches, each of which (FIG. 5c) includes P two-input elements And 25, as well as three combinational circuits - blocks 27,28 and 29, functional diagrams of which are shown respectively in Fig.6,7 and 8.

Шифратор 18 (фиг. 9) включает четыре группы коммутаторов. Три из них включают по одиннадцать двухвходовых элементов И 25, выходы которых объединены между собой посредством элементов ИЛИ (шесть элементов ИЛИ по восемь входов в каждом, диодная сборка). Четвертая группа коммутаторов включает четыре двухвходовых элемента И 25. The encoder 18 (Fig. 9) includes four groups of switches. Three of them include eleven two-input AND 25 elements, the outputs of which are interconnected by means of OR elements (six OR elements with eight inputs each, a diode assembly). The fourth group of switches includes four two-input elements And 25.

Устройство работает следующим образом. The device operates as follows.

Ключ, представляющий собой последовательную запись шестнадцати шестиразрядных двоичных кодов (в рассматриваемом примере реализации кодов, приведенных в таблице), от входа 21 устройства записывается в регистр 1. Операнды (два восьмиразрядных двоичных кода ) от входов 22 и 23 устройства записываются соответственно в регистры 2 и 3. Информация двух наиболее значимых операндов от регистров 2 и 3 по выходным шинам с порядковыми номерами 0 и 1 поступает на входы дешифраторов 4 и 5 соответственно. Наличие сигнала на выходе с номером 0,1 или 2 каждого из них соответствует информации о том, что поступивший операнд закодирован путем сдвига P-го числа при его пространственном представлении (предусматривающем наличие позиций и одного цифрового сигнала, причем значение цифры соответствует номеру позиции, на которой цифровой сигнал в данный момент находится) на 1,2 или 3 эквивалентных двоичных разряда влево (3,2 или 1 эквивалентный двоичный разряд вправо). С выходов регистра 2(3) и дешифратора 4(5) двоичный код исходного числа, а также информация о сдвиге его пространственного представления на группу эквивалентных двоичных разрядов поступают на второй и третий входы дешифратора 6(7). На первый вход дешифратора 6(7) подается ключ - последовательность двоичных кодов, соответствующих P возможным вариантам исходной цифры, поступающей от входа 22(23) устройства. The key, which is a sequential record of sixteen six-bit binary codes (in this example, the implementation of the codes shown in the table), from the input 21 of the device is written to register 1. The operands (two eight-bit binary codes) from the inputs 22 and 23 of the device are written to registers 2 and 23, respectively 3. The information of the two most significant operands from registers 2 and 3 on the output buses with serial numbers 0 and 1 goes to the inputs of the decoders 4 and 5, respectively. The presence of a signal at the output with numbers 0.1 or 2 of each of them corresponds to information that the received operand is encoded by shifting the Pth number in its spatial representation (providing for the presence of positions and one digital signal, and the value of the digit corresponds to the position number, by which digital signal is currently located) 1.2 or 3 equivalent binary digits to the left (3.2 or 1 equivalent binary digit to the right). From the outputs of register 2 (3) and decoder 4 (5), the binary code of the original number, as well as information about the shift of its spatial representation by a group of equivalent binary bits, are sent to the second and third inputs of decoder 6 (7). The key is supplied to the first input of the decoder 6 (7) —a sequence of binary codes corresponding to the P possible variants of the original digit coming from the input 22 (23) of the device.

На вторые входы блоков 8 и 9 поступают сигналы, соответствующие одному из трех возможных вариантов преобразования исходных P-х цифр при их пространственном представлении. The second inputs of blocks 8 and 9 receive signals corresponding to one of three possible options for converting the original P-x digits in their spatial representation.

Одновременно на первый вход блока 8 или 9 поступает управляющий сигнал соответственно Y1 или Y2 (от входа 19 или 20 устройства). В соответствии с управляющим сигналом в одном из этих блоков формируется признак необходимого преобразования результата вычислений в процессе его криптографического закрытия. At the same time, the control signal Y1 or Y2 (from input 19 or 20 of the device) is supplied to the first input of block 8 or 9. In accordance with the control signal in one of these blocks, a sign of the necessary transformation of the calculation result during its cryptographic closure is formed.

Сигналы, предполагающие один из возможных вариантов преобразования исходных P-цифр с выходов дешифраторов 4 и 5, поступают на первые входы блоков 10 и 11 соответственно. На вторые входы блоков 10 и 11 с выходов дешифраторов 6 и 7 исходная информация поступает не в виде двоичных кодов, а в виде p-х цифр с использованием их пространственного представления. В результате обратного преобразования на выходах блоков 10 и 11 появляются две шестнадцатиричные цифры операндов. The signals suggesting one of the possible options for converting the original P-digits from the outputs of the decoders 4 and 5 are fed to the first inputs of blocks 10 and 11, respectively. At the second inputs of blocks 10 and 11 from the outputs of decoders 6 and 7, the initial information is received not in the form of binary codes, but in the form of p-digits using their spatial representation. As a result of the inverse transformation, two hexadecimal digits of the operands appear at the outputs of blocks 10 and 11.

Процесс преобразования исходных цифр в блоках 12,...,16 идентичен процессу преобразования операндов в блоках 1,...,5 устройства-прототипа. The process of converting the original digits in blocks 12, ..., 16 is identical to the process of converting the operands in blocks 1, ..., 5 of the prototype device.

Результат преобразования исходных чисел с выхода матрицы 16 поступает на второй вход блока 17, на первый вход которого поступает управляющий сигнал с выхода блока 8 или 9. Этот сигнал определяет действия, связанные со сдвигом p-й цифры результата на эквивалентное число двоичных разрядов. The result of the conversion of the original numbers from the output of the matrix 16 is fed to the second input of block 17, the first input of which receives a control signal from the output of block 8 or 9. This signal determines the actions associated with the shift of the pth digit of the result by an equivalent number of binary bits.

С выхода блока 17 результат сдвига и информация о числе эквивалентных двоичных разрядов, на которое сдвиг выполнен, поступают на вход шифратора 18, в котором достигается их замена восьмиразрядным двоичным кодом. From the output of block 17, the result of the shift and information on the number of equivalent binary digits by which the shift is performed are fed to the input of the encoder 18, in which they are replaced by an eight-bit binary code.

Таким образом, введение регистра ключа, первого и второго регистров исходных чисел, первого и второго дешифраторов кодов сдвига, первого и второго дешифраторов исходных чисел, первого и второго блоков признака сдвига результата, первого и второго блоков сдвига исходных чисел, блока сдвига результата и шифратора результата позволяет увеличить функциональные возможности предложенного вычислительного устройства за счет добавления функции криптографического преобразования передаваемой информации. Thus, the introduction of the key register, the first and second registers of the source numbers, the first and second decoders of the shift codes, the first and second decoders of the source numbers, the first and second blocks of the sign of the shift of the result, the first and second blocks of the shift of the initial numbers, the block of the result shift and the result encoder allows you to increase the functionality of the proposed computing device by adding the function of cryptographic conversion of the transmitted information.

Claims

A COMPUTER DEVICE containing the first and second groups of OR elements, the first, second and third matrices of two-input elements AND, the first and second inputs of the first matrix of two-input elements AND connected respectively to the first output of the second group of OR elements and the second output of the first group of OR elements, and the first and the second inputs of the second matrix of two-input elements AND are connected respectively to the first output of the first group of OR elements and the second output of the second group of OR elements, the first and second inputs of the third matrix are of the input elements AND are connected to the outputs of the first and second matrices of two-input elements AND, characterized in that it further comprises a key register, first and second registers of the source numbers, first and second decoders of shift codes, first and second decoders of the original numbers, first and second blocks a sign of the shift of the result, the first and second blocks of the shift of the original numbers, the block of the shift of the result and the encoder of the result, the first inputs of the first and second blocks of the sign of the shift, the inputs of the key register, the first and second the registers of initial numbers are connected respectively to the first, second, third, fourth and fifth inputs of the device, the inputs of the first and second decoders of shift codes are connected to the outputs of the first and second registers of the initial numbers, the first inputs of the first and second decoders of the initial numbers are connected to the output of the key register, the second the inputs of the first and second decoders of the source numbers are connected respectively to the outputs of the first and second decoders of shift codes, and the third inputs are respectively the outputs of the first and second registers similar numbers, the second inputs of the first and second blocks of the sign of the shift of the result and the first inputs of the first and second blocks of the shift of the source numbers are connected respectively to the outputs of the first and second decoders of the shift codes, the second inputs of the first and second blocks of the shift of the original numbers are connected respectively to the outputs of the first and second decoders initial numbers, inputs of the first and second groups of elements OR, respectively, to the outputs of the first and second blocks of the shift of the source numbers, the first input of the block of the shift of the result is connected to the outputs the first and second blocks of the result shift indicator, the second input of the result shift block is to the output of the third matrix of two-input elements AND, the input of the result encoder is connected to the output of the result shift block.