[go: up one dir, main page]

RU2276429C2 - Полупроводниковое устройство и способ формирования полупроводникового устройства - Google Patents

Полупроводниковое устройство и способ формирования полупроводникового устройства Download PDF

Info

Publication number
RU2276429C2
RU2276429C2 RU2003111170/28A RU2003111170A RU2276429C2 RU 2276429 C2 RU2276429 C2 RU 2276429C2 RU 2003111170/28 A RU2003111170/28 A RU 2003111170/28A RU 2003111170 A RU2003111170 A RU 2003111170A RU 2276429 C2 RU2276429 C2 RU 2276429C2
Authority
RU
Russia
Prior art keywords
membrane
drift region
layer
semiconductor
region
Prior art date
Application number
RU2003111170/28A
Other languages
English (en)
Other versions
RU2003111170A (ru
Inventor
Флорин УДРИА (GB)
Флорин УДРИА
Джихан Анил Джозеф АМАРАТУНГА (GB)
Джихан Анил Джозеф АМАРАТУНГА
Original Assignee
Кембридж Семикондактор Лимитед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Кембридж Семикондактор Лимитед filed Critical Кембридж Семикондактор Лимитед
Publication of RU2003111170A publication Critical patent/RU2003111170A/ru
Application granted granted Critical
Publication of RU2276429C2 publication Critical patent/RU2276429C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/01—Manufacture or treatment
    • H10D12/031—Manufacture or treatment of IGBTs
    • H10D12/032—Manufacture or treatment of IGBTs of vertical IGBTs
    • H10D12/038—Manufacture or treatment of IGBTs of vertical IGBTs having a recessed gate, e.g. trench-gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/421—Insulated-gate bipolar transistors [IGBT] on insulating layers or insulating substrates, e.g. thin-film IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/65—Lateral DMOS [LDMOS] FETs
    • H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/667—Vertical DMOS [VDMOS] FETs having substrates comprising insulating layers, e.g. SOI-VDMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/104—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices having particular shapes of the bodies at or near reverse-biased junctions, e.g. having bevels or moats
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76289—Lateral isolation by air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503—Nitride Group III-V materials, e.g. AlN or GaN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Element Separation (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Сущность: мощное полупроводниковое устройство (10) содержит активную область, которая включает область дрейфа (20). По меньшей мере, часть области (20) дрейфа расположена в мембране (16), которая содержит расположенные друг напротив друга верхнюю и нижнюю поверхности (15, 17). В одном варианте воплощения верхняя поверхность (15) мембраны (16) имеет электрические выводы, подключенные к ней непосредственно или опосредованно, что позволяет прикладывать напряжение в поперечном направлении через область (20) дрейфа. В другом варианте воплощения, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к верхней поверхности (15), и, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к нижней поверхности (17), что позволяет прикладывать напряжение вертикально через область (20) дрейфа. В каждом из этих вариантов воплощения нижняя поверхность (17) мембраны (16) не содержит полупроводниковую подложку, расположенную непосредственно рядом с ней. 5 н. и 35 з.п. ф-лы, 86 ил.

Description

Настоящее изобретение относится к полупроводниковому устройству и к способу формирования полупроводникового устройства.
Настоящее изобретение, в частности, относится к полупроводниковым устройствам, рассчитанным на высокое напряжение/мощность, которые могут использоваться в качестве дискретных устройств в гибридных цепях и в мощных интегральных схемах, и, в частности, относится к полевым транзисторам, таким как мощные MOSFET структуры (полевые транзисторы со структурой металл-оксид-полупроводник), к биполярным транзисторам с изолированным затвором (IGBT) и к мощным устройствам других типов, таким как диоды, транзисторы и тиристоры.
Для устройств, разработанных для использования в интегральных схемах, предпочтительно, чтобы основные выводы (называемые анодом/катодом, истоком/стоком и эмиттером/коллектором) и управляющие выводы (называемые затвором или базой) были размещены на поверхности устройства для упрощения доступа к ним. Основной ток протекает между основными выводами, и поэтому он преимущественно протекает в поперечном направлении. Такие устройства, поэтому, обычно называют устройствами с поперечным протеканием тока. Такие устройства часто интегрируют с устройствами, рассчитанными на низкое напряжение, или цепями, построенными с использованием технологий комплементарных металло-оксидных полупроводников (CMOS) или других стандартных планарных технологий, для формирования мощных интегральных схем. В одной микросхеме могут быть интегрированы несколько устройств, рассчитанных на работу с высоким напряжением/мощностью. Между устройствами высокой мощности и низкой мощности, а также между расположенными рядом друг с другом мощными устройствами устанавливают изоляцию. При этом используются две основные технологии изолирования, а именно способ изолирования р-n-переходом (JI) и технология с использованием структуры типа "кремний на диэлектрике" (SOI (КНД)).
При использовании технологии изоляции р-n-переходом для изоляции соседних устройств используется полупроводниковый переход с обратным смещением. Однако эта технология во многих случаях не удовлетворяет требованиям применения в мощных интегральных схемах, поскольку при ее использовании может возникать электропроводность, образуемая не основными носителями, через полупроводниковую подложку (на которой сформирована активная часть устройства) и, поэтому, трудно устранить взаимные помехи между соседними устройствами. Кроме того, биполярные устройства с изоляцией на основе p-n-перехода (такие, как биполярные транзисторы с изолированным затвором с поперечным протеканием тока) также подвержены влиянию паразитной плазмы подвижных носителей в полупроводниковой подложке в открытом состоянии, которые требуется удалять при выключении. Это существенно снижает скорость переключения устройства.
В технологии КНД используется заглубленный изолирующий слой для изоляции по вертикали верхнего полупроводникового слоя от нижнего полупроводникового слоя и, соответственно, проводимость тока, в основном, ограничена верхним слоем полупроводника, и ток в нижнем полупроводниковом слое практически отсутствует при любом режиме работы. Горизонтальная или поперечная изоляция в КНД структуре обычно осуществляется с использованием канавок, заполненных окисью кремния или, благодаря использованию известной технологии изоляции LOCOS ("местное окисление кремния"). Технология КНД обеспечивает лучшую изоляцию, чем технология с использованием изоляции p-n-переходом, поскольку заглубленный изолирующий слой устраняет проводимость тока и предотвращает формирование плазмы в подложке.
В массе высоковольтного полупроводникового устройства формируют высоковольтный полупроводниковый переход, который предназначен для блокирования напряжения. Такой переход содержит слой полупроводника с относительно низким уровнем примесей, который противостоит большей части напряжения, прикладываемого к основным выводам, когда устройство находится в закрытом состоянии и работает в режиме блокирования высокого напряжения. Этот слой обычно называют областью или слоем дрейфа, которая в этом режиме работы частично или полностью истощена в отношении не основных носителей. В идеале, потенциал должен равномерно распределяться вдоль области дрейфа между двумя концевыми участками области дрейфа. Однако из уравнения 1-D Пуассона следует, что при заданном уровне легирования примесями области дрейфа, распределение электрического поля имеет треугольную форму, или, при полностью обедненном состоянии, форму трапеции. Поскольку область ниже значения электрического поля приблизительно может рассматриваться как напряжение пробоя, когда пик электрического поля достигает критического значения для полупроводника, очевидно, что для 1-D перехода, чем ниже уровень легирования примесями слоя дрейфа, тем выше напряжение пробоя. Однако в устройствах с переносом тока основными носителями, такими как устройство типа MOSFET, известное как LDMOSFET, сопротивление слоя дрейфа в открытом состоянии обратно пропорционально степени легирования примесями слоя дрейфа. Поскольку для высоковольтного переключателя требуется обеспечить низкий уровень сопротивления в открытом состоянии, низкий уровень концентрации легирования примесями влияет на рабочие характеристики устройства в открытом состоянии. Кроме того, для полупроводниковых устройств с поперечным протеканием тока значение критического электрического поля на поверхности меньше, чем в массе полупроводника, что дополнительно повышает трудности при построении высоковольтных полупроводниковых устройств с поперечным протеканием тока.
Использование технологии RESURF (пониженное влияние поверхностного поля) для устройств с изоляцией p-n-переходом позволяет повысить напряжения пробоя полупроводниковых устройств с поперечным протеканием тока, благодаря использованию дополнительного вертикального p-n-перехода, формируемого между областью дрейфа и полупроводниковой подложкой. На фиг.1а схематично показан обычный диод с изоляцией p-n-переходом, в котором используется эффект RESURF. Такой диод используется как часть обычного полупроводникового устройства с вертикальной структурой высокой мощности, такого, как транзистор с поперечным протеканием тока, LDMOSFET или LIGBT. На фиг.1а также показано распределение эквипотенциальных линий, и кромка обедненного слоя в режиме блокирования высокого напряжения. Следует отметить, что слой 1 дрейфа является полностью обедненным, но полупроводниковая подложка 2 остается не полностью обедненной. Эквипотенциальные линии изгибаются, по мере того как они проходят внутрь подложки, от вертикального направления к горизонтальному направлению, так, что ниже высоковольтного вывода 3 эквипотенциальные линии проходят практически параллельно нижней поверхности 4 подложки 2. Это происходит из-за того, что толщина полупроводниковой подложки 2 относительно велика (обычно 300 мкм) по сравнению с вертикальной протяженностью обедненного слоя от верхней поверхности 5 вглубь подложки 2 (обычно 60 мкм для устройств, рассчитанных на работу с напряжением 600 В). Следовательно, полупроводниковая подложка 2 остается не полностью обедненной, когда происходит пробой устройства. Известно, что в полупроводниковом диоде с поперечным протеканием тока с изоляцией p-n-переходом можно достичь напряжений пробоя, эквивалентных вертикальным диодам, несмотря на пониженное поверхностное критическое электрическое поле. Тем не менее, как показано на фиг.1а, даже оптимизированное распределение электрического поля, с использованием концепции RESURF, далеко от идеального (то есть имеющего прямоугольную форму). Кроме того, как уже было указано выше, устройства изоляцией p-n-переходом имеет недостаток, состоящий в высоком значении токов утечки и очень плохой изоляции, что сильно затрудняет их интеграцию в мощных интегральных схемах.
На фиг.1b показан обычный диод с КНД структурой, который обычно используется как часть высоковольтного устройства с КНД структурой с поперечным протеканием тока. Такая структура может быть построена с использованием известного соединения полупроводниковых пластин по технологии Unibond или SIMOX SOI. Также известны другие технологии, такие как кремний-на-алмазе (SOD). На фиг.1b, кроме того, показано распределение эквипотенциальных линий в режиме блокирования напряжения. Можно видеть, что прижим эквипотенциальных линий к кромке слоя 1 дрейфа приводит к плохому эффекту RESURF. Увеличение толщины заглубленного оксида 6 позволяет более равномерно перераспределить эквипотенциальные линии на верхней поверхности 5. Однако, в общем, напряжение пробоя все еще будет не больше, чем у устройства с изоляцией p-n-переходом или диода с изоляцией p-n-переходом, который показан на фиг.1а. И снова, эквипотенциальные линии слоя 1 дрейфа и заглубленного изолирующего слоя 6 окисла кремния под высоковольтным выводом практически выровнены вдоль горизонтальной поверхности. Это происходит из-за того, что полупроводниковая подложка 2 остается не полностью обедненной. В результате этого, все эквипотенциальные линии должны быть сжаты в слой 1 дрейфа и изолирующий слой 6 в случае КНД структуры и, более того, должны выравниваться параллельно поверхности раздела слоя 6 изоляции/полупроводниковой подложки 2. Это создает неравномерное распределение эквипотенциальных линий на верхней поверхности 5, в результате чего образуются высокие пики электрического поля и, поэтому, снижается напряжение пробоя. Кроме того, для устройств с КНД структурой сохранение перпендикулярного элемента плотности D=∈Е силовых линий электрического поля выше поверхности раздела полупроводникового слоя 1 /заглубленного окисла 6 ограничивает максимальное напряжение, которому может противостоять заглубленный окисел 6 до достижения критической величины электрического поля в слое 1 полупроводника на поверхности раздела. Такой вертикальный пробой приводит к очень сильному ограничению максимального напряжения, достижимого для данной толщины заглубленного окисла.
Таким образом, в общем, как в устройствах с изоляцией p-n-переходом, так и в устройствах с КНД структурой эквипотенциальные линии должны отклоняться от вертикальной ориентации в горизонтальную или поперечную ориентацию, и при этом в слое дрейфа получается далекое от идеального распределение потенциала.
Кроме того, когда мощная интегральная схема, выполненная с использованием тонкой технологии КНД структуры, содержит, по меньшей мере, полумостовую конфигурацию, которая включает два мощных устройства, работающих в различных режимах, на устройство, работающее на стороне режима высокого напряжения, может влиять отсечка области дрейфа в открытом состоянии. Это происходит из-за высокого значения электрического поля в области дрейфа, создаваемого высоким отрицательным потенциалом, образующимся в полупроводниковой подложке, по отношению к потенциалу одного из основных выводов устройства на стороне высокого напряжения.
Таким образом, очевидно, что полупроводниковая подложка в технологии с использованием КНД структуры не остается пассивной во всех режимах работы, и ее наличие приводит к плохому распределению эквипотенциальных линий во время режима блокирования напряжения, что может привести к преждевременному пробою, обычно на поверхности полупроводника или поверхности раздела заглубленного окисла/верхнего полупроводника из-за пробоя по вертикали. Недостаток технологии с использованием изоляции p-n-переходом состоит в очень плохой изоляции внутри мощной интегральной схемы и низком напряжении пробоя, которое, однако, обычно выше, чем в устройствах с использованием КНД структуры, но тем не менее ниже, чем было бы желательно.
Для дискретных устройств или гибридных схем, используемых в электронных цепях, рассчитанных на высокое напряжение или большую мощность, предпочтительно, чтобы основные выводы имели вертикальную ориентацию и были расположены на противоположных сторонах полупроводниковой пластины (например, с расположением низковольтного вывода сверху и высоковольтного вывода снизу). Эти устройства называются устройствами с вертикальной структурой, и они рассчитаны на высокое напряжение/большую мощность. По сравнению с устройствами с поперечным протеканием тока поток тока, проходящий между основными выводами, в этих устройствах направлен преимущественно вертикально, и это позволяет обеспечить более высокое номинальное значение тока и более высокое напряжение пробоя. Однако такие устройства трудно использовать в интегральных схемах. Примеры известных устройств, рассчитанных на высокое напряжение/большую мощность, представляют устройства DMOS & Trench MOSFET, DMOS & Trench IGBT и Cool MOS.
Для достижения оптимизированного компромисса между рабочими характеристиками в открытом состоянии, характеристиками переключения/напряжения пробоя, в устройствах с вертикальной структурой требуется использовать узкую область дрейфа, которая предпочтительно является полностью обедненной при полном блокировании напряжения. Такой слой может иметь толщину от 6 мкм до 180 мкм для устройств, предназначенных для работы в диапазоне напряжений от 50 В до 1,2 кВ. Обычно слой дрейфа располагают на полупроводниковой подложке с высоким уровнем легирования примесями. Полупроводниковая подложка, однако, оказывает отрицательное влияние на общие рабочие характеристики устройства. Прежде всего, она вводит паразитное сопротивление, что приводит к повышению потерь энергии в открытом состоянии. Во-вторых, для биполярных устройств с анодной инжекцией таких, как IGBT, поскольку подложка имеет высокую степень легирования примесями, для снижения потерь энергии на сопротивление подложки, инжекция со стороны подложки, которая действует как анод (эмиттер) устройства, в большинстве случаев будет слишком велико, что приводит к высоким потерям промежуточного переключения и длительному отключению из-за большого количества плазмы, накапливаемой внутри области дрейфа во время открытого состояния. В-третьих, подложка создает тепловое сопротивление, которое не позволяет эффективно рассеивать тепло через внешний теплоотвод, установленный снизу устройства. Наконец, если вертикальные устройства должны использоваться в интегральных схемах, наличие толстой полупроводниковой подложки существенно затрудняет изоляцию между соседними устройствами.
К настоящему времени было выдвинуто множество предложений по повышению напряжения пробоя полупроводниковых устройств, в частности, мощных полупроводниковых устройств. Их примеры описаны в публикациях US-A-5241210, US-A-5373183, US-A-5378920, US-A-5430316, US-A-5434444, US-A-5463243, US-A-5468982, US-A-5631491, US-A-6040617 и US-A- 6069396. Однако ни в одном из этих предложений известного уровня техники не была решена проблема повышения напряжения пробоя на основе подробного анализа распределения линий равного электрического потенциала в области дрейфа.
В публикации WO-A-98/32009 описано чувствительное к газу полупроводниковое устройство. Чувствительный к газу слой сформирован поверх нагревателя MOSFET, который используется для нагрева чувствительного к газу слоя. Подложка, на которой сформировано устройство, была подвергнута травлению с обратной стороны для формирования тонкой мембраны в чувствительной области. Следует отметить, что нагреватель MOSFET представляет собой низковольтное устройство (и как таковое не содержит область дрейфа) и, кроме того, тонкая мембрана сформирована ниже нагревателя MOSFET исключительно для обеспечения нагрева чувствительной области до очень высоких температур и не предназначена для оказания воздействия на поле или эквипотенциальные линии в устройстве.
В публикации US-A-5895972 описаны способ и устройство для охлаждения полупроводникового устройства во время фаз тестирования и отладки при разработке устройства. Вместо обычных тепловых стержней, выполненных, например, из меди, на устройстве закреплен тепловой стержень из прозрачного для инфракрасных лучей материала. В качестве предпочтительного описан тепловой стержень из алмаза. В публикации описано, что подложка, на которой сформировано устройство, может быть утончена перед установкой на устройстве стержня, прозрачного к инфракрасным лучам. Такое утончение подложки требуется для уменьшения потерь передачи, которая производится при оптических испытаниях и отладке устройства с использованием лучей света инфракрасного диапазона. В публикации не описан тип полупроводникового устройства, на который нанесен тепловой стержень, и в нем не содержится указание на то, что устройство представляет собой мощное устройство, содержащее область дрейфа. Кроме того, как указано в публикации, утончение подложки и нанесение теплового стержня предназначены исключительно для упрощения тестирования устройства с использованием оптического тестирования и отладки. Этот процесс осуществляется во время разработки устройства. Тепловой стержень не используется при нормальной работе устройства.
В публикациях известного уровня техники, направленных на полупроводниковые устройства, описан ряд предложений с использованием так называемой мембраны. Эти примеры включают публикации US-A-5420458, WO-A-94/22167, US-A-3689992 и US-A-6008126. В случае каждого из предложений известного уровня техники полупроводниковое устройство не является мощным устройством и, таким образом, не содержит область дрейфа. В каждом случае компоновка в виде мембраны используется для создания изоляции между полупроводниковыми устройствами и интегральной схемой или между областями в структуре полупроводникового устройства и/или для устранения или снижения паразитных емкостных связей. В каждом случае, поскольку описаны низковольтные устройства, структура мембраны практически не влияет на напряжение пробоя.
В соответствии с первым аспектом настоящее изобретение направлено на мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, по меньшей мере, часть области дрейфа, расположена в пределах мембраны, содержащей расположенные друг напротив друга верхнюю и нижнюю поверхности, причем верхняя поверхность мембраны содержит электрические выводы, подключенные непосредственно или опосредованно к ней, которые позволяют прикладывать напряжение в поперечном направлении через область дрейфа, причем рядом с нижней поверхностью мембраны полупроводниковая подложка отсутствует.
В соответствии со вторым аспектом настоящее изобретение направлено на мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, расположенную в слое, слой сформирован на полупроводниковой подложке, причем, по меньшей мере, часть полупроводниковой подложки ниже, по меньшей мере, части области дрейфа, удалена так, что указанная, по меньшей мере, часть области дрейфа сформирована в мембране, определяемой той частью слоя, ниже которого была удалена полупроводниковая подложка, к верхней поверхности мембраны прямо или - опосредованно подключены электрические выводы, позволяющие подавать напряжение в поперечном направлении через область дрейфа.
В соответствии с третьим аспектом настоящее изобретение направлено на мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, по меньшей мере, часть области дрейфа расположена в мембране, содержащей расположенные друг напротив друга верхнюю и нижнюю поверхности, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к верхней поверхности и, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к нижней поверхности, что позволяет прикладывать напряжение вертикально через область дрейфа, причем рядом с нижней поверхностью мембраны полупроводниковая подложка отсутствует.
В соответствии с четвертым аспектом настоящее изобретение направлено на мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, расположенную в слое, слой сформирован на полупроводниковой подложке, по меньшей мере, часть полупроводниковой подложки ниже, по меньшей мере, части области дрейфа удалена так, что указанная, по меньшей мере, часть области дрейфа сформирована в мембране, определенной указанной частью слоя, ниже которого полупроводниковая подложка была удалена, и, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к верхней поверхности и, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к нижней поверхности, что позволяет прикладывать напряжение вертикально через область дрейфа.
Указанная, по меньшей мере, часть области дрейфа полностью или, по существу, полностью обеднена в отношении подвижных носителей заряда, когда к выводам устройства прикладывают напряжение. В первом и втором аспектах настоящего изобретения эквипотенциальные линии в указанной, по меньшей мере, части области дрейфа располагаются, по существу, перпендикулярно к верхней и нижней поверхностям мембраны, и, по существу, равномерно распределяются в поперечном направлении по указанной, по меньшей мере, части области дрейфа. Это, в свою очередь, приводит к повышению напряжения пробоя, которое может приближаться к идеальному или теоретическому пределу. В третьем и четвертом аспектах эквипотенциальные линии в указанной, по меньшей мере, части области дрейфа располагаются, по существу, параллельно верхней и нижней поверхностям мембраны и, по существу, равномерно распределяются по вертикали через указанную, по меньшей мере, часть области дрейфа.
Таким образом, в предпочтительных вариантах воплощения отсутствие полупроводниковой подложки, по меньшей мере, под частью обедненной области в устройствах с поперечным протеканием тока приводит к улучшению способности противостоять напряжению пробоя, благодаря более благоприятному распределению электрического поля и потенциала в области дрейфа мощного устройства. Для устройств с вертикальной структурой отсутствие полупроводниковой подложки позволяет сформировать тонкую область дрейфа и устранить паразитные явления, такие как паразитное последовательное электрическое сопротивление и тепловое сопротивление подложки.
Мощные устройства обычно работают с напряжением в диапазоне от 30 В до 1,2 кВ и с токами в диапазоне от 100 мА до 50 А. Они могут использоваться в диапазоне от домашних электрических приборов, электрических автомобилей, систем управления двигателями и систем питания электроэнергией до радиочастотных и сверхвысокочастотных цепей и систем передачи данных.
Следует понимать, что термины "верх" и "низ", "выше" и "ниже", и "поперечный" и "вертикальный" используются в настоящем описании условно и что по отношению к устройству в целом невозможно использовать какие-либо характеристики физической ориентации.
Так называемое мембранное мощное устройство в соответствии с настоящим изобретением может представлять собой любое устройство из множества различных типов, включая, например, диод, транзистор, тиристор, управляемое устройство MOS (МОП), такое как MOSFET, биполярной транзистор с изолированным затвором (IGBT), устройство с двумя затворами и т.д.
Предпочтительные варианты воплощения, дополнительно описанные ниже, направлены на высоковольтное мощное устройство, которое способно противостоять высокому напряжению пробоя, в котором обеспечена исключительная изоляция и которое обладает пониженным самонагревом.
Может использоваться такая компоновка, в которой только часть области дрейфа расположена в мембране.
В первом и втором аспектах, где только часть области дрейфа расположена в мембране, предпочтительно, сторона вывода высокого напряжения области дрейфа находится в пределах мембраны; при этом остальная часть области дрейфа, включая сторону вывода низкого напряжения, может располагаться за пределами мембраны.
В третьем и четвертом аспектах боковые стороны устройства могут быть расположены за пределами мембраны, в то время как активная область, которая включает часть области дрейфа, расположена в пределах мембраны.
В любом аспекте область дрейфа может быть полностью расположена в мембране.
По меньшей мере, один изолирующий слой может окружать область дрейфа. По меньшей мере, один изолирующий слой может быть расположен в указанной мембране или в отдельной мембране так, что он проходит от верхней поверхности мембраны до нижней поверхности мембраны.
По меньшей мере, один изолирующий слой может окружать область дрейфа и может быть расположен за пределами мембраны.
Один изолирующий слой или, по меньшей мере, один изолирующий слой может состоять из электроизолирующего материала. Один изолирующий слой или, по меньшей мере, один изолирующий слой может представлять собой слой полупроводника с высокой степенью легирования примесями, на который при использовании подают смещение для создания полупроводникового перехода с обратным смещением или со смещением ниже уровня смещения в прямом направлении.
Может использоваться, по меньшей мере, одно дополнительное мощное устройство, содержащее область дрейфа, по меньшей мере, часть которой расположена на указанной мембране или на отдельной мембране. Отдельная мембрана, предпочтительно, сформирована поверх той же исходной подложки и, предпочтительно, на том же этапе изготовления, на котором другая мембрана или каждая другая мембрана сформирована в устройстве.
Может быть сформировано, по меньшей мере, одно низковольтное устройство. Указанное, по меньшей мере, одно низковольтное устройство может быть расположено в указанной мембране. В качестве альтернативы, указанное, по меньшей мере, одно низковольтное устройство может быть расположено за пределами указанной мембраны. В этом случае указанное, по меньшей мере, одно низковольтное устройство может содержать дополнительную мембрану, причем указанная дополнительная мембрана, предпочтительно, сформирована поверх той же исходной подложки и, предпочтительно, на том же этапе изготовления, на котором в устройстве были сформированы другие мембраны. В любом случае такая компоновка позволяет сформировать мощную интегральную микросхему. При этом низковольтное устройство (или устройства) может представлять собой, например, биполярную цепь или цепь CMOS. В таком низковольтном мощном устройстве могут быть сформированы цепи управления, защитные цепи или цепи обработки. В предпочтительных вариантах воплощения, описанных ниже, такие низковольтные устройства хорошо изолированы от мембранных мощных устройств как по вертикали, так и в поперечном направлении. Вертикальная изоляция получается, благодаря отсутствию паразитной подложки под активной областью мощного устройства. Поперечная изоляция обеспечивается, как кратко описано выше, с помощью одного или нескольких изолирующих слоев, сформированных предпочтительно в мембране, от верхней до нижней поверхности мембраны или за пределами мембраны.
Между соседними устройствами может быть установлен, по меньшей мере, один изолирующий слой, обеспечивающий электрическую изоляцию между ними. Указанный изолирующий слой может быть расположен на другой мембране, причем указанная дополнительная мембрана, предпочтительно, может быть сформирована поверх той же исходной подложки и, предпочтительно, на одном этапе изготовления с другой мембраной или с каждой другой мембраной, установленной в устройстве.
В первом и втором аспекте настоящего изобретения устройство может содержать электроизолирующий и теплопроводный слой, расположенный рядом с нижней поверхностью мембраны. Электроизолирующий теплопроводный слой используется для облегчения отвода большей части тепла, которое, в противном случае, может накапливаться в мембране при работе мощного устройства. Этот слой может быть изготовлен из любого подходящего материала, такого как, например, поликристаллический алмаз, аморфный алмаз, нитрид бора, окисел алюминия и т.д. Материал, предпочтительно, сформирован путем нанесения на необработанную подложку в виде слоя, с использованием способа напыления или осаждения из паров химического реагента или с использованием любой другой подходящей технологии. Слой может полностью заполнять пространство под мембраной или может быть сформирован как тонкий слой под мембраной, который располагается на боковых стенках и на нижней поверхности остающихся частей подложки. Этот слой, предпочтительно, находится в тепловом контакте с теплоотводом.
В третьем и четвертом аспектах нижний вывод может быть электро- и теплопроводным. Нижний вывод может быть изготовлен из металла или из комбинации металлов, таких как алюминий, медь и т.д. Нижний вывод может заполнять пространство под мембраной. В предпочтительном варианте воплощения нижний вывод сформирован как тонкий слой под мембраной, который следует конфигурации боковых стенок остающихся частей подложки и под основной нижней поверхностью устройства. Этот слой, предпочтительно, находится в тепловом контакте с внешним теплоотводом. В качестве альтернативы, на нижней стороне одной или отдельной мембраны, помимо одного нижнего вывода, могут быть расположены дополнительные выводы, которые выполнены в форме тонких слоев, изолированных друг от друга.
Мембрана может содержать полупроводниковый слой, сформированный на электроизолирующем слое. Электроизолирующий слой может представлять собой слой окисла, сформированный с использованием, например, известной технологии КНД. Когда подложку вытравливают для формирования мембраны, такой слой окисла обычно действует как ограничитель вытравливания, который помогает сформировать мембрану. В третьем и четвертом аспектах, этот слой удаляют для обеспечения доступа для слоя вывода, который должен быть сформирован с нижней стороны.
В первом и втором аспектах устройство может содержать механически прочный и электроизолирующий слой, сформированный под мембраной. Механически прочный и электроизолирующий слой обеспечивает структурную прочность мембраны, а также минимизирует риск разрушения мембраны.
В любом аспекте область дрейфа может иметь неравномерный профиль легирования примесями. Это позволяет обеспечить, по существу, равномерное распределение эквипотенциальных линий в области дрейфа. Это, в свою очередь, приводит к повышению напряжения пробоя, которое может приближаться к идеальному или теоретическому пределу. Концентрация легирования примесями в области дрейфа на стороне высоковольтного вывода устройства, предпочтительно, относительно высокая, и концентрация легирования примесями в области дрейфа на стороне низковольтного вывода устройства, предпочтительно, относительно низкая. Концентрация легирования примесями в области дрейфа может изменяться линейно от одной стороны области дрейфа к другой. Это позволяет дополнительно улучшить возможности устройства противостоять напряжению пробоя.
В первом и втором аспектах область дрейфа может содержать, по меньшей мере, два полупроводниковых слоя с чередующимся типом проводимости, сформированных один на другом и находящихся в контакте друг с другом. При использовании эти два или несколько полупроводниковых слоя с чередующимся типом проводимости формируют полупроводниковый переход в вертикальном направлении так, что область дрейфа может быть полностью обедненной в отношении подвижных носителей заряда, когда к выводам устройства прикладывают напряжение. Это, в свою очередь, позволяет обеспечить, по существу, перпендикулярное расположение эквипотенциальных линий по отношению к указанной верхней и нижней поверхностям мембраны, по меньшей мере, в части области дрейфа и, по существу, равномерное распределение в поперечном направлении вдоль, по меньшей мере, части области дрейфа. Это, в свою очередь, обеспечивает более высокое напряжение пробоя, которое может приближаться к идеальному или теоретическому пределу.
В любом аспекте область дрейфа может содержать множество расположенных рядом друг с другом в поперечном направлении полупроводниковых областей с чередующимся типом проводимости. Эти расположенные рядом друг с другом в поперечном направлении полупроводниковые области с чередующимся типом проводимости формируют множество расположенных в поперечном направлении переходов в направлении "z" устройства, что, в свою очередь, позволяет обеспечить, по существу, равномерное распределение эквипотенциальных линий в указанной, по меньшей мере, части области дрейфа в пределах указанной, по меньшей мере, части области дрейфа. Это, в свою очередь, повышает напряжение пробоя, которое может приближаться к идеальному или теоретическому пределу.
В любом аспекте область дрейфа может содержать множество расположенных рядом друг с другом в поперечном направлении полупроводниковых ячеек с чередующимся типом проводимости, расположенных в плоскости устройства. Эти ячейки могут быть расположены в правильном или неправильном порядке. Каждая компоновка, в свою очередь, позволяет обеспечить, по существу, равномерное распределение эквипотенциальных линий в указанной, по меньшей мере, части области дрейфа. Это, в свою очередь, приводит к повышению напряжения пробоя, которое может приближаться к идеальному или теоретическому пределу.
Устройство может содержать концевую область, расположенную в непосредственной близости и находящуюся в контакте с областью дрейфа, причем указанная концевая область может быть сформирована для снижения вероятности преждевременного пробоя на кромке области дрейфа. По меньшей мере, часть указанной концевой области может быть расположена внутри мембраны. По меньшей мере, часть указанной концевой области может быть расположена за пределами мембраны и выше любой полупроводниковой подложки. Область дрейфа может быть в большей степени легирована примесями, чем, по меньшей мере, часть концевой области. Область дрейфа может быть в большей степени легирована примесями, чем полупроводниковая подложка.
В соответствии с этим пятый аспект настоящего изобретения направлен на способ формирования мощного полупроводникового устройства, содержащего активную область, которая включает область дрейфа, способ содержит следующие этапы: формирование в слое, сформированном на полупроводниковой подложке, мощного полупроводникового устройства, включающего активную область, которая содержит область дрейфа; и удаление, по меньшей мере, части полупроводниковой подложки ниже, по меньшей мере, части области дрейфа так, чтобы указанная, по меньшей мере, часть области дрейфа была сформирована в мембране, определяемой этой частью слоя, ниже которой полупроводниковая подложка была удалена.
Предпочтительно, чтобы подложка была удалена, по меньшей мере, на последнем или на одном из последних этапов процесса изготовления устройства. При этом подложка обеспечивает поддержку для устройства в течение как можно большего времени в ходе процесса изготовления.
Указанная, по меньшей мере, часть полупроводниковой подложки может быть удалена способом жидкостного вытравливания.
Указанная, по меньшей мере, часть полупроводниковой подложки может быть удалена способом сухого вытравливания.
Указанная, по меньшей мере, часть полупроводниковой подложки может быть удалена с использованием заглубленного изолирующего слоя в качестве ограничителя вытравливания. Заглубленный слой может представлять собой часть структуры "кремний на диэлектрике" (КНД).
По меньшей мере, один полупроводниковый слой может быть введен способом имплантации, диффузии или осаждения с обратной стороны устройства после формирования мембраны.
Нижний слой вывода может быть нанесен на нижнюю сторону мембраны, причем указанный нижний слой вывода находится в контакте, по меньшей мере, с одним полупроводниковым слоем, расположенным в мембране.
Способ может содержать этап нанесения электроизолирующего и теплопроводного слоя, расположенного вблизи к поверхности мембраны. Электроизолирующий и теплопроводный слой может быть нанесен с помощью процесса осаждения (предпочтительно на необработанную подложку).
В качестве альтернативы, способ может содержать этап нанесения электро- и теплопроводного слоя, который действует как электрод (вывод), расположенный вблизи к нижней поверхности мембраны. Указанный слой может быть нанесен способом осаждения на необработанную подложку.
При формировании устройств и в способах, описанных выше, могут использоваться одна или несколько известных технологий формирования биполярных CMOS, BI-CMOS, DMOS, КНД структур, а также технология формирования канавок на соответствующих этапах изготовления интегральных схем.
В устройствах и способах, описанных выше, область дрейфа может содержать, по меньшей мере, один из материалов кремний, карбид кремния, алмаз, нитрид галлия и арсенид галлия.
В случае, когда сформирован, по меньшей мере, один изолирующий слой, он может состоять из одного из материалов, таких как двуокись кремния, нитрид, алмаз, окись алюминия, нитрид алюминия и нитрид бора.
Варианты настоящего изобретения будут описаны ниже на примере, со ссылкой на прилагаемые чертежи, на которых:
на фиг.1а схематично показан вид в поперечном сечении мощного диода с изоляцией p-n-переходом известного уровня техники;
на фиг.1b схематично показан вид в поперечном сечении мощного диода с КНД структурой известного уровня техники;
на фиг.2а схематично показан вид в перспективе первого примера устройства в соответствии с настоящим изобретением;
на фиг.2b схематично показан вид в перспективе второго примера устройства в соответствии с настоящим изобретением;
на фиг.3 схематично показан вид в поперечном сечении другого примера устройства в соответствии с настоящим изобретением, в котором показаны эквипотенциальные линии; и,
на фигурах 4-43 схематично показаны виды в поперечном сечении или виды в перспективе других примеров устройств в соответствии с настоящим изобретением.
Как показано на фиг.2а и 2b, первый и второй примеры мембранного мощного полупроводникового устройства 10 в соответствии с настоящим изобретением содержат полупроводниковую подложку 11, имеющую нижнюю поверхность 12, которая формирует основную нижнюю поверхность устройства 10. Первый тонкий слой 13, который в этих примерах содержит полупроводниковый слой 14, сформирован на подложке 11 и имеет верхнюю поверхность 15, которая представляет собой основную верхнюю поверхность 5 устройства 10. Исходная полная протяженность подложки 11 обозначена на фигурах 2а и 2b пунктирными линиями. При изготовлении часть 11' подложки 11 ниже тонкого слоя 13 полностью удаляют до тонкого слоя 13 с тем, чтобы оставить область тонкого слоя 13, ниже которой отсутствует подложка 11, причем эта область называется здесь мембраной 16 (показана в пределах штрихпунктирных линий). Оставшиеся части подложки 11 формируют опорные ножки. Мембрана 16 имеет нижнюю поверхность 17. Активная структура 18 мощного устройства 10 (обозначена линиями из точек) в этих примерах расположена полностью в пределах мембраны 16. В примере, показанном на фигуре 2а, активная структура 18 электрически изолирована от других устройств или цепей изолирующим слоем 19, сформированным в мембране 16 между верхней поверхностью 15 и нижней поверхностью 17 мембраны, так, что изолирующий слой 19 окружает активную структуру 18 мощного устройства 10. В примере, показанном на фигуре 2b, изолирующий слой 19 расположен за пределами мембраны 16 в пределах тонкого слоя 13 так, что он окружает активную структуру 18 мощного устройства 10. В примерах, показанных на фигурах 2а и 2b, мощное устройство 10 содержит слой 20 дрейфа, который расположен в полупроводниковом слое 14 внутри первого тонкого слоя 13 и полностью находится в пределах мембраны 16. Слой 20 дрейфа выдерживает высокое напряжение, прикладываемое к основным выводам (не показаны) мощного устройства 10, когда мощное устройство 10 находится в закрытом состоянии и блокирует напряжение через основные выводы. Во время такого режима работы слой 20 дрейфа становится частично или в идеале полностью обедненным в отношении подвижных носителей заряда. В соответствии с вариантом воплощения настоящего изобретения, если основные выводы расположены на верхней поверхности 15 устройства и в пределах мембраны 16, эквипотенциальные линии в поперечном сечении устройства вдоль слоя 20 дрейфа будут располагаться практически перпендикулярно основной верхней поверхности 15 и нижней поверхности 17 мембраны. В соответствии с другим вариантом воплощения настоящего изобретения, если первый основной вывод будет расположен на поверхности 15 и в пределах мембраны 16, и второй основной вывод будет расположен рядом с нижней стороной мембраны и в пределах мембраны 16, эквипотенциальные линии будут практически параллельны как верхней, так и нижней поверхностям 15, 17.
Предпочтительно, чтобы часть 11' подложки была удалена в ходе последнего или одного из последних этапов изготовления, и, в частности, после завершения формирования всех или, по существу, всех структур на тонком слое 13 и выше него, так, что вся подложка 11 может поддерживать полностью тонкий слой 13 в ходе этих этапов изготовления.
Здесь следует отметить разницу в двумерном распределении потенциала высоковольтных устройств известного уровня техники, таких как обычное высоковольтное устройство с изоляцией полупроводниковым переходом (JI) или устройство типа "кремний на диэлектрике" (КНД), и мембранных мощных устройств в соответствии с настоящим изобретением. Как можно видеть на фигурах 1а и 1b, на которых показаны обычные устройства, эквипотенциальные линии практически перпендикулярны поверхности 5, но по мере их углубления в массу устройства они выравниваются параллельно нижней поверхности 4 подложки. Такое распределение эквипотенциальных линий может привести к преждевременному пробою. На фигурах 3а и 3b показано двумерное распределение эквипотенциальных линий в примере простой структуры мощного устройства в соответствии с настоящим изобретением, сформированного с использованием одного высоковольтного полупроводникового перехода. В примере, показанном на фигуре 3а, основные выводы 23 установлены на верхней поверхности 15, и область 20 дрейфа содержит для простоты только один слой полупроводника, который в меньшей степени легирован примесями, чем область 21 р+ анода и область 22 n+ катода. Область 20 дрейфа становится полностью обедненной в режиме блокирования напряжения и перед возникновением пробоя. Как показано на фигуре 3а, по сравнению с фигурой 1а и 1b, можно видеть, что эквипотенциальные линии располагаются перпендикулярно или практически перпендикулярно, как к верхней поверхности 15, так и к нижней поверхности 17 мембраны 16, и распределяются, по существу, равномерно от области 21 анода до области 22 катода внутри области 20 дрейфа так, что значение напряжения пробоя приближается к его идеальному пределу. В примере, показанном на фигуре 3b, основные выводы 23 расположены на верхней поверхности 15 и нижней поверхности 17 соответственно так, что эквипотенциальные линии располагаются параллельно или практически параллельно как к верхней поверхности 15, так и к нижней поверхности 17, и распределяются, по существу, равномерно от области 21 анода до области 22 катода внутри области 20 дрейфа так, что напряжение пробоя будет идеальным для данной толщины слоя 20 дрейфа.
Предпочтительные варианты воплощения высоковольтных мощных устройств в соответствии с настоящим изобретением также отличаются от устройств известного уровня техники способом формирования изоляции. Изоляция в предпочтительных мембранных мощных устройствах реализована вертикально и является идеальной, благодаря отсутствию подложки ниже активной структуры 18 мембранного мощного устройства 10, а также формируется поперечно с использованием изолирующего слоя 19, который окружает активную структуру 18 мощного устройства 10.
Там, где он установлен, изолирующий слой 19 может быть выполнен в форме полупроводникового слоя с высокой степенью легирования примесями, к которому подключено соответствующее напряжение смещения так, что все полупроводниковые переходы, связанные с указанным изолирующим слоем, находятся под обратным смещением или под нулевым смещением. В этом случае, изолирующий слой действует, как эффективный барьер для электропроводности. На фигурах 4а и 4b показан пример мембранного мощного устройства 10, содержащего р+ изолирующий слой 19, который проходит от верхней поверхности 15 до нижней поверхности 17 мембраны и который окружает активную структуру 18. Р+ изолирующий слой 19 соединен с землей и ее потенциал в данном примере является наименьшим доступным потенциалом в мощной интегральной схеме. В примере, показанном на фигуре 4а, изолирующий слой 19 расположен в пределах мембраны 16. В примере по фигуре 4b изолирующий слой 19 расположен за пределами мембраны 16.
Изолирующий слой может, в качестве альтернативы, быть выполнен в виде изолирующего слоя, например, окисла кремния и может быть выполнен в форме канавки или слоя LOCOS (технология изготовления интегральной схемы МОП с толстым защитным слоем окисла кремния). В дополнительном альтернативном варианте изоляция может быть обеспечена с помощью канавок, заполненных слоями окисла и поликристаллического кремния. Также могут использоваться другие изолирующие материалы. Другая альтернатива состоит в использовании воздушных зазоров (так называемая изоляция "MESA" или изоляция "канавками").
Несколько изолирующих слоев 19 могут использоваться в пределах одной мембраны 16 для разделения множества мощных устройств 10, расположенных в пределах одной мембраны 16, или для отделения биполярных низковольтных устройств или низковольтных устройств CMOS от мощных устройств 10. На фигуре 5а показан пример из четырех таких мощных устройств 10, расположенных в пределах одной мембраны 16, изолированных друг от друга с помощью изолирующих слоев, размещенных в пределах мембраны 16. На фигуре 5b показан вид сверху примера из четырех мощных устройств 10, расположенных на отдельных соответствующих мембранах 16, изолированных друг от друга с использованием изолирующих слоев 19, помещенных за пределами мембраны 16. На фигуре 6а схематично изображен двумерный вид в поперечном сечении мощной интегральной схемы 40, которая содержит одно мембранное мощное устройство 10, и CMOS, а также биполярные устройства 41, расположенные за пределами мембраны 16. В качестве альтернативы, CMOS и биполярные устройства 41 также могут быть расположены на мембране 16 вместе с мощными устройствами 10, как показано на фигуре 6b, или на других мембранах 16, сформированных поверх той же исходной подложки 11, как показано на фигуре 6с. Пример на фигуре 6d отличается от примера по фигуре 6с тем, что изолирующий слой 19 расположен за пределами мембраны 16. Очевидно, что использование мембран 16 и изолирующих слоев 19 позволяет обеспечить очень эффективную электрическую изоляцию между мощными устройствами 10 и маломощными цепями 41, а также между соседними мощными устройствами 10.
На фигуре 7 все выводы расположены на верхней поверхности 15, в данном примере слой 45, который выполнен электроизолирующим, но который имеет относительно высокую теплопроводность, может быть расположен вблизи к нижней поверхности 17 мембраны 16, что позволяет отводить большую часть тепла, которое в противном случае накапливалось бы внутри мембраны 16 при работе мощного устройства. В предпочтительном варианте воплощения этот слой 45 сформирован после однократного вытравливания нижней стороны полупроводниковой подложки 11 и может быть сформирован путем осаждения на необработанную подложку диэлектрического материала с высокой теплопроводностью. Такие материалы могут быть, например, основаны на алмазе. Также могут использоваться другие материалы, такие как нитрид бора, нитрид алюминия и окисел алюминия. Как показано на фигуре 8, изолирующий слой 45 может заполнять весь зазор в подложке 11, остающейся после формирования мембраны. В любом случае, теплоотвод 46 может находиться в тепловом контакте с изолирующим слоем 45 для отвода тепла.
Как показано на фигурах 9а и 9b, первый тонкий слой 13 может содержать тонкий изолирующий слой 50, нижняя сторона которого, по существу, формирует нижнюю поверхность 17 мембраны, и, по меньшей мере, один полупроводниковый слой 51 расположен поверх тонкого изолирующего слоя 50, как например при использовании технологии "кремний на диэлектрике" (КНД) известного уровня техники. В этом случае при производстве мощных интегральных схем может использоваться технология КНД, такая как соединенные слои, SIMOX или Unibond. В качестве альтернативы, может использоваться технология "кремний на алмазе". На одном из последних этапов изготовления высоковольтной КНД структуры и в соответствии с вышеописанными примерами полупроводниковая подложка 11 под заглубленным изолирующим слоем 50 может быть частично удалена с использованием обычного формирования рисунка с однократным вытравливанием с задней стороны. В этом примере заглубленный изолирующий слой 50 действует как эффективный ограничитель вытравливания для мембраны 16. Важно отметить, что основные выводы расположены на верхней поверхности 15 в пределах мембраны 16, заглубленный изолирующий слой 50 также позволяет обеспечить равномерное распределение эквипотенциальных линий внутри слоя 20 дрейфа так, что напряжение пробоя мембранного мощного устройства 10 будет близко к его идеальному значению. В примере, показанном на фигуре 9а, изолирующий слой 19 расположен в пределах мембраны 16. В примере, показанном на фигуре 9b, изолирующий слой 19 расположен за пределами мембраны 16.
Повторим, что изолирующий слой 45 с относительно высокой теплопроводностью может быть сформирован под мембраной 16, как показано на фигурах 10 и 11, который позволяет отводить тепло в поперечном направлении на подложку 11 и/или непосредственно на внешний теплоотвод 46. В примерах, показанных на фигурах 10a и 11а, изолирующий слой 19 расположен в пределах мембраны 16, в то время как в примерах, показанных на фигурах 10b и 11b, изолирующий слой расположен за пределами мембраны 16.
В примере, показанном на фигуре 12, дополнительный электроизолирующий слой 55, который обладает улучшенными механическими свойствами, расположен между заглубленным изолирующим слоем 50 и электроизолирующим, но теплопроводным слоем 45 в области мембраны 16, для усиления структуры мембраны 16 и для минимизации риска механического разрыва мембраны 16. Этот дополнительный изолирующий слой также позволяет скомпенсировать общее механическое напряжение в мембране 16 и также может улучшить сцепление электроизолирующего, но теплопроводного слоя 45 с заглубленным изолирующим слоем 50. Следует понимать, что такой механически прочный слой 55 также может быть размещен под мембраной 16 в любом из других примеров, описанных в данном описании, которые не содержат заглубленный изолирующий слой 50, причем такая компоновка улучшает электрическую пассивацию и/или механические свойства структуры, включая, в частности, сопротивление разрыву. Несколько таких механически прочных изолирующих слоев могут быть нанесены на заднюю сторону мембраны 16 для улучшения рассеивания тепла, электрической пассивации и/или механического упрочнения мембраны 16 и/или для действия в качестве буферных слоев для обеспечения хорошего сцепления между одним слоем и другим. Изолирующие слои 21 и буферный слой могут быть выполнены из нитридов, оксидов, аморфных материалов или поликристаллических материалов.
В примерах, показанных на фигурах 13а-13с, когда основные выводы устройства расположены на верхней поверхности 15, в пределах мембраны 16, первый тонкий слой 13 в каждом случае содержит два полупроводниковых слоя 60, 61 противоположного типа проводимости так, что область дрейфа в мощном устройстве 10 теперь состоит из двух полупроводниковых областей 60', 61' противоположного типа проводимости, расположенных друг над другом и находящихся в прямом контакте друг с другом так, что формируется полупроводниковый переход. Наличие этих двух полупроводниковых областей 60', 61' различного типа проводимости, находящихся в прямом контакте друг с другом, позволяет существенно повысить напряжение пробоя устройства. Это происходит, благодаря горизонтальному полупроводниковому переходу, сформированному в вертикальном направлении между полупроводниковыми слоями 60, 61, что позволяет обеспечить обеднение всей области дрейфа при намного меньшем напряжении, чем напряжение пробоя. Это означает, что область дрейфа физически действует как слой с собственной электропроводностью в режиме блокирования напряжения, и эквипотенциальные линии в вертикальном поперечном сечении устройства располагаются перпендикулярно верхней поверхности 15 и нижней поверхности 17 мембраны и более равномерно распределяются вдоль области дрейфа в поперечном направлении. В этих структурах, таким образом, формируется практически равномерное электрическое поле вдоль области дрейфа в поперечном направлении или в направлении х. Если электрическое поле достигает критического значения, происходит лавинный пробой. Поскольку электрическое поле в этот момент распределяется, по существу, равномерно, напряжение пробоя, которое графически представлено областью под кривой электрического поля в направлении х, между основными выводами устройства, будет максимальным. Следует понимать, что концентрация легирования примесями и толщина двух полупроводниковых слоев 60, 61 играют важную роль для достижения максимально возможного напряжения пробоя, и их предпочтительно выбирают такими, чтобы вся область дрейфа была обедненной при относительно низком напряжении по сравнению с номинальным напряжением пробоя. На выбор концентрации легирования примесями и толщины двух полупроводниковых слоев 60, 61 также влияет тип используемого мощного устройства и соответствующий процесс изготовления.
Пример, показанный на фигуре 13b, представляет собой КНД структуру, содержащую изолирующий слой 50 из окисла кремния. Пример, показанный на фигуре 13с, также представляет собой КНД структуру, содержащую изолирующий слой 50 из окисла кремния и электроизолирующий, но теплопроводный слой 45, нанесенный на заднюю сторону изолирующего слоя 50. Следует понимать, что электроизолирующий, но теплопроводный слой может также быть нанесен на нижнюю поверхность 17 мембраны 16 в примере структуры с изоляцией p-n-переходом, показанной на фигуре 13а.
В примерах, показанных на фигурах 14а-14с, которые, в общем, соответствуют примерам, показанным на фигурах 13а-13с, область дрейфа в каждом случае сформирована с помощью нескольких полупроводниковых слоев чередующегося типа проводимости, построенных поверх друг друга, в направлении у так, что вся область дрейфа становится полностью обедненной при относительно низком напряжении по сравнению с номинальным напряжением пробоя. И снова, следует понимать, что в любом из этих примеров электроизолирующий, но теплопроводный слой 45 может быть нанесен на нижнюю поверхность 17 мембраны 16.
В примере, показанном на фигуре 15, в котором основные выводы снова расположены на верхней поверхности 15 в пределах мембраны 16, область дрейфа мембранного мощного устройства 10 содержит множество расположенных рядом друг с другом слоев 70, 71, 72 чередующегося типа проводимости, сформированных в третьем направлении z. Такие расположенные рядом друг с другом полупроводниковые области в направлении z формируют полупроводниковые переходы, расположенные поперечно в направлении z, так, что вся область дрейфа становится полностью обедненной при относительно низком напряжении по сравнению с номинальным напряжением пробоя. Наличие вертикальных плоскостей переходов в направлении z мембраны 16 обеспечивает равномерное распределение эквипотенциальных линий вдоль области дрейфа в направлении х, что повышает напряжение пробоя до значения, близкого к идеальной величине. Как и в примерах, описанных выше, эквипотенциальные линии в вертикальном поперечном сечении (х, у) устройства располагаются перпендикулярно верхней поверхности 15 и нижней поверхности 17 мембраны и, таким образом, выравниваются по оси у. Степень легирования примесями и толщину располагающихся рядом друг с другом полупроводниковых слоев 70, 71, 72 различного типа проводимости выбирают таким образом, чтобы область дрейфа полностью обеднялась в режиме блокирования напряжения, при относительно низком напряжении по сравнению с номинальным напряжением пробоя, что, таким образом, повышает напряжение пробоя до величины, близкой к идеальному значению. Следует понимать, что, хотя в направлении z показаны три полупроводниковых слоя 70, 71, 72, может использоваться только два слоя или больше трех слоев. Кроме того, следует понимать, что электроизолирующий, но теплопроводный слой может быть нанесен на нижнюю поверхность 17 мембраны 16 для отвода тепла от устройства 10.
В примере, показанном в фигуре 16, область дрейфа сформирована из множества ячеек 80 различного типа проводимости, расположенных с чередованием по отношению друг к другу для формирования на верхней поверхности 15 и в плоскости х, z правильной структуры так, что снова вся область дрейфа становится полностью обедненной в режиме блокирования напряжения так, что потенциал равномерно распределяется по области дрейфа. Ячейки различного типа проводимости могут быть сформированы в виде правильной структуры или в виде беспорядочной структуры (не показана) в плоскости х, у.
В примерах, показанных на фигурах 17а-17с (на которых, соответственно, изображено устройство с изоляцией p-n-переходом, устройство с КНД структурой, и устройство с КНД структурой, включающее электроизолирующий, но теплопроводный слой 45, нанесенный на заднюю сторону мембраны 16), подложка 11 удалена таким образом, что только часть области 20 дрейфа расположена в пределах мембраны 16. При этом часть области 20 дрейфа остается за пределами мембраны 16 (и поэтому располагается над остающимися частями подложки 11). Основные выводы располагаются на верхней поверхности 15, но предпочтительно высоковольтный контактный край области 20 дрейфа расположен в пределах мембраны 16, в то время как низковольтный контактный край области 20 дрейфа может оставаться за пределами мембраны 16. И снова, следует понимать, что электроизолирующий, но теплопроводный слой 45 может быть нанесен на нижнюю поверхность 17 мембраны 16 в любом из этих примеров.
Во всех примерах, описанных выше и представленных на фигурах 2-17, стенки подложки 11 расположены под углом к плоскости х, z устройства с поперечным протеканием тока. Это происходит из-за того, что наиболее часто используется жидкостное анизотропное вытравливание задней стороны, которое обычно выполняется с использованием раствора КОН. Кремниевая подложка 11 представляет собой монокристалл, и скорость вытравливания анизотропных травильных растворов зависит от ориентации кристалла. Плоскости ограничения травления обычно представляют собой (111) плоскости. Устройства типа КНД структуры, которые содержат заглубленный оксидный слой, имеют преимущество, состоящее в том, что вытравливание задней стороны автоматически прекращается при достижении заглубленного оксидного слоя, поскольку вытравливание окиси для многих травильных растворов (включая КОН) происходит намного медленнее, чем вытравливание кремния. В качестве альтернативы для устройств, сформированных в массиве кремния (то есть для устройств, в которых не используется КНД структура), вытравливание задней стороны может контролироваться по времени или электрохимическим способом.
Вместо жидкостного анизотропного вытравливания может использоваться сухое вытравливание задней стороны для получения любого из мембранных мощных устройств, в соответствии с настоящим изобретением. Сухое вытравливание задней стороны имеет преимущество, состоящее в том, что при этом стенки подложки 11 получаются вертикальными, как показано на примере, представленном на фигурах 18 и 18b. Это означает, что объем, занимаемый зазором в подложке 11 ниже мембраны 16, больше не будет зависеть от толщины подложки 11, и, таким образом, более просто может быть получено множество мембран 16 с уменьшенным поперечным промежутком между ними в одном кристалле или интегральной схеме. В примере, показанном на фигуре 18а, изолирующий слой 19 расположен в пределах мембраны 16, в то время как в примере, показанном на фигуре 18b, изолирующий слой 19 расположен за пределами мембраны 16.
В примере, показанном на фигуре 19, мембрана 16 сформирована способом вытравливания передней стороны (то есть микромеханической обработки поверхности) подложки 11. В представленном примере подложка 11 частично удалена под активной областью 18 устройства 10 так, что в подложке 11 остается зазор под активной структурой 18, который позволяет повысить возможности устройства противостоять напряжению пробоя. На фигуре 20 показан вид в поперечном сечении примера, изображенного на фигуре 19. На фигуре 21 показан вариант КНД структуры для примера, показанного на фигурах 19 и 20. Поскольку во всех примерах, описанных выше, наличие зазора в подложке 11 под активной областью 18 (то есть формирование мембраны 16) означает, что эквипотенциальные линии в области 20 дрейфа располагаются перпендикулярно как к верхней поверхности 15 устройства, так и к нижней поверхности 7 мембраны и, по существу, равномерно распределяются внутри области 20 дрейфа так, что напряжение пробоя приближается к его идеальному пределу.
В примерах, показанных на фигурах 22а и 22b, на которых изображены соответственно варианты с использованием изоляции p-n-переходом и КНД структуры, зазор в подложке 11 сформирован только частично под областью 20 дрейфа так, что только часть области 20 дрейфа сформирована в мембране 16. И снова, основные выводы расположены на верхней поверхности 15, но предпочтительно контактный край высокого напряжения области 20 дрейфа расположен в пределах мембраны 16, в то время как контактный край низкого напряжения может располагаться за пределами мембраны 16.
На фигуре 23а подробно показан пример мембранного высоковольтного DMOSFET (LDMOSFET) 10 с поперечным протеканием тока в соответствии с настоящим изобретением, в котором область 20 дрейфа имеет n тип проводимости, область 90 истока и область 91 стока представляют собой области n типа проводимости и очень хорошо легированы донорными примесями для формирования хорошего омического контакта, и потенциальная яма 92 имеет р тип проводимости. Обычный изолированный затвор, сформированный тонким изолирующим слоем 93 и слоем 94 из поликристаллического кремния и/или металла, расположен над потенциальной ямой 92 и изолирован от металлического слоя S истока изолирующим слоем 95. Более толстый изолирующий слой 96, обозначенный на чертеже как защитный слой окисла, может присутствовать поверх слоя 20 дрейфа между изолированным затвором и областью стока. Слой 94 из поликристаллического кремния/металла может проходить на короткое расстояние поверх защитного окисла 96. В открытом состоянии ток протекает между выводом D стока, который контактирует с n+ областью 91 стока, и выводом истока, который контактирует с n+ областью 90 истока. Этот ток управляется потенциалом, прикладываемым к выводу G затвора, который находится в контакте с изолированным затвором. Когда к выводу затвора приложен более высокий потенциал по отношению к выводу истока, на поверхности потенциальной ямы 92 формируется канал электронов под изолированным затвором, который позволяет протекать потоку электронов из области истока через канал, через область 20 дрейфа к стоку. Устройство может быть открыто и закрыто при приложении соответствующего потенциала на вывод затвора. Высоковольтная структура LDMOSFET расположена на мембране 16, определяемой верхней поверхностью 15 и нижней поверхностью 17 мембраны. Нижняя поверхность 17 мембраны расположена в направлении поперечного сечения между верхней поверхностью 15 и поверхностью 12 полупроводниковой подложки. Мембрана 16, таким образом, выполнена тонкой по сравнению с полупроводниковой подложкой 11 так, что, когда устройство работает в режиме блокирования напряжения, область 20 дрейфа становится полностью обедненной в отношении подвижных носителей заряда, и эквипотенциальные линии располагаются практически перпендикулярно по отношению к верхней поверхности 15 и нижней поверхности 17 мембраны, как показано на фигуре 24. Это отличается от структуры LDMOSFET с изоляцией p-n-переходом известного уровня техники, в которой область дрейфа обычно располагают поверх толстой полупроводниковой подложки, которая в закрытом состоянии является не полностью обедненной, и поэтому эквипотенциальные линии изгибаются от исходного вертикального направления в области дрейфа так, что они выравниваются по отношению к горизонтальному направлению (оси X) в подложке. Преимущество высоковольтного мембранного LDMOSFET состоит в способности противостоять более высокому напряжению пробоя, в более равномерном распределении эквипотенциальных линий на поверхности и в обеспечении лучшей изоляции, благодаря использованию вертикального изолирующего слоя 19 в мембране 16. В данном примере изолирующий слой 19 изготовлен из р+ слоя с высокой степенью легирования примесями и соединен с выводом истока. Следует понимать, что устройство, показанное на фигуре 23а, обычно может содержать несколько полосок/элементов/ячеек так, чтобы такое устройство соответствовало техническим требованиям по уровню тока и мощности. Для устройства, рассчитанного на 600 В, концентрация легирования в области дрейфа обычно может составлять 1016/см3, толщина области 20 дрейфа составляет от 0,2 до 20 мкм, и длина области дрейфа составляет 30-50 мкм. Степень легирования примесями области 20 дрейфа не обязательно должна быть постоянной, и может изменяться от края истока до края стока. Например, на краю истока степень легирования примесями может составлять 8×1015/см3 при линейном увеличении до величины 3×1016/см3 на краю стока.
На фигуре 23b показан вариант с использованием КНД структуры для примера, представленного на фигуре 23а, в котором изолирующий слой 50 расположен снизу области 20 дрейфа, которая составляет часть мембраны 16. Этот изолирующий слой 50 не обязательно должен быть толстым, как в случае высоковольтных устройств с использованием КНД структуры известного уровня техники, но вместо этого может быть выполнен очень тонким, поскольку потенциал в режиме блокирования напряжения (когда устройство закрыто), не сосредотачивается на нем в направлении у (как в случае использования обычных высоковольтных устройств с КНД структурой), но вместо этого проходит вдоль него, в направлении х. Изоляция в этом случае выполнена с использованием оксидных канавок 19, но могут использоваться также другие типы изоляции, такие как р+ слой. На фигуре 23с показан вариант примера, представленного на фигуре 23b, в котором электроизолирующий слой 45 с хорошей теплопроводностью расположен под мембраной для облегчения отвода тепла к теплоотводу 46, который, таким образом, устраняет избыточный нагрев. В этом примере изолирующий слой 19 расположен за пределами мембраны 16.
И снова следует понимать, что электроизолирующий, но теплопроводный слой 45 может быть нанесен на нижнюю поверхность 17 мембраны 16 в любом из приведенных примеров.
На фигурах 25а - 25с подробно представлены примеры мембранных мощных устройств, построенных на биполярных транзисторах с изолированным затвором со структурой с поперечным протеканием тока (LIGBT), в которых используется биполярная проводимость тока в области 20 дрейфа, подвешенной на мембране 16, и которые, в общем, соответствуют структурам LDMOSFET, показанным на фигурах 23а-23с. Основное отличие между мембранными мощными устройствами LIGBT и мощными устройствами LDMOSFET, показанными на фигурах 23а - 23с, состоит в использовании на аноде дырочного инжектирующего слоя 100 с высокой степенью легирования примесями. Биполярная проводимость устройств типа LIGBT отличается модуляцией проводимости в области дрейфа для снижения сопротивления в открытом состоянии. И снова понятно, что электроизолирующий, но теплопроводный слой 45 может быть нанесен на нижнюю поверхность 17 мембраны 16 в любом из этих примеров.
На фигуре 26а схематично показан вид в перспективе примера мембранного устройства, выполненного в виде мощного диода. Для мощного диода, рассчитанного на напряжение 600 В, концентрацию легирования примесями n области 20 дрейфа выбирают в диапазоне от 3×1015/см3 до 1016/см3 и длину от 30 до 50 мкм. Толщина области 20 дрейфа может составлять от 0,2 мкм до 20 мкм. Степень легирования области 20 дрейфа не обязательно должна быть постоянной и может изменяться от края истока до края стока. Например, на краю истока степень легирования примесями может составлять 8×1015/см3 при линейном повышении до величины 3×1016/см3 на краю стока. Для простоты на чертеже показана только одна ячейка диода. На фигуре 26b схематично показана версия с КНД структурой мощного диода, изображенного на фигуре 26а, в которой изолирующий слой 50 сформирован под областью 20 дрейфа, что обеспечивает более равномерное распределение эквипотенциальных линий в области 20 дрейфа и, таким образом, повышает способность диода противостоять напряжению пробоя. Кроме того, изолирующий слой 50 действует как очень хороший ограничитель вытравливания и, следовательно, облегчает формирование мембраны 16. Для облегчения отвода тепла при работе мощного устройства в высокой степени теплопроводный, но электроизолирующий слой 45 (не показан) также может быть расположен на задней стороне мембраны 16 устройств, показанных на фигурах 26а и 26b. Этот слой 45 может быть сформирован путем напыления или с использованием других способов нанесения на одном из последних этапов обработки при изготовлении мощной интегральной схемы, как описано выше.
На фигуре 27а схематично показан пример мембранного мощного диода, который содержит область 20 дрейфа, сформированную двумя слоями 100, 101 различного типа проводимости n, р, расположенных вертикально друг над другом. Эти слои 100, 101 могут быть сформированы с помощью эпитаксиального выращивания или, предпочтительно, способом имплантации одного слоя 101 в другом слое 102. Для мощного диода, рассчитанного на напряжение 600 В, концентрация легирования примесями двух полупроводниковых слоев 101, 102, сформированных в области 20 дрейфа, может составлять от 1016/см3 до 5×1016/см3 при длине 30-40 мкм. Толщина двух полупроводниковых слоев 101, 102 составляет от 0,1 мкм до 20 мкм. Если верхний полупроводниковый слой 101 сформирован с помощью имплантации, то концентрация легирования примесями верхнего слоя 101 будет более высокой, чем у нижнего полупроводникового слоя 102, и, следовательно, для поддержания пространственного равновесия заряда, при обеднении слоя области 20 дрейфа 20, толщина верхнего слоя 101, предпочтительно, должна быть меньше, чем у нижнего слоя 102. На фигуре 27b схематично показана версия с использованием КНД структуры мощного диода, представленного на фигуре 27а, в которой изолирующий слой 50 сформирован под областью 101, 102 дрейфа. Дополнительный в высокой степени теплопроводный, но электроизолирующий слой 45 (не показан) также может быть расположен под мембраной для облегчения отвода тепла, как описано выше.
На фигуре 28а схематично показан пример трехмерного мембранного мощного диода. Область дрейфа трехмерного мощного диода состоит из нескольких пар n, p областей 110, 111, расположенных в плоскости х, z так, что они формируют поперечные полупроводниковые переходы в направлении z. Ширина этих n, р слоев 110, 111 обычно может составлять от 0,2 мкм до 5 мкм, что составляет небольшую часть их обычной длины. Это обеспечивает то, что область 20 дрейфа будет обедняться быстрее в направлении z, чем в направлении х, и, таким образом, будет вести себя аналогично слою с собственной электропроводностью в режиме блокирования напряжения. Для устройства, рассчитанного на работу с напряжением 600 В, длина областей 20 дрейфа (в направлении х) приблизительно может составлять 30 мкм. Степень легирования примесями n, р областей 110, 111 может составлять от 1015 /см3 до 6×1016 /см3. Предпочтительно, n, р области 110, 111 сформированы путем имплантации одного слоя (например, n слоя) 110 в другой слой (например, в р слой) 14. Следовательно, концентрация легирования примесями имплантированного слоя 110 будет выше, чем у фонового слоя 111, и, следовательно, для поддержания равновесия зарядов ширина имплантированного слоя 110, предпочтительно, должна быть меньше, чем у фонового слоя 111. На фигуре 28b схематично показан вариант с использованием КНД структуры примера, представленного на фигуре 28а. И снова, в каждом случае, электроизолирующий, но теплопроводный слой 45 (не показан) может быть нанесен для отвода тепла.
На фигуре 29а схематично показан пример мембранной трехмерной LDMOSFET структуры с одним затвором. В этом устройстве используется концепция, описанная выше, для трехмерного мембранного мощного диода, для поддержания очень высокого напряжения выводами истока и стока в режиме блокирования напряжения, в то время как в режиме электропроводности устройство аналогично обычному LDMOSFET и устройству, представленному на фигуре 23а. На фигуре 29b схематично показан вариант с использованием КНД структуры для примера, изображенного на фигуре 28а. И снова, в каждом случае, электроизолирующий, но теплопроводный слой 45 (не показан) может быть нанесен для отвода тепла.
На фигуре 30 схематично показан пример мембранного трехмерного LDMOSFET с двойным затвором. В этом устройстве снова используется концепция, описанная выше, для трехмерного мембранного мощного диода, для поддержания очень высокого напряжения между выводами истока и стока. В режиме электропроводности устройство управляется с помощью затвора как n-канала, так и затвора р-канала, так что может быть обеспечена униполярная параллельная электропроводимость через n и p полоски. Биполярная электропроводимость также может происходить при инжекции электронов в р слой дрейфа и дырок в n слой дрейфа.
На фигуре 31 показан другой пример мембранного мощного полупроводникового устройства 10 в соответствии с настоящим изобретением, которое содержит полупроводниковую подложку 11 и тонкий слой 13, который включает, по меньшей мере, один полупроводниковый слой 14, и содержит верхнюю поверхность 15. Подложка 11 имеет нижнюю поверхность 12, которая формирует основную нижнюю поверхность устройства. В ходе производства часть подложки 11 ниже тонкого слоя 13 удаляют до тонкого слоя 13 для формирования мембраны 16 с верхней поверхностью 15 и нижней поверхностью 17. По меньшей мере, один контактный слой 103 присоединен к нижней поверхности 17 и находится в контакте с полупроводниковым слоем 14. В предпочтительном варианте воплощения указанный контактный слой 103 может быть выполнен в форме металлического слоя, нанесенного на обратную сторону устройства 10 после того, как мембрана 16 будет сформирована в ходе однократного вытравливания задней стороны. Металлический слой 103 может проходить от нижней поверхности 17 мембраны до основной нижней поверхности 12 устройства 10 и, предпочтительно, находится в контакте с внешним теплоотводом. Устройство содержит, по меньшей мере, один дополнительный основной вывод 104, закрепленный на верхней поверхности 15, находящейся в контакте с полупроводниковым слоем 14, и, предпочтительно, расположенный в пределах мембраны 16 так, что в открытом состоянии электропроводности между основным верхним выводом 104 и основным нижним выводом 103 он располагается, по существу, вертикально и перпендикулярно верхней поверхности 15 и нижней поверхности 17 мембраны. Устройство может содержать управляющий вывод 105, расположенный на поверхности 15, для управления током между основными выводами 103, 104. Мощное устройство 10 содержит слой 20 дрейфа, расположенный внутри первого тонкого слоя 13, в пределах полупроводникового слоя 14. По меньшей мере, часть слоя 20 дрейфа расположена в пределах мембраны 16.
Слой 20 дрейфа поддерживает высокие напряжения, прикладываемые к основным выводам 103, 104, в то время как мощное устройство 10 находится в закрытом состоянии и блокирует напряжение, приложенное к основным выводам 103 и 104. В таком режиме работы слой 20 дрейфа становится частично или полностью обедненным в отношении подвижных носителей заряда, и эквипотенциальные линии в поперечном сечении устройства 10 располагаются параллельно по отношению к верхней поверхности 15 и нижней поверхности 17 мембраны, и, по существу, равномерно распределяется между верхним краем слоя 20 дрейфа и нижним краем слоя 20 дрейфа.
Удаление подложки 11 под частью тонкого слоя 13 позволяет достичь лучший компромисс между сопротивлением в открытом состоянии и рабочими характеристиками в отношении напряжения пробоя. Равномерное распределение эквипотенциальных линий внутри области дрейфа в мембране 16 приводит к достижению идеального напряжения пробоя для заданной толщины области 20 дрейфа. Поскольку подложка 11 под частью тонкого слоя 13 удалена, отсутствует паразитное электрическое и тепловое сопротивление подложки и более просто достигается изоляция (не показана) от других устройств и цепей, сформированных на кристалле. Слой 103 вывода, предпочтительно, является в высокой степени теплопроводным для облегчения рассеивания тепла из области 11 мембраны на внешний теплоотвод (не показан).
На фигуре 32 схематично показан пример мембранного мощного устройства 10 в соответствии с настоящим изобретением, в котором использовали сухое вытравливание нижней стороны для формирования мембраны 16. Стенки остающихся частей подложки 11 сформированы вертикальными, как показано на фигуре 32. После формирования мембраны способом сухого вытравливания слой 103 вывода наносят на нижнюю поверхность 17 мембраны для формирования одного из основных выводов устройства 10. Как было описано выше, сухое вытравливание имеет преимущество, состоящее в том, что объем, занимаемый зазором подложки 11, больше не зависит от толщины подложки 11, и, следовательно, проще контролировать площадь мембраны 16.
На фигуре 33 показан вид в поперечном сечении устройства 10, представленного на фигуре 31. В этом примере концевая область 106 устройства 10 расположена за пределами мембраны 16, в то время как активная область 18 расположена в пределах мембраны 16. Концевая область 106 используется в мощных устройствах для подавления преждевременного пробоя на кромке устройства 10, в то время как устройство блокирует напряжение между основными выводами. Концевая область 106 не играет активной роли в открытом режиме, и, следовательно, по существу, устройство не обладает электропроводностью тока в концевой области 106 при работе в открытом режиме. Для минимизации сопротивления в открытом режиме и потери мощности предпочтительно, чтобы слой 20 дрейфа был как можно более тонким. Однако для поддержания более высокого напряжения пробоя на кромке устройства и, таким образом, для смещения, происходящего в действительности пробоя в активную область предпочтительно, чтобы концевая область 106 была выполнена более толстой. По этой причине активная область 18 располагается внутри области мембраны 16, в то время как предпочтительно, чтобы концевая область 106 располагалась за пределами мембраны 16 на более толстом слое, чем мембрана 16. В этом примере концевая область 106 имеет преимущество, состоящее в том, что подложка 11 расположена под ней, что облегчает распределение обедненной области в более широком объеме, когда устройство 10 блокирует высокое напряжение между основными выводами. Концевая область 106 и подложка 11 могут иметь другую степень легирования примесями, чем слой 20 дрейфа, расположенный в пределах активной области 18. В предпочтительном варианте воплощения подложка 11 имеет более низкую степень легирования примесями, чем область 20 дрейфа. Концевая область 106 может быть выполнена в форме высоколегированных плавающих кольцевых областей (как известно в данной области техники), окружающих активную область 18 устройства 10, что позволяет распределять обедненную область на большую площадь поверхности, причем каждая пара кольцевых областей обеспечивает противодействие в пространстве между ними части всего напряжения, снижая, таким образом, риск преждевременного пробоя напряжения. Такое формирование концевой области, известное как формирование концевой области с плавающими кольцевыми областями, может содержать пластины распределения поля и ограничители канала/обеднения. В качестве альтернативы, концевые области могут быть выполнены в известном виде расширения контакта р-n перехода (JTE) или расширения пластины распределения поля.
На фигуре 34 подробно показан пример мембранной вертикальной мощной MOSFET структуры, в соответствии с настоящим изобретением, в которой активная область 18 содержит область 20 дрейфа n типа проводимости, расположенную в пределах мембраны 16, с концевой областью 106, расположенной за пределами области 16 мембраны. В этом примере концевая область 106 выполнена в виде нескольких концентричных плавающих кольцевых областей 107 р-типа с высокой степенью легирования примесями и с последним кольцом 108 ограничения обеднения n-типа с высокой степенью легирования. Мощная MOSFET структура имеет области истока 109 и стока 122 n-типа с высокой степенью легирования, изолированный затвор, сформированный изолирующим слоем 121, и слой 105 из поликристаллического кремния/металла, который действует как управляющий вывод. Вывод 104 истока расположен на верхней поверхности 15, и вывод 103 стока прикреплен к нижней поверхности 17 мембраны. Вывод 104 истока находится в контакте с областью 109 истока и с потенциальной ямой 120 р-типа. Вывод 103 стока находится в контакте с областью 122 стока n-типа с высокой степенью легирования примесями. Работа MOSFET структуры в открытом состоянии основана на формировании инверсионного слоя на поверхности потенциальной ямы 120, когда напряжение затвора прикладывается к управляющему выводу 105. В этом режиме электроны переносятся из области 109 истока через указанный инверсионный слой, сформированный в потенциальной яме 120, через область 20 дрейфа, в область 122 стока. Для минимизации сопротивления в открытом состоянии предпочтительно, чтобы область 20 дрейфа была тонкой и относительно сильно легированной примесями по сравнению с подложкой 11. Во время закрытого состояния, когда высокое напряжение приложено к основным выводам 103, 104, область 20 дрейфа полностью обеднена в отношении подвижных носителей заряда и поддерживают наибольшую часть напряжения в активной области. Эквипотенциальные линии в области 20 дрейфа располагаются параллельно верхней поверхности 15 и нижней поверхности 17 мембраны и идеально равномерно распределяются внутри области 20 дрейфа. В концевой области 106 обедненная область содержит больше пространства для распределения внутри подложки 11, предотвращая, таким образом, сжатие эквипотенциальных линий и преждевременный пробой на кромке области дрейфа. Подложка 11 может быть в меньшей степени легирована примесями, чем поверхность концевой области 106 и области 20 дрейфа. Следует отметить, что в концевой области 106, по существу, отсутствует проводимость тока в открытом состоянии, и, следовательно, толстая и имеющая относительно низкую степень легирования подложка 11 не оказывает отрицательного воздействия на сопротивление в открытом состоянии и не вызывает дополнительное увеличение потерь, как можно было бы ожидать в противном случае, если бы подложка 11 присутствовала под мембраной 16. Следует понимать, что для простоты представления на фигуре 34 внутренняя структура MOSFET показана только в двух направлениях.
На фигуре 35 схематично показан трехмерный вид в перспективе мембранного мощного устройства 10, вывод 103 которого расположен с нижней стороны 17 мембраны 16. Область дрейфа трехмерного мембранного мощного устройства состоит из нескольких пар n-, р-областей 110, 111, расположенных в плоскости х, z так, что они формируют поперечные полупроводниковые переходы в направлении z. Если области 110, 111 будут тоньше в направлении z, чем в направлении у, область 20 дрейфа будет быстрее обедняться в направлении z, чем в направлении у, при приложении высокого напряжения к основному нижнему выводу 103 и верхнему основному выводу (не показан), который расположен на верхней поверхности 15. Это обеспечивает лучшую способность противостоять высокому напряжению пробоя и располагает эквипотенциальные линии параллельно верхней поверхности 15 и нижней поверхности 17, по существу, равномерно распределяя их вдоль области дрейфа.
На фигурах 36а-36с схематично показан пример способа изготовления устройства 10 в соответствии с настоящим изобретением. В этом примере тонкий слой 13 содержит полупроводниковый слой 14, под которым сформирован заглубленный изолирующий оксидный слой 50, под которым расположена подложка 11. Как и в описанных выше примерах (например, со ссылкой на фигуру 9), полупроводниковая подложка 11 под заглубленным изолирующим слоем 50 частично удалена с помощью вытравливания нижней стороны так, что заглубленный изолирующий слой 50 действует как ограничитель вытравливания для формирования мембраны 16, как показано на фигуре 36а. В этом примере, как обозначено на фигуре 36b, часть заглубленного изолирующего слоя 50 под частью мембраны полупроводникового слоя 14 также затем удаляют так, что на нижней поверхности 17 мембраны формируется открытая нижняя поверхность полупроводникового слоя 14. Такое удаление заглубленного изолирующего слоя 50 в области мембраны 16 позволяет нанести на нижнюю сторону устройства контактный слой 103. Как показано в данном примере, нижний контактный слой 103 проходит по всей поверхности нижней поверхности 17 мембраны 16 до обращенных внутрь боковых стенок и под нижней поверхностью остающихся частей ножек подложки 11.
На фигурах 37-40 схематично показаны примеры мембранного мощного устройства 10 с выводами, подключенными к нижней поверхности мембраны в интегральной схеме, содержащей низковольтные/маломощные устройства и цепи, и другие мощные устройства.
На фигуре 37 показан пример четырех мембранных мощных устройств, каждое из которых содержит независимые выводы с четырьмя основными выводами 103, закрепленными на нижней части мембраны, и четырьмя основными выводами 104, расположенными на верхней части мембраны. Независимые управляющие выводы 105 могут использоваться для управления работой каждого отдельного мощного устройства. Мощные устройства, расположенные на мембране 16, изолированы друг от друга с помощью изолирующих слоев 19, как описано в предыдущих примерах воплощения.
На фигуре 38а схематично показан вид поперечного сечения мощной интегральной схемы 40, которая содержит одно мембранное мощное устройство 10 с основным выводом 103, установленным на нижней поверхности, и маломощный CMOS и биполярными устройствами 41, расположенными за пределами мембраны 16. В качестве альтернативы, CMOS и биполярные устройства 41 также могут быть расположены в пределах мембраны 16, как показано на фигуре 38b, или на отдельной мембране 16, сформированной поверх той же исходной подложки 11, как показано на фигуре 38с. Предпочтительно, нижний вывод 103 не проходит под маломощными устройствами и цепями.
Пример, представленный на фигуре 38d, отличается от показанного на фигуре 38с тем, что изолирующие слои 19 расположены за пределами мембран 16.
Структуры, схематично показанные на фигурах 39а - 39d, представляют собой КПД структуры, соответствующие устройствам, представленным на фигурах 38а - 38d. В этих примерах изолирующий слой 50 используется как ограничитель вытравливания для формирования мембраны 16. Изолирующий слой 50 также помогает изолировать индивидуальные устройства, размещенные в пределах тонкого слоя 13, от подложки 11.
На фигурах 40а-40d схематично показаны возможные способы интеграции нескольких мембранных мощных устройств с независимыми основными нижними выводами 103 в одной мощной интегральной схеме 40. В примере, показанном на фигуре 40а, два мощных устройства 10а и 10b, каждое имеющее нижние основные выводы 103а, 103b, интегрированы на одной мембране 16. В примере, показанном на фигуре 40b, изолирующий слой 50 используется для формирования мембраны 16 и позволяет изолировать отдельные устройства в одной интегральной схеме 40. Пример, показанный на фигуре 40с, отличается от представленного на фигуре 40b тем, что внешние изолирующие слои 19 расположены за пределами мембраны 16. Внутренний изолирующий слой 19 в примере по фигуре 40с, который отделяет первое мощное устройство 10а от второго мощного устройства 10b, остается в пределах мембраны 16, что также показано на примере, изображенном на фигуре 40b. В примере, показанном на фигуре 40d, мембранные мощные устройства 10а, 10b, имеющие независимые нижние выводы 103а, 103 соответственно, расположены на различных мембранах 16а, 16b соответственно, сформированных над одной исходной подложкой 11. Для изоляции мембранных мощных устройств друг от друга дополнительная мембрана 16с, которая может содержать один изолирующий слой 19, сформирована над исходной подложкой 11 и размещена между соседними мембранными мощными устройствами 10а, 10b.
На фигурах 41а-41с более подробно показаны примеры мембранной мощной MOSFET структуры с вертикальной компоновкой. На фигуре 41а представлена мембранная мощная MOSFET структура с вертикальной компоновкой в соответствии с вариантом воплощения настоящего изобретения, в котором используется известная технология DMOS. Мощная MOSFET структура имеет области истока 109 и стока 122 n-типа с высокой степенью легирования примесями, изолированный затвор, сформированный изолирующим слоем 121, и слой 105 из поликристаллического кремния/металла, который действует как управляющий вывод. Вывод 104 истока расположен на верхней поверхности 15, и вывод 103 стока расположен на нижней поверхности 17 мембраны. Вывод 104 истока содержит как область 109 истока, так и потенциальную яму 120. Вывод 103 стока содержит область 122 стока n-типа с высокой степенью легирования примесями. Работа MOSFET структуры в открытом состоянии основана на формировании инверсионного слоя на поверхности потенциальной ямы 120, когда напряжение затвора приложено к управляющему выводу 105. В этом режиме электроны транспортируются из области 109 истока через указанный инверсионный слой, сформированный в потенциальной яме 120, через область 20 дрейфа в область 122 стока. В закрытом состоянии, когда высокое напряжение приложено к основным выводам 103, 104, область 20 дрейфа полностью обеднена в отношении подвижных носителей заряда и поддерживает наибольшую фракцию напряжения в активной области. Эквипотенциальные линии в области 20 дрейфа располагаются параллельно верхней поверхности 16 и нижней поверхности 17 мембраны и идеально равномерно распределяются внутри слоя 20 дрейфа. Слой 122 стока n-типа с высокой степенью легирования примесями может представлять собой заглубленный слой 122, сформированный до вытравливания нижней стороны, которое определяет мембрану 16. При этом способе слой 122 n-типа может использоваться, как опосредованное средство ограничения вытравливания обратной стороны, с использованием известной электрохимической технологии. Для облегчения электрохимического вытравливания подложка 11 может быть подложкой с легированием примесями р-типа, для формирования полупроводникового перехода с указанным слоем 122 n-типа.
Пример, показанный на фигуре 41b, отличается от примера, представленного на фигуре 41а тем, что слой 122 стока n-типа с высокой степенью легирования примесями сформирован осаждением через маску или осаждением на обратную сторону подложки после формирования мембраны 16. Вывод 103 стока нанесен на нижнюю поверхность 17 мембраны после того, как была сформирована мембрана 16, и слой 122 стока n-типа введен в мембрану 16 с обратной стороны устройства.
На фигуре 41с показан пример мембранной вертикальной мощной MOSFET структуры в соответствии с вариантом воплощения настоящего изобретения, выполненной с использованием технологии канавок. Структура, показанная на фигуре 41с, отличается от представленной на фигуре 41b тем, что в верхней части структуры сформирован изолированный затвор. В структуре по фигуре 41с инверсионный слой в 120 сформирован вертикально, по существу, перпендикулярно к верхней поверхности 15. Эта структура имеет преимущество улучшенной плотности канала и большей конструктивной плотности.
На фигурах 42а-42с подробно показаны примеры вертикальных мембранных мощных устройств на биполярных транзисторах (IGBT) с интегрированным затвором с вертикальной структурой, в которых используется биполярная проводимость в области 20 дрейфа, подвешенной на мембране 16, и которые, в общем, соответствуют мембранным мощным MOSFET структурам с вертикальной компоновкой, показанным на фигурах 41а-41с. Основное отличие IGBT состоит в использовании слоя 123 инжектора дырок анода р-типа с высокой степенью легирования примесями, в отличие от вывода 103 анода. Биполярная проводимость тока, по существу, направлена перпендикулярно верхней поверхности 15 и отличается модуляцией проводимости в слое 20 дрейфа для уменьшения падения напряжения в открытом состоянии через слой 20 дрейфа. Буферный слой 122 n-типа и анодный слой 123 р-типа могут быть сформированы до формирования мембраны 16, как показано на фигуре 42а, или после формирования мембраны 16, как показано на фигуре 42b. На фигуре 42с показан вариант с канавками мембраны IGBT, представленный на фигуре 42b. На фигуре 42а слой 123 анода может использоваться непосредственно или опосредованно как ограничитель вытравливания для формирования мембраны 16.
На фигурах 43а и 43b показаны примеры мощной интегральной схемы, содержащей две мощных MOSFET структуры 10а, 10b с вертикальной компоновкой, в которых используется технология с применением канавок и которые подвешены на отдельных мембранах 16а, 16b. В примере, показанном на фигуре 43а, устройства 10а, 10b содержат независимые выводы и изолированы друг от друга путем использования третьей мембраны 16с и изолирующего слоя 19. Три мембраны 16а, 16b, 16с сформированы на одном этапе, и в этом примере, с помощью способа сухого вытравливания с обратной стороны, в результате которого формируются вертикальные стенки для остающихся частей ножек подложки 11, что, как описано выше, является предпочтительным для обеспечения лучшего контроля над областью мембраны и для интегрирования большего количества устройств на одном кристалле. В примере, показанном на фигуре 43b, изображен вариант с использованием КНД структуры для примера, представленного на фигуре 43а. Изолирующий слой 19 в этом случае расположен за пределами мембран 16а и 16b и вместе с заглубленным диэлектрическим слоем 50 обеспечивает эффективную изоляцию друг от друга двух мощных устройств 10а, 10b. В примерах, показанных на фигурах 43а и 43b, изображены две мембранные мощные MOSFET структуры, интегрированные на одном кристалле, но аналогично могут использоваться любые другие мембранные мощные устройства, которые могут быть изолированы друг от друга, как показано на этом чертеже.
Хотя приведенные выше примеры, в основном, относятся к использованию кремниевых полупроводников, мощные мембранные устройства в соответствии с настоящим изобретением могут быть построены на других полупроводниках, таких как, например, карбид кремния (SiC), алмаз, арсенид галлия GaAs, нитрид галлия GaN или другие материалы III-V групп.
Область дрейфа, как часть первого тонкого слоя 13 может быть изготовлена из материалов с большой шириной запрещенной зоны, таких как алмаз, арсенид галлия GaAs, нитрид галлия GaN и карбид кремния SiC, или может быть изготовлена из гетеропереходов таких, как комбинация нитрида галлия GaN и AlGaN или других подходящих материалов.
Изолирующий слой 50 описан, прежде всего, со ссылкой на двуокись кремния, но могут использоваться другие изолирующие или полуизолирующие материалы, такие как алмаз, нитрид или комбинации нитрида и оксида.
Слой 45 теплоотвода может быть изготовлен из алмаза, нитрида алюминия, нитрида бора или других материалов с хорошими электроизолирующими свойствами и высокой теплопроводностью.
Некоторые примеры толщины мембраны 16 уже были приведены выше. Обычно в устройствах с поперечным протеканием тока мембрана 16 может иметь толщину в диапазоне от 0,1 мкм до 10 мкм или 20 мкм и т.п. Обычно в устройствах с вертикальной компоновкой мембрана 16 может иметь толщину в диапазоне от 6 мкм или 10 мкм до 60 мкм или 100 мкм или 180 мкм и т.п.
Варианты воплощения настоящего изобретения были описаны с конкретной ссылкой на представленные примеры. Однако следует понимать, что в отношении описанных примеров могут быть выполнены варианты и модификации в пределах объема настоящего изобретения.

Claims (40)

1. Мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, по меньшей мере, часть области дрейфа расположена в пределах мембраны, содержащей расположенные друг напротив друга верхнюю и нижнюю поверхности, причем верхняя поверхность мембраны содержит электрические выводы, подключенные непосредственно или опосредованно к ней, которые позволяют прикладывать напряжение в поперечном направлении через область дрейфа, причем рядом с нижней поверхностью мембраны полупроводниковая подложка отсутствует.
2. Мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, расположенную в слое, слой сформирован на полупроводниковой подложке, причем, по меньшей мере, часть полупроводниковой подложки ниже, по меньшей мере, части области дрейфа удалена так, что указанная, по меньшей мере, часть области дрейфа сформирована в мембране, определяемой той частью слоя, ниже которого была удалена полупроводниковая подложка, к верхней поверхности мембраны прямо или опосредованно подключены электрические выводы, позволяющие прикладывать напряжение в поперечном направлении через область дрейфа.
3. Мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, по меньшей мере, часть области дрейфа расположена в мембране, содержащей расположенные друг напротив друга верхнюю и нижнюю поверхности, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к верхней поверхности и, по меньшей мере, один электрический вывод подключен непосредственно или опосредованно к нижней поверхности, что позволяет прикладывать напряжение вертикально через область дрейфа, причем рядом с нижней поверхностью мембраны полупроводниковая подложка отсутствует.
4. Мощное полупроводниковое устройство, содержащее активную область, которая включает область дрейфа, расположенную в слое, слой сформирован на полупроводниковой подложке, по меньшей мере, часть полупроводниковой подложки ниже, по меньшей мере, части области дрейфа удалена так, что указанная, по меньшей мере, часть области дрейфа сформирована в мембране, определенной указанной частью слоя, ниже которого полупроводниковая подложка была удалена, и, по меньшей мере, один электрический вывод, подключенный непосредственно или опосредованно к верхней поверхности мембраны, и, по меньшей мере, один электрический вывод, подключенный непосредственно или опосредованно к нижней поверхности мембраны, что позволяет прикладывать напряжение вертикально через область дрейфа.
5. Устройство по любому из пп.1-4, в котором только часть области дрейфа расположена в мембране.
6. Устройство по любому из пп.1-4, в котором вся область дрейфа расположена в мембране.
7. Устройство по любому из пп.1-6, содержащее, по меньшей мере, один изолирующий слой, окружающий область дрейфа.
8. Устройство по п.7, в котором, по меньшей мере, один изолирующий слой расположен в указанной мембране или в отдельной мембране так, что он проходит от верхней поверхности мембраны до нижней поверхности мембраны.
9. Устройство по любому из пп.1-8, содержащее, по меньшей мере, один изолирующий слой, окружающий область дрейфа и расположенный за пределами мембраны.
10. Устройство по любому из пп.7-9, в котором один изолирующий слой или, по меньшей мере, один изолирующий слой содержит электрически изолирующий материал.
11. Устройство по любому из пп.7-10, в котором один изолирующий слой или, по меньшей мере, один изолирующий слой сформирован с помощью полупроводникового слоя с высокой степенью легирования примесями, который при использовании смещается для формирования полупроводникового перехода с обратным смещением или со смещением ниже, чем уровень прямого смещения.
12. Устройство по любому из пп.1-11, дополнительно содержащее, по меньшей мере, одно дополнительное мощное устройство, содержащее область дрейфа, по меньшей мере, часть которой расположена на указанной мембране или на отдельной мембране.
13. Устройство по любому из пп.1-12, дополнительно содержащее, по меньшей мере, одно низковольтное устройство.
14. Устройство по п.13, в котором указанное, по меньшей мере, одно низковольтное устройство сформировано в указанной мембране.
15. Устройство по п.13, в котором указанное, по меньшей мере, одно низковольтное устройство расположено за пределами указанной мембраны.
16. Устройство по п.15, в котором указанное, по меньшей мере, одно низковольтное устройство расположено в дополнительной мембране.
17. Устройство по любому из пп.12-16, содержащее, по меньшей мере, один изолирующий слой, причем указанный изолирующий слой обеспечивает электрическую изоляцию между соседними устройствами.
18. Устройство по п.17, в котором указанный изолирующий слой расположен на дополнительной мембране.
19. Устройство по п.1 или 2 или в соответствии с любым из пунктов, зависящих от них, содержащее электрически изолирующий и теплопроводный слой, расположенный рядом с нижней поверхностью мембраны.
20. Устройство по п.1 или 2 или в соответствии с любым из пунктов, зависящих от них, в котором мембрана содержит полупроводниковый слой, расположенный на электроизолирующем слое.
21. Устройство по п.1 или 2 или в соответствии с любым из пунктов, зависящих от них, включающее механически прочный и электроизолирующий слой, расположенный под мембраной.
22. Устройство по любому из пп.1-21, в котором область дрейфа содержит неравномерный профиль легирования примесью.
23. Устройство по п.22, в котором концентрация легирования примесями области дрейфа на стороне высоковольтного вывода устройства является относительно высокой и концентрация легирования примесями области дрейфа на стороне низковольтного вывода устройства относительно низкая.
24. Устройство по п.22 или 23, в котором концентрация легирования примесями области дрейфа линейно изменяется от одной стороны области дрейфа к другой.
25. Устройство по п.1 или 2 или в соответствии с любым из пунктов, зависящих от них, в котором область дрейфа содержит, по меньшей мере, два полупроводниковых слоя с чередующимся типом проводимости, расположенные один над другим и находящиеся в контакте друг с другом.
26. Устройство по любому из пп.1-24, в котором область дрейфа содержит множество расположенных рядом друг с другом в поперечном направлении полупроводниковых областей с чередующимся типом проводимости.
27. Устройство по любому из пп.1-24, в котором область дрейфа содержит множество расположенных рядом друг с другом в поперечном направлении полупроводниковых ячеек с чередующимся типом проводимости, сформированных вокруг плоскости устройства.
28. Устройство по любому из пп.1-27, содержащее концевую область, расположенную рядом с областью дрейфа или находящуюся в контакте с ней, причем указанная концевая область сформирована для снижения эффекта преждевременного пробоя напряжения на краю области дрейфа.
29. Устройство по п.28, в котором, по меньшей мере, часть указанной концевой области расположена внутри мембраны.
30. Устройство по п.28, в котором, по меньшей мере, часть указанной концевой области расположена за пределами мембраны.
31. Устройство по любому из пп.28-30, в котором область дрейфа имеет большую степень легирования примесями, чем, по меньшей мере, часть концевой области.
32. Устройство по любому из пп.28-31, в котором область дрейфа имеет более высокую степень легирования примесями, чем полупроводниковая подложка.
33. Способ формирования мощного полупроводникового устройства, содержащего активную область, которая включает область дрейфа, включающий следующие этапы:
формирование в слое, расположенном на полупроводниковой подложке, мощного полупроводникового устройства, имеющего активную область, которая включает область дрейфа; и,
удаление, по меньшей мере, части полупроводниковой подложки ниже, по меньшей мере, части области дрейфа так, что указанная, по меньшей мере, часть области дрейфа формируется в мембране, определяемой той частью слоя, ниже которой была удалена полупроводниковая подложка.
34. Способ по п.33, в котором указанную, по меньшей мере, часть полупроводниковой подложки удаляют с помощью жидкостного вытравливания.
35. Способ по п.33, в котором указанную, по меньшей мере, часть полупроводниковой подложки удаляют с помощью сухого вытравливания.
36. Способ по п.34 или 35, в котором указанную, по меньшей мере, часть полупроводниковой подложки удаляют с использованием заглубленного изолирующего слоя в качестве ограничителя вытравливания.
37. Способ по любому из пп.33-36, в котором, по меньшей мере, один полупроводниковый слой вводится путем имплантации, диффузии или осаждения с обратной стороны устройства после формирования мембраны.
38. Способ по любому из пп.33-37, в котором нижний слой вывода наносят на нижнюю поверхность мембраны, причем указанный нижний слой вывода находится в контакте, по меньшей мере, с одним полупроводниковым слоем, находящимся в пределах мембраны.
39. Способ по любому из пп.33-37, содержащий этап нанесения электроизолирующего и теплопроводного слоя в непосредственной близости к нижней поверхности мембраны.
40. Способ по п.39, в котором электроизолирующий и теплопроводный слой наносят с помощью осаждения.
RU2003111170/28A 2000-09-21 2001-09-20 Полупроводниковое устройство и способ формирования полупроводникового устройства RU2276429C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US23421900P 2000-09-21 2000-09-21
US60/234,219 2000-09-21

Publications (2)

Publication Number Publication Date
RU2003111170A RU2003111170A (ru) 2004-10-10
RU2276429C2 true RU2276429C2 (ru) 2006-05-10

Family

ID=22880440

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2003111170/28A RU2276429C2 (ru) 2000-09-21 2001-09-20 Полупроводниковое устройство и способ формирования полупроводникового устройства

Country Status (12)

Country Link
US (5) US6703684B2 (ru)
EP (1) EP1319252B1 (ru)
JP (1) JP5392959B2 (ru)
KR (1) KR100841141B1 (ru)
CN (1) CN1233041C (ru)
AT (1) ATE545958T1 (ru)
AU (2) AU9006801A (ru)
CA (1) CA2423028A1 (ru)
IL (2) IL154945A0 (ru)
RU (1) RU2276429C2 (ru)
WO (1) WO2002025700A2 (ru)
ZA (1) ZA200302065B (ru)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220335194A1 (en) * 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Company, Limited System and method for back side signal routing
RU2802796C1 (ru) * 2020-07-24 2023-09-04 Общество С Ограниченной Ответственностью "Вандер Технолоджис" Гетероэпитаксиальная структура с алмазным теплоотводом для полупроводниковых приборов и способ ее изготовления

Families Citing this family (139)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19909105A1 (de) * 1999-03-02 2000-09-14 Siemens Ag Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür
WO2002025700A2 (en) * 2000-09-21 2002-03-28 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
GB2371922B (en) * 2000-09-21 2004-12-15 Cambridge Semiconductor Ltd Semiconductor device and method of forming a semiconductor device
WO2003038906A2 (en) * 2001-11-01 2003-05-08 Koninklijke Philips Electronics N.V. Lateral soi field-effect transistor and method of making the same
US6900501B2 (en) * 2001-11-02 2005-05-31 Cree Microwave, Inc. Silicon on insulator device with improved heat removal
FR2834575B1 (fr) * 2002-01-09 2004-07-09 St Microelectronics Sa Procede de modelisation et de realisation d'un circuit integre comportant au moins un transistor a effet de champ a grille isolee, et circuit integre correspondant
AU2003241057A1 (en) 2002-06-26 2004-01-19 Cambridge Semiconductor Limited Lateral semiconductor device
WO2004053993A1 (en) * 2002-12-10 2004-06-24 Power Electronics Design Centre Power integrated circuits
JP4220229B2 (ja) * 2002-12-16 2009-02-04 大日本印刷株式会社 荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスクの製造方法
WO2004066391A1 (ja) * 2003-01-20 2004-08-05 Mitsubishi Denki Kabushiki Kaisha 半導体装置
AU2004231581A1 (en) * 2003-04-23 2004-11-04 Lee, Bong Hoon Mr. Method and system for coupling waveguides
US6830963B1 (en) 2003-10-09 2004-12-14 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
US7550781B2 (en) * 2004-02-12 2009-06-23 International Rectifier Corporation Integrated III-nitride power devices
US7465997B2 (en) * 2004-02-12 2008-12-16 International Rectifier Corporation III-nitride bidirectional switch
US7075093B2 (en) 2004-05-12 2006-07-11 Gorski Richard M Parallel multi-electron beam lithography for IC fabrication with precise X-Y translation
US7105875B2 (en) * 2004-06-03 2006-09-12 Wide Bandgap, Llc Lateral power diodes
EP1617476A3 (en) * 2004-07-16 2007-12-26 Power Electronics Design Centre Vertical integration in power integrated circuits
US20060022263A1 (en) * 2004-07-30 2006-02-02 International Rectifier Corporation Selective substrate thinning for power mosgated devices
DE102004037087A1 (de) * 2004-07-30 2006-03-23 Advanced Micro Devices, Inc., Sunnyvale Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren
US7679160B2 (en) 2004-09-03 2010-03-16 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
GB2418063A (en) * 2004-09-08 2006-03-15 Cambridge Semiconductor Ltd SOI power device
DE102004047358B3 (de) * 2004-09-29 2005-11-03 Infineon Technologies Ag In zwei Halbleiterkörpern integrierte Schaltungsanordnung mit einem Leistungsbauelement und einer Ansteuerschaltung
WO2006054148A1 (en) * 2004-11-16 2006-05-26 Acco An integrated ultra-wideband (uwb) pulse generator
JP5011681B2 (ja) * 2004-12-02 2012-08-29 日産自動車株式会社 半導体装置
US7045830B1 (en) * 2004-12-07 2006-05-16 Fairchild Semiconductor Corporation High-voltage diodes formed in advanced power integrated circuit devices
US7547964B2 (en) * 2005-04-25 2009-06-16 International Rectifier Corporation Device packages having a III-nitride based power semiconductor device
US7301220B2 (en) 2005-05-20 2007-11-27 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
DE102005027369A1 (de) * 2005-06-14 2006-12-28 Atmel Germany Gmbh Integrierter Schaltkreis und Verfahren zur Herstellung eines integrierten Schaltkreises
EP1900087A2 (en) * 2005-07-06 2008-03-19 Cambridge Semiconductor Limited Switch mode power supply control systems
US8008731B2 (en) * 2005-10-12 2011-08-30 Acco IGFET device having a RF capability
JP5003043B2 (ja) * 2005-10-26 2012-08-15 株式会社デンソー 半導体装置
KR100684199B1 (ko) * 2005-11-15 2007-02-20 삼성전자주식회사 전력 반도체 장치 및 그 제조 방법
US7710098B2 (en) * 2005-12-16 2010-05-04 Cambridge Semiconductor Limited Power supply driver circuit
US7733098B2 (en) * 2005-12-22 2010-06-08 Cambridge Semiconductor Limited Saturation detection circuits
GB0615029D0 (en) * 2005-12-22 2006-09-06 Cambridge Semiconductor Ltd Switch mode power supply controllers
US7465964B2 (en) 2005-12-30 2008-12-16 Cambridge Semiconductor Limited Semiconductor device in which an injector region is isolated from a substrate
US7525151B2 (en) * 2006-01-05 2009-04-28 International Rectifier Corporation Vertical DMOS device in integrated circuit
JP2007243080A (ja) * 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
US7449762B1 (en) 2006-04-07 2008-11-11 Wide Bandgap Llc Lateral epitaxial GaN metal insulator semiconductor field effect transistor
WO2008003041A2 (en) * 2006-06-28 2008-01-03 Great Wall Semiconductor Corporation Circuit and method of reducing body diode reverse recovery time of lateral power semiconduction devices
US20080061309A1 (en) * 2006-07-21 2008-03-13 Young Sir Chung Semiconductor device with under-filled heat extractor
FR2905519B1 (fr) * 2006-08-31 2008-12-19 St Microelectronics Sa Procede de fabrication de circuit integre a transistors completement depletes et partiellement depletes
US7662698B2 (en) * 2006-11-07 2010-02-16 Raytheon Company Transistor having field plate
EP3255045A1 (en) 2007-02-16 2017-12-13 Debiopharm International SA Salts, prodrugs and polymorphs of fab i inhibitors
JP4616856B2 (ja) * 2007-03-27 2011-01-19 株式会社日立製作所 半導体装置、及び半導体装置の製造方法
US9024378B2 (en) * 2013-02-09 2015-05-05 Alpha And Omega Semiconductor Incorporated Device structure and manufacturing method using HDP deposited source-body implant block
WO2008152911A1 (ja) * 2007-06-08 2008-12-18 Panasonic Electric Works Co., Ltd. 半導体装置とその製造方法
US7989319B2 (en) * 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
US8859396B2 (en) 2007-08-07 2014-10-14 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7531993B2 (en) 2007-08-29 2009-05-12 Cambridge Semiconductor Limited Half bridge circuit and method of operating a half bridge circuit
US7714407B2 (en) 2007-08-29 2010-05-11 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US8304316B2 (en) * 2007-12-20 2012-11-06 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device
US9620614B2 (en) * 2007-12-31 2017-04-11 Alpha And Omega Semiconductor Incorporated Sawtooth electric field drift region structure for power semiconductor devices
US7790543B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device structures for a metal-oxide-semiconductor field effect transistor and methods of fabricating such device structures
US7786535B2 (en) * 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
US7772651B2 (en) * 2008-01-11 2010-08-10 International Business Machines Corporation Semiconductor-on-insulator high-voltage device structures, methods of fabricating such device structures, and design structures for high-voltage circuits
US7790524B2 (en) * 2008-01-11 2010-09-07 International Business Machines Corporation Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
DE102008007029B4 (de) * 2008-01-31 2014-07-03 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Betrieb einer elektronischen Schaltung mit körpergesteuertem Doppelkanaltransistor und SRAM-Zelle mit körpergesteuertem Doppelkanaltransistor
US7863645B2 (en) * 2008-02-13 2011-01-04 ACCO Semiconductor Inc. High breakdown voltage double-gate semiconductor device
US8928410B2 (en) 2008-02-13 2015-01-06 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
KR101222758B1 (ko) * 2008-02-13 2013-01-15 아코 세미컨덕터, 인크 높은 항복 전압 이중 게이트 반도체 디바이스
US7969243B2 (en) * 2009-04-22 2011-06-28 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US9240402B2 (en) 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US7804119B2 (en) * 2008-04-08 2010-09-28 International Business Machines Corporation Device structures with a hyper-abrupt P-N junction, methods of forming a hyper-abrupt P-N junction, and design structures for an integrated circuit
US7700428B2 (en) * 2008-05-09 2010-04-20 International Business Machines Corporation Methods of fabricating a device structure for use as a memory cell in a non-volatile random access memory
US7804124B2 (en) * 2008-05-09 2010-09-28 International Business Machines Corporation Device structures for a memory cell of a non-volatile random access memory and design structures for a non-volatile random access memory
US7521280B1 (en) 2008-07-31 2009-04-21 International Business Machines Corporation Method for forming an optical image sensor with an integrated metal-gate reflector
US8174069B2 (en) 2008-08-05 2012-05-08 Cambridge Semiconductor Limited Power semiconductor device and a method of forming a power semiconductor device
US8080862B2 (en) * 2008-09-09 2011-12-20 Qualcomm Incorporate Systems and methods for enabling ESD protection on 3-D stacked devices
US20100117153A1 (en) * 2008-11-07 2010-05-13 Honeywell International Inc. High voltage soi cmos device and method of manufacture
US8106487B2 (en) 2008-12-23 2012-01-31 Pratt & Whitney Rocketdyne, Inc. Semiconductor device having an inorganic coating layer applied over a junction termination extension
US7808415B1 (en) * 2009-03-25 2010-10-05 Acco Semiconductor, Inc. Sigma-delta modulator including truncation and applications thereof
US9496227B2 (en) 2009-07-15 2016-11-15 Qualcomm Incorporated Semiconductor-on-insulator with back side support layer
US8921168B2 (en) 2009-07-15 2014-12-30 Silanna Semiconductor U.S.A., Inc. Thin integrated circuit chip-on-board assembly and method of making
WO2011008894A2 (en) 2009-07-15 2011-01-20 Io Semiconductor Semiconductor-on-insulator with back side support layer
WO2011008895A1 (en) 2009-07-15 2011-01-20 Io Semiconductor Semiconductor-on-insulator with back side body connection
US9390974B2 (en) 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
US9466719B2 (en) 2009-07-15 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator with back side strain topology
CN102473683B (zh) 2009-07-15 2015-07-22 斯兰纳半导体美国股份有限公司 具有背侧散热的绝缘体上半导体
JP2011044667A (ja) * 2009-08-24 2011-03-03 Shin Etsu Handotai Co Ltd 半導体装置の製造方法
US7952431B2 (en) * 2009-08-28 2011-05-31 Acco Semiconductor, Inc. Linearization circuits and methods for power amplification
US8482031B2 (en) 2009-09-09 2013-07-09 Cambridge Semiconductor Limited Lateral insulated gate bipolar transistors (LIGBTS)
US8115253B2 (en) * 2009-09-10 2012-02-14 United Microelectronics Corp. Ultra high voltage MOS transistor device
US8274129B2 (en) * 2009-10-23 2012-09-25 National Semiconductor Corporation Power transistor with improved high-side operating characteristics and reduced resistance and related apparatus and method
AU2010324532B2 (en) * 2009-11-25 2015-02-26 Cms Innovations Pty Ltd Membrane and membrane separation system
US8532584B2 (en) 2010-04-30 2013-09-10 Acco Semiconductor, Inc. RF switches
JP2012028565A (ja) * 2010-07-23 2012-02-09 Kansai Electric Power Co Inc:The バイポーラ半導体素子の製造方法およびバイポーラ半導体素子
US8610211B2 (en) 2010-07-23 2013-12-17 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure with selectively placed sub-insulator layer void(s) and method of forming the SOI structure
US8389348B2 (en) * 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
US9159825B2 (en) 2010-10-12 2015-10-13 Silanna Semiconductor U.S.A., Inc. Double-sided vertical semiconductor device with thinned substrate
CN103339732B (zh) * 2010-10-12 2016-02-24 斯兰纳半导体美国股份有限公司 具有被减薄的衬底的垂直半导体器件
US9184214B2 (en) 2011-04-11 2015-11-10 Globalfoundries Inc. Semiconductor device exhibiting reduced parasitics and method for making same
US8524548B2 (en) 2011-04-26 2013-09-03 National Semiconductor Corporation DMOS Transistor with a cavity that lies below the drift region
DE102011052605B4 (de) 2011-08-11 2014-07-10 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Halbleitervorrichtung
US8709893B2 (en) * 2011-08-23 2014-04-29 Alpha & Omega Semiconductor, Inc. Method of making a low-Rdson vertical power MOSFET device
US8866252B2 (en) 2011-09-15 2014-10-21 Cambridge Semiconductor Limited Power semiconductor devices and fabrication methods
TWI478245B (zh) * 2011-09-27 2015-03-21 Alpha & Omega Semiconductor 一種低導通電阻的功率mos電晶體裝置及其製備方法
CN103021858B (zh) * 2011-09-27 2015-05-27 万国半导体股份有限公司 一种低导通电阻的功率mos晶体管器件及其制备方法
WO2013073042A1 (ja) * 2011-11-17 2013-05-23 富士電機株式会社 半導体装置および半導体装置の製造方法
US9184138B2 (en) 2011-12-29 2015-11-10 Stmicroelectronics (Grenoble 2) Sas Semiconductor integrated device with mechanically decoupled active area and related manufacturing process
JP2013229449A (ja) * 2012-04-25 2013-11-07 Advanced Power Device Research Association 窒化物系半導体素子
KR101928814B1 (ko) * 2012-05-04 2018-12-14 한국전자통신연구원 질화물계 화합물 전력반도체 장치 및 그 제조 방법
JP5904276B2 (ja) * 2012-05-18 2016-04-13 富士電機株式会社 半導体装置
NZ702695A (en) 2012-06-19 2015-10-30 Debiopharm Int Sa Prodrug derivatives of (e)-n-methyl-n-((3-methylbenzofuran-2-yl)methyl)-3-(7-oxo-5,6,7,8-tetrahydro-1,8-naphthyridin-3-yl)acrylamide
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US8779555B2 (en) * 2012-12-06 2014-07-15 Taiwan Semiconductor Manufacturing Co., Ltd. Partial SOI on power device for breakdown voltage improvement
US9698024B2 (en) 2012-12-06 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Partial SOI on power device for breakdown voltage improvement
JPWO2014125565A1 (ja) * 2013-02-12 2017-02-02 トヨタ自動車株式会社 半導体装置とその製造方法
US9478507B2 (en) 2013-03-27 2016-10-25 Qualcomm Incorporated Integrated circuit assembly with faraday cage
US9466536B2 (en) 2013-03-27 2016-10-11 Qualcomm Incorporated Semiconductor-on-insulator integrated circuit with back side gate
US8748245B1 (en) 2013-03-27 2014-06-10 Io Semiconductor, Inc. Semiconductor-on-insulator integrated circuit with interconnect below the insulator
WO2015037166A1 (ja) * 2013-09-11 2015-03-19 パナソニックＩｐマネジメント株式会社 半導体装置
US9219185B2 (en) 2013-12-19 2015-12-22 Excelitas Technologies Singapore Pte. Ltd CMOS integrated method for the fabrication of thermopile pixel with umbrella absorber on semiconductor substrate
US9373772B2 (en) 2014-01-15 2016-06-21 Excelitas Technologies Singapore Pte. Ltd. CMOS integrated method for the release of thermopile pixel on a substrate by using anisotropic and isotropic etching
US9324760B2 (en) * 2014-01-21 2016-04-26 Excelitas Technologies Singapore Pte. Ltd CMOS integrated method for fabrication of thermopile pixel on semiconductor substrate with buried insulation regions
EP2913847B1 (en) * 2014-02-28 2018-04-18 LFoundry S.r.l. Method of fabricating a semiconductor device and semiconductor product
US9515181B2 (en) 2014-08-06 2016-12-06 Qualcomm Incorporated Semiconductor device with self-aligned back side features
US9385041B2 (en) 2014-08-26 2016-07-05 Semiconductor Components Industries, Llc Method for insulating singulated electronic die
CN107112329B (zh) * 2014-11-13 2019-06-04 高通股份有限公司 具有背侧应变拓扑结构的绝缘体上覆半导体
US9893058B2 (en) * 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US11342189B2 (en) 2015-09-17 2022-05-24 Semiconductor Components Industries, Llc Semiconductor packages with die including cavities and related methods
US9899527B2 (en) * 2015-12-31 2018-02-20 Globalfoundries Singapore Pte. Ltd. Integrated circuits with gaps
SG11201807067YA (en) 2016-02-26 2018-09-27 Debiopharm Int Sa Medicament for treatment of diabetic foot infections
JP6658171B2 (ja) * 2016-03-22 2020-03-04 富士電機株式会社 半導体装置の製造方法
DE102016119799B4 (de) 2016-10-18 2020-08-06 Infineon Technologies Ag Integrierte schaltung, die einen vergrabenen hohlraum enthält, und herstellungsverfahren
CN106952876A (zh) * 2017-03-16 2017-07-14 浙江大学 一种金属叠层填沟槽阵列的碳化硅衬底结构
US11588024B2 (en) 2017-03-17 2023-02-21 Infineon Technologies Austria Ag High voltage blocking III-V semiconductor device
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
US10818551B2 (en) 2019-01-09 2020-10-27 Semiconductor Components Industries, Llc Plasma die singulation systems and related methods
CN109686332B (zh) * 2019-01-24 2021-04-30 合肥鑫晟光电科技有限公司 补偿模块及逻辑门电路、栅极驱动电路和显示装置
MA54009B1 (fr) 2019-02-14 2022-10-31 Debiopharm Int Sa Formulation d'afabicine et son procédé de préparation
AU2020293635B2 (en) 2019-06-14 2025-05-29 Debiopharm International S.A. Medicament and use thereof for treating bacterial infections involving biofilm
US11251152B2 (en) * 2020-03-12 2022-02-15 Diodes Incorporated Thinned semiconductor chip with edge support
US11705490B2 (en) * 2021-02-08 2023-07-18 Applied Materials, Inc. Graded doping in power devices
DE102021204293A1 (de) 2021-04-29 2022-11-03 Robert Bosch Gesellschaft mit beschränkter Haftung Vertikaler transistor und verfahren zum herstellen desselben
RU207482U1 (ru) * 2021-06-24 2021-10-29 Акционерное общество "Микрон" (АО "Микрон") Кремниевая коммутационная плата для многокристальных интегральных модулей
US20230369476A1 (en) * 2022-05-13 2023-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated-gate bipolar transistor (igbt) device with improved thermal conductivity
US12376333B2 (en) 2022-05-13 2025-07-29 Semiconductor Components Industries, Llc Configurable low ohmic power circuits

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1994022167A1 (en) * 1993-03-17 1994-09-29 British Technology Group Limited Semiconductor structure, and method of manufacturing same
RU2022399C1 (ru) * 1992-07-10 1994-10-30 Игорь Николаевич Клопов Способ изготовления мощных полупроводниковых приборов
US5420458A (en) * 1991-10-30 1995-05-30 Rohm Co., Ltd. Semiconductor device and method of manufacture thereof
US6040617A (en) * 1992-12-22 2000-03-21 Stmicroelectronics, Inc. Structure to provide junction breakdown stability for deep trench devices
US6069396A (en) * 1997-03-18 2000-05-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1439712A1 (de) 1964-08-08 1968-11-28 Telefunken Patent Verfahren zur Herstellung isolierter einkristalliner Bereiche mit geringer Nebenschlusskapazitaet im Halbleiterkoerper einer mikrominiaturisierten Schaltungsanordnung auf Festkoerperbasis
JPS5287988A (en) * 1976-01-19 1977-07-22 Hitachi Ltd High dielectric strength semiconductor device
JPS5289473A (en) * 1976-01-21 1977-07-27 Hitachi Ltd Transistor
US5241210A (en) 1987-02-26 1993-08-31 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5343067A (en) 1987-02-26 1994-08-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US5164218A (en) 1989-05-12 1992-11-17 Nippon Soken, Inc. Semiconductor device and a method for producing the same
JPH0645340A (ja) * 1991-11-12 1994-02-18 Rohm Co Ltd 半導体装置及びその製造方法
IT1254799B (it) 1992-02-18 1995-10-11 St Microelectronics Srl Transistore vdmos con migliorate caratteristiche di tenuta di tensione.
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
JPH06151573A (ja) 1992-11-06 1994-05-31 Hitachi Ltd 半導体集積回路装置
US5373183A (en) 1993-04-28 1994-12-13 Harris Corporation Integrated circuit with improved reverse bias breakdown
US5468982A (en) 1994-06-03 1995-11-21 Siliconix Incorporated Trenched DMOS transistor with channel block at cell trench corners
US5631491A (en) 1994-09-27 1997-05-20 Fuji Electric Co., Ltd. Lateral semiconductor device and method of fixing potential of the same
US6124179A (en) * 1996-09-05 2000-09-26 Adamic, Jr.; Fred W. Inverted dielectric isolation process
JPH08167617A (ja) * 1994-12-14 1996-06-25 Sanyo Electric Co Ltd 高耐圧半導体装置
US5567978A (en) * 1995-02-03 1996-10-22 Harris Corporation High voltage, junction isolation semiconductor device having dual conductivity tape buried regions and its process of manufacture
US6700157B2 (en) * 1996-01-22 2004-03-02 Fuji Electric Co., Ltd. Semiconductor device
JPH09293886A (ja) * 1996-04-26 1997-11-11 New Japan Radio Co Ltd 半導体装置及びその製造方法
JPH1050718A (ja) * 1996-08-07 1998-02-20 Hitachi Ltd 半導体装置の製造方法
US5895972A (en) 1996-12-31 1999-04-20 Intel Corporation Method and apparatus for cooling the backside of a semiconductor device using an infrared transparent heat slug
GB2321336B (en) 1997-01-15 2001-07-25 Univ Warwick Gas-sensing semiconductor devices
US6074890A (en) * 1998-01-08 2000-06-13 Rockwell Science Center, Llc Method of fabricating suspended single crystal silicon micro electro mechanical system (MEMS) devices
US6104062A (en) * 1998-06-30 2000-08-15 Intersil Corporation Semiconductor device having reduced effective substrate resistivity and associated methods
US6444487B1 (en) * 1998-07-28 2002-09-03 Rosemount Aerospace Inc. Flexible silicon strain gage
US20020003274A1 (en) * 1998-08-27 2002-01-10 Janusz Bryzek Piezoresistive sensor with epi-pocket isolation
WO2000042662A1 (de) 1999-01-12 2000-07-20 eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG Leistungshalbleiterbauelement mit mesa-randabschluss
WO2002025700A2 (en) * 2000-09-21 2002-03-28 Cambridge Semiconductor Limited Semiconductor device and method of forming a semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5420458A (en) * 1991-10-30 1995-05-30 Rohm Co., Ltd. Semiconductor device and method of manufacture thereof
RU2022399C1 (ru) * 1992-07-10 1994-10-30 Игорь Николаевич Клопов Способ изготовления мощных полупроводниковых приборов
US6040617A (en) * 1992-12-22 2000-03-21 Stmicroelectronics, Inc. Structure to provide junction breakdown stability for deep trench devices
WO1994022167A1 (en) * 1993-03-17 1994-09-29 British Technology Group Limited Semiconductor structure, and method of manufacturing same
US6069396A (en) * 1997-03-18 2000-05-30 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2802796C1 (ru) * 2020-07-24 2023-09-04 Общество С Ограниченной Ответственностью "Вандер Технолоджис" Гетероэпитаксиальная структура с алмазным теплоотводом для полупроводниковых приборов и способ ее изготовления
US20220335194A1 (en) * 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Company, Limited System and method for back side signal routing
US11748546B2 (en) * 2021-04-14 2023-09-05 Taiwan Semiconductor Manufacturing Company, Limited System and method for back side signal routing

Also Published As

Publication number Publication date
US6900518B2 (en) 2005-05-31
US7235439B2 (en) 2007-06-26
WO2002025700A3 (en) 2002-06-06
US7411272B2 (en) 2008-08-12
CN1233041C (zh) 2005-12-21
US6927102B2 (en) 2005-08-09
US20020041003A1 (en) 2002-04-11
CA2423028A1 (en) 2002-03-28
US20040087065A1 (en) 2004-05-06
US20050242368A1 (en) 2005-11-03
IL154945A (en) 2007-09-20
US20050242369A1 (en) 2005-11-03
IL154945A0 (en) 2003-10-31
US6703684B2 (en) 2004-03-09
JP5392959B2 (ja) 2014-01-22
AU2001290068C1 (en) 2002-04-02
US20040084752A1 (en) 2004-05-06
AU9006801A (en) 2002-04-02
EP1319252B1 (en) 2012-02-15
AU2001290068B2 (en) 2006-03-02
JP2004510329A (ja) 2004-04-02
WO2002025700A2 (en) 2002-03-28
EP1319252A2 (en) 2003-06-18
KR20030064753A (ko) 2003-08-02
ATE545958T1 (de) 2012-03-15
CN1470073A (zh) 2004-01-21
KR100841141B1 (ko) 2008-06-24
ZA200302065B (en) 2004-02-26

Similar Documents

Publication Publication Date Title
RU2276429C2 (ru) Полупроводниковое устройство и способ формирования полупроводникового устройства
CN110036486B (zh) 具有栅极沟槽和掩埋的终端结构的功率半导体器件及相关方法
EP2497116B1 (en) Power semiconductor devices having selectively doped jfet regions and related methods of forming such devices
AU2001290068A1 (en) Semiconductor Device and Method of Forming a Semiconductor Device
US11888022B2 (en) SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof
CN103165604B (zh) 具有节省空间的边缘结构的半导体部件
JPH11284174A (ja) トレンチ技術を使用したフィ―ルド結合型パワ―ｍｏｓｆｅｔバスア―キテクチャ
US20220149196A1 (en) Gate trench power semiconductor devices having improved deep shield connection patterns
CN117457651A (zh) 肖特基二极管与mosfet的集成
KR20190008573A (ko) 측면 절연 게이트 양극성 트랜지스터 및 이의 제조방법
WO2003036699A2 (en) Lateral semiconductor-on-insulator structure and corresponding manufacturing methods
US9917180B2 (en) Trenched and implanted bipolar junction transistor
WO2023193875A1 (en) Elementary cell for a trench-gate semiconductor device, trench-gate semiconductor device and method for producing such elementary cell
JP5028749B2 (ja) 半導体装置の製造方法
AU2006200447B2 (en) Semiconductor device and method of forming a semiconductor device
JP2005109226A (ja) トレンチ横型伝導度変調半導体装置および半導体装置の製造方法
JP2008277458A (ja) 高耐圧半導体装置およびその製造方法
JP2012244049A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20120921