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TW201814703A - 場次位元線反或型快閃陣列 - Google Patents

場次位元線反或型快閃陣列 Download PDF

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TW201814703A
TW201814703A TW106112494A TW106112494A TW201814703A TW 201814703 A TW201814703 A TW 201814703A TW 106112494 A TW106112494 A TW 106112494A TW 106112494 A TW106112494 A TW 106112494A TW 201814703 A TW201814703 A TW 201814703A
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Abstract

本發明揭露一種次位元線NOR型(FSNOR)快閃陣列及其操作方法。相較於習知NOR型快閃陣列，本發明FSNOR快閃陣列將複數個旋轉90度的NOR型非揮發性記憶體(NVM)單元配對配置為行之組態，並利用多條場邊次位元線連接起來，而達到4F2的最小單元面積。該FSNOR快閃陣列藉由複數個選擇電晶體分為複數個扇區，該些選擇電晶體用來將多條偶數/奇數次位元線連接至多條通用主第一金屬位元線。對FSNOR的各扇區而言，相鄰行的NOR型NVM單元配對的汲極分別形成多條偶數/奇數次位元線，而各該偶數/奇數次位元線之間又分別被多個溝槽場氧化物區分隔，以及各行中多個NOR型單元配對的共源極形成一擴散共源極線，而該擴散共源極線透過一金屬接點連接至一第一金屬共源極線。本發明FSNOR快閃陣列加強了被選擇NVM單元元件以及未選擇NVM單元元件之間的電氣隔離。

Description

場次位元線反或型快閃陣列
本發明有關於非揮發性記憶體(NVM，non-volatile memory)半導體單元元件(cell device)之陣列(array)架構，尤其，本發明場次位元線反或型快閃陣列由複數個NVM半導體單元元件配置而成。其中，一行(column)中複數個NVM單元配對(cell pair)的汲極(drain)電極相連接以形成二條場邊次位元線，而該行中該些NVM單元配對的共源極(common source)電極相連接以形成單一條共源極線，而且各列(row)中複數個NVM單元配對的控制閘(control gate)相連接以形成一字元線(wordline)。
半導體非揮發性記憶體(NVM)，尤其是電子可抹除可程式唯讀記憶體(electrical-erasable-programmable read-only memory，EEPROM)，被廣泛地應用於在電子設備(equipment)領域，從電腦、電子通訊硬體至消費性電器產品(consumer appliance)。一般而言，EEPROM在非揮發性記憶體領域的機制是即使系統關機之後，仍可保存韌體(firmware)與資料，而且有需要的話，可改變該些韌體與資料。
利用臨界電壓狀態(threshold voltage)(元件ON/OFF電壓)來代表的非揮發性資料，被儲存於EEPROM元件中，並藉由將電荷載子(charge carrier)注入EEPROM元件電荷儲存層(charge-storage layer)來調整元件的臨界電壓。例如，就n通道EEPROM元件而言，當電子堆積於電晶體(transistor)通道區上方的浮閘(floating gate)、或介電層(dielectric layer)、或奈米晶體(nano-crystals)時，導致元件具有相對較高的臨界電壓。
快閃EEPROM可被視為特別配置的EEPROM單元陣列，抹除(erase)資料時只能一次將所有記憶體單元的資料抹除，或者以扇區(sector)為單位進行抹除。根據記憶體單元在快閃陣列中的連接組態(configuration)方式，快閃NVM陣列分成NOR型快閃陣列與NAND型快閃陣列。請參考圖1，習知NOR型快閃陣列連接以並聯(parallel)連接的複數個單元元件配對10，其中各列中該些單元元件配對10的共源極相連接以分別形成一條水平的共源極線CS，而各行中該些單元元件配對10的汲極相連接以分別形成一條垂直的位元線。在圖1的M×N NOR型快閃陣列的示意圖中，沿著x軸方向延伸的各字元線包含M個NVM單元，且該些NOR型單元元件配對10的汲極電極12垂直連接以形成多條位元線Bi(i=1,...,M)，而沿著y軸方向延伸的各位元線連接了N個NVM單元的汲極。各列中多個NOR型單元元件配對10的共源極電極11水平 相連接以形成一共源極線CS。當一字元線被選擇時，和該字元線相連之M個NVM單元皆被啟動(activated)。另一方面，在該陣列中，和複數條未被選擇字元線相連之其他NVM單元則和該M條位元線電氣分離。透過相連的M條位元線，可以偵測到M個被選擇NVM單元之汲極的電氣反應。在NOR型快閃陣列中，因為偏壓(bias)及訊號都直接施加至該些被選擇NVM單元的汲極電極上，而沒有經過其他NVM單元，所以，一般來說，相較於NAND型快閃陣列，NOR型快閃陣列有較快的讀/寫存取速度以及較低的操作電壓。
NAND型快閃陣列以串聯方式連接複數個NVM單元。不同於NOR型快閃陣列之源極接源極、以及汲極接汲極之連接組態方式，NAND型快閃陣列係將一NVM單元的汲極連接至下一個相鄰NVM單元的源極。取決於半導體製程技術世代(process technology node)，通常單一NAND單元串(cell string)20所串接的NVM單元數目從8至32個不等，如圖2所示。請參考圖2，M×N NAND型快閃陣列包含q×M個NAND單元串20，每一NAND單元串20包含p(=8~32)個NVM單元及一選擇閘(selection gate)，該選擇閘用以將該NAND單元串連接至對應的主位元線。各主位元線連接q個NAND單元串20，故對M×N NAND快閃陣列而言，每一主位元線連接至p×q(=N)個NVM單元。就每一NAND單元串而言，除了有一個接點(contact)21位在該NAND單元串的末端、用以將該 NAND單元串連接至對應的主位元線之外，因為各NVM單元的源極與汲極相互重疊，所以串聯的各個NVM單元之間沒有任何接點。通常，在NAND型快閃陣列中，連接複數個NAND單元串20的各主位元線沿著y軸方向延伸，而各共源極線CS沿著x軸方向延伸。相對而言，NOR型快閃陣列之各NVM單元配對均設有一接點12，用以將二個汲極(一個汲極相當於分享半個接點)連接至對應的主位元線，如圖1所示。當p=1時，一NOR型快閃陣列實質上相當於一NAND型快閃陣列。一般而言，在一NOR型快閃陣列中，包含單一接點12之各NOR型NVM單元面積(cell area)為9~10F2，而在一NAND型快閃陣列中，由於各NAND型NVM單元面積不包含任何接點，故可達到最小單元面積4F2，其中F代表一半導體製程技術世代之最小特徵尺寸(minimum feature size)。因此，就相同記憶體位元數及相同半導體製程技術世代的條件下，NAND型快閃陣列之晶片(chip)面積小於NOR型快閃陣列之晶片面積(約小40%至50%)。簡言之，在相同位元儲存容量的條件下，具較小單元陣列面積之NAND型快閃陣列擁有較低製造成本的競爭優勢。
為了使NOR型快閃陣列和NAND型快閃陣列一樣具有相同的單元面積4F2的較低製造成本的競爭優勢，申請人已於美國發明專利第8,415,721B2號以及第8,716,138B2號(上述專利的內容在此被整體引用作為本說明書內容的一 部份)揭露一種NOR型快閃陣列，是由利用習知快閃製程技術製造的半導體NVM單元元件所組成，如圖3所示，半導體NVM單元元件的NOR型單元配對30被安排成相當於將圖1的習知NOR型單元配對10旋轉90度，多個NOR型單元配對30的汲極與源極形成多條擴散(diffusion)次位元線31，該些擴散(diffusion)次位元線31是被溝槽場隔離區(trench field isolation)所分隔。沿著該溝槽場隔離區的延伸方向，以小於一個行間距(fractional pitch)的方式，扭轉(twist)該些擴散次位元線31，使該些擴散次位元線31可以將其次特徵尺寸(sub-feature)的擴散線(其特徵尺寸小於該最小特徵尺寸F)連接至多個全特徵尺寸(full feature)的擴散區，並且多個全特徵尺寸的接點32可以設置於該些全特徵尺寸的擴散區上。在圖3中，如同NAND型快閃陣列，透過接點32連接至主位元線Bi(i=1,...,M)，無需經過其他NVM單元元件，可取得來自被選擇NVM單元元件的電氣訊號，以及施加電壓偏壓至被選擇NVM單元元件的汲極。在圖3的NOR型快閃陣列300中，以多條的擴散次位元線31連接多列(如8~10列)的NOR型單元配對30而形成一NOR型快閃扇區300s。主金屬位元線透過多個接點32整體地連接多個扇區，以形成NOR型快閃陣列300的一儲存排(bank)。因為一儲存排中多個扇區的延伸增加位元線(多條次位元線+主位元線)、電容值C及電阻值R，且由於位元線RC時間延遲多以及IR(電流-電阻)下降的緣故，電氣訊 號和電壓偏壓經過位元線而至被選擇NVM單元元件的汲極的速度緩慢且品質變差。再者，形成多個扇區次位元線(連接至單一主位元線)的未選擇NVM單元元件的數目過多，也增加位元線洩漏(leakage)電流，亦即，連接至單一主位元線的未選擇的NVM單元元件的數目乘上單元接面(junction)/通道-擴散洩漏電流，導致讀取操作的高位元線洩漏電流雜訊位準(noise level)，以及在程式化(programming)操作中被選擇NVM單元元件的汲極上顯著的施加汲極電壓下降。有鑒於上述原因，為了最小化訊號/雜訊比及施加汲極電壓偏壓的完整性(integrity)，一儲存排中所延伸的扇區數目必須有所限制(capped)。
為了使一儲存排中連接至單一主金屬位元線的扇區數目有延伸性，而不被上述原因所限制，同時為了降低從次位元線的較大電阻值至共源極線的較小電阻值的線電阻值，本發明提供一種4F2場次位元線NOR型(FSNOR)快閃陣列，以扇區作為區隔單位，具有較低電阻值的共源極線，而且NVM單元配對的偶數/奇數NVM單元元件透過偶數/奇數次位元線的選擇連接至通用主位元線。本發明FSNOR快閃陣列架構中，只有一個被選擇的NVM單元元件電氣連接至單一主位元線，以進行讀取與程式化操作，使得該被選擇的NVM單元元件完全免於陣列中其他未選擇NVM單元元件之干擾(interference)。相較於其他習知的快閃陣列，本發明FSNOR 快閃陣列的干擾免疫力已被證明在NVM訊號/雜訊比、施加汲極電壓偏壓的完整性、對鄰近單元元件的程式化擾亂(disturbance)方面，都具有更好的成效。
圖4係根據本發明一實施例，顯示4F2 FSNOR快閃陣列400的第i個扇區400i的架構示意圖。請參考第4圖，在4F2 FSNOR快閃陣列400的第i個扇區400i中，多個NVM單元的控制閘形成了沿x方向延伸、且具一特定製程技術世代的最小控制閘間距(pitch)的多條字元線Wj(j=1,…,l)，同時，沿y方向延伸、且具一特定製程技術世代的最小第一金屬線間距的多條第一金屬共源極線和位元線，以交替(alternating)的共源極線/位元線的順序(--,CS,Bn-2,CS,Bn-1,CS,Bn,CS,Bn+1,CS,Bn+2,CS,--)，形成了多條通用(global)主要第一金屬位元線以及多條通用第一金屬共源極線。由各行中多個NVM單元配對40的奇數NVM元件的汲極形成的奇數場邊次位元線41，連接至一選擇MOSFET元件46的源極，該選擇MOSFET元件46被一奇數選擇線Sio(頂部)所控制，以及由各行中多個NVM單元配對40的偶數NVM元件的汲極形成的偶數場邊次位元線42，連接至一選擇MOSFET元件48的源極，該選擇MOSFET元件48被一偶數選擇線Sie(底部)所控制。多個接點45所設置的位置：多個選擇MOSFET元件46、48的汲極，連接至該些通用主要第一金屬位元線Bk(k=1,..,n,...,M)，其中M 代表一列中NVM單元配對40的數目。各行中多個NVM單元配對40的共源極電極形成該些垂直的擴散共源極線43，其再透過接點47連接至該些通用第一金屬共源極線CS。請注意，各扇區的NVM單元在扇區陣列區域內並沒有包含任何電氣接點。例如，在第i個扇區400i的NVM單元在扇區陣列區域內(以虛線矩形400i表示)並沒有包含任何電氣接點。
在被選擇的第i個扇區400i中，為存取一被選擇字元線(一列的NVM單元的控制閘極)的奇數NVM單元元件以進行讀取與程式化操作，施加一導通(on)電壓偏壓Vs至奇數選擇線Sio以電氣連接該些奇數場邊次位元線41至該些通用第一金屬位元線，並施加一控制閘極電壓VCG以啟動該被選擇的字元線。在被選擇的第i個扇區400i中，為存取一被選擇字元線的偶數NVM單元元件以進行讀取與程式化操作，施加一導通電壓偏壓Vs至偶數選擇線Sie以電氣連接該些偶數場邊次位元線42至該些通用第一金屬位元線，並施加一控制閘極電壓VCG以啟動該被選擇的字元線。本發明NVM單元元件的電荷儲存物質包含但不限於導電浮閘、或電荷儲存介電層、或內建的奈米晶粒(nano-crystal grains)層。
以下之說明將舉出本發明之數個較佳的示範實施例，熟悉本領域者應可理解，本發明可採用各種可能的方式實施，並不限於下列示範之實施例或實施例中的特徵。。
10‧‧‧單元元件配對
11‧‧‧單元元件配對的共源極電極
12‧‧‧單元元件配對的汲極電極
20‧‧‧NAND單元串
21、32、45、47‧‧‧接點
300‧‧‧NOR型快閃陣列
300s‧‧‧NOR型快閃扇區
30‧‧‧NOR型單元配對
31‧‧‧擴散次位元線
400‧‧‧FSNOR快閃陣列
400i‧‧‧第i個扇區
40‧‧‧NVM單元配對
41‧‧‧奇數場邊次位元線
42‧‧‧偶數場邊次位元線
43‧‧‧擴散共源極線
46‧‧‧奇數選擇MOSFET元件
48‧‧‧偶數選擇MOSFET元件
61‧‧‧第一場氧化物區
61A‧‧‧筆直部
61B‧‧‧彎曲部
62‧‧‧第二場氧化物區
700‧‧‧P型矽
701‧‧‧溝槽隔離區
702‧‧‧穿隧介電層
703‧‧‧浮閘
704‧‧‧耦合介電層
705‧‧‧控制閘
圖1顯示一習知NOR型快閃陣列的架構示意圖。
圖2顯示一習知NAND型快閃陣列的架構示意圖。
圖3顯示另一習知NOR型快閃陣列的架構示意圖。
圖4係根據本發明一實施例，顯示FSNOR快閃陣列的架構示意圖。
圖5顯示圖4中一部分FSNOR快閃陣列的俯視圖。
圖6顯示本發明FSNOR快閃陣列的矽表面的俯視圖，該矽表面包含P型矽主動區域、N+次位元線(41及42)和CS線(43)的擴散區、以及場氧化物區(61,62)。
圖7顯示圖6中切線A的剖面圖，並假設該電荷儲存物質為導電浮閘。
圖8係根據本發明一實施例，顯示一被選擇扇區內一被選擇列的多個奇數NVM單元元件進行讀取操作的示意圖。
圖9係根據本發明一實施例，顯示一被選擇扇區內一被選擇列的多個偶數NVM單元元件進行讀取操作的示意圖。
圖10係根據本發明一實施例，顯示一被選擇扇區內一被選擇列的多個奇數NVM單元元件進行程式化操作的示意圖。
圖11係根據本發明一實施例，顯示一被選擇扇區內一被選擇列的多個偶數NVM單元元件進行程式化操作的示意圖。
就一特定製程技術世代而言，本發明場次位元 線NOR型(FSNOR)快閃陣列和習知NAND型快閃陣列一樣，具有相同的單元陣列面積，同時，依然保留了快速讀取/寫入存取速度及低操作電壓的優勢。熟悉本領域者應可理解，以下提供的架構示意圖及製造方法僅用以說明本發明較佳實施例，而非要限定本發明。因此，本說明書應視為說明性，而非限制性。應了解的是，熟悉本領域者可進行各種變形或變更，均應落入後附請求項所定義的本發明之範圍。
為清楚說明，以下實施例係以多個N型NVM單元組成本發明FSNOR快閃陣列作為示範。然而，需注意的是，本發明FSNOR快閃陣列並未限定由多個N型NVM單元組成，亦可由多個P型NVM單元組成。根據一特定製程技術世代，陣列中NVM單元面積是取決於控制閘的間距以及第一金屬線的間距。F代表一半導體製程技術世代之最小特徵尺寸。就一特定製程技術世代而言，該控制閘的間距以及該第一金屬線的間距可以是最小值2F，因此，相較於傳統NOR型快閃陣列的單元特徵面積是介於9~10F2，本發明FSNOR快閃陣列的單元特徵面積可以是最小值4F2。
圖5顯示圖4中由N型NVM單元組成的第i個扇區400i於矽上的陣列俯視示意圖。本發明FSNOR快閃陣列400是利用習知CMOS製程技術來製造。形成場邊次位元線及綜合製程製造(integrated process fabrication)的製造模組的例子已揭露於美國發明專利第8,415,721B2號以及第 8,716,138B2號，故其製程不再贅述。本發明FSNOR快閃陣列400以及美國發明專利第8,415,721B2號與第8,716,138B2號揭露的習知NOR型快閃陣列之間的差異，在於形成選擇閘以及擴散CS線的不同遮罩描畫(mask drawing)方式。圖6顯示FSNOR快閃陣列的矽表面的俯視圖，該矽表面包含P型矽主動區域(active area)、N+次位元線(41及42)和CS線(43)的擴散區、以及第一和第二場氧化物(field oxide)區(61,62)。各第一場氧化物區61具有多個筆直部61A及彎曲部61B。該些第二場氧化物區62及彎曲部61B被安排成一圖案(pattern)，以對應到選擇電晶體46,48的位置，且該些第二場氧化物區62及彎曲部61B用來定義該些扇區以及用來分隔選擇電晶體配對(46,48)與其鄰近的擴散共源極線43。該些筆直部61A用來隔離相鄰行的NVM單元配對的相鄰次位元線41,42。
圖7顯示圖6中切線A的剖面圖。在第7圖的實施例中，各NVM單元包含一控制閘705、一耦合介電層(coupling dielectric)704、一浮閘703、一穿隧介電層(tunneling dielectric)702、一源極電極(即CS線的一部分)、以及一汲極電極(即N+次位元線41或42的一部分)。擴散次位元線41及42的接面深度(junction depth)必須高於溝槽隔離區701(或場氧化物區61,62)的底部，以致於沿著溝槽壁二側延伸的二條次位元線41及42彼此之間電氣隔離。
在一讀取模式中，所有的通用第一金屬共源極 線CS都電氣連接至一共接地(common ground)電壓。如圖8所示，被選擇的第i個扇區400i中，施加一導通電壓VS至一奇數選擇線Sio以電氣連接該些奇數場邊次位元線41至該些通用第一金屬位元線。當施加一讀取電壓VCGR至一被選擇字元線的控制閘極時，在該些奇數NVM單元元件的汲極與源極之間的多個”導通/截止(on/off)”信號，通過該些導通的奇數選擇MOSFET元件46而電氣連接該些奇數場邊次位元線41至該些通用第一金屬位元線Bk，進而被多個感測放大器(sense amplifier，圖未示)所檢測到。該些感測放大器係用來檢測該些通用第一金屬位元線上的電壓信號。如圖9所示，被選擇的第i個扇區400i中，施加一導通電壓VS至一偶數選擇線Sie以電氣連接該些偶數場邊次位元線42至該些通用第一金屬位元線。當施加一讀取電壓VCGR至一被選擇字元線的控制閘極時，在該些偶數NVM單元元件的汲極與源極之間的多個”導通/截止”信號，通過該些導通的偶數選擇MOSFET元件48而電氣連接該些偶數場邊次位元線42至該些第一金屬位元線Bk，進而被多個感測放大器所檢測到。該些感測放大器係用來檢測該些通用第一金屬位元線上的電壓信號。
如圖10所示，為進行程式化操作，一開始，即施加一非程式化電壓VNP至所有通用第一金屬共源極線CS，或將所有通用第一金屬共源極線CS浮接(floating)。為程式化第i個扇區400i中被選擇字元線的多個奇數NVM單元元件， 施加一導通電壓VS至一奇數選擇線Sio以導通該些奇數選擇MOSFET元件46而電氣連接該些奇數場邊次位元線41至該些通用第一金屬位元線。對於該些要被程式化的NVM單元元件，係施加一程式化汲極電壓VP至其對應的通用第一金屬位元線上；而對於該些沒有要被程式化的NVM單元元件，則施加一非程式化汲極電壓VNP至其對應的通用第一金屬位元線上、或浮接其對應的通用第一金屬位元線。當施加一個振幅(amplitude)等於VCGP(>VP)的控制閘電壓脈波(pulse)至該被選擇的字元線時，該被選擇字元線上具有汲極電壓VP的奇數NVM單元元件就被程式化至高臨界電壓狀態，同時，該被選擇字元線上浮接或具有汲極電壓VNP的奇數NVM單元元件則維持在低臨界電壓狀態。請注意，如美國發明專利第7,733,700B2號(上述專利的內容在此被整體引用作為本說明書內容的一部份)揭露的：若採用習知熱載子注入(hot carrier injection)方法，則VNP=0V，而若採用執行通道誘發二次電子(channel induced secondary electron)方法，則VNP<VP；另，美國發明專利第9,082,490B2號(上述專利的內容在此被整體引用作為本說明書內容的一部份)揭露一種用以浮接源極節點的能帶對能帶電洞誘發二次電子(band to band hole induced secondary electron)的方法。
如圖11所示，為進行程式化操作，一開始，即施加一非程式化電壓VNP至所有通用第一金屬共源極線CS， 或浮接所有通用第一金屬共源極線CS。為程式化第i個扇區400i中被選擇字元線的偶數NVM單元元件，係施加一導通電壓VS至一偶數選擇線Sie以導通該些偶數選擇MOSFET元件48而電氣連接該些偶數場邊次位元線42至該些通用第一金屬位元線。對於該些要被程式化的NVM單元元件，係施加一程式化汲極電壓VP至其對應的通用第一金屬位元線上；而對於該些沒有要被程式化的NVM單元元件，則施加一非程式化汲極電壓VNP至其對應的通用第一金屬位元線上，或浮接其對應的通用第一金屬位元線。當施加一個振幅等於VCGP(>VP)的控制閘電壓脈波至該被選擇的字元線時，該被選擇字元線上具有汲極電壓VP的偶數NVM單元元件就被程式化至高臨界電壓狀態，同時，該被選擇字元線上浮接或具有汲極電壓VNP的偶數NVM單元元件則維持在低臨界電壓狀態。
為完成三個基本的快閃記憶體操作，即讀取、程式化及抹除操作，本發明使用習知的傅勒-諾德翰穿隧(Fowler-Norheim tunneling)方法來抹除一頁或至少一扇區，如同習知的快閃記憶體抹除操作。在進行抹除操作期間，施加一接地電壓或一負電壓偏壓至所有通用第一金屬共源極線CS以及基板(substrate)，以及施加一高控制閘電壓脈波至一被選擇的字元線(以進行頁抹除)或多條被選擇的字元線(以進行扇區抹除及區塊抹除)，其中，該高控制閘電壓脈波 具有一電壓振幅，大到足夠在該電荷儲存層及該矽基板(通常是每埃(angstrom)的氧化物厚度有E~.1V)之間產生穿隧電場，使儲存的電荷穿隧而出。綜而言之，本發明提供一種場次位元線NOR型(FSNOR)快閃陣列及其操作方法。
上述僅為本發明之較佳實施例而已，而並非用以限定本發明的申請專利範圍；凡其他未脫離本發明所揭示之精神下所完成的等效改變或修飾，均應包含在下述申請專利範圍內。

Claims (17)

  1. 一種非揮發性記憶體(NVM)裝置，包含：一記憶體陣列，包含複數個NVM單元且在一基板上被配置為具有行與列之組態，各NVM單元包含一電荷儲存物質、一控制閘、一源極電極以及一汲極電極，該記憶體陣列分為複數個扇區且各扇區包含複數列的NVM單元，一列中複數個NVM單元被配置成複數個單元配對，各單元配對共用一個共源極電極，且各行中複數個單元配對的共源極電極形成一擴散共源極線，其中一扇區內各行中複數個單元配對的偶數單元的汲極形成一偶數次位元線，而一扇區內各行中複數個單元配對的奇數單元的汲極形成一奇數次位元線，其中一列中複數個NVM單元的控制閘形成一字元線；複數列的選擇電晶體，分別配置於該些扇區之間，以致於二列的選擇電晶體分別配置於各扇區的第一側及第二側，並連接至同一扇區的該些奇數次位元線與該些偶數次位元線，其中位在該第一側的該列的選擇電晶體的閘極形成一第一選擇線，而位在該第二側的該列的選擇電晶體的閘極形成一第二選擇線，其中相鄰列的各選擇電晶體配對相連接並設置一第一電氣接點於二者之間；以及複數條位元線以及複數條通用源極線，沿著行的方向延伸，並且沿著字元線的長度方向交替地配置，其中位在 一第一層的該些通用源極線透過相對應於該些選擇電晶體位置的複數個第二電氣接點，分別連接至位在一第二層的該些相鄰的擴散共源極線，其中位在該第一層的該些位元線透過相鄰的該些第一電氣接點，分別連接至位在該第二層的相鄰的該些奇數次位元線與該些偶數次位元線；其中，位在各扇區內的該些NVM單元並未包含任何接點。
  2. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，更包含：複數個第一場隔離區以及複數個第二場隔離區，分別沿著行的方向延伸且定義該些扇區，各第一場隔離區具有複數個筆直部及複數個彎曲部，其中該些筆直部隔離相鄰行的單元配對的相鄰次位元線，其中該些第二場隔離區及該些彎曲部被安排成一圖案，以對應至該些選擇電晶體的位置。
  3. 如申請專利範圍第2項所記載之非揮發性記憶體裝置，其中各第二場隔離區及各彎曲部用來分隔相鄰列的選擇電晶體配對與其鄰近的擴散共源極線。
  4. 如申請專利範圍第2項所記載之非揮發性記憶體裝置，其中該些第一場隔離區及該些第二場隔離區的深度，更深於該些次位元線的接面深度。
  5. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其 中，在一扇區內，一行中該些單元配對的各奇數次位元線與各偶數位元線具有一第一端以及一第二端，其中，在一扇區內，一行中該些單元配對的各奇數次位元線與各偶數位元線終止於不同端且分別連接至分別配置於該扇區的第一側及第二側的二列選擇電晶體。
  6. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該電荷儲存物質係導電浮閘、電荷儲存介電層、以及奈米晶粒之其中之一。
  7. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中該非揮發性記憶體裝置為一NOR型快閃記憶體裝置。
  8. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中相鄰列的各選擇電晶體配對的汲極相連接，而相鄰列的各選擇電晶體配對的源極分別連接至二相鄰扇區的二相鄰次位元線。
  9. 如申請專利範圍第1項所記載之非揮發性記憶體裝置，其中各該NVM單元之面積實質上等於4F 2，其中，F代表一半導體製程技術世代之最小特徵尺寸。
  10. 一種從一非揮發性記憶體裝置(NVM)讀取資料的方法，該非揮發性記憶體裝置包含一記憶體陣列、複數列的選擇電晶體、複數條位元線以及複數條通用源極線，該記憶體陣列包含複數個NVM單元且在一基板上被配置為具有行與列之組態，各NVM單元包含一電荷儲存物質、一控制閘、 一源極電極以及一汲極電極，該記憶體陣列分為複數個扇區且各扇區包含複數列的NVM單元，一列中複數個NVM單元被配置成複數個單元配對，各單元配對共用一個共源極電極，且各行中複數個單元配對的共源極電極形成一擴散共源極線，其中一扇區內各行中多個單元配對的偶數單元的汲極形成一偶數次位元線，而一扇區內各行中多個單元配對的奇數單元的汲極形成一奇數次位元線，其中一列中複數個NVM單元的控制閘形成一字元線，該些列的選擇電晶體分別配置於該些扇區之間以致於二列的選擇電晶體分別配置於各扇區的第一側及第二側，並連接至同一扇區的該些奇數次位元線與該些偶數次位元線，其中位在該第一側的該列的選擇電晶體的閘極形成一第一選擇線，而位在該第二側的該列的選擇電晶體的閘極形成一第二選擇線，其中相鄰列的各選擇電晶體配對相連接並設置一第一電氣接點於二者之間，該些條位元線以及該些條通用源極線沿著行的方向延伸，並且沿著字元線的長度方向交替地配置，其中位在一第一層的該些通用源極線透過相對應於該些選擇電晶體位置的複數個第二電氣接點，分別連接至位在一第二層的該些相鄰的擴散共源極線，其中位在該第一層的該些位元線透過相鄰的該些第一電氣接點，分別連接至位在該第二層的相鄰的該些奇數次位元線與該些偶數次位元線，其中，位在各扇區內的該些NVM 單元並未包含任何接點，該方法包含以下步驟：施加一接地電壓至所有的通用源極線；施加一電壓偏壓至一目標選擇線，以在一目標扇區內導通複數個對應的選擇電晶體，該些對應的選擇電晶體分別連接至屬於一被選擇類型的複數條次位元線；以及施加一讀取電壓至一被選擇字元線，使得位在屬於該被選擇型式的該些條次位元線以及該被選擇字元線的交叉點的該些NVM單元，透過該些對應的選擇電晶體，分別將表示其儲存資料位元的電子信號，從屬於該被選擇類型的該些條次位元線傳送至其對應的位元線。
  11. 如申請專利範圍第10項所記載之方法，其中各該NVM單元之面積實質上等於4F 2，其中，F代表一半導體製程技術世代之最小特徵尺寸。
  12. 如申請專利範圍第10項所記載之方法，其中該NVM裝置更包含：複數個第一場隔離區以及複數個第二場隔離區，分別沿著行的方向延伸且定義該些扇區，各第一場隔離區具有複數個筆直部及複數個彎曲部，其中該些筆直部隔離相鄰行的單元配對的相鄰次位元線，其中該些第二場隔離區及該些彎曲部被安排成一圖案，以對應至該些選擇電晶體的位置。
  13. 一種程式化一非揮發性記憶體(NVM)裝置的方法，該非揮 發性記憶體裝置包含一記憶體陣列、複數列的選擇電晶體、複數條位元線以及複數條通用源極線，該記憶體陣列包含複數個NVM單元且在一基板上被配置為具有行與列之組態，各NVM單元包含一電荷儲存物質、一控制閘、一源極電極以及一汲極電極，該記憶體陣列分為複數個扇區且各扇區包含複數列的NVM單元，一列中複數個NVM單元被配置成複數個單元配對，各單元配對共用一個共源極電極，且各行中複數個單元配對的共源極電極形成一擴散共源極線，其中一扇區內各行中多個單元配對的偶數單元的汲極形成一偶數次位元線，而一扇區內各行中多個單元配對的奇數單元的汲極形成一奇數次位元線，其中一列中複數個NVM單元的控制閘形成一字元線，該些列的選擇電晶體分別配置於該些扇區之間以致於二列的選擇電晶體分別配置於各扇區的第一側及第二側，並連接至同一扇區的該些奇數次位元線與該些偶數次位元線，其中位在該第一側的該列的選擇電晶體的閘極形成一第一選擇線，而位在該第二側的該列的選擇電晶體的閘極形成一第二選擇線，其中相鄰列的各選擇電晶體配對相連接並設置一第一電氣接點於二者之間，該些條位元線以及該些條通用源極線沿著行的方向延伸，並且沿著字元線的長度方向交替地配置，其中位在一第一層的該些通用源極線透過相對應於該些選擇電晶體位置的複數個第二電氣接點，分別連接至 位在一第二層的該些相鄰的擴散共源極線，其中位在該第一層的該些位元線透過相鄰的該些第一電氣接點，分別連接至位在該第二層的相鄰的該些奇數次位元線與該些偶數次位元線，其中，位在各扇區內的該些NVM單元並未包含任何接點，該方法包含以下步驟：施加一第一電壓偏壓至所有的通用源極線，或浮接所有的通用源極線；施加一第二電壓偏壓至一目標選擇線，以在一目標扇區內導通複數個對應的選擇電晶體，該些對應的選擇電晶體分別連接至屬於一被選擇類型的複數條次位元線；施加一第三電壓偏壓至複數條被選擇位元線，該些被選擇位元線分別連接至屬於該被選擇類型的多條被選擇次位元線；以及施加一第四電壓偏壓至一被選擇字元線，使得位在屬於該被選擇類型的該些被選擇次位元線以及該被選擇字元線的交叉點的該些NVM單元，被程式化至一被程式化臨界電壓狀態；其中，該第一電壓偏壓的電壓位準小於該第三電壓偏壓的電壓位準，以及該第三電壓偏壓的電壓位準小於該第四電壓偏壓的電壓位準。
  14. 如申請專利範圍第13項所記載之方法，更包含：在該施加該第四電壓偏壓的步驟之前，施加該第一電壓偏 壓至複數條未被選擇的位元線，或浮接該些未被選擇的位元線；其中該些條未被選擇的位元線分別連接至不屬於該被選擇類型的複數條未被選擇次位元線。
  15. 如申請專利範圍第14項所記載之方法，其中該施加該第四電壓偏壓的步驟更包含：施加該第四電壓偏壓至該被選擇字元線，使得位在不屬於該被選擇類型的該些未被選擇次位元線以及該被選擇字元線的交叉點的該些NVM單元，維持在一抹除臨界電壓狀態。
  16. 如申請專利範圍第13項所記載之方法，更包含：在所有步驟之前，抹除至少一列的NVM單元。
  17. 如申請專利範圍第16項所記載之方法，其中該抹除步驟更包含：施加一第五電壓偏壓至所有的通用源極線以及一基板電極；以及施加一控制閘電壓至與該至少一列的NVM單元有關的至少一字元線；其中，該第五電壓偏壓的電壓位準小於或等於一接地電壓的電壓位準；以及其中，該控制閘電壓具有一電壓振幅，大到足以在該電荷儲存層及該基板之間產生穿隧電場，使複數個儲存的電 荷穿隧而出。
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