TWI455130B

TWI455130B - 混合用途記憶體陣列及其使用方法

Info

Publication number: TWI455130B
Application number: TW096123305A
Authority: TW
Inventors: Roy E Scheuerlein
Original assignee: Sandisk 3D Llc
Priority date: 2006-07-31
Filing date: 2007-06-27
Publication date: 2014-10-01
Also published as: WO2008016419A3; WO2008016419A2; TW200811865A

Description

混合用途記憶體陣列及其使用方法

非揮發性記憶體陣列甚至當關閉裝置電源時仍維持其資料。在可單次程式化記憶體陣列中，每一記憶體單元經形成為處於一初始未經程式化狀態，並且可予以轉換成一經程式化狀態。此項變更係永久性，並且此等記憶體單元係不可擦除。在其它類型記憶體中，記憶體單元係可擦除並且可重寫多次。

記憶體單元亦可變化於每一記憶體單元可達成之若干資料狀態中。可藉由改變可偵測到之記憶體單元的某特性來儲存一資料狀態，諸如在一既定施加之電壓或該記憶體單元內一電晶體之臨限電壓之下流動通過該記憶體單元的電流。一資料狀態係記憶體單元之一相異值，諸如一資料"0"或一資料"1"。

一些用於達成可擦除或多狀態記憶體單元之方案複雜。舉例而言，浮動閘極與SONOS記憶體單元藉由儲存電荷來運作，其中經儲存之電荷存在、不存在或電荷量改變一電晶體臨限電壓。彼等記憶體單元係三端子式裝置，在對於現代積體電路中競爭力所需的非常小型尺寸下，彼等記憶體單元相對難以製造與運作。

其它記憶體單元藉由改變相對奇特的材料(如硫屬)之電阻率來運作。在大多數半導體生產設施中，硫屬難以配合使用且可具挑戰性。

藉由具有以易於縮放至小尺寸之結構使用習知半導體材料形成的可擦除或多狀態記憶體單元的非揮發性記憶體陣列來提供實質上優點。

本發明係藉由下文請求項予以定義，並且在此段落中的任何內容皆不應視為對請求項之限制。

藉由簡介，下文描述之較佳具體實施例提供一種混合用途記憶體陣列及其使用方法。在一項較佳具體實施例中，提供一種記憶體陣列，其包括：一第一組記憶體單元，其運作為可單次程式化記憶體單元；及一第二組記憶體單元，其運作為可重寫記憶體單元。在另一項較佳具體實施例中，提供一種記憶體陣列，其包括：一第一組記憶體單元，其運作為用一正向偏壓予以程式化之記憶體單元；及一第二組記憶體單元，其運作為用一逆向偏壓予以程式化之記憶體單元。揭示其它具體實施例，並且每一具體實施例可予以單獨或組合運用。

現在將參考附圖來說明較佳具體實施例。

已知，藉由施加電脈衝，由經摻雜複晶矽形成之電阻器的電阻可予以修整，在穩定電阻狀態之間進行調整。已使用此等可修整式電阻器作為積體電路中的元件。

但是，在非揮發性記憶體單元中使用可修整式複晶矽電阻器可來儲存資料狀態不是習知做法。製作複晶矽電阻器之記憶體陣列存在困難。如果在大交叉點(cross－point)記憶體陣列中使用電阻器作為記憶體單元，則當施加電壓至一所選記憶體單元時，則在整個記憶體陣列將有非所要洩漏穿過半所選與非所選記憶體單元。舉例而言，請參考圖1，假定施加一電壓於位元線B與字線A之間以設定、重設或感測所擇記憶體單元S。電流意欲流動通過所擇記憶體單元S。但是，某洩漏電流可在替代路徑(舉例而言，介於位元線B與字線A之間)上流動通過非所擇記憶體單元U1、U2與U3。有許多此類替代路徑可存在。

藉由形成每一記憶體單元作為一包括一個二極體的兩端子式裝置，可大幅減小洩漏電流。二極體具有非線性I－V(電流電壓)特性，允許低於開通電壓的極少量電流流動及高於開通電壓的較高電流流動。一般而言，二極體亦作為單向閥，以使電流往一方向行進比往另一方向行進更容易。因此，只要所擇擇的加偏壓方案確保僅所擇記憶體單元經受到高於開通電壓的正向電流，則可大幅減小沿非預定路徑(諸如圖1之U1－U2－U3非正常路徑)的洩漏電流。

Herner等人於2004年9月29日申請之美國專利申請案第10/955,549號"N0nvolatile Memory Cell Without a Dielectric Antifuse Having High－and Low－Impedance States"(下文稱為'549申請案並且特此以引用方式併入本文中)描述一種單片三維記憶體陣列，其中以半導體接面二極體之複晶半導體材料的電阻率狀態來儲存記憶體單元之資料狀態。此記憶體單元係一種具有兩種資料狀態之可單次程式化記憶體單元。二極體經形成為處於高電阻率狀態；施加程式化電壓使二極體永久變換成低電阻率狀態。

在本發明具體實施例中，藉由施加適當的電脈衝，由經摻雜半導體材料所形成之記憶體元件(諸如'549申請案之半導體二極體)可達成三種、四種或四種以上穩定電阻率狀態。在本發明其它具體實施例中，可使半導體材料從初始高電阻率狀態轉換成較低電阻率狀態；接著，在施加適當的電脈衝下，可返回至較高電阻率狀態。可個別地或組合地採用彼等具體實施例，以形成可具有兩種或兩種以上資料狀態並且可以係可單次程式化或可重寫之記憶體單元。

如所述，在記憶體單元之導體之間包含一個二極體允許其形成於高密集交叉點記憶體陣列中。在本發明較佳具體實施例中，接著，複晶、非晶系或微晶半導體記憶體元件經形成以串聯於二極體，或更佳方式為，形成為二極體本身。

在此論述中，自較高電阻率狀態至較低電阻率狀態之轉變將稱為"設定"轉變，其係受到設定電流、設定電壓或設定脈衝所影響；自較低電阻率狀態至較高電阻率狀態之逆轉變將稱為"重設"轉變，其係受到重設電流、重設電壓或重設脈衝所影響。

在較佳可單次程式化具體實施例中，一複晶半導體二極體與一介電破裂反熔絲配對，然而，在其它具體實施例中，可省略反熔絲。

圖2繪示根據本發明較佳具體實施例形成之記憶體單元。一底導體12係由傳導材料(例如，鎢)所形成並且往一第一方向延伸。在底部導體12中可包含障壁層與黏著層。複晶半導體二極體2具有一底部重摻雜n型區4；一本質區6，其意圖未經摻雜；及一頂部重摻雜區8，然而此二極體之定向可顛倒。無論此二極體之定向，其將稱為p－i－n二極體。在一些具體實施例中，包含介電破裂反熔絲14。頂部導體16可用相同於底部導體12之方式及材料予以形成並且往不同於該第一方向之一第二方向延伸。複晶半導體二極體2被垂直佈置於底部導體12與頂部導體16之間。

複晶半導體二極體2係形成為處於高電阻率狀態。此記憶體單元可形成於一適合基板上方，舉例而言，一單結晶矽晶圓上方。圖3繪示於交叉點記憶體陣列中形成此等裝置的記憶體層級之一部分，其中二極體2係佈置於底部導體12與頂部導體16之間(在此圖中省略反熔絲14)。可將多重記憶體層級堆疊於一基板上，以形成一高度密度單片三維記憶體陣列。

在此論述中，一意圖未經摻雜之半導體材料區描述為一本質區。但是，熟悉此項技術者應明白，實際上，本質區可包括一低濃度p型或n型摻雜物。摻雜物可自相鄰區擴散進入本質區，或可能於沉積期間歸因於來自早先沉積之污染而存在於沉積室中。應進一步明白，經沉積之本質半導體材料(諸如矽)可包括缺陷，而造成其猶如經輕微n摻雜。使用用詞"本質"來描述矽、鍺、矽鍺合金或某其它半導體材料非意欲暗示此區未含任何摻雜物，亦非意欲暗示此區係完全電中性。

可藉由施加適當的電脈衝，使經摻雜複晶或微晶半導體材料(例如，矽)之電阻率於穩定狀態之間改變。經發現，在較佳具體實施例中，有利地配合二極體在正向偏壓下來實行設定轉變，而配合二極體在逆向偏壓下更易於達成及控制重設轉變。但是，在一些狀況中，可配合二極體在逆向偏壓下來達成設定轉變，而配合二極體在正向偏壓下來達成重設轉變。

半導體切換行為複雜。對於二極體，配合二極體在正向偏壓下已達成設定轉變與重設轉變兩者。一般而言，配合二極體在正向偏壓下施加之重設脈衝(其足以使構成二極體的複晶半導體材料自一既定電阻率狀態切換至一較高電阻率狀態)的振幅低於相對應之設定脈衝(其將相同複晶半導體材料自相同電阻率狀態切換至一較低電阻率狀態)並且具有較長之脈衝寬度。

在逆向偏壓下進行切換呈現出相異的行為。假定複晶p－i－n二極體(像是圖2中所示之二極體)在逆向偏壓下經受到一相對長切換脈衝。在施加切換脈衝之後，施加較小之讀取脈衝(例如，2伏)，並且測量流動通過處於讀取電壓之電流(稱為讀取電流)。隨著在逆向偏壓下之切換脈衝之電壓在後續脈衝中增大，後續讀取電流以兩個伏特變更，如圖4所示。將理解到，初始時隨著逆向電壓與切換脈衝的電流增大，當在每一切換脈衝後施加讀取電壓時，讀取電流增大，即，在設定方向中，半導體材料(在此情況中，半導體材料係矽)的初始轉變係朝向較低電阻率。一旦切換脈衝抵達一定逆向偏壓電壓(圖4中之K點，在此實例中係約－14.6伏)，讀取電流突然開始下降，原因係達成重設且矽電阻率增大。當開始施加逆向偏壓切換脈衝，切換電壓(在此切換電壓下，設定趨勢被逆轉並且二極體之矽開始重設)係取決於(例如)構成二極體的矽之電阻率狀態而變化。接著，將理解到，藉由所擇適當之電壓，配合二極體在逆向偏壓下可達成構成二極體的半導體材料之設定或重設。

本發明之記憶體單元的相異資料狀態對應於構成二極體的複晶或微晶半導體材料的電阻率狀態，其係藉由當施加讀取電壓時偵測流動通過記憶體單元(介於頂部導體16與底部導體12之間)的電流予以辨別。較佳方式為，介於任一相異資料狀態與任何不同相異資料狀態之間的流動之電流係至少2之因數，以允許介於狀態之間的差異係易於可偵測。

可使用記憶體單元作為可單次程式化記憶體單元或可重寫記憶體單元，並且可具有兩種、三種、四種或四種以上相異資料狀態。在正向偏壓與逆向偏壓下，可使記憶體單元依任何順序自任何其資料狀態轉換成任何其它其資料狀態。

將提供數項較佳具體實施例實例。但是，應明白，彼等實例無限制意圖。熟悉此項技術者應明白，用以程式化兩端子式裝置(包括一個二極體及複晶或微晶半導體材料)之其它方法將屬於本發明範疇內。

可單次程式化多位準記憶體單元

在本發明之一較佳具體實施例中，一由複晶半導體材料形成之二極體與一介電破裂反熔絲係以串聯方式排列且佈置於頂部與底部導體之間。兩端子式裝置係用作為可單次程式化多位準記憶體，在較佳具體實施例中，其具有三種或四種資料狀態。

圖2繪示一較佳記憶體單元。二極體2較佳係用複晶或微晶半導體材料所形成，例如，矽、鍺、或一矽及/或鍺之合金。更佳方式為，二極體2係複晶矽。在此實例中，底部重摻雜區4係n型，並且頂部重摻雜區8係p型，然而二極體之極性可顛倒。記憶體單元包括頂部導體之一部分、底部導體之一部分及一個二極體，該二極體佈置於該等導體之間。

當形成時，複晶矽之二極體2係處於高電阻率狀態，並且介電破裂反熔絲14原封不動。圖5繪示在各種狀態中的記憶體單元之電流的機率標繪圖。請參考圖5，當施加讀取電壓(例如，2伏)於頂部導體16與底部導體12之間(配合二極體2在正向偏壓下)時，介於頂部導體16與底部導體12之間流動的讀取電流較佳係在奈安培範圍內，例如，小於約5奈安培。圖5之圖表上的區域V相對應於記憶體單元之一第一資料狀態。對於記憶體陣列中的一些記憶體單元，此記憶體單元將未經受設定脈衝或重設脈衝，並且此狀態將被讀取作為該記憶體單元之一資料狀態。此第一資料狀態將稱為V狀態。

施加一第一電脈衝(較佳配合二極體2在正向偏壓下)於頂部導體16與底部導體12之間。此脈衝係(例如)介於約8伏與約12伏之間，例如，約10伏。電流係(例如)介於約80微安培與約200微安培之間。脈衝寬度較佳係介於約100奈秒與約500奈秒之間。此第一電脈衝使介電破裂反熔絲14破裂且使二極體2之半導體材料自一第一電阻率狀態切換至一第二電阻率狀態，第二電阻率狀態低於第一電阻率狀態。此第二資料狀態將稱為P狀態，並且圖5中將此轉變標示為"V→P"。在2伏讀取電壓下流動於頂部導體16與底部導體12之間的電流係約10微安培或以上。構成二極體2之半導體材料電阻率減少約1000至約2000之因數。在其它具體實施例中，電阻率變化小，但是介於任一資料狀態與任一其它資料狀態之間將係至少2之因數，較佳係至少3或5之因數，並且更典型係100或以上之因數。記憶體陣列中的一些記憶體單元將係以此資料狀態予以讀取，並且將未經受額外設定脈衝或重設脈衝。此第二資料狀態將稱為P狀態。

施加一第二電脈衝(較佳配合二極體2在逆向偏壓下)於頂部導體16與底部導體12之間。此脈衝係(例如)介於約－8伏與約－14伏之間，較佳介於約－10伏與約－12伏之間，較佳係約－11伏。電流係(例如)介於約80微安培與約200微安培之間。脈衝寬度係(例如)介於約100奈秒與約10微秒之間，較佳係介於約100奈秒與約1微秒之間，更佳係介於約200奈秒與約800奈秒之間。此第二電脈衝使二極體2之半導體材料自第二電阻率狀態切換至一第三電阻率狀態，第三電阻率狀態高於第二電阻率狀態。在2伏讀取電壓下流動於頂部導體16與底部導體12之間的電流係介於約10奈安培與約500奈安培之間，較佳介於約100奈安培與約500奈安培之間。記憶體陣列中的一些記憶體單元將係以此資料狀態予以讀取，並且將未經受額外設定脈衝或重設脈衝。此第三資料狀態將稱為R狀態，並且圖5中將此轉變標示為"P→R"。

為了達第四資料狀態，施加一第三電脈衝(較佳配合二極體2在正向偏壓下)於頂部導體16與底部導體12之間。此脈衝係(例如)介於約8伏與約12伏之間(例如，約10伏)，而電流係介於約5微安培與約20微安培之間。此第三電脈衝使二極體2之半導體材料自第三電阻率狀態切換至一第四電阻率狀態，第四電阻率狀態低於第三電阻率狀態，並且較佳電阻率高於第二電阻率狀態。在2伏讀取電壓下流動於頂部導體16與底部導體12之間的電流係約1.5微安培與約4.5微安培之間。記憶體陣列中的一些記憶體單元將係以此資料狀態(其將稱為S狀態)予以讀取，並且圖5中將此轉變標示為"R→S"。

介於任何兩種相鄰資料狀態在讀取電壓(例如2伏)下之電流差異較佳係至少2之因數。舉例而言，處於資料狀態R之任何記憶體單元的讀取電流較佳至少兩倍於處於資料狀態V之任何記憶體單元的讀取電流；處於資料狀態S之任何記憶體單元的讀取電流較佳至少兩倍於處於資料狀態R之任何記憶體單元的讀取電流；以及處於資料狀態P之任何記憶體單元的讀取電流較佳至少兩倍於處於資料狀態S之任何記憶體單元的讀取電流。舉例而言，在資料狀態R下之讀取電流可係兩倍於在資料狀態V下之讀取電流；在資料狀態S下之讀取電流可係兩倍於在資料狀態R下之讀取電流；及在資料狀態P下之讀取電流可係兩倍於在資料狀態S下之讀取電流。如果彼等範圍被定義為較小，則差異可能相當較大；舉例而言，如果最高電流V狀態之記憶體單元可具有5奈安培之讀取電流，以及最低電流R狀態之記憶體單元可具有100奈安培之讀取電流，則電流差異將係20之因數。藉由選擇其它限制，可確保介於相鄰記憶體狀態之間的讀取電流差異將係至少3之因數。

下文將予以描述。可應用反覆性讀取－驗證－寫入過程，以確保在一設定脈衝或重設脈衝之後，記憶體單元係處於經定義之資料狀態中之一者，並且非處於彼等資料狀態之間。

到目前為止，已論述介於一資料狀態中最高電流與第二最高相鄰資料狀態中最低電流之間的差異。處於相鄰資料狀態之大多數記憶體單元的讀取電流之差異仍然較大；舉例而言，處於V狀態之記憶體單元可具有1奈安培之讀取電流；處於R狀態之記憶體單元可具有100奈安培之讀取電流；處於S狀態之記憶體單元可具有2微安培(2000奈安培)之讀取電流；及處於P狀態之記憶體單元可具有20微安培之讀取電流。彼等每一相鄰狀態中之電流可相差10或以上之因數。

已描述具有四種相異資料狀態之記憶體單元。為了輔助辨別資料狀態，選擇三種資料狀態(而非四種資料狀態)可為較佳方式。舉例而言，一種三狀態式記憶體單元可係形成為處於資料狀態V、設定至資料狀態P，接著重設至資料狀態R。此記憶體單元不具有第四資料狀態S。在此情況中，介於相鄰資料狀態(例如，介於R與P資料狀態)之間的差異可能顯著較大。

如所述程式化一種含如所述之記憶體單元的可單次程式化記憶體陣列，每一記憶體單元被程式化至三種相異資料狀態中之一者(在一具體實施例中)或四種相異資料狀態中之一者(在一替代具體實施例中)。這些僅係實例；顯然地，可有三種或四種以上相同電阻率狀態及相對應之資料狀態。

但是，在含可單次程式化記憶體單元之記憶體陣列中，可用各種方式來程式化該等記憶體單元。舉例而言，請參考圖6，圖2之記憶體單元可經形成為為處於一第一狀態(V狀態)。一第一電脈衝(較佳在正向偏壓下)使破裂反熔絲14破裂且使二極體之複晶矽自一第一電阻率狀態切換至一第二電阻率狀態(第二電阻率狀態低於第一電阻率狀態)；使記憶體單元處於P狀態，在此實例中，P狀態係最低電阻率狀態。一第二電脈衝(較佳在逆向偏壓下)使二極體之複晶矽自第二電阻率狀態切換至一第三電阻率狀態(第三電阻率狀態高於第二電阻率狀態)，使記憶體單元處於S狀態。一第三電脈衝(較佳在逆向偏壓下)使二極體之複晶矽自第三電阻率狀態切換至一第四電阻率狀態(第四電阻率狀態高於第三電阻率狀態)，使記憶體單元處於R狀態。對於任何既定記憶體單元，任何資料狀態(V狀態、R狀態、S狀態及P狀態)可被讀取作為該記憶體單元之一資料狀態。圖6中標示每一轉變。圖中繪示四種相異狀態；視需要，可有三種或三種以上狀態。

在其它具體實施例中，每一相繼電脈衝可使二極體之半導體材料切換至一相繼較低電阻率狀態。如圖7中所示，舉例而言，記憶體單元可自初始V狀態進展至R狀態、自R狀態進展至S狀態及自S狀態進展至P狀態，對於每一狀態，讀取電流係至少兩倍於前一狀態之讀取電流，每者相對應於一相異資料狀態。此方案可在記憶體單元不包含任何反熔絲時更有利。在此實例中，在正向偏壓或逆向偏壓下施加脈衝。在替代具體實施例中，可有三種資料狀態或四種以上資料狀態。

在一項具體實施例中，記憶體單元包括圖8所示之複晶矽或微晶二極體2，該二極體包括底部重摻雜p型區4、中間本質或輕摻雜區6及頂部重摻雜n型區8。如同先前之具體實施例中，此二極體2可與一介電破裂反熔絲以串聯方式排列且佈置於頂部與底部導體之間。底部重摻雜p型區4可經原位摻雜，即，摻雜方式為，藉由於沉積複晶矽期間使提供p型摻雜物的氣體(諸如硼)流動，使得摻雜物原子被併入於隨之形成的薄膜中。

請參考圖9，經發現，此記憶體單元經形成為處於V狀態，其中在2伏讀取電壓下，介於頂部導體16與底部導體12之間的電流低於約80奈安培。一第一電脈衝(較佳在正向偏壓下予以施加)使介電破裂反熔絲14(若有存在)破裂，並且使二極體2之複晶矽自一第一電阻率狀態切換至一第二電阻率狀態(第二電阻率狀態低於第一電阻率狀態)；使記憶體單元處於資料狀態P。在資料狀態P中，在讀取電壓下介於頂部導體16與底部導體12之間的電流係約1微安培與約4微安培之間。一第二電脈衝(較佳在逆向偏壓下予以施加)使二極體2之複晶矽自第二電阻率狀態切換至一第三電阻率狀態，第三電阻率狀態低於第一電阻率狀態。第三電阻率狀態對應於資料狀態M。在資料狀態M中，在讀取電壓下介於頂部導體16與底部導體12之間的電流係約10微安培。如同先前之具體實施例中，介於相鄰資料狀態之任何記憶體單元之間(介於V狀態之最高電流記憶體單元與P狀態之最低電流記憶體單元之間，或介於P狀態之最高電流記憶體單元與M狀態之最低電流記憶體單元之間)的電流差異較佳係至少2之因數，較佳係3或以上之因數。任何資料狀態(V、P或M)皆可被偵測為該記憶體單元之一資料狀態。

圖4展現出當半導體二極體經受逆向偏壓時，一般而言，半導體材料初始時歷經至較低電阻率之設定轉變，接著，隨著電壓增大，歷經至較高電阻率之重設轉變。對於此特定二極體，運用頂部重摻雜n型區8，並且較佳運用藉由用p型摻雜物原位摻雜所形成之底部重摻雜區4，隨著增大中之逆向偏壓而自設定轉變切換至重設轉變，不會如同其它具體實施例之二極體一樣突然或急劇地發生。此意謂著運用此二極體較易於控制在逆向偏壓下之設定轉變。

可重寫記憶體單元

在一組具體實施例中，記憶體單元作用為可重寫記憶體單元，其可重複切換於兩種或三種資料狀態之間。

圖10繪示可作為可重寫記憶體單元之記憶體單元。此記憶體單元相同於圖2所示之記憶體單元，惟不包含介電破裂反熔絲除外。大多數可重寫具體實施例在記憶體單元不包含反熔絲，然而若需要，可包含一個反熔絲。

請參考圖11，在第一較佳具體實施例中，記憶體單元係形成為處於高電阻率狀態V，而在2伏下之電流約5奈安培或以下。對於大多數可重寫具體實施例，初始V狀態不用作為記憶體單元之一資料狀態。施加一第一電脈衝(較佳配合二極體2在正向偏壓下)於頂部導體16與底部導體12之間。此脈衝係(例如)介於約8伏與約12伏之間，較佳約10伏。此第一電脈衝使二極體2之半導體材料自一第一電阻率狀態切換至一第二電阻率狀態，第二電阻率狀態低於第一電阻率狀態。在較佳具體實施例中，P狀態亦不用作為記憶體單元之一資料狀態。在其它具體實施例中，P狀態將用作為記憶體單元之一資料狀態。

施加一第二電脈衝(較佳配合二極體2在逆向偏壓下)於頂部導體16與底部導體12之間。此脈衝係(例如)介於約－8伏與約－14伏之間，較佳介於約－9伏與約－13伏之間，更佳係約－10伏或－11伏。所要求之電壓將隨本質區之厚度而變化。此第二電脈衝使二極體2之半導體材料自第二電阻率狀態切換至一第三電阻率狀態R，第三電阻率狀態高於第二電阻率狀態。在較佳具體實施例中，R狀態對應於記憶體單元之一資料狀態。

可施加一第三電脈衝於頂部導體16與底部導體12之間，較佳在正向偏壓下。此脈衝係(例如)介於約5.5伏與約9伏之間，較佳約6.5伏，而電流係介於約10微安培與約200微安培之間，較佳係約50微安培與約100微安培之間。此第三電脈衝使二極體2之半導體材料自第三電阻率狀態R切換至一第四電阻率狀態，第四電阻率狀態低於第三電阻率狀態。在較佳具體實施例中，S狀態對應於記憶體單元之一資料狀態。

在此可重寫、兩狀態具體實施例中，感測或讀取R狀態與S狀態以作為資料狀態。記憶體單元可重複切換於該兩種狀態之間。舉例而言，一第四電脈衝(較佳配合二極體2在逆向偏壓下)使二極體之半導體材料自第四電阻率狀態S切換至第五電阻率狀態R(其實質上相同於第三電阻率R)。一第五電脈衝(較佳配合二極體2在正向偏壓下)使二極體之半導體材料自第五電阻率狀態R切換至第六電阻率狀態S(其實質上相同於第四電阻率S)，以此類推。可能更難以使記憶體單元返回初始V狀態與第二P狀態；因此，在可重寫記憶體單元中，彼等狀態可能未用作為資料狀態。可能較佳方式為，在記憶體陣列到達使用者之前(例如，在製造廠或測試設施中)，實行第一電脈衝(其使記憶體單元自初始V狀態切換至P狀態)及第二電脈衝(其使記憶體單元自P狀態切換至R狀態)兩者。在其它具體實施例中，可能較佳方式為，在記憶體陣列到達使用者之前，僅實行第一電脈衝(其使記憶體單元自初始V狀態切換至P狀態)。

如圖11所示，在提供的實例中，介於處於一資料狀態中之任何記憶體單元與處於相鄰資料狀態(在此情況中，係R資料狀態(介於約10奈安培與500奈安培之間)與R資料狀態(介於約1.5微安培與4.5微安培之間))之任何記憶體單元之間的介於頂部導體16與底部導體12之間在讀取電壓(例如，2伏)下流動的電流之間的差異係至少3之因數。取決於對於所一資料狀態所選擇之範圍，該差異可能係2、3、5或以上之因數。

在替代具體實施例中，一種可重寫記憶體單元可依任何順序切換於三種或三種以上資料狀態之間。可配合二極體在正向偏壓或逆向偏壓下來實行設定轉變或重設轉變。

在所描述之單次可程式化具體實施例與可重寫具體實施例兩者中，指明資料狀態對應於構成二極體之複晶或微晶半導體材料的電阻率狀態。資料狀態不對應於電阻率切換金屬氧化物或氮化物之電阻率狀態，如同Hemer等人於2006年3月31日申請之美國專利申請案第11/395,995號"Nonvolatile Memory Cell Comprising a Diode and a Resistance－Switching Material"中之描述，該案由本發明受讓人所擁有並且特此以引用方式併入本文中。

逆向偏壓設定與重設

在到目前為止描述之根據具體實施例形成及程式化之記憶體單元陣列中，記憶體單元在逆向偏壓中經受到大電壓的任何步驟已相較於逆向偏壓步驟使洩漏電流減小。

請參考圖12，假設跨所擇記憶體單元S施加正向偏壓之10伏。(待使用之實際電壓將取決於許多因素，其包括記憶體單元之構造、摻雜物量、本質區高度等等；10伏僅僅係實例)。位元線B0被設定至10伏，並且字線W0被設定至接地。為了確保半所擇記憶體單元F(其與所擇記憶體單元S共用位元線B0)維持低於二極體之開通電壓，字線W1被設定至低於但相當接近位元線B0之電壓；舉例而言，字線W1可被設定至9.3伏，使得跨記憶體單元F施加0.7伏(圖中僅繪示一個記憶體單元F，但可有數百、數千或以上)。同樣地，為了確保半所擇記憶體單元H(其與所擇記憶體單元S共用字線W0)維持低於二極體之開通電壓，位元線B1被設定至高於但相當接近字線W0之電壓；舉例而言，位元線B1可被設定至0.7伏，使得跨記憶體單元H施加0.7伏(再次，可有數千個記憶體單元H)。非所擇記憶體單元U(其不與所擇記憶體單元S共用字線W0，亦不共同位元線B0)經受到－8.6伏。由於可有數百萬個非所擇記憶體單元U，而導致記憶體陣列內顯著的洩漏電流。

圖13繪示跨記憶體單元施加大逆向偏壓(例如，作為重設脈衝)之有利加偏壓方案。位元線B0被設定至－5伏，並且字線W0被設定至5伏，使得跨所擇記憶體單元S施加－10伏；二極體係處於逆向偏壓中。以不足以使非刻意設定或重設半所擇記憶體單元F與H的低逆向偏壓，設定字線W1與位元線B1至接地，使半所擇記憶體單元F與H經受－5伏。一般而言，以逆向偏壓進行設定或重設似乎發生在或接近使二極體轉變成逆向擊穿之電壓(其一般高於－5伏)。

運用此方案，使無跨非所擇記憶體單元U之電壓，導致無逆向洩漏。結果，如(舉例而言)Scheuerlein等人連同本案同日申請且早先以引用方式併入本文中之美國專利申請案第11/461,352號"Dual Data－Dependent Busses for Coupling Read/Write Circuits to a Memory Array"(代理人檔案號碼第023－0051號)中之進一步描述，可顯著增大頻寬。

圖13之加偏壓方案僅僅係實例；顯然地，可使用許多其它方案。舉例而言，位元線B0可被設定至0伏，字線W0可被設定至－10伏，以及位元線B1與字線W1可被設定至－5伏。在圖13之方案中，跨所擇記憶體單元S、半所擇記憶體單元H與F以及非所擇記憶體單元U之電壓將相同。在另一項實例中，位元線B0可被設定至接地，字線W0可被設定至10伏，以及位元線B1與字線W1可被設定至5伏。

反覆式設定與重設

到目前為止，此論述已描述施加一適當電脈衝，以使二極體之半導體材料自一電阻率狀態切換至一不同電阻率狀態，因此使記憶體單元切換於兩種相異資料狀態之間。實務上，彼等設定步驟與重設步驟可係反覆式處理程序。

如所述，介於在相鄰資料狀態中於讀取期間流動之電流之間的差異較佳係至少2之因數；在許多具體實施例中，可能較佳方式為，建置每一資料狀態之電流範圍，並且相隔3、5、10或以上之因數。

請參考圖14，如所述，以2伏讀取電壓，資料狀態V可被定義為5奈安培或以下之讀取電流，資料狀態R可被定義為約10奈安培與約500奈安培之間，資料狀態S可被定義為約1.5微安培與約4.5微安培之間，及資料狀態P可被定義為高於約10微安培。熟悉此項技術者應明白彼等僅係實例。在另一具體實施例中，舉例而言，資料狀態V可被定義於較小範圍內，其中以2伏讀取電壓，讀取電流為5奈安培或以下。實際讀取電流將隨記憶體單元之特性、記憶體陣列之構造、所擇讀取電壓及許多其它因素而變化。

假定可單次程式化記憶體單元係處於資料狀態P。施加逆向偏壓之電脈衝至記憶體單元，使記憶體單元切換至資料狀態S。但是，在一些案例中，可能在施加電脈衝之後讀取電流非處於所要範圍中；即，二極體之半導體材料之電阻率狀態高於或低於所要狀態。舉例而言，假定在施加電脈衝之後，記憶體單元之讀取電流係處於圖表上所示之Q點，介於S狀態與P狀態電流範圍之間中。

施加電脈衝以使記憶體單元切換至所要資料狀態之後，可讀取記憶體單元以判定是否抵達所要資料狀態。如果抵達所要資料狀態，則施加額外脈衝。舉例而言，當感測到電流Q時，施加額外重設脈衝以增大半導體材料之電阻率、減小讀取電流進入相對應於S資料狀態之範圍中。如上文所述，可在正向偏壓或逆向偏壓下施加此設定脈衝。額外脈衝的振幅(電壓或電流)之脈衝寬度可長於或短於原始脈衝。在額外設定脈衝後，再次讀取記憶體單元，接著適當地施加設定脈衝或重設脈衝，直到讀取電流係處於所要範圍中。

在兩端子式裝置(諸如包括所描述之二極體的記憶體單元)中，這將特別有利於進行讀取以驗證設定或重設及進行調整(若需要)。跨二極體施加大逆向偏壓可使二極體受損；因此，當配合二極體在逆向偏壓下來實行設定或重設時，最小化逆向偏壓電壓係有利的做法。

製造考量

Herner等人於2006年6月8日申請之美國專利申請案第11/148,530號"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"；及Herner於2004年9月29日申請之美國專利申請案第10/954,510號"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(彼等案皆由本發明受讓人所擁有並且特此皆以引用方式併入本文中)，描述相鄰於適當矽化物之複晶矽之結晶化影響複晶矽之屬性。某些金屬矽化物(諸如矽化鈷與矽化鈦)之晶格結構非常接近矽之晶格結構。當非晶系或微晶矽經結晶化成接觸於彼等矽化物中之一者時，在結晶化期間，矽化物之晶格結構為矽提供模版。所得複晶矽將經高度定序，並且缺陷相當低。當用導電率增強摻雜物予以摻雜時，此高品質複晶矽在形成時具相當高傳導性。

相比之下，當非晶系或微晶矽材料經結晶化成未接觸於具有矽化物(此矽化物之晶格良好匹配於矽)之矽時，舉例而言，僅接觸於諸如二氧化矽與氮化鈦(二氧化矽與氮化鈦之晶格顯著不匹配於矽)，則所得複晶矽將具有許多更大程度之缺陷，並且以此方式結晶化之經摻雜複晶矽在形成時將非常低之傳導性。

在本發明態樣中，形成二極體之半導體材料切換於兩種或兩種以上電阻率狀態之間，在既定讀取電壓下改變流動通過二極體之電流，不同的電流(與電阻率狀態)相對應於相異之資料狀態。經發現，由相鄰於矽化物或提供結晶化模板之類似材料而尚未結晶化的高度缺陷矽(或其它適當的半導體材料，諸如鍺或矽－鍺合金)所形成的二極體展現出更有利的切換行為。

不希望受約束於任何特定理論，據信，支持所觀察電阻率改變的一項可能機制在於，高於臨限振幅的設定脈衝致使摻雜物原子移出晶界(此處摻雜物原子為非活性)進入晶體主體(此處摻雜物原子將增大傳導率且降低半導體材料之電阻)。相比之下，重設脈衝可致使摻雜物原子移回晶界，降低傳導率且增大電阻。但是，可能亦有其它機制運作或作為替代，諸如複晶材料定序程度增大或減小。

經發現，相鄰於適當矽化物之經結晶化極低缺陷矽的電阻率狀態無法如同當半導體材料具有較高程度缺陷時一樣易於切換。缺陷存在或大量晶界存在可能允許較易於切換。在較佳具體實施例中，於是，形成二極體之複晶或微晶材料未經結晶化而相鄰於與其具有小晶格不匹配的材料。小晶格不匹配係(舉例而言)約百分之3或以下之晶格不匹配。

證據已建議切換行為可集中於本質區中之改變。已在電阻器與p－i－n二極體中觀察切換行為，並且非限於p－i－n二極體，但是使用p－i－n二極體可能特別有利。到目前為止描述之具體實施例包括p－i－n二極體。但是，在其它具體實施例中，二極體可代替地係p－n二極體，並且具有微不足道或無本質區。

將提供描述製造本發明較佳具體實施例之詳細實例。Herner等人於2002年12月19日申請之美國專利申請案第10/320,470號"An Improved Method for Making High Density Nonvolatile Memory"(並且由於被放棄，此以引用方式併入本文中)中提出的製造細節將有助於以來自'549申請案之資訊來形成彼等具體實施例之二極體。亦可自Hemer等人於2004年12月17日申請之美國專利申請案第11/015,824號"Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode"(該案由本發明受讓人所擁有並且特此以引用方式併入本文中)導出有用的資訊。為了避免混淆本發明，將不納含來自彼等申請案的所有細節，但是應明白，未意圖排除來自彼等申請案的資訊。

範例

將詳細製造單一記憶體層級。可堆疊額外記憶體層級，每一者以單片方式形成於在其下方之記憶體層級的上方。在此具體實施例中，複晶半導體二極體將用作為可切換記憶體元件。

請參考圖15a，記憶體之形成開始於基板100。此基板100可係此項技術所熟知之任何半導基板，諸如單結晶矽、IV－IV化合物(如矽－鍺或矽－鍺－碳)、III－V化合物、II－VII化合物、在此等基板上的磊晶層或任何其它半導材料。基板可包括經製造於其中的積體電路。

在基板100上形成一絕緣層102。絕緣層102可係氧化矽、氮化矽、高介電膜、Si－C－O－H膜或任何其它適合絕緣材料。

在基板與絕緣體上方形成第一導體200。可在絕緣層102與傳導層106之間包括一黏著層104，以協助傳導層106黏著於絕緣層102。如果上伏傳導層係鎢，則較佳係氮化鈦作為黏著層104。

接下來待沉積之層係傳導層106。傳導層106可包括此項技術所熟知之任何傳導層材料，諸如鎢或其它材料，包括鉭、鈦、銅、鈷或其任何合金。

一旦已沉積將形成導體軌的所有層，將使用任何適合的遮罩與蝕刻製程來圖案化及蝕刻彼等層，以形成實質上平行、實質上共面導體200，如圖15a之剖面圖所示。在一項具體實施例中，沉積光阻，並且藉由微影及彼等經蝕刻之層來圖案化該光阻，並且接著使用標準製程技術來移除該光阻。可替代地藉由鑲嵌方法來形成導體200。

接下來，在導體軌200上方及之間沉積一介電材料108。介電材料108可係任何已知之電絕緣材料，例如，氧化矽、氮化矽及/或氮氧化矽。在一較佳具體實施例中，可使用二氧化矽作為介電材料108。

最後，移除位於導體軌200最頂部上過量的介電材料108，曝露出藉由介電材料108來分隔之導體軌200之最頂部，並且留下實質上平坦表面109。圖15a繪示所得結構。藉由此項技術所熟知之任何製程(諸如化學機械拋光(CMP)或回蝕)來實行過滿介電之移除，以形成平坦表面109。可有利使用的回蝕的技術描述於Raghuram等人於2004年6月30日提出之美國專利申請案第10/883417號"Nonselective Unpattemed Etchback to Expose Buried Patterned Features"，並且特此以引用方式併入本文中。在此階段，已在基板100上以第一高度形成複數個實質上平行之第一導體。

接下來，請參考圖15b，將在完成之導體軌200上方形成垂直柱。(為了節省空間，圖15b中未繪示出基板100；將認定有基板存在)。較佳方式為，沉積一障壁層110以作為繼平坦化導體軌之後的第一層。可在障壁層中使用任何適合之材料，包括氮化鎢、氮化鉭、氮化鈦或彼等材料之組合。在一較佳具體實施例中，使用氮化鈦作為障壁層。若障壁層係氮化鈦，則可依相同於上文所述之沉積黏著層的方式來沉積障壁層。

接下來，沉積將被圖案化成為柱的半導體材料。該半導體材料可係矽、鍺、矽－鍺合金或其它適合半導體或半導體合金。為了簡單明瞭，本分說明書將半導體材料指稱為矽，但是熟悉此項技術者應明白可選擇任何彼等其它適合材料以作為替代。

在較佳具體實施例中，柱包括半導體接面二極體。本文中使用用詞"接面二極體"來指稱具有非歐姆傳導屬性、具有兩端子式電極以及係由半導體材料(其一電極處係p型且另一電極處係n型)所製成之半導體裝置。實例包括p－n二極體及n－p二極體(其具有接觸的p型半導體材料與n型半導體材料，諸如齊納二極體)以及p－i－n二極體(其中本質(未經摻雜)半導體材料被插入於p型半導體材料與n型半導體材料之間。

可藉由此項技術所熟知的任何沉積摻雜方法來形成底部重摻雜區112。可沉積且接著摻雜矽，但是較佳藉由於沉積矽期間使提供n型摻雜物原子(例如，磷)的施體氣體流動進行原位摻雜。重摻雜區112之厚度較佳係介於約100埃與約800埃之間。

可藉由此項技術所熟知的任何方法來形成本質層114。層114可係矽、鍺或任何矽或鍺之合金，並且厚度係介於約1100埃與約3300埃之間，較佳係約2000埃。

請重新參考圖15b，剛剛沉積的半導體層114與112將連同下伏阻障層110一起被圖案化及蝕刻以形成柱300。柱300應具有約相同於下方之導體200之間距與寬度，使得每一柱300被形成於導體200之最頂部。可容許一些錯位。

可使用適合遮罩與蝕刻製程來形成柱300。舉例而言，可沉積光阻、使用標準微影技術來圖案化並且蝕刻該光阻，接著移除該光阻。替代做法為，可在半導體層堆疊最頂部上(在頂部上具有底部抗反射塗層(BARC))形成某其它材料(例如，二氧化矽)之硬遮罩，接著予以圖案化及蝕刻。同樣地，可使用介電抗反射塗層(DARC)作為硬遮罩。

於Chen於2003年12月5日申請之美國專利申請案第10/728436號"Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting"；或Chen於2004年4月1日申請之美國專利申請案第10/815312號"Photomask Features with Chromeless Nonprinting Phase Shifting Window"(彼等案皆由本發明受讓人所擁有並且皆特此以引用方式併入本文中)中描述之微影技術有利於用於實行在形成根據本發明之記憶體陣列中使用的任何微影步驟。

在半導體柱300上方及之間沉積介電材料108，以填滿柱之間的間隙。介電材料108可係任何已知之電絕緣材料，例如，氧化矽、氮化矽及/或氮氧化矽。在一較佳具體實施例中，使用二氧化矽作為絕緣材料。

接下來，移除位於柱300最頂部上的介電材料，曝露出藉由介電材料108分隔之柱300之最頂部，並且留下實質上平坦表面。藉由此項技術所熟知之任何製程(諸如CMP或回蝕)來實行過滿介電之移除。在CMP或回蝕之後，實行離子植入，形成頂部重摻雜p型區116。p型摻雜物較佳係硼或BCl₃ 。此植入步驟完成二極體111之形成。圖15b繪示所得結構。在剛剛形成的二極體中，底部重摻雜區112係n型，並且頂部重摻雜區116係p型；顯然地，極性可顛倒。

請參考圖15c，接下來，在每一重摻雜p型區116之頂部上形成介電破裂反熔絲層118。反熔絲118較佳係藉由在迅速熱退火(例如，約600度)中氧化下伏矽所形成的二氧化矽層。反熔絲118之厚度可約20埃。替代做法為，可沉積反熔絲118。

可用相同於底部導體200之方式來形成頂部導體400，舉例而言，藉由沉積黏著層120(較佳由氮化鈦所製成)及傳導層122(較佳由鎢所製成)。接著，使用任何適合的遮罩與蝕刻製程來圖案化及蝕刻傳導層122及黏著層120，以形成實質上平行、實質上共面導體400，如圖15c之左至右跨頁延伸所示。在一較佳具體實施例中，沉積光阻，並且藉由微影及彼等經蝕刻之層來圖案化該光阻，並且接著使用標準製程技術來移除該光阻。

接下來，在導體軌400上方及之間沉積一介電材料(圖中未繪示)。介電材料可係任何已知之電絕緣材料，例如，氧化矽、氮化矽及/或氮氧化矽。在一較佳具體實施例中，可使用二氧化矽作為此介電材料。

已描述形成一第一記憶體層級。可在此第一記憶體層級上形成額外記憶體層級，以形成一單片三維記憶體陣列。在一些具體實施例中，可在記憶體層級之間共用導體；即，頂部導體400將作為下一記憶體層級之底部導體。在其它具體實施例中，在圖15c之第一記憶體層級上方形成一層間介電(圖中未繪示)，其表面經平坦化，並且一第二記憶體層級之構造開始於此經平坦化層間介電上，而且無共用之導體。

單片三維記憶體陣列係在其中在一單一基板(諸如一晶圓)上方形成多重記憶體層級而且無中介基板的記憶體陣列。形成一記憶體層級的彼等層係直接沉積或生長於一現有層級或多重層級的彼等層上方。相比之下，已藉由在單獨的基板上形成記憶體層級並且使彼等記憶體層級彼此在頂部上黏著建構堆疊式記憶體，如同Leedy之美國專利案第5,915,167號"Three dimensional structure memory"中所提出。彼等基板可在接合之前予以薄化或自彼等記憶體層級移除，但是當在單獨基板上初始形成彼等記憶體層時，此等記憶體不是真正的單片三維記憶體陣列。

在基板上方形成之單片三維記憶體陣列包括至少一第一記憶體層級(其係以高於基板之第一高度予以形成)及一第一記憶體層級(其係以不同於第一高度之第二高度予以形成)。在此多層級記憶體陣列中，可在基板上方形成三、四、八或甚至任何數量之記憶體層級。

在Radigan等人於2006年5月31日申請之美國專利申請案第11/444,936號"Conductive Hard Mask to Protect Patterned Features During Trench Etch"中描述一種用於形成類似記憶體陣列之替代方法，其中使用鑲嵌構造來形成導體，該案由本發明受讓人所擁有並且特此以引用方式併入本文中。可代替地使用Radigan等人之方法來形成根據本發明之記憶體陣列。

替代具體實施例

除了已描述之彼等具體實施例以外，以複晶或微晶半導體材料之電阻率狀態來儲存其資料狀態之記憶體單元的許多替代具體實施例亦可行並且屬於本發明範疇內。將提及少數其它可行具體實施例，但此清單不可且非意圖詳盡列舉。

圖16繪示以串聯於二極體111方式形成之可切換式記憶體元件117。可切換式記憶體元件117係由如所述使用電脈衝切換於電阻率狀態之間的半導體材料所形成。如上文所述，二極體較佳係相鄰於矽化物(諸如矽化鈷，其提供晶化模板)予以結晶化，致使二極體之半導體材料缺陷極低並且展現出微不足道或無切換行為。較佳方式為，可切換式記憶體元件117經摻雜，並且應摻雜至相同於頂部重摻雜區116的傳導類型。'167申請案中描述此裝置之製造方法。

本文中已描述詳細製造方法，但是可使用形成相同結構的任何其它方法，同時結果屬於本發明範疇內。

示範性應用

前文之具體實施例描述如何可使用記憶體單元作為兩種資料狀態式記憶體單元、兩種以上資料狀態式記憶體單元、可單次程式化記憶體單元或可重寫記憶體單元。此多用途允許使用共同記憶體單元架構來提供多重類型之記憶體產品。下文論述記憶體單元之多用途性質及其提供多用途記憶體陣列之潛力。

上文所述之記憶體單元具有包含可切換式電阻材料(諸如可組態至至少三種電阻率狀態中之一者的半導體材料)之記憶體元件。可於形成記憶體元件期間將記憶體元件"組態"至一電阻率狀態(例如，初始、未經程式化狀態之記憶體元件具有初始電阻率狀態)，或藉由後續使記憶體元件經受設定脈衝或重設脈衝來將記憶體元件"組態"至一電阻率狀態。因為此特性，所以單一記憶體單元可依兩種不同方式進行動作：作為可單次程式化記憶體單元或可重寫記憶體單元。再者，因為此特性，所以單一記憶體單元可使用兩種資料狀態或兩種以上資料狀態。據此，任何既定製造的記憶體單元皆具有運作為具有兩種或兩種以上資料狀態之可單次程式化記憶體單元或可重寫記憶體單元的潛力。

如圖所示並且如上文所述，當記憶體單元運作為可單次程式化記憶體單元時，使用一電阻率狀態來表示記憶體單元的一資料狀態；但是當記憶體單元運作為可重寫記憶體單元時，不使用該電阻率狀態來表示記憶體單元的一資料狀態。換言之，當記憶體單元係用作為可單次程式化記憶體單元時，在記憶體單元中可能有一"額外"狀態。舉例而言，關於上文所述且配合圖5與圖11所描述之記憶體單元，記憶體單元被製造成處於初始電阻率狀態(V狀態)，並且當記憶體單元運作為可單次程式化記憶體單元時，使用此初始電阻率狀態；但是當記憶體單元運作為可重寫記憶體單元時，則不使用此初始電阻率狀態。當記憶體單元運作為可重寫記憶體單元時，使用兩種其它資料狀態(R狀態及S狀態)來表示記憶體單元之資料狀態。(如下文所述，亦可在可單次程式化記憶體單元中使用彼等資料狀態)。藉由改變可切換式電阻材料之電阻來達成彼等資料狀態。再次，彼等其它資料狀態不包括僅當記憶體單元運作為可單次程式化記憶體單元時才用於表示資料狀態的資料狀態。可使用額外資料狀態(例如，介於R狀態與S狀態之間的"R2"狀態)以允許可重寫記憶體單元達成三種或達成三種以上各別資料狀態。

應注意，在一項較佳具體實施例中，記憶體元件包括串聯於反熔絲的切換式電阻材料(例如，半導體材料)，並且V狀態係僅當記憶體單元運作為可單次程式化記憶體單元時才使用的電阻率狀態。原因係一旦反熔絲被燒斷，則記憶體元件無法回到V狀態。但是，甚至當不使用反熔絲時，可將一電阻率狀態指定作為僅當記憶體單元運作為可單次程式化記憶體單元時才使用的狀態。亦應注意，P狀態亦可係當記憶體單元運作為可單次程式化記憶體單元時予以使用但是當記憶體單元運作為可重寫記憶體單元時不予以使用的電阻率狀態。但是，在一些具體實施例中，替代P狀態或除了P狀態以外，使用R狀態與S狀態中之一者或兩者來表示可單次程式化記憶體單元的一資料狀態，諸如當可單次程式化記憶體單元儲存三種或四種資料狀態時。在此一情況中，記憶體單元之可單次程式化與可重寫用途將共同具有一電阻率狀態。舉例而言，代替具有獨特狀態狀態之可單次程式化記憶體單元及可重寫記憶體單元(例如，V狀態及P狀態係用於可單次程式化記憶體單元，及R狀態及S狀態係用於可重寫記憶體單元)，可單次程式化記憶體單元及可重寫記憶體單元可共同具有一狀態(例如，S狀態與P狀態之間無任何差別)。然而，當記憶體單元運作為可單次程式化記憶體單元時，仍然將使用至少一電阻率狀態(例如，V狀態)來表示記憶體單元的一資料狀態；但是當記憶體單元運作為可重寫記憶體單元時，則非如此。

此多用途的一項優點在於具有此等記憶體單元的單一積體電路可被指定作為可單次程式化記憶體陣列或作為可重寫記憶體陣列。此提供製造靈活性及良率提升。為了判定記憶體陣列是否應用作為可單次程式化記憶體陣列或作為可重寫記憶體陣列，可於製造期間(或之後)測試記憶體陣列中的一組測試記憶體單元。舉例而言，可藉由重複程式化、重設及設定彼等測試記憶體單元來運用彼等測試記憶體單元。美國專利案第6,407,953號中描述一種適合的測試技術，彼專利案經讓渡給本發明受讓人並且特此以引用方式整份併入本文。依據測試結果，可預測記憶體陣列是否將正確程式化以作為可重寫記憶體陣列。舉例而言，如果測試展現出難以辨別R狀態及S狀態(彼等狀態係用於當記憶體陣列運作為可重寫記憶體陣列時)，則該部件將很可能未正確程式化以作為可重寫記憶體陣列。但是，因為記憶體陣列中的記憶體單元可運作為可單次程式化記憶體陣列或作為可重寫記憶體陣列，所以代替因該部件未提供所預期可重寫結果而予以丟棄，可指定該部件作為可單次程式化記憶體陣列。據此，共同骨幹記憶體單元架構提供製造靈活性及良率提升。

在此點，可有製造分歧。通過測試的記憶體陣列可繼續用以進一步格式化(例如，將所有記憶體單元自V狀態程式化至P狀態，接著於R狀態與S狀態之間予以運用以作為最終資格測試)，並且接著作為可重寫記憶體陣列(例如，用於數位攝影機的記憶卡)運送至倉庫或使用者。未通過測試的記憶體陣列可予以封裝且送至製造廠之不同部分以程式化可單次程式化內容。替代做法為，該部件可送至倉庫，由倉庫員工或使用者現場程式化可單次程式化內容(例如，使用kiosk)。未經程式化部件亦可銷售給使用者以用作為存檔用記憶體。

較佳方式為，使用一旗標來發訊號給讀取及寫入至記憶體陣列的裝置(例如，在主機裝置中包括記憶體陣列或硬體/軟體的記憶體裝置上的控制器)以告知記憶體陣列係可單次程式化記憶體陣列或可重寫記憶體陣列。"旗標"可係儲存於記憶體陣列中的一或多個位元。舉例而言，可在記憶體陣列中的一特殊位址位置(例如，位址0000)中設定旗標。當主機裝置偵測到旗標時，其可藉由不嘗試重新程式化記憶體陣列來調適至記憶體陣列的可單次程式化性質。

代替使用整個記憶體陣列作為可單次程式化記憶體陣列或作為可重寫記憶體陣列，記憶體陣列可係"多用途"記憶體陣列。在此具體實施例中，由於記憶體陣列中的所有單一記憶體單元皆可用作為可單次程式化記憶體單元或用作為可重寫記憶體單元，所以一第一組記憶體單元運作為可單次程式化記憶體單元，及一第二組記憶體單元運作為可重寫記憶體單元。在此方式中，可在相同積體電路上可單次程式化記憶體單元及可重寫記憶體單元。如上文所述，可實行測試以判定一既定組記憶體單元是否應被指定作為可單次程式化記憶體單元或可重寫記憶體單元。

圖17繪示較佳具體實施例之混合用途記憶體陣列200之圖解。一第一組記憶體單元210運作為可單次程式化記憶體單元，以及一第二組記憶體單元220運作為可重寫記憶體單元。在此具體實施例中，該兩組210、220中的記憶體單元皆包含相同數量之每記憶體單元資料狀態，然而記憶體單元資料狀態之數量變化係可行，如下文所述。在一項具體實施例中，第一組記憶體單元儲存被視為永久性且可相關於記憶體陣列運作的資料。此資訊之實例包括(但不限於)下列項目中之一或多項：內容管理位元、修整位元、製造商資料及格式化資料。

"內容管理位元"指稱相關於經程式化內容之管理的資訊。"修整位元"係設定晶片上電路中各種選項的自訂資訊。運作中，晶片上電路讀取第一組記憶體單元210中的修整位元，並且經讀取之修整位元控制電路的進一步運作。舉例而言，修整位元可包含用於記憶體裝置之寫入/讀取電路的較佳寫入/讀取值(電流或電壓)的設定。"製造商資料"可包括製造商名稱與序號。"格式化資料"指示出記憶體陣列的不良部分；具體而言，記憶體陣列中之一特定列及/或行不良及冗餘列及/或行位置。如需關於冗餘的進一步資訊，請參閱美國專利申請案第10/402,385號及第10/024,646號，彼等專利申請案均已讓渡給本發明受讓人並且特此以引用方式併入本文。當然，彼等資訊僅係實例，並且可在可單次程式化記憶體單元210中儲存其它形式之資訊。舉例而言，第一組記憶體單元210可包含遊戲內容資料(即，遊戲的電腦程式碼)，以及第二組記憶體單元220可包含遊戲狀態資料(即，當使用者要求保存遊戲時，在遊戲中之使用者位置的指示)。再者，可在製造廠處或由後續使用者來程式化第一組記憶體單元210或第二組記憶體單元220中的資料。

在圖17中，有可單次程式化記憶體單元的僅一個區段以及可重寫記憶體單元的僅一個區段。在另一具體實施例中，有至少一額外組記憶體單元運作為可單次程式化記憶體單元或可重寫記憶體單元。圖18繪示此一具體實施例，其中使兩個可單次程式化區段230、250與兩個可重寫區段240、260交錯(即，兩相鄰組記憶體單元非皆是可單次程式化或皆是可重寫)。如上文所述，可將任何資料儲存於任何區段中。舉例而言，遊戲內容資料可儲存於可單次程式化區段230、250中，遊戲狀態資料可儲存於可重寫區段240、260中。

應注意，雖然圖17及圖18繪示依水平方式來定向該等組記憶體單元，但是在替代具體實施例中，可依垂直方式來定向一或多組記憶體單元。舉例而言，代替在水平列記憶體單元中具有格式化資料(如圖17所示)，格式化資料可以係在垂直列記憶體單元中。在此方式中，冗餘資料將跨越許多頁。亦可使用混合用途水平定向及垂直定向資訊。舉例而言，製造資料可予以水平定向，而格式化資料可予以垂直定向。

如圖18所示，每頁資料可包括一或多個旗標位元270，其指示出一頁是否係可單次程式化或可重寫。在圖18中，"1"旗標指示出可單次程式化，以及"0"旗標指示出可重寫。較佳方式為，旗標係儲存於可單次程式化記憶體單元中(即使記憶體單元係處於可重寫區段中)。再者，較佳方式為，對於可單次程式化資料使預設讀取條件最佳化(所以可成功讀取可單次程式化區段中儲存的可單次程式化旗標位元與修整位元、製造資料等等)，並且如果旗標指示出可重寫資料，則修改彼等讀取條件。使用旗標位元之一項優點在於，實際上不可能使用可單次程式化記憶體單元作為可重寫記憶體單元，反之亦然，原因係藉由晶片上寫電路來解譯旗標，該晶片上寫電路經程式化用以如果旗標位元指示出一記憶體單元係可單次程式化，則防止超過一次寫入至該記憶體單元。

作為使用旗標位元的替代方案，位址空間計算與寫控制可被移至晶片外，例如，移至主機裝置中的硬體/軟體。舉例而言，如果使用記憶體裝置作為遊戲匣，則主機裝置中的軟體可使用用於儲存遊戲狀態資料的預先指定之位址空間(主機裝置已知該位址空間，但記憶體未得知位址空間)。替代做法為，可藉由儲存於記憶體陣列中之遊戲內容資料中、記憶體陣列之另一可單次程式化部分(例如，記憶體陣列中的一特殊位址位置(例如，位址0000))或記憶體裝置中與記憶體陣列分開的裝置控制器中的資訊來向主機裝置告知用於遊戲狀態資料的位址空間。

在圖17及圖18所示之具體實施例中，就一些記憶體單元係可單次程式化記憶體單元並且其它者係可重寫記憶體單元之意義而言，記憶體陣列係"混合用途"。在其它具體實施例中，代替或除了可單次程式化/可重寫特徵，"混合用途"記憶體陣列包含其它"混合"特徵。如上文所述，可使用旗標位元或其它機制來判定一既定組記憶體單元的性質。舉例而言，在相同記憶體陣列中的第一組記憶體單元可比第二組記憶體單元更加可靠並且溫度與電壓範圍更寬。

作為另一項實例，運用上文所述之較佳記憶體單元結構，一既定記憶體單元可係：(i)用正向偏壓予以程式化(例如，如同一可單次程式化記憶體單元或可重寫記憶體單元)；或(ii)用逆向偏壓予以程式化(例如，如同一可重寫記憶體單元，但不同於兩狀態式可單次程式化記憶體單元)。換言之，可單次程式化記憶體單元僅可接受正向偏壓程式化，而可重寫記憶體單元可接受正向偏壓程式化及逆向偏壓程式化兩者。此繪示於圖19及圖20之電路圖中。如需正向偏壓寫入之詳細描述，請參閱美國專利案第6,618,295號；以及如需逆向偏壓寫入之詳細描述，請參閱美國專利申請案第11/461,339號(代理人檔案號碼第023－0048號)題為"Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders"及美國專利申請案第11/461,364號(代理人檔案號碼第023－0054號)題為"Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders"，彼等案均已讓渡給本發明受讓人並且特此以引用方式併入本文。據此，"混合用途"記憶體陣列可包含：一第一組記憶體單元，其係用正向偏壓予以程式化；及一第二組記憶體單元，其係用逆向偏壓予以程式化。用逆向偏壓予以程式化的記憶體單元亦可用正向偏壓予以擦除。在擦除操作(相較於寫入操作)中，一頁中的個別資料位元不是變數，原因係在擦除操作中擦除了所有位元。如需擦除操作之詳細描述，請參閱美國專利申請案第11/461,339號(代理人檔案號碼第023－0048號)題為"Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders"及美國專利申請案第11/461,364號(代理人檔案號碼第023－0054號)題為"Method for Using a Passive Element Memory Array Incorporating Reversible Polarity Word Line and Bit Line Decoders"，彼等案均已讓渡給本發明受讓人並且特此以引用方式併入本文。

到目前為止之論述係關於使用記憶體單元作為可單次程式化記憶體單元或作為可重寫記憶體單元，並且記憶體陣列具有可單次程式化記憶體單元與可重寫記憶體單元之混合。但是，如上文所述，另一多用途態樣之較佳記憶體單元在於，該記憶體單元(無論係可單次程式化記憶體單元或係可重寫記憶體單元)可儲存兩種資料狀態或兩種以上資料狀態。可對於每一可能的資料狀態來測試多重測試記憶體單元，以判定在一記憶體陣列可儲存多少資料狀態。舉例而言，可在V、P、S與R資料狀態下來對測試記憶體單元進行測試，以推斷記憶體單元是否合意地運作為四狀態式可單次程式化記憶體單元。如果記憶體陣列未通過測試，則可將其用作為兩狀態式記憶體陣列，在該記憶體陣列中儲存有適當的旗標。

混合用途記憶體陣列可連同使用X種電阻率狀態的一組記憶體單元一起使用來表示X種資料狀態，以及連同使用Y種電阻率狀態的一第二組記憶體單元一起使用來表示Y種資料狀態，其中X≠Y。在此方式中，記憶體陣列中的一記憶體單元中儲存的資料狀態數量可在各組記憶體單元之間變化。可組合上文所述之各種多用途與混合多用途。舉例而言，記憶體陣列中的第一組記憶體單元與第二組記憶體單元可使用不同數量之資料狀態，並且兩者皆係可單次程式化、兩者皆可重寫，或係可單次程式化與可重寫之混合。換言之，記憶體陣列的多個部分可係可單次程式化記憶體單元與可重寫記憶體單元之任何組合，其中一部分儲存X種資料狀態(例如，兩種資料狀態)並且另一部分儲存Y種資料狀態(例如，兩種以上資料狀態)。舉例而言，記憶體陣列可具有：一第一組記憶體單元，其係可單次程式化並且具有兩種以上資料狀態(例如，用於程式化資料)；及一第二組記憶體單元，其係可重寫並且具有兩種以上資料狀態(例如，用於作為高速暫存(scratch pad)記憶體)。可有兩個以上部分。

如上文所述，可藉由測試來判定對於任何組記憶體單元中使用多少資料狀態之選擇。舉例而言，如果因為讀取電路無法辨別V、P與R狀態而使四狀態式可單次程式化記憶體單元未通過測試。則包含彼等測試記憶體單元的記憶體陣列部分可用作為兩狀態式可重寫部分。在此情況中，寫電路可使用反覆式寫程式化(如上文所述)來驗證並且接著再次重新程式化，以將R狀態"推"向V狀態及將S狀態"推"向P狀態。換言之，反覆式回饋機制"開放"介於R狀態與S狀態之間的"空間"。

具有不同資料狀態之多用途記憶體陣列認定：事實上，雖然每一記憶體單元具有儲存兩種以上資料狀態之潛力，但是最具效率使用記憶體陣列中的記憶體單元發生於記憶體陣列並非所有記憶體單元皆儲存兩種以上狀態時。舉例而言，在一項較佳具體實施例中，一第一組記憶體單元係作為可單次程式化記憶體單元，並且一第二組記憶體單元係作為可重寫記憶體單元。圖21繪示此項具體實施例。在此具體實施例中，用於讀取四狀態式記憶體單元之最佳電路組態設定被儲存於中兩狀態式記憶體單元。舉例而言，如圖21所示，頁0中的組態位元指示出用每記憶體單元兩狀態式讀取電路操作相對於每記憶體單元四狀態式讀取電路操作進行讀取的頁。該等組態位元亦判定每記憶體單元兩狀態式頁中之可用位元的限制。當寫入頁0時，組態晶片中用於兩狀態式資料與四狀態式資料的部分。對於可單次程式化記憶體單元使用方式，頁0可被寫入數次以加入指示出用於兩狀態式資料之額外部分的額外組態位元，因為組態位元皆設定至邏輯"1'，所以指示出除頁0以外，所有頁皆被讀取為四狀態式資料(即，預設組態係僅讀取頁0為兩狀態式資料)。原生可單次程式化記憶體單元狀態(V狀態)係邏輯"1"。組態位元之預設組態與解譯係藉由記憶體晶片上的邏輯編碼予以進行。列數與頁數非必然相等，但較佳係簡單的倍數(例如，四頁對一列)。

當然，其它組態係可行的。舉例而言，另一應用可具有亦作為每記憶體單元兩狀態式資料之第三部分，其係基於製造測試指示出記憶體陣列之第三部分中的次於最佳記憶體單元。在還有另一應用中，記憶體陣列具有在第一部分中的可單次程式化記憶體單元以及兩種以上狀態式可重寫記憶體單元(例如，使用R、S與R1狀態)。最佳電路組態較佳係儲存於兩狀態式可單次程式化記憶體單元中。另外，記憶體陣列可具有在第一部分中的兩狀態式可重寫記憶體單元以及在第二部分中的兩種以上狀態式可重寫記憶體單元。

請再次附圖，圖22繪示較佳具體實施例之記憶體陣列之圖解，其中藉由每一實體頁上的旗標位元來指示出每記憶體單元兩狀態之部分及每記憶體單元四狀態之部分。旗標位元較佳係每記憶體單元兩狀態式資料。偶數數量之頁相關聯於每一列。經讀取為"1"的用於奇數頁之旗標位元指示出該頁不可用。不可用之頁亦被儲存在記憶體晶片外的控制邏輯或軟體中，並且可藉由已知之冗餘/不良區塊機制予以重新指派。選擇性地，可使用每列共用旗標位元，其中旗標相關聯於多重頁並且指示出用於該列之每記憶體單元狀態數量以及若干頁之不可用。較佳方式為，使用每列偶數數量之頁。對於若干相鄰列，對於不良區塊表使用的區塊較佳被定義為列的二分之一。

圖23繪示較佳具體實施例之記憶體陣列之圖解，其中藉由記憶體陣列中儲存的轉譯表來指示出每記憶體單元兩狀態之部分及每記憶體單元四狀態之部分。該轉譯表具有記憶體陣列中介於邏輯頁位址與實體列之間的對應。該轉譯表亦包含用於在一實體列處儲存之位元數量的旗標位元。選擇性地，該轉譯表亦具有指示出某些頁係可單次程式化或係可重寫資料的旗標。旗標位元較佳對於用於指示之資料類型的最佳設定來控制讀取與寫入電路。

圖24繪示較佳具體實施例之記憶體陣列之圖解，其中藉由每一實體頁上的旗標位元來指示出每記憶體單元兩狀態可單次程式化部分、每記憶體單元兩狀態可重寫部分及每記憶體單元四狀態可單次程式化部分。在此具體實施例中，旗標位元被儲存為每記憶體單元兩狀態式資料。偶數數量之頁相關聯於每一列。晶片外控制器掃描旗標資訊以建立不良區塊表。用於一些頁之旗標位元指示出該頁不可用。旗標位元亦較佳控制晶片上讀取與寫入電路，以提供用於每記憶體單元兩狀態式操作及可重寫相對於可單次程式化操作的最佳組態。在此情況中，圖24中指示出的旗標位元至少包含一用以指示出每記憶體單元狀態數量的位元及一用以指示出可單次程式化或可重寫的位元在一些具體實施例中，可使用兩個以上位元。

圖25繪使用晶片旗標與晶片外不良區塊機制之較佳具體實施例的流程圖。提供一邏輯頁位址(步驟300)。記憶體裝置之控制器晶片中的一不良區塊表與轉譯邏輯判定一相關聯於該邏輯頁位址的初步實體位址(步驟310)。接著，用每記憶體單元兩狀態之預設設定來讀取位於該初步實體位址的旗標位元(步驟320)。如果該頁係不可用，則使用一回饋機制來更新用於不可用之頁的寫狀態(步驟330)，其致使該控制器晶片更新該不良區塊表。否則，讀取或寫電路被設定至兩狀態模式或兩種以上狀態模式(步驟340)。接著讀取或寫入頁資料(步驟350)。

雖然可運用彼等具體實施例來使用任何適合記憶體單元，但是目前較佳方式為，記憶體單元包括被動式記憶體元件(其包含可切換式電阻材料，較佳係半導體)，具體而言，複晶二極體。其它可切換式電阻材料包括(但不限於)二元(binary)金屬氧化物、相變材料(如美國專利案第5,751,012號及美國專利案第4,646,266號所示)及有機材料電阻器，舉例而言，包括若干有機材料層之記憶體單元，其包括具有似二極體特性傳導之至少一層及施加電場來變更傳導率的至少一有機材料。美國專利案第6,055,180號描述有機被動元件陣列。另一可變電阻材料係摻雜有V、Co、Ni、Pd、Fe或Mn之非晶系矽，舉例而言，如美國專利案第5,541,869號中更充分描述所述。美國專利案第6,473,332號中講授另一類別材料。彼等材料係鈣鈦礦材料，諸如Pr_1－X Ca_X MnO₃ (PCMO)、La_1－X Ca_X MnO₃ (LCMO)、LaSrMnO₃ (LSMO)或GdBaCo_X O_Y (GBCO)。此可變電阻材料之另一選項係碳聚合物膜，其包含(舉例而言)混合於塑料聚合物中之碳黑微粒或石墨，如美國專利案第6,072,716號之講授。美國專利申請案第09/943,190號中及美國專利申請案第09/941,544號中講授另一可切換式電阻材料。此材料係經摻雜分子式A_X B_Y ,之硫族玻璃，其中A包含週期表之下列至少一元素：第IIIA族(B、Al、Ga、In、Ti)、第IVA族(C、Si、Ge、Sn、Pb)、第VA族(N、P、As、Sb、Bi)或第VIIA族(F、Cl、Br、I、At)；其中B係選自S、Se與Te及其混合物。摻雜物係選自貴金屬(noble metal)及過渡金屬，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。此硫族玻璃(非晶系硫族，而非結晶狀態)較佳係形成於相鄰於移動金屬離子儲藏器之記憶體單元中。可用某其它固體電解質材料來取代硫族玻璃。

在一項較佳具體實施例中，元件包括串聯於半導體材料之反熔絲。在另一項較佳具體實施例中，記憶體元件包括反熔絲、二元金屬氧化物及複晶矽二極體隔離裝置。另外，雖然記憶體單元可係二維記憶體陣列之部件，但是較佳方式為，記憶體單元係單片三維記憶體陣列之部件，其中記憶體單元經排列於複數層記憶體層級中，每一記憶體層級經形成在一單一基板上方並且無任何中介基板。

目前較佳方式為，記憶體元件係非揮發性。但是，在一項替代具體實施例中，在記憶體元件運作為可重寫記憶體單元時使用的資料狀態中，記憶體元件可係揮發性。舉例而言，記憶體元件可允許V狀態與P狀態成為永久性，但是可允許R狀態與S狀態緩慢衰落。運用此一記憶體元件，R狀態與S狀態將隨時間重新刷新。

前文詳細說明僅描述本發明可採用之許多形式中的少數形式。基於此原因，詳細說明係意欲藉由闡釋說明，而不是限制本發明。僅下列請求項(包括所有同等項)係旨在定義本發明的範疇。

2．．．複晶半導體二極體

4．．．底部重摻雜n型區(圖2)

4．．．底部重摻雜p型區(圖8)

6．．．本質區

8．．．頂部重摻雜區(圖2)

8．．．頂部重摻雜n型區(圖8)

12．．．底部導體

14．．．介電破裂反熔絲

16．．．頂部導體

100．．．基板

102．．．絕緣層

104．．．黏著層

106．．．傳導層

108．．．介電材料

109．．．平坦表面

110．．．阻障層

111．．．二極體

112．．．底部重摻雜區

114．．．本質層

116．．．頂部重摻雜p型區

117．．．可切換式記憶體元件

118．．．介電破裂反熔絲層

120．．．黏著層

122．．．傳導層

200．．．導體(第一導體；導體軌；底部導體)(圖15a至15c)

200．．．記憶體陣列(圖17)

210．．．第一組記憶體單元

220．．．第二組記憶體單元

230,250．．．可單次程式化區段

240,260．．．可重寫區段

270．．．旗標位元

300．．．柱

400．．．導體(導體軌；頂部導體)

A,A0,A1．．．字線

B,B0,B1．．．位元線

F,H．．．半所擇記憶體單元

U．．．非所擇記憶體單元

M,P,R,S,V．．．記憶體單元之資料狀態

U1,U2,U3．．．非所擇記憶體單元

圖1繪示在記憶體陣列中介於記憶體單元之間的電隔離所需的電路圖。

圖2繪示根據本發明較佳具體實施例形成之多狀態或可重寫記憶體單元之剖視圖。

圖3繪示包括圖2所示之記憶體單元的記憶體層級之一部分的剖視圖。

圖4繪示本發明之記憶體單元的讀取電流隨著跨二極體之逆向偏壓電壓增大而改變的圖表。

圖5繪示記憶體單元自V狀態變換至P狀態、自P狀態變換至R狀態及自R狀態變換至S狀態的機率標繪圖。

圖6繪示記憶體單元自V狀態變換至P狀態、自P狀態變換至S狀態及自S狀態變換至R狀態的機率標繪圖。

圖7繪示記憶體單元自V狀態變換至R狀態、自R狀態變換至S狀態及自S狀態變換至P狀態的機率標繪圖。

圖8繪示可在本發明具體實施例中使用之垂直定向p－i－n二極體的剖視圖。

圖9繪示記憶體單元自V狀態變換至P狀態及自P狀態變換至M狀態的機率標繪圖。

圖10繪示根據本發明較佳具體實施例形成之多狀態或可重寫記憶體單元之剖視圖。

圖11繪示記憶體單元自V狀態變換至P狀態、自P狀態變換至R狀態及自R狀態變換至S狀態、接著可重複於S狀態與R狀態之間的機率標繪圖。

圖12繪示以正向偏壓加偏壓於S記憶體單元之加偏壓方案的電路圖。

圖13繪示以逆向偏壓加偏壓於S記憶體單元之加偏壓方案的電路圖。

圖14繪示反覆性讀取－驗證－寫入循環以使記憶體單元移動進入資料狀態。

圖15a至15c繪示根據本發明具體實施例形成之記憶體層級形成中階段的剖面圖。

圖16繪示可在本發明替代具體實施例中使用之二極體與電阻式切換元件的剖面圖。

圖17繪示較佳具體實施例之混合用途記憶體陣列之圖解，其中一第一組記憶體單元運作為可單次程式化記憶體單元，及一第二組記憶體單元運作為可重寫記憶體單元。

圖18繪示較佳具體實施例之混合用途記憶體陣列之圖解，其中交錯多組可單次程式化記憶體單元與可重寫記憶體單元。

圖19繪示較佳具體實施例之電路之圖解，其展示用正向偏壓予以程式化之一組記憶體單元。

圖20繪示較佳具體實施例之電路之圖解，其展示用逆向偏壓予以程式化之一組記憶體單元。

圖21繪示較佳具體實施例之記憶體陣列之圖解，其中該記憶體陣列之一第一部分儲存每記憶體單元兩種資料狀態及該記憶體陣列之一第一部分儲存每記憶體單元四種資料狀態。

圖22繪示較佳具體實施例之記憶體陣列之圖解，其中藉由每一實體頁上的旗標位元來指示出每記憶體單元兩狀態之部分及每記憶體單元四狀態之部分。

圖23繪示較佳具體實施例之記憶體陣列之圖解，其中藉由記憶體陣列中儲存的轉譯表來指示出每記憶體單元兩狀態之部分及每記憶體單元四狀態之部分。

圖24繪示較佳具體實施例之記憶體陣列之圖解，其中藉由每一實體頁上的旗標位元來指示出每記憶體單元兩狀態可單次程式化部分、每記憶體單元兩狀態可重寫部分及每記憶體單元四狀態可單次程式化部分。

圖25繪使用晶片旗標與晶片外不良區塊機制之較佳具體實施例的流程圖。

2．．．複晶半導體二極體

4．．．底部重摻雜n型區

6．．．本質區

8．．．頂部重摻雜區

12．．．底部導體

14．．．介電破裂反熔絲

16．．．頂部導體

Claims

一種記憶體陣列，其包括：複數個記憶體單元，其可運作為一可單次程式化記憶體單元或一可重寫記憶體單元，每一記憶體單元包括一記憶體元件，該記憶體元件包括可組態至至少三種電阻率狀態中之一者的一半導體材料，其中當該記憶體單元運作為一可單次程式化記憶體單元時，使用一第一電阻率狀態來表示該記憶體單元的一資料狀態；但是當該記憶體單元運作為一可重寫記憶體單元時，不使用該第一電阻率狀態來表示該記憶體單元的一資料狀態；其中該複數個記憶體單元包括：一第一組記憶體單元，其運作為可單次程式化記憶體單元；及一第二組記憶體單元，其運作為可重寫記憶體單元，其中該複數個記憶體單元係以複數個頁予以組織，並且其中每頁包括：一第一旗標位元，其指示出該頁是否為可單次程式化或可重寫；以及一第二旗標位元，其指示出每記憶體單元之資料狀態的數量。
如請求項1之記憶體陣列，其中該第一組記憶體單元儲存下列項目中之一或多者：內容管理位元、修整位元、製造商資料或格式化資料。
如請求項1之記憶體陣列，其中該第一組記憶體單元係用於程式化資料，其中該第二組記憶體單元係用於使用者資料。
如請求項1之記憶體陣列，其中該第一組記憶體單元使用X種電阻率狀態來表示X種各自資料狀態，其中該第二組記憶體單元使用Y種電阻率狀態來表示Y種各自資料狀態，並且其中X=Y。
如請求項1之記憶體陣列，其中該第一組記憶體單元使用X種電阻率狀態來表示X種各自資料狀態，其中該第二組記憶體單元使用Y種電阻率狀態來表示Y種各自資料狀態，並且其中X≠Y。
如請求項5之記憶體陣列，其中X係3或以上，Y係2。
如請求項5之記憶體陣列，其中X係3或以上，Y係3或以上。
如請求項1之記憶體陣列，其中該複數個記憶體單元包括下列項目中之至少一者：一額外組記憶體單元，其運作為可單次程式化記憶體單元；或一額外組記憶體單元，其運作為可重寫記憶體單元，其中該第一組記憶體單元、該第二組記憶體單元及該額外組記憶體單元經交錯，致使兩相鄰組記憶體單元非兩者皆係可單次程式化或兩者皆係可重寫。
如請求項1之記憶體陣列，其中該第一及第二旗標位元被儲存為可單次程式化式資料。
如請求項1之記憶體陣列，其中該記憶體元件包括串聯於該半導體材料之一反熔絲。
如請求項10之記憶體陣列，其中該半導體材料包括一複晶矽二極體。
如請求項1之記憶體陣列，其中該記憶體元件包括一反熔絲、一個二元金屬氧化物及一複晶矽二極體隔離裝置。
如請求項1之記憶體陣列，其中該記憶體陣列包括一單片三維記憶體陣列，其中該複數個記憶體單元經排列於複數層記憶體層級中，每一記憶體層級經形成在一單一基板上方並且無任何中介基板。
如請求項1之記憶體陣列，其中可單次程式化記憶體單元僅可接受正向偏壓程式化，並且其中可重寫記憶體單元可接受正向偏壓程式化及逆向偏壓程式化兩者。
一種使用一記憶體陣列之方法，該方法包括：(a)提供一記憶體陣列，該記憶體陣列包括複數個記憶體單元，每一記憶體單元可運作為一可單次程式化記憶體單元或一可重寫記憶體單元並且包括一記憶體元件，該記憶體元件包括可組態至至少三種電阻率狀態中之一者的一半導體材料，其中當該記憶體單元運作為一可單次程式化記憶體單元時，使用一第一電阻率狀態來表示該記憶體單元的一資料狀態；但是當該記憶體單元運作為一可重寫記憶體單元時，不使用該第一電阻率狀態來表示該記憶體單元的一資料狀態；(b)使用一第一組記憶體單元作為可單次程式化記憶體單元；及(c)使用一第二組記憶體單元作為可重寫記憶體單元，其中該複數個記憶體單元係以複數個頁予以組織，並且該方法進一步包括：在該等頁之每一者中程式化一第一旗標位元，其指示出一既定頁是否為可單次程式化或可重寫；以及程式化一第二旗標位元，其指示出每記憶體單元之資料狀態的數量。
如請求項15之方法，進一步包括在(b)及(c)之前：測試該記憶體陣列中的一組測試記憶體單元；預測該記憶體陣列中的該第一組記憶體單元將未正確程式化作為可重寫記憶體單元；及預測該記憶體陣列中的該第二組記憶體單元將正確程式化作為可重寫記憶體單元。
如請求項15之方法，進一步包括：在該第一組記憶體單元中程式化下列項目中之一或多者：內容管理位元、修整位元、製造商資料或格式化資料。
如請求項15之方法，其中該第一及第二旗標位元被儲存為可單次程式化式資料。
如請求項15之方法，進一步包括：在一包括該記憶體陣列的記憶體裝置中，用一控制器來判定該第一組記憶體單元及該第二組記憶體單元之一位址空間。
如請求項15之方法，進一步包括：用與包括該記憶體陣列的一記憶體裝置通信的一主機裝置來判定該第一組記憶體單元及該第二組記憶體單元之一位址空間。
如請求項15之方法，進一步包括：使用運作為可單次程式化記憶體單元的一額外組記憶體單元，或運作為可重寫記憶體單元的一額外組記憶體單元，其中兩相鄰組記憶體單元非兩者皆係可單次程式化或兩者皆係可重寫。
如請求項15之方法，其中該記憶體陣列包括一單片三維記憶體陣列，其中該複數個記憶體單元經排列於複數層記憶體層級中，每一記憶體層級經形成在一單一基板上方並且無任何中介基板。
如請求項15之方法，其中可單次程式化記憶體單元僅可接受正向偏壓程式化，並且其中可重寫記憶體單元可接受正向偏壓程式化及逆向偏壓程式化兩者。