[go: up one dir, main page]

TWI557939B - 半導體薄膜結構以及其形成方法 - Google Patents

半導體薄膜結構以及其形成方法 Download PDF

Info

Publication number
TWI557939B
TWI557939B TW101117783A TW101117783A TWI557939B TW I557939 B TWI557939 B TW I557939B TW 101117783 A TW101117783 A TW 101117783A TW 101117783 A TW101117783 A TW 101117783A TW I557939 B TWI557939 B TW I557939B
Authority
TW
Taiwan
Prior art keywords
thin film
substrate
sacrificial layer
forming
layer pattern
Prior art date
Application number
TW101117783A
Other languages
English (en)
Other versions
TW201251111A (en
Inventor
尹義埈
河信雨
Original Assignee
海瑟解決方案股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 海瑟解決方案股份有限公司 filed Critical 海瑟解決方案股份有限公司
Publication of TW201251111A publication Critical patent/TW201251111A/zh
Application granted granted Critical
Publication of TWI557939B publication Critical patent/TWI557939B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H10D62/8503Nitride Group III-V materials, e.g. AlN or GaN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117Shapes of semiconductor bodies
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10HINORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/01Manufacture or treatment
    • H10H20/011Manufacture or treatment of bodies, e.g. forming semiconductor layers
    • H10H20/018Bonding of wafers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Semiconductor Lasers (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Description

半導體薄膜結構以及其形成方法
本發明是關於一種半導體薄膜,且特別在於一種氮化鎵(GaN)或氮化物與鎵(Ga)以外的金屬混合所形成的半導體薄膜以及其形成方法。本發明亦是關於一種具有所述半導體薄膜的電子或光電子元件以及其形成方法。本發明的技術領域,廣義來說,可定義為用於將高品質之氮化物半導體薄膜形成在基底上方的半導體薄膜結構以及其形成方法。
具有週期表中III至V族元素的氮化物半導體,早在電子或光電元件的領域中佔有一席之地,未來將更具有舉足輕重的地位。氮化物半導體的應用領域實際涵蓋相當廣的範圍,舉凡雷射二極體一直到可在高溫與高頻率下操作的電晶體。另外,其應用領域更包括紫外線光檢測器、彈性表面波裝置以及發光二極體(LED)。
舉例來說,氮化鎵(GaN)是廣為人知適用在藍光LED或高溫電晶體上的材料,然而其應用不僅限於此。對於氮化鎵在微電子元件上的應用,亦有過廣泛的研討。當氮化鎵內含於氮化鎵合金(例如氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)以及氮化鋁銦鎵(AlInGaN)等)時,氮化鎵亦被廣泛採用,對此下文將另有說明。
在使用氮化物半導體(例如氮化鎵)的元件中,異質基底(例如藍寶石、碳化矽(SiC)或矽)常用於生長氮化 物半導體薄膜的基底。然而,由於異質基底與氮化物的晶格常數不符且熱膨脹係數不同,因而在異質基底上生長的氮化物半導體薄膜會有少數錯位,進而造成如裂開或翹曲等問題。
生長具有低缺陷密度的氮化鎵薄膜,是製作氮化鎵光電元件與微電子元件的主要技術。為此,「兩段式生長法」,其包括在低溫下形成氮化鎵緩衝膜以及在高溫下形成氮化鎵磊晶膜,主要用於解決藍寶石基底與氮化鎵間晶格常數不符的問題,以生長高品質氮化鎵結晶。這時,低溫的氮化鎵緩衝膜可將因晶格常數不符所產生的穿透錯位數量降低至109/cm2的範圍。然而,因氮化鎵磊晶膜與藍寶石基底間熱膨脹係數不同,所造成的應力(stress)以及翹曲(warpage)問題,仍有待解決。
近來,各界積極研發氮化鎵在白光LED照明上的應用。為了能使照明用白光LED打進一般市場,首先要能夠大幅度降低白光LED晶片的價格。目前對白光LED的拓展競爭早已遍及全球。要實現對白光LED的拓展,可朝著擴大以大直徑藍寶石基底的LED之產能來著手。然而,隨著藍寶石基底的直徑逐漸加大,藍寶石基底的厚度也需要漸漸加厚,以防止藍寶石基底在後續製程中彎曲。如上所述,氮化鎵與異質基底間熱膨脹係數不同,可能造成藍寶石基底出現翹曲的現象。而隨著藍寶石的厚度變得愈來愈大,其彎曲的程度將變得愈來愈小。按照目前的預期,藍寶石基底在直徑為6英吋時,同時需具有約1 mm至約1.3 mm的厚度。
由於藍寶石基底的熱膨脹係數較大於氮化鎵的熱膨脹係數,因此當氮化鎵在高溫下生長而後在低溫下冷卻時,氮化鎵磊晶膜內可能出現壓縮應力。而因為矽基底的熱膨脹係數比氮化鎵的熱膨脹係數小,所以當氮化鎵在高溫下生長而後在低溫下冷卻時,氮化鎵磊晶膜內可能出現拉伸應力。若能適當降低前述之應力,則基底的翹曲亦可相對減少。意即,若能減輕施加至氮化鎵膜的應力,則在基底直徑維持不變的條件下,基底的厚度將可望減少。舉例而言,當直徑同為6英吋時,可使用厚度為約500 μm而非約1 mm的藍寶石基底。在製造LED後,為了分離LED晶片,估計基底的厚度在約100 μm的範圍,且基底的剩餘厚度會被移除。隨著基底變得愈來愈薄,薄化後的基底可為LED產能面帶來相當大的助益。
如上所述,本發明提供一種半導體薄膜結構以及其形成方法,能在氮化物半導體薄膜生長時降低施加在氮化物半導體薄膜上方的應力,並減少錯位的數量,以形成高品質的氮化物半導體薄膜。
本發明提供一種形成半導體薄膜的方法,其中在基底上方形成犧牲層,而後藉由各種方法使其圖案化;在犧牲層上方形成無機薄膜,而後選擇性移除犧牲層,以形成由基底與基底上之無機薄膜所定義的空腔,進而控制因基底與氮化物半導體薄膜間晶格常數與熱膨脹係數的關係而產 生的應力,以及基底因為應力所造成的翹曲。本發明還提供一種使用前述方法所形成的半導體薄膜結構。
本發明的一個觀點中提供一種半導體薄膜結構。半導體薄膜結構包括基底以及形成在基底上的無機薄膜,用以在基底與無機薄膜間定義多個空腔,以使各自分離的空腔具有受控的形狀、大小以及二維配置。
半導體薄膜結構更包含形成在基底上的氮化物半導體薄膜。氮化物半導體薄膜具有至少兩層膜之結構。多個其他空腔,其各自分離且具有受控的形狀、大小以及二維配置,可定義在前述至少兩層膜之間。當基底的熱膨脹係數大於氮化物半導體薄膜的熱膨脹係數時,該些空腔可被氮化物半導體薄膜壓縮。
本發明另一個觀點中提供一種形成半導體薄膜結構的方法。該方法可包括:在基底上方形成犧牲層圖案;在犧牲層圖案上方形成無機薄膜;從形成有無機薄膜的基底上移除犧牲層圖案,以形成由基底與無機薄膜所定義且各自分離的多個空腔。
上述方法更可包括在基底上方形成氮化物半導體薄膜。形成氮化物半導體薄膜的方法,可使用上述多個空腔之間的表面作為晶種,經由磊晶側向成長法(epitaxial lateral overgrowth,ELO)來進行。當無機薄膜與基底的材料不同時,上述方法更可包括:在形成無機薄膜以及移除犧牲層圖案的步驟之間,將無機薄膜圖案化,以暴露出上述多個空腔間的基底;或者在移除犧牲層圖案以及形成氮 化物半導體薄膜的步驟之間,將無機薄膜圖案化,以暴露出上述多個空腔間的基底。
犧牲層圖案可經由各種方法來形成。形成犧牲層圖案的方法,可包括在基底上方塗佈光阻層以及在光阻層上方進行微影法。形成犧牲層圖案的方法,可包括將用於奈米壓印的樹脂塗佈到基底上,並在樹脂上方進行奈米壓印(nanoimprint)法。形成犧牲層圖案的方法,可包括將有機奈米粒子附著到基底上以形成犧牲層圖案。
形成無機薄膜的方法,可在不使犧牲層圖案變形的溫度下進行。無機薄膜可包括氧化矽(SiO2)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化釔(Y2O3)-氧化鋯(ZrO2)、氧化銅(CuO,Cu2O)以及氧化鉭(Ta2O5)中至少一者。
空腔為移除犧牲層圖案之後的空間。因此,這些空腔的形狀、大小以及二維配置可取決於犧牲層圖案的形狀、大小以及二維配置。藉由預先設定犧牲層圖案的形狀、大小以及二維配置,可使空腔具有受控的形狀、大小以及二維配置。
上述方法更可包括在形成犧牲層圖案後控制犧牲層圖案的形狀,以控制空腔的形狀。舉例來說,上述方法更可包括藉由將犧牲層圖案回流,以使犧牲層圖案的形狀變形。當犧牲層圖案包括例如光阻層、樹脂或有機奈米粒子等有機材料時,可進行回流(reflowing)以改變犧牲層圖案的形狀。
紫外線光檢測器、彈性表面波裝置、發光二極體、雷射二極體、微電子元件以及具有該結構的模組或系統,可藉由本發明所提供的半導體薄膜結構的使用來製作。
以下將藉由本發明之較佳實施例並配合圖式參考,以詳細描述本發明。本發明可以不同形式來實施,然而,不該被解釋為限定用於以下實施例。提供此等實施例旨在使本揭露內容透徹且完整,並將向熟習此項技術者充分地傳達本發明概念之範疇。在各圖式中,為了清楚起見可能誇大其中膜層與區域的厚度。應理解,當一膜層被稱為「在」另一膜層或基底「上」時,該膜層可直接在所述另一膜層或基底上,或可存在介入膜層。相同的編號代表相同的元件。
圖1(a)至圖1(c)繪示一種根據本發明第一例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參見圖1(a),首先可在基底10上形成犧牲層圖案20。各犧牲層圖案20的厚度d在0.01 μm至10 μm的範圍內;而且各犧牲層圖案20的寬度w在0.01 μm至10 μm的範圍內。各犧牲層圖案20的厚度d以及寬度w,可根據最後欲形成的空腔來調整。如圖1(a)所示,犧牲層圖案20可以相同圖案來形成並遍佈於基底10上。然而,如圖6所示,在基底10上方亦可局部以不同的圖案來形成犧牲層圖案20。
犧牲層圖案20可根據各種方法來形成。其中一個可 行方法為使用微影法(photolithography method)。
舉例來說,如圖2(a)所示,可在基底10上方形成光阻層PR。將光阻層PR塗佈到基底10上方的方法,可經由選自於由旋塗(spin coating)法、浸塗(dip coating)法、噴塗(spray coating)法、滴塗(dropping)法以及點塗(dispensing)法所組成之群組中任何一個方法來達成。在基底10上方塗佈光阻層PR的較佳方法為旋塗法,以保持光阻層PR的均勻度。接著,使用光罩12(如圖2(b)所示,其具有合適的不透明圖案11)將光阻層PR曝於光E。
光E可通過在光罩12上的不透明圖案11間的透區域,使光阻層PR曝光,並於光阻層PR中形成經曝光部分EA。接著,可將經曝光的部分EA顯影,使其從光阻層PR中移除,而使光阻層圖案PR'留在基底10上方,如圖2(c)所示。
根據半導體製程的設計概念,可調整在基底10上方的光阻層圖案PR'的形狀、大小以及二維配置,以控制不透明圖案11並使其以規律的形狀、大小以及間隔形成在光罩12上。光阻層圖案PR'可作為犧牲層圖案20來使用。如有必要,可如圖2(d)所示,進一步回流光阻層圖案PR',使光阻層圖案PR'的尖銳或/及尖角的角落改變成柔和或/及圓滑的角落。回流的光阻層圖案PR'亦可作為犧牲層圖案20來使用。
另一方面,可使用奈米壓印法來形成犧牲層圖案20。 如圖3(a)所示,可在基底10上方形成用於奈米壓印的樹脂R。將樹脂R塗佈到基底10上的方法,可經由選自於由旋塗法、浸塗法、噴塗法、滴塗法以及點塗法所組成之群組中任何一個方法來達成。可製備奈米壓印印記使其具有適當凸凹圖案13。奈米壓印印記14通常可為以矽或石英來製作的母膜,亦可為以母膜來重製的有機模。
接著,如圖3(b)所示,可以奈米壓印印記14來平壓樹脂R。這時,可將樹脂R填入凸凹圖案13之間。當樹脂R受到加熱或在紫外線照射後受到奈米壓印印記14壓擠,或者當樹脂R同時受到加熱與紫外線照射時,用於奈米壓印的樹脂R可被硬化。接下來,可將奈米壓印印記14自樹脂R分離。如此一來,如圖3(c)所示,留在基底10上方的硬化樹脂R'即可作為犧牲層圖案20來使用。
根據用於調整在基底10上方以奈米壓印印記14所形成之硬化樹脂R'的形狀、大小以及二維配置的奈米壓印法,可控制不透明圖案13,使其以規律的形狀、大小以及間隔在奈米壓印印記14上方形成。如有必要,亦可經由進一步透過加熱或紫外線照射等來改變硬化樹脂R'的形狀。
另一方面,可使用有機奈米粒子來形成犧牲層圖案20。舉例來說,可將有機奈米粒子B(例如聚苯乙烯或聚亞醯胺)附著到基底10,以作為犧牲層圖案20來使用,如圖4(a)所示。此時,有機奈米粒子B可具有統一的大小與形狀。較佳方法為,預先處理在基底10上方附著有有機奈米粒子B的部分,以使有機奈米粒子B具有規律二維 配置。舉例來說,當基底10具有疏水性(或塗有疏水層)時,僅有在基底10上方附著有有機奈米粒子B的部分,可經由親水層的形成來預先處理。另外,可在上方製備有平面陣列圖案的印記上黏貼親水性材料,而後可以此印記壓印到基底10上方。接著,可將具有親水性質的有機奈米粒子B、塗有親水層的有機奈米粒子B或混合親水溶劑的有機奈米粒子B施加到基底10。如此一來,僅基底上方受過親水處理的部分,可附著有機奈米粒子B。除了前述的方法外,為使有機奈米粒子B在基底10上方具有規律的二維配置,將有機奈米粒子B附著到基底10的方法,亦可經由多種變化(例如,靜電力的使用)來實施。
此時,如圖4(b)所示,亦可進行使有機奈米粒子B的形狀變形的額外步驟,藉由進一步的熱處理,可使有機奈米粒子B’與基底10的接觸區域變大,並避免有機奈米粒子B與基底10分離。
上方有以前述方法形成之犧牲層圖案20的基底10,可包括所有用於生長半導體材料的異質磊晶薄膜之異質基底,例如藍寶石基底、矽基底、碳化矽基底、砷化鎵(GaAs)基底等。當基底10為矽基底時,基底10可在氮化鋁(AlN)緩衝膜生長在基底10之後使用。在犧牲層圖案20形成後,可在犧牲層圖案20上方形成無機薄膜30,如圖1(b)所示。無機薄膜30後續可用於與基底10搭配,以定義多個空腔。較佳的方法為,在不使犧牲層圖案20變形的溫度範圍內形成無機薄膜30。無機薄膜30的形成可使用各種方 法,例如原子層沉積(atomic layer deposition;ALD)法、濕式合成(wet synthesis)法、於金屬薄成形成後使用氧化法等來進行。為使基底10的空腔結構穩定,在無機薄膜30形成後,較佳作法為使無機薄膜30與基底10直接接觸。無機薄膜30可包括氧化矽(SiO2)、氧化鋁(Al2O3)、氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化釔(Y2O3)-氧化鋯、氧化銅(CuO,Cu2O)以及氧化鉭(Ta2O5)中至少一者。若無機薄膜30的組成、強度以及厚度中至少一者受到調整,則施加於氮化物半導體薄膜(其後續將使用無機薄膜在半導體薄膜結構上方形成)的應力亦可受到調整。依據所使用的方法,無機薄膜30可以覆蓋整個基底10的方式形成,以覆蓋犧牲層圖案20,或無機薄膜30可以僅覆蓋犧牲層圖案20的方式形成,以覆蓋犧牲層圖案20,其相關方法將在下文第四與第五實施例中作詳細說明。
在無機薄膜30形成後,可自基底10選擇性移除犧牲層圖案20,如圖1(c)所示。由於犧牲層圖案20(如圖2至圖4中)是由光阻層、用於奈米壓印的樹脂或有機奈米粒子等聚合物所形成,因此所述犧牲層圖案20可被加熱且輕易地自基底10移除。要進一步經由氧化法輕易燒掉(fire)或移除犧牲層圖案20,可加入包括氧氣的氣體化學反應。某些情況下,可使用特定溶劑的化學反應來將犧牲層圖案自基底10移除。如圖1(c)所示,移除犧牲層圖案20後,可獲得具有各自分離的多個空腔C(其由基底10與無機薄膜30所定義)之半導體薄膜結構100。
無機薄膜30通常有非晶性(amorphousness)或具有細微晶粒的多晶性(polycrystallinity)。因此,半導體薄膜結構100的形成可經由兩段式製程,包括:首先在氧化環境(oxidation ambient)於犧牲層圖案20的分解溫度T1對犧牲層圖案20進行熱處理,以自基底10移除犧牲層圖案20;接著,將非晶性無機薄膜30加熱至比分解溫度T1高之較高溫度T2,以密實化非晶性的無機薄膜30。
如圖1(c)所示,經由前述方法所形成的半導體薄膜結構100可包括基底10以及無機薄膜30。基底10與無機薄膜30間各自分離的多個空腔C,可定義成具有受控的形狀、大小以及二維配置。空腔C為犧牲層圖案20移除後的空間。因此,可根據犧牲層圖案20的形狀、大小以及二維配置來形成空腔C。所以,為使空腔C具有受控的形狀、大小以及二維配置,可預先設定犧牲層圖案20的形狀、大小以及二維配置。在本發明第一例示性實施例中,空腔C可根據犧牲層圖案20的設計,一致地定義成具有相同圖案遍佈於基底10上。然而,空腔C亦可根據本發明其他例示性實施例中犧牲層圖案20的設計,定義為局部在基底10上方之不同的圖案。
根據所需元件的設計,可使用各種方法在半導體薄膜結構100上方形成氮化物半導體薄膜。氮化物半導體薄膜可包括所有氮化物半導體材料,例如氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)或氮化鎵鋁銦(GaxAlyInzN(0<x,y,z<1))或前述之組合。由於空腔C在基底10上方,如 果基底10與其上方的氮化物半導體薄膜(未繪示)具有不同的熱膨脹係數,則應力能量可經由因空腔C的拉伸或壓縮造成的局部變形來排出。如此一來,可減少施加於氮化物半導體薄膜的熱應力,進而減少基底10的翹曲。以下的例示性實施例中將有更詳細說明。
圖5(a)至圖5(d)繪示一種根據本發明第二例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參考圖1所繪示之第一例示性實施例,如果無機薄膜30具有與基底10相同組成的材料(例如,基底10包括藍寶石,且無機薄膜30包括Al2O3),則無機薄膜30與基底10直接接觸的部分,可經由固相磊晶沿著基底10的結晶方向來結晶化。在後續生長氮化物半導體磊晶膜時,此結晶化部分可作為晶種使用。
參考圖1(a)與圖1(b)的說明,圖5(a)中,在基底10a上方可形成犧牲層圖案20a,而在犧牲層圖案20a上方則可形成無機薄膜30a。此時,基底10a可為藍寶石基底,犧牲層圖案20a可使用微影法以光阻層來形成,且無機薄膜30a可包括氧化鋁(Al2O3)。
氧化鋁可使用沈積方法(例如原子層沉積法)沿著基底10a與犧牲層圖案20a的拓撲(topologies),而形成均勻厚度。前述所用之沈積方法,亦可以使用濕式溶液的濕式合成法來取代。在濕式溶液沿著基底10a與犧牲層圖案20a的拓撲均勻塗佈後,氧化鋁可經由加熱、乾燥或化學反應來合成。舉例來說,在鋁合金前驅物粉末(例如氯化 鋁(AlCl3))與溶劑(四氯乙烯(C2Cl4))混合後,將此混合物施加並塗佈到基底10a與犧牲層圖案20a,接著於氧氣氛加熱基底10a、犧牲層圖案20a以及混合物,即可將氧化鋁塗佈到基底10a與犧牲層圖案20a上。或者,在使用濺鍍法等方法將金屬鋁薄膜沉積到基底10a與犧牲層圖案20a上方後,可經由氧化製程在基底10a與犧牲層圖案20a上方形成氧化鋁。氧化鋁形成後可具有非晶性(amorphousness)或具有細微晶粒的多晶性(polycrystallinity)。
接著,參考圖1(c)的說明,圖5(b)中可將犧牲層圖案20a移除以在基底10a上方形成多個空腔C。在本發明第二例示性實施例中,由於犧牲層圖案20a是以光阻層來形成,因此犧牲層圖案20a在氧氣氛中是以高溫溫度T1來加熱並使用熱解製程(例如灰化)來移除。
接著,可以高於溫度T1的溫度T2來加熱基底10a。舉例來說,當基底10a以及無機薄膜30a加熱至近1000℃時,可從基底10a與氧化鋁所形成之無機薄膜30a的介面處,沿著基底10a的結晶方向開始進行固相磊晶。此時,氧化鋁可從非晶性變為多晶性,或者多晶體鋁的細微晶粒可以增大,最佳為,氧化鋁可變成與基底10a相同的單晶體。
因此,基底10a與無機薄膜30b的介面(在圖5(c)中以虛線來表示)可被移除,如圖5(c)所示。接著,可進一步在半導體薄膜結構上形成氮化物半導體薄膜50,如 圖5(d)所示。首先,可形成例如氮化鋁鎵(aluminum gallium nitride;AlxGa1-xN)的低溫緩衝層41。雖然圖5(d)繪示的低溫緩衝層41是生長在空腔C之間的基底10a上方,然而低溫緩衝層41亦可以生長成可以覆蓋無機薄膜30b。氮化物半導體磊晶膜46,其包括未摻雜磊晶膜42(例如,未摻雜氮化鎵(GaN)或未摻雜氮化鋁鎵(AlxGa1-xN))可於高溫形成。為了製作發光元件(例如LED),所形成的氮化物半導體磊晶膜46應包括n型氮化物半導體薄膜43、具有MQW等結構的主動層44以及p型氮化物半導體薄膜45。基底10a中不具有空腔C的部分可作為晶種,經由磊晶側向成長法(epitaxial lateral overgrowth,ELO)來形成氮化物半導體薄膜50。由於氮化物半導體薄膜50是從空腔C所周圍的基底10上方向上生長並於空腔C上方結合,因此所形成的氮化物半導體薄膜50可具有高品質。前述結構可用於製造氮化物半導體元件,且可根據氮化物半導體薄膜50中用來傳遞紫外光區、可見光區以及紅外光區之光的材料,來調整氮化物半導體薄膜50的能隙(band gap)。
舉例來說,可形成低溫緩衝層41(例如氮化鎵(GaN))使其具有足夠的厚度,亦即,在約10 nm至100 nm的大範圍內,藉以完整產生晶格鬆弛(lattice relaxation)。低溫緩衝層41可應用一般CVD方法中表面反應控制部分的溫度範圍來形成。當氮化鎵層在藍寶石基底上方形成時,低溫緩衝層41可採用約400℃至700℃的溫度範圍來形 成。由氮化鋁(AlN)所形成的低溫緩衝層41,其形成的溫度範圍可高於氮化鎵層的溫度範圍。低溫緩衝層41可使用各種沉積技術(例如,電子束蒸發器(e-beam evaporators)、昇華源(sublimation sources)、努特生容器(Knudsen cell))、離子束沈積方法以及氣相磊晶方法來形成(例如ALE、CVD、APCVD、PECVD、RTCVD、UHVCVD、LPCVD、MOCVD、GSMBE等)。
根據第二例示性實施例,在生長低溫緩衝層41時,首先,將基底10a載入反應室。接著,使反應室中的壓力、溫度以及第V族前驅物與第III族前驅物的比例維持一致。反應室中,壓力範圍可為約10 torr至約1000 torr,溫度範圍可為300℃至1200℃,前驅物的比例範圍可為1~1000000:1。當反應室維持穩定時,以恆定速度將第V族前驅物與第III族前驅物注入反應室,以在基底10a上方生長氮化物薄膜並獲得低溫緩衝層41。在低溫緩衝層41達到預定之厚度以前,持續注入第V族前驅物與第III族前驅物。
接著,可在低溫緩衝層41上方直接形成氮化物半導體薄膜50。氮化物半導體薄膜(例如,高溫氮化鎵磊晶膜)可在質量轉移控制部分的溫度範圍內生長。氮化鎵層生長在藍寶石基底上方的溫度範圍可為約700℃至1200℃,其等於或高於低溫緩衝層41的生長溫度。
在一個腔室中,或是反應室中兩個經由傳輸腔室連接的處理腔室中,低溫緩衝層41的形成與氮化物半導體50 的形成可以不破壞真空(或原地)的方式來進行。
由於基底10a(藍寶石基底)的熱膨脹係數大於氮化物半導體薄膜50的熱膨脹係數,在氮化物半導體薄膜50形成之後,當冷卻氮化物半導體薄膜50時,空腔C將沿著表面方向壓縮,因而使施加於氮化物半導體薄膜50的壓縮應變(compressive strain)得以鬆弛,進而減少基底10a的翹曲。
如圖5(d)所示,在前述產物結構上方更進一步形成電極(未繪示)時,即可製造半導體元件以及具有該結構的模組或系統。舉例來說,n型電極可形成在經由台面刻蝕(mesa-etching)所裸露的n型氮化物半導體薄膜43的表面上方,p型電極可形成在p型氮化物半導體薄膜45上方。綜上所述,前述半導體元件可使用半導體薄膜結構,當然,配合適當圖案化的半導體薄膜結構來形成。本技術領域中具有通常知識者將可視需求,製造所需的各式元件、以及使用各式元件的模組以及系統。
特別是,如果藉由犧牲層圖案20a來調整所述空腔C的形狀、大小以及二維配置中至少一者,則施加於氮化物半導體薄膜50的應力、氮化物半導體薄膜50的光萃取量亦可受到調整。另外,LED發光圖案可藉由因折射率的規律變化帶來的光晶體效率(photonic crystal effect)來調整。
圖6(a)至圖6(f)為繪示犧牲層圖案20a的各式二維配置以及架構一個晶片之基底的部分平面圖。
首先,如圖6(a)或圖6(b)中所示,犧牲層圖案 20a可沿著x軸方向或y軸方向,以直線與間隔(line and space)方式形成在基底10a上方。假設間距為約500 nm時,則每個1×1-mm晶片可形成有約1000個犧牲層圖案20a。當犧牲層圖案20a沿著上述的一個方向延伸時,可藉由控制特定的一個方向(例如,控制偏振方向),來控制具有犧牲層圖案20a的LED之光學特徵。
圖6(c)與圖6(d)中,所繪示的犧牲層圖案20a是以同心方形方式或同心圓方式來形成。以此種犧牲層圖案20a所形成的LED,可沿著輻射角來控制其光輸出特性。
此外,犧牲層圖案20在基底10a上的配置形式可以有各式的變形。犧牲層圖案20的光學性質可根據各式變化來控制。除了前述的直線與間隔方式,犧牲層圖案20另可以例如是島狀方式(island type)來形成,如圖6(e)所示。雖然前述犧牲層圖案20a是以規律的圖案遍及基底10a的方式來形成,然而犧牲層圖案20a亦可在基底10a上方以重複局部不同的圖案的方式形成,如圖6(f)所示。如此一來,基底10a上遍佈的非規律圖案或基底10a上局部不同的圖案,可使基底10a的各區域或各部分別具有不同的應力鬆弛範圍。
圖7繪示一種根據本發明第三例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參考圖5(a)至圖5(d)的說明,在半導體薄膜結構上方形成氮化物半導體薄膜50a,以使無機薄膜30b在基底10a上方定義出空腔C後,可額外形成另一個無機薄 膜30c以進一步定義其他空腔C'。前述的另一個氮化物半導體薄膜50b可形成在其他無機薄膜30c上方。綜上所述,根據本發明例示性實施例的半導體薄膜結構可包括在基底上方的至少兩層之氮化物半導體薄膜50a與50b,並在氮化物半導體薄膜50a與50b之間定義出空腔C'。
圖8(a)至圖8(d)繪示一種根據本發明第四例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參考圖5的本發明例示性實施例,其中基底10a與無機薄膜30a分別為藍寶石與氧化鋁,其為相同的材料。當無機薄膜與基底使用的是不同的材料(例如,基底包括藍寶石,而無機薄膜包括氧化矽(SiO2))時,由於無機薄膜會在高溫溫度T2下熱處理的過程中被密實化,而不被作為晶種使用,因此可更進一步蝕刻無機薄膜,以使空腔C之間的基底裸露出來。
參考圖1(a)與圖1(b)所繪示,圖8(a)中,在基底10a上方形成犧牲層圖案20a,然後在基底10a與犧牲層圖案20a上方形成無機薄膜30a'。此時,基底10a可為藍寶石基底,而犧牲層圖案20a可使用光阻層經由微影法來形成。無機薄膜30a'可使用與藍寶石不同的材料,例如氧化矽。
參考圖1(c)所繪示,可將犧牲層圖案20a移除,以在基底10a上方形成多個空腔C,如圖8(b)所示。由於犧牲層圖案20a是使用光阻層來形成,因此犧牲層圖案20a可以高溫加熱並移除。
接著,如圖8(c)所示,可使用微影法來圖案化無機薄膜30a',以使空腔C之間的基底10a裸露出來。圖案化的無機薄膜30a"可使基底10a中不具有空腔C的部分裸露出來。
接下來,如圖8(d)所繪示,可進一步在半導體薄膜結構上方形成氮化物半導體薄膜50。由於氮化物半導體薄膜50是將基底10a中不具有空腔C所裸露的部分作為晶種透過磊晶側向成長法來生長,因此所形成的氮化物半導體薄膜50可為內有少數晶體缺陷的高品質薄膜。
同時,在本發明例示性實施例中,所繪示之無機薄膜30a'是在基底10a上首次形成空腔C之後進行圖案化,然則無機薄膜30a'亦可在空腔C形成之前進行圖案化。
圖9(a)至圖9(d)繪示一種根據本發明第三例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參考圖1(a)與圖1(b)的說明,圖9(a)中,在基底10a上方形成犧牲層圖案20a,接著在犧牲層圖案20a上方形成無機薄膜30a'可。此時,基底10a可為藍寶石基底,犧牲層圖案20a可以附著有機奈米粒子(例如聚苯乙烯珠(polystyrene beads))的方法來形成,且無機薄膜30a'可包括氧化矽。
如圖9(a)所示,在使用濕式合成法時,所形成的無機薄膜30a可以僅覆蓋犧牲層圖案20a。亦即,所形成的無機薄膜30a可以不覆蓋犧牲層圖案20a之間的基底10a。舉例來說,在鋁合金前驅物粉末(例如氯化鋁(AlCl3)) 與溶劑(四氯乙烯(C2Cl4))混合之後,當此混合物施加並塗佈到基底10a(其上已有以有機奈米粒子(例如聚苯乙烯珠(polystyrene beads))形成之犧牲層圖案20a)上方時,可進一步將鋁合金前驅物粉末溶液塗佈到犧牲層圖案20a上者比塗佈到基底10a上者多。
接著,參考圖1(c)的說明,移除基底10a上方的犧牲層圖案20a以形成多個空腔C,如圖9(b)所示。舉例來說,可將犧牲層圖案20a加熱至溫度T1,以使其自基底20a移除。
接著,可將不具有犧牲層圖案20a的基底10a從溫度T1加熱至溫度T1(其溫度高於溫度T1)。舉例來說,當不具有犧牲層圖案20a的基底10a加熱至近1000℃時,可從基底10a與無機薄膜30a的介面,沿著基底10a結晶方向開始進行固相磊晶。此時,氧化矽可從非晶性變為多晶性,或者多晶體氧化矽的細微晶粒可以增大,以使無機薄膜30a'變為無機薄膜30b'。
接下來,如圖9(d)所繪示,可進一步在半導體薄膜結構上方形成氮化物半導體薄膜50。由於氮化物半導體薄膜50是將空腔C之間的基底10a中不具有空腔C的部分作為晶種,透過磊晶側向成長法來生長,因此所形成的氮化物半導體薄膜50可為內有少數晶體缺陷的高品質薄膜。
圖10(a)至圖10(c)繪示一種根據本發明第六例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
參見圖10(a),首先可在基底10b上方形成緩衝膜 15(例如氮化鋁)。此時,基底10b可為藍寶石基底,而緩衝膜15可以濺鍍厚度少於約100 Å的氮化鋁來形成。
接著,參考圖1(a)與圖1(b)的說明,圖10(b)中,在基底10b上形成犧牲層圖案20a,接著在緩衝膜15與犧牲層圖案20a上形成無機薄膜30a。無機薄膜30a可以氧化鋁或氮化鋁來形成。
接著,參考圖1(c)的說明,亦可移除犧牲層圖案20a以在基底10a上方形成多個空腔C,如圖10(c)所示。後續的步驟則與第二例示性實施例中所述相同。由於犧牲層圖案20a是使用光阻層來形成,如果犧牲層圖案20a被加熱至高溫,則可熱解犧牲層圖案20a,使其自基底10b移除。舉例來說,可將犧牲層圖案20a加熱至溫度T1,以使其自基底10b移除。
接著,可將不具有犧牲層圖案20a的基底10b從溫度T1加熱至溫度T2(其溫度高於溫度T1)。舉例來說,當基底10b加熱至近1000℃時,可根據基底10b的結晶方向產生固相磊晶,藉以使基底10b以及緩衝膜15與無機薄膜30b之間的介面(在圖10(c)中以虛線來表示)消失。在後續步驟中,可使用空腔C之間的基底10b作為晶種,經由磊晶側向成長法來形成高品質的氮化物半導體薄膜。
由於基底10b(例如矽基底)的熱膨脹係數小於氮化物半導體薄膜的熱膨脹係數,圖10(c)中,在半導體薄膜結構上方形成氮化物半導體薄膜之後,於氮化物半導體薄膜冷卻時,空腔C可往表面方向拉伸。如此一來,可鬆 弛施加於氮化物半導體薄膜的拉伸應力,進而減少基底10b的翹曲。
綜上所述,根據本發明例示性實施例,由於在基底上方定義有空腔,並經由空腔之間所裸露出來的基底來生長氮化物半導體薄膜,藉以獲取磊晶側向成長法的效果。如此一來,便可形成具有少量缺陷密度的氮化物半導體薄膜,且可因為氮化物半導體薄膜缺陷密度的減少而增加其內部的量子效率。
空腔在薄膜結構內部有著調整折射率的功效。空腔可增加相對於基底的折射率差,使產生的光子更有效率的逸出,進而改善光散射的光萃取效率。承上述,若將根據本發明例示性實施例的半導體薄膜,用於製造例如LED的發光元件,將會大大改善LED的外部量子效率。
另外,當基底的熱膨脹係數大於氮化物半導體薄膜的熱膨脹係數時,氮化物半導體薄膜中的空腔將往表面方向壓縮以減少施加到氮化物半導體薄膜的整體應力。此外,當基底的熱膨脹係數小於氮化物半導體薄膜的熱膨脹係數時,氮化物半導體薄膜中的空腔將往表面方向拉伸以減少施加到氮化物半導體薄膜的整體應力。
如此一來,當應力施加到氮化物半導體時,空腔可受擠壓以局部鬆弛應力,進而減少基底的翹曲。因此,大面積的基底也可具有相對較薄的厚度。特別是,由於空腔受到的犧牲層圖案的形狀、大小以及二維配置所控制,因此IED(例如使用前述半導體薄膜所製造)的光學特性(例 如其發光圖案)可受到調整。
由於犧牲層圖案是使用受控製程(例如微影法或奈米壓印法)來形成,且空腔是使用前述受控製程來形成,並非不規律或隨機的形成,因此空腔可有良好的再現性(reproducibility)且可有優異的元件均勻性(device uniformity)。
因此,由於氮化物半導體磊晶膜是以具優良性質的物質來生長,因此可實現具有高效率與高可靠度的光電子元件。另外,因為光萃取效率的改善,亦可實現具有高輸出的雷射二極體與發光二極體。
雖然本發明例示性實施例已連同圖示於上述特定實施例中說明,但須知所屬技術領域中任何具有通常知識者應理解在不脫離本發明的精神和範疇下,可對本發明作各種修改與變更。
w‧‧‧寬度
d‧‧‧厚度
10、10a、10b、10c‧‧‧基底
12‧‧‧光罩
13‧‧‧凸凹圖案
14‧‧‧奈米壓印印記
15‧‧‧緩衝膜
20、20a、20b、20c‧‧‧犧牲層圖案
30、30a、30a'、30b、30b'、30c‧‧‧無機薄膜
30a"‧‧‧圖案化無機薄膜
41‧‧‧低溫緩衝層
42‧‧‧未摻雜磊晶膜
43‧‧‧n型氮化物半導體薄膜
44‧‧‧主動層
45‧‧‧p型氮化物半導體薄膜
46‧‧‧氮化物半導體磊晶膜
50‧‧‧氮化物半導體薄膜
100‧‧‧半導體薄膜結構
PR‧‧‧光阻層
PR'‧‧‧光阻層圖案
PR"‧‧‧回流的光阻層圖案
R‧‧‧樹脂
R'‧‧‧硬化樹脂
B、B'‧‧‧有機奈米粒子
C‧‧‧空腔
C'‧‧‧其他空腔
為使本發明能更明顯易懂,下文特舉多本發明多個實施例,並配合本說明書所附圖式,作本發明原理之詳細說明如下。
圖1(a)至圖1(c)繪示一種根據本發明第一例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
圖2(a)至圖2(d)、圖3(a)至圖3(c)、圖4(a)至圖4(b)繪示根據本發明例示性實施例的半導體薄膜結構形成方法中,可用以形成犧牲層圖案的各種方法之剖面圖。
圖5(a)至圖5(d)繪示一種根據本發明第二例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
圖6(a)至圖6(f)繪示一種根據本發明示性實施例的半導體薄膜結構中犧牲層圖案的多種二維配置以及其形成方法之平面圖。
圖7繪示一種根據本發明第三例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
圖8(a)至圖8(d)繪示一種根據本發明第四例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
圖9(a)至圖9(d)繪示一種根據本發明第五例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
圖10(a)至圖10(c)繪示一種根據本發明第六例示性實施例的半導體薄膜結構以及其形成方法之剖面圖。
10a‧‧‧基底
30b‧‧‧無機薄膜
41‧‧‧低溫緩衝層
42‧‧‧未摻雜磊晶膜
43‧‧‧n型氮化物半導體薄膜
44‧‧‧主動層
45‧‧‧p型氮化物半導體薄膜
46‧‧‧氮化物半導體磊晶膜
50‧‧‧氮化物半導體薄膜
C‧‧‧空腔

Claims (26)

  1. 一種半導體薄膜結構,包括:基底;無機薄膜,形成在該基底上,用以在該基底與該無機薄膜間定義多個空腔,以使各自分離的該些空腔具有受控的形狀、大小以及二維配置;以及氮化物半導體薄膜,其形成在該基底上方,其中藉由調整該些空腔的形狀、大小以及二維配置中至少一者,以調整施加於該氮化物半導體薄膜的應力、該氮化物半導體薄膜的光萃取量以及發光圖案中至少一者。
  2. 如申請專利範圍第1項所述之半導體薄膜結構,其中該氮化物半導體薄膜具有至少兩層膜之結構。
  3. 如申請專利範圍第2項所述之半導體薄膜結構,更包括另一無機薄膜,其形成於所述至少兩層膜間,用以在所述至少兩層膜間定義多個其他空腔,使各自分離的所述其他空腔具有受控的形狀、大小以及二維配置。
  4. 如申請專利範圍第1項所述之半導體薄膜結構,其中該基底的熱膨脹係數大於該氮化物半導體薄膜的熱膨脹係數,以及該些空腔藉由該氮化物半導體薄膜往表面方向壓縮。
  5. 如申請專利範圍第1項所述之半導體薄膜結構,其中該基底的熱膨脹係數小於該氮化物半導體薄膜的熱膨脹係數,以及該些空腔藉由該氮化物半導體薄膜往表面方向拉伸。
  6. 如申請專利範圍第1項所述之半導體薄膜結構,其中該些空腔在該基底上一致地定義成相同的圖案。
  7. 如申請專利範圍第1項所述之半導體薄膜結構,其中該些空腔在該基底上局部地定義成不同的圖案。
  8. 一種形成半導體薄膜結構的方法,包括:在基底上形成犧牲層圖案;在所述犧牲層圖案上形成無機薄膜;從形成有該無機薄膜的該基底上方移除所述犧牲層圖案,以形成由該基底與該無機薄膜所定義且各自分離的多個空腔;以及在該基底上方形成氮化物半導體薄膜,其中藉由調整該些空腔的形狀、大小以及二維配置中至少一者,以調整施加於該氮化物半導體薄膜的應力、該氮化物半導體薄膜的光萃取量以及發光圖案中至少一者。
  9. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中形成該氮化物半導體薄膜的方法是使用該基底中不具有該些空腔的部分作為晶種,經由磊晶側向成長法(ELO)來進行。
  10. 如申請專利範圍第9項所述之形成半導體薄膜結構的方法,其中該無機薄膜的材料與該基底的材料不同;以及更包括將該無機薄膜圖案化,以暴露出該基底中不具有該些空腔的所述部分。
  11. 如申請專利範圍第8項所述之形成半導體薄膜結 構的方法,其中該基底的熱膨脹係數大於該氮化物半導體薄膜的熱膨脹係數,以及該些空腔藉由該氮化物半導體薄膜往表面方向壓縮,以減少該基底在該氮化物半導體薄膜形成後進行冷卻時所造成的翹曲。
  12. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中該基底的熱膨脹係數小於該氮化物半導體薄膜的熱膨脹係數,以及該些空腔藉由該氮化物半導體薄膜往表面方向拉伸,以減少該基底在該氮化物半導體薄膜在形成後冷卻所造成的翹曲。
  13. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中形成所述犧牲層圖案的方法包括將光阻層塗佈到該基底上以及在該光阻層上進行微影法。
  14. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中形成所述犧牲層圖案的方法包括將用於奈米壓印的樹脂塗佈到該基底上以及在該樹脂上方進行奈米壓印法。
  15. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中形成所述犧牲層圖案的方法包括將有機奈米粒子附著到該基底上以形成所述犧牲層圖案。
  16. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中各所述犧牲層圖案的厚度在約0.01μm至約10μm的範圍內;以及各所述犧牲層圖案的寬度在約0.01μm至約10μm的範圍內。
  17. 如申請專利範圍第8項所述之形成半導體薄膜結 構的方法,其中形成該無機薄膜的方法是在不改變所述犧牲層圖案形狀的溫度下進行。
  18. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中該無機薄膜包括氧化矽(SiO2)、氧化鋁(Al3O3)、氧化鈦(TiO2)、氧化鋯(ZrO2)、氧化釔(Y2O3)-氧化鋯(ZrO2)、氧化銅(CuO,Cu2O)以及氧化鉭(Ta2O5)中至少一者。
  19. 一種形成半導體薄膜結構的方法,包括:在基底上形成犧牲層圖案;在所述犧牲層圖案上形成無機薄膜;從形成有該無機薄膜的該基底上方移除所述犧牲層圖案,以形成由該基底與該無機薄膜所定義且各自分離的多個空腔;以及在該基底上方形成氮化物半導體薄膜,其中藉由調整該無機薄膜的組成、強度以及厚度中至少一者,以調整施加於該氮化物半導體薄膜的應力。
  20. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中藉由預先設定所述犧牲層圖案的形狀、大小以及二維配置,以定義具有受控的形狀、大小以及二維配置的該些空腔。
  21. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中藉由調整所述犧牲層圖案的形狀,以調整該些空腔的形狀。
  22. 如申請專利範圍第8項所述之形成半導體薄膜結 構的方法,更包括藉由將所述犧牲層圖案回流,以使所述犧牲層圖案的形狀變形。
  23. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中所述犧牲層圖案在該基底上方一致地以相同的圖案來形成。
  24. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中所述犧牲層圖案在該基底上方局部以不同的圖案來形成。
  25. 如申請專利範圍第8項所述之形成半導體薄膜結構的方法,其中移除所述犧牲層圖案的方法是使用加熱、以包括氧氣的氣體之化學反應以及以溶劑之化學反應中至少一者。
  26. 一種具有半導體薄膜結構的半導體元件,包括:基底;無機薄膜,形成在該基底上,用以在該基底與該無機薄膜間定義多個空腔,使各自分離的該些空腔具有受控的形狀、大小以及二維配置;以及氮化物半導體薄膜,形成在該基底上方,其中藉由調整該些空腔的形狀、大小以及二維配置中至少一者,以調整施加於該氮化物半導體薄膜的應力、該氮化物半導體薄膜的光萃取量以及發光圖案中至少一者。
TW101117783A 2011-05-20 2012-05-18 半導體薄膜結構以及其形成方法 TWI557939B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110047692A KR101235239B1 (ko) 2011-05-20 2011-05-20 반도체 박막 구조 및 그 형성 방법

Publications (2)

Publication Number Publication Date
TW201251111A TW201251111A (en) 2012-12-16
TWI557939B true TWI557939B (zh) 2016-11-11

Family

ID=47217855

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101117783A TWI557939B (zh) 2011-05-20 2012-05-18 半導體薄膜結構以及其形成方法

Country Status (7)

Country Link
US (1) US9793359B2 (zh)
JP (2) JP5944489B2 (zh)
KR (1) KR101235239B1 (zh)
CN (1) CN103608897B (zh)
DE (1) DE112012002182B4 (zh)
TW (1) TWI557939B (zh)
WO (1) WO2012161451A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145798B2 (en) 2018-07-27 2021-10-12 Seoul National University R&Db Foundation Display apparatus

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013105035A1 (de) 2013-05-16 2014-11-20 Osram Opto Semiconductors Gmbh Verfahren zum Herstellen eines optoelektronischen Halbleiterchips
KR101547546B1 (ko) * 2013-09-17 2015-08-28 서울대학교산학협력단 박막 구조체 및 그 제조방법
KR101557083B1 (ko) * 2013-10-07 2015-10-05 주식회사 헥사솔루션 반도체 적층 구조 및 그 형성 방법
KR20150086127A (ko) 2014-01-17 2015-07-27 삼성디스플레이 주식회사 액정 표시 장치
KR101590475B1 (ko) * 2014-07-10 2016-02-01 주식회사 헥사솔루션 반도체 적층 구조 및 그 형성 방법
KR20160008382A (ko) 2014-07-14 2016-01-22 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
KR102232265B1 (ko) * 2014-07-14 2021-03-25 주식회사 헥사솔루션 기판 구조, 그 형성방법, 및 이를 이용한 질화물 반도체 제조방법
TWI550921B (zh) 2014-07-17 2016-09-21 嘉晶電子股份有限公司 氮化物半導體結構
CN105428481B (zh) * 2015-12-14 2018-03-16 厦门市三安光电科技有限公司 氮化物底层及其制作方法
WO2017119711A1 (ko) 2016-01-05 2017-07-13 엘지이노텍(주) 반도체 소자
KR101809252B1 (ko) 2017-02-24 2017-12-14 서울대학교산학협력단 반도체 적층 구조, 이를 이용한 질화물 반도체층 분리방법 및 장치
CN110679049A (zh) * 2017-04-12 2020-01-10 感应光子公司 超小型垂直腔表面发射激光器(vcsel)以及包括所述超小型垂直腔表面发射激光器的阵列
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法
TWM562491U (zh) * 2018-01-09 2018-06-21 Epileds Technologies Inc 紫外光發光二極體
CN108550527B (zh) * 2018-05-16 2021-01-22 京东方科技集团股份有限公司 一种图形化方法
KR102806089B1 (ko) 2020-02-12 2025-05-12 삼성전자주식회사 Led 소자 및 그 제조방법과, led 소자를 포함하는 디스플레이 장치
KR102537068B1 (ko) * 2020-11-27 2023-05-26 서울대학교산학협력단 사파이어 나노 멤브레인 상에서 산화갈륨층을 포함하는 기판의 제조방법
KR102591096B1 (ko) * 2020-12-15 2023-10-18 연세대학교 산학협력단 인장 변형을 이용한 광 검출기 제조 방법, 이에 의해 제조되는 광 검출기, 및 그 제조 장치
US12439738B2 (en) * 2021-01-04 2025-10-07 Samsung Electronics Co., Ltd. Semiconductor structure and method of manufacturing the same
KR102703726B1 (ko) * 2022-06-22 2024-09-05 삼성전자주식회사 반도체 소자 제조 방법, 반도체 소자 및 그 장치
CN115241333A (zh) * 2022-06-24 2022-10-25 佛山市国星光电股份有限公司 一种微型发光二极管显示模组的制备方法
KR102681721B1 (ko) * 2022-06-27 2024-07-04 삼성전자주식회사 마이크로 led 제조방법 및 이 방법이 적용된 디스플레이 장치의 제조방법
CN115064623A (zh) * 2022-07-11 2022-09-16 福建晶安光电有限公司 一种图形化衬底及其制备方法
CN115241341A (zh) * 2022-08-08 2022-10-25 福建晶安光电有限公司 一种图形衬底及其制作方法
CN118231545B (zh) * 2024-05-27 2024-07-16 北京大学 一种图形化氮化铝复合衬底及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002200599A (ja) * 2000-10-30 2002-07-16 Sony Corp 三次元構造体の作製方法
WO2010027230A2 (ko) * 2008-09-08 2010-03-11 서울대학교 산학협력단 질화물 박막 구조 및 그 형성 방법
WO2010123165A1 (en) * 2009-04-24 2010-10-28 Snu R&Db Foundation Method of fabricating substrate where patterns are formed
US8864045B1 (en) * 2010-11-19 2014-10-21 Stc.Unm Aerosol fabrication methods for monodisperse nanoparticles

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5787104A (en) * 1995-01-19 1998-07-28 Matsushita Electric Industrial Co., Ltd. Semiconductor light emitting element and method for fabricating the same
EP1115163A4 (en) 1998-09-10 2001-12-05 Rohm Co Ltd Semiconductor light-emitting device and method for manufacturing the same
TWI226103B (en) * 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
JP3631724B2 (ja) * 2001-03-27 2005-03-23 日本電気株式会社 Iii族窒化物半導体基板およびその製造方法
US6936851B2 (en) * 2003-03-21 2005-08-30 Tien Yang Wang Semiconductor light-emitting device and method for manufacturing the same
FR2895419B1 (fr) * 2005-12-27 2008-02-22 Commissariat Energie Atomique Procede de realisation simplifiee d'une structure epitaxiee
US7928448B2 (en) 2007-12-04 2011-04-19 Philips Lumileds Lighting Company, Llc III-nitride light emitting device including porous semiconductor layer
KR101040462B1 (ko) 2008-12-04 2011-06-09 엘지이노텍 주식회사 발광 소자 및 그 제조방법
JP5396911B2 (ja) 2009-02-25 2014-01-22 富士通株式会社 化合物半導体装置及びその製造方法
KR101154596B1 (ko) * 2009-05-21 2012-06-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002200599A (ja) * 2000-10-30 2002-07-16 Sony Corp 三次元構造体の作製方法
WO2010027230A2 (ko) * 2008-09-08 2010-03-11 서울대학교 산학협력단 질화물 박막 구조 및 그 형성 방법
KR20100029704A (ko) * 2008-09-08 2010-03-17 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법
WO2010123165A1 (en) * 2009-04-24 2010-10-28 Snu R&Db Foundation Method of fabricating substrate where patterns are formed
US20120040092A1 (en) * 2009-04-24 2012-02-16 Snu R&Db Foundation Method of fabricating substrate where patterns are formed
US8864045B1 (en) * 2010-11-19 2014-10-21 Stc.Unm Aerosol fabrication methods for monodisperse nanoparticles

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145798B2 (en) 2018-07-27 2021-10-12 Seoul National University R&Db Foundation Display apparatus

Also Published As

Publication number Publication date
US9793359B2 (en) 2017-10-17
KR20120129439A (ko) 2012-11-28
DE112012002182T8 (de) 2014-04-10
JP2014519188A (ja) 2014-08-07
DE112012002182T5 (de) 2014-02-13
TW201251111A (en) 2012-12-16
WO2012161451A9 (ko) 2013-05-16
US20140070372A1 (en) 2014-03-13
WO2012161451A2 (ko) 2012-11-29
JP6219905B2 (ja) 2017-10-25
JP2016074596A (ja) 2016-05-12
KR101235239B1 (ko) 2013-02-21
CN103608897A (zh) 2014-02-26
WO2012161451A3 (ko) 2013-03-21
CN103608897B (zh) 2017-10-31
JP5944489B2 (ja) 2016-07-05
DE112012002182B4 (de) 2023-07-27

Similar Documents

Publication Publication Date Title
TWI557939B (zh) 半導體薄膜結構以及其形成方法
EP3818567B1 (en) Display device comprising a monolithic led array and methods of forming a display device.
TWI495142B (zh) 半導體裝置、發光裝置及其製造方法
CN106688112B (zh) 衬底结构、其形成方法以及使用其制造氮化物半导体的方法
KR100994643B1 (ko) 구형 볼을 이용한 화합물 반도체 기판의 제조 방법과 이를 이용한 화합물 반도체 기판 및 화합물 반도체 소자
CN106688113A (zh) 半导体层叠结构以及使用半导体层叠结构分离氮化物半导体层的方法和装置
TWI440073B (zh) 電路結構的製造方法
CN103489896B (zh) 氮化镓基半导体器件及其制造方法
KR101590475B1 (ko) 반도체 적층 구조 및 그 형성 방법
US8053263B2 (en) Method of manufacturing semiconductor light emitting device
KR101142082B1 (ko) 질화물 반도체 기판 및 그 제조 방법과 이를 이용한 질화물반도체 소자
CN120530477A (zh) 可变组成三元化合物半导体合金、结构和器件
CN103872200B (zh) 形成半导体层的方法、半导体发光器件及其制造方法
KR101557083B1 (ko) 반도체 적층 구조 및 그 형성 방법
WO2015104547A1 (en) Semiconductor devices and fabrication methods