TWI891605B - 堆疊微電子構件的中間層連接 - Google Patents

Abstract

包括製程步驟之代表性技術及裝置可用於形成多晶粒或多晶圓堆疊之共同互連。該堆疊之每一裝置包括於該裝置之表面上安置於預定相對位置處的導電襯墊。這些裝置經堆疊以使這些導電襯墊垂直地對準。形成電耦接該堆疊之每一裝置之這些導電襯墊的矽通孔。

Description

堆疊微電子構件的中間層連接

以下描述係關於積體電路。更特定而言，以下描述係關於製造IC晶粒及晶圓。 優先權主張和相關申請的交叉引用

本申請案主張2018年6月12日申請之美國臨時申請案第62/683,857號的權益，該臨時申請案特此以全文引用之方式併入。

微電子元件常常包含諸如矽或砷化鎵之半導體材料的薄平板，通常稱為半導體晶圓。晶圓可經形成為包括晶圓表面上及/或部分嵌入晶圓內之多個整合式晶片或晶粒。從晶圓分離之晶粒通常經提供為個別預封裝單元。在一些封裝設計中，晶粒經安裝至基板或晶片載體，該基板或晶片載體又安裝在諸如印刷電路板（printed circuit board；PCB）之電路面板上。舉例而言，許多晶粒經設置於適合於表面安裝的封裝中。

經封裝半導體晶粒亦可經設置於「經堆疊」配置中，其中一個封裝經設置於（例如）電路板或其他載體上，且另一封裝經安裝在第一封裝之頂部上。這些配置可允許若干不同晶粒或裝置經安裝於電路板上之單個覆蓋面積內，且可進一步藉由在封裝之間設置短互連來促成高速操作。通常，此互連距離可僅略大於晶粒自身之厚度。對於將在晶粒封裝之堆疊內達成的互連，用於機械及電性連接之互連結構可設置於每一晶粒封裝（除了最頂封裝）以外之兩側（例如，面）上。

此外，晶粒或晶圓可以三維配置堆疊作為各種微電子封裝方案之部分。此可包括在較大基底晶粒、裝置、晶圓、基板或類似者上堆疊一或多個晶粒、裝置及/或晶圓之層，以垂直或水平配置堆疊多個晶粒或晶圓，以及兩者之各種組合。

晶粒或晶圓可使用各種接合技術（包括直接介電質接合、非黏著性技術（諸如ZiBond®）或混合接合技術（諸如DBI®），二者均購自英帆薩斯邦德科技有限公司（前Ziptronix公司）、Xperi公司）以堆疊配置來接合。接合包括當兩個製備表面接合在一起時在環境條件下發生的自發性過程（參見例如美國專利第6,864,585及7,485,968號，這些專利全文併入本文中）。

接合晶粒或晶圓之各別配合表面常常包括嵌入式導電互連結構（其可為金屬）或類似者。在一些實例中，接合表面經配置且對準使得來自各別表面之導電互連結構在接合期間連接。連接的互連結構在堆疊晶粒或晶圓之間形成連續導電互連（用於信號、功率等）。

對於實施堆疊晶粒及晶圓配置可存在多種挑戰。當使用直接接合或混合接合技術來接合堆疊晶粒時，通常需要待接合之晶粒的表面極平坦、光滑且潔淨。舉例而言，這些表面一般應具有極低的表面拓樸變化（亦即，奈米尺度變化），使得這些表面可緊密配合以形成持久接合。

可形成雙側晶粒並準備進行堆疊及接合，其中晶粒之兩側將諸如利用多個晶粒對晶粒或晶粒對晶圓應用而接合至其他基板或晶粒。製備晶粒之兩側包括：對兩個表面進行表面處理以符合介電質粗糙度規格及金屬層（例如銅等）凹部規格。接合表面可使用化學機械研磨（chemical mechanical polishing；CMP）製程或類似者製備以用於與另一晶粒、晶圓或其他基板接合。

關於多個晶粒對晶粒或晶粒對晶圓堆疊，一些導電互連結構可包含金屬矽通孔（TSV）或類似者，其部分或完全延伸穿過各晶粒或晶圓，有時結合導電層或跡線電耦接堆疊晶粒或晶圓。舉例而言，實例TSV可取決於基板之厚度延伸約50微米。在一些情況下，堆疊晶粒或晶圓可包括至少二個TSV，包括電連接至上方晶粒之一個TSV及電連接至下方晶粒之一個TSV。然而，若大於2或3個晶粒被堆疊，則此方案可變得不切實際，此係因為額外TSV用於連接。

包括製程步驟之代表性技術及裝置可用於形成多晶粒或多晶圓堆疊之共同互連。該堆疊之每一裝置包括於該裝置之表面上安置於預定相對位置處的導電襯墊。這些裝置經堆疊以使這些導電襯墊垂直地對準。空腔經蝕刻穿過這些裝置，且矽通孔（TSV）形成於該空腔中，該矽通孔電耦接堆疊之每一裝置之導電襯墊。

在各種實施方案中，導電襯墊可經形成或蝕刻以包括在襯墊之周邊內不含導電材料的內部區域。內部區域可在堆疊裝置之前形成，此可減少在堆疊之後的製程步驟。內部區域可具有各種形狀及/或尺寸以促成TSV之形成並確保TSV接觸堆疊之全部所要裝置。

在各個實例中，內部區域具有自堆疊之底部裝置至頂部裝置的逐漸增大尺寸。替代地或額外地，內部區域可具有各種形狀，包括幾何形狀、不規則形狀或類似者。內部區域之各種形狀及尺寸可減輕可由晶粒置放不準確引起的遮蔽效應。用於減輕遮蔽效應的替代技術可包括當堆疊時有意偏移裝置。

在一具體實例中，實例微電子裝配件包含經堆疊以形成垂直堆疊的複數個微電子基板。導電襯墊安置於這些微電子基板中之每一者的表面上之第一相對位置處。當該複數個微電子基板形成垂直堆疊時這些微電子基板中之每一者的導電襯墊經垂直對準。空腔延伸穿過全部或全部中少一個的微電子基板(A cavity extends through at least all but one of the microelectronic substrates)，其中該空腔鄰近於這些微電子基板中之每一者的導電襯墊之一部分。導電材料安置於空腔內，從而形成為垂直堆疊之微電子基板中之每一者所共用的矽通孔（TSV）。TSV包含電耦接至微電子基板中之每一者之導電襯墊的層間連接。

參考電性及電子構件及變化之載體論述各種實施方案及配置。雖然提及特定構件（亦即，晶粒、晶圓、積體電路（IC）晶片晶粒、基板等），但此並不意欲為限制性的且係為了易於論述及便於說明。參考晶圓、晶粒、基板或類似者論述之技術及裝置適用於任何類型或數目之電性構件、電路（例如積體電路（integrated circuit；IC）、混合電路、ASIC、記憶體裝置、處理器等）、構件之群組、封裝之構件、結構（例如晶圓、面板、板、PCB等）及類似者，其可經耦接以彼此介接，與外部電路、系統、載體及類似者介接。這些不同構件、電路、群組、封裝、結構及類似者中之每一者可通常被稱作「微電子構件」。為簡單起見，除非另外指定，否則接合至另一構件之構件將在本文中被稱作「晶粒」。

此概述並不意欲給出完整描述。在下文使用複數個實例來更詳細地解釋實施方案。儘管在此處且在下文論述各種實施方案及實例，但其他實施方案及實例可藉由組合個別實施方案及實例之特徵及元件而來成為可能。

概述

在各種具體實例中，技術及裝置可用於簡化在晶粒對晶粒、晶粒對晶圓或晶圓對晶圓堆疊中之全部所要晶粒及/或晶圓的共同電連接，特別地當大於2或3個晶粒及/或晶圓經堆疊時。本文中與晶粒相關的論述亦關於這些堆疊中之晶圓或其他基板。

參看圖1A（展示截面剖面圖）及圖1B（展示俯視圖），圖案化金屬及氧化層經頻繁設置於晶粒、晶圓或其他微電子基板（下文中「晶粒102」）上作為混合接合或DBI^® 表層。代表性裝置晶粒102可使用各種技術形成，以包括基底基板104及一或多個絕緣或介電層106。基底基板104可包含矽、鍺、玻璃、石英、介電性表面、直接或間接能隙半導體材料或層或另一合適材料。絕緣層106沉積或形成於基板104上方，且可包含無機介電材料層，諸如氧化物、氮化物、氮氧化物、碳氧化物、碳化物、碳氮化物、金剛石、類金剛石材料、玻璃、陶瓷、玻璃陶瓷及其類似者。

形成接合表面108包括對絕緣層106之表面108進行表面處理以符合介電質粗糙度規格及對任何金屬層（例如銅跡線、結構、襯墊等）進行表面處理以符合凹部規格，以製備用於直接接合的表面108。換言之，接合表面108經形成為儘可能平坦及光滑的，且具有極小表面拓樸變化。各種習知製程（諸如化學機械研磨（CMP）、乾式或濕式蝕刻等）可用於實現低表面粗糙度。此製程提供產生可靠接合之平坦光滑的表面108。

在雙側晶粒102（未圖示）之情況下，具有經製備接合表面108的圖案化金屬及絕緣層106可設置於晶粒102之兩側上。絕緣層106為具有在接合表面108處或僅在接合表面108下方凹進的金屬層（例如嵌入式導電特徵）的典型地高度平坦面（通常至nm層級粗糙度）。在絕緣層106之表面108下方凹進的量典型地藉由尺寸公差、規格或實體限制判定。常常使用化學機械研磨（CMP）步驟及/或其他製備步驟來製備結合接合表面108以便與另一晶粒、晶圓或其他基板直接接合。

如圖1A及圖1B中所示，裝置晶圓102之接合表面108可包括嵌入至絕緣層106中（例如部分延伸至在製備好的表面108下方之介電基板106中）的導電襯墊110或其他導電特徵，諸如跡線、互連結構或類似者。襯墊110可經配置以使得來自其他裝置之導電特徵必要時可在接合期間配合及接合至襯墊110。接合的導電特徵可在堆疊裝置之間形成連續導電互連（用於信號、功率等）。

金屬鑲嵌製程（或其他製程）可用於在絕緣層106中形成襯墊110或其他導電特徵。舉例而言，一些圖案化金屬襯墊110或其他導電特徵可為約0.5至2微米厚，且在接合表面108下方延伸。襯墊110或導電特徵可包含金屬（例如銅等)或其他導電材料，或材料之組合等。

在一些實例中，障壁層（未圖示）可在沉積襯墊110之材料之前沉積於襯墊110之空腔中，使得障壁層安置於襯墊110與絕緣層106之間。障壁層可包含例如鉭或其他導電材料，以防止或減少襯墊110之材料擴散至絕緣層106中。在形成襯墊110之後，裝置晶圓102（包括絕緣層106及襯墊110或其他導電特徵）之曝露表面可經平坦化（例如經由CMP）以形成平坦接合表面108。

如圖1A及圖1B中所示，導電襯墊110可經形成以具有在襯墊110之周邊內不含導電材料的內部區域112以適應各種應用，如下文進一步論述。舉例而言，襯墊110可經形成以具有各種形狀，諸如「O」、「U」、「C」、「G」、「D」及包括不含導電材料之內部區域（類似於內部區域112）及環繞內部的內部區域之外部導電區域（其可部分或完全圍封內部非導電區域）的其他形狀。在一些具體實例中，內部區域112包含或曝光絕緣材料，諸如絕緣層106，且在其他具體實例中，內部區域112可包含凹部、空腔、孔口或部分或完全穿過晶粒102之其他孔。

替代地，襯墊110可經形成而不具有內部區域112。在一些具體實例中，經形成不具有內部區域112的襯墊110可在製造及/或裝置組裝期間經蝕刻或以其他方式處理以具有內部區域112，如下文進一步論述。 實例具體實例

參看圖2，晶粒102可經堆疊及接合（包括直接接合，例如不運用黏著劑）至具有導電襯墊110之其他晶粒102。在一具體實例中，堆疊200（例如微電子裝配件）的晶粒102中之每一者包括安置於晶粒102之表面上的相同相對位置處的導電襯墊110。具有在各晶粒102上之相同位置處的導電襯墊110允許各晶粒102上之導電襯墊110在晶粒102以垂直組態堆疊時垂直地對齊。

當一個晶粒102之導電襯墊110定位於另一晶粒102之導電襯墊110上方時，TSV 202可經形成於導電襯墊110之間，其中該TSV 202延伸穿過一個或兩個晶粒102，將導電襯墊110電耦接在一起。換言之，TSV 202可電耦接至TSV 202接觸的晶粒102中之每一者上的導電襯墊110，從而形成接觸晶粒102之間的電連接。

在各種實施方案中，如圖2中所示，單個TSV 202可用於連接堆疊200中之晶粒102的全部，其中TSV 202延伸至堆疊200中之晶粒102的全部。在實施方案中，TSV 202可或可不一直延伸穿過堆疊200之頂部及/或底部晶粒102，但可延伸穿過在頂部及底部晶粒102之間的晶粒102中之每一者，並連接至頂部及底部晶粒102。舉例而言，若在頂部或底部晶粒102之外表面處需要至另一微電子構件之電連接，則TSV 202可延伸穿過頂部或底部晶粒102。

在一個實例中，導電襯墊110由晶粒102中之每一者的至少一個表面上的金屬（諸如銅或銅合金）所構成。當晶粒102經堆疊使得導電襯墊110對準時，製程可用於在導電襯墊110處形成穿過所要晶粒102之全部的空腔204。在一個實施方案中，空腔202形成於各晶粒102之每一導電襯墊110的內部區域112處。在其中導電襯墊110不具有內部區域112的另一實施方案中，空腔202在其延伸穿過堆疊200之晶粒102時形成於導電襯墊110中之每一者的周邊內的位置處。

舉例而言，製程可包括針對堆疊200中之晶粒102中的每一者交替金屬蝕刻（例如，用以蝕刻金屬導電襯墊110中之內部區域112）、氧化蝕刻（例如，用以蝕刻穿過各晶粒102之絕緣層106），及矽蝕刻（例如，用以蝕刻穿過各晶粒102之基底層104）以形成空腔204。這些步驟可在堆疊200之各晶粒102經蝕刻穿過時交替。在替代具體實例中，額外蝕刻步驟可用於蝕刻穿過晶粒102中之一或多者上的其他層（若存在）。另外，當內部區域112經預先形成於堆疊200之晶粒102的導電襯墊110上時可不需要金屬蝕刻。

空腔204可使用沉積製程（或其他製程）以導電材料（金屬，諸如銅）填充以電耦接堆疊200中之晶粒102的全部與共同TSV 202（例如以與TSV 202形成至堆疊200中之晶粒102之全部的層間電連接）。應注意最底部晶粒102之導電襯墊110不必經蝕刻以具有內部區域112以形成層間連接。另外，若在TSV 202下方不需要電連接，則空腔204及TSV 202不必延伸穿過最底部晶粒102。然而，若在TSV 202下方需要電連接，則空腔204及TSV 202可延伸至最底部晶粒102及堆疊200之外表面（藉由在最底部晶粒102處蝕刻及填充）。

TSV 202可包含諸如金屬（例如銅）或類似者之導電材料，並垂直於各晶粒之接合表面108延伸，部分或完全穿過一或多個晶粒102（取決於堆疊200之哪些晶粒102需要在TSV 202之層間連接節點處電耦接）。舉例而言，TSV 202可取決於晶粒102之厚度延伸約50微米穿過晶粒102。

在各種具體實例中，如例如圖1B處所示，導電襯墊110可在堆疊之前經預圖案化於晶粒102中之一或多者上以減少形成層間連接（例如TSV 202）時的製程步驟。舉例而言，導電襯墊110中之每一者可經預圖案化（形成或蝕刻）有不含導電材料之內部區域112（具有預定大小、形狀等）以在晶粒102經堆疊之後去除製程之金屬蝕刻部分。當導電襯墊110在襯墊110之內部部分處經預先形成有非導電部分112時，晶粒102之氧化物106及矽104層可經蝕刻於內部區域112內（在導電襯墊110之內部部分處及直接鄰近於導電襯墊110之導電部分）以在晶粒102堆疊之後形成空腔204。

當空腔204以導電材料（例如金屬）填充時，導電材料接觸在堆疊晶粒102中之每一者處的導電襯墊110中之每一者以形成層間連接（例如TSV 202）。在各種實施方案中，導電襯墊110可以「O」、「C」、「U」、「G」、「D」之形狀或具有內部開口區域（例如開口112）之任一幾何或預選形狀形成（沉積或蝕刻）。在一個實例中，內部非導電區域112之寬度或直徑為大約5至10微米。在一些具體實例中，最底部晶粒102之導電襯墊110可或可不形成有內部區域112，此係因為可不存在對於連接襯墊110至晶粒102之另一側的需要。

在另一具體實例中，在堆疊200之各種晶粒102上的導電襯墊110之大小及/或導電襯墊110中之每一者的內部區域112之大小可能並不均一。此不均一大小配置可允許空腔204待蝕刻穿過至最底部晶粒102的導電襯墊110，同時考慮堆疊晶粒102之間的隨機未對準。舉例而言，雖然圖2表示具有理想晶粒102置放之晶粒堆疊200，但極佳對準之晶粒102可在高量製造設定中並不實際或可能。圖3展示可能更可能的晶粒堆疊200，具有為「m」之晶粒102之間的平均未對準。

如圖3中所示，晶粒102之隨機未對準（基於堆疊期間晶粒102置放的誤差）可使得經預圖案化導電襯墊110之金屬部分重疊或遮蔽堆疊200中之下部晶粒102上的內部區域112（包括絕緣層106及矽基底層104）。此在導電襯墊110及內部區域112在晶粒102中之每一者之間為均一或接近均一時可為一問題。遮蔽可導致下部晶粒102在氧化及矽蝕刻步驟期間被遺漏。在彼情況下，空腔204及所得TSV 202可並不延伸至「遺漏之」晶粒102，此可防止其包括有層間連接。此「遺漏之晶粒」效應可在堆疊200中之較大數目個晶粒102情況下更差，此係由於堆疊200之底部處的遺漏之晶粒102的可能性可隨額外未對準晶粒102而增大。

在各種具體實例中，以不均一配置形成導電襯墊110及/或內部區域112可藉由減少遮蔽而減輕堆疊200中之「遺漏之晶粒」效應。舉例而言，在如圖4A中所示之具體實例中，導電襯墊110經形成且晶粒102經堆疊，使得導電襯墊110之內部區域112隨各晶粒102自底部晶粒102（或自底部晶粒102起的第二晶粒）前進至堆疊200之頂部晶粒102變得愈來愈大。

在具體實例中，導電襯墊110之內部區域112的預定遞增之大小設定可經配置以大於未對準之潛在誤差「m」。結果，下部導電襯墊110藉由上部導電襯墊110的任何重疊或遮蔽並非係下部導電襯墊110之內部區域112的總遮蔽，且不足以防止下部晶粒102之內部區域112被蝕刻從而在下部晶粒102（必要時包括第二至最後晶粒102及/或最底部晶粒102）中形成空腔204。因此，在堆疊200中不存在「遺漏晶粒102」，此係由於空腔204及所得TSV 202在必要時經延伸至第二至最後晶粒102及/或最底部晶粒102。

作為實例，圖4B及圖4C各展示根據一實施方案之按襯墊110可經配置於晶粒堆疊200中的次序之一組導電襯墊110。應注意，在晶粒堆疊200中，導電襯墊110將彼此疊覆地（over one another）配置，如圖4A中所示。如圖4B及圖4C中所示，內部的內部區域112直徑自最底部襯墊110處之直徑「d1」至頂部襯墊110處之直徑「d2」變得愈來愈大（其中d1＜d2）。

如圖4B中所示，導電襯墊110之總直徑亦可自最底部襯墊110處之直徑「d3」增大至頂部襯墊110處之直徑「d4」（其中d3＜d4）。增大導電襯墊110之總直徑可允許襯墊110之導電外「環」必要時具有相同或類似厚度（例如d3-d1=d4-d2）。另外，如圖4C中所示，導電襯墊110之外徑可係均一的（其中d3=d4）。在一些情況下，使導電襯墊110之外徑均一可簡化製造。

參看圖5，在另一具體實例中，導電襯墊110之內部區域112可形成為具有預定圖案或形狀。基於所選擇的圖案或形狀，堆疊圖案化導電襯墊110可即使當圖案在堆疊200之晶粒102中之每一者上均一（對於給定空腔204及TSV 202）時避免對堆疊200中之下部晶粒102處的內部區域112的總遮蔽效應（歸因於隨機未對準）。

圖5之實例導電襯墊110展示內部區域112之一些非限制性實例圖案及形狀。在各種實施方案中，導電襯墊110之內部區域112的圖案或形狀可包括多邊形、幾何形狀、偏心或不規則形狀、多面體形狀等。在一些實施方案中，導電襯墊110之總體形狀亦可包括多邊形、幾何形狀、偏心或不規則形狀、多面體形狀等。在各種實施方案中，可根據晶粒102置放準確性為了最高成功機率（例如不蝕刻導電襯墊情況下之完整層間電連接）選擇區域112之大小、圖案及形狀。

參看圖6，在另一具體實例中，遮蔽效應可藉由晶粒102在堆疊200上置放時的有意預定偏移而減輕。在具體實例中，內部區域112之大小及形狀以及導電襯墊110之總直徑及形狀可如上文關於圖1B、圖4B、圖4C及圖5所論述。如在圖6處所示，導電襯墊110及內部區域112對於堆疊200中的晶粒102中之每一者可係大小及形狀均一。在具體實例中，晶粒102係以預定偏移「o」堆疊。

如圖6處所示，具有有意偏移之堆疊配置可允許空腔204待蝕刻穿過至堆疊200之底部晶粒102的導電襯墊110，同時考慮堆疊晶粒102之間的隨機未對準。在一具體實例中，被添加至堆疊之各晶粒102係在預定方向上偏移並達預定程度「o」。舉例而言，各晶粒102可在180度方向（例如）上有意偏移0.5微米。

在具體實例中，有意偏移「o」經選擇稍微大於晶粒置放工具的置放之平均誤差「m」。有意偏移「o」的累積效應導致下部晶粒102上的區域112之減小遮蔽及因此當堆疊晶粒102之絕緣層106及矽基底層104經蝕刻（例如在不蝕刻導電襯墊110中之任一者的情況下）時空腔204將延伸至最底部晶粒102之導電襯墊110的高可能性。

在替代具體實例中，導電襯墊110之內部區域112的大小及形狀以及晶粒102之配置可具有替代組態以考慮隨機未對準。另外，所揭示技術之任何組合可共同用以考慮隨機未對準。 實例製程

圖7說明根據各種實施例之形成多晶粒或多晶圓堆疊（諸如堆疊200）之共同互連的代表性製程700。舉例而言，矽通孔（TSV）可在晶粒中之每一者處的類似定位之接觸襯墊處形成於穿過堆疊之晶粒中的每一者安置的空腔中。TSV包含電耦接在晶粒中之每一者處的類似定位之接觸襯墊的層間連接。所述製程參考圖1至圖6。

描述製程之次序並不意欲被解釋為限制，且可按任何次序組合製程中之任何數目個所描述製程區塊以實施製程或替代性製程。另外，可在不脫離本文中所描述之主題之精神及範疇的情況下自製程刪除個別區塊。此外，在不脫離本文中所描述之主題之範疇的情況下，製程可以任何合適之硬體、軟體、韌體或其組合實施。在替代實施方案中，其他技術可以各種組合包括於製程中，且保持在本發明之範疇內。

在一實施方案中，在區塊702處，製程700包括在複數個微電子基板（諸如晶粒102）中之每一者的表面上的第一相對位置處形成導電襯墊（諸如導電襯墊110）。

在一實施方案中，製程包括在全部或全部中少一個的微電子基板的表面上形成導電襯墊以包括導電襯墊之不含導電材料的內部區域。

在一實施方案中，製程包括形成堆疊之每一微電子基板的導電襯墊之內部區域以具有不同最大尺寸。在一個具體實例中，製程包括形成堆疊之每一後續微電子基板的導電襯墊之內部區域以具有比一先前置放微電子基板的導電襯墊之內部區域之最大尺寸更大的最大尺寸。

在一實施方案中，製程包括圖案化導電襯墊以具有「O」、「C」、「D」、「G」或「U」形狀。

在一個實例中，製程包括圖案化導電襯墊之外部周邊以具有第一預定大小及形狀，及圖案化導電襯墊之內部部分以具有第二預定大小及形狀。在一個實施方案中，製程包括形成第二預定大小及形狀以包含多邊形、幾何形狀、偏心形狀（eccentric shape）、不規則形狀或多面體形狀。

在區塊704處，製程包括當垂直地對準每一微電子基板處之導電襯墊時，堆疊該複數個微電子基板以形成微電子基板之一垂直堆疊。在一些具體實例中，微電子基板（其可能在接合之前較厚）可在接合之後按需要變薄。舉例而言，每一微電子基板可在將微電子基板接合至另一微電子基板或堆疊之後變薄。

在區塊706處，製程包括蝕刻全部或全部中少一個的微電子基板的一或多個層以形成延伸穿過全部或全部中少一個的微電子基板的空腔。在該實施方案中，空腔鄰近於這些微電子基板中之每一者上的導電襯墊之一部分。在一個實例中，製程包括在導電襯墊之內部或開口區域內形成空腔。在另一實施方案中，製程包括歸因於在該複數個微電子基板中之每一者的表面上形成導電襯墊以包括開口區域而減少形成空腔之至少一個反覆蝕刻步驟。

在區塊708處，製程包括運用導電材料填充空腔以形成為垂直堆疊之這些微電子基板中之每一者所共用的矽通孔（TSV）。在該實施方案中，TSV包含電耦接每一微電子基板處之導電襯墊的層間連接。

在一實施方案中，製程包括在形成空腔之前使用周圍溫度直接接合技術在不運用黏著劑情況下將堆疊中之該複數個微電子基板彼此接合。

在一實施方案中，導電襯墊之內部區域的大小在整個微電子基板中並不均一。在一個實例中，導電襯墊之內部區域的大小隨堆疊之微電子基板中之每一者自在堆疊底部處之微電子基板至在堆疊頂部處之微電子基板逐漸地增大。

在一實施方案中，製程包括藉由在第一偏移方向上將每一後續微電子基板相對於先前置放的微電子基板有意偏移一預定距離而形成該垂直堆疊。在一個實例中，預定距離大於用以堆疊該複數個微電子基板以形成垂直堆疊的晶粒置放工具之平均晶粒置放誤差。

在一實施方案中，微電子基板可各自從與導電襯墊相對之側變薄以減少TSV必須延伸的程度。此變薄可在每一微電子基板堆疊於先前晶粒或支撐基板上時進行。此外，雖然微電子基板經展示以面對背定向堆疊，但微電子基板可在面對面或背對背定向中置放。

在各種具體實例中，相較於本文中所描述之製程步驟，可修改或消除一些製程步驟。

本文中所描述之技術、構件及裝置不限於圖1至圖7之說明，且可在不脫離本發明之範圍的情況下應用於包括其他電性構件之其他設計、類型、配置及構造。在一些情況下，額外或替代構件、技術、序列或製程可用於實施本文中所描述之技術。另外，構件及/或技術可以各種組合配置及/或組合，同時產生類似或大致相同之結果。 結論

儘管已以特定針對於結構特徵及/或方法行動之語言描述本發明之實施方案，但應理解，實施方案不一定限於所描述特定特徵或行動。確切而言，將特定特徵及行動揭示為實施實例裝置及技術之代表性形式。

102:晶粒 104:基底基板 106:絕緣層/氧化物 108:接合表面 110:襯墊 112:內部區域 200:堆疊 202:矽通孔（TSV） 204:空腔 700:形成多晶粒或多晶圓堆疊之共同互連的代表性製程 702:區塊 704:區塊 706:區塊 708:區塊 d1:直徑 d2:直徑 d3:直徑 d4:直徑 o:預定偏移 m:晶粒之間的平均未對準

參考隨附圖式闡述詳細描述。在這些圖式中，元件符號之最左側數字識別首次出現該元件符號之圖。在不同圖式中使用同一元件符號指示類似或相同物件。

對此論述，在圖式中所說明之裝置及系統展示為具有大量構件。如本文中所描述，裝置及/或系統之各種實施可包括更少構件且保持在本發明之範疇內。替代地，裝置及/或系統之其他實施方案可包括額外構件或所描述構件之各種組合，且保持在本發明之範圍內。

圖1A展示包括具有內部區域之導電襯墊的實例基板之截面。

圖1B展示圖1A之實例基板的俯視圖。

圖2展示根據具體實例之包括具有內部區域之導電襯墊及包括在導電襯墊之內部區域處穿過這些基板形成之TSV的若干實例接合基板的截面。

圖3展示包括具有內部區域之導電襯墊及包括在導電襯墊之內部區域處穿過這些基板中之一些形成之TSV的若干實例未對準接合基板之截面。

圖4A展示包括根據各種具體實例之具有內部區域之導電襯墊及包括在導電襯墊之內部區域處穿過這些基板形成之TSV的若干實例接合基板的截面。

圖4B展示根據一具體實例的具有內部區域之實例導電襯墊之俯視圖，這些導電襯墊直徑逐漸增加。

圖4C展示根據一具體實例的具有內部區域之實例導電襯墊的俯視圖，這些導電襯墊之內部區域直徑逐漸增加。

圖5展示根據各種具體實例之實例晶粒或晶圓的俯視圖，其中各種導電襯墊具有不同形狀之內部區域。

圖6展示根據具體實例之包括具有內部區域之導電襯墊及包括在導電襯墊之內部區域處穿過基板形成之TSV的若干實例接合基板的截面。

圖7為說明根據一具體實例的形成多晶粒或多晶圓堆疊之共同互連之實例製程的文字流程圖。

102:晶粒

104:基底基板

106:絕緣層/氧化物

108:接合表面

110:襯墊

112:內部區域

200:堆疊

202:矽通孔(TSV)

204:空腔

m:晶粒之間的平均未對準

Claims (24)

1. 一種微電子裝配件，其包含： 複數個微電子基板，包括至少三個微電子基板，該複數個微電子基板經直接接合以形成垂直堆疊的微電子基板； 導電襯墊，設置在該複數個微電子基板中的每一者的表面上的第一相對位置處，該垂直堆疊的微電子基板的每一個後續微電子基板的該導電襯墊相對於該垂直堆疊的微電子基板的先前置放的微電子基板的該表面上的該導電襯墊偏移一距離； 連續導電材料，延伸穿過該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該導電襯墊的內部區域。
2. 如請求項1所述的微電子裝配件，其中該複數個微電子基板中的每一者的該表面上的該導電襯墊的至少一部分與位於該複數個微電子基板中的任何其他一個微電子基板的該表面上的該導電襯墊的至少一部分對準。
3. 如請求項1所述的微電子裝配件，其中該連續導電材料形成電耦接該複數個微電子基板的每一者的該表面上的該導電襯墊的層間連接。
4. 如請求項1所述的微電子裝配件，其中該複數個微電子基板的每一者的該表面上的該導電襯墊的外部周邊具有第一大小及形狀，以及該複數個微電子基板的每一者的該表面上或該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該表面上的該導電襯墊的該內部區域具有第二大小及形狀。
5. 如請求項4所述的微電子裝配件，其中該複數個微電子基板的每一者的該表面上或該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該表面上的該導電襯墊具有「O」、「C」、「D」、「G」或「U」狀形狀。
6. 如請求項4所述的微電子裝配件，其中該第二形狀包含多邊形、幾何形狀、偏心形狀、不規則形狀或多面體形狀。
7. 如請求項1所述的微電子裝配件，其中該複數個微電子基板的每一者的該表面上或該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該表面上的該導電襯墊的該內部區域的大小在整個該垂直堆疊的微電子基板中是不均一的。
8. 如請求項7所述的微電子裝配件，其中該複數個微電子基板的每一者的該表面上或該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該表面上的該導電襯墊的該內部區域的大小隨該垂直堆疊的該微電子基板中的每一者自該垂直堆疊的底部處的微電子基板至該垂直堆疊的頂部處的微電子基板逐漸地增大。
9. 如請求項1所述的微電子裝配件，其中每一後續微電子基板的所述偏移是在相對於先前置放的微電子基板的第一偏移方向上。
10. 如請求項1所述的微電子裝配件，其中所偏移的該距離大於用以堆疊該複數個微電子基板以形成該垂直堆疊的晶粒置放工具的平均晶粒置放誤差。
11. 如請求項1所述的微電子裝配件，其中該至少三個微電子基板是在不使用黏著劑情況下使用環境溫度直接接合技術而直接接合。
12. 如請求項1所述的微電子裝配件，其中所述至少三個微電子基板包括從底部至頂部堆疊的第一基板、第二基板和第三基板，其中所述連續導電材料包括共同的TSV，其具有在所述第一基板中的第一寬度、在所述第二基板中的第二寬度以及所述第三基板的第三寬度。
13. 如請求項12所述的微電子裝配件，其中所述第三寬度大於所述第二寬度，且所述第二寬度大於所述第一寬度。
14. 一種微電子裝配件，其包含： 複數個微電子基板，包括至少三個微電子基板，該複數個微電子基板經堆疊以形成垂直堆疊的微電子基板； 導電襯墊，設置在該複數個微電子基板中的每一者的表面上，該複數個微電子基板的每一個後續微電子基板的該表面上的該導電襯墊相對於該複數個微電子基板的先前置放的微電子基板的該表面上的該導電襯墊偏移一距離； 連續導電材料，延伸穿過該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該導電襯墊的內部區域。
15. 如請求項14所述的微電子裝配件，其中該複數個微電子基板中的每一者的該表面上的該導電襯墊的至少一部分與位於該複數個微電子基板中的任何其他一個微電子基板的該表面上的該導電襯墊的至少一部分對準。
16. 如請求項14所述的微電子裝配件，其中該連續導電材料形成電耦接該複數個微電子基板的每一者的該表面上的該導電襯墊的層間連接。
17. 如請求項14所述的微電子裝配件，其中該連續導電材料包括共同TSV，所述共同TSV鄰近於該複數個微電子基板的每一者的該表面上的該導電襯墊的部分。
18. 如請求項14所述的微電子裝配件，其中該垂直堆疊的每一個微電子基板的該導電襯墊的該內部區域具有不同最大尺寸。
19. 如請求項14所述的微電子裝配件，其中該垂直堆疊的該複數個微電子基板的每一後續微電子基板的該導電襯墊的該內部區域的最大尺寸比該複數個微電子基板的先前置放的微電子基板的該導電襯墊的該內部區域的最大尺寸還大。
20. 如請求項14所述的微電子裝配件，其中該垂直堆疊的該複數個微電子基板中的每一者的該導電襯墊的該內部區域具有形狀，該形狀包括多邊形、幾何形狀、偏心形狀、不規則形狀或多面體形狀。
21. 一種微電子裝配件，其包含： 複數個微電子基板，包括至少三個微電子基板，該複數個微電子基板經堆疊以形成垂直堆疊的微電子基板，該垂直堆疊的微電子基板中的微電子基板的每一者相對於該垂直堆疊的微電子基板中的至少一個其他微電子基板是非對準的； 導電襯墊，設置在該複數個微電子基板中的每一者的表面上的第一相對位置處； 空腔，延伸穿過該複數個微電子基板中的除了其中一個微電子基板之外的每個微電子基板的該導電襯墊的該內部區域，不同的所述微電子基板的所述空腔至少部分對準；以及 導電材料，填充在該空腔內以形成對於該垂直堆疊的該微電子基板中的該微電子基板的每一者為共同的連續的矽通孔，該矽通孔包含電耦接該複數個微電子基板中的每一者的該表面上的該導電襯墊的層間連接。
22. 如請求項21所述的微電子裝配件，其中該複數個微電子基板的每一者的該表面上的該導電襯墊相對於該垂直堆疊的微電子基板中的另一個微電子基板的該表面上的至少一個其他導電襯墊是非對準的。
23. 如請求項22所述的微電子裝配件，其中該複數個微電子基板中的每個微電子基板的該表面上的該導電襯墊的該內部區域的大小並不均一。
24. 如請求項23所述的微電子裝配件，其中該內部區域的大小自該垂置堆疊的底部處的微電子基板至該垂直堆疊的頂部處的微電子基板逐漸地變大。