[go: up one dir, main page]

WO1993008645A1 - Frequency converter, multistage frequency converter, and frequency synthesizer using them - Google Patents

Frequency converter, multistage frequency converter, and frequency synthesizer using them Download PDF

Info

Publication number
WO1993008645A1
WO1993008645A1 PCT/JP1992/001349 JP9201349W WO9308645A1 WO 1993008645 A1 WO1993008645 A1 WO 1993008645A1 JP 9201349 W JP9201349 W JP 9201349W WO 9308645 A1 WO9308645 A1 WO 9308645A1
Authority
WO
WIPO (PCT)
Prior art keywords
frequency
divider
converter
output
predetermined
Prior art date
Application number
PCT/JP1992/001349
Other languages
English (en)
French (fr)
Inventor
Shinsaku Mori
Duk-Kyu Park
Hiroshi Miyagi
Original Assignee
Shintom Co., Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shintom Co., Ltd. filed Critical Shintom Co., Ltd.
Publication of WO1993008645A1 publication Critical patent/WO1993008645A1/ja

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a frequency converter, a multi-stage frequency converter, and a frequency using the frequency converter used in a communication field requiring frequency synthesis, for example, a field of a digital phase-locked loop system.
  • a frequency converter used in a communication field requiring frequency synthesis, for example, a field of a digital phase-locked loop system.
  • the method is a direct synthesis method that synthesizes many frequency sources, an indirect synthesis method that uses a reference frequency corresponding to the channel separation frequency and a phase synchronization system, and a data to speed up the indirect method.
  • O It can be classified as one of the digital synthesis methods o
  • the PLL frequency synthesizer using the inter-synthesis method has the advantages that the size and cost of the device can be reduced, and the spurious is smaller than that of the direct synthesis method. Is widely used in many telecommunications fields.
  • this method also has a low frequency for phase comparison when switching frequencies, so it is necessary to increase the time constant in the mouth-to-pass financing.
  • the drawback is that the time required for retraction becomes longer.
  • the drawback is that increasing the frequency for phase comparison in order to obtain it will reduce the number of channels.
  • FIG. 38 is a diagram illustrating a basic configuration of a conventional frequency synthesizer using an indirect synthesis method.
  • This frequency synthesizer is composed of a reference frequency divider 100, a frequency divider 1 ⁇ 2, a phase comparator 104, a voltage controlled oscillator (VC0) 106, LPF) 108, and the charge pump 110.
  • VC0 voltage controlled oscillator
  • LPF LPF
  • the phase comparator 1 0 4 the reference frequency fr that occur at the reference frequency divider 1 0 0, the feedback frequency f b, which divides the VCO output frequency of the frequency divider 1 0 2 frequency division ratio N phase Compare .
  • the output signal of the phase comparator 1 0 4 which the reference frequency f r Tsu by the feedback frequency f b performed phase comparison via Chi Ya one di Po down flop 1 1 0 and scan off Lee Honoré motor 1 0 8 Is input to the voltage-controlled oscillator 106 to control the output frequency f Q of the voltage-controlled oscillator 106 to a predetermined value.
  • the output frequency f Q and the reference Between the frequency f ⁇ and the division ratio N,
  • the reference frequency fr is a constant frequency
  • the output frequency f Q varies with the division ratio N (N is an arbitrary integer). Therefore, the channel interval frequency ⁇ f, which is the interval of the output frequency f n , is equal to the reference frequency. It is the same as the wave number f. Also ,
  • a frequency synthesizer for example, 25 kHz is used as the reference frequency f-, and the output frequency f is used as the output frequency f. 4 0 0 GH
  • the frequency division ratio N is 5600.
  • the frequency division ratio N is changed from 5600 to 56.5. It needs to be changed to 04.
  • the required frequency interval ⁇ f is used as the reference frequency f r , so that the frequency interval f is small.
  • the reference frequency fr also needs to be set to a small value n, and there is a problem that the pull-in time cannot be shortened.
  • the channel spacing frequency ⁇ ff of the reference frequency in the conventional frequency synthesizer is the output frequency.
  • reference frequency f r force is also made independent of Tsu and two that have functions, if the output frequency of the channel to space-frequency number delta f other circuits control, reference frequency fr is Chi catcher non Honoré interval Constant frequency irrespective of the change in frequency ⁇ f So take charge only the role of Ru is oscillated the number f Q, f r and ⁇ , it is a call for high-Ku, that Ki out and this you reduce the argument can programming time.
  • the channel spacing frequency ⁇ f of the output frequency is determined between the frequency divider 1 ⁇ 2 and the voltage controlled oscillator 106. I can do it.
  • a non-integer divider with a non-integer division ratio can be replaced, and the fractional divider can be continuously varied arbitrarily depending on the desired output frequency. If it is possible, it becomes possible to shorten the pull-in time even when the frequency interval is small.
  • conventional non-integer frequency dividers cannot meet such demands, and cannot be used in frequency synthesizers.
  • Conventional non-integer frequency dividers include JP-A-3-206721, JP-A-3-131120, JP-A-2-305022, JP-A-2-271717, JP-A-2-224558, JP-A-2-224558, and JP-A-2-224558. 1-23822G, JP-A-1-20910, JP-A-2-101663, JP-A-2-44557, JP-A-60-5QQ593, JP-A-63-290409, JP-A-60-172808, JP-A-60- 172807, Japanese Utility Model Application Laid-Open No. 55-121539, Japanese Patent Publication No. Sho 51-416, Japanese Patent Application Laid-Open No. 50-115460, Japanese Patent Application Laid-Open No. 59-3555, and the like.
  • the present invention has been made in view of such problems of the related art, and provides a frequency synthesizer capable of shortening the pull-in time. aimed to .
  • the present invention can be applied to a frequency synthesizer and the like by allowing a fine setting of a non-integer dividing ratio. It is intended to provide a frequency converter and a multi-stage frequency converter.
  • the frequency converter according to the present invention comprises:
  • a frequency divider that receives a pulse train of a predetermined frequency and performs a frequency division operation in which the frequency division ratio is an integer
  • a pulse removing circuit for taking a frequency division output of the frequency divider as a control input, and removing a pulse from the input pulse train of the predetermined frequency at predetermined intervals;
  • a control signal is generated by dividing the input pulse train signal, and the division ratio is an integer and By making it variable, pulses can be removed from the input pulse train at predetermined intervals, and the frequency can be changed arbitrarily between input and output signals. .
  • the multi-stage frequency converter according to the present invention connects the above-described frequency converters in series, connects them in parallel, or combines a series connection and a parallel connection. It is configured in this way.
  • Each frequency converter that composes the multi-stage frequency converter The frequency to be changed can be set arbitrarily. Therefore, the multistage frequency converter can finely set the non-integer frequency division ratio as a whole.
  • the multi-stage frequency converter according to the present invention includes:
  • a frequency divider that receives a pulse train of a predetermined frequency and performs a frequency division operation in which the frequency division ratio is an integer; and a frequency division output of the frequency divider as a control input.
  • a pulse removing circuit for removing a pulse at a predetermined interval from a pulse train of frequencies is provided by combining a plurality of frequency conversion circuits in series.
  • another multi-stage frequency converter includes a frequency divider to which a pulse train of a predetermined frequency is input and performs a frequency division operation in which a frequency division ratio is an integer, and a frequency division of the frequency divider.
  • a plurality of frequency conversion circuits each having an output as a control input and a pulse elimination circuit for eliminating pulses at predetermined intervals from the input pulse train of the predetermined frequency; It is characterized in that an output of one frequency conversion circuit is used as an input of the frequency divider in another frequency conversion circuit.
  • another multi-stage frequency converter includes a frequency divider to which a pulse train of a predetermined frequency is input and performs a frequency division operation in which a frequency division ratio is an integer;
  • a pulse elimination circuit that uses a frequency division output of a frequency divider as a control input and removes a pulse at a predetermined interval from the input pulse train of the predetermined frequency.
  • two or more frequency conversion circuits that use the output of one frequency conversion circuit as the input of the frequency divider in another frequency conversion circuit. It is characterized by being configured by combining frequency conversion circuits in series.
  • a frequency synthesizer includes a phase comparator for comparing a reference frequency and a feedback frequency, and a frequency comparator connected to the phase comparator for passing a low frequency. The evening and
  • a voltage-controlled oscillator connected to the filter, a first frequency divider to which a pulse train having a predetermined frequency is input and performing a frequency division operation in which a frequency division ratio is an integer;
  • a pulse removing circuit for taking a frequency division output of the first frequency divider as a control input and removing a pulse at a predetermined interval from the input pulse train of the predetermined frequency.
  • a frequency converter configured to receive an oscillation signal from the voltage-controlled oscillator, and
  • a second frequency divider for dividing the output of the frequency converter to form the feedback frequency
  • another frequency synthesizer is connected to the phase comparator for comparing a reference frequency and a feedback frequency, and passes a low frequency.
  • the evening A voltage-controlled oscillator connected to the filter, a multi-stage frequency converter that receives an oscillation signal from the voltage-controlled oscillator,
  • a first frequency divider for dividing the output of the multi-stage frequency converter to form the return frequency
  • the reference frequency and the feedback frequency are controlled so as to be equal to each other.
  • Each of the frequency synthesizers described above is configured using the frequency converter or the multi-stage frequency converter of the present invention. Since these multi-stage frequency converters and the like can finely set a non-integer frequency division ratio, the frequency control oscillator has a substantially constant frequency range regardless of the frequency of the output signal. A frequency-divided output of the wave number can be obtained. This frequency divided output forms a feedback frequency by the first frequency divider, and is input to the phase comparator. Therefore, it is possible to set this feedback frequency high irrespective of the output frequency of the voltage controlled oscillator, and to increase this feedback frequency and the reference frequency that is leathered. I can do this. As a result, the bowing time can be greatly reduced.
  • another frequency synthesizer includes: a frequency divider to which a pulse train of a predetermined frequency is input and performing a frequency division operation in which a frequency division ratio is an integer; Pulse elimination circuit that uses the frequency-divided output of the device as a control input and removes pulses at predetermined intervals from the input pulse train of the predetermined frequency And two or more frequency conversion circuits, and the output of one frequency conversion circuit is used as the input of the frequency divider in another frequency conversion circuit. It is characterized by being constructed by combining conversion circuits in series.
  • another frequency synthesizer includes a phase comparator for comparing a reference frequency and a feedback frequency, and a phase comparator connected to the phase comparator for passing a low frequency.
  • a voltage controlled oscillator connected to the filter; a first frequency divider for dividing an oscillation signal by the voltage controlled oscillator;
  • a multi-stage frequency converter receiving the frequency-divided signal by the first frequency divider
  • a second frequency divider that divides the output of the multi-stage frequency converter to form the return frequency
  • frequency synthesizers insert a fixed or variable divider between the voltage controlled oscillator and the frequency oscillator, or between the voltage controlled oscillator and the multi-stage frequency oscillator. It is something. Therefore, the frequency of the signal input to the frequency converter or the multi-stage frequency converter can be reduced, and power consumption can be reduced.
  • FIG. 1 is a block diagram showing a basic configuration of a frequency synthesizer according to a first embodiment of the present invention.
  • Fig. 2 is a block diagram of the frequency converter that constitutes the multistage frequency converter used in the frequency synthesizer of the first embodiment.
  • Fig. 3 shows the detailed configuration of the pulse elimination circuit in the frequency converter.
  • Fig. 4 shows the detailed configuration of the frequency divider in the frequency converter.
  • Fig. 5 is a timing chart to explain the detailed operation of each calibration unit of the frequency converter.
  • Fig. 6 is a diagram showing the configuration of a multi-stage frequency converter using a plurality of the frequency converters shown in Fig. 2 and connecting them in series.
  • Fig. 7 is a diagram showing the output waveform of each part when three frequency converters are connected in series to form a multi-stage (three-stage) frequency converter.
  • FIG. 8 is a diagram showing the overall configuration of a frequency synthesizer according to the first embodiment of the present invention including a control device,
  • Figure 9 illustrates the pull-in time of a conventional frequency synthesizer when no bias voltage is applied to the input of the voltage-controlled oscillator and the frequency divider is not reset.
  • FIG. 10 shows a frequency sine according to the first embodiment of the present invention when the bias voltage is not applied to the input of the voltage controlled oscillator and the frequency divider is not reset. Diagram to explain the pull-in time of the sensor,
  • Fig. 11 shows a conventional frequency synthesizer in which a bias voltage is applied to the voltage-controlled oscillator when the output frequency is switched, and the reference frequency divider and the fixed frequency divider are reset.
  • Diagram for explaining the pull-in time of the sizer
  • FIG. 9 is a diagram for explaining the pull-in time of the frequency synthesizer according to the first embodiment of the present invention when the frequency is lowered.
  • Fig. 14 shows the conventional frequency when the input bias voltage is set to 95% of the normal value in order to grasp the change in the pull-in characteristic due to the frequency drift of the voltage controlled oscillator. Diagram to explain the pull-in time of the synthesizer,
  • FIG. 15 shows the present invention when the input bias voltage is applied to a regular 95% to grasp the change in the pull-in characteristics due to the frequency drift of the voltage controlled oscillator.
  • FIG. 7 is a diagram for explaining the pull-in time of the frequency synthesizer according to the first embodiment of FIG.
  • FIG. 16 is a diagram showing an output spectrum of the frequency synthesizer according to the first embodiment of the present invention.
  • FIGS. 17 to 32 are diagrams for explaining the combinations of the frequency dividing ratios of the frequency converter in the first embodiment and the output frequencies at this time.
  • FIG. 33 illustrates each frequency division ratio and output frequency of the frequency converter when a frequency divider with a variable frequency division ratio is used in the frequency synthesizer of the first embodiment.
  • FIG. 34 is a diagram showing a configuration in which a plurality of frequency converters are connected in parallel to form a multi-stage frequency converter.
  • FIG. 35 is a diagram showing a configuration of a frequency synthesizer according to a second embodiment of the present invention.
  • FIGS. 36 and 37 show the frequency converters in the multistage frequency converter in the case where a frequency divider having a variable frequency division ratio is used in the frequency synthesizer of the second embodiment.
  • Figure 38 is a block diagram showing the basic configuration of a conventional frequency synthesizer.
  • FIG. 1 is a frequency diagram of a first embodiment to which the present invention is applied.
  • FIG. 2 is a block diagram for explaining a basic configuration of a sensorizer.
  • the frequency synthesizer of this embodiment includes a phase comparator 10, a single-pass filter (LPF) 12, a voltage-controlled oscillator (VCO) 14, and a multi-stage frequency converter 16. , And a fixed frequency divider 18.
  • the multi-stage frequency converter 16 is configured by connecting a plurality of non-integer frequency dividers having variable division ratios. This makes it possible to arbitrarily and finely set the division ratio of the entire multi-stage frequency converter 16.
  • voltage-controlled oscillator 1 is also 4 of the output frequency f Q is changed to the jar by throat No, regardless of the change of the output frequency f Q Ku fixed frequency divider 1 8 can be operated so that the input frequency f n becomes a constant frequency.
  • the feedback frequency f h output from the fixed frequency divider 18 also becomes constant, and is compared with the feedback frequency f b.
  • Reference cycle The wave number f j> is also constant. Therefore, the channel interval frequency ⁇ f, which is the interval between the output frequencies f Q of the voltage-controlled oscillators 14, can be set independently of the reference frequency fr. Can be set higher. In general, since the reference frequency f and the pull-in time are inversely proportional, setting the reference frequency high can shorten the pull-in time.
  • FIG. 2 is a block diagram of each frequency converter constituting the multi-stage frequency converter 16.
  • This frequency converter includes a frequency divider 21 and a pulse elimination circuit 22.
  • the frequency divider 21 performs a frequency division operation at a frequency division ratio M (M is an integer).
  • M is an integer.
  • the frequency divider 21 divides an input pulse train having a frequency f Q to generate a pulse train having a cycle of M times. Output .
  • the output pulse train is input to the pulse elimination circuit 22.
  • the pulse removal circuit 22 removes a pulse at a predetermined timing from the input pulse train power. When an input pulse train having a frequency f Q is input, the pulse elimination circuit 22 outputs the frequency divider 21 1. Pulse train P ⁇ The pulse is removed at the output timing.
  • FIG. 3 is a diagram showing a detailed configuration of the pulse removal circuit 22.
  • This configuration is a typical pulse elimination circuit. An example of this configuration is Kingsford-Smith, CA Patent No.3.928, 813 (liashington, D, C .: US Patent Office December 23, 1975) is there .
  • This pulse elimination circuit 22 is composed of two J--K flip-flops 24 and 26 and an AND gate 28. As described above, since a general pulse elimination circuit is used, if the operation is the same, use a circuit other than that shown in Fig. 3. It is also good.
  • FIG. 4 is a diagram showing a detailed configuration of the frequency divider 21.
  • This configuration is common for a frequency divider, and includes a programmable counter 30, an operand 32, and a lead-only circuit. It consists of memory (ROM) 34.
  • ROM memory
  • the data read from R0M34 is given to the programmable counter 30 as the initial value of the count.
  • the initial value of the program counter also changes, and the frequency is divided.
  • the division ratio of the entire device 21 changes.o
  • Fig. 5 is a detailed operation timing diagram of each component shown in Figs. 2, 3, and 4.
  • the pulse removal circuit 22 outputs the pulse. Removal is performed.
  • M is an integer
  • the division It operates as a non-integer frequency divider with a ratio of (11 / M).
  • the overall division ratio can be calculated as follows: It is possible to set the value of ZM) arbitrarily and finely7.
  • FIG. 6 is a diagram showing a configuration of a multi-stage frequency converter using a plurality of the frequency converters shown in FIG. 2 and connecting them in series.
  • Each of the frequency converters 20 — 1, ⁇ 20-i,..., 20 — n corresponds to the frequency converter shown in FIG.
  • the division ratio M i can be set arbitrarily and independently.
  • the first-stage frequency converter 20 — 1 removes pulses from the input frequency f (j pulse at M i intervals. At this time, the first-stage output frequency f ⁇
  • Pulse removal is similarly performed in other frequency converters 20 1 i and the like. Therefore, the output frequency f n of the nth stage frequency converter 20 — n is
  • FIG. 7 is a diagram showing output waveforms of respective parts when a multi-stage (three-stage) frequency converter is configured by connecting three frequency converters in series. At this time, equation (3) is
  • f 0 f 0 (1-1 / ⁇ ⁇ ) (1 — 1 ZM) (1 -1 / M 3) (4).
  • FIG. 8 is a diagram showing the overall configuration of the frequency synthesizer of this embodiment including a control device.
  • the frequency synthesizer shown in FIG. 8 is different from the frequency synthesizer shown in FIG. 1 in that the reference frequency divider 40, the charge pump 42, and the adder
  • the configuration is such that an arithmetic unit 44, a DZA converter 46, and a control unit 48 are added.
  • the charge pump 42 has a phase comparator 1 ° and a mouthpiece. It is connected between the finolators 12 and its output signal has three states: charge, discharge and open. The output state of the charge pump 42 is open in the synchronous state, and is only charged or discharged in the state where the frequency is largely different.
  • the adder 44 is for applying a constant bias voltage to the voltage controlled oscillator 14.
  • the bias voltage Vr is created by converting data output from the control device 48 into a voltage by the DZA converter 46.
  • the control device 48 controls the switching of the output frequency f Q of the voltage controlled oscillator 14. belongs to.
  • control device 48 When switching the output frequency f 0, the control device 48 sends data to the A converter 46. As a result, a predetermined bias voltage V ⁇ is output from DZA converter 46, and the input voltage of voltage controlled oscillator 14 is controlled to a predetermined value. Control device 48 outputs a reset signal and initializes fixed frequency divider 18 and reference frequency divider 40, respectively. Further, control device 48 sends an instruction to multi-stage frequency converter 16 to set the division ratio of multi-stage frequency converter 16 as a whole to a predetermined value. Specifically, the change in the division ratio of each of the three frequency converters constituting the multi-stage frequency converter 16 is determined by the data output from the ROM 34 in the frequency divider 21.
  • f 3 is a multi-stage frequency division ratio of each stage of the frequency converter (M i) appropriately set to voltage controlled oscillator 1 4 the output frequency f
  • M i the frequency converter
  • f. Can be kept constant. Therefore, regardless of the change of the output frequency f Q , the fixed frequency divider
  • the value of the frequency division ratio N of 1 8 can in this and the force "Ru door to freedom, also Ri by conventional values If you set small Ku, feedback frequency f b is Ri by feedback frequency of the conventional loop Can't set to a much higher frequency o
  • the frequency division ratio N of the frequency divider is set to 5600 ⁇ to 56.5 ⁇ 4. Force that must be changed ⁇
  • the frequency division ratio N of the fixed frequency divider 18 is fixed to 550, and The feedback frequency f h and the reference frequency are set to 2.5 MHz, and the division ratios M i, M 2, and M 3 of each divider of the multi-stage (three-stage) frequency converter 16 are respectively set.
  • the division ratio M i corresponding to 1001 frequencies at 25 kHz intervals between the 1.4 GHz frequency and the 1.425 GHz force , 2 , M. Is stored in advance in R 0 M 34 shown in FIG. 4, by changing the division ratios M ⁇ , M 2 , and M 3 , Switching between the frequencies of one output frequency f Q becomes possible.
  • the frequency synthesizers shown in FIGS. 1 and 8 correspond to the output frequency f of the multi-stage frequency converter 16. Is divided by the fixed divider 18 at the dividing ratio N, but the value of the dividing ratio N of the fixed divider 18 can be changed. It may be replaced by a variable frequency divider. By using the variable frequency divider in this way, the frequency division ratios M 2 and M 3 of each frequency divider of the multi-stage frequency converter 16 and the frequency division ratio N ′ of the variable frequency divider can be calculated. combination Ki out and this Ru physician use, the voltage controlled oscillator 1 4 of the output frequency f 0 is what kind of be Oh Tsu in value feedback frequency f b almost and child to constant possible and / Ru good.
  • the channel spacing frequency f of the output frequency f Q of the voltage controlled oscillator 14 is 25 kHz, and the reference frequency fj ⁇ is 2.5 kHz.
  • FIG. 33 shows the combination of the division ratios M i, M 2 , and M 3 of the divider of the multi-stage frequency converter 16 and the division ratio N ′ of the variable divider. Diagram showing an example of changing
  • the above-described multistage frequency converter 16 has been described as an example in which three frequency converters shown in FIG. 2 are connected in series. You may try to change
  • the output of the first-stage frequency converter 20-1 is input to the frequency divider in the second-stage frequency converter 20-2.
  • the output of the second-stage frequency converter 20-2 is input to the frequency divider in the third-stage frequency converter 20-3.
  • the multi-stage frequency converter 16 can also be configured by using the output of the preceding stage frequency converter as the input of the frequency divider in the succeeding stage frequency converter. And can be done. At this time, the relationship between the input frequency f Q and the output frequency f 3 of the multistage frequency converter 16 is
  • f c f 0 (1-(1-(1-1 / M 1 ) M ? ) / M 3) (5).
  • Fig. 34 shows the case where three frequency converters are connected in parallel.However, when four or more frequency converters are connected, the parallel connection and the series connection are combined. Is also good.
  • FIG. 35 is a block diagram showing a basic configuration of the frequency synthesizer according to the second embodiment of the present invention.
  • the frequency synthesizer shown in Fig. 1 has a frequency divider 50 with a division ratio K added to the frequency synthesizer.
  • the frequency divider 50 is connected in front of the multi-stage frequency converter 16 and divides the output frequency f Q of the voltage controlled oscillator 14 by the frequency division ratio K to obtain the output frequency f, , And are input to the multi-stage frequency converter 16.
  • the power consumption can be reduced by inserting a fixed or variable frequency divider 50 in front of the multistage frequency converter 16. Can be prevented from increasing. That is, by lowering the high output frequency f0 of the voltage controlled oscillator 14 to the low frequency fk by the fixed frequency divider 50, the pulse train of the low frequency fk becomes a multistage frequency. Since this is the input of converter 16, Power consumption can be significantly reduced.
  • FIG. 36 is a diagram showing combinations of frequency division ratios when the multi-stage frequency converter 16 is configured by connecting each frequency converter in series.
  • the frequency divider 50 provided before the multistage frequency converter 16 has a frequency division ratio K of 10, a reference frequency ff of 1 MHz, and an output frequency of 1.400 GHz. The case where the frequency is changed between 1.425 GHz and a frequency interval of 25 kHz is shown.
  • the output frequency f fj Force to keep the error of ⁇ 1 337 Hz or less.
  • FIG. 37 shows the multi-stage frequency converter 16 of FIG.
  • FIG. 3 is a diagram showing combinations and combinations of frequency division ratios in the case of the configuration shown in FIG.
  • the division ratio K of the fixed frequency divider 50 preceding the multi-stage frequency converter 16 is set to 8, the reference frequency is set to 1 MHz, and the output frequency is set to 1.400 GHz.
  • Input frequency f 3 4.0 MHz of fixed frequency divider 18 Reference frequency fr-l O k H z
  • Frequency division ratio of fixed frequency divider 1 8 N 400
  • the example frequency synthesizer uses a multi-stage frequency converter 16 to increase the reference frequency fr and reduce the division ratio. .
  • Figures 9 and 10 show the conventional frequency sine when no bias voltage is applied to the input of the voltage controlled oscillator 14 and the frequency divider is not reset.
  • the drawing time of the synthesizer and the frequency synthesizer of the present embodiment are shown. No. As shown in Fig. 9, while the pull-in time is 7 seconds in the conventional method, it is about 0.1 second in the method of the present embodiment. Even though the sizer does not apply the bias voltage and reset signal, the pull-in time is significantly improved.
  • the first FIG. 1 when the first FIG. 3 the first 2 view your good beauty is cormorant line the sort Ri switching of the output frequency f Q, voltage control by ⁇ scan voltage corresponding to the output frequency has the new This signal is given to the oscillator 14, and the control device resets the reference frequency divider and fixed frequency divider, and shows the pull-in time when the frequency divider is initialized.
  • Fig. 13 is an expansion of the time axis (horizontal axis) of Fig. 12.
  • the pull-in time is about 600 msec in the conventional method shown in FIG. 11, whereas the method in this embodiment is about 1 msec as shown in FIG. It is clear that the improvement effect is remarkable.
  • the pull-in time of the frequency synthesizer of this embodiment is about one tenth of the period of the reference frequency (frequency interval) of the conventional frequency synthesizer. .
  • the reference frequency is set to 25 MHz, and then the reference frequency is set to 2.5 MHz, so that the pull-in time is more than 4 sec. It is not impossible to reduce the time to less than 1 sec.
  • the voltage-controlled oscillator 14 generates a frequency drift due to a temperature change.Therefore, the effect of this drift characteristic on the pull-in time must be considered. I have to.
  • FIGS. 14 and 15 show the input bias of the voltage-controlled oscillator 14 in order to understand the change in the pull-in characteristics due to the frequency drift of the voltage-controlled oscillator 14. It shows the pull-in time when the source voltage is 95% of the normal voltage. Even if 5% of the drift occurs, the pull-in time of the frequency synthesizer of this embodiment is four periods of the cycle of the step frequency (channel interval frequency ⁇ ). The power that can be accommodated to a certain degree.
  • FIG. 16 shows the output spectrum of the frequency synthesizer according to the present embodiment, which has a small spurious force.
  • the multi-stage frequency converter 16 is an example of a case where frequency converters as shown in FIG. 6 are connected in series and a case where they are connected in parallel as shown in FIG. 34 respectively.
  • a configuration in which a series connection and a parallel connection are combined may be adopted.
  • the circuit using the multi-stage frequency converter may be another circuit other than the frequency synthesizer.
  • the reference frequency can be set higher by configuring the frequency synthesizer using the multi-stage frequency converter. As a result, the retraction time can be greatly reduced. Further, by using the frequency converter and the multi-stage frequency converter of the present invention, it is possible to finely set a non-integer frequency division ratio.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

明 細 書
周波数変換 , 多段周波数変換器お よ びそ れ ら を用 い た周波数 シ ン セ サ イ ザ
[技術分野 ]
発明 は 、 周波数合成を必要 と す る 通信分野、 例え ば デ ィ ジ 夕 ノレ位相同期系等の分野で使用 さ れ る 周波数 変換器 , 多段周波数変換器お よ びそ れ ら を用 い た周波 数 シ ン セ サ イ ザに関す る 。
[背景技術 ]
近年、 ス ぺ ク ト ル拡散通信の — D で め る 周波数ホ ッ ピ ン グ方式や移動無線ァ一 夕 通信等 に高速周波数切換 が要求 さ れて い る ο 周波数を合成す る 代表的な方法 は 多 く の周波数源を合成す る 直接合成方式、 チ ャ ネ ル間 隔周波数に対応す る基準周波数 と 位相 同期系を用 い た 間接合成方式 間接方式を高速化す る た め の デ ィ ジ タ ル合成方式の つ に分類す る こ と がで さ る o
こ の 中で間 合成方式 に よ る P L L 周波数 シ ン セ サ ィ ザ は、 装置の小型化 , 低廉化が可能で、 直接合成方 式 に 比ベて ス プ リ ア ス が少な い等の利点を有す る た め 多 く の通信分野で幅広 く 用 い ら れて い る 0
し か し ヽ こ の方式 も 周波数を切 り 替え る 時 に は位相 比較す る 周波数が低い た め、 口 一 パ ス フ ィ ノレ 夕 の時定 数を大 さ く し な け れば な ら ず、 引 き 込み時間が長 く な る と い う 欠点が存在す る o ま た、 高速引 き 込み時間を 得 る た め に位相比較す る 周波数を高 く す る と チ ャ ネ ル 数力 小 さ く な る 欠点力《あ る 。
図 3 8 は、 間接合成方式に よ る 従来の周波数 シ ンセ サイ ザの基本的な構成を示す図であ る 。 こ の周波数 シ ン セサイ ザは、 基準分周器 1 0 0 , 分'周器 1 ◦ 2 , 位 栢比較器 1 0 4 , 電圧制御発振器 ( V C 0 ) 1 0 6 , ス フ ィ ノレ夕 ( L P F ) 1 0 8 , チ ャ ー ジ ポ ン プ 1 1 0 で構成さ れてい る 。
位相比較器 1 0 4 は、 基準分周器 1 0 0 で発生す る 基準周波数 f r と 、 V C O 出力周波数 を分周器 1 0 2 の分周比 Nで分周 し た帰還周波数 f b を位相比較 する 。 基準周波数 f r と帰還周波数 f b に よ っ て位相 比較を行っ た位相比較器 1 0 4 の 出力信号は、 チ ヤ 一 ジ ポ ン プ 1 1 0 と ス フ イ ノレ タ 1 0 8 を介 して電 圧制御発振器 1 0 6 に入力 さ れ、 電圧制御発振器 1 0 6 の 出力周波数 f Q が所定の値と な る よ う に制御す る < こ の と き 、 出力周波数 f Q と基準周波数 f ^ およ び分 周比 N と の 間に は、
- f 0 = N · f r ( 1 ) の関係があ る 。
式 ( 1 ) に おいて基準周波数 f r は一定周波数であ る ので、 出力周波数 f Q は分周比 N ( N は任意の整数) に よ っ て変わ る こ と力 わ力、 る。 し た力 つ て、 出力周波 数 f n の間隔であ る チ ャ ネ ル間隔周波数 Δ f は基準周 波数 f と 同 じ と な る 。 ま た 、
r N と f f は相 互依存 し て い る た め 希望 出 力 周 波数 0 と 基準周 波数 f
( = Δ f ) が決 ま っ て い る 場 合、 分周 比 N は 自 動 的 に 決定 さ れ る 。
こ の よ う な 周 波数 シ ン セ サ イ ザ に お い て は 、 基準周 波数 f ― と し て は 例 え ば 2 5 k H z が用 い ら れ、 出 力 周 波数 f と し て 4 0 0 G H
0 1 . z を得 た い と き の 分 周 比 N は 5 6 0 0 0 と な る 。 そ し て 出力周 波数 f を 1 . 4 0 0 G H z 力、 ら 1 . 4 1 2 6 G H z に 変 化 さ せ る と き 、 分周比 N は 5 6 0 0 0 か ら 5 6 5 0 4 に 変 化 さ せ る 必要が あ る 。
こ の よ う に 、 従来 の 周 波数 シ ン セ サ イ ザで は、 必要 な 周波数 間隔 △ f を基準周 波数 f r と し て い た の で、 周波数間隔 厶 f が小 さ f ■ ¾g 口 に は基準周 波数 f r も 小 さ な 値 n 定す る 必要が あ り 、 引 き 込み時間が短縮で き な い と い う 問題点が あ っ た 。
と こ ろ で、 従来 の 周 波数 シ ン セ サ イ ザ に お け る 基準 周 波数 波数 の チ ヤ ネ ル間隔周 波数 Δ f f Γ は 、 出 力周
を決定す る と と も に 、 帰還周 波数 f b と 位相比較 さ れ て一定の 出力 周 波数 f (5 を発生す る と い う 2 つ の 機能 ¾· つ て い る o 基準周 波数 f r 力 も っ て い る 2 つ の 機能を独立 さ せ 、 出 力 周 波数 の チ ャ ネ ル間隔周 波 数 Δ f を他 の 回路が制御すれば、 基準周 波数 f r は チ ャ 不 ノレ間隔周 波数 Δ f の 変 化 と は関係 な く 一定 な 周 波 数 f Q を発振させ る 役割だけを受け持たせて、 f r と ί , を高 く する こ とができ、 引 き込み時間を短縮す る こ と がで き る 。 し た力 つ て、 従来の周波数 シ ン セ サ イ ザにおいて、 分周器 1 ◦ 2 と電圧制御発振器 1 0 6 と の間に出力周波数の チ ャ ネ ル間隔周波数 Δ f を決定す る こ とがで き る 。 分周比が非整数であ る 非整数分周器 に置き換え る と と も に、 こ の非整数の分周器を希望す る 出力周波数 に よ っ て連続的に任意に変化 させ る る こ と がで き れば周波数間隔が小さ い場合でも 引 き込 み時間を短縮す る こ と が可能と な る 。 と こ ろ が、 従来 の非整数分周器は、 こ の よ う な要求に答え る こ と がで きず、 周波数 シ ンセ サイ ザ に用 い る こ と はでき な 力、 つ た o
従来の非整数分周器 と しては、 特開平 3-206721, 特 開平 3-131120, 特開平 2- 305022, 特開平 2-271717, 特 開平 2- 224558, 特開平 2-224558, 特開平 1-23822G, 特 開平 1-120910, 特開平 2-101663, 特開平 2- 44557 , 特 表昭 60- 5QQ 593 , 特開昭 63-290409 , 特開昭 60-17280 8 , 特開昭 60- 172807 , 実開昭 55- 121539 , 特公昭 51 -416, 特開昭 50- 115460 , 特開昭 59- 3555 号公報等に 開示された も のがあ る。
本発明 は、 こ の よ う な従来技術の課題に鑑みて創作 された も の であ り 、 引 き込み時間を短縮す る こ とがで き る 周波数シ ン セ サ イ ザを提供する こ と を 目的 と す る 。 ま た 、 本発明 は、 非整数の分周比を細か く 設定す る こ と を可能 と す る こ と に よ り 、 周波数 シ ン セ サ イ ザ等 に適用す る こ と がで き る 周波数変換器お よ び多段周波 数変換器を提供す る こ と を 目 的 と す る 。
[発明の開示 ]
本発明 に かか る 周波数変換器 は、
所定周波数の パ ル ス列が入力 さ れ、 分周比が整数であ る 分周動作を行 う 分周器 と 、
前記分周器の分周 出力を制御入力 と し 、 入力 さ れ る 前記所定周波数のパルス列か ら 所定間隔でパ ル ス の除 去を行 う パ ル ス 除去回路 と
を備え、 入力信号の周波数の非整数倍に 相当す る 周 波数の 出力信号を得 る こ と を特徴 と す る 。
こ の周波数変換器に おい て は、 入力 さ れ る パ ル ス列 の信号を分周す る こ と に よ り 制御信号を作 り 出 し 、 し か も こ の分周比を整数でかつ可変 と す る こ と に よ り 、 入力 さ れ る パ ル ス列か ら所定間隔でパ ル ス の除去を行 い、 入出力信号間で任意に周波数を変え る こ と を可能 と し てい る 。
ま た、 本発明 に かか る 多段周波数変換器 は、 上述 し た周波数変換器を直列 に接続 し 、 あ る い は並列に接続 し 、 あ る い は直列接続お よ び並列接続を組み合わせ る こ と に よ っ て構成 さ れてい る 。
多段周波数変換器を構成す る 各周波数変換器は、 変 換する周波数をそれぞれが任意設定す る こ と がで き る 。 従っ て、 多段周波数変換器は、 全体 と し て非整数の分 周比を細か く 設定す る こ と が可能と な る 。
ま た、 本発明にかかる多段周波数変換器は、
所定周波数のパ ル ス列が入力 さ れ、 分周比が整数で あ る 分周動作を行 う 分周器と 、 前記分周器の分周 出力 を制御入力 と し、 入力 さ れる 前記所定周波数のパ ル ス 列か ら所定間隔で所定間隔でパル ス の 除去を行 う パル ス除去回路 と を供え る 周波数変換回路を複数個直列 に 組み合わせ る こ と によ つ て構成さ れる こ と を特徵と す o
ま た、 本発明にかかる他の多段周波数変換器は、 所定周波数のパルス列が入力 さ れ、 分周比が整数で あ る分周動作を行 う 分周器と 、 前記分周器の分周 出力 を制御入力 と し、 入力 される 前記所定周波数のパ ル ス 列か ら所定間隔でパ ル ス の除去を行 う パ ル ス 除去回路 と を供え る周波数変換回路を複数個用 い、 1 つ の周波 数変換回路の出力を他の周波数変換回路内の前記分周 器の入力 と して用 い る こ とを特徵と する 。
ま た、 本発明 にかか る 他の多段周波数変換器は、 所定周波数のパ ル ス列が入力 さ れ、 分周比が整数で あ る 分周動作を行 う 分周器と 、 前記分周器の分周 出力 を制御入力 と し、 入力 さ れる 前記所定周波数のパ ル ス 列か ら所定間隔でパ ル ス の除去を行 う パ ル ス除去回路 と を供え る 周波数変換回路を複数個用 い、 1 つ の周波 数変換回路の 出力 を他の周波数変換回路内の前記分周 器の入力 と し て用 い る と 共 に 、 2 つ以上の周波数変換 回路を 直列 に組み合わせ る こ と に よ つ て構成 さ れ る こ と を特徴 と す る 。
ま た 、 本発明 に かか る 周波数 シ ン セ サ イ ザ は、 基準周波数 と 帰還周波数 と を比較す る 位相比較器 と 前記位相比較器に接続 さ れ、 低域周波数を通過 さ せ る フ ィ ル 夕 と 、
前記フ ィ ル タ に接続 さ れた電圧制御発振器 と 、 所定周波数のパ ル ス列が入力 さ れ、 分周比が整数で あ る 分周動作を行 う 第 1 の分周器 と 、 前記第 1 の分周 器の分周 出力を制御入力 と し 、 入力 さ れ る 前記所定周 波数の パル ス列か ら所定間隔でパ ル ス の除去を行 う パ ル ス 除去回路 と を供え て構成 さ れ、 前記電圧制御発振 器 に よ る 発振信号を入力 と す る 周波数変換器 と 、
前記周波数変換器 に よ る 出力 を分周 し 、 前記帰還周 波数を形成す る 第 2 の分周器 と 、
を備え 、 前記基準周波数 と 前記帰還周波数が等 し く な る よ う に制御 さ れ る こ と を特徴 と す る 。
ま た 、 本発明 に かか る 他の周波数 シ ン セ サ イ ザは、 基準周波数 と 帰還周波数 と を比較す る 位相比較器 と 前記位相比較器 に接続 さ れ、 低域周波数を通過 さ せ る フ ィ ノレ 夕 と 、 前記フ ィ ル タ に接続さ れた電圧制御発振器 と、 前記電圧制御発振器に よ る 発振信号を入力 と する 多 段周波数変換器と 、
前記多段周波数変換器に よ る 出力を分周 し 、 前記帰 還周波数を形成する 第 1 の分周器と 、
を備え、 前記基準周波数と 前記帰還周波数が等 し く な る よ う に制御される こ と を特徽と す る 。
上述 し た各周波数 シ ン セ サ イ ザは、 本発明 の周波数 変換器あ る い は多段周波数変換器を用 い て構成 さ れて い る。 こ れ ら 多段周波数変換器等は、 非整数の分周比 を細か く 設定す る こ と がで き る ため、 電圧制御発振器 の 出力信号がどの様な周波数に な っ て も 、 ほぼ一定周 波数の分周 出力を得る こ とがで き る 。 こ の分周 出力 は 第 1 の分周器に よ り 帰還周波数を形成 し、 位相比較、器 に入力 される。 し たが っ て、 電圧制御発振器の 出力周 波数と無関係に こ の帰還周波数を高 く 設定す る こ と が 可能にな り 、 こ の帰還周波数 と 皮革 される 基準周波.数 を高 く する こ と 力 で き る 。 こ れに よ り 弓〖 き 込み時間を 大幅に短縮す る こ と がで き る 。
ま た、 本発明にかかる 他の周波数 シ ンセ サ イ ザは、 所定周波数のパル ス列が入力 さ れ、 分周比が整数で あ る分周動作を行 う 分周器 と 、 前記分周器の分周 出力 を制御入力 と し、 入力 さ れ る前記所定周波数のパ ル ス 列か ら所定間隔でパ ル ス の除去を行 う パルス 除去回路 と を供え る 周波数変換回路を複数個用 い 、 1 つ の周波 数変換回路の 出力 を他の周波数変換回路内の前記分周 器の入力 と し て用 い る と 共に 、 2 つ以上の周波数変換 回路を直列 に組み 台わせ る こ と に よ つ て構成 さ れ る こ と を特徴 と す る 。
ま た、 本発明 に かか る 他の周波数 シ ン セ サ イ ザは、 基準周波数 と 帰還周波数 と を比較す る 位相比較器 と 、 前記位相比較器 に接続 さ れ、 低域周波数を通過 さ せ る フ ィ ノレ 夕 と 、
前記 フ ィ ル タ に接続 さ れた電圧制御発振器 と 、 前記電圧制御発振器に よ る 発振信号を分周する 第 1 の分周器 と 、
前記第 1 の分周器 に よ る 分周信号を入力 と す る 多段 周波数変換器 と 、
前記多段周波数変換器 に よ る 出力 を分周 し 、 前記帰 還周波数を形成す る 第 2 の分周器 と 、
を備え 、 前記基準周波数 と 前記帰還周波数が等 し く な る よ う に制御 さ れ る こ と を特徴 と す る 。
こ れ ら の周波数 シ ン セ サ イ ザ は 、 電圧制御発振器 と 周波数発振器の 間あ る い は電圧制御発振器 と 多段周波 数発振器の 間 に、 固定あ る い は可変の分周器を挿入 し た も の であ る 。 し たが っ て、 周波数変換器あ る い は多 段周波数変換器 に入力 さ れ る 信号の周波数を さ げ る こ と がで き 、 電力の 消費を低減す る こ と が可能 と な る 。 [図面の簡単な説明 ]
第 1 図は本発明の第 1 の実施例にかか る周波数 シ ン セサイ ザの基本的な構成を示すための プロ ッ ク 図、
第 2 図は第 1 実施例の周波数 シ ンセサイ ザに用 い た 多段周波数変換器を構成する 周波数変換器の プロ ッ ク 図、
第 3 図 は周波数変換器内のパル ス 除去回路の詳細な 構成を示す図、
第 4 図は周波数変換器内の分周器の詳細な構成を示 す図、
第 5 図は周波数変換器の各較正部の詳細な動作を説 明する た め の タ イ ミ ン グチ ヤ 一 ト 、
第 6 図は第 2 図に示 し た周波数変換器を複数個用 い、 こ れ ら を直列接続 し て構成 した多段周波数変換器の構 成を示す図、
第 7 図は 3 個の周波数変換器を直列接続 し て多段 ( 3 段) 周波数変換器を構成 し た場合の各部の 出力波 形を示す図、
第 8 図は制御装置を含む本発明にかか る 第 1 実施例 の周波数 シ ン セ サ イ ザの全体構成を示す図、
第 9 図は電圧制御発振器の入力にバィ ァ ス電圧を加 えず、 ま た分周器の リ セ ッ ト を行わな い場合の従来の 周波数 シ ンセサ イ ザの引 き込み時間を説明す る た め の 第 1 0 図 は電圧制御発振器の入力 に バ イ ア ス電圧を 加えず ま た分周器の リ セ ッ 卜 を行わ な い場 合 の本発明 の第 1 実施例 に かか る 周波数 シ ン セ サ イ ザの 引 き 込み 時間を説明す る た め の 図、
第 1 1 図 は 出力周波数切換の 際 に電圧制御発振器 に バイ ァ ス電圧を与え る と 共 に基準分周器 と 固定分周器 と を リ セ ッ 卜 し た場合の従来の周波数 シ ン セ サ イ ザの 引 き 込み時間を説明す る た め の 図、
第 1 2 図お よ び第 1 3 図 は 出力周波数を切 り 替え る 際に電圧制御発振器 に バ イ ァ ス電圧を与え る と 共に、 基準分周器 と 固定分周器 と を リ セ ッ 卜 し た場合の本発 明の第 1 実施例 にかか る 周波数 シ ン セ サ イ ザの 引 き 込 み時間を説明す る た め の 図、
第 1 4 図 は電圧制御発振器の周波数 ド リ フ ト に よ る 引 き 込み特性の変化を把握す る た め、 入力バイ ア ス電 圧を正規の 9 5 % と し た場合の従来の周波数 シ ン セ サ ィ ザの 引 き 込み時間を説明す る た めの 図、
第 1 5 図 は電圧制御発振器の周波数 ド リ フ ト に よ る 引 き 込み特性の変化を把握す る た め、 入力バ イ ア ス電 圧を正規の 9 5 %加え た と き の本発明 の第 1 実施例 に かか る 周波数 シ ン セ サ イ ザの 引 き 込み時間を説明す る た め の 図、
第 1 6 図 は本発明 の第 1 実施例の周波数 シ ン セ サ イ ザの 出カ ス ペ ク ト ラ ム を示す図、 第 1 7 図か ら第 3 2図は第 1 実施例に お け る 周波数 変換器の各分周比の組み合わせと、 こ の と き の 出力周 波数を説明する た め の図、
第 3 3 図は第 1 実施例の周波数 シ ン セ サ イ ザにおい て、 分周比が可変の分周器を用 い た場合の周波数変換 器の各分周比 と 出力周波数と を説明す る ための 図、 第 3 4 図は複数の周波数変換器を並列に接続 し て多 段周波数変換器を構成 し た場合の構成を示す図、
第 3 5 図 は本発明の第 2実施例の周波数 シ ン セサ イ ザの構成を示す図、
第 3 6 図およ び第 3 7 図は第 2実施例の周波数 シ ン セサイ ザにおいて、 分周比が可変の分周器を用 い た場 合の多段周波数変換器内の各周波数変換器の分周比 と 出力周波数と を説明する ための図、
第 3 8 図は従来の周波数 シ ン セ サ イ ザの基本的な構 成を示すた めのブロ ッ ク 図であ る 。
' [発明を実施する た めの最良の形態 ]
以下、 本発明の実施例を図面を参照 し なが ら詳細 に 説明する 。 なお、 本発明に関連 して本発明者 らが発表 し た資料と し ては、 International Conference on Co mmuni cat ions (pp - 49 &〜 500 , J une 14 - , 1992 ) 力《あ る o
( 1 ) 第 1 実施例
第 1 図は、 本発明を適用 し た第 1 実施例の周波数 シ ン セ サ イ ザ の基本的な 構成を説明す る た め の プ ロ ッ ク 図であ る 。 本実施例の周波数 シ ン セ サ イ ザは、 位相比 較器 1 0 , 口 一パ ス フ ィ ル 夕 ( L P F ) 1 2 , 電圧制 御発振器 ( V C O ) 1 4 , 多段周波数変換器 1 6 , 固 定分周器 1 8 に よ り 構成 さ れて い る 。 本実施例の周波 数 シ ン セ サ イ ザ に お い て は、 新 し い制御方法を用 い た 多段周波数変換器 1 6 を使用す る こ と に よ り 、 基準周 波数 f Γ と チ ャ ネ ル間隔周波数 Δ f を独立に設定で き る た め、 従来の周波数 シ ン セ サ イ ザ と 同 じ チ ャ ネ ル間 隔周波数で、 固定分周器 1 8 の分周比 N を小 さ く す る こ と に よ り 基準周波数 と 帰還周波数 f b を高 く す る こ と が可能であ る と 共に 、 ルー プ利得を大 き く す る こ と がで き る 点に特徴があ る 。
第 1 図 に お い て、 多段周波数変換器 1 6 は、 分周比 が可変な非整数分周器を複数個接続 し て構成 さ れ る 。 こ れに よ り 、 多段周波数変換器 1 6 全体 と し ての分周 比を任意 に かつ細か く 設定す る こ と が可能 と な る 。 し た が っ て、 多段周波数変換器 1 6 は、 電圧制御発振器 1 4 の 出力周波数 f Q が ど の よ う に変化 し て も 、 出力 周波数 f Q の変化に関係な く 固定分周器 1 8 の入力周 波数 f n が一定周波数 に な る よ う に動作す る こ と がで き る 。 固定分周器 1 8 の入力周波数 f n が一定に な れ ば、 固定分周器 1 8 か ら 出力 さ れ る 帰還周波数 f h も —定に な り 、 こ の帰還周波数 f b と 比較 さ れ る 基準周 波数 f j> も一定にな る 。 し た力《 つ て、 電圧制御発振器 1 4 の 出力周波数 f Q の間隔であ る チ ャ ネ ル間隔周波 数 Δ f を基準周波数 f r と 独立に設定で き る た め、 こ の基準周波数 を高 く 設定す る こ と がで き る 。 一般 に、 基準周波数 f と 引 き込み時間 と は反比例の関係 に あ る ため、 基準周波数 を高 く 設定する こ と に よ り 引 き込み時間を短 く す る こ と 力 で き る 。
第 2 図は、 多段周波数変換器 1 6 を構成する 各周波 数変換器の ブロ ッ ク 図であ る 。 こ の周波数変換器は、 分周器 2 1 およ びパス ル除去回路 2 2 によ り 構成さ れ てい る 。 分周器 2 1 は、 分周比 M ( Mは整数) の分周 動作を行 う も の であ り 、 周波数 f Q の入力パル ス列を 分周 して、 周期が M倍のパルス列を出力す る 。 出力 さ れ る パルス列 はパル ス除去回路 2 2 に入力 さ れ る 。 パ ル ス除去回路 2 2 は、 入力 さ れる パ ルス列力、 ら所定の タ イ ミ ン グでパルス を除去す る も の であ る 。 周波数 f Q の入力パルス列が入力 さ れる と 、 パルス除去回路 2 2 は、 分周器 2 1 力、 ら ノ、。ルス列 P 力《出力 される タ イ ミ ン グでパルス の除去を行 う 。
第 3 図は、 パルス除去回路 2 2 の詳細な構成を示す 図であ る 。 こ の構成は、 パルス除去回路と し ては一般 的な も のであ り 、 そ の一例を Kingsford - Smith, C . A . Patent No .3.928 , 813 (liashington , D , C . : U.S. Pat ent Office. December 23 , 1975 )力、 ら 引用 し た も の で あ る 。 こ の パ ル ス 除去 回路 2 2 は 、 2 つ の J — K フ リ ッ プ フ ロ ッ プ 2 4 , 2 6 と ア ン ド ゲ ー 卜 2 8 力、 ら 構成 さ れて い る 。 な お 、 上述 し た よ う に パ ル ス 除去回路 と し て は一般的 な も の を用 い て い る た め 、 動作が同 じ で あ れば第 3 図以外 の 回路 を用 い て も よ い 。
第 4 図 は 、 分周 器 2 1 の 詳細 な 構成 を示す 図で あ る 。 こ の構成 は 、 分周 器 と し て は一般的 な も の で あ り 、 プ ロ グ ラ マ ブ ル カ ウ ン 夕 3 0 , オ ア ゲ ー ト 3 2 , リ ー ド オ ン リ 一 メ モ リ ( R O M ) 3 4 か ら 構成 さ れ て い 。 R 0 M 3 4 か ら 読み 出 さ れ た デ ー タ が プ ロ グ ラ マ ブル カ ウ ン タ 3 0 に カ ウ ン 卜 の初期値 と し て与え ら れ る 。 し た 力く つ て、 R O M 3 4 か ら 読み 出す デ ー タ を変化 さ せ る こ と に よ り 、 プ ロ グ ラ マ ブノレ カ ウ ン タ 3 0.の初期 値 も 変化 し 、 分周 器 2 1 全体 と し て の 分周 比が変 化す o
第 5 図 は、 第 2 図 , 第 3 図, 第 4 図で示 し た 各構成 部の 詳細 な 動作 タ イ ミ ン グ図で あ る 。 第 5 図 に 示す よ う に 、 分周 器 2 1 力、 ら 出 力 さ れ る パ ル ス P i の 次 の 夕 ィ ミ ン グでパ ル ス 除去 回路 2 2 に よ る パ ル ス の 除去が 行われ る 。 こ の よ う な タ イ ミ ン グでパ ル ス の 除去 を行 う こ と に よ り 、 例 え ば分周 器 2 1 の 分周比 を M ( M は 整数) と す る と 、 分周 比が ( 1 一 1 / M ) の 非整数分 周 器 と し て動作す る こ と に な る 。 し た 力 つ て 、 Mの 値 を変更す る こ と に よ り 、 全体の 分周 比で あ る ( 1 一 1 Z M ) の 値を任意に かつ細か く 設定す る こ と が可能 と 7よ る 。
第 6 図 は、 第 2 図に示 し た周波数変換器を複数個用 い、 こ れ ら を直列接続 し て構成 し た多段周波数変換器 の構成を示す図であ る。 周波数変換器 2 0 — 1 , ー 2 0 - i , … 2 0 — n の それぞれは、 第 2 図 に示 した周 波数変換器に相当す る も のであ る。 直列接続 さ れた各 周波数変換器において、 分周比 M i は任意にかつ独立 に設定する こ と がで き る 。
一段目 の周波数変換器 2 0 — 1 は、 入力 され る 周波 数 f (j のパルスか ら M i 間隔でパルスの除去を行 う 。 こ の と き 、 一段目 の出力周波数 f 丄 は、
i { = t Q ( 1 - 1 Χ Μ χ ) ( 2 ) と な る 。
他の周波数変換器 2 0 一 i 等において も 同様にパル スの除去が行われる。 し たが っ て、 n 段 目 の周波数変 換器 2 0 — n の出力周波数 f n は、
f _ = f 0 ( 1 一 1 Z M丄 ) … ( 1 — 1 Z M i ) … ( 1 — 1 Z M n ) ( 3 ) と な る 。
第 7 図は、 3 個の周波数変換器を直列に接続 して多 段 ( 3段) 周波数変換器を構成 し た場合の各部の 出力 波形を示す図であ る 。 こ の と き 、 式 ( 3 ) は、
f 0 = f 0 ( 1 - 1 / Μ χ ) ( 1 — 1 Z Mり ) ( 1 - 1 / M 3 ) ( 4 ) と な る 。
多段周波数変換器 1 6 と し て は、 3 個の周波数変換 器を直列 に接続 し た も の を用 い る も の と す る 。 し た力 'つ て、 こ の場合の入出力周波数の関係 は式 ( 4 ) を満 たす。
第 8 図 は、 制御装置を含む本実施例の周波数 シ ン セ サ イ ザの 全体構成を示す図で あ る 。 第 8 図 に示す周波 数 シ ン セ サ イ ザは、 第 1 図 に示す周波数 シ ン セ サ イ ザ に対 し て、 基準分周器 4 0 , チ ャ ー ジ ポ ン プ 4 2 , 加 算器 4 4 , D Z A変換器 4 6 , 制御部 4 8 を追加 し た 構成 と な っ て い る 。
基準分周器 4 0 は、 基準周波数 f F を作 り 出すた め の も の で あ る 。 チ ャ ー ジ ポ ン プ 4 2 は 、 位相比較器 1 ◦ と 口 一 ノ、。 ス フ ィ ノレ タ 1 2 と の 間 に 接続 さ れて お り 、 そ の 出力信号 は充電, 放電, 開放の 3 つ の状態を持つ。 チ ャ ー ジ ポ ン プ 4 2 の 出力状態は、 同期状態で は開放 と な り 、 周波数が大 き く 異な る 状態で は充電の み あ る い は放電の み と な る 。 加算器 4 4 は、 電圧制御発振器 1 4 に一定のバイ ァ ス電圧を与え る た めの も のであ る 。 こ の バ イ ア ス電圧 V r は、 制御装置 4 8か ら 出力 さ れ る デー タ を D Z A変換器 4 6 に よ っ て電圧 に変換す る こ と に よ り 作成す る 。 制御装置 4 8 は 、 電圧制御発振 器 1 4 の 出力周波数 f Q を切 り 替え る 制御を行 う た め の も のであ る。
出力周波数 f 0 を切 り 替え る 場合、 制御装置 4 8 は、 A変換器 4 6 にデー タ を送 る 。 こ れに よ り 、 D Z A変換器 4 6 か ら は所定のバイ ア ス電圧 V Γ が出力 さ れ、 電圧制御発振器 1 4 の入力電圧が所定の値に制御 される 。 ま た、 制御装置 4 8 は、 リ セ ッ ト 信号を出力 し、 固定分周器 1 8 と基準分周器 4 0 の それぞれを初 期化す る 。 ま た、 制御装置 4 8 は、 多段周波数変換器 1 6 に指示を送 り 多段周波数変換器 1 6 全体 と し ての 分周比を所定の値に設定する 。 具体的に は、 多段周波 数変換器 1 6 を構成する 3個の周波数変換器の それぞ れの分周比の変更を、 分周器 2 1 内の R O M 3 4 か ら 出力 さ れる デー タ を変更す る こ と に よ り 行い、 こ れに よ り 多段周波数変換器 1 6 全体の分周比の変更を行 う 。 こ の周波数の変更は、 式 ( 4 ) の M i , M 2 , M の 各値を変更す る こ と に よ り 行 う た め、 多段周波数変換 器 1 6 全体の分周比であ る ( 1 一 ( 1 — 1 X Μ 2 ) ( 1 一 1 Ζ Μ 3 ) を細力、 く 設定す る こ と 力 で き 、 実質上任意の 出力周波数 f 。 を得る こ とがで き る 。
こ の よ う に式 ( 4 ) に示すよ う に、 f 3 は多段周波 数変換器の各段の分周比 ( M i ) を適当 に設定 し て電 圧制御発振器 1 4 の 出力周波数 f 0 の変化分を除去す る こ と に よ り 、 f 。 を一定にす る こ とがで き る 。 し た がっ て、 出力周波数 f Q の変化に関係な く 固定分周器 1 8 の分周比 N の値 は 自 由 に と る こ と 力《で き 、 従来の 値 よ り も 小 さ く 設定す る と 、 帰還周波数 f b は従来の ルー プの帰還周波数 よ り 遥か に高 い周波数に設定で き な o
次に 、 第 8 図 に示 し た周波数 シ ン セ サ イ ザを用 い て、 基準周波数 f r あ る い は チ ャ ネ ル間隔周波数 厶 f を 2
5 k H z と し 、 出力周波数 f G を 1 . 4 0 0 G H z
1 . 4 1 2 6 G H z に変化 さ せ る 場合を考え る 。 従来 の周波数 シ ン セ サ イ ザを用 い て 出力周波数 を こ の よ う に変化 さ せ る 場合 に は、 分周器の分周比 N を 5 6 0 0 ◦ 〜 5 6 5 ◦ 4 に変化 さ せな ければな ら な い力《、 本実施例の周波数 シ ン セ サ イ ザの場合、 固定分周器 1 8 の分周比 N を 5 5 0 に 固定す る と と も に 、 帰還周波 数 f h と 基準周波数 を 2 . 5 M H z に設定 し 、 多 段 ( 3 段) 周波数変換器 1 6 の各分周器の分周比 M i , M 2 , M 3 を そ れぞれ 1 8 5 , 1 1 2 , 2 7 6 力、 ら 5 5 , 2 9 4 , 1 9 2 に変え る こ と に よ っ て、 上述 し た 出力周波数 f G が全て得 ら れ る 。
第 1 7 図か ら 第 3 2 図 は、 基準周波数 f f を 2 . 5 M H z 、 固定分周器 1 8 の分周比 N を 5 5 0 、 多段周 波数変換器 1 6 の 出力周波数 f 3 を 1 . 3 7 5 G H z と し た場合の多段周波数変換器 1 6 の 各分周器の分周 比 M i , M 2 , M o の組み合わせを示す図で あ る 。 こ れ ら の 図 に示す よ う に分周比 M , M 2 , M 3 を選ぶ こ と に よ り 、 出力周波数 f 0 を 1 . 4 0 0 G H z 力、 ら
1 . 4 2 5 G H z の 間で 2 5 k H z 間隔で得 る こ と 力《 で き る 。 ま た、 こ の よ う に し て得 ら れた 1 0 0 1 個の 出力周波数 f Q は、 ± 2 8 H z の誤差範囲で得 られ る 。
し た力 つ て、 1 . 4 0 0 G H z 力、 ら 1 . 4 2 5 G H z の 間で、 2 5 k H z 間隔の 1 0 0 1 個の周波数に対 応する 分周比 M i , 2 , M。 の値を予め第 4 図に示 す R 0 M 3 4 に予め記憶 しておけば、 こ の分周比 M丄 , M 2 , M 3 を変え る こ と に よ り 、 上述 した 1 0 0 1 個 の 出力周波数 f Q の周波数間の切 り 替えが可能 と な る 。
なお、 第 1 図およ び第 8 図に示 し た周波数 シ ンセ サ ィ ザは、 多段周波数変換器 1 6 の 出力周波数 f 。 を固 定分周器 1 8 に よ り 分周比 Nで分周す る よ う に し たが、 こ の 固定分周器 1 8 を分周比 N の値を変え る こ とがで き る 可変分周器に置 き換え る よ う に して も よ い。 こ の よ う に可変分周器を用い る こ と で、 多段周波数変換器 1 6 の各分周器の分周比 , M 2 , M 3 と可変分周 器の分周比 N ' とを組み合わせて用 い る こ と がで き 、 電圧制御発振器 1 4 の 出力周波数 f 0 がどの様な値で あ っ て も帰還周波数 f b をほぼ一定にする こ と が可能 と /よ る 。
し たがっ て、 上述 し た例 と 同 じ よ う に、 電圧制御発 振器 1 4 の 出力周波数 f Q の チ ャ ネ ル間隔周波数厶 f を 2 5 k H z 、 基準周波数 f j^ を 2 . 5 M H z と し て、 出力周波数 f 0 を 1 . 4 0 0 G H z 力、 ら 1 , 4 2 5 G H z の 間で変化 さ せ る 場合 に も 周波数誤差を ± ◦ . 5 H z 以下 に押 さ え る こ と が可能 と な る 。
第 3 3 図 は 、 こ の よ う に し て多段周波数変換器 1 6 の分周器の 各分周比 M i , M 2 , M 3 と 可変分周器の 分周比 N ' の組み合わせを変え た場合の一例を示す図
^ め る 0
ま た 、 上述 し た多段周波数変換器 1 6 は、 第 2 図 に 示 し た周波数変換器を 3 個直列 に接続 し た場合を例 に と っ て示 し たが、 周波数変換器の接続状態を変え る よ う に し て も よ い 。
第 3 4 図 は、 1 段 目 の周波数変換器 2 0 — 1 の 出力 を 2 段 目 の周波数変換器 2 0 - 2 内の分周器に入力す る よ う に し た も ので あ る 。 同様 に 2 段 目 の周波数変換 器 2 0 - 2 の 出力を 3 段 目 の周波数変換器 2 0 — 3 内 の分周器に入力す る 。 こ の よ う に 、 前段の周波数変換 器の 出力 を後段の周波数変換器内の分周器の入力 と し て用 い る こ と に よ つ て も 多段周波数変換器 1 6 を構成 す る こ と がで き る 。 こ の と き 、 多段周波数変換器 1 6 の入力周波数 f Q と 出力周波数 f 3 と の関係 は、
f c = f 0 ( 1 - ( 1 - ( 1 - 1 / M 1 ) M ? ) / M 3 ) ( 5 ) と な る 。
こ の よ う に周波数変換器を並列接続す る こ と に よ り 、 多段周波数変換器 1 6 内の各周波数変換器に よ っ て隣 接する パルスが除去 さ れる こ と を防 ぐ こ とがで き る 。 し た力《つ て、 出力周波数 f e の位相 ジ ッ タ を小 さ く す る こ と 力《で き る 。 なお、 第 3 4 図は、 3 個の周波数変 換器を並列に接続 し た場合を説明 し たが、 4 個以上接 続する 場合や、 並列接続 と 直列接続を組み合わせ る よ う に し て も よ い。
(第 2 実施例)
第 3 5 図は、 本発明の第 2 実施例の周波数 シ ンセ サ ィ ザの基本的な構成を示すブロ ッ ク 図であ る 。 第 1 図 の周波数 シ ン セ サイ ザに対 し、 分周比 K の分周器 5 0 を追加 し た も のであ る 。 分周器 5 0 は、 多段周波数変 換器 1 6 の前段に接続 さ れてお り 、 電圧制御発振器 1 4 の 出力周波数 f Q を分周比 K で分周 して、 出力周波 数 f ,, と して多段周波数変換器 1 6 に入力す る 。
第 1 図および第 8 図 に示 し た周波数 シ ン セ サイ ザで は出力周波数 f Q が高 く な る と 、 電力の消費が大き く な る 可能性があ る。 し力、 し 、 第 3 5 図に示 し た よ う に、 多段周波数変換器 1 6 の前段に固定あ る い は可変の分 周器 5 0 を揷入する こ と に よ り 、 消費電力の増大を防 止する こ と がで き る。 すなわ ち 、 電圧制御発振器 1 4 の高い 出力周波数 f 0 を固定分周器 5 0 に よ っ て低い 周波数 f k に落とす こ と に よ り 、 低い周波数 f k の パ ル ス列が多段周波数変換器 1 6 の入力 と な る の で、 電 力 の 消費を大幅に減少 さ せ る こ と がで き る 。
第 3 6 図 は、 多段周波数変換器 1 6 を各周波数変換 器を直列接続 し て構成 し た場合の 各分周比の組み合わ せを示す図であ る 。 多段周波数変換器 1 6 の前段に設 け た分周器 5 0 の分周比 K を 1 0 、 基準周波数 f f を 1 M H z と し 、 出力周波数 を 1 . 4 0 0 G H z 力、 ら 1 . 4 2 5 G H z の 間で周波数間隔 2 5 k H Z で変 化 さ せた場合が示 さ れて い る 。 第 3 6 図 に示すよ う に 、 周波数変換器を直列接続す る こ と に よ り 第 3 5 図の多 段周波数変換器 1 6 を構成す る こ と に よ り 、 出力周波 数 f fj の誤差を ± 1 3 7 H z 以下に押 さ え る こ と 力 で さ る
第 3 7 図 は、 第 3 5 図の多段周波数変換器 1 6 を第
3 4 図 に示 し た構成 と し た場合の分周比の組み合わ、せ を示す図であ る 。 多段周波数変換器 1 6 の前段の 固定 分周器 5 0 の分周比 K を 8 、 基準周波数 を 1 M H z と し 、 出力周波数 を 1 . 4 0 0 G H z 力、 ら 1 .
4 2 5 G H z の 間で周波数間隔 2 5 k H z で変化 さ せ た場合が示 さ れて い る 。 第 3 6 図 に示す よ う に、 出力 周波数 の誤差範囲を ± 2 3 H z に押 さ え る こ と 力《 で き る 。
な お、 第 3 6 図お よ び第 3 7 図 に示 し た例では、 第 3 3 図に示 し た場合等 と 異な り 、 基準周波数 f f を 1 M H z に設定 し て い る 。 こ れは、 第 3 5 図 に 示 し た 構 成におい て基準周波数 f r を 2. 5 M H z に設定すれ ば、 出力周波数比 f 0 にかな り 大 き な誤差が生ずる か ら であ る 。 し か し、 多段周波数変換器 1 6 の段数を 4 段以上に増加する こ と に よ り 、 基準周波数 f ^ を 2 . 5 M H z に設定 して も 、 出力周波数 f () の 間隔誤差を 小さ く する こ と カ'で き る 。
こ の よ う に、 第 1 図, 第 8 図あ る い は第 3 5 図に示 した周波数 シ ン セ サ イ ザを用 い る こ と に よ り 、 基準周 波数 f r と帰還周波数 f h を従来の周波数 シ ンセサイ ザに比べ非常に高 く 設定する こ とがで き (例えば 1 ひ 0倍) 、 ま た 口 一パスフ ィ ノレ タ 中の時定数を小 さ く す る こ と も でき る ので、 極めて高速の 引 き込みが可能 と な る 。 ま た、 例え電圧制御発振器 1 4 に加え る バイ ァ ス電圧に誤差があ っ た場合であ っ て も 、 従来の周波数 シ ンセ サイ ザよ り 高速引 き込みが可能 と な る 。 特に、 バイ ア ス電圧を正規の 1 0 0 %加え る と 、 引 き込み時 間は極めて短 く な り 、 ス テ ッ プ周波数 (チ ャ ネ ル間隔 周波数 Δ ί ) の一周期の 1 Ζ 1 0 程度に納め る こ と 力 で き る 。
次に、 上述 し た各実施例の周波数 シ ン セ サ イ ザの特 性を確認す る ため に、 以下の よ う なパ ラ メ ー タ を用 い て本実施例の周波数 シ ンセ サイ ザと従来の周波数 シ ン セサイ ザと の 引 き込み時間を比較検討す る 。
①周波数 シ ン セ サ イ ザの共通パ ラ メ ー タ 出力周波数 f Q の変化範囲 : 4 . 1 Μ Η ζ 〜 4 . 2 M H z
出力周波数間隔 : 1 0 0 Η ζ
出力周波数の変化分 : 4 0 7 ス テ ッ プ ( 4 0 7 個の 周波数間隔)
4 . 1 0 0 1 M H z 〜 4 . 1 4 0 8 M H z ( 4 0 . 7 k H z )
②本実施例の周波数 シ ン セ サ イ ザ (第 8 図) のパ ラ メ ー タ
固定分周器 1 8 の入力周波数 f 3 : 4 . 0 M H z 基準周波数 f r - l O k H z
. 固定分周器 1 8 の分周比 N : 4 0 0
③従来 の周波数 シ ン セ サ イ ザ (第 3 8 図) の パ ラ メ 一 夕
基準周波数 : 1 0 0 H z
分周器 1 0 2 の分周比 N : 4 1 ◦ ◦ ◦ 〜 4 2 0 0 0 2 つ の実験パ ラ メ ー タ は同 じ 出力周波数の変化分を 持 っ て い る が、 本実施例の周波数 シ ン セ サ イ ザは、 多 段周波数変換器 1 6 を使用す る こ と に よ っ て、 基準周 波数 f r を上げ る と 共に分周比を下 げ る こ と がで き る 。
第 9 図お よ び第 1 0 図 は電圧制御発振器 1 4 の入力 に バ イ ア ス電圧を加えず、 ま た分周器の リ セ ッ ト を行 わ な い場合の従来の周波数 シ ン セ サ イ ザ と 本実施例の 周波数 シ ン セ サ イ ザの 引 き 込み時間を示 し てい る 。 第 9 図に示すよ う に、 従来の方式では引 き込み時間 は 7 秒であ る の に対 し、 本実施例の方式では 0 . 1 秒程度 であ り 、 本実施例の周波数 シ ン セ サ イ ザはバイ ア ス電 圧 と リ セ ッ ト 信号を加えな く て も 、 引 き込み時間 は相 当改善さ れてい る こ と 力くわ 力、 る 。
ま た、 第 1 1 図, 第 1 2 図お よ び第 1 3 図 は出力周 波数 f Q の 切 り 替えを行 う 際に、 新 し い 出力周波数に 相当する バイ ァ ス電圧を電圧制御発振器 1 4 に与え、 制御装置に よ り 基準分周器と 固定分周器を リ セ ッ ト し 、 初期化 し た場合の引 き込み時間を示す。
なお、 第 1 3 図は、 第 1 2 図の時間軸 (横軸) を拡 大 した も のであ る。
こ の場合、 第 1 1 図に示す従来の方式では引 き込み 時間が約 6 0 0 m s e c であ る の に対 し、 本実施例の 方式では第 1 3 図に示すよ う に約 1 m s e c に な っ て お り 改善効果が著 し い こ と がわか る。
し たがっ て、 本実施例の周波数 シ ン セ サ イ ザの引.き 込み時間は、 従来の周波数 シ ン セ サ イ ザの基準周波数 (周波数間隔) の周期の 1 0 分の 1 程度と な る 。
こ の こ と を出力周波数範囲 : L . 4 0 0 G H z 〜 1 . 4 2 5 G H z . 周波数間隔 2 5 k H z 、 基準周波数 2 . 5 M H z の場合に当てはめ る と 、 引 き込み時間 は 4 〃 s e c と な る 。
ま た、 基準周波数 f ^ を 2 5 M H z に引 き上げる と 、 引 き込み時間力《 0 . 4 s e c 程度 に な る 害であ る が、 こ の場合に は固定分周器 1 8 の分周比 N が小 さ い た め 分周器出力の位相 ジ ッ タ がかな り 大 き く な り 、 周波数 合成器の ス プ リ ア ス成分が多 く な り 適当で は な い。
し か し 、 周波数を切 り 替え た 直後 は基準周波数 を 2 5 M H z と し 、 そ の後で 2 . 5 M H z に す る こ と に よ り 引 き 込み時間を 4 s e c よ り さ ら に短 く す る こ と がで き 、 1 s e c 以下 にす る こ と も 不可能で は な い。
ま た、 電圧制御発振器 1 4 は、 温度変化 に よ っ て周 波数 ド リ フ 卜 が発生す る の で、 こ の ド リ フ ト 特性が引 き 込み時間 に与え る 影響を検討 し な ければな ら な い。
第 1 4 図お よ び第 1 5 図 は 、 電圧制御発振器 1 4 の 周波数 ド リ フ ト に よ る 引 き 込み特性の変化を把握す る た め、 電圧制御発振器 1 4 の入力バ イ ア ス電圧を正規 電圧の 9 5 %加え た と き の 引 き 込み時間を示す。 5 % の ド リ フ ト が発生 し て も 、 本実施例の周波数 シ ン セ サ ィ ザの 引 き 込み時間 は ス テ ッ プ周波数 ( チ ャ ネ ル間隔 周波数 Δ ί ) の周期の 4 周期程度に納め ら れ る こ と 力《 わ力、 る 。
ま た 、 第 1 6 図 は、 本実施例の周波数 シ ン セ サ イ ザ の 出力 ス ペ ク ト ラ ム で あ り ス プ リ ア ス が小 さ い こ と 力《 わ力、 る 。
以上本発明 の実施例 につ い て説明 し たが、 本発明 は 上述 し た実施例に限定 され る も の でな い こ と は も ち ろ んであ る 。 例えば多段周波数変換器 1 6 は、 第 6 図に 示 し た よ う な周波数変換器を直列接続 し た場合およ び 第 3 4 図に示 したよ う に並列接続 し た場合をそれぞれ 例に と っ て説明 し たが、 直列接続と 並列接続を組み合 わせて構成す る よ う に し て も よ い。
ま た、 上述 し た実施例では、 第 2 図に示す周波数変 換器およ び第 6 図, 第 3 4 図等に示す多段周波数変換 器を周波数 シ ン セサ イ ザに用 い る 例を示 し たが、 ^れ ら多段周波数変換器を用い る 回路は周波数 シ ン セサイ ザ以外の他の回路で も よ い。
[発明の効果]
以上詳細に説明 し たよ う に、 本発明 に よれば、 多段 周波数変換器を用 い て周波数 シ ン セ サ イ ザを構成する こ と に よ り 、 基準周波数を高 く 設定する こ と がで き る ので、 引 き込み時間を大幅に短縮す る こ とがで き る 。 ま た、 本発明の周波数変換器およ び多段周波数変換器 を用 いれば、 非整数の分周比を細力、 く 設定する こ と 力《 で き る 。

Claims

請 求 の 範 囲
( 1 ) 所定周波数のパ ル ス 列が入力 さ れ、 分周比が整 数で し か も可変であ る 分周動作を行 う 分周器 と 、
前記分周器の分周 出力 を制御入力 と し 、 入力 さ れ る 前記所定周波数のパ ル ス列か ら 所定間隔でパル ス の 除 去を行 う パ ル ス 除去回路 と
を備え 、 入力信号の周波数の非整数倍に相当す る 周 波数の 出力信号を得 る こ と を特徴 と す る 周波数変換器。
( 2 ) 請求項 ( 1 ) に お い て、
前記非整数倍は、 前記分周器の分周比を M と し た と き 、 ( 1 — 1 Z M ) 倍であ る こ と を特徴 と す る 周波数 変換器。
( 3 ) 所定周波数のパ ル ス列が入力 さ れ、 分周比が整 数で し か も 可変であ る 分周動作を行 う 分周器 と 、 前記 分周器の分周 出力を制御入力 と し 、 入力 さ れ る 前記所 定周波数のパ ル ス列か ら 所定間隔でパ ル ス の除去を行 う パ ル ス 除去回路 と を備え る 周波数変換器を複数個直 列 に組み合わせ る こ と に よ っ て構成 さ れ る こ と を特徴 と す る 多段周波数変換器。
( 4 ) 所定周波数のパ ル ス列が入力 さ れ、 分周比が整 数で し か も 可変であ る 分周動作を行 う 分周器 と 、 前記 分周器の分周 出力 を制御入力 と し 、 入力 さ れ る 前記所 定周波数のパ ル ス列か ら 所定間隔でパ ル ス の除去を行 う パ ル ス 除去回路 と を備え る 周波数変換器を複数個用 い、 1 つ の周波数変換器の 出力を他の周波数変換器内 の前記分周器の入力 と し て用 い る こ と を特徵と す る 多 段周波数変換器。
( 5 ) 所定周波数のパルス列が入力 さ れ、 分周比が整 数で しか も可変であ る分周動作を行 う 分周器 と 、 前記 分周器の分周出力を制御入力 と し、 入力 さ れ る前記所 定周波数のパルス列か ら所定間隔でパル ス の除去を行 う パルス除去回路 と を備え る 周波数変換器を複数個用 い、 1 つの周波数変換器の 出力を他の周波数変換器内 の前記分周器の入力 と して用 い る と共に、 2 つ以上の 周波数変換器を直列に組み合わせる こ と に よ つ て構成 される こ どを特徵どする 多段周波数変換器。
( 6 ) 基準周波数と 帰還周波数 とを比較する 位相比較 器と 、
前記位相比較器に接続され、 低域周波数を通過させ る フ ィ ル タ と 、
前記フ ィ ル タ に接続された電圧制御発振器 と 、 所定周波数のパルス列が入力 され、 分周比が整数で しか も可変であ る分周動作を行 う 第 1 の分周器と 、 前 記第 1 の分周器の分周 出力を制御入力 と し、 入力 され る前記所定周波数のパルス列か ら所定間隔でパルス の 除去を行 う パルス除去回路 と を備えて構成 さ れ、 前記 電圧制御発振器に よ る発振信号を入力 とする 周波数変 換器と、 前記周波数変換器 に よ る 出力 を分周 し 、 前記帰還周 波数を形成す る 第 2 の分周器 と 、
を備え 、 前記基準周波数 と 前記帰還周波数が等 し く な る よ う に制御 さ れ る こ と を特徴 と す る 周波数 シ ン セ サイ ザ。
( 7 ) 請求項 ( 6 ) に お い て、
前記第 2 の分周器 は、 分周比が固定的 に設定 さ れた 固定分周器であ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 8 ) 請求項 ( 6 ) に お い て、
前記第 2 の分周器 は、 分周比を可変 に設定す る こ と がで き る 可変分周器であ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 9 ) 基準周波数 と 帰還周波数 と を比較す る 位相比較 器 と 、
前記位相比較器に接続 さ れ、 低域周波数を通過さ せ る フ ィ ノレ 夕 と 、
前記 フ ィ ル タ に接続 さ れた電圧制御発振器 と 、 前記電圧制御発振器 に よ る 発振信号を入力 と す る 多 段周波数変換器 と 、
前記多段周波数変換器 に よ る 出力 を分周 し 、 前記帰 還周波数を形成す る 第 1 の分周器 と 、
を備え、 前記基準周波数 と 前記帰還周波数が等 し く な る よ う に制御 さ れ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 1 0 ) 請求項 ( 9 ) にお い て、
前記第 1 の分周器は、 分周比が固定的に設定された 固定分周器であ る こ と を特徵 とする 周波数 シ ンセ サイ ザ。
( 1 1 ) 請求項 ( 9 ) にお い て、
前記第 1 の分周器は、 分周比を可変に設定す る こ と ができ る可変分周器であ る こ と を特徵 とする 周波数 シ ン セ サイ ザ。
( 1 2 ) 請求項 ( 9 ) に おい て、
前記多段周波数変換器は、
所定周波数のパルス列が入力 され、 分周比が整数で し か も可変であ る分周動作を行 う 第 2 の分周器と 、 前 記第 2 の分周器の分周 出力を制御入力 と し 、 入力 され る前記所定周波数のパルス列か ら所定間隔でパルス の 除去を行 う パ ル ス除去回路と を備え る 周波数変換器を 複数個直列に組み合わせ る こ と に よ っ て構成さ れる こ と を特徵とする周波数 シ ン セ サ イ ザ。
( 1 3 ) 請求項 ( 9 ) に おいて、
前記多段周波数変換器は、
所定周波数のパ ルス列が入力 さ れ、 分周比が整数で しか も可変であ る分周動作を行 う 第 2 の分周器 と 、 前 記第 2 の分周器の分周出力を制御入力 と し 、 入力 さ れ る前記所定周波数のパルス列か ら所定間隔でパル ス の 除去を行 う パ ル ス 除去回路 と を備え る 周波数変換器を 複数個用 い 、 1 つ の周波数変換器の 出力を他の周波数 変換器内の前記第 2 の分周器の入力 と し て用 い る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 1 4 ) 請求項 ( 9 ) に お い て、
前記多段周波数変換器 は 、
所定周波数のパル ス列が入力 さ れ、 分周比が整数で し か も 可変であ る 分周動作を行 う 第 2 の分周器 と 、 前 記第 2 の分周器の分周 出力 を制御入力 と し 、 入力 さ れ る 前記所定周波数のパ ル ス列か ら 所定間隔でパ ル ス の 除去を行 う パル ス 除去回路 と を備え る 周波数変換器を 複数個用 い、 1 つ の周波数変換器の 出力を他の周波数 変換器内の前記第 2 の分周器の入力 と し て用 い る と 共 に、 2 つ以上の周波数変換器を直列 に組み合わせ る こ と に よ っ て構成 さ れ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 1 5 ) 基準周波数 と 帰還周波数 と を比較す る 位相比 較器 と 、
前記位相比較器 に接続 さ れ、 低域周波数を通過 さ せ る フ ィ ノレ 夕 と 、
前記フ ィ ル タ に接続 さ れた電圧制御発振器 と 、 前記電圧制御発振器 に よ る 発振信号を分周す る 第 1 の分周器 と 、
所定周波数のパ ル ス列が入力 さ れ、 分周比が整数で し か も可変であ る分周動作を行 う 第 2 の分周器と 、 前 記第 2 の分周器の分周 出力を制御入力 と し 、 入力 さ れ る前記所定周波数のパル ス列か ら所定間隔でパルス の 除去を行 う パルス除去回路 と を備えて構成 さ れ、 前記 第 1 の分周器によ る 分周信号を入力 と す る 周波数変換 器と、
前記周波数変換器に よ る 出力を分周 し、 前記帰還周 波数を形成する 第 3 の分周器 と 、
を備え、 前記基準周波数と前記帰還周波数が等 し く な る よ う に制御 される こ と を特徵とす る 周波数 シ ンセ サ イ ザ。
( 1 6 ) 請求項 ( 1 5 ) において、
前記第 3 の分周器は、 分周比が固定的 に設定 さ れた 固定分周器であ る こ と を特徵と する 周波数シ ンセサイ ザ。
( 1 7 ) 請求項 ( 1 5 ) にお い て、
前記第 3 の分周器は、 分周比を可変に設定す る こ と ができ る 可変分周器であ る こ と を特徵と する周波数 シ ン セサイ ザ。
( 1 8 ) 基準周波数と 帰還周波数と を比較す る 位相比 較器と 、
前記位相比較器に接続さ れ、 低域周波数を通過させ る フ ィ ルタ と
前記フ ィ ル タ に接続さ れた電圧制御発振器と 、 前記電圧制御発振器 に よ る 発振信号を分周す る 第 1 の分周器 と 、
前記第 1 の分周器 に よ る 分周信号を入力 と す る 多段 周波数変換器 と 、
前記多段周波数変換器に よ る 出力を分周 し 、 前記帰 還周波数を形成す る 第 2 の分周器 と 、
を備え 、 前記基準周波数 と 前記帰還周波数が等 し く な る よ う に制御 さ れ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 1 9 ) 請求項 ( 1 8 ) に お い て 、
前記第 2 の分周器 は、 分周比が固定的に設定 さ れた 固定分周器であ る こ と を特徵 と す る 周波数 シ ン セ サ イ ザ。
( 2 0 ) 請求項 ( 1 8 ) に お い て、
前記第 2 の分周器は、 分周比を可変 に設定す る こ と がで き る 可変分周器であ る こ と を特徴 と す る 周波数 シ ン セ サ イ ザ。
( 2 1 ) 請求項 ( 1 8 ) に お い て、
前記多段周波数変換器は、
所定周波数のパ ル ス列が入力 さ れ、 分周比が整数で し か も 可変であ る 分周動作を行 う 第 3 の分周器 と 、 前 記第 3 の分周器の分周 出力を制御入力 と し 、 入力 さ れ る 前記所定周波数のパ ル ス列か ら所定間隔でパルス の 除去を行 う パ ル ス除去回路 と を備え る 周波数変換器を 複数個直列に組み合わせる こ と に よ つ て構成さ れる こ と を特徴とす る 周波数 シ ンセサイ ザ。
( 2 2 ) 請求項 ( 1 8 ) に お いて、
前記多段周波数変換器は、
所定周波数のパルス列が入力 さ れ、 分周比が整数で しか も可変であ る 分周動作を行 う 第 3 の分周器 と 、 前 記第 3 の分周器の分周 出力を制御入力 と し、 入力 さ れ る 前記所定周波数のパルス列か ら所定間隔でパルス の 除去を行 う パルス除去回路と を傭え る 周波数変換器を 複数個用い、 1 つ の周波数変換器の 出力を他の周波数 変換器内の前記第 3 の分周器の入力 と して用 い る こ と を特徴とする周波数 シ ンセサイ ザ。
( 2 3 ) 請求項 ( 1 8 ) に お い て、
前記多段周波数変換器は、 - 所定周波数のパルス列が入力 さ れ、 分周比が整数で しか も可変であ る分周動作を行 う 第 3 の分周器 と 、 前 記第 3 の分周器の分周出力を制御入力 と し、 入力 き れ る 前記所定周波数のパルス列か ら所定間隔でパルス の 除去を行 う パルス除去回路と を備え る 周波数変換器を 複数個用 い、 1 つの周波数変換器の 出力を他の周波数 変換器内の前記第 3 の分周器の入力 と し て用 い る と 共 に、 2 つ以上の周波数変換器を直列に組み合わせ る こ と によ っ て構成 される こ と を特徵とする周波数 シ ンセ サイ ザ。
PCT/JP1992/001349 1991-10-17 1992-10-16 Frequency converter, multistage frequency converter, and frequency synthesizer using them WO1993008645A1 (en)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP3/269784 1991-10-17
JP26978491 1991-10-17
JP4/237532 1992-09-07
JP23753292 1992-09-07
JP4/265178 1992-10-02
JP26517892A JP3425976B2 (ja) 1991-10-17 1992-10-02 周波数変換回路

Publications (1)

Publication Number Publication Date
WO1993008645A1 true WO1993008645A1 (en) 1993-04-29

Family

ID=27332484

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1992/001349 WO1993008645A1 (en) 1991-10-17 1992-10-16 Frequency converter, multistage frequency converter, and frequency synthesizer using them

Country Status (4)

Country Link
US (1) US5578968A (ja)
EP (1) EP0563400A1 (ja)
JP (1) JP3425976B2 (ja)
WO (1) WO1993008645A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546551B2 (en) 2003-02-07 2013-10-01 Diagnocure Inc. Method to detect prostate cancer in a sample

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995020269A1 (en) * 1994-01-24 1995-07-27 BALDWIN, Douglas, R. Adjustable frequency synthesizer
GB2339352B (en) * 1998-06-30 2002-02-06 Lsi Logic Corp Testing analog to digital converters
JP2001230660A (ja) * 2000-02-17 2001-08-24 Matsushita Electric Ind Co Ltd クロック信号発生装置およびそれを用いた通信装置
EP1193879A1 (fr) 2000-09-29 2002-04-03 Koninklijke Philips Electronics N.V. Synthétiseur de fréquences à faible bruit et à réponse rapide, et procédé de synthèse de fréquences correspondant
EP1193878B1 (fr) 2000-09-29 2006-12-20 Koninklijke Philips Electronics N.V. Synthétiseur de fréquence et procédé de synthèse de fréquence à faible bruit
US6650196B2 (en) 2000-09-29 2003-11-18 Broadcom Corporation Multi-frequency band controlled oscillator
US7242229B1 (en) 2001-05-06 2007-07-10 Altera Corporation Phase locked loop (PLL) and delay locked loop (DLL) counter and delay element programming in user mode
US8132041B2 (en) * 2007-12-20 2012-03-06 Qualcomm Incorporated Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals
JP2012129643A (ja) * 2010-12-13 2012-07-05 Nippon Telegr & Teleph Corp <Ntt> クロック周波数制御回路及びクロック周波数制御方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55664A (en) * 1978-06-19 1980-01-07 Toshiba Corp Frequency synthesizer
JPS5935556B2 (ja) * 1977-06-01 1984-08-29 株式会社富士通ゼネラル モ−タ駆動回路

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3605025A (en) * 1969-06-30 1971-09-14 Sperry Rand Corp Fractional output frequency-dividing apparatus
US3808347A (en) * 1971-06-01 1974-04-30 Itt Electronic music tone generator with pulse generator and frequency dividers
FR2176191A5 (ja) * 1972-03-13 1973-10-26 Alsthom Cgee
US3872397A (en) * 1973-11-07 1975-03-18 King Radio Corp Method and apparatus for decreasing channel spacing in digital frequency synthesizers
DE2400394C3 (de) * 1974-01-05 1981-09-03 Philips Patentverwaltung Gmbh, 2000 Hamburg Schaltungsanordnung zur digitalen Frequenzteilung
JPS51416A (ja) * 1974-06-21 1976-01-06 Ricoh Kk Seipponhoho
US3928813A (en) * 1974-09-26 1975-12-23 Hewlett Packard Co Device for synthesizing frequencies which are rational multiples of a fundamental frequency
JPS55121539A (en) * 1979-03-12 1980-09-18 Mitsubishi Electric Corp Generation system for digit assignment signal for display
JPS5935556A (ja) * 1982-08-24 1984-02-27 Matsushita Electric Ind Co Ltd ブラシレスモ−タ
US4471170A (en) * 1983-02-24 1984-09-11 Motorola, Inc. Non-integer programmable counter
US4573176A (en) * 1983-11-18 1986-02-25 Rca Corporation Fractional frequency divider
JPS60172807A (ja) * 1984-02-13 1985-09-06 Nippon Telegr & Teleph Corp <Ntt> 分周回路
JPS60172808A (ja) * 1984-02-13 1985-09-06 Nippon Telegr & Teleph Corp <Ntt> 分周回路
JPS63290409A (ja) * 1987-05-22 1988-11-28 Mitsubishi Electric Corp 分周回路
JPH01120910A (ja) * 1987-11-04 1989-05-12 Mitsubishi Electric Corp 分周回路
JPH01238220A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd 可変分周回路
AU617455B2 (en) * 1988-05-06 1991-11-28 Alcatel N.V. A digital frequency synthesizer
JP2723545B2 (ja) * 1988-08-03 1998-03-09 松下電器産業株式会社 分周装置とキャプスタンサーボ装置
JPH0793570B2 (ja) * 1988-10-07 1995-10-09 松下電器産業株式会社 キャプスタンサーボ装置
JPH02224558A (ja) * 1989-02-27 1990-09-06 Seiko Instr Inc Dtmf発生回路
JPH02271717A (ja) * 1989-04-12 1990-11-06 Toshiba Corp 非整数の分周比を形成する分周回路
JPH02305022A (ja) * 1989-05-18 1990-12-18 Mitsubishi Electric Corp 分周回路
JPH03131120A (ja) * 1989-10-16 1991-06-04 Kyocera Corp 非整数分周装置
JPH03206721A (ja) * 1990-01-08 1991-09-10 Fujitsu Ltd 非整数分周回路
JPH03224322A (ja) * 1990-01-29 1991-10-03 Toshiba Corp 選局回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5935556B2 (ja) * 1977-06-01 1984-08-29 株式会社富士通ゼネラル モ−タ駆動回路
JPS55664A (en) * 1978-06-19 1980-01-07 Toshiba Corp Frequency synthesizer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0563400A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8546551B2 (en) 2003-02-07 2013-10-01 Diagnocure Inc. Method to detect prostate cancer in a sample

Also Published As

Publication number Publication date
JP3425976B2 (ja) 2003-07-14
US5578968A (en) 1996-11-26
EP0563400A4 (ja) 1994-03-16
EP0563400A1 (en) 1993-10-06
JPH06132820A (ja) 1994-05-13

Similar Documents

Publication Publication Date Title
US5166642A (en) Multiple accumulator fractional N synthesis with series recombination
US6229399B1 (en) Multiple frequency band synthesizer using a single voltage control oscillator
US20110133797A1 (en) Novel method of frequency synthesis for fast switching
JPH05503827A (ja) 残留誤り低減を備えたラッチドアキュムレータ分数n合成
JPH05502154A (ja) 多段ラッチドアキュムレータ分数nの合成
US4271531A (en) Frequency synthesizer
EP1391043B1 (en) Fractional-n synthesiser and method of synchronisation of the output phase
US6943598B2 (en) Reduced-size integrated phase-locked loop
JPH0897711A (ja) Pll回路
WO1993008645A1 (en) Frequency converter, multistage frequency converter, and frequency synthesizer using them
CN209627350U (zh) 电子电路
US10700669B2 (en) Avoiding very low duty cycles in a divided clock generated by a frequency divider
JP2002164785A (ja) 低雑音かつ高速応答の周波数シンセサイザおよび対応する周波数合成方法
US5945881A (en) PLL frequency synthesizer with K multiplication in addition to division for subtraction of phase noise
JPS605096B2 (ja) 周波数シンセサイザ
KR100806585B1 (ko) 위상고정 주파수 합성회로 및 방법
RU2602991C1 (ru) Быстродействующий синтезатор частот
KR100506742B1 (ko) 프렉션널-n 분주기 타입 위상동기루프
JPH06164387A (ja) 位相同期式周波数シンセサイザ
JPS62146020A (ja) Pll周波数シンセサイザ
JP2001237700A (ja) 位相同期ループ回路
JP3797791B2 (ja) Pllシンセサイザ発振器
JPH06334491A (ja) クロック発生回路
Muqueem et al. Design of Fractional-NPLL Using Delta Sigma Modulation for Low-Phase Noise
Skolota et al. Development synthesizer of stable high-frequency signal

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FR GB GR IE IT LU MC NL SE

WWE Wipo information: entry into national phase

Ref document number: 1992921477

Country of ref document: EP

ENP Entry into the national phase

Ref country code: US

Ref document number: 1993 75513

Date of ref document: 19930714

Kind code of ref document: A

Format of ref document f/p: F

WWP Wipo information: published in national office

Ref document number: 1992921477

Country of ref document: EP

ENP Entry into the national phase

Ref country code: US

Ref document number: 1995 482797

Date of ref document: 19950607

Kind code of ref document: A

Format of ref document f/p: F

WWW Wipo information: withdrawn in national office

Ref document number: 1992921477

Country of ref document: EP