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WO1998009327A1 - Method of manufacturing semiconductor integrated circuit and semiconductor integrated circuit - Google Patents

Method of manufacturing semiconductor integrated circuit and semiconductor integrated circuit Download PDF

Info

Publication number
WO1998009327A1
WO1998009327A1 PCT/JP1996/002408 JP9602408W WO9809327A1 WO 1998009327 A1 WO1998009327 A1 WO 1998009327A1 JP 9602408 W JP9602408 W JP 9602408W WO 9809327 A1 WO9809327 A1 WO 9809327A1
Authority
WO
WIPO (PCT)
Prior art keywords
integrated circuit
semiconductor integrated
circuit device
manufacturing
logic
Prior art date
Application number
PCT/JP1996/002408
Other languages
English (en)
French (fr)
Inventor
Hiroyuki Araya
Masaaki Kudo
Mitsuru Aiba
Akira Ohtaka
Yoshiki Nakamura
Kazuo Tanaka
Terumi Sawase
Original Assignee
Hitachi, Ltd.
Hitachi Tohbu Semiconductor, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd., Hitachi Tohbu Semiconductor, Ltd. filed Critical Hitachi, Ltd.
Priority to PCT/JP1996/002408 priority Critical patent/WO1998009327A1/ja
Publication of WO1998009327A1 publication Critical patent/WO1998009327A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits

Definitions

  • Patent application title Method for manufacturing integrated circuit device and semiconductor integrated circuit device
  • the present invention relates to a semiconductor integrated circuit device manufacturing method and a semiconductor integrated circuit device technology, and more particularly to a technology that is effective when applied to a semiconductor integrated circuit device required to be developed in a short time.
  • the gate array is a semiconductor integrated circuit device that prepares a master wafer that has been subjected to a diffusion process in advance and realizes a logic circuit desired by a user in a wiring process.
  • a plurality of elements such as transistors and resistors are arranged regularly on a semiconductor substrate in advance, and when developing a product, these elements are connected by wiring according to the logic desired by the user.
  • a semiconductor integrated circuit device that configures a logical function desired by the user.
  • FPGA field integrated circuit
  • FPGAs place logic cells, wiring, program elements, etc. on a semiconductor substrate in advance.
  • the semiconductor integrated circuit device that connects the logic cells and the like by programming the program element according to the logic desired by the user, and then configures the logic function desired by the user. It is.
  • manufacture starts from a wiring process in a gate array, while manufacture starts from a writing process to a program element after an assembly process in an FPGA. Because you can get started, FPGAs can have much shorter TATs than gate arrays.
  • SRAM Static Random Access Memory
  • the semiconductor integrated circuit device having an anti-fuse element is described in, for example, Nikkei BP, October 1992, “Nikkei Micro Devices”, pp. 43-45.
  • This document describes a structure in which a hole is made in an interlayer film sandwiched between upper and lower metal wiring layers, and a dielectric amorphous silicon film is filled therein in such a manner as to contact the upper and lower metal wiring layers. An anti-fuse element is described.
  • nM ⁇ S n-channel metal oxide semiconductor
  • MOS FET n-channel metal oxide semiconductor
  • timing verification in the FPGA can be used directly for the gate array.
  • the area of the semiconductor chip is increased by the amount of the program element, and the yield is lower and the cost is higher than that of a gate array.
  • the area can be made smaller than when an SRAM cell is used.However, since a special manufacturing process of forming an anti-fuse is added, the yield is lower than that of a gate array. The cost is high. Also, when a large number of FPGAs are required, each of them needs to be programmed, and on the other hand, the user side becomes complicated and time-consuming and time-consuming. From this point of view, FPGAs are mainly used as prototypes of semiconductor integrated circuit devices for the purpose of debugging the logic operation when manufacturing gate arrays in advance by taking advantage of the short TAT. Many.
  • the timing design and the placement and routing design are redone. Rather, to provide a technology capable of manufacturing a semiconductor integrated circuit device that forms a predetermined logical circuit.
  • Another object of the present invention is to provide a semiconductor integrated circuit having the same desired logic circuit using an anti-fuse type field programmable semiconductor integrated circuit device. It is an object of the present invention to provide a technique capable of manufacturing a semiconductor integrated circuit device having a predetermined logic circuit without significantly adding a photomask when manufacturing a circuit device.
  • Another object of the present invention is to provide a semiconductor integrated circuit device having the same desired logic circuit using an anti-fuse type field programmable semiconductor integrated circuit device. It is an object of the present invention to provide a technology capable of reducing a logic de-nocking process of a semiconductor integrated circuit device.
  • Another object of the present invention is to provide a semiconductor integrated circuit device having the same desired logic circuit using an anti-fuse type field programmable semiconductor integrated circuit device. It is an object of the present invention to provide a technology capable of shortening a development period of a semiconductor integrated circuit device.
  • Still another object of the present invention is to provide a semiconductor integrated circuit device having the same desired logic circuit as an anti-fuse type field programmable semiconductor integrated circuit device.
  • An object of the present invention is to provide a technique capable of reducing the manufacturing cost of a semiconductor integrated circuit device having a circuit.
  • the method of manufacturing a semiconductor integrated circuit device of the present invention uses a field-programmable semiconductor integrated circuit device capable of forming a desired logic circuit by a write T.
  • a field-programmable semiconductor integrated circuit device capable of forming a desired logic circuit by a write T.
  • connection hole such that the-part of the first wiring pattern is exposed in the second interlayer insulating film. Drilling a hole,
  • the photomask used in the manufacture of the field programmable semiconductor integrated circuit device is shared. Can be used.
  • the operation check is performed based on the logic used during the logic debugging of the field programmable semiconductor integrated circuit device. For verification Wiring board can be used.
  • FIGS. 1 and 2 are flowcharts showing a manufacturing process of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 3 is a flow chart showing a semiconductor integrated circuit device obtained through the manufacturing process of the semiconductor integrated circuit device of FIG.
  • FIGS. 4 to 7 are explanatory diagrams for explaining a method of writing data to the anti-fuse portion.
  • FIGS. 8 to 14 are semiconductor integrated circuits having an anti-fuse portion in the manufacturing process of the semiconductor integrated circuit device of FIG.
  • FIG. 22 is a plan view of a principal part of a semiconductor integrated circuit device manufactured by a method of manufacturing a semiconductor integrated circuit device according to another embodiment of the present invention
  • FIGS. FIG. 4 is an explanatory diagram for describing a method of manufacturing a semiconductor integrated circuit device studied by the present inventors.
  • the FPGA is a semiconductor integrated circuit device in which a user can freely configure a logic circuit by writing information of a predetermined logic circuit.
  • a standard manufacturing process in an anti-haze type FPGA studied by the present inventors will be described with reference to FIG.
  • the photomask 31a1 is a mask used for transferring a pattern in an exposure step in an element forming step and a wiring forming step (step 500).
  • the semiconductor wafer 3 on 0 a is deposited an interlayer insulating film made of silicon dioxide (S i 0 2) or the like by a CVD (Chemical Vapor Deposition) method or the like (Step 5 0 1).
  • the photomask 31a2 is a mask for transferring the pattern of the connection hole to the area where the antifuse portion is to be formed, and is a mask unique to the manufacture of FPGA (step 502).
  • an antifuse portion is formed on the semiconductor wafer 30a (step 503). That is, after an antifuse formation film made of, for example, amorphous silicon is deposited on the semiconductor wafer 30a by CVD or the like (step 503a), the antifuse formation film is subjected to photolithography technology. The antifuse portion is formed by performing etching using etching technology.
  • the photomasks 3 1 a 3 is a mask for transferring a pattern of the anti-fuse unit, which is a unique masks in the manufacture of FPGA (Step 5 0 3 b).
  • FPGA is manufactured by forming subsequent wiring dust and a protective film.
  • This photomask 31a4 is a mask used when transferring the wiring pattern of the (N + 1) th layer and the wiring patterns of the wiring layers thereafter (step 504).
  • Step 600 After depositing an interlayer insulating film made of, for example, SiO 2 on the semiconductor wafer 30 b (step 601), the interlayer insulating film is formed in a region for connecting upper and lower wiring layers in the interlayer insulating film.
  • connection hole that exposes a part of the underlying wiring is formed by photolithography and etching.
  • the photomask 31b2 is a mask used for transferring a pattern of a connection hole for connecting different wiring layers, and is a mask unique to the manufacture of a gate array (step 62).
  • a gate array is manufactured by forming a wiring layer and a protective film thereafter.
  • the photomask 31b3 is a mask used when transferring the wiring pattern of the (N + 1) th layer and the wiring patterns of the wiring layers thereafter, and is a mask unique to the manufacture of the gate array ( Step 63).
  • the manufacturing process a logic de-nocking is performed using an FPGA, and the obtained logic circuit is obtained.
  • the manufacturing technology of a gate array having the same logical function will be described with reference to FIG. 25
  • the left side shows the manufacturing process of the FPGA
  • the right side shows the manufacturing process of the gate array.
  • connection relationship between the logic circuits is determined based on the data of the logic circuit desired by the user (step 701). Then, based on the data obtained in the logic design process, connection data of the logic circuit (hereinafter, referred to as a netlist) is created (step 702).
  • Step 703 After converting the netlist into an FPGA format (Step 703), a plurality of logic circuit blocks are appropriately arranged in the semiconductor chip area based on the converted data. Then, a wiring route between the logic blocks is determined (step 704).
  • timing simulation is performed on the FPGA.
  • step 706A programming (programming) is performed on the FPGA (step 706A) to obtain the FPGA 32 in which the logic circuit desired by the user is configured, and the logic for mounting the FPGA 32 when performing the logic debugging of the FPGA 32 is performed.
  • a wiring board 33a for logic verification is obtained through a design process 706B1 and a manufacturing process 706B2 of a verification wire board for verification.
  • a plurality of FPGAs 32 are mounted on the above-described wiring board 33a, and logic debugging of the FPGAs 32 is performed.
  • the logic of the manufactured FPG A is verified, and if correction is necessary, the data is fed back to the logic design process 701, the placement and routing in the FPGA 704, etc. ( Step 707).
  • a gate array based on the netlist is converted.
  • a plurality of logic circuit blocks are appropriately arranged in the chip area, and a wiring path between the logic circuit blocks is determined (step 709).
  • a timing simulation is performed on the gate array.
  • a simulation or the like of a logic circuit in consideration of the delay time in the wiring or the circuit is performed (step 710).
  • the gate array 34 is obtained using the photomask (step 711 A2).
  • the design process 711B1 and the manufacturing process 711B2 of the wiring board for logic verification on which the gate array 34 is mounted A wiring board 33b for logic verification of the gate array is obtained separately from the board 33a.
  • a plurality of gate arrays 34 are mounted on the above-described wiring board 33b, and logic debugging of the gate arrays 34 is performed.
  • the logic of the manufactured gate array is verified, and if correction is necessary, the data is fed back to the above step (709) and the like (step 712).
  • the placement and wiring step 709 and the timing simulation step 710 are required in the manufacturing process of the gate array.
  • FIG. 26 shows a case where the FPGA is replaced with a gate array by the above-described method.
  • the gate array 34 manufactured by this method has a FPGA 32 And size are completely different, and usually smaller than FPGAs. Also, the position of the bonding head 35 for the power supply and the input / output signal is different.
  • the configuration is as shown in FIG.
  • the manufacturing steps for the FPGA and the gate array are shared. Therefore, the photomask used in the steps 100 to 105 uses the same photomask for the FPGA and the gate array.
  • the data of the connection hole where the anti-fuse portion of the anti-fuse portion of the FPGA which is to be a conductive portion is left, and the non-conductive portion is left.
  • Data conversion is performed to remove the data in the connection hole where the anti-fuse section is located, and the resulting data is obtained.
  • pattern data of a heat mask used in the step 106B1 of forming a connection hole in the interlayer insulating film is created.
  • a common photomask is used for patterning the second layer wiring in the manufacturing process of the FPGA and the gate array.
  • This semiconductor wafer is made of, for example, a Si single crystal of a predetermined conductivity type, and is commonly used by the FPGA and the gate array (step 100).
  • an element such as a MOS FET, a bipolar transistor, a diode, a resistor and a capacitor is formed (Step 101).
  • first interlayer insulating film made of, for example, silicon dioxide (SiO 2 ) is deposited on the semiconductor wafer by a CVD (Chemical Vapor Deposition) method or the like.
  • CVD Chemical Vapor Deposition
  • the conductive film is patterned by using photolithography technology and dry etching technology, etc.
  • a layer wiring (first wiring pattern) is formed (step 104).
  • an interlayer insulating film (second interlayer insulating film) is deposited on the semiconductor wafer by a CVD method or the like.
  • the interlayer insulating film is made of, for example, S i 0 2, etc., the first layer wiring Yotsute thereto is covered (step 105).
  • the steps up to step 105 are common manufacturing steps for the FPGA and the gate array. Therefore, for example, the photomasks FM1 and FM2 used in the element forming step 101 and the first layer wiring patterning step 104 also use a common photomask for the FPGA and the gate array.
  • the manufacture of the FPGA or the gate array can be started from the step 106 A 1, 106 B 1 of forming a connection hole in the insulating layer between the second and third layers. Therefore, the gate array The manufacturing period can be shortened.
  • this semiconductor wafer from this semiconductor wafer,
  • FPG A can be manufactured, and gate arrays can also be manufactured.
  • the process is divided into an FPGA manufacturing process and a gate array manufacturing process.
  • the manufacturing process of the gate array will be described after the manufacturing process of the FPGA is described.
  • connection hole is formed in the second layer insulating film so that a part of the first scrap wiring is exposed.
  • the photomask FM3 used for drilling the connection holes is a mask unique to the FPGA manufacturing process (Step 106A1).
  • an amorphous silicon or the like is deposited by a CVD method or the like (Step 106 A).
  • the antifuse forming film is patterned by photolithography and dry etching.
  • the anti-fuse forming film is also a photomask unique to the manufacture of FPG A (Step 106A3).
  • a conductor film for forming the second layer wiring is deposited by a sputtering method or the like (Step 106A4), and then the conductor film is patterned by a photolithography technique, a dry etching technique, or the like, thereby forming the second layer.
  • Form wiring (second wiring pattern).
  • the photomask FM4 used at this time is a common mask between the FPGA and the gate array (Step 106 A5).
  • Step 106 A6 After a surface protective film or the like is deposited on the semiconductor wafer to cover the second layer wiring, an opening for a bonding pad is formed at a predetermined position, and the wafer process is completed (Step 106 A6). ).
  • the semiconductor wafer is divided into individual semiconductor chips, and the individual semiconductor chips are packaged (process). 1 06A 7). This produces the FPGA.
  • a connection hole is formed in the second interlayer insulating film so that a part of the first layer wiring is exposed.
  • the used photomask FM5 is a mask that is proprietary for manufacturing a gate array.
  • the pattern on the photomask FM5 is formed based on data of a logic circuit obtained by logic debugging using an FPGA as described later (step 106B1).
  • Step 106B2 a conductor film for forming a second-layer wiring is deposited on the semiconductor wafer by a sputtering method or the like.
  • the conductor film is patterned by photolithography, dry etching, or the like.
  • the photomask FM4 used at this time uses a common mask for the FPGA and the gate array (step 106B3).
  • step 106 B 4 After a building surface protection film or the like is deposited on the semiconductor wafer to cover the second layer wiring, an opening for a bonding pad is formed at a predetermined position, and the wafer process is completed (step 106 B 4). ).
  • Step 106 B 5 After conducting an electrical test on the individual semiconductor chips on the semiconductor wafer, dividing the semiconductor wafer into individual semiconductor chips, and packaging the individual semiconductor chips ( Step 106 B 5). In this way, a gate array is manufactured.
  • FIG. 2 the left side shows the manufacturing process of the FPGA, and the right side shows the manufacturing process of the gate array.
  • connection relationship between the logic circuits is determined based on the data of the logic circuit desired by the user (step 201). Then, a netlist of the logic circuit is created based on the data obtained in the logic design process.
  • This netlist is a design data representing the connection relationship of the logic circuit desired by the user, and is in a form that can be processed by a computer (step 202).
  • Step 203 after converting the netlist into a format for the FPGA (Step 203), based on the converted data, a logic such as a basic cell or a macro cell is placed in a semiconductor chip area.
  • Appropriate circuit block Place 1mm and determine the wiring route between the logical circuit blocks.
  • this wiring process is performed, for example, in a wiring layer The process is performed in consideration of process restrictions such as number, delay time from operation speed of the semiconductor integrated circuit device, and impedance of power supply wiring. (Step 204).
  • This timing simulation step is a step in which a computer verifies whether or not the logic circuit data and the test data realize the logical operation as intended by the user, and the wiring and each circuit (gate and cell) are verified. This is the step of performing logic simulation taking into account the delay time (step 205).
  • step 206A writing (programming) is performed on FPG A (step 206A). Writing to the FPGA depends on whether the antifuse section is conducting or not. The FPGA writing method will be described later in detail.
  • the FPGA 1 in which the logic circuit desired by the user is configured is obtained, and at the time of logic debugging of the FPGA 1, the FPG A 1 is mounted.
  • B1 and the manufacturing process 206B2 a wiring board 2 for logic verification is obtained.
  • a plurality of FPGAs 1 are mounted on the wiring board 2 for logic verification described above, and logic debugging of the FPGA 1 is performed.
  • a simulation is performed on the manufactured FPGA 1 using a computer to check the operation order of each instruction and the contents of the register, etc. Feedback in the layout and wiring process 204 etc. in 201 and FPGA (process 207)
  • a photomask for manufacturing a gate array is manufactured based on data of a logic circuit obtained through a logic debugging process 207 using an FPGA.
  • a pattern for forming a connection hole such that a part of the first-layer wiring is exposed in the above-described second-layer eyebrow insulating film is formed (Step 208).
  • the gate array is not required.
  • the manufacturing process of the array has become very simple, and the manufacturing period can be greatly reduced.
  • the gate array 3 is obtained through another manufacturing process such as a manufacturing process using the photomask and a wiring forming process and a deposition process of an edge film (process 209). After that, the completed gate arrays 3 are mounted on the wiring board 2 for logic verification used at the time of logic debugging of the FPGA 1, and the operation of the gate array 3 is confirmed (Step 210). .
  • the wiring board 2 for logic verification of the FPGA 1 can be used as it is as a wiring board for confirming the operation of the gate array 3.
  • this includes the chip size in the manufactured gate array 3, the arrangement position of the bonding pad, the arrangement position of the logic circuit block such as the logic gate, and the arrangement position of the wiring. This is because the configuration is exactly the same as the configuration of FPGA 1.
  • FIG. 3 shows a plan view of the FPGA 1 and the gate array 3 manufactured by the method of manufacturing a semiconductor integrated circuit device according to the present embodiment.
  • the left side of FIG. 3 is FPGA 1, and the right side is gate array 3.
  • the semiconductor chips 1 a and 3 a constituting the FPGA 1 and the gate array 3 are both formed of, for example, rectangular small pieces made of a single conductive Si single crystal, and have the same size. .
  • a plurality of rectangular bonding pads 1 BP, 3 BP are regularly arranged along the outer periphery of the main surface of the semiconductor chips 1 a, 3 a.
  • the bonding pads 1 BP and 3 BP are extraction electrodes for extracting the electrodes of the semiconductor integrated circuit in the semiconductor chips 1 a and 3 a to the outside.
  • aluminum (A 1) or A 1 Si—copper (Cu) alloy for example, aluminum (A 1) or A 1 Si—copper (Cu) alloy.
  • the semiconductor chip 1 The arrangement of the bonding pads 1 BP and 3 BP of a and 3 a, that is, the positions of the signal terminals and the power supply terminals are also the same.
  • a plurality of input-output circuit region 1 b, 3 b is placed along the outer periphery of the semiconductor chip 1 a, 3 a I have.
  • an input circuit, an output circuit, or a bidirectional input / output circuit is formed in the input / output circuit regions 1b and 3b.
  • the input circuit has a function of converting a signal or the like input from the outside into a signal level suitable for the internal circuit, a function of protecting the internal circuit from noise, and the like. It has a function to convert the signal level so that the signal is transmitted to the external device without being attenuated in the wiring route on the way when the signal is transmitted to the outside.
  • a semiconductor integrated circuit having a predetermined logic function is formed in the semiconductor chip 1 a, 3 a, input-output circuit region ib, 3 b of ⁇ , ie, the internal circuit region.
  • the semiconductor chip 1 a, 3 a, the semiconductor integrated circuit of the same logical function is formed.
  • This semiconductor integrated circuit is composed of a plurality of basic cells arranged in an internal circuit area.
  • the basic cell is a minimum unit cell necessary for forming a logic circuit such as an inverter circuit, a NAND circuit, a NOR circuit, and the like, and is composed of, for example, nM0S and pM0S.
  • a plurality of the basic cells are arranged side by side in FIG. 3 to form a basic cell row.
  • the plurality of basic cell columns are arranged in the vertical direction in FIG. 3 with a wiring channel interposed between adjacent basic cell columns.
  • the arrangement state of the basic cells is not limited to this, and can be variously changed. For example, it is possible to arrange the basic cells by laying them all over the internal circuit area.
  • a circuit block such as a flip-flop circuit is formed by combining a plurality of such basic cells, and a semiconductor integrated circuit having a predetermined logic function is formed by combining a plurality of circuit blocks.
  • the arrangement positions and the sizes of the components such as the basic cells and the circuit blocks in the semiconductor chips 1a and 3a are the same.
  • the environment such as the internal temperature distribution and the power supply noise of the semiconductor chips 1a and 3a can be made equal to each other.
  • the wiring lengths between the components in the semiconductor chips 1a and 3a are completely equal, the delay time in each logical path can be made equal to each other.
  • the jigs, packaging, and aging boards used for the probing inspection and the like between the FPGA 1 and the gate array 3 can be shared, thereby simplifying the manufacturing process of the semiconductor integrated circuit device. The development period can be shortened, and the manufacturing cost can be reduced. Therefore, in the first embodiment, a semiconductor integrated circuit having exactly the same function and performance as the FPGA 1 is manufactured by the FPGA method or by the normal gate array method without using the FPGA. It is possible to manufacture with less production.
  • the FPGA 1 and the gate array 1 can be applied to predetermined electronic devices such as portable communication devices, video cameras, computers, and the like.
  • a writing method of the FPGA will be described with reference to FIGS.
  • the antifuse portion, the first-layer wiring, and the second-layer wiring are hatched to make the drawings easy to see.
  • FIG. 4 and FIG. 5 are a plan view schematically showing an antenna fuse portion before writing data to the FPGA and a cross-sectional view taken along a line VV thereof.
  • the semiconductor substrate 4 is made of, for example, a predetermined conductive Si single crystal, and has a main surface on which predetermined elements such as a transistor, a resistor, and a capacitor are formed.
  • an interlayer insulating film 5a is deposited on the upper surface of the semiconductor substrate 4. Its Sotoi insulating film 5 a is made of, for example, S i 0 2, etc., on its, that have first scrap wire 6 a is formed.
  • the first-layer wiring 6a is made of, for example, A1 or A1-Si-Cu alloy, and has an end at one end through a connection hole 7a formed in the interlayer insulating film 5a.
  • S ⁇ FET first switching element
  • the source of 8Q1 is connected in a thunderstorm manner.
  • MOS S ⁇ FET 8 Q1 for writing is an anti-fuse to which data is written It is an element for selecting a part, and is composed of, for example, pM0S formed on the semiconductor substrate 4.
  • interlayer insulating film 5b is deposited on the interlayer insulating film 5a, thereby covering the first layer wiring 6a.
  • Interlayer insulating film 5 b is made of, for example, S i 0 2, etc., on its upper surface, the second layer wiring 6 b is formed.
  • the second layer wiring 6b is made of, for example, A1 or A1-Si-Cu alloy, and is formed so as to cross the first layer wiring 6a.
  • An antifuse portion 9af is arranged at the intersection of the first layer wiring 6a and the second layer wiring 6b.
  • the antifuse 9 af is made of, for example, amorphous silicon, and is formed in a state of being sandwiched between the first layer wiring 6 a and the second layer wiring 6 b in the connection hole 7 b formed in the interlayer insulating film 5 b. Have been.
  • the first-layer wiring 6a and the second-layer wiring 6b are connected via the anti-fuse portion 9af at the connection hole 7b.
  • the antifuse portion 9af is made of, for example, amorphous silicon, the first-layer wiring 6a and the second-layer wiring 6b are not electrically connected at this stage.
  • the first layer wiring 6a is electrically connected to one end of the second waste wiring 6b through a connection hole 7c formed in the interlayer insulating film 5b, and the first layer wiring 6a is The drain of a writing MOS FET (second switching element) 8Q2 is electrically connected through a connection hole 7d formed in the interlayer insulating film 5a.
  • a writing MOS FET second switching element
  • the write MOS FET 8Q2 is a pair of the write MOS FET 8Q1n and is an element for selecting an anti-fuse portion for writing data. Consists of the formed nM0S.
  • a high electric field is applied to the anti-fuse section 9 af to cause a leakage current i to flow.
  • the potential of the gate electrode is controlled to make the write MOSFET8Q1 conductive, and the write MOS This is done by controlling the potential of the gate electrode of the MOS FET8Q2 to make the MOS FET8Q2 for writing conductive.
  • 6 and 7 schematically show the anti-fuse section 9af after data writing. It is a top view and the sectional view of the VII-VII line.
  • a conductive portion 9 af 1 made of an alloy of the anti-fuse material and the wiring material is formed between the first layer wiring 6 a and the second layer wiring 6 b in the connection hole 7 b. Is done. As a result, the first layer wiring 6a and the second layer wiring 6b are electrically connected. At this time, the leakage current i increases from several nA to several mA.
  • writing of FPG A data requires MOS ⁇ FET 8Q1 and 8Q2 for writing.
  • the potentials of the gate electrodes of the MOSFETs 8Q1 and 8Q2 are controlled so as to be cut off after the writing process.
  • the data for forming the logic circuit of the FPGA (including the data of the anti-fuse portion) is replaced with the data for forming the logic circuit of the gate array (including the data of the anti-fuse portion).
  • the method of conversion to (not including data overnight) will be specifically described with reference to FIGS.
  • FIGS. 8 to 14 the X-axis and the Y-axis are shown for easy understanding of the relative positional relationship between different drawings, and the antifuse section and the first The layer wiring and the second layer wiring are hatched.
  • FIGS. 8 and 9 are a plan view of a main part of an anti-fuse type FPGA having the same two-layer wiring layer structure as described above, and a cross-sectional view taken along line IX-IX.
  • the leftmost first-layer wiring 6a is electrically connected to the second-layer wiring 6b1 through a connection hole 7c formed in the interlayer insulating film 5b. .
  • the first scrap wiring 6a arranged in the center is connected to the second layer wiring 6b2 via the antifuse portion 9af in the connection hole 7b1 formed in the interlayer insulating film 5. It is connected. However, the first layer wiring 6a and the second layer wiring 6b2 are not electrically connected.
  • the first layer wiring 6a disposed on the rightmost side is connected to the second wiring via the anti-fuse portions 9af in the connection holes 7b2 and 7b3 formed in the interlayer insulating film 5b. It is connected to layer wiring 6b3 and 6b4.
  • the anti-fuse portion 9af is made of, for example, amorphous silicon as described above, so that almost no current normally flows.However, when a high voltage or the like is applied, the anti-fuse portion 9af is alloyed with the wiring material to reduce the resistance. The current can flow.
  • connection holes 7 b 1, 7 b 2, 7 b 3, 7 c are simultaneously drilled in the above-mentioned step 106 A 1 of FIG. That is, the normal connection hole 7c and the connection holes 7b1, 7b2, 7b3 where the anti-fuse portions 9af are formed are simultaneously patterned with the same photomask. This makes it possible to suppress an increase in the number of manufacturing steps of the semiconductor integrated circuit device.
  • FIG. 10 shows a schematic diagram of the pattern data thus obtained.
  • connection holes 7c The pattern of the connection holes 7c is arranged such that the coordinates (X3, y1) become the center mark. Also, the patterns of the connection holes 7 b 1, 7 b 2, 7 b 3 in which the anti-fuse portions 9 af are arranged are represented by coordinates (X 2, y 1), ( ⁇ l, y 2) and (xl, y 1) is arranged to be the center coordinates.
  • the pattern data shown in FIG. 10 is superimposed on the write rate information to the antifuse section 9af in the evening.
  • a schematic diagram of the pattern data obtained by this is shown in FIG. Note that the write layout information W 1 and W 2 are indicated by X marks in order to make the surface easier to see.
  • the write rate information W1 and W2 are places where a conductive portion is formed in the antifuse section 9af when writing a desired logic into the FPGA (programming), and is determined by a logic desired by the user.
  • the anti-fuse section 9af to which the write rate information W1 and W2 is applied is applied with a high voltage or the like in the above-described writing step 206A of the FPGA in FIG.
  • the first-layer wiring 6a and the second-layer wiring 6b are electrically connected to each other in the writing portion, thereby forming a predetermined logic circuit.
  • the anti-fuse section 9af without the write rate information W1, W2 is not applied with a high pressure or the like, and remains in a non-conductive state.
  • the anti-hull is performed based on the pattern data of FIG. -No. Remove the pattern data of the connection hole where the anti-fuse section 9 af without the turn data and write layout information W 1 and W 2 is arranged.
  • Figure 12 shows the pattern data obtained in this way.
  • the pattern data includes the pattern data of the normal connection holes 7c existing before the writing process and the pattern data of the connection holes 7b1, 7b2 in which the pattern of the anti-fuse section with the write layout information is arranged. And are left.
  • a photomask used in the step 106B1 of forming an interlayer insulating film in the manufacturing process of the gate array of FIG. Produces FM 5.
  • FIGS. 13 and 14 show a plan view of a main part of a gate array manufactured using the photomask thus obtained and a cross-sectional view taken along the line XIV-XIV thereof.
  • the above antifuse portion is not formed in FIGS. 13 and 14, the same connection relationship as that of FIG. 11 used in manufacturing the FPGA is obtained in FIGS. 13 and 14.
  • FIGS. 15 to 22 hatching is applied to the anti-fuse portion, the first layer wiring, and the second layer wiring to make the drawings easy to see.
  • the X-axis and Y-axis are shown to make it easier to understand the relative positional relationship between different drawings.
  • FIG. 15 shows a plan layout diagram of internal cells in the FPGA before writing.
  • MOS FETs 10Q1 and 10Q2 are elements that make up a logic gate.
  • the MOS FET 10Q1 is made of, for example, a pMOS
  • the MOS FET 10Q2 is made of, for example, an nMOS.
  • the first-layer wiring 6a is electrically connected to the MOS gates 10Q1 and 10Q2 for configuring the logic gate through the connection hole 7e.
  • the first waste wiring 6a1 is a wiring for supplying a high potential power supply voltage
  • the first layer wiring 6a2 is a wiring for supplying a power supply voltage having a GND potential.
  • the MOS-FETs 10Q1 and 10Q2 are electrically connected to the first layer wirings 6a1 and 6a2 for the power supply depending on the conduction state of the antifuse section.
  • the writing MOS FETs 8Q1 and 8Q2 are elements for writing data to the antifuse section as described above, and at least one is electrically connected to one wiring.
  • FIG. 16 shows a cross-sectional view of the MOS FET 10Q2 for the logic gate configuration of FIG.
  • the MOS FET 10Q2 is formed on the p-well pw of the semiconductor substrate 4 and has semiconductor regions 10a, 10a, a gate insulating film 10b, and a gate electrode 10c. ing.
  • the field insulating film 11 is an element isolation portion, for example, s i
  • the p-well pw contains, for example, boron as a p-type impurity.
  • the semiconductor region 10a is a region for forming source and drain regions and contains, for example, n-type impurity phosphorus or As.
  • the semiconductor region 10a is electrically connected to the first layer wiring 6a through a connection hole 7e formed in the interlayer insulating film 5a.
  • Gate one gate insulating film 1 0 b is made of, for example, S i 0 2.
  • the gate electrode 10c is formed, for example, by depositing a silicide film such as tungsten silicide on low-resistance polysilicon.
  • a cap insulating film 12 is deposited on the upper surface of the gate electrode 10c, and side walls 13 are formed on the side surfaces.
  • Cap insulating film 12 and the side wall 13 are both made of, for example, S i 0 2.
  • the second-layer wiring 6b is covered with a surface protection film 5c.
  • the surface protective layer 5 c for example S i 0 2 or S i 0 2 silicon nitride film on the ing been Uzutaka ⁇ .
  • FIG. 17 shows a schematic diagram in which write layout information is added to FIG. Note-Write layout information is indicated by an X to make the drawing easier to read.
  • a conductive portion is formed in the antifuse portion 9 af marked with an X mark. That is, in the places marked with X, the first layer wiring 6a and the second layer wiring Line 6b is electrically connected.
  • a two-input NAND circuit is formed by the connection state as shown in FIG.
  • the FPG A is written using this data.
  • FIG. 18 is a schematic diagram showing a case where only the data of the patterns of the connection holes 7 b and 7 c and the pattern of the anti-fuse portion 9 af are extracted.
  • FIG. 18 shows a normal connection hole 7 for connecting the first layer wiring 6a and the second iff wiring 6b (see FIG. 15 etc.). Turn and the antifuse section 9af. A turn and a pattern of a connection hole 7b in which the antifuse portion 9af is arranged are shown.
  • FIG. 19 is a schematic diagram when the write layout information is overlaid on the anti-fuse section 9 a f in FIG.
  • a conductive portion is formed in the antifuse portion 9af marked with an X mark, and the first layer wiring 6a and the second layer wiring 6b are electrically connected at that location.
  • FIG. 20 shows a schematic diagram of the pattern data thus obtained.
  • a pattern of a normal connection hole 7c for electrically connecting the first layer wiring 6a and the second layer wiring 6b, and an antifuse part in which a conductive part is formed are arranged.
  • the pattern of the connection holes 7b is arranged.
  • a photomask pattern used in the connection hole forming step 208 in FIG. 2 is formed.
  • FIG. 21 is a plan view of a main part of a gate array manufactured using such a photomask. Although the above-described anti-fuse portion is not formed in 3 ⁇ 421, the same connection relationship as that of FIG. 17 used in manufacturing the FPGA is obtained in FIG. 21 as well. That is, a two-input NAND circuit having exactly the same logical function and the same performance as that of the FPGA can be formed in the gate array 3.
  • the gate array 3 having exactly the same logical function and performance as the FPGA 1 can be manufactured.
  • shifting from the manufacturing process of the FFGA 1 to the manufacturing process of the gate array 3 there is no need to perform the arrangement E-line process or the timing simulation process again. That is, it is possible to reduce the arrangement and wiring process and the timing simulation process in the manufacturing process of the gate array 3.
  • the gate array 3 having the same logical function and performance as the FPGA 1 can be manufactured.
  • the wiring board used for logic verification used can be used as it is as a wiring board for confirming the logical operation of the gate array 3, and a wiring board for logic verification can be designed again for the manufacture of the gate array 3. There is no need to manufacture. That is, it is possible to reduce the design and manufacturing steps of the wiring board for logic verification in the manufacturing process of the gate 3.
  • the gate array 3 having exactly the same logical function and performance as the FPGA 1 can be manufactured. Need not be performed. That is, it is possible to reduce the logic debugging step in the manufacturing process of the gate array 3.
  • the gate array 3 having the same logical function and performance as the FPGA 1 can be manufactured.
  • the substrate for the probing jig paging test used in the above can be used as it is in the manufacturing process of the gate array 3, and the probing jig and the substrate for the aging test are renewed for the production of the gate array 3.
  • a set of photomasks used from the formation of the element layer to the end of the wafer process are manufactured.
  • the FPGA manufacturing process The photomasks FM1, FM2, and FM4 to be used may be shared, and only the photomask FM5 for transferring the connection hole pattern may be created. That is, the number of photomask manufacturing steps can be greatly reduced, and the number of photomasks can be significantly reduced.
  • the write MOS FETs 8Q1 and 8Q2 also remain electrically connected to the semiconductor integrated circuit.
  • the diffusion capacitance of the write MOS FETs 8Q1 and 8Q2 is added as an extra load on each logic gate, and the delay time is longer than that of a normal gate array, and the performance is reduced. Can be the cause.
  • the second embodiment has a structure in which, for example, the write MOS FET is removed from the logic circuit of the gate array. This is shown in ⁇ 22.
  • connection hole 7c for electrically connecting the first-layer wiring 6a and the second-layer wiring 6b, the second-layer wiring 6b and the MOS 'FETs 8Q1,8Q
  • the connection hole 7c provided only for connecting 2 and was removed.
  • the second-layer wiring 6b and the first-layer wiring 6a are also electrically connected.
  • the connection hole 7c provided for the connection is left as it is. This makes it possible to cut off a part of the MOSS / FET8Q 1.8Q2 for writing from the logic circuit that composes the gate array, thereby preventing the diffusion capacitance from attaching to the logic circuit. ing.
  • the load associated with the logic circuit can be reduced, and the delay time in the logic circuit is reduced.
  • the length can be shortened, and the performance of the gate array 3 can be improved.
  • an antifuse portion may be provided between the semiconductor region of the semiconductor substrate and the first layer wiring, between the second layer wiring and the fourth layer ffi line, or between the third layer wiring and the fourth layer. It may be provided between wirings.
  • an anti-fuse portion is used as a program element.
  • an SRAM element is used as a program element. It may be used or a fuse may be used. When this fuse is used, when data is converted from the FPGA to the gate array, the data must be converted so that the fuse is cut at a portion corresponding to the position where the fuse is cut in the wiring of the gate array.
  • connection hole for narrowing the first layer wiring and the second layer wiring in order to separate the write MOS FET from the logic circuit, a method of eliminating a part of the connection hole for narrowing the first layer wiring and the second layer wiring is described.
  • the present invention is not limited to this, and various changes can be made.For example, the connection hole for connecting the first-layer wiring to the writing MOS FET is eliminated, and the wiring layout shape and the like are eliminated. You may change it.
  • the holes in the inter-dust insulating film covering the first-layer wiring are provided.
  • the case where the gate array is manufactured from the opening step has been described.
  • the present invention is not limited to this.
  • the write portion (conductive portion) in the FPGA is known in advance, the manufacture of the gate array from the element formation layer is performed. If it is found that a modification is found by logic debugging using the FPGA, the FPGA is modified, and the logic circuit data of the modified FPGA is used to cover the first layer wiring.
  • the gate array may be re-manufactured from the step of drilling the connection holes in the insulating film.
  • the case where the basic cells are arranged on the semiconductor chip has been described. However, the present invention is not limited to this, and various changes can be made.
  • the present invention is not limited to this.
  • a macro cell for logic such as a microprocessor and a macro cell for memory such as a RAM or a ROM may be used.
  • the present invention can be applied to a technique for manufacturing a semiconductor integrated circuit device having a large macro cell in the same semiconductor chip.
  • the method for manufacturing a semiconductor integrated circuit device and the semiconductor integrated circuit device according to the present invention can be used to manufacture a semiconductor integrated circuit device incorporated in a terminal device such as a mobile communication device, a video camera or a computer. It is suitable for use in a method or a semiconductor integrated circuit device.

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Description

明 现 曞 導䌑集積回路装眮の補造方法および半導䜓集積回路装眮 技術分野
本発明は、 半導䜓集積冋路装眮の補造方法および半導䜓集積回路装眮技術に関 し、 特に、 短期間で開発するこずが芁求される半導䜓集積回路装眮に適甚しお有 効な技術に関するものである。 背景技術
短期間で開発するこずが芁求される半導䜓集積回路装眮ずしお、 䟋えばゲヌ卜 アレむがある。 ゲヌトアレむは、 予め拡散工皋たでを行ったマスタりェハを甚意 しおおき、 ナヌザの所望する論理回路を配線工皋で実珟する半導䜓集積回路装 ® である。
すなわち、 トランゞスタや抵抗等のような玠子を予め半導䜓基板䞊に耇数芏則 的に配眮しおおき、 補品の開発に際しお、 これらの玠子間をナヌザの垌望する論 理に合わせお配線により接続するこずで、 ナヌザの所望する論理機胜を構成する 半導䜓集積 路装眮である。
このようにゲヌトアレむにおいおは、 拡散工皋たで終了したマスタりェハが予 め甚意されおおり、 補品の補造は配線工皋から開始するこずができるので、 補品 の開発期間を非垞に短くするこずができるずいう特城がある。
ずころで、 近幎は、 このゲヌトアレむよりも T AT (Turn Around Time) をは るかに短瞮するこずが可胜な半導䜓集積回路装眮ずしお、 FPGA (Field Progra mmablc Gate Array) が開発されおいる。
この F PGAに぀いおは、 䟋えば日経 B P瀟、 1 993幎 1 0月 25日発行、 「日経゚レクトロ二クス」 P 199〜P 205、 1 993幎 1 1月 22日発行、 「日経゚レクトロ二クス」 P 85〜P 1 04および P r o c. I EEE、 v o 1 8 1、 n o 7、 P 101 3〜P 1029に蚘茉されおいる。
FPGAは、 予め半導䜓基板䞊に論理セル、 配線およびプログラム玠子等を配 眮しおおいお組立工皋たで進めおおき、 その埌、 ナヌザの所望する論理に合わせ おプログラム玠子をプログラムするこずによっお論理セル間等を接続し、 ナヌザ の所望する論理機胜を構成する半導䜓集積回路装眮である。
すなわち、 所定の論理機胜を有する半導䜓集積回路装眮を実珟する際に、 ゲヌ トアレむにおいおは配線工皋から補造を開始するのに察しお、 FPGAにおいお は組立工皋埌のプログラム玠子ぞの曞き蟌み工皋から補造を開始するこずができ るので、 FPGAの方がゲ䞀トアレむよりもはるかに T ATを短くするこずがで さる。
FPGAに内蔵されるプログラム玠子ずしおは、 倧別しお、 䟋えば次の 2皮類 がある。 1぀は、 耇数回のプログラミングが可胜な SRAM (Static Random Acc ess Memory) セル等を甚いたスィッチ玠子である。 もう 1぀は、 1回のプログラ ミングしかできないアンチヒュ䞀ズ玠子である。
アンチヒュヌズ玠子を有する半導䜓集積回路装眮に぀いおは、 䟋えば日経 BP 瀟、 1992幎 10月発行、 「日経マむクロデバむス」 P43~P45に蚘茉が ある。
この文献には、 䞊䞋の金属配線局の間に挟たれた局間膜に穎をあけ、 そこに誘 電䜓のァモルファスシリコン膜を䞊䞋の金属配線局に接觊するような状態で充填 した構造のアンチヒナヌズ玠子が蚘茉されおいる。
このような構造ずするこずにより、 埓来のゲヌ卜アレむの補造工皋に察しおァ モルファスシリコン膜を圢成する工皋ず、 そのアモルファスシリコン膜をアンチ ヒュヌズ郚だけに残すための 1枚のフォトマスクずを远加するだけで、 FPGA を補造するこずができる。
たた、 アンチヒュヌズ玠子は、 玠子自䜓が小さく、 か぀、 オン抵抗が小さいの で、 回路を構成する堎合に、 倚くのプログラム玠子を䜿甚したずしおも半導䜓チ ップの面積の増倧や遅延時間の増加の圱響が少ない。 したがっお、 アンチヒナヌ ズ玠子を甚いれば、 䟋えばゲヌトアレむの構造ず同じように、 nチャネル圢 MO S · F E T (n-channel Metal Oxide Semiconductor以䞋、 n M〇 Sずいう ず p チャネル圢 MOS · F E T (以䞋、 pMOSずいう ずのペアを FPGAのロゞ ックブ口ックずするこずも可胜である。 このような構造に぀いおは、䟋えば P r o c. I EEE C I CC  1 992幎 5月、 p a p e r 4.2に蚘茉されおいる。 nMOSず pMOSずのペアをプログ ラム玠子で接続できるようにすれば、 その蚭蚈手法はゲヌトアレむず同䞀の配眮 配線手法を䜿甚するこずができる。
した力぀お、 この構造の FPG Aずゲヌトアレむずの間で nMOSず pMOS ずの特性がほが同じで、 配線による遅延時間の違いが少なく、 か぀、 タむミング 蚈算の粟床があたり厳しく芁求されない堎合は、 FPGAにおけるタむミング怜 蚌をそのたたゲヌ卜アレむに䜿甚するこずができる堎合もある。
しかし、 FPGAは、 半導䜓チップ内にプログラム玠子を圢成する必芁がある ため、 ゲヌトアレむに比べお、 半導䜓チップ面積圓たりのゲヌト数が少ない。 こ のため、 FPGAは、 ゲヌトアレむに比べお集積床が䜎くコストが高い。
䟋えばプログラム玠子ずしお S RAMセルを甚いた堎合、 そのプログラム玠子 の分だけ半導䜓チップの面積が倧きくなり、 ゲヌトアレむに比べお歩留りが䜎く コス卜が高くなる。
たた、 アンチヒュヌズ玠子を甚いた堎合は、 S RAMセルを甚いた堎合に比し お面積を小さくできるものの、 アンチヒュヌズの圢成工皋ずいう特殊な補造工皋 が加わるため、 ゲヌトアレむず比べお歩留りが䜎くコストが高くなる。 たた、 F PG Aの数量が倧量に必芁な堎合は、 そのそれぞれをプログラムする必芁がある ため、 逆にナヌザ偎で工数および時間のかかる煩雑なものずなっおしたう。 このような芳点から FPGAは、 その TATが短いずいう特城を生かしおゲヌ トアレむを補造する際の論理動䜜を事前にデバックする目的ずしお、 䞻に半導䜓 集猜回路装眮の詊䜜機ずしお䜿甚されるこずが倚い。
すなわち、 FPGAを甚いた詊䜜機によるデバックが完了した埌、 FPGAで 埗られた論理を甚いおゲヌトアレむの蚭蚈および補造をするこずにより、 FPG Aにプログラムしたのず同䞀の論理をゲヌ卜アレむに実珟するようにしおいる。 し力、し、 そのような F PG Aにおける論理デバックの完了からそれず同䞀の論 理のゲ䞀卜アレむに補造する方法においおは、 以䞋の問題があるこずを本発明者 は ϋ出した。
すなわち、 FPGAで埗られた論理をゲヌトアレむで实珟する際に、 FPGA を圢成した半導䜓チップず、 ゲヌ卜アレむを圢成した半導䜓チップずでサむズや 論理セルの特性等が倉わっおしたうので、 そのゲ䞀トアレむにおけるタむミング 蚭蚈を再びやり盎す必芁が生じる。 たた、 そのために、 再び配線工皋から補造し 盎す必芁が生じるずずもに、 フォ トマスクも䜜り盎す必芁が生じる。 さらに、 倕 ィミング蚭蚈においお半導䜓チップを搭茉する論理怜蚌甚の配線基板の蚭蚈およ び補造をやり盎す必芁が生じる。 したがっお、 ゲヌトアレむの補造工皋が時間ず 手間のかかる煩雑なものずなっおしたう問題がある。
このような問題を解決するために、 F P G A内のプログラム玠子を予め芏則的 に配眮しおお 、お、 論理デバック埌にプログラム玠子を取り陀く方法がある。 これは、 F P G Aによる論理デバックが完了した埌、 論理セル郚はそのたたの 配眮配線を残し、 プログラム玠子を取り陀く代わりに、 プログラム情報を配線パ 倕䞀ンゃ局間膜の穎あけによ぀お実珟するこずにより半導䜓チップの面積を瞮小 し、 歩留りを䞊げコストを䞋げる方法であり、 S R A Mセルからなるスィッチ玠 子を䜿う F P G Aにおいお行われおいる。 この方法に぀いおは、 䟋えば日経 B P 瀟、 1 9 9 5幎 1 0月発行、 「H経マむクロデバむス」 P 1 4 6〜P 1 5 3に蚘 茉されおいる。
この方法の堎合、 論理セル郚においおはタむミング蚭蚈をやり盎す必芁がなく なり䞀郚の蚭蚈工数を削枛するこずができるが、 プログラム玠子を配線に眮き換 えた郚分においおはタむミング蚭蚈をやり盎す必芁がある。 たた、 半導䜓チップ の面積も倉わるのでフォ トマスクの費甚は䞀匏分必芁ずなる。 さらに、 その半導 䜓集積回路装眮は最初の補造工皋から䜜成し盎すこずになるのでその分 T A Tが fiくなるずいう問題が生じる。
本発明の S的は、 アンチヒュ䞀ズ方匏のフィヌルドプログラマブル半導䜓集積 回路装眮を甚いお、 それず同䞀の所望の論理回路を有する半導䜓集積回路装眮を 補造する堎合に、 タむミング蚭蚈や配眮配線蚭蚈をやり盎すこずなく、 所定の論 理回路を する半導䜓集積回路装眮を補造するこずのできる技術を提䟛するこず ― にある。
たた、 本発明の他の目的は、 アンチヒュヌズ方匏のフィヌルドプログラマブル 半導䜓集積回路装眮を甚いお、 それず同䞀の所望の論理回路を有する半導䜓集積 回路装眮を補造する堎合に、 フォ トマスクの倧幅な远加を招くこずなく、 所定の 論理回路を有する 導䜓集積回路装眮を補造するこずのできる技術を提䟛するこ ずにある。
たた、 本発明の他の目的は、 アンチヒュヌズ方匏のフィヌルドプログラマブル 半導䜓集積回路装眮を甚いお、 それず同䞀の所望の論理回路を有する半導䜓集積 回路装眮を補造する堎合に、 その所定の論理回路を有する半導䜓集積回路装眮の 論理デノ ック工皋を削枛するこずのできる技術を提䟛するこずにある。
たた、 本発明の他の目的は、 アンチヒュヌズ方匏のフィヌルドプログラマブル 半導䜓集積回路装眮を甚いお、 それず同䞀の所望の論理回路を有する半導䜓集積 回路装眮を補造する堎合に、 その所定の論理回路を有する半導䜓集積回路装眮の 開発期間を短瞮するこずのできる技術を提䟛するこずにある。
さらに、 本発明の他の目的は、 アンチヒュヌズ方匏のフィヌルドプログラマブ ル半導䜓集積回路装眮を甚いお、 それず同䞀の所望の論理回路を有する半導䜓集 積回路装眮を補造する堎合に、 その所定の論理回路を有する半導䜓集積回路装眮 の補造コストを䜎枛するこずのできる技術を提䟛するこずにある。
本発明の前蚘ならびにその他の目的ず新芏な特城は、 本明现曞の蚘述および添 付図面から明らかになるであろう。 発明の開瀺
本発明の半導䜓集積回路装眮の補造方法は、 アンチヒュヌズ郚に察する曞き蟌 み T.皋により所望の論理回路を構成するこずが可胜なフィヌルドプログラマブル 半導䜓集積回路装眮を甚いお、 それず同䞀の所望の論理回路を冇する半導䜓桀積 回路装眮を補造する堎合に、
( a ) 前蚘フィ䞀ルドプログラマブル半導䜓集積回路装眮および前蚘所望の論理 回路を有する半導䜓集積回路装眮に共通の 導䜓基板に共通の集積回路玠子を共 通のフォ卜マスクを甚いお圢成する工皋ず、
( b ) 前 集積回路玠子圢成工皋埌の前蚘共通の半導䜓基板䞊に第 1の局間絶瞁 膜を堆積した埌、 その第 1の局間絶瞁膜䞊に、 共通のフォ卜マスクを甚いお第 1 の配線ノ 倕䞀ンを圢成する工皋ず、 ( c ) 前蚘第 1の局間絶瞁膜䞊に前蚘第 1の配線パタヌンを被芆する第 2の局間 絶瞁膜を堆積する工皋ずを有し、
前蚘第 2の局間絶瞁膜の堆積工皋埌の半導䜓基板をストツクする工皋ず、
( d ) 曞き蟌み工皋埌のフィヌルドプログラマブル半導䜓集積回路装眮に察しお 論理デバックを行う工皋ず、
( e ) 前蚘論理デバック工皋埌のフィヌルドプログラマブル f導䜓集積回路装眮 のァンチヒュヌズ郚の情報を、 前蚘所望の論理回路を有する半導䜓集積回路装眮 甚に倉換する工皋ず、
( f ) 前蚘倉換工皋で埗られた接続孔のパタヌンデヌタに基づいお前蚘所望の論 理回路を有する半導䜓集積回路装 の補造に M冇のフォトマスクを補造する工皋 ず、
( g ) 前蚘所望の論理回路を有する半導䜓集積回路装眮の補造に固有のフォトマ スクを甚いお、 前蚘第 2の局間絶瞁膜に前蚘第 1の配線パタヌンの -郚が露出す るような接続孔を穿孔する工皋ず、
( h ) 前蚘接続孔を穿孔した埌の第 2の局間絶瞁膜䞊に第 2の配線パタヌン圢成 膜を堆積した埌、 その第 2の配線パタヌン圢成膜をフィヌルドプログラマブル半 導䜓集積回路装眮および所望の論理回路を有する半導䜓集積回路装眮に共通のフ ォ卜マスクを甚いおパタヌニングするこずにより第 2の配線パタヌンを圢成する 工皋ずを有するものである。
䞊蚘した構成によれば、 フィヌルドプログラマブル半導䜓集積回路装眮を甚い おそれず同䞀の論理機胜を有する半導䜓集積回路装眮を補造する堎合に、 フィヌ ルドプログラマブル半導䜓集積回路装眮の補造で甚いたフォ トマスクを共通に䜿 甚するこずができる。
たた、 フィ䞀ルドプログラマブル半導䜓集積回路装眮の補造からそれず同䞀の 論理機胜を有する半導䜓集積回路装眮の補造に移行する際に、 配眮配線工皋や倕 ィミング怜蚌䞊皋等を削枛するこずができる。
たた、 フィヌルドプログラマブル半導䜓集積回路装眮の補造からそれず同 -の 論理機胜を冇する半導䜓集積回路装眮の補造した堎合に、 その動䜜確認を、 フィ —ルドプログラマブル半導䜓集積回路装眮の論理デバック時に甚いた論理怜蚌甚 の配線基板を䜿甚するこずができる。
したがっお、 フィヌルドプログラマブル半導䜓集積回路装眮の補造からそれず 同䞀の論理機胜を有する半導䜓集積回路装眮の補造する堎合においお、 その補造 工皋を簡玠化するこずができ、 その補造時間を短瞮するこずができ、 しかも、 そ の補造コストを䜎枛するこずが可胜ずなる。 図面の簡単な説明
図 1および図 2は本発明の䞀実斜の圢態である半導䜓集積回路装眮の補造工皋 を瀺すフロヌ図、 図 3は図 1の半導䜓集積回路装眮の補造工皋を経お埗られる半 導䜓集積回路装眮の平面図、 図 4〜図 7はアンチヒュヌズ郚にデヌタを曞き蟌む 方法を説明するための説明図、 図 8〜図 1 4は図 1の半導䜓集積回路装眮の補造 工皋においおアンチヒナヌズ郚を有する半導䜓集積回路装眮の論理回路の情報を ァンチヒュヌズ郚を有しない半導䜓集積回路装眮の論理回路の情報に倉換するェ 皋を説明するための説明図、 Ÿ 1 5〜図 2 1は図 1の半導䜓集積回路装眮の補造 工皋においおァンチヒュ䞀ズ郚を有する半導䜓集積回路装眮の論理回路の情報を アンチヒュヌズ郚を有しない半導䜓集積回路装眮の論理回路の情報に倉換するェ 皋をさらに具䜓的に説明するための説明図、 図 2 2は本発明の他の実斜の圢態で ある半導䜓集積回路装眮の補造方法によ぀お補造された半導䜓集積回路装眮の芁 郚平面図、 図 2 3〜図 2 6は本発明者が怜蚎した半導䜓集積回路装眮の補造方法 を説明するための説明図である。 発明を実斜するための最良の圢態
以䞋、 本発明の実斜の圢態を図面に基づいお詳现に説明する。 なお、 実斜の圢 態を説明するための党図においお同䞀機胜を有するものは同䞀の笊号を付し、 そ の繰り返しの説明は省略する。
本発明の説明に先立っお本発明者が怜蚎した半導䜓集積回路装眮の補造技術を 図 2 3〜図 2 6によっお説明する。 なお、 この F P G Aは、 所定の論理回路の情 報を曞き蟌むこずによっおナヌザが自由に論理回路を構成するこずができる半導 䜓集積回路装眮である。 たず、 本発明者が怜蚎したアンチヒュ䞀ズ方匏の F P G Aにおける暙準的な補 造工皋を図 2 3によっお説明する。
䟋えば所定導電圢のシリコン S i ) 単結晶からなる半導䜓りェハ 3 0 aを出 発材料ずしお、 この半導䜓りェハ 3 0 a䞊にトランゞスタや抵抗等のような玠子 を圢成した埌、 所定局 第 N屑 たでの配線局を圢成する。 このフォ トマスク 3 1 a 1は、 玠子圢成工皋および配線圢成工皋の露光工皋においおパタヌンを転写 するために甚いるマスクである 工皋 5 0 0 ) 。
続いお、 その半導䜓りェハ 3 0 a䞊に、 䟋えば二酞化シリコン S i 0 2) 等 からなる局間絶瞁膜を C V D (Chemical Vapor Deposition)法等によっお堆積する (工皋 5 0 1 ) 。
その埌、 その局間絶瞁膜においおアンチヒュヌズ郚を圢成する領域、 䞋局の配 線の䞀郚が露出するような接続孔をフォ トリ゜グラフィ技術および゚ッチング技 術によっお穿孔する。 このフォ トマスク 3 1 a 2は、 アンチヒュヌズ郚の圢成領 域に接続孔のパタヌンを転写するためのマスクであり、 F P G Aの補造に固有の マスクである 工皋 5 0 2 ) 。
その埌、 半導䜓りェハ 3 0 a䞊にアンチヒュヌズ郚を圢成する 工皋 5 0 3 ) 。 すなわち、 半導䜓りェハ 3 0 a 〖に、 䟋えばアモルファスシリコン等からなるァ ンチヒュヌズ圢成膜を C V D法等によっお堆積した埌 工皋 5 0 3 a ) 、 そのァ ンチヒュ䞀ズ圢成膜をフォ トリ゜グラフィ技術およびェッチング技術によっおパ 倕䞀ニングするこずによりアンチヒュヌズ郚を圢成する。 このフォ トマスク 3 1 a 3は、 アンチヒュヌズ郚のパタヌンを転写するためのマスクであり、 F P G A の補造に固有のマスクである 工皋 5 0 3 b ) 。
次いで、 半導䜓りェハ 3 0 a䞊に第 N+ 1å±€ Uの 線局を圢成した埌、 それ以 降の配線屑や保護膜を圢成するこずにより F P G Aを補造する。 このフォトマス ク 3 1 a 4は、 第 N + 1局目の配線パタヌンやそれ以降の配線局の配線パタヌン を転写する際に甚いるマスクである 工皋 5 0 4 ) 。
次に、 本発明者が怜蚎したゲ䞀卜アレむの暙準的な補造工皋を図 2 4によっお 説明する。
䟋えば所定導電圢の S i単結晶からなる半導䜓りェハ 3 0 bを出発材料ずしお、 この半導䜓りェハ 3 0 b䞊にトランゞスタや抵抗等のような玠子を圢成した埌、 所定局 第 N局 たでの配線局を圢成する。 このフォ 卜マスク 3 1 b 1は、 玠子 圢成工皋および配線圢成工皋の露光工皋にお t、おノ 倕―ンを転写するために甚い るマスクであり、 ゲヌ卜アレむの補造に固有のマスクである 工皋 6 0 0 ) 。 続いお、 その半導䜓りェハ 3 0 b䞊に、 䟋えば S i O 2等からなる局間絶瞁膜 を堆積した埌 工皋 6 0 1 ) 、 その局間絶瞁膜においお䞊䞋の配線局を接続する ための領域に䞋局の配線の䞀郚が露出するような接続孔をフォ トリ゜グラフィ技 術および゚ッチング技術によっお穿孔する。 このフォ トマスク 3 1 b 2は、 異な る配線局間を接続するための接続孔のパタヌンを転写する際に甚いるマスクであ り、 ゲヌトアレむの補造に固有のマスクである 工皋 6 0 2 ) 。
その埌、 半導䜓りェハ 3 0 b䞊に、 第 N+ 1局目の配線屑を圢成した埌、 それ 以降の配線局や保護膜を圢成するこずによりゲ䞀卜アレむを補造する。 このフォ トマスク 3 1 b 3 は、 第 N+ 1局目の配線パタヌンやそれ以降の配線局の配線パ タヌンを転写する際に甚いるマスクであり、 ゲ䞀卜アレむの補造に固有のマスク である 工皋 6 0 3 ) 。
次に、 本発明者が怜蚎したゲヌトアレむの補造技術であっお、 その補造工皋に おいお F P G Aを甚し、お論理デノくックを行し、、 それによ぀お埗られた論理回路の デヌタを甚いお、 それず同じ論理機胜を有するゲ䞀トアレむの補造技術を図 2 5 によっお説明する。 なお、 図 2 5においお巊偎は F P G Aの補造工皋を瀺し、 右 偎はゲ䞀トアレむの補造工皋を瀺しおいる。
たず、 論理蚭蚈工皋においおは、 ナヌザが所望する論理回路のデヌタを基に論 理回路の接続関係を決定する 工皋 7 0 1 ) 。 そしお、 論理蚭蚈工皋で埗られた デヌタを基に、 論理回路の接続デヌタ 以䞋、 ネッ トリストずいう を䜜成する しじ皋 7 0 2 ) 。
続いお、 F P G Aの補造工皋では、 そのネッ トリストを F P G A甚のフォヌマ ッ 卜に倉換した埌 工皋 7 0 3 ) 、 その倉換デヌタを基に半導䜓チップ領域内に 耇数の論理回路プロックを適宜配眮し、 その論理プロック間の配線経路を決定す る 工皋 7 0 4 ) 。
その埌、 F P G Aに察しおタむミングシミュレヌションを行う。 ここでは、 配 線や回路における遅延時間を考慮した論理回路のシミュレヌションを行う 工皋
705) o
次いで、 F PGAに察しお曞き蟌みプログラミングを行い工皋 706 A)、 ナヌザの所望する論理回路が構成された FPGA 32を埗るずずもに、 FPGA 32の論理デバックを行う際に FPGA 32を搭茉する論理怜蚌甚の玀線基板の 蚭蚈工皋 706 B 1および補造工皋 706 B 2を経お論理怜蚌甚の配線基板 33 aを埗る。
続いお、 耇数の FPGA 32を䞊蚘した配線基板 33 aに搭茉しお、 FPGA 32の論理デバックを行う。 ここでは補造された F PG Aの論理の怜蚌が行われ るずずもに、 修正が必芁な堎合にはそのデヌタが論理蚭蚈工皋 70 1、 FPGA 内の配眮 ·配線䞁.繋 704等にフィヌドバックされる 工皋 707) 。
その埌、 論理デバック工皋 707を経お埗れらた F PG Aの論理回路のデ䞀倕 をゲヌトアレむ甚のネッ トリストずしお倉換した埌 工皋 708 ) 、 そのネッ ト リス卜に基づいおゲ䞀卜アレむのチップ領域内に耇数の論理回路プロックを適宜 配眮し、 その論理回路プロック間の配線経路を決定する 工皋 709) 。
その埌、 ゲヌトアレむに察しおタむミングシミュレヌションを行う。 ここでは、 配線や回路における遅延時間を考慮した論理回路のシミュレヌション等を行う (工皋 710) 。
次いで、 ゲヌトアレむを構成するパタヌンの転写甚のフォ 卜マスクを補造した 埌 工皋 71 1 A 1) 、 そのフォ トマスクを甚いおゲヌ卜アレむ 34を埗るずず もに 工皋 71 1 A 2) 、 ゲヌトアレむ 34の論理デバックを行う際にゲ䞀トァ レむ 34を搭茉する論理怜蚌甚の配線基板の蚭蚈工皋 71 1 B 1および補造工皋 71 1 B 2を経お䞊蚘した FPGAの論理怜蚌甚の配線基板 33 aずは別にゲ䞀 トアレむの論理怜蚌甚の配線基板 33 bを埗る。
続いお、 耇数のゲ䞀トアレむ 34を䞊蚘した配線基板 33 bに搭茉しお、 ゲ䞀 トアレむ 34の論理デバックを行う。 ここでは補造されたゲヌトアレむの論理の 怜蚌が行われるずずもに、修正が必芁な堎合にはそのデヌタが前蚘工皋709) 等にフィ䞀ドバックされる 工皋 712) 。
ずころで、 本発明者の怜蚎によれば、 䞊蚘のように FPGAからゲヌトアレむ に倉換する技術においおは、 以䞋のような問題があるこずを芋出した。
すなわち、 䞊蚘の方法の堎合、 FPGAからゲヌトアレむに眮き換える際に、 ゲ䞀トアレむの補造工皋においお配眮配線工皋 709やタむミングシミュレ䞀シ ョン工皋 710が必芁である。
たた、 ゲヌトアレむの論理デバックを行うために、 FPGAの論理怜蚌甚の配 線基板 33 aずは別に、 ゲヌ卜アレむの論理怜蚌甚の配線基板 33 bの蚭蚈や補 造が必芁である。
たた、 実際にゲヌトアレむによっお装眮を構成し、 その良吊を評䟡し、 その評 䟡結果をゲ䞀卜ァレむの所定の補造工皋にフィヌドバックするこずも堎合によ぀ おは必芁である。
さらに、 䞊述の方法によっお FPGAからゲ䞀卜アレむに眮き換えた堎合を図 26に瀺すが、 同図に瀺すように、 この方法で補造されるゲヌトアレむ 34は、 その基になっおいる F PGA 32ずサむズの䞊で党く異なり、 F P GAよりも小 さくなるのが普通である。 し力、も、 電源や入出力信号甚のボンディングハ °ッ ド 3 5の䜍眮等も異なる。
そしお、 仮に F P GA 32ずゲ䞀卜アレむ 34ずで電源や入出力信号甚のボン ディングパッ ド 35の盞察的な䜍眮を同じにしたずしおも、 半導䜓チップ内郚の 枩床分垃や電源ノむズ等の状態も異なるし、 たた、 半導䜓チップ内郚のゲヌト間 の配線長等も異なるので、 F P GA 32ずゲ䞀トアレむ 34ずでは各論理パスに おける遅延時間が党く異なっおしたうこずが刀る。
そこで、 本実斜の圢態 1においおは、 䟋えば図 1のようにする。
たず、 半導䜓りェハを甚意 工皋 100) しおから局間絶瞁膜を堆積する ェ 繋 105) たでは、 FPGAずゲヌトアレむずの補造工皋を共通にする。 したが ぀お、 工皋 100〜105で䜿甚されるフォ 卜マスクも FPGAずゲヌトアレむ ずで共通のフォ トマスクを䜿甚する。
そしお、 ゲヌトアレむの補造工皋においお、 FPGAの論理をゲヌトアレむに 茉せる堎合に、 F P G Aのアンチヒュヌズ郚のうちの導通郚ずするアンチヒュ䞀 ズ郚の配眮された接続孔のデヌタを残し、 非導通郚ずするアンチヒュヌズ郚の配 眮された接続孔のデ䞀倕を陀去するようなデヌタ倉換を行し、、 それによ぀お埗ら れたデヌタを甚いお局間絶瞁膜に接続孔を穿孔する工皋 106 B 1で甚いるフ才 卜マスクのパタヌンデヌタを䜜成する。
さらに、 FPGAずゲヌトアレむずの補造工皋にお L、お第 2局配線をパタヌ二 ングする際に甚いるフォ トマスクも共通のフォ トマスクを䜿甚する。
ここで、 この図 1の補造工皋を具䜓的に説明する。 たず、 半導䜓りェハを甚意 する。 この半導䜓りェハは、 䟋えば所定導電圢の S i単結晶からなり、 FPGA ずゲ䞀卜アレむずで共通に䜿甚されるようになっおいる 工皋 100)。
続いお、 半導䜓りェハ䞊における耇数のチップ圢成領域の各々に、 䟋えば MO S · FET、 バむポヌラトランゞスタ、 ダむォ䞀ド、 抵抗および容量等のような ^子を圢成する 工皋 101 ) 。
その埌、 半導䜓りェハヒに、 䟋えば二酞化シリコン S i O 2) 等からなる局 間絶瞁膜 第 1の局間絶瞁膜 を CVD (Chemical Vapor Deposition)法等によ぀ お堆積した埌、 その局間絶瞁膜に、 玠子ず第 1局配線ずを接続するための接続孔 を圢成する 工皋 102) 。
次いで、 導䜓りェハ䞊に、 第 1局配線圢成甚の導䌑膜を堆積した埌 工皋 1 03) 、 その導䜓膜をフォ トリ゜グラフィ技術およびドラむ゚ッチング技術等を 甚いおパタヌニングするこずにより、 第 1局配線 第 1の配線パタヌン を圢成 する 工皋 104) 。
続いお、 半導䜓りェハ䞊に、 局間絶瞁膜 第 2の局間絶瞁膜 を CVD法等に よっお堆積する。 この局間絶瞁膜は、 䟋えば S i 0 2等からなり、 これによ぀お 第 1局配線が被芆されおいる 工皋 105) 。
本実斜の圢態 1においおは、 この工皋 105たでを FPGAずゲ䞀トアレむず で共通の補造工皋ずする。 したがっお、 䟋えば玠子の圢成工皋 1 01や第 1局配 線のパタヌニング工皋 1 04等で甚いるフォ 卜マスク FM1FM2も、 FPGA ずゲヌトアレむずで共通のフォ トマスクを䜿甚する。
たた、 本実斜の圢態 1においおは、 この工皋 105たで終了した半導䜓りェハ をマス倕りェハずしおストックしおおくこずが可胜ずなっおいる。 すなわち、 F P G Aたたはゲ䞀卜ァレむの補造を 2屑目の局問絶瞁胶に接続孔を穿孔する工皋 106 A 1, 1 06 B 1から開始するこずができる。 したがっお、 ゲヌ卜アレむの 補造期間を短瞮するこずが可胜ずなっおいる。 なお、 この半導䜓りェハからは、
FPG Aも補造するこずができるし、 ゲヌ卜アレむも補造するこずができる。 次いで、 局間絶瞁膜の堆積工皋 1 05の埌、 FPGAの補造工皋ず、 ゲヌトァ レむの補造工皋ずに分かれる。 ここでは、 FPG Aの補造工皋を説明した埌、 ゲ 䞀トアレむの補造工皋を説明する。
たず、 FPGAの補造工皋においおは、 2局目の局問絶瞁膜に第 1屑配線の䞀 郚が露出するような接続孔を穿孔する。 この接続孔を穿孔するために甚いるフォ 卜マスク FM3は、 F P G Aの補造工皋に固有のマスクである工皋 1 06 A 1) c 続いお、 F P G A補造甚の半導䜓りェハ䞊に、 䟋えばアモルファスシリコン等 のようなアンチヒュヌズ圢成膜を CVD法等によっお堆積する 工皋 1 06 A
2) 。
その埌、 そのアンチヒュヌズ圢成膜をフォ 卜リ゜グラフィ技術およびドラむ゚ ッチング技術によっおパタヌニングする。 このアンチヒュ䞀ズ圢成膜のノ、。倕䞀二 ングに甚いたフォ 卜マスクも FPG Aの補造に固有のフォ 卜マスクである 工皋 106 A 3) 。
その埌、 第 2局配線圢成甚の導䜓膜をスパッタリング法等によっお堆積した埌 (工皋 106 A 4) 、 その導䜓膜をフォトリ゜グラフィ技術およびドラむ゚ッチ ング技術等によっおパ倕䞀ニングするこずにより第 2局配線 第 2の配線パタ䞀 ン を圢成する。 この際に甚いるフォ トマスク FM 4は、 FPGAずゲヌトァレ ィずで共通のマスクである 工皋 1 06 A5) 。
、で、 半導䜓りェハ䞊に衚面保護膜等を堆積しお第 2局配線を被芆した埌、 その所定箇所にボンディングパッ ド甚の開口郚を圢成しおりェハプロセスを終了 する 工皋 1 06 A 6) 。
続いお、 その半導䜓りェハ䞊の個々の半導䜓チップに察しお電気的な詊隓を行 ぀た埌、 その半導䜓りェハを䟗々の半導䜓チップに分割し、 さらに、 その個々の 半導䜓チップをパッケヌゞングする 工皋 1 06A 7) 。 これにより、 FPGA を補造する。
䞀方、 ゲヌトアレむの補造工皋においおは、 たず、 2局目の局間絶瞁膜に第 1 局配線の䞀郚が露出するような接続孔を穿孔する。 この接続孔を穿孔するために 甚いたフォ トマスク FM5は、 ゲヌトアレむの補造に阁有のマスクである。 ただ し、 このフォトマスク FM5䞊のパタヌンは、 埌述するように、 FPGAを甚い た論理デバックによっお埗られた論理回路のデヌタに Ÿづいお圢成されおいる (工皋 106B 1) 。
続いお、 半導䜓りェハ䞊に第 2局配線圢成甚の導䜓膜をスパッタリング法等に よっお堆積した埌 工皋 106 B 2) 、 その導䜓膜をフォ トリ゜グラフィ技術お よびドラむ゚ッチング技術等によっおパタヌニングするこずにより第 2局配線を 圢成する。 この際に甚いるフォ トマスク FM4は、 F PG Aずゲヌトアレむずで 共通のマスクを䜿甚する 工皋 106 B 3) 。
次いで、 半導䜓りェハ䞊に建面保護膜等を堆積しお第 2局配線を被芆した埌、 その所Ÿ箇所にボンディングパッ ド甚の開口郚を圢成しおりェハプロセスを終了 する 工皋 106 B 4) 。
続 L、お、 その半導䜓りェハ䞊の個々の半導䜓チップに察しお電気的な詊隓を行 ぀た埌、 その半導䜓りェハを個々の半導䜓チップに分割し、 さらに、 その個々の 半導䜓チップをパッケヌゞングする 工皋 106 B 5) 。 これにより、 ゲ䞀卜ァ レむを補造する。
次に、 F PG Aを甚いた論理デバックおよびそれによ぀お埗られた論理回路の デヌタを甚いお F P G Aず同じ論理機胜を冇するゲヌトアレむを補造する工皋を 図 2および図 3によっお説明する。 なお、 図 2においお、 巊偎は FPGAの補造 工皋を瀺し、 右偎はゲヌトアレむの補造工皋を瀺しおいる。
たず、 論理蚭蚈工皋においおは、 ナヌザが所望する論理回路のデヌタを基に論 理回路の接続関係を決定する 工皋 201) 。 そしお、 論理蚭蚈工皋で埗られた デヌタを基に、 論理回路のネッ トリストを䜜成する。 このネッ トリストは、 ナヌ ザが所望する論理回路の接続関係を衚した蚭蚈デヌ倕であり、 コンピュヌタ凊理 が可胜な圢匏になっおいる 工皋 202) 。
続いお、 FPGAの補造工皋では、 そのネッ トリストを FPGA甚のフォヌマ ッ 卜に倉換した埌 工皋 203 ) 、 その倉換デヌタを基に半導䜓チップ領域内に、 䟋えば基本セルやマクロセル等のような論理回路プロックを適 1Ϊ配眮し、 その論 理回路ブロック間の配線経路を決定する。 なお、 この配線工皋は、 䟋えば配線局 数等のようなプロセス䞊の制限、 半導䜓集積回路装眮の動䜜速床からの遅延時間 等のような制限および電源配線のィンピヌダンス等を考慮しお実行される。 ェ 繋 204) 。
その埌、 FPGAに察しおタむミングシミュレヌションを行う。 このタむミン グシミュレヌション工皋は、 論理回路デヌタずテストデヌタずがナヌザの蚭蚈意 図通りの論理動䜜を実珟するか吊かをコンピュヌ倕によ぀お怜蚌する工皋であり、 配線や各回路 ゲヌトやセル等 の遅延時間を考慮した論理シミ ュレヌションを 行う工皋である 工皋 205 ) 。
次いで、 FPG Aに察しお曞き蟌みプログラミングを行う 工皋 206 A)。 FPGAに察する曞き蟌みは、 アンチヒュヌズ郚を導通状態にする力、、 非導通状 態にするかによ぀お行われる。 なお、 この F P G Aの曞き蟌み方法に぀いおは埌 ほど詳现に説明する。
続いお、 所定の補造工皋を経おナヌザの所望する論理回路が構成された F P G A 1を埗るずずもに、 FPGA 1の論理デバックの際に FPG A 1を搭茉する論 理怜蚌甚の配線基板の蚭蚈工皋 206 B 1および補造工皋 206 B 2を経お論理 怜蚌甚の配線基板 2を埗る。
続いお、 耇数の FPGA 1を䞊蚘した論理怜蚌甚の配線基板 2に搭茉しお、 F PG A 1の論理デバックを行う。 ここでは、 補造された F P G A 1に察しおコン ピュヌ倕によりシミュレヌションを行い、 各呜什の動䜜順序やレゞス倕の内容等 が調べられるずずもに、 修正が必芁な堎合にはそのデ䞀倕が論理蚭蚈工皋 201 および F PGA内の配眮 ·配線工皋 204等にフィ䞀ドバックされる 工皋 20 7)
次いで、 ゲヌトアレむの補造工皋においおは、 FPGAを甚いた論理デバック 工皋 207を経お埗れらた論理回路のデヌタを基に、 ゲヌトアレむを補造するた めのフォ 卜マスクを補造する。 このフォ 卜マスクには、 䞊蚘した 2局目の眉間絶 瞁膜に第 1局配線の䞀郚が露出するような接続孔を穿孔するためのパタヌンが圢 ― 成されおいる 工皋 208) 。
このように、 本実斜の圢態 1においおは、 ゲヌトアレむの補造に際しお改めお 配眮 ·配線工皋やタむミングシミュレ䞀シペン工皋等を必芁ずしないので、 ゲヌ トアレむの補造工皋が非垞に簡玠ずなるずずもに、 その補造期間も倧幅に短瞮す るこずが可胜ずなっおいる。
続いお、 そのフォトマスクを甚いた補造工皋および配線圢成工皋や瞁膜膜の堆 積工皋等のような他の補造工皋を経おゲ䞀トアレむ 3を埗る 工皋 2 0 9 ) 。 そ の埌、 完成した耇数個のゲヌトアレむ 3を、 䞊蚘 F P G A 1の論理デバック時に 甚いた論理怜蚌甚の配線基板 2䞊に搭茉しおゲヌ卜アレむ 3の動䜜を確認する (工皋 2 1 0 ) 。
すなわち、 本実斜の圢態 1においおは、 F P G A 1の論理怜蚌甚の配線基板 2 をそのたたゲ䞀トアレむ 3の動䜜確認甚の配線基板ずしお甚いるこずが可胜であ る。 これは、 埌ほど詳现に説明するように、 補造されたゲヌトアレむ 3における チップサむズ、 ボンディングパッドの配眮䜍眮、 論理ゲ䞀ト等のような論理回路 プロックの配眮䜍眮および配線の配眮䜍眮等のような構成が、 F P G A 1の構成 ず党く同じだからである。
このため、 本実斜の圢態 1においおは、 ゲヌトアレむ 3の補造に際しお、 論理 怜蚌甚の配線基板を改めお蚭蚈したり補造したりする必芁が無い。 たた、 補造さ れたゲヌトアレむの論理デバックを行わなくおも良い。 したがっお、 ゲヌトァレ ィ 3の補造工皋を非垞に簡玠にするこずができ、 その開発期間も倧幅に短瞮する こずができるずずもに、 その補造コストを䜎枛するこずが可胜ずなっおいる。 次に、 本実斜の圢態の半導䜓集積回路装眮の補造方法により補造された F P G A 1およびゲ䞀卜アレむ 3の平面 ]を図 3に す。 3の巊偎が F P G A 1、 右 偎がゲ䞀トアレむ 3である。
F P G A 1およびゲヌトアレむ 3を構成する半導䜓チップ 1 a, 3 aは、 共に、 䟋えば所定導電圢の S i単結晶からなる矩圢状の小片からなり、 その倧きさは互 いに等しく圢成されおいる。
この半導䜓チップ 1 a , 3 aの䞻面倖呚には、その倖呚に沿っお矩圢状の耇数の ボンディングパッド 1 BP, 3 BPが芏則的に配眮されおいる。 このボンディング パッド 1 BP 3 BPは、 半導䜓チップ 1 a 3 a内の半導䜓集嵇回路の電極を倖郚 に匕き出すための匕き出し電極であり、 䟋えばアルミニりム A 1 ) たたは A 1 侀 S i —銅 C u ) 合金からなる。 本実斜の圢態 1においおは、 半導䜓チップ 1 a , 3 aのボンディングパッド 1 BP, 3 BPの配眮、 すなわち、 信号端子や電源端 子の䜍眮も互いに同じになっおいる。
半導䜓チップ 1 a3 aにおいお、 ボンディングパッド 1 BP3 BPよりも内偎 には、耇数の入出力回路領域 1 b ,3 bが半導䜓チップ 1 a3 aの倖呚に沿っお配 眮されおいる。 この入出力回路領域 1 b3 bは、 入力回路、出力回路たたは入出 力双方向の回路が圢成されおいる。 この入力回路は、 倖郚から入力される信号等 を内郚回路に合った信号レベルに倉換する機胜や内郚回路をノィズ等から保護す る機胜等を有し、 この出力回路は、 内郚で圢成した信号等を倖郚に䌝送する際に その信号が途䞭の配線経路においお枛衰等しないで倖郚装眮に確実に䌝送される ように信号レベルを倉換する機胜等を有しおいる。
たた、 半導䜓チップ 1 a3 aにおいお、 入出力回路領域 i b3 bの內偎、 す なわち、 内郚回路領域には、 所定の論理機胜を有する半導䜓集積回路が圢成され おいる。半導䜓チップ 1 a3 aには、同じ論理機胜の半導䜓集積回路が圢成され おいる。
この半導䜓集積回路は、 内郚回路領域に配眮された耇数の基本セルによっお構 成されおいる。 基本セルは、 むンバ䞀倕、 N A N D、 N O R回路等のような論理 回路を構成するのに必芁な最小単䜍のセルであり、 䟋えば n M 0 Sおよび p M 0 Sで構成されおいる。
この基本セルは図 3の暪方向に耇数䞊んで基本セル列を構成しおいる。 そしお、 基本セル列は、 互いに隣接する基本セル列間に配線チャネルを介圚させた状態で、 図 3の䞊䞋方向に耇数䞊んで配眮されおいる。 なお、 基本セルの配眮状態は、 こ れに限定されるものではなく皮々倉曎可胜であり、 䟋えば基本セルを内郚回路領 域に敷き詰めお配眮するようにしおも良 L、。
このような基本セルが耇数個組み合わされおフリップフロップ回路等のような 回路ブロックが圢成され、 さらに回路ブロックが耇数組み合わされお所定の論理 機胜を有する半導䜓集積回路が圢成されおいる。
本実斜の圢態 1においおは、半導䜓チップ 1 a , 3 a内の基本セルや回路ブロッ ク等のような構成郚の配眮䜍眮および倧きさ等も同じである。 たた、 Ÿ本セルや 回路プロック等のような構成郚間を電気的に接続する配線の配眮䜍眮および長さ 等も同じである。
このため、本芡斜の圢態 1においおは、半導䜓チップ 1 a3 aの内郚枩床分垃 や電源ノむズ等の環境も互いに等しくするこずが可胜ずなる。 たた、 半導䜓チッ プ 1 a, 3 a内の構成郚間の配線長等も党く等しいので、各論理パスでの遅延時間 も互いに等しくするこずが可胜ずなる。 さらに、 FPGA 1ずゲヌトアレむ 3ず でプロ䞀ビング怜査等の際に甚 、る冶具、 ハ°ッケヌゞおよびェ䞀ゞング基板等も 共通化するこずができるので、 半導䜓集積回路装眮の補造工皋を簡玠化でき、 開 発期間を短瞮できるずずもに、 その補造コストを䜎枛するこずが可胜ずなる。 したがっお、 本実斜の圢態 1においおは、 FPGA 1ず党く同䞀の機胜および 性胜を有する半導䜓集積回路 ^眮を、 FPGA方匏で補造する堎合や FPGAを 甚いない通垞のゲ䞀トアレむ方匏で補造する堎合よりも少ない補造-䞁.皋で補造す るこずが可胜ずなっおいる。
なお、 この FPGA 1やゲヌトアレむ 1は、 䟋えば携垯甚の通信機噚、 ビデオ カメラたたは蚈算機等のような所定の電子機噚に適甚するこずが可胜である。 次に、 F PG Aの曞き蟌み方法を図 4〜図 7によっお説明する。 なお、 図 4お よび図 6においおは、 図面を芋易くするため、 アンチヒュヌズ郚、 第 1局配線お よび第 2局配線にハッチングを付す。
図 4および図 5は F P G Aにデヌタを曞き蟌む前のァンチヒュ䞀ズ郚を暡匏的 に瀺す平面図およびその V-V線の断面図である。 半導䜓基板 4は、 䟋えば所定 導 Ÿ圢の S i単結晶からなり、 その䞻面にはトランゞスタ、 抵抗および容量等の ような所定の玠子が圢成されおいる。
半導䜓基板 4の䞊面には局間絶瞁膜 5 aが堆積されおいる。 その局問絶瞁膜 5 aは、 䟋えば S i 0 2等からなり、 その䞊には、 第 1屑配線 6 aが圢成されおい る。
この第 1局配線 6 aは、 䟋えば A 1たたは A 1—S i—C u合金からなり、 そ の䞀端には、 局間絶瞁膜 5 aに穿孔された接続孔 7 aを通じお曞き蟌み甚の M〇 S · FET (第 1のスむッチング玠子 8Q 1の゜ヌスが雷気的に接続されおい る。
曞き蟌み甚の MO S · F E T 8 Q 1は、 デヌタが曞き蟌たれるアンチヒュヌズ 郚を遞択するための玠子であり、 䟋えば半導䜓基板 4に圢成された p M 0 Sから なる。
たた、 局間絶瞁膜 5 a䞊には、 局間絶瞁膜 5 bが堆積されおおり、 これによ぀ お第 1局配線 6 aが被芆されおいる。 局間絶瞁膜 5 bは、 䟋えば S i 0 2等から なり、 その䞊面には、 第 2局配線 6 bが圢成されおいる。
この第 2局配線 6 bは、 䟋えば A 1たたは A 1— S i— C u合金からなり、 第 1局配線 6 aに察しお亀差するように圢成されおいる。 この第 1局配線 6 aず第 2局配線 6 bずの亀点にアンチヒュヌズ郚 9 a f が配眮されおいる。
アンチヒュヌズ 9 a f は、 䟋えばアモルファスシリコンからなり、 局間絶瞁膜 5 bに穿孔された接続孔 7 b内においお、 第 1局配線 6 aず第 2局配線 6 bずに 挟み蟌たれるような状態で圢成されおいる。
すなわち、 第 1局配線 6 aず第 2局配線 6 bずは、 接続孔 7 b郚分においおァ ンチヒュヌズ郚 9 a f を介しお接続されおいる。 ただし、 このアンチヒュヌズ郚 9 a f は、 䟋えばアモルファスシリコンからなるので、 この段階においお第 1å±€ 配線 6 aず第 2局配線 6 bずは電気的に接続されおいない。
たた、 第 2屑配線 6 bの䞀端には、 局間絶瞁膜 5 bに穿孔された接続孔 7 cを 通じお第 1局配線 6 aが電気的に接続され、 その第 1局配線 6 aは、 局間絶瞁膜 5 aに穿孔された接続孔 7 dを通じお曞き蟌み甚の MOS · FET (第 2のスィ ツチング玠子 8 Q 2のドレむンが電気的に接続されおいる。
この曞き蟌み甚の MOS · FET8Q2は、 䞊蚘した曞き蟌み甚の MO S · F E T 8 Q 1 nず䞀察ずなっお、 デヌタを曞き蟌むアンチヒュ䞀ズ郚を遞択するた めの玠子であり、 䟋えば半導䜓基板 4に圢成された n M 0 Sからなる。
このようなアンチヒュヌズ郚 9 a f にデ䞀倕を曞き蟌むには、 アンチヒュヌズ 郚 9 a f に高電界を印加しおリヌク電流 iを流すこずによっお行う。 すなわち、 曞き蟌み甚の MO S · FET8Q 1のドレむンを高電䜍した状態で、 そのゲヌト 電極の電䜍を制埡するこずで曞き蟌み甚の MO S · F ET 8 Q 1を導通状態にす るずずもに、 曞き蟌み甚の MOS · FET8Q2のゲ䞀ト電極の電䜍を制埡する こずで曞き蟌み甚の MOS · FET8Q2を導通状態にするこずによっお行う。 図 6および図 7はデヌタ曞き蟌み埌のアンチヒュヌズ郚 9 a f を暡匏的に瀺す 平面図およびその VII— VII線の断面図である。デヌタの曞き蟌みが行われるず、 接続孔 7 b内においお第 1局配線 6 aず第 2局配線 6 bずの間に、 アンチヒナヌ ズ材料ず配線材料ずの合金からなる導通郚 9 a f 1が圢成される。 この結果、 第 1局配線 6 aず第 2局配線 6 bずが電気的に接続される。 この際、 リヌク電流 i は、 数 n A〜数 m Aにたで増倧する。
このように、 F P G Aのデヌタの曞き蟌みには、 曞き蟌み甚の M O S · F E T 8 Q 1 8 Q 2が必芁ずなる。 なお、 この MO S · F E T 8 Q 1 8 Q 2は、 曞き蟌 み工皋埌に遮断されるようにそのゲヌ卜電極の電䜍が制埡されるようになっおい る。
次に、 本実斜の圢態 1の半導䜓集積回路装眮の補造方法においお、 F P G Aの 論理回路圢成甚のデヌタ アンチヒュヌズ郚のデヌタを含む をゲヌトアレむの 論理回路圢成甚のデヌタ アンチヒュヌズ郚のデ䞀倕を含たない に倉換する方 法を図 8〜図 1 4によっお具䜓的に説明する。
なお、 図 8〜図 1 4における平面図においおは異図面間の盞察的な䜍眮関係を 分かり易くするために X軞および Y軞を蚘すずずもに、 図面を芋易くするためァ ンチヒュ䞀ズ郚、 第 1局配線および第 2局配線にハッチングを付す。
図 8および図 9は䞊蚘ず同様の 2局配線局構造を有するアンチヒュ䞀ズ方匏の F P G Aの芁郚平面図およびその IX— IX線の断面図を瀺しおいる。
図 8および図 9においお、 最も巊に配眮された第 1局配線 6 aは、 局間絶瞁膜 5 bに穿孔された接続孔 7 cを通じお第 2局配線 6 b 1ず電気的に接続されおい る。
たた、 同図においお、 䞭倮に配眮された第 1屑配線 6 aは、 局間絶瞁膜 5 に 穿孔された接続孔 7 b 1内のアンチヒュヌズ郚 9 a f を介しお第 2局配線 6 b 2 ず接続されおいる。 ただし、 この第 1局配線 6 aず第 2局配線 6 b 2ずは電^的 には接続されおいない。
たた、 同図においお、 最も右に配眮された第 1局配線 6 aは、 局間絶瞁膜 5 b に穿孔された接続孔 7 b 2 7 b 3内のアンチヒュヌズ郚 9 a f を介しお第 2局配 線 6 b 3 6 b 4ず接続されおいる。ただし、 この第 1局配線 6 aず第 2局配線 6 b 3, 6 b 4ずは^気的には接続されおいない。 なお、 アンチヒュヌズ郚 9 a f は、 䞊蚘したように䟋えばアモルファスシリコ ンからなるので、 通垞はほずんど電流を流さないが、 高電圧等を印加するこずに より配線材料ず合金化しお䜎抵抗ずなる結果、 電流を流せるようになる。
この接続孔 7 b 17 b 27 b 3, 7 cは、䞊蚘した図 1の工皋 1 0 6 A 1におい お同時に穿孔されおいる。 すなわち、 通垞の接続孔 7 cもアンチヒュヌズ郚 9 a f が圢成される接続孔 7 b 1, 7 b 2, 7 b 3も同じフォ 卜マスクで同時にパタヌ二 ングされおいる。 これにより、 半導䜓集積回路装眮の補造工皋数の増加を抑える こずが可胜ずなっおいる。
ここで、 本実斜の圢態 1においおは、図 8の接続孔 7 b 17 b 2, 7 b 3, 7 cの パタヌンデヌタおよびアンチヒュヌズ郚 9 a f のパタヌンデヌタを抜き出す。 こ れによ぀お埗られたパタ䞀ンデヌタの暡匏図を図 1 0に瀺す。
接続孔 7 cのパタヌンは、 座暙 X 3, y 1) が䞭心^暙ずなるように配眮され おいる。 たた、 アンチヒュヌズ郚 9 a f の配眮された接続孔 7 b 1, 7 b 2, 7 b 3 のパタヌンは、 それぞれ座暙 X 2y 1)、 ( χ l , y 2)および x ly 1)が䞭 心座暙ずなるように配眮されおいる。
続いお、 ナヌザの所望する論理回路が圢成されるように、 図 1 0のパタヌンデ —倕にアンチヒュヌズ郚 9 a f ぞの曞き蟌みレむァゥト情報を重ねる。 これによ ぀お埗られたパタヌンデヌタの暡匏図を図 1 1に瀺す。 なお、 冈面を芋易くする ために曞き蟌みレむアりト情報 W 1 , W 2を X印で瀺す。
この曞き蟌みレむァゥト情報 W 1,W 2は、 F P G Aに所望の論理を曞き蟌むプ ログラミング 際に、 アンチヒュヌズ郚 9 a f に導通郚を圢成する箇所であり、 ナヌザが所望する論理によ぀お決たる。
この曞き蟌みレむァゥト情報 W 1W 2が付されたアンチヒュヌズ郚 9 a f は、 䞊蚘した図 2における F P G Aの曞き蟌み工皋 2 0 6 Aに際しお高電圧等が印加 され導通状態ずなる。 これにより、 その曞き蟌み郚分においお第 1局配線 6 aず 第 2局配線 6 bずが電気的に接続され、 所定の論理回路を構成する。 なお、 曞き 蟌みレむァゥト情報 W 1W 2が付されないアンチヒュヌズ郚 9 a f は、 高^圧等 が印加されず非導通状態のたたずなる。
その埌、 本実斜の圢態 1においおは、 図 1 1のパタヌンデヌタからアンチヒュ -ズ郚のノ、。タヌンデヌタおよび曞き蟌みレむアりト情報 W 1 W 2の付されおいな いアンチヒュヌズ郚 9 a f が配眮された接続孔のパタヌンデ䞀倕を取り陀く。 こ れによっお埗られたパタヌンデヌタを図 12に瀺す。
このパタヌンデヌタには、 曞き蟌み工皋前から存圚する通垞の接続孔 7 cのパ タヌンデヌタず、 曞き蟌みレむアりト情報付きのアンチヒュヌズ郚のパタヌンが 配眮された接続孔 7 b 1,7 b 2のパタヌンデヌタずが残されおいる。
次いで、 本実斜の圢態 1においおは、 このようにしお埗られたパタヌンデヌタ を甚いお、 䞊蚘した図 1のゲ䞀卜アレむの補造工皋における局間絶瞁膜の孔あけ 工皋 106 B 1で甚いるフォ トマスク FM 5を補造する。
ここで、 このようにしお埗 れたフォ トマスクによっお補造されたゲヌトァレ ィの芁郚平面図およびその XIV— XIV線の断面図を図 1 3および図 14に瀺す。 図 13および図 14には䞊^したアンチヒュヌズ郚は圢成されおいないが、 図 13および図 14においおも、 FPGAの補造時に䜿甚する図 1 1の接続関係ず 同じ接続関係が埗られおいる。
次に、 䞊蚘した F PG Aからゲヌトアレむぞの倉換方法の具䜓䟋を図 1 5〜図 22によっお説明する。 なお、 図 15〜図 22の平面図においおは、 図面を芋易 くするためアンチヒナヌズ郚、 第 1局配線および第 2局配線にハッチングを付す。 たた、 異図面間の盞察的な䜍眮関係を分かり易くするために X軞および Y軞を蚘 す。
図 15は曞き蟌み前の F PGAにおける内郚セルの平面レむアりト図を瀺しお いる。 MOS · FET 1 0Q 110Q2は、 論理ゲ䞀卜を構成するための玠子で ある。 MOS . FET 10Q 1は、 䟋えば pMOSからなり、 MOS · FET 1 0Q2は、 䟋えば nMOSからなる。 これらの M〇S - FET 1 0Q 1, 1 0Q 2 をアンチヒュ䞀ズ郚の導通状態によ぀お適: :電 Ÿ的に接続するこずにより、 所望 の論理ゲヌトを䜜成するこずが可胜になっおいる。 なお、 第 1局配線 6 aは、 接 続孔 7 eを通じお論理ゲヌト構成甚の MOS · FET 10Q 1, 10 Q 2ず電気的 に接続されおいる。
第 1屑配線 6 a 1は高電䜍の電源電圧䟛絊甚の配線であり、 第 1局配線 6 a 2 は GND電䜍の電源電圧䟛絊甚の配線である。 論理ゲ䞀トを圢成する堎合には、 MOS - FET 1 0Q 1, 10 Q 2をアンチヒュヌズ郚の導通状態によっお電源甚 の第 1局配線 6 a 1,6 a 2に電気的に接続する堎合もある。
曞き蟌み甚の MOS · FET8Q 18Q2は、 䞊蚘したようにアンチヒュヌズ 郚にデヌタを曞き蟌むための玠子であり、 1本の配線に察しお少なくずも 1本は 電気的に接続されおいる。
ここで、 図 1 5の論理ゲヌト構成甚の MOS · FET 10Q 2における断面図 を図 16に瀺す。
この MOS · FET 10Q2は、 半導䜓基板 4の pゥェル p w䞊に圢成されお おり、半導䜓領域 10 a 10 aず、 ゲ䞀卜絶瞁膜 10 bず、ゲ䞀ト電極 1 0 cず を有しおいる。 なお、 フィヌルド絶瞁膜 1 1は、 玠子分離郚であり、 䟋えば s i
〇2からなる。
pゥ゚ル pwには、 䟋えば p圢䞍玔物のホり玠が含有されおいる。 半導䜓領域 1 0 aは、 ゜ヌス、 ドレむン領域を圢成するための領域であり、 䟋えば n圢䞍玔 物のリンたたは A sが含有されおいる。
この半導䜓領域 10 aは、 局間絶瞁膜 5 aに穿孔された接続孔 7 eを通じお第 1局配線 6 aず電気的に接続されおいる。
ゲ䞀ト絶瞁膜 1 0 bは、 䟋えば S i 0 2からなる。 ゲ䞀ト電極 10 cは、 䟋え ば䜎抵抗ポリシリコン䞊に、 タングステンシリサむド等のようなシリサむド膜が 堆積されおなる。
ゲ䞀卜電極 10 cの䞊面にはキャップ絶瞁膜 12が堆積され、 偎面にはサむド りォヌル 13が圢成されおいる。 キャップ絶瞁膜 12およびサむドりオヌル 13 は、 共に、 䟋えば S i 02からなる。
なお、 第 2局配線 6 bは、 衚面保護膜 5 cによっお被芆されおいる。 この衚面 保護膜 5 cは、䟋えば S i 02たたは S i 02䞊に窒化シリコン膜が堆嵇されおな る。
次いで、 図 1 5に曞き蟌みレむアりト情報を付した暡匏図を図 17に瀺す。 な ― お、 図面を芋易くするため、 曞き蟌みレむアりト情報を X印で瀺す。
図 17においお X印の付されたアンチヒュヌズ郚 9 a f には導通郚が圢成され おいる。 すなわち、 X印の付された箇所においおは、 第 1局配線 6 aず第 2局配 線 6 bずが電気的に接続されおいる。
本実斜の圢態 1においおは、 図 1 7のような接続状態によっお、 䟋えば 2入力 N A N D回路が圢成されおいる。 なお、 F P G Aは、 このデヌタを甚いお曞き蟌 みが行われるようにな぀おいる。
次いで、図 1 8に接続孔 7 b , 7 cのパタヌンおよびアンチヒュヌズ郚 9 a f の パタヌンのデヌタのみを抜き出した堎合の暡匏図を瀺す。 この図 1 8には、 第 1 局配線 6 aず第 2 iff配線 6 b (図 1 5等参照 ずを接続する通垞の接続孔 7 じの ノ、。タヌンず、 アンチヒュヌズ郚 9 a f のハ。タヌンず、 そのアンチヒュヌズ郚 9 a f が配眮されおいる接続孔 7 bのパタヌンずが瀺されおいる。
たた、 この図 1 8のアンチヒュヌズ郚 9 a f に曞き蟌みレむアりト情報を重ね た堎合の暡匏図を図 1 9に瀺す。 図 1 9においお X印の付されたアンチヒュヌズ 郚 9 a f には導通郚が圢成されおおり、 その箇所においお第 1局配線 6 aず第 2 局配線 6 bずが電気的に接続される。
次いで、 図 1 9のパタヌンデヌタにおいお導通郚を圢成するアンチヒュヌズ郚 9 a f が配眮された接続孔 7 bを残し、 導通郚を圢成しないアンチヒュヌズ郚 9 a f が配眮された接続孔 7 bを取り陀くためのデ䞀倕倉換を行う。 これによ぀お 埗られたパタヌンデヌタの暡匏図を図 2 0に瀺す。
図 2 0には、 第 1局配線 6 aず第 2局配線 6 bずを電気的に接続する通垞の接 続孔 7 cのパタヌンず、 導通郚が圢成されるアンチヒュヌズ郚が配眮される接続 孔 7 bのパタヌンずが配眮されおいる。 このパタヌンデヌタを甚いお図 2の接続 孔圢成工皋 2 0 8で䜿甚するフォ トマスクのパタヌンを圢成する。
このようなフォ 卜マスクを甚いお補造されたゲ䞀卜アレむの芁郚平面図を図 2 1に瀺す。 Ÿ 2 1には䞊蚘したアンチヒュヌズ郚が圢成されおいないが、 図 2 1 においおも、 F P G Aの補造時に䜿甚する図 1 7の接続関係ず同じ接続関係が埗 られおいる。 すなわち、 F P G Aに構成されるのず党く同じ論理機胜で党く同じ 性胜の 2入力 N A N D回路をゲ䞀トアレむ 3に構成するこずができる。
このように、 本実斜の圢態 1によれば、 以䞋の効果を埗るこずが可胜ずなる。 (1).本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、 F P G A 1ず党く 同じ論理機胜および性胜を有するゲヌトアレむ 3を補造するこずができるので、 F F G A 1の補造工皋からゲヌトアレむ 3の補造工皋に移行する際に、 改めお配 眮 E線工皋やタむミングシミュレヌション工皋を行う必芁が無くなる。 すなわち、 ゲ䞀トアレむ 3の補造工皋における配眮配線工皋やタむミングシミュレヌシペン 工皋を削枛するこずが可胜ずなる。
(2).本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、 F P G A 1ず党 く同じ論理機胜および性胜を有するゲヌトアレむ 3を補造するこずができるので、 F P G A 1の補造工皋で甚いた論理怜蚌甚の配線基板をゲヌトアレむ 3の論理動 䜜確認のための配線基板ずしおそのたた䜿甚するこずができ、 ゲ䞀トアレむ 3の 補造のために改めお論理怜蚌甚の配線基板を蚭蚈したり補造したりする必芁が無 くなる。 すなわち、 ゲ䞀卜ァ ィ 3の補造工皋における論理怜蚌甚の配線基板の 蚭蚈および補造工皋を削枛するこずが可胜ずなる。
(3) .本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、 F P G A 1ず党く 同じ論理機胜および性胜を有するゲ䞀トアレむ 3を補造するこずができるので、 ゲヌトアレむ 3における論理デバックを行わなくおも良い。 すなわち、 ゲヌトァ レむ 3の補造工皋における論理デバック工皋を削枛するこずが可胜ずなる。
(4) . 本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、 F P G A 1ず党 く同じ論理機胜および性胜を有するゲ䞀トアレむ 3を補造するこずができるので、 F P G A 1の補造工皋で甚いたプロ䞀ビング冶具ゃェ䞀ゞングテスト甚基板をゲ 䞀トアレむ 3の補造工皋においおもそのたた䜿甚するこずができ、 ゲヌトアレむ 3の補造のために改めおプロ䞀ビング冶具や゚ヌゞングテス卜甚基板を蚭蚈した り補造したりする必芁が無くなる。 すなわち、 ゲヌトアレむ 3の補造工皋におけ る怜査甚冶具や怜査甚基板の蚭蚈および補造工皋を削枛するこずが可胜ずなる。
(5) ·本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、第 1局配線 6 aを 被芆する局間絶瞁膜 5 aたでを予め圢成した半導䜓りェハをストックしおおくこ ずが可胜ずなる。
(6) .本実斜の圢態 1の半導䜓集積回路装眮の補造方法によれば、ゲヌトアレむ 3の 補造工皋においおは、 玠子局の圢成からりェハプロセスの終了たでに䜿甚するフ ォ卜マスクを䞀匏補造するのではなく、 論理回路を構成するための接続関係を決 める接続孔/ぐタ―ンの転写甚のフォ トマスク F M 5以倖は F P G Aの補造工皋で 䜿甚するフォ卜マスク FM 1FM2,FM4を共甚すれば良く、その接続孔パタヌ ンの転写甚のフォトマスク FM 5のみを䜜成すれば良い。 すなわち、 フォ トマス クの補造工皋を倧幅に䜎枛するこずができるずずもに、 フォトマスクの枚数を倧 幅に䜎枛するこずが可胜ずなる。
(7).フォトマスクの共通化により、半導䜓集積回路装眮の補造プロセスの安定化を 図るこずができるので、 半導䜓集積回路装眮の歩留りを向 hさせるこずが可胜ず なる。
(8).䞊蚘 (1)〜(7)により、 FPGA 1ず同じ論理機胜および性胜を有するゲ䞀トァ レむ 3の補造工皋を簡玠化するこずが可胜ずなる。
(9).䞊蚘 (1)〜(8)により、 FPGA 1ず同じ論理機胜および性胜を有するゲヌトァ レむ 3の開発期間を倧幅に短瞮するこずが可胜ずなる。
(10).䞊蚘 (1)〜(9)により、 FPGA 1ず同じ論理機胜および性胜を有するゲヌ卜ァ レむ 3の補造コストを䜎枛するこずが可胜ずなる。
ずころで、 䞊蚘した実斜の圢態 1の堎合、 曞き蟌み甚の MOS · FET8Q 1, 8 Q2も半導䜓集積回路に電気的に接続されたたたずな぀おいる。 このため、 曞 き蟌み甚の MOS · FET8Q 1,8 Q 2の拡散容量が各論理ゲヌ卜の䜙分な負荷 ずしお付くため、 その分、 通垞のゲヌトアレむよりも遅延時間が長くなり、 性胜 の䜎䞋の原因ずもなり埗る。
したがっお、 元のプログラムされた FPGAず異なる性胜 遅延時間等 で良 い堎合は、 このような曞き蟌み専甚の MO S · FETは論理 fuj路から倖しおした ぀たほうが性胜を向䞊させるこずができる。
そこで、 本実斜の圢態 2ずしおは、 䟋えば曞き蟌み甚の MOS · FETをゲ䞀 トアレむの論理回路から取り倖す構造ずしおいる。 これを冈 22に瀺す。
図 22においおは、 第 1局配線 6 aず第 2局配線 6 bずを電気的に接続する接 続孔 7 cのうち、 第 2局配線 6 bず曞き蟌み甚の MOS ' FET 8Q 1,8Q 2ず を接続するためにのみ蚭けられおいる接続孔 7 cを取り倖す構造ずした。
すなわち、 第 2局配線 6 bず曞き蟌み甚の MO S - FET 8Q 1,8Q2ずを電 気的に接続する以倖に、 第 2局配線 6 bず第 1局配線 6 aずを電気的に接続する ために蚭けられおいる接続孔 7 cはそのたた残されおいる。 これにより、 ゲヌトアレむを構成する論理回路から曞き蟌み甚の MO S · FE T8Q 1.8Q2の䞀郚を切り攟すこずができるので、 その拡散容量が論理回路に 付随するのを防止するこずが可胜ずなっおいる。
このように、 本実斜の圢態 2においおは、 前蚘実斜の圢態 1で埗られた効果の 他に、 以䞋の効果を埗るこずが可胜ずなる。
すなわち、 ゲヌトアレむ 3における論理回路から曞き蟌み甚の MOS · FET 8Q 1.8Q2の䞀郚を切り離したこずにより、 その論理回路に付随する負荷を少 なくするこずができるので、 その論理回路における遅延時間を短くするこずがで き、 ゲ䞀トアレむ 3の性胜を向䞊させるこずが可胜ずなる。
以䞊、 本発明者によっおなされた発明を実斜の圢態に基づき具䜓的に説明した カ 、本発明は前蚘実斜の圢態 1 2に限定されるものではなく、その芁旚を逞脱し ない範囲で皮々倉曎可胜であるこずはいうたでもない。
䟋えば前蚘実斜の圢態 1 , 2にお 、おは、アンチヒナヌズ郚を第 1局配線ず第 2 局配線ずの間に配眮した堎合に぀いお説明したが、 これに限定されるものではな く皮々倉曎可胜であり、 䟋えばアンチヒュヌズ郚を半導䜓基板の半導䜓領域ず第 1局配線ずの間に蚭けたり、 第 2局配線ず第 4å±€ ffi線ずの間にあるいは第 3局配 線ず第 4局配線ずの間に蚭けおも良い。
たた、前蚘実斜の圢態 1 2においおは、プログラム玠子ずしおアンチヒュヌズ 郚を甚いた堎合に぀いお説明したが、 これに限定されるものではなく皮々倉曎可 胜であり、 プログラム玠子ずしお、 䟋えば SRAM玠子を甚いたり、 ヒュヌズを 甚いたりしおも良い。 このヒュヌズを甚いる堎合は、 FPGAからゲヌトアレむ にデヌタの倉換を行う際に、 ゲヌトアレむの配線においお、 そのヒュヌズを切断 する箇所に察応する郚分で切断されるようなデヌタの倉換を行えば良い。
たた、 前蚘実斜の圢態 2においおは、 曞き蟌み甚の MOS · FETを論理回路 から切り離すべく、 第 1局配線ず第 2局配線ずを接絞する接続孔の䞀郚を無くす 方法に぀し、お説明したが、 これに限定されるものではなく皮々倉曎可胜であり、 䟋えば第 1局配線ず曞き蟌み甚の MOS · FETずを接続する接続孔を無くすよ うにしたり、 配線のレむァゥトゃ圢状等を倉えたりしおも良い。
たた、前蚘実斜の圢態 1 , 2においおは、第 1局配線を被芆する屑間絶瞁膜の孔 あけ工皋からゲヌ卜アレむを補造する堎合に぀いお説明したが、 これに限定され るものではなく、 䟋えば予め F P G Aにおける曞き蟌み郚 導通郚 が分かっお いる堎合には、 玠子圢成局からゲヌ トアレむの補造を行い、 仮に、 F P G Aを甚 C、た論理デバックにより修正個所が発芋された堎合には、 その F P G Aを修正し、 その修正した F P G Aの論理回路デヌタを甚いお、 第 1局配線を被芆する局間絶 瞁膜に接続孔を穿孔する工皋からゲヌ卜ァレむを補造し盎すようにすれば良い。 たた、前蚘実斜の圢態 1 2においおは、半導䜓チップに基本セルが配眮されお いる堎合に぀いお説明したが、 これに限定されるものではなく皮々倉曎可胜であ o
以䞊の説明では䞻ずしお本発明者によっおなされた発明をその背景ずなった利 甚分野である半導䜓チップに耇数の基本セルが配眮される半導䜓集積回路装眮の 補造技術に適甚した堎合に぀いお説明したが、 これに限定されるものではなく、 䟋えば所望の論理回路を構成するための領域の他に、 マむクロプロセッサ等のよ うな論理甚のマクロセルや R A Mたたは R O M等のようなメモリ甚のマクロセル 等、 比范的倧圢のマクロセルを同䞀の半導䜓チップ内に有するような半導䜓集積 回路装眮の補造技術等に適甚できる。 産業䞊の利甚可胜性
以䞊のように、 本発明の半導䜓集積冋路装眮の補造方法および半導䜓集積回路 装眮は、 移動䌑通信機噚、 ビデオカメラたたは蚈算機等のような電了-機噚に内蔵 される半導䜓集積回路装眮の補造方法たたは半導䜓集積回路装眮に甚いお奜適な ものである。

Claims

請 求 の 範 囲
1 . アンチヒナヌズ郚に察する曞き蟌み工皋により所望の論理回路を構成するこ ずが可胜なフィヌルドプログラマブル半導䜓集積回路装眮を甚 t、お、 それず同䞀 の所望の論理回路を有する半導䜓集積回路装眮を補造する堎合に、
( a ) 前蚘フィヌルドプログラマブル半導䜓集積回路装眮および前蚘所望の論理 回路を有する半導䜓集積回路装眮に共通の半導䜓基板に共通の集積回路玠子を共 通のフォ卜マスクを甚いお圢成する工皋ず、
( b ) 前蚘集積回路玠子圢成工皋埌の前蚘共通の半導䜓基板䞊に第 1の局間絶瞁 膜を堆積した埌、 その第 1 ©眉間絶瞁膜䞊に、 共通のフォトマスクを甚いお第 1 の配線パタヌンを圢成する工皋ず、
( c ) 前蚘第 1の局間絶瞁膜䞊に前蚘第 1の配線パ倕䞀ンを被芆する第 2の局問 絶瞁膜を堆積する工皋ずを有し、
前蚘第 2の局間絶瞁膜の堆積工皋埌の半導䜓基板をストックする工皋を有する こずを特城ずする半導䜓集積回路装眮の補造方法。
2 . 請求項 1蚘茉の半導䜓集積回路装眮の補造方法においお、
( a ) 前蚘第 2の局間絶瞁膜に前蚘第 1の配線パタヌンの -郚が露出するような 接続孔を前蚘フィヌルドプログラマブル半導䜓集積 0路装眮の補造に固有のフォ トマスクを甚いお穿孔する工皋ず、
( b ) 前蚘接続孔を圢成した埌の第 2の局間絶瞁膜䞊にァンチヒュ䞀ズ圢成膜を 堆積した埌、 そのアンチヒュヌズ圢成膜を、 前蚘フィヌルドプログラマブル半導 䜓集積回路装眮の補造に固有のフォ トマスクを甚いおパタヌニングするこずによ り、 前蚘アンチヒナヌズ郚を圢成する工皋ずを 'するこずを特城ずする半導䜓集 積冋路装眮の補造方法。
3 . 請求項 2蚘茉の半導䜓集積回路装眮の補造方法においお、
( a ) 前蚘ァンチヒュ䞀ズ郚を圢成した埌の第 2の局間絶瞁膜䞊に第 2の配線パ タヌン圢成膜を堆積した埌、 その第 2の配線バタ䞀ン圢成膜を前蚘フィヌルドプ ログラマブル半導䜓集積回路装眮および所望の論理回路を冇する 導䜓集積回路 装眮に共通のフォ卜マスクを甚いおパタヌニングするこずにより、 前蚘アンチヒ ュ䞀ズ郚に接続された第 2の配線パタヌンを圢成するお皋を有するこずを特城ず する半導䜓集積回路装眮の補造方法。
4 . 請求項 3蚘茉の半導䜓集積回路装眮の補造方法においお、
( a ) 前蚘アンチヒュヌズ郚が接続された第 1の配線パタヌンは、 第 1のスむツ チング玠子を介しお高電䜍の電源に電気的に接続されおおり、
( b ) 前蚘アンチヒュヌズ郚が接続された第 2の配線パタヌンは、 第 2のスむツ チング玠子を介しお基準電䜍の電源に電気的に接続されおおり、
( c ) 前蚘アンチヒュヌズ郚に察する曞き蟌み工皋においおは、 曞き蟌みを行う アンチヒュヌズ郚が接続される前蚘第 1のスィツチング玠子および第 2のスィッ チング玠子を駆動させるこずにより、 前蚘曞き蟌みを行うアンチヒュヌズ郚に高 電圧を印加する工皋を有するこずを特城ずする半導䜓集積回路装眮の補造方法。
5 . 請求項 4蚘茉の半導䜓集積回路装眮の補造方法においお、
gii蚘第 1のスィッチング玠了-は pチダネル圢の M I Sトランゞスタであり、 前 蚘第 2のスィツチング玠子は nチャネル圢の M I Sトランゞスタであるこずを特 城ずする半導䜓集積回路装眮の補造方法。
6 . 請求項 2蚘茉の半導䜓集積回路装眮の補造方法においお、 前蚘アンチヒュ䞀 ズ郚がァモルファスシリコンからなるこずを特城ずする半導䜓集積回路装眮の補 造方法。
7 . 請求項 4蚘茉の半導䜓集積回路装眮の補造方法においお、
( a ) 前蚘曞き蟌み工皋埌のフィヌルドプログラマブル半導䜓集積回路装眮に察 しお論理デノ ックを行う工皋ず、
( b ) 前蚘論理デバック工皋埌のフィ䞀ルドプログラマブル半導䜓集積问路装眮 のァンチヒュヌズ郚の情報を、 前蚘所望の論现问路を有する半導䜓集積回路装眮 甚に倉換する工皋ずを有するこずを特城ずする半導䜓集積回路装眮の補造方法。
8 . 請求項 7蚘茉の半導䜓集積回路装眮の補造方法においお、
前蚘論理デバック工皋埌のフィヌルドプログラマブル半導䜓集積回路装眮のァ ンチヒュヌズ郚の情報を、 前蚘所望の論理同路を冇する半導䜓集積回路装眮甚に 倉換する工皋は、
前蚘フィヌルドプログラマブル半導䜓集積回路装眮においお、 通垞の接続孔の ハ。タヌンず、 アンチヒュヌズ郚のパタヌンず、 アンチヒュヌズ郚が配眮された接 続孔のパタヌンず、 曞き蟌みデヌタずを有するパタヌンデヌタから、
前蚘アンチヒュヌズ郚のパタヌンおよび曞き蟌みの行われないアンチヒュヌズ 郚が配眮された接続孔のパタヌンを削陀し、
前蚘通垞の接続孔のパタヌンおよび曞き蟌みの行われるアンチヒュヌズ郚が配 眮された接続孔の/ タヌンを残す工皋を有するこずを特城ずする半導䜓集積回路 装眮の補造方法。
9 . 請求項 8蚘茉の半導䜓集積回路装眮の補造方法においお、
前蚘倉換工皋で埗られた接続孔のパタヌンデヌタに基づいお前蚘所望の論理回 路を有する半導䜓集積回路装眮の補造に固有のフォトマスクを補造する工皋を有 するこずを特城ずする半導䜓集積冋路装眮の補造方法。
1 0 . 請求項 9蚘茉の半導䜓集積回路装眮の補造方法においお、
( a ) 前蚘所望の論理回路を有する半導䜓集積回路装眮の補造に固有のフォトマ スクを甚いお、 前蚘第 2の局間絶瞁膜に前蚘第 1の配線パタヌンの䞀郚が露出す るような接続孔を穿孔する工皋を有するこずを特城ずする半導䜓集積回路装眮の 補造方法。
1 1 . 請求項 1 0蚘茉の半導䜓集積回路装眮の補造方法においお、
前蚘接続孔を穿孔した埌の第 2の局間絶瞁膜䞊に第 2の配線パタ䞀ン圢成膜を 堆積した埌、 その第 2の配線パタ䞀ン圢成膜をフィヌルドプログラマブル半導䜓 集積回路装眮および所 の論理回路を有する半導䜓集積回路装眮に共通のフォ卜 マスクを甚いおパタヌニングするこずにより第 2の配線パタヌンを圢成する工皋 を有するこずを特城ずする半導䜓築積回路装眮の補造方法。
1 2 .請求項 Ί蚘茉の半導䜓集積冋路装眮の補造方法においお、
前蚘論理デバック工皋埌のフィヌルドプログラマブル半導䜓集積回路装眮のァ ンチヒュヌズ郚の情報を、 前蚘所望の論理回路を有する半導䜓集積回路装眮甚に 倉換する堎合に、
前蚘第 1のスィッチング玠子および第 2のスィッチング玠子を、 前蚘所望の論 理回路から電気的に切り離すための倉換凊理を行うこずを特城ずする半導䜓集積 回路装眮の補造方法。
1 3 . 請求項 1 2蚘茉の半導䜓集積回路装眮の補造方法においお、
前蚘第 1のスィッチング玠子および第 2のスィッチング玠子を、 前蚘所望の論 理回路から電気的に切り離すための倉換工皋は、
前蚘第 1の配線パタ䞀ンず前蚘第 2の配線パタ―ンずの間に圢成される接続孔 パタヌンの情報から、
前蚘第 1のスィツチング玠子および第 2のスィツチング玠子ず接続される所定 の接続孔ノ タヌンの情報を削陀する工皋を有するこずを特城ずする半導䜓集積回 路装眮の補造方法。
1 4 . 請求項 1 1蚘茉の半導䜓集積回路装眮の補造方法においお、 所望の論理回 路を有する半導䜓集積回路装 の圢成された半導䜓チップを、 前蚘フィヌルドプ ログラマブル半導䌑鬌-積回路装眮の論理デ ック時に甚 t、た論理怜蚌甚の配線基 板に搭茉した埌、 その動䜜確認を行う工皋を有するこずを特城ずする半導䜓集積 回路装眮の補造方法。
1 5 . 請求項 1 2蚘茉の半導䜓集積回路装眮の補造方法によっお埗られた半導䜓 集積回路装眮であっお、 前蚘共通の半導䜓基板に圢成された前蚘第 1のスィツチ ング玠子および第 2のスィッチング玠子を前蚘所望の論理回路から電気的に切り 離したこずを特城ずする半導䜓集積回路装眮。
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