WO1998010377A1

WO1998010377A1 - Processeur de signaux video

Info

Publication number: WO1998010377A1
Application number: PCT/JP1996/002468
Authority: WO
Inventors: Kazutaka Naka; Atsushi Maruyama; Hiroyuki Urata; Haruki Takata
Original assignee: Hitachi, Ltd.
Priority date: 1996-04-23
Filing date: 1996-09-02
Publication date: 1998-03-12
Also published as: EP0803855A2; US5986635A; EP0803855A3; JPH1011009A

Description

明細書

映像信号の処理装置

技術分野

本発明は、入力された映像信号に対し、拡大あるいは縮小、水平垂直のアスペクト比の変換、水平垂直の画素数の変換などの処理を行う、映像信号の処理装置に関する。背景技術

従来から、エンジニアリングワークステーション、パーソナルコンビュ一タ、あるいは計算機のディスプレイ端末などから出力される表示用映像信号は、ディスプレイ画面上の画素に対応するドット単位の映像信号として出力される。これらの映像信号をディジタル信号に変換し、メモリや演算処理回路を用いることで、フィールド周波数ゃァスぺクト比などの信号フォーマットの変換や、拡大縮小、画面合成、幾何学変換のような画像処理など様々な処理を行うことができる。例えば、 4台のデイスプレイを縦に 2段、横に 2台隣接して並べ、 1台のディスプレイに見立てて表示を行う 4面マルチスクリーンシステムを構成する際には、入力映像信号の 4分の 1 の信号を画面全体に拡大処理して、対応する位匱のディスプレイへ表示をおこなう。これにより大型で高輝度、高解像度の表示システムが構成できる。これらのディジタル信号処理回路からの出力信号は、いわゆるマルチスキャンタイプのブラウン管（C R T ) による表示装置への表示を前提とするもので、入力信号の形態や、拡大などの信号処理内容によって、水平走査周波数 ί h、垂直走査周波数 f V、表示ライン数などが変化するものであった。近年、これまでのブラウン管（C R T ) による表示装置に代わって、液晶、プラズマディスプレイ、 L E D等のような表示装置が用いられるようになつてきた。これらの表示装置はブラウン管による表示装置に比較して、奥行きや厚みが薄く設置スペースをとらずに大画面による表示ができる利点を有している。しかしこれらの表示装置は、それぞれの画素を表示する際の座標が固定しており、変更する事ができないという問題がある。すなわちこれらの固定画素の表示装置では、水平垂直の表示画素数が固定しており、この画素数に合わない信号はそのまま表示する事は困難であった。具体的には水平 1 2 8 0、垂直 1 0 2 4画素の表示装置に、水平有効画素 6 4 0、有効ライン 4 8 0 の信号や、水平有効画素 1 0 2 4、有効ライン 7 6 8の信号をそのまま表示することは困難でめった。

このため、これらの固定画素の表示装置で、画素数の異なる信号を正しく表示しょうとする場合には、画素数を変更するための信号処理回路が必要となる。例えば水平有効画素 6 4 0の信号を表示画素が 1 0 2 4 画素の表示装置に表示する場合には、入力信号の 5つの画素を用いて、 8つの画素を表示させる必要があり（ 6 4 0 ： ] 0 2 4 = 5 ： 8 ) 、入力画素を補間して、表示画素を生成する必要がある。 1 次元信号の画素補間方法には、最近接 1 点からの最近接（前値保持）補間、近傍 2点からの線形補間、近傍 4点からの畳み込み補間など、のアルゴリズムが知られており、これらのアルゴリズムを、水平、垂直にそれぞれ適用することにより、 2次元画像の画素数を変換することができる。

最も簡単な補間方式は、最近接 1点からの最近接（前値保持）補間と呼ばれる方式で、補間画素の位置から最も近い距離の入力画素データをそのまま補間画素として用いるものである。この方式では原画像の画素をそのまま用いるため、回路規模が小さく解像度劣化の問題は生じにくい利点がある。

テレビジョン等のような自然画像を表示する際には、近傍 2点からの線形捕間方式がよく用いられている。

以下、この線形補間方式について図 2を用いて簡単に説明する。

入力された、映像信号はディジタルデータとしてバッファメモリ 1 に蓄えられる。このバッファメモリは、画素数の変換によって生じるデ一タ転送速度の差異を吸収するためのものである。バッファメモリから読み出されたデータは、 1 サンプル遅延回路 2に入力されており、現在の着目画素データ S O と 1サンプル後の画素データ S 1 が同時に参照できるよう構成されている。この S 0 と S 1 の画素を用いて補間する場合、 S Oからの距離比が 3、 S 1 力ゝらの距離比が 1 の場合には、 S Oのデ一タ値に 1 、 S 1 のデータ値に 3の重みを付けた加重平均により補問画素のデータ値を生成する。すなわち捕間制御回路 3から補間係数 _α = 0. 7 5 (= 3ノ（ 3 + 1 ) ) が設定されることにより、計数回路 5 0 1 により S 1 が 0. 7 5倍、計数回路 5 0 2により S Oが 0. 2 5倍（= 1 — 0. 7 5 = 1 / ( 3 + 1 ) ) されて、加算回路 5 0 3で加算され補間出力となる。

以上のように、現在の着目画素データ S 0 と補間画素との距離に比例した重みをつけ加重平均を行うことにより滑らかな補間信号を得ることができる。また、重み係数 kは現在の着目画素データ S 0 と補間画素との距離に比例した値となる。すなわち捕間画素との距離の最大値（ S O と S ] の距離）が 1 となるように正規化した値をそのまま重み係数 α として用いればよい。

なお、このような線形補間方式による画素補間を行う信号処理回路の構成については、例えば、特開平 5— 3 2 8 1 8 4号公報に記載の構成力ある。従来の最近接（前値保持）補間方式において、整数倍の拡大を行う場合には、同一画素を拡大率に応じて繰り返し出力することで、捕間画像が生成される。非整数倍の拡大、例えば 1 . 5倍の拡大表示を行う場合には 2倍の拡大処理と、等倍（ 1対 1 ) 表示をドット単位で交互に橾り返すことにより補間画像を生成する。このため入力画素が 1対 1 で表示される画素と、 2倍に引き延ばされる画素とが混在する。このように最近接（前値保持）補間方式で非整数倍の拡大を行った場合には、局所的に拡大率の異なる画素が混在する事により、斜め線が不連続になったり、文字フォントなどに図形歪みが発生するといった問題が発生していた。一方、線形補間方式では近傍 2点の画素から、補間画素との距離に比例した重み付けによる加重平均により補間処理が行われるため、非整数倍の拡大率であっても滑らかな補間信号を得ることができる。しかしこれらの画素数変換の信号処理には、隣接した画素との平均化処理が含まれているため、エッジ部の画素が平滑化されることにより、解像度劣化を生じるという問題がある。特にコンピュータ等から生成される文字フオントゃグラフィックデータのシャープなエッジが再現されず、大きな画質劣化要因となつていた。

本発明では、比較的簡易な信号処理により解像度劣化が少なく、しかも図形や文字フォントの歪みの目立ちにくい画素数変換機能を有する映像信号の処理装置を提供することを目的とする。

発明の開示

本発明では、解像度劣化を防ぐため、補間画素と入力画素の距離が一定値以下の場合には、最近接（前値保持）補間と同様に補間画素の位置から最も近い距離の画素データをそのまま補間画素として用いるようにしたものである。また、図形や文字フォントの歪みを防ぐため、補間画素と入力画素の距離が一定値以上の場合には、近傍 2点の画素から、補間画素との距離に応じた重み付けによる加重平均により補間処理を行うようにしたものである。

さらに、これらの補間画素と入力画素の距離に応じた補間処理を実現するため、補間処理のための近傍 2点からの加重平均の重み付けを、補間画素との距離から非線形関数によって得るようにしたものである。図面の簡単な説明

第 1 図は、本発明の実施形態の構成を示すブロック図である。

第 2図は、本発明に関わる従来の装置の構成を示すブロック図である。第 3図は、第 1 図に示す非線形回路 4の入出力特性を示す特性図。第 4図は、第 1 図に示す補間制御回路 3の構成を説明する説明図である。

第 5図は、第 4図の補間制御回路の動作を説明する説明図である。第 6図は、本発明のさらに他の実施形態の構成を示すプロック図である。

第 7図は、本発明のさらに他の実施形態の構成を示すプロック図である。

第 8図は、本発明の信号処理回路を用いた信号処理装匱の構成を示すブロック図である。

発明を実施するための最良の形態

以下、本発明の実施の形態について図を用いて説明する。

第 1 図は、本発明による水平方向の画素補間処理回路の実施の形態を示すブロック図である。

第 1 図において、 1 はディジタル化した入力画素データを蓄えるバッファメモリ、 2はバッファメモリ 1から読み出された信号 S 1 を 1 サンプル遅延して S 0を出力する 1 サンプル遅延回路、 3は拡大率の設定により制御を行う補間制御回路、 4は補間制御回路 3から入力される重み係数 αを非線形関数により非線形重み係数 kに変換する非線形回路、 5 は S 1 と S 0 とを非線形回路 4から入力される非線形重み係数 k 、 1― kで加重平均する係数加算回路、 5 0 1 は入力 S 1 を非線形回路 4から入力される非線形重み係数 kで乗算する係数回路、 5 0 2は入力 S Oを 1 一 k で乗算する係数回路、 5 0 3は係数回路 5 0 1 、 5 0 2 の出力を加算して補間信号 A o として出力する加算回路である。

入力された、映像信号はディジタルデータとしてバッファメモリ 1 に蓄えられる。このバッファメモリは、画素数の変換によって生じるデータ転送速度の差異を吸収するためのものである。バッファメモリから読み出されたデータ S 1 は、 Dフリップフロップなどで構成される 1サンブル遅延回路 2に入力されており、現在の着目画素データ S O と 1サンブル後の画素データ S 1 が同時に参照できるよう構成されている。この S 0 と S 1 の画素が非線形回路 4からの非線形重み係数 kにより補間出力信号 A oは次式のように定まる。

A o = S 1 k + S 0 ( 1 — k

(数 1 )

(ただし 0≤ k ≤ 1 ) 補間制御回路 3から出力される重み係数 _αは、入力画素 S 0 と補問画素との距離の最大値（ S 0 と S 1 の距離）が 1 となるよう正規化した値が出力される。例えば S 0からの距離比が 3、 S 1 からの距離比が 2の位置に画素を補間する際には、 α = 0. 6 (= 3 Ζ ( 3 + 2 ) ) が出力するよう構成されている。従来からの線形補間方式では、この重み係数ひをそのまま（非線形変換せずに）係数加算回路 5で加重平均の重みとして用いるものであるが、非線形回路 4の非線形特性により、以下のような非線形重み係数 kに変換される。 α < 0. 2 5のとき

k = 0

〇 . 2 5 ≤ α≤ 0. 7 5のとき

k = 2 · ( α - 0. 2 5 )

α > 0. 7 5のとき

k = 1 (数 2 ) このような非線形変換を施すことにより、補間画素の位置が S 0に近いく 0. 2 5 ) 場合には Κ= 0 となり S Oがそのまま補間出力 Α ο として出力される。また補間画素の位置が S 1 に近い（ α〉 0. 7 5 ) 場合には K= l となり S 1 がそのまま補問出力 Α ο として出力される。また、 S 0 と S 1 のほぼ中間付近（ 0. 2 5 ≤ α≤ 0. 7 5 ) を補間する際には、 αの増加にともない、 kは 0から 1 まで増加する値を取り、この非線形変換された重み係数により S 0 と S 1 とが加重平均され補間出力 A o となる。

以上のように、係数加算回路 5の重み係数に非線形関数を適用する事で、補間画素までの距離が近い場合には画素の重心移動を許容してェッジ部の解像度劣化を防止し、補間画素と入力画素の距離が離れた場合（ 2 画素の中間付近）には加重平均処理により画素の重心の偏りのない滑らかな補間出力を得ることができる。これにより、解像度劣化が少なく、しかも図形や文字フォン卜の歪みの目立ちにくい画素数変換機能を実現することができる。

次に、第 1図に示した非線形回路 4の入出力特性について第 3図を用いて説明する。

第 3図は非線形回路 4の入力ひに対する出力 kの値を示す入出力特性図である。実線で示す特性が非線形回路 4の特性である。破線で示す特性は k =ひの直線であり、比較のために非線形回路 4を用いない場合の従来の線形補間の特性を示したものである。（数 2 ) 式に示したように、 α = 0. 2 5、 α = 0. 7 5の 2点に折れ点を有しており、ひく 0. 2 5で Κ= 0、 α > 0. 7 5で K= l となり、 0. 2 5≤ α≤ 0. 7 5で直線的に増加する特性となっている。

この非線形回路 4は、 R OM (リードオンリメモリ）を用いてルックアップテーブルを構成することにより容易に実現できる。すなわち入力ひを R OMアドレスと兑立てて、対応する出力 Kの値をデータとして予め R OMに書き込んでおけばよい。あるいは、線形演算回路と振幅制限回路などを組み合わせることにより実現することもできる。

なお、数 2あるいは第 3図に示した特性の折れ点は、ひ = 0. 2 5、 α = 0. 7 5 となっているが、これに関わらず、折れ点を例えば α = 0. 3、ひ = 0. 7にもたせる構成であってもよレ、。このように Κ= 0、 Κ = 1 の期間を長く取り、中央部の傾斜をきつくすることで、補間出力画像は最近接（前値保持）補間の特性に近くなり、エッジ部の解像度低下を低減させることができる。あるいは、 α = 0. 2、 α = 0. 8に折れ点を持たせることにより、中央直線部で補間される割合が高くなり、線形補問特性に近い滑らかな捕間画像を得ることができる。本発明が目的とする効果を得るためには、非線形関数 k = i ( α ) が以下の条件を満たしていればよい。

( 0 ) 二 0 (数 3 )

( 1 ) = (数 4 )

f 1 - f ( a (数 5 )

f ( α ただし 0 < α < 0 . 5 (数 6 )

f ( α ただし 0 5 < α < (数 7 ) 数 5は、補間特性の左右（あるいは上下）の均質性を保っための条件で、（ひ、 k ) = ( 0 . 5 、 0 . 5 ) の座標を中心として点対称な特性であることを意味している。数 6は補間画素までの距離が近い場合に、線形補間方式よりも重み係数を小さくし、平均化による解像度劣化を低減させるための条件である。数 7は数 6 と数 5からも導かれるものであり、解像度劣化を低減させるための条件である。このような条件を満たす非線形関数であれば、どのようなものであっても本発明の主旨に沿うものである。

以上のような非線形関数を重み係数に適用する事で、解像度劣化が少なく、しかも図形や文字フォントの歪みの目立ちにくい画素数変換機能を実現することができる。次に第 1図に示した補間制御回路 3の動作について第 4図のブロック図及び第 5図の動作説明図を用いて説明する。

第 4図において、 3 0 1 は拡大比率を制御するためのデータを設定するレジスタ、 3 0 2はレジスタ 3 0 1 の設定値と Dフリップフロップ回路 3 0 3の出力を加算する加算回路、 3 0 3は加算回路 3 0 2の出力をドットクロック D C Kでラッチする Dフリップフロップ回路、 3 0 4は Dフリッブフロップ回路 3 0 3から出力される補間距離 D I Sから重み係数ひを算出する係数算出回路である。設定レジスタ 3 0 1 、加算回路 3 0 2及び Dフリッブフ口ップ回路 3 0 3は 8 ビットで構成されている ₍ 加算回路 3 0 2の加算出力は桁上げ信号を無視した下位 8 ビットが Dフリップフ口ップ回路 3 0 3に入力されており、桁上げ信号（ 9 ビット目）は波形整形されバッファからのデータ.読み出しクロック R C Kとして出力されている。この桁上がりを無視した加算処理は演算結果を 2 5 6で割った剰余を示すものであり、 2 5 6 を法とする（modulus 2 5 6 ) 力!] 算を行うことを意味する。加算回路 3 0 2から出力される加算結果は、 Dフリップフロップ回路 3 0 3で遅延され、さらに設定レジスタ 3 0 1 の設定値と加算が行われる構成となっており、レジスタ設定値を 2 5 6 を法とする加算によって順次累積加算を行う構成となっている。

次に、第 4図の補間制御回路の動作について、第 5図を用いて説明する。第 5図（ 1 ) の 1 、 2、 3 . · . ' は入力画素を示しており、画素間の距離は 2 5 6であるものとする。この入力画素を 4 Z 3倍に画素数変換（拡大）する場合には第 5図（ 2 ) の a， b， c · · · に示すように距離 1 9 2 (= 2 5 6 * 3 /4 ) の間隔で補間画素を生成すればよい。このような制御を行うためには、第 4図の設定レジスタ 3 0 1 に補間出力間隔 1 9 2を設定し、順次累積加算を行ってゆく。この累積加算出力 D I Sは 0、 1 9 2、 1 2 8、 6 4、 · · * · のように、入力画素 S O と補間画素との距離を示すことになり、この D I Sをもとに係数算出回路 3 0 4で重み係数ひを生成すればよい。また累積加算結果が 2 5 6 を越えて桁上げが発生した場合には、桁上げ信号から生成されるデータ読み出しクロック R C Kによりバッファからデータが読み出され、 S 0， S I が更新される。この新たな S O , S 1 と累積加算出力の下位 8 ビットを用いて補間データを生成することができる。

以上のように、設定レジスタ 3 0 1 に設定する数値 Nによって 2 5 6 Z N倍の拡大処理を行うことができる。なお、第 4図に示した構成では、設定レジスタ 3 0 1 、加算回路 3 0 2および Dフリップフロップ回路 3 0 3は 8 ビットで構成されていたが、これに限ることなく 7 ビットあるいは 1 0 ビットで構成してもよい。このビット数を減らすことにより、回路規模を低減させることができる。また、ビット数を増加させることによりより細かい単位で拡大率を設定することができる。

先に本発明の実施例を第 1 図を用いて説明したが、この構成と係数加算回路の構成が異なる他の実施形態につき、第 5図を用いて説明する。第 5図において、 1 はディジタル化した入力画素データを蓄えるバッファメモリ、 2はバッファメモリ 1 から読み出された信号 S 1 を 1 サンプル遅延して S Oを出力する 1サンプル遅延回路、 3は拡大率の設定により制御を行う補間制御回路、 4は補間制御回路 3からの重み係数 αを非線形関数により非線形重み係数 kに変換する非線形回路、 5は S 1 と S 0 とを非線形回路 4から入力される非線形重み係数 k 、 1 — kで加重平均する係数加算回路、 5 0 4は S 1 から S 0を減算する減算回路、 5 0 1 は減算回路 5 0 4の出力を非線形回路 4から入力される非線形重み係数 kで乗算する係数回路、 5 0 3は係数回路 5 0 1 の出力と S Oを加算して補間信号 A o として出力する加算回路である。

第 5図に示す構成は、図 1 に示した構成の係数加算回路 5の内部の構成をかえたものであり、他の構成は第 1 図と同様である。以下、係数加算回路 5の内部の構成について説明する。

第 1 図に示した構成の係数加算回路 5の動作は、非線形回路により変換された非線形重み係数 kにより（数 1 ) 式に従い補間出力信号 A o を出力するものである。ここで（数 1 ) 式を変形して係数 kに関わる項をまとめて整理すると次式を得る。

A o = k · ( S 1 - S 0 ) + S 0 (数 8 ) 第 5図に示す係数加算回路 5の構成は、（数 8 ) 式に基づくものであり、減算回路 5 0 4により（ S I — S O ) が算出され、さらに係数 kが係数回路 5 0 1 で乗じられ、この計数回路 5 0 1 の出力と S 0を加算回路 5 0 3で加算することにより、補問出力信号 A oが出力される構成となっている。すなわち、数 1 と数 8が等価であるため、図 6に示す係数加算回路 5を用いても、第 1 図の構成例と同様な効果が得られる。

第 1 図の構成に比較すると、加減算回路が 2つに増加し、計数回路が 1つに減っている。一般には乗算処理を行う計数回路ほうが加減算回路に比較して回路規模が大きいため、第 5図の構成で回路を実現することにより、回路規模を縮小させることができる。

第 1 図あるいは第 5図に示した実施の形態例は、すべて水平方向のみの画素数を変換するものであつたが、垂直方向のライン数変換処理と組み合わせることで、画面全体の拡大ゃァスぺクト比変換などの 2次元的な処理を行うことができる。本発明をこのような水平垂直の画素数変換に用いた場合の実施の形態につき、以下第 7図を用いて説明する。

第 7図において、 1 はディジタル化した入力画素データを蓄えるバッファメモリ、 6はバッファメモリから読み出した信号 L 1 を 1 ライン遅延して L 0を出力するラインメモリ、 3 a は垂直拡大率の設定により制御を行う垂直補間制御回路、 4 a は補間制御回路 3 a からの重み係数ひ 1 を非線形関数により非線形重み係数 k 1 に変換する非線形回路、 5 a は L 1 と L 0 とを非線形回路 4 aから入力される非線形重み係数 k 1 、 1 — k 1 で加重平均する係数加算回路、 2は係数加算回路 5 a から出力された信号 S 1 を 1 サンプル遅延して S 0を出力する 1 サンプル遅延回路、 3 bは水平拡大率の設定により制御を行う水平補間制御回路、 4 b は補間制御回路 3 bからの重み係数 _α 2を非線形関数により非線形重み係数 k 2に変換する非線形回路、 5 bは S 1 と S 0 とを非線形回路 4 b から入力される非線形重み係数 k 2 、 1 - k 2で加重平均して補間信号として出力する係数加算回路、 1 2は本発明による 2次元の画素補間処理回路である。

第 7図の構成は、ラインメモリ 6、係数加算 5 a 、非線形回路 4 a 、垂直補間制御回路 3 a からなる垂直補間処理回路と、 1サンプル遅延回路 2、係数加算 5 b、非線形回路 4 b、垂直補間制御回路 3 bからなる水平補間処理回路とを従属接続した構成となっており、バッファメモリ 1 は水平垂直の画素数、ライン数変換によって生じるデータ転送速度の差異を吸収するためのものであり、垂直補間、水平補間のバッファが兼用されている。バッファメモリ 1から読み出されたデータ L 1 は、ラインメモリ 6で 1 ライン分遅延され L 0 として出力される。これにより L 0， L 1 は画面上で上下に隣接する画素となり、両者を非線形回路 4 a から入力される非線形重み係数 k 1 を用いて加重平均することにより、垂直方向に補間が行われた 1 ライン分のデータを得ることができる。なお、これまでの水平方向の補間処理と異なり、重み係数 α 1 、非線形重み係数 k 1 はライン単位で更新される。また、垂直補間制御回路 3 a からの制御信号 R C K 1 は、ライン単位でのデータ更新を制御する信号で、この信号が出力されない場合には同一ラインのデータが繰り返し出力される。

また、バッファメモリ 1 、ラインメモリ 6 のサンプノレ単位でのデータ更新は、水平補間制御回路 3 bから出力される R C Κ 2によって制御される。

係数加算回路 5 aから出力される垂直補問処理後の信号 S 1 はサンプル遅延回路 2で 1 サンプル遅延され、画面上で水平方向に隣接した S 0 ， S 1 が同時に参照可能となっている。この 2つの隣接画素から、これまでの第 1 図、第 5図で示した構成例と同様に、非線形回路 4 bから出力される非線形重み係数 k 2により係数加算回路 5 bで水平方向の補間処理が行われ、補間出力となる。

非線形回路 4 a 、 4 bの特性については第 1 図及び第 5図の構成例と同様に第 3図に示す特性とすればよい。

このような構成により画面全体の拡大ゃァスぺクト比変換などの 2次元的な処理を、解像度劣化が少なく、しかも、図形や文字フォントの歪みを抑えて高画質で実現することができる。また、水平及び垂直で非線形特性を変えて構成してもよい。例えば、ラスタスキャンで構成される映像信号では垂直方向が走査線により離散化されており、垂直方向の補間特性を最近接（前値保持）補間特性に近い特性としても劣化が許容されやすい。このような特性を利用して、垂直補間の非線形特性を _α = 0 . 3 、 Q = 0 . 7に折れ点がある特性とし、水平補間の非線形特性を Ω 二 0 . 2 5 、 α = 0 . 7 5に折れ点がある特性となるよう構成する。このような構成とすることで、垂直補間による解像度劣化の少ない高画質な画素数変換処理回路を実現することができる。

次に、本発明による画素補間処理回路を用いて、液晶などの画素数が固定した表示装置へ、種々の画像フォーマツトの信号を変換する処理装置の構成例について第 8図のブロック図を用いて説明する。

第 8図において、 7はエンジニアリングワークステーション、パ一ソナルコンピュータなどからの映像信号 S I の入力端子、 8は S I の水平同期信号あるいは水平垂直の同期情報を含んだ複合同期信号 H I の入力端子、 9は S I の垂直同期信号の入力端子、 1 0は映像信号入力 S I をディジタルデータに変換する A/D変換回路、 1 1 はディジタルデータに変換された映像信号を書き込むメモリ、 1 4は入力映像信号 S I に含まれた同期信号の分離あるいは端子 8、 9からの同期信号を波形整形する同期分離回路、 1 5は同期分離回路 1 4からの同期情報を元に書き込みクロックやメモリへの書込制御信号を生成する書込制御回路、 1 2は第 7図に示した画素補間処理回路、 1 3はメモリから読み出した映像デ —タをアナログ信号に変換する DZA変換回路、 1 6はメモリ 1 1への読出制御信号や画素数変換回路 1 2及び DZA変換回路 1 3への読み出しドットクロックを生成する読出制御回路、 1 7は映像信号 S oの出力端子、 1 8は出力映像信号 S oの水平同期信号 H oの出力端子、 1 9は出力映像信号 S oの垂直同期信号 V oの出力端子、 2 0は必要に応じて表示デバイスへ供給するためのクロック C Kの出力端子である。

端子 7から入力された映像信号は、 AZD変換回路 1 0でディジタルデータに変換され、メモリ 1 1に書き込まれる。この際 AZD変換回路 1 0で用いられるサンプリングクロックは、同期分離回路 1 4より入力される水平同期信号から書込制御回路 1 5内の P L L (フユィズロックループ）により生成され、映像信号の有効領域がメモリ 1 1 に書き込まれる。

読出制御回路 1 6は内部に水晶等の周波数の安定した発振回路を有しており、この信号をもとに画素数の固定した表示装置に表示を行うための水平同期信号 H o、垂直同期信号 V o、クロック C Kを生成する。読出制御回路 1 6からの制御信号により、メモリ 1 1 内のデータは画素数変換回路 1 2でライン数と画素数が変換され、 D/A変換回路 1 1 0 でアナログ信号に変換された後、出力映像信号 S o として端子 1 7 より出力される。さらに、読出制御回路 1 6からは水平同期信号 H o、垂直同期信号 V oに加えて、ドットク口ックが必要な表示装置のためク口ック C Kが端子 1 1 5から出力されている。

このような構成により、例えば、 1 2 8 0画素 X 1 0 2 4 ラインの固定画素の液晶などの表示装置に 1 0 2 4画素 X 7 6 8 ラインの表示信号を画面いっぱいに拡大表示することが可能となる。このような処理を行う場合には、画素補間処理回路 1 2で水平方向に 1 . 2 5倍（ 1 0 2 4 X I . 2 5 = 1 2 8 0 ) 、垂直方向に 1 . 3 3 3倍（ 7 6 8 X 1 . 3 3 3 = 1 0 2 4 ) に拡大処理を行えばよい。あるいは、水平垂直のァスぺクト比を保っため水平、垂直ともに 1 . 2 5倍に拡大を行い垂直のライン数に関しては 6 4 ラインのブランキングを付加してもよレ、。

また、メモリ 1 1 は入力信号の有効領域をフィールド単位で書込み、フィ一ルド周波数の変換を行うためのものであるが、第 7図に示す画素補間処理回路 1 2内部のバッファメモリ 1 と兼用させることができる。この際にはメモリ 1 1 のライン単位での読み出しは、第 7図に示す画素補間処理回路 1 2内部の垂直補間制御回路 3 aから出力される R C K 1 に従い、ドット単位での読み出しは、水平補間制御回路 3 bから出力される R C K 2に従って処理が行われる。このようにメモリを兼用することにより回路規模を低減させることができる。

以上のような構成により、表示デバイスの画素数に合致しない信号が入力された場合にも、大きな画質劣化なく画素数を変換し表示を行うことができる。産業上の利用可能性

以上のように、本発明にかかる映像信号の処理装置は、比較的簡易な信号処理により解像度劣化が少なく、文字フォントなどに図形歪みの目立ちにくい画素数変換機能を有する装置として有用である。

Claims

請求の範囲

1 . 画素単位に離散化された映像信号を補間処理する信号処理装置において、

入力された原画像の画素と補問画素との補間距離を求める手段と、上記補間距離を非線形に変換する手段と、

上記非線形に変換された補間距離に基づいて近傍画素から補間画素を生成する手段と、

を含む構成であることを特徴とする映像信号の処理装置。

2. 補間距離を非線形に変換する手段が、

f ( 0 ) = 0

f ( x ) = 1 - f ( 1 - x )

f ( x ) ≤ x ただし 0く x く 0. 5

の条件を満たす非線形関数 ί ( X ) に基づく変換手段を含む構成である請求の範囲第 1項記載の映像信号の処理装置。

3. 補間距離を非線形に変換する手段が、

0 < A < 0. 5 を満たす定数 Λに対して

Xく Aのとき ί ( X ) = 0

A≤ X ≤ 1 - Α のとき f ( x ) = ( x — A) Z ( 1 — 2 A) x 〉 l _Aのとき ί ( χ ) = 1

の条件を満たす非線形関数 f ( X ) に基づく変換手段

を含む構成である請求の範囲第 1項記載の映像信号の処理装置。

4 - 定数 Aが 0. 2以上でかつ 0. 3以下である請求の範囲第 1 項記載の映像信号の処理装置。

5. 画素単位に離散化された映像信号を 2次元補間処理する信号処理装置において、入力された ψ画像の画素と垂直補間画素との垂直方向の補間距離を求める手段と、

上記垂直補間距離を非線形に変換する手段と、

上記非線形に変換された垂直補間距離に基づいて画面上下の近傍画素から垂直補問画素を生成する手段と、

上記垂直補間された画素と水平補間画素との水平方向の補間距離を求める手段と、

上記水平補間距離を非線形に変換する手段と、

上記非線形に変換された水平補間距離に基づいて画面左右の近傍画素から補間画素を生成する手段と、

を含む構成であることを特徴とする映像信号の処理装置。

6.. 水平補間距離を非線形に変換する手段と、

垂直補間距離を非線形に変換する手段との少なくとも一方が、

f ( 0 ) = 0

f (x ) = l - f ( 1 - x )

f ( x ) ≤ x ただし 0く xく 0. 5

の条件を満たす非線形関数 f ( X ) に基づく変換手段を含む構成である請求の範囲第 5項記載の映像信号の処理装置。

7. 水平補間距離を非線形に変換する手段と、

0 < A < 0. 5を満たす定数 Aに対して

Xく Aのとき ί ( ) = 0

A≤ X ≤ 1 - Α のとき f ( x ) = ( x _A) / ( l — 2 A) x〉 l 一 Aのとき f ( x ) = 1

8. 定数 Aが 0. 2以上でかつ 0. 3以下である請求の範囲第 7項記載の映像信号の処理装置。