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WO1998018132A1 - Dispositif a memoire semi-conducteur remanente et son procede d'exploitation - Google Patents

Dispositif a memoire semi-conducteur remanente et son procede d'exploitation Download PDF

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Publication number
WO1998018132A1
WO1998018132A1 PCT/JP1997/003716 JP9703716W WO9818132A1 WO 1998018132 A1 WO1998018132 A1 WO 1998018132A1 JP 9703716 W JP9703716 W JP 9703716W WO 9818132 A1 WO9818132 A1 WO 9818132A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
floating gate
memory cell
insulating film
gate electrode
Prior art date
Application number
PCT/JP1997/003716
Other languages
English (en)
French (fr)
Inventor
Akihiko Satoh
Takayuki Kawahara
Original Assignee
Hitachi, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd. filed Critical Hitachi, Ltd.
Priority to US09/284,083 priority Critical patent/US6580643B1/en
Publication of WO1998018132A1 publication Critical patent/WO1998018132A1/ja

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Definitions

  • Nonvolatile semiconductor memory device and method of operating the same
  • the present invention relates to a nonvolatile semiconductor memory device and a method of operating the same, and more particularly to a nonvolatile semiconductor memory device with improved storage retention characteristics and higher accuracy of a write operation and an erase operation, and a method of operating the same.
  • a nonvolatile semiconductor memory device using a field-effect transistor having a floating gate, which is covered with an insulating film and serving as a charge storage layer, as a memory cell the amount of charge stored inside the floating gate is controlled.
  • Information is stored by changing the threshold voltage of the transistor.
  • Writing or erasing of information is performed by injecting electric charge into the floating gate through the insulating film or discharging electric charge from the floating gate.
  • the charge injection and release operations are realized by utilizing the Fowler-Nordheim (F-N) tunnel phenomenon / hot-electron phenomenon. You. At this time, electric charges are injected into the insulating film around the floating gate under the application of a high electric field. As a result, when the number of rewrites increases, the insulating film is repeatedly subjected to charge injection stress, thereby deteriorating, and degrading various characteristics of the memory cell. In particular, the leakage current (low electric field leakage current or stress leakage current) when a low electric field is applied to the insulating film that has deteriorated due to repeated rewriting increases the charge of the memory cell. Storage retention characteristics such as retention (retention) characteristics or disturb characteristics are degraded. This is why it is necessary to limit the number of rewrites of the nonvolatile semiconductor memory device. This is a problem.
  • F-N Fowler-Nordheim
  • the first conventional example of improving the memory cell read disturb characteristics by suppressing the stress leakage current described above is, for example, Endo et al., 1991 International-Electron's Devices Meeting, 3.3 (1994 International Electron Devices meeting 3.3) and Endo et al. p — There is a method shown in R-6. An outline of this operation method will be described with reference to FIG.
  • FIG. 4A is a diagram showing a timing flow of a voltage applied to the memory cell at the time of erasing information
  • FIG. 4B is a schematic cross-sectional view of the memory cell.
  • information is rewritten by using the FN tunnel phenomenon to inject electrons into or release electrons from the floating gate 42 through the gate insulating film 46. Do it by doing.
  • the operation of emitting electrons from the floating gate 42 is referred to as erasing.
  • the gate insulating film 46 of the memory cell is degraded as described above, and the stress leakage current is reduced. Increase.
  • a number of trap sites are formed in the insulating film due to the deterioration of the gate insulating film, and the stress leakage current through the trap sites is reduced. We believe it will increase.
  • the erase operation is performed as described below, thereby inactivating the trap site and suppressing the stress leak current. .
  • control gate 41 is set to the ground potential, and a predetermined positive erasing voltage Vee is applied to the memory cell substrate 45, the source 43, and the drain 44, and the F-N tunnel phenomenon occurs.
  • Floating gate 4 2 The electrons inside are emitted to the substrate 45 side through the gate insulating film 46, and the threshold voltage of the memory cell is set to a predetermined erase level.
  • the trap site is activated by the application of the voltage V ee.
  • the trap site active at the time of reading at the interface between the gate insulating film 46 and the substrate 45 and near the interface is reduced, and the stress leakage is reduced. Since the current is reduced, the fluctuation of the threshold voltage due to the subsequent read operation can be suppressed, and the read retention characteristics can be improved.
  • FIGS. 13A and 13B are diagrams schematically showing the trapped charge distribution in the gate insulating film 46 in the first conventional erasing operation, and FIG. 13A shows the erasing voltage V ee on the substrate 45 side.
  • (B) is a schematic diagram when a positive low voltage V gg is applied to the control gate 41 after application of the erase voltage. As shown in FIG. 4A, when the erase voltage V ee is applied, a part of the electrons extracted from the floating gate 42 to the gate insulating film 46 are removed from the gate insulating film 46. Electrons are captured near the substrate interface in the gate insulating film 46 by being trapped by the trapping level near the floating gate 42 in the inside.
  • an erasing voltage V ee is applied to suppress a stress leakage current, and then a positive low voltage V gg which is slightly larger than that at the time of reading is applied.
  • the site is being inactivated.
  • the trapped charges in the gate insulating film 46 are also slightly released, but are applied to the gate insulating film 46 by the low voltage V gg. Since the electric field generated is a low electric field of about 3 to 5 MV / cm, the electric charge trapped in the insulating film 46 by the high electric field applied at the time of writing and erasing is sufficiently removed in a short time. It is not possible.
  • a nonvolatile semiconductor memory device includes a memory cell array configured by integrating a large number of memory cells.
  • the erasing characteristics of memory cells vary due to variations in memory cells.
  • the amount of charge trapped in the insulating film during the erase operation and the threshold voltage fluctuation characteristics after the erase operation vary depending on the individual memory cells. Therefore, when the voltage V gg is further applied to the memory cell once erased as in the first conventional example, writing occurs depending on the memory cell, or As described above, there is a possibility that a memory cell that cannot secure a threshold voltage of a predetermined erasure level may exist due to the escape of trapped charges. Therefore, a verification operation of the threshold voltage after applying the low voltage V gg is required.
  • FIG. 5A is a flow chart showing an erase operation of the second conventional example
  • FIG. 5B is a schematic sectional view of a memory cell showing a voltage relationship at the time of writing.
  • This conventional nonvolatile semiconductor memory device has a stress application mode in addition to a write mode, a read mode, and an erase mode. As shown in Fig.
  • information is written by applying a hot electron generated by applying a high electric field between the source 43 and the drain 44 to the control gate 41. This is performed by injecting into the floating gate 42 through the region near the drain 44 of the gate insulating film 46 by the applied high voltage Vpp. At this time, some of the injected electrons are captured in the gate insulating film 46. For this reason, when the program / erase operation is repeated, the number of electrons captured in the region near the drain 44 of the gate insulating film 46 increases, and the captured electrons increase the data write time. The vertical electric field of the gate oxide film 46 is relaxed, and the writing speed is reduced.
  • the stress application mode is executed after the pre-erase write operation, and the gate insulation is performed.
  • the erase operation is performed after the electrons trapped in the film 46 are discharged to the floating gate 42.
  • the stress application mode means, for example, that the substrate 45 and the source 43 are in an open state, the power supply voltage Vcc is applied to the drain 44, and the high voltage Vpp is applied to the control gate 41. Mode. By discharging the captured electrons in advance in this way, a decrease in the writing speed in the subsequent writing operation can be suppressed.
  • the stress application mode is executed after the write operation is performed, and the stress is captured in the gate insulating film 46.
  • the erase operation is performed and the erase is verified. ing.
  • this operation method there is a new electron trapped in the gate insulating film 46 due to the erasing operation, and the threshold value read out in the subsequent verification operation
  • the voltage includes the effects of the captured electrons. Therefore, the fluctuation of the threshold voltage due to the trapped charge leakage cannot be suppressed.
  • a stress application operation of 1 to 20 ms is added to one erase operation in addition to the write operation before erase, the erase operation, and the erase verify operation. The problem is that the erase time increases.
  • the positive low voltage V slightly larger than that during the reading is applied.
  • gg is applied to inactivate the trap site.
  • the electric field applied to the gate insulating film 46 by the voltage V gg is a low electric field of about 3 to 5 MVZ cm. Therefore, the charge trapped in the gate insulating film 46 due to the high electric field applied at the time of writing and erasing cannot be sufficiently removed in a short time.
  • the threshold voltage read in the subsequent verification operation includes the effect of trapped electrons. Therefore, fluctuations in the threshold voltage due to trapped charge leakage cannot be suppressed.
  • an object of the present invention is to enable the charge trapped in the gate insulating film to be extracted in a shorter time than in the past, and to reduce the threshold voltage even when the characteristics of the memory cell vary.
  • An object of the present invention is to provide a nonvolatile semiconductor memory device capable of suppressing voltage variations and an operation method thereof.
  • a nonvolatile semiconductor memory device includes a gate insulating film, a floating gate electrode, an inter-electrode insulating film, and a control gate electrode on a semiconductor region of a first conductivity type.
  • a memory cell array formed by arranging a plurality of memory cells formed in the semiconductor region of the second conductivity type with a source region and a drain region of the second conductivity type;
  • the floating gate electrode Means for applying a predetermined first operating voltage to the memory cell for injecting charges into the memory cell or releasing charges from the floating gate electrode; and after applying the first operating voltage, A second voltage is applied to the insulating film area around the floating gate, through which the electric charge has passed when the operating voltage is applied, to give a second electric field having an electric field having the opposite polarity to the electric field given by the first operating voltage.
  • Means for applying a voltage to the memory cell means for verifying the threshold voltage of the memory cell after the application of the second voltage, and whether to repeat the operation after the application of the first operation voltage after the verification. It is characterized in that it has at least a means for judging whether or not it is necessary.
  • the operation method of the nonvolatile semiconductor memory device includes a gate insulating film, a floating gate electrode, an electrode interlayer insulating film, and a control gate electrode on the first conductivity type semiconductor region, And a memory cell array configured by arranging a plurality of memory cells formed with a source region and a drain region of the second conductivity type in the semiconductor region of the first conductivity type.
  • the floating gate around which the charge has passed Applying to the memory cell a second voltage that provides an electric field having a polarity opposite to the electric field given by the first operating voltage to the surrounding insulating film region, and after applying the second voltage. Verifying the threshold voltage of the memory cell; and, after the verification, determining whether or not to repeat the process after the application of the first operating voltage. Erase operation
  • the second voltage is a voltage that gives an electric field having an absolute value of at least 7 MV / cm to the insulating film region around the floating gate
  • the pulse width is the first operation voltage. It is preferable that the voltage pulse be shorter than the pulse width of the voltage.
  • the step of applying the second voltage to the memory cell is preferably performed when the number of times of rewriting the memory cell exceeds a predetermined number.
  • the pulse widths of the first operating voltage and the second voltage may be increased. Good.
  • the process of increasing the pulse width of the second voltage may be performed until the pulse width of the second voltage reaches a predetermined value.
  • the method may further include a step of increasing each peak value of the first operating voltage and the second voltage each time the step of applying the first operating voltage to the memory cell is repeated a predetermined number of times. It is possible.
  • the process of increasing the peak value of the second voltage may be performed until the peak value of the second voltage reaches a predetermined value.
  • the first operating voltage is compared with the ground potential, applied to a predetermined lead line, that is, a selected lead line as a positive voltage, and applied to the substrate at the ground potential or the ground potential. It is preferable that a negative potential is applied by comparison, and the second voltage is applied to the lead line as a negative voltage by comparing with the ground potential.
  • the first operating voltage is Give to the predetermined lead line, that is, the selection lead line, as a positive voltage compared to the ground potential
  • the substrate is supplied with a ground potential or a negative potential compared to the ground potential, and the second voltage is supplied to the substrate as a positive voltage compared to the ground potential. May be.
  • the first operating voltage is compared with the ground potential and applied to the substrate as a positive voltage
  • the second voltage is compared with the ground potential and applied as one or more predetermined voltages as a positive voltage. It may be applied to the guide line of the book.
  • the first operating voltage is compared with the ground potential and applied as a negative voltage to a predetermined lead line, that is, a selected lead line, and the substrate is compared with the ground potential or the ground potential.
  • a second voltage may be applied to the above-mentioned lead line as a positive voltage by comparing the second voltage with the ground potential.
  • the threshold voltage is set to one of a plurality of write levels or erase levels so that a plurality of bits of information can be stored. The peak value or pulse width of the second voltage can be made different during a write or erase operation.
  • a nonvolatile semiconductor memory device has a floating gate electrode formed on a first conductivity type semiconductor region via a gate insulating film, and has a second conductivity type semiconductor region in the first conductivity type semiconductor region.
  • a memory cell array in which a plurality of memory cells each having a source region and a drain region of a conductivity type are arranged in a matrix to control the amount of charge in the floating gate electrode.
  • a circuit for generating a predetermined first operating voltage for discharging electric charges, i.e., a predetermined write / erase voltage applied to a selected memory cell, and applying the first operating voltage A second voltage for applying an electric field having a polarity opposite to the electric field given by the first operating voltage to the insulating film area around the floating gate electrode through which the electric charge has passed, and the second voltage
  • An operation method of the nonvolatile semiconductor memory device includes applying a predetermined first voltage from the first operation voltage generation circuit to a selected memory cell, Next, after applying a predetermined second voltage from the second voltage generation circuit to the selected memory cell, the verification voltage from the verification voltage generation circuit is applied to the selected memory cell to perform the verification operation. Do After the verification, if the threshold voltage of the memory cell does not reach the predetermined threshold voltage range, the operation after the application of the first operating voltage is repeated.
  • the non-volatile semiconductor memory device can suppress the fluctuation of the threshold voltage of the memory cell due to the leakage of the trapped charge, and can improve the memory retention characteristics.
  • FIG. 1 is an operation flowchart and an operation timing diagram showing an embodiment of an operation method of a nonvolatile semiconductor memory device according to the present invention.
  • FIG. 2 is a circuit block diagram showing a main part of a circuit configuration of an embodiment of the nonvolatile semiconductor memory device according to the present invention.
  • Fig. 3 shows the erasing characteristics of the fastest bit and the slowest bit at the time of erasing in a plurality of memory cells connected to a common lead line for the conventional operation method and the operation method of the present invention. It is a characteristic diagram.
  • FIG. 4 is a diagram showing a first conventional example, in which (a) is a timing diagram of an applied voltage when information is erased, and (b) is a schematic cross-sectional view of a memory cell. .
  • FIG. 5 is a diagram showing a second conventional example, in which (a) is a flow chart of an erase operation, and (b) is a schematic sectional view of a memory cell at the time of writing.
  • Figure 6 is a circuit diagram showing a memory cell array in which a plurality of memory cells are arranged in a matrix and connected in parallel.
  • FIGS. 7A and 7B show a comparison between the erase operation method of the present invention and the conventional erase operation method.
  • FIG. 7A is a characteristic diagram comparing erase times
  • FIG. FIG. 4 is a characteristic diagram comparing characteristics.
  • FIG. 8 is a flowchart of an erase operation showing another embodiment of the operation method of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 9 is a flowchart of a write operation showing another embodiment of the operation method of the nonvolatile semiconductor memory device according to the present invention.
  • FIG. 10 shows how the nonvolatile semiconductor memory device according to the present invention operates.
  • FIG. 11 is a flowchart of a write operation showing another embodiment of the method.
  • FIG. 11 is a diagram showing another embodiment of an operation method of the nonvolatile semiconductor memory device according to the present invention. This is a flowchart of the flash memory write operation.
  • FIG. 12 is a diagram showing the time change of each threshold voltage after writing of the memory cell by the write operation method shown in FIG. 11 and that of the memory cell by the conventional write operation method.
  • FIGS. 13A and 13B are diagrams schematically showing the distribution of trapped charges in the gate insulating film during the erasing operation in the operation method of the first conventional example, wherein FIG. 13A shows when the erasing voltage is applied, and FIG. When the positive voltage V gg is applied.
  • Figure 14 is a characteristic diagram showing the current-electric field characteristics of the gate oxide film before and after the application of the charge injection stress.
  • FIGS. 15A and 15B are diagrams showing still another embodiment of the nonvolatile semiconductor memory device and the operation method thereof according to the present invention.
  • FIG. 15A is a schematic diagram of an equivalent circuit showing the configuration of a memory cell array.
  • (B) is a diagram of the applied voltage timing during the erase operation.
  • FIG. 16 is a diagram showing still another embodiment of the nonvolatile semiconductor memory device and the operation method thereof according to the present invention.
  • (A) is a schematic diagram of an equivalent circuit showing a configuration of a memory cell array
  • (B) is a timing chart of the applied voltage during the write operation.
  • FIG. 17 is a diagram showing still another embodiment of the nonvolatile semiconductor memory device and the operation method thereof according to the present invention.
  • (A) is a schematic diagram of an equivalent circuit showing a configuration of a memory cell array
  • (B) is a timing chart of the applied voltage during the write operation.
  • FIG. 18 is a diagram showing still another embodiment of the nonvolatile semiconductor memory device and the operation method thereof according to the present invention.
  • (A) is a schematic diagram of an equivalent circuit showing a configuration of a memory cell array
  • (B) is
  • FIG. 14 is a diagram illustrating the timing of an applied voltage during an erase operation.
  • FIG. 19 is a diagram showing an example in which the operation method of the nonvolatile semiconductor memory device according to the present invention is applied to an N ⁇ R type flash memory, and (a) is a diagram showing a memory cell array.
  • FIG. 4B is a schematic diagram of an equivalent circuit showing the configuration, and FIG. 4B is a diagram of an applied voltage timing during a write operation.
  • FIG. 20 is a main circuit configuration diagram for explaining the operation flow of FIG. 1 ( a ) among the circuit configuration blocks shown in FIG.
  • FIG. 21 is a diagram showing another embodiment of the nonvolatile semiconductor memory device according to the present invention, wherein (a) is a schematic cross-sectional view in the source drain direction of a memory cell with an erase gate, and (b) (A) is a schematic cross-sectional view of a memory cell with an erase gate on a plane perpendicular to (a).
  • FIG. 22 is a diagram showing still another embodiment of the nonvolatile semiconductor memory device and the operation method thereof according to the present invention, wherein (a) is a schematic diagram of an equivalent circuit showing the configuration of a memory cell array, and (b) ) Is an applied voltage timing diagram during the erasing operation.
  • FIG. 23 is a diagram showing still another embodiment of the nonvolatile semiconductor memory device according to the present invention.
  • the nonvolatile semiconductor memory device stores a plurality of storage states in the memory cell with an erase gate shown in FIG. 21.
  • FIG. 10 is a main part circuit configuration diagram for explaining the operation flow of FIG. 9 showing the write operation of the storage device.
  • FIG. 24 is a diagram showing still another embodiment of the operation method of the nonvolatile semiconductor memory device according to the present invention, and is a diagram showing an applied voltage timing tip during a write operation.
  • FIG. 2 is a circuit block diagram showing a main part of a circuit configuration of the nonvolatile semiconductor memory device according to the present invention.
  • reference numeral 10 denotes a memory cell array
  • a row decoder 18 for selecting a word line is strongly connected to the memory cell array 10.
  • a column decoder 19 for selecting a data line is connected via a sense amplifier Z data latch circuit 14.
  • the input / output buffer 15 is connected to the row decoder 18 via the row address buffer 16 and to the column decoder 19 via the column address buffer 17. It is also connected to the sense amplifier latch circuit 14 and the control circuit 20.
  • the control circuit 20 is connected to the row decoder 18 and the sense amplifier / data latch circuit 14 via the power supply control circuit 30.
  • FIG. 6 shows the configuration of the memory cell array 10 shown in FIG.
  • the memory cell array 10 shown in FIG. 6 has a memory consisting of an n-channel M ⁇ S transistor having a floating gate similar to the conventional example shown in FIG. 4 (b).
  • a plurality of cells 12 are arranged in a matrix.
  • the structure of the memory cell 12 is the same as that of FIG. 4 (b) of the first conventional example, and the same components will be described with the same reference numerals.
  • the control gates 41 of the memory cells M1-1 and M1-2 are connected to the word line W1
  • the memory cells M2-1 and M2- 2 are connected to the word line W2
  • the drains 44 of the memory cells M1-1 and M2-1 are connected to the data line D1.
  • the drains 44 of the memory cells M 1-2 and M2-2 are connected to the data line D2, and the sources 43 of the memory cells M1-1 and M2-1 are connected to the oral source lines. Lb in contact with S 1 Then, the sources 43 of the memory cells Ml-2 and M2-2 are connected to the oral source line S2.
  • a plurality of memory cells 12 are connected in parallel as shown in FIG. 6 and arranged in a matrix, but the arrangement method of the memory cells 12 is as follows. It is not limited to this. Also, here, the memory cells 12 are shown only for 4 bits, but the number of the lead lines and the data lines, and the number of the memory cells 12 are not limited thereto. It is not something that is done. Further, when these memory cells 12 are manufactured in a cell (not shown) formed on the substrate, they may be connected to a cell wiring WEL connected to a common cell. However, it may be configured such that the ball is driven by being separated into several pieces. If no holes are formed, the wiring WEL is connected to the substrate. Still further, the memory cell 12 may be constituted by a p-channel M0S transistor.
  • the control circuit 20 includes a command decoder 21, a power supply switching circuit 22, a write / erase determination circuit 23, and a counter 24.
  • the power supply control circuit 30 includes a reference voltage generation circuit 31, a write Z erase voltage generation circuit 32, and a verification voltage generation circuit 33.
  • the reference power generation circuit 31 is input to each circuit for generating a predetermined voltage such as the write Z erase voltage generation circuit 32, the verification voltage generation circuit 33, and the reverse polarity pulse generation circuit 34. This circuit generates the reference voltage.
  • the counter 24 is not used in this embodiment, and can be omitted.
  • an operation method of the nonvolatile semiconductor memory device configured as described above will be described with an information erasing operation as an example.
  • a memory sensor consisting of n channels M0S transistor
  • the operation of injecting electrons into the floating gate 42 of 12 and raising the threshold voltage of this memory cell is defined as the erasing operation.
  • the definition of the erase operation is not limited to this, and the electrons are emitted from the floating gate 42 to lower the threshold voltage of the memory cell as in the first conventional example described above.
  • the operation to be performed may be defined as an erasing operation.
  • the operation method of the nonvolatile semiconductor memory device according to the present invention is applicable not only to an erase operation but also to a write operation.
  • the erase command input from the input / output buffer 15 is converted into a control signal by a command decoder 21 in the control circuit 20, and the control signal is switched by a power supply.
  • the circuit 22 is controlled to switch the output of the write / erase voltage generation circuit 32 in the power supply control circuit 30 to a predetermined erase voltage Vee required for the erase operation. As a result, the erase voltage V ee is supplied to the row decoder 18.
  • the row address signal input from the input / output canopy buffer 15 is input to the row decoder 18 via the row address buffer 16 and is applied to the word line drive signal. It is decoded.
  • a predetermined word line Wn (W1 or W2 in FIG. 6) selected by the ground line drive signal is driven by a word driver or the like, and is a first operating voltage.
  • the erase voltage Vee is applied to the control gate 41 of the desired memory cell 12 via the lead line Wn.
  • the data line D n, the source line S n, and the cell line WEL are also supplied from the input / output buffer 15 to the column decoder 1 via the column address buffer 17. Selection is performed by the column address signal input to 9.
  • a predetermined voltage is supplied from the power supply control circuit 30 by a command input from the input / output buffer 15 to the control circuit 20. Accordingly, the ground potential is applied to the drain 44, the source 43, and the well of the memory cell 12.
  • FIG. 1A is a flow chart showing the erase operation of the present embodiment
  • FIG. 1B is a flow chart showing the control gate 41 and the memory gate of the memory cell 12 by the erase operation flow.
  • the timing flow of the voltages V eg and V d applied to the lane 44 is shown.
  • the voltage Vdv is a verification voltage pulse.
  • Figure 20 shows the memory configuration block 10, the power supply switching circuit 22, the row decoder 18, the write / erase voltage generator 32, and the reverse polarity of the circuit configuration blocks shown in Figure 2.
  • FIG. 1A is a flow chart showing the erase operation of the present embodiment
  • FIG. 1B is a flow chart showing the control gate 41 and the memory gate of the memory cell 12 by the erase operation flow.
  • the timing flow of the voltages V eg and V d applied to the lane 44 is shown.
  • the voltage Vdv is a verification voltage pulse.
  • Figure 20 shows the memory configuration block 10, the power supply switching circuit 22, the row decoder 18, the write / erase voltage generator 32
  • step S10 the switch SW1 is closed by the signal from the power supply switching circuit 22 for the word line Wn selected by the row decoder 18.
  • a positive high voltage V ee is applied to the control gate 41 in a plurality of memory cells 12 sharing the word line W n, so that the F-N tunneling phenomenon causes In this case, electrons are transferred from the substrate 45 (in the case of a structure having a hole) to the memory cell through the gate insulating film 46. Injected into the floating gate 42, the threshold voltage of the memory cell rises. At this time, the switches SW2 to SW4 remain open.
  • step SI1 the switch SW2 is closed by a signal from the power supply switching circuit 22 and connected to the second voltage generation circuit 34a, and the first voltage is supplied to the first voltage generation circuit 34a.
  • the switches SW1, SW3 and SW4 remain open.
  • the second voltage V rr has a polarity opposite to that of the first operating voltage V ee with respect to the gate insulating film 46 of the memory cell 12 and at least its absolute value is small.
  • the setting is such that an electric field of approximately 7 MVZ cm is applied.
  • FIG. 14 is a characteristic diagram showing current-electric field characteristics before and after applying a charge injection stress to a thermal oxide film having a thickness of about 10 nm. In a thermal oxide film subjected to charge injection stress, as shown in Fig.
  • the leakage current in a low electric field increases and the F-N tunnel current in a high electric field decreases slightly. It has been known.
  • the leak current in the low electric field contains a component corresponding to the trapped charge leakage described above. Therefore, in order for the trapped charge to be sufficiently released from the thermal oxide film in a short time by applying a voltage of the opposite polarity to the thermal oxide film subjected to the charge injection stress, It is necessary to apply an electric field of at least 7 MV / cm, where the F-tunnel current is dominant over the low electric field leak current.
  • step S12 the switch (not shown) is closed by a signal from the power supply switching circuit 22 and connected to the verification voltage generation circuit 33, and The drain 44 of the memory cell 12 has a predetermined positive verification voltage Vdv on the drain 44 and the control gate 41 has a positive verification gate with a margin for a predetermined erase threshold voltage. Apply voltage V thv. At this time, the switches SW1 to SW4 remain open.
  • the process returns to step S10 and the erase pulse is repeated.
  • the same erase operation is repeated for the memory cells connected to the selected word line W n, and all the cells connected to the selected word line W n are selected. After the completion of erasing for the cells, the erasing operation ends.
  • a high voltage Vrr having a polarity opposite to that of the erasing voltage is applied to the control gate 41. Accordingly, the charges trapped in the gate insulating film 46 when the erase voltage V ee is applied can be removed. Therefore, the threshold voltage fluctuation of the memory cell due to the leakage of the trapped charge after the erase operation can be suppressed.
  • a trapped charge distribution may be formed in the gate insulating film 46 in a direction opposite to that when the erase voltage V ee is applied.
  • the internal electric field of the gate insulating film 46 causes
  • the generated charge transfer occurs in the direction of injecting electrons from the substrate 45 (or the cell in the case of a cell) into the floating gate 42, thereby increasing the memory cell threshold voltage. Acts in the direction. Therefore, there is no problem because the margin between the threshold voltage of the erased memory cell and the write level is enlarged, and does not lead to the deterioration of the memory retention characteristics.
  • FIG. 3 (a) shows the time change of the threshold voltage due to the erase operation without applying the second voltage V for a plurality of memory cells 12 connected to the common ground line Wn.
  • FIG. 3 (b) shows the time change of the threshold voltage by the erase operation of the present invention in which the voltage Vrr of FIG. 2 is applied, respectively.
  • the threshold voltage of a plurality of memory cells related to erasure has a distribution at an arbitrary time due to the characteristic variation of each memory cell.
  • FIG. 3 shows the characteristics of the memory cell m f, which is the earliest erased memory, and the characteristic of the memory cell m s which is the slowest erased memory.
  • the memory cell m f which is the earliest to be erased, is a memory cell through which the FN tunnel current flows more easily than the other memory cells when the same voltage is applied.
  • the threshold voltage V tmi approaches the desired erase threshold voltage V in a shorter time.
  • the memory cell ms that is the slowest in erasing is a memory cell in which the FN tunnel current is less likely to flow than the other memory cells when the same voltage is applied. . Its threshold voltage
  • the erase time is determined by the memory cell ms that is the slowest in erase, and the threshold voltage after erase is as described above. Has variation.
  • the electric field Er having a polarity opposite to that at the time of applying the erasing voltage is applied to the memory cell.
  • the threshold voltage of the memory cell is low in the early stage of the erase operation, the effect of the electric field Er applied to the gate insulating film by applying the second voltage Vrr is small. It is small, and the threshold voltage of the memory cell has the same variation as before.
  • the electric field Er of the opposite polarity due to the application of the second voltage Vrr increases, which is different from when the initial erase voltage is applied. Conversely, it acts so that electrons are emitted from the floating gate 42.
  • the slowest memory cell ms has a lower threshold voltage than the other memory cells erased at the same time, so the electric field E applied to the gate insulating film 46 is r is relatively small.
  • this memory cell ms is a memory cell in which the F-N tunnel current is less likely to flow than other memory cells, the electron from the floating gate 42 is Little release occurs.
  • the charge captured by the gate insulating film 46 is different from the charge in the floating gate 42, and is easily released even when the electric field Er is relatively small. Therefore, in the memory cell ms with the slowest erasing, the charge injected into the floating gate 42 when the erasing voltage V ee is applied is not wasted, and the charge trapped in the gate insulating film 46 is not lost. Can be released.
  • the threshold voltage is higher in the memory cell mf, which is the earliest erased cell, than the others, so that the electric field Er applied to the gate insulating film 46 has a larger value.
  • this memory cell mf is a memory cell in which the F-N tunnel current flows more easily than other memory cells, the memory cell mf is applied to an electric field E r having a polarity opposite to that when the erase voltage is applied. As a result, electrons are emitted from the gate oxide film 46 and the floating gate 42 to the substrate 45 (or the well).
  • the erasing operation method of the present embodiment including the step S11 of applying the second voltage Vrr which is a voltage pulse for releasing the trapped charge in the insulating film, and the second voltage Vrr is not applied.
  • Figure 7 (a) shows a comparison of the erasing time with the conventional erasing operation method
  • Figure 7 (b) shows a comparison of the charge retention characteristics after erasing.
  • the erase voltage V ee is 1 8 V
  • the second voltage V rr one 1 4 V
  • the initial Roh, 0 pulse width t 21 0 Set to 0 5 ms. Note that ⁇ V th in FIG.
  • FIG. 7 (b) represents the amount of change with respect to the threshold after the end of erasing. From FIG. 7 (b), it can be seen that the erasing operation method of the present embodiment is significantly improved compared to the conventional erasing operation method, especially in the initial charge retention characteristics after the end of erasing. . This is because threshold voltage fluctuation due to leakage of trapped charges in the gate insulating film was suppressed. Since the threshold voltage fluctuation ⁇ V th when left for a long time after erasing is due to the leakage of the charge stored in the floating gate 42, the difference in characteristics between the two operating methods is reduced. are doing. Also, from FIG. 7 (a), in the operation method of the present invention, the erase time is increased by applying the second voltage V. ing.
  • the gate insulating film 46 is applied after the erasing voltage V ee is applied and before the threshold voltage is verified.
  • the trapped charge is released in advance. This makes it possible to suppress fluctuations in the threshold voltage due to the leakage of trapped charges after the verification operation, so that the charge retention characteristics and write disturb when left unattended after the erasing operation are reduced. In this case, the disturb characteristics are improved compared to the conventional case.
  • the erase operation is performed in units of word lines has been described, but the erase unit is not limited to this.
  • the erasing operation has been mainly described.
  • the present invention is not limited to the erasing operation but is also effective for a writing operation. That is, the write operation may be performed in accordance with steps S20 to S23 of the flowchart shown in FIG.
  • the method of arranging memory cells and the method of injecting and emitting electrons for realizing the operation method of the present invention are not limited thereto.
  • each operating power The pressure is measured when the gate oxide thickness t ox of the memory cell is approximately 10 nm and the capacitance coupling ratio Cr between the control gate 41 and the floating gate 42 is approximately 0.6. Although it is assumed, each voltage value is not limited to this.
  • FIG. 15 (a) is a schematic diagram of an equivalent circuit of the memory cell array of the present embodiment, and (b) is a schematic diagram of the applied voltage timing chart of the present embodiment.
  • the erase voltage which is the first operating voltage
  • the selected word line (in FIG. 15 (a), as an example, the word line W 1 ) Is applied and a positive high voltage of 18 V is applied, and electrons are floated with the ground wiring WEL (the board 45 if there is no well), the data lines Dl, D2, etc. as the ground potential. Inject into gate 42.
  • the selected word line W1 is set to the ground potential, and a positive voltage of 13 V is applied to the lead wire WEL (or the substrate) as the second voltage.
  • An electric field having a polarity opposite to that of the first operating voltage is applied to the gate insulating film 46 by applying the second voltage to release the trapped charges in the gate insulating film 46. Can be done.
  • the second voltage is applied to the wire WEL (or the substrate 45). Therefore, if the unselected word line W 2 remains at the ground potential when the second voltage is applied, the memory cell M 2-1, connected to the unselected word line W 2 In M2-2, the threshold voltage may fluctuate due to the disturbance. Therefore, in order to suppress the fluctuation of the threshold voltage due to the disturb, it is necessary to apply the second voltage to the non-selected lead line W 2 at the time of applying the second voltage. It is necessary to apply a new positive voltage.
  • a negative voltage is not required as an operating voltage. Therefore, by using an operation method that does not require a negative voltage even in the write operation, the peripheral circuits can be simplified.
  • FIG. 16 (a) is a schematic diagram of an equivalent circuit of the memory cell array of the present embodiment, and (b) is a diagram showing an applied voltage timing flow of the present embodiment.
  • a first lead line W1 connected to a desired memory cell (M1-1 in this case) to be written is firstly connected.
  • a negative high voltage of 10 V is applied as the write voltage, which is the operating voltage, and a positive voltage of 5 V is applied to the selected data line D 1 at the same time to increase the drain from the floating gate 42.
  • Step 7 Discharge layer 4 4 Emit electrons by F-N tunnel phenomenon.
  • the non-selected memory cell M2-1 sharing the data line with the selected memory cell M1-1 is used to prevent the threshold voltage from fluctuating due to the disturbance from the data line.
  • a positive voltage of 12 V is applied as a second voltage to the selected word line W 1, and the ⁇ well wiring WEL (or the substrate) and the data line D 2 and other non-selected word lines are applied.
  • Set W 2 to ground potential.
  • the gate insulating film 46 of the selected memory cell M1-1 is supplied with an electric field having a polarity opposite to that when the first operating voltage is applied by applying the second voltage, and the gate insulation film 46 is provided. The trapped charge in the membrane 46 can be released.
  • the operation flow of the present embodiment is different from the method of changing the potential of the aerial wiring WEL (or the substrate) because the aerial wiring WEL (the substrate when there is no aerial) can be fixed to the ground potential. A higher-speed write operation is possible.
  • the arrangement format of the memory cell is AND type flash memory.
  • the voltage applied to the selected memory cell during write and erase operations can be considered in the same way as for the AND flash memory. ), And the applied voltage flow shown in FIGS. 15 (b) and 16 (b) can be applied.
  • the operation method of the present invention is applied to a write operation for a memory cell connected in series.
  • the operation of injecting electrons from the whole channel of the transistor into the floating gate 42 using the F-N tunnel phenomenon is defined as a write operation. Note that the definition of the write operation is not limited to this.
  • FIG. 17 (a) is a schematic diagram of an equivalent circuit of a memory cell array composed of memory cells connected in series of the present embodiment, and (b) is an applied voltage timing circuit of the present embodiment. It is a figure showing an example of a row.
  • ST d and ST s are control signal lines for controlling on / off of the block selection transistors provided at both ends of the memory cells connected in series. .
  • the selected transistor is assumed to be on.
  • W2 the memory cell indicated by a circle
  • a high positive voltage of 20 V is applied to the selected lead line W 2 as a write voltage which is the first operating voltage, and the unselected word line W 1 , W 3... is applied with 7 V, and the substrate 45 (or the hole if the structure has a hole) is set to the ground potential.
  • the selected data line connected to the selected memory cell is set to the ground potential, and 7 V is applied to the unselected data lines.
  • a high electric field is applied to the gate insulating film 46 by the high voltage 20 V of the word line W 2 and the ground potential 0 V of the channel, so that the floating gate The injection of electrons is performed on 42. In the non-selected memory cells, writing is not performed because the write inhibit voltage of 7 V is applied.
  • a negative voltage of 14 V is applied as a second voltage to the selected word line W 2, and the others are set to the ground potential.
  • a second electric field is applied to the gate insulating film 46 to apply an electric field having a polarity opposite to that when the first operating voltage is applied, so that the trapped charges in the gate insulating film 46 can be released.
  • the write verification may be performed by applying a positive voltage of 5 V to each of the selection line W2 and the selection data line D1.
  • the substrate (or the well) may be kept at the ground potential, so that a higher-speed writing operation can be performed as compared with the method of changing the substrate potential.
  • the operation of emitting light to the surface is defined as an erase operation.
  • the definition of the erase operation is not limited to this.
  • FIG. 18 (a) is a schematic diagram of an equivalent circuit of the memory cell array of the present embodiment, and (b) is a diagram illustrating an example of an applied voltage evening flow of the present embodiment.
  • the first operating voltage which is the erasing voltage
  • a high positive voltage of 20 V is first applied to the substrate 45 (in the case of a structure having a well, a positive voltage), and a plurality of voltages are applied.
  • electrons are emitted from the floating gate 42 to the substrate 45 (or a well).
  • the floating lines D 1 and D 2 are floated.
  • the selected word line W2 and substrate 45 are applied with the ground potential, and the unselected word lines W1, W3 ... and the selected data line D1 are each applied with a positive voltage of 5 V. You can do it.
  • the operation method of the present embodiment and the above-described fourth embodiment can be applied to, for example, a NAND flash memory.
  • FIG. 19 shows an example in which the operation method of the present invention is applied to an N 0 R type flash memory.
  • (a) is a schematic diagram of an equivalent circuit of a memory cell array of an N-R type flash memory
  • (b) is an applied voltage timing to which the operation method of the present invention is applied.
  • FIG. 19 (a) shows an example in which the selected mode line is set to W0 and the selected mode line is set to D00.
  • the selected mode line is connected to the selected mode line W0.
  • the unselected word lines and the substrate are set to the ground potential, and the unselected data lines are set to floating.
  • electrons are injected into the floating gate 42 by the hot electron phenomenon.
  • the unselected word lines and the substrate remain at the ground potential, and the unselected data lines remain at the floating level.
  • the selected data line DO 0 is set to IV, and a verification voltage of 5 V is applied to the selected mode line W 0.
  • the unselected word lines, unselected data lines and the substrate are set to the ground potential. Writing may be performed as described above.
  • the erasing operation of the present invention is described in, for example, Yamada et al., 1991, International, Electron, Denoisity, Mixing, 11.4, Pp. 307-310 (1991 International Elecrton Devices meeting 11.4, pp.307-310) Picoo (/) Threshold voltage variation reduction method by conventional write-back using self-convergence principle
  • the improvement of the memory retention characteristics is achieved by suppressing the trapped charge in the insulating film, that is, verifying the voltage having the opposite polarity to the operating voltage regardless of the writing / erasing operation method.
  • the threshold voltage fluctuation due to trapped charge leakage is suppressed.
  • the non-volatile semiconductor memory device in which the insulating film area through which the electric charge passes at the time of the departure is a region other than the channel of the transistor, for example, in 1998, the International 'Electron'. Devices, 17.3, pp. 464-465 (1984 International Elecrton Devices meeting 17.3, pp. 464-465). Is also applicable.
  • the operation method of the present invention can reduce the variation in characteristics of a plurality of memory cells as described in the first embodiment.
  • the operation method of the present invention by appropriately selecting the value of the second voltage V rr, it is possible to make the pulse width t21 shorter than the pulse width t11. Compared to the first and second conventional operation methods in which a voltage pulse having a pulse width of about ms to 1 s is applied, it is possible to reduce the overhead time of the erase time. You.
  • FIG. 8 is an erase operation flowchart for explaining another embodiment of the operation method of the nonvolatile semiconductor memory device according to the present invention.
  • the circuit configuration of the nonvolatile semiconductor memory device of the present embodiment is the same as the configurations of FIGS. 2 and 20 shown in the first embodiment, so that the illustration is omitted.
  • This circuit includes a memory cell array 10, a control circuit 20, and a power supply control circuit 30, as in the first embodiment.
  • the control circuit 20 includes a counter 24 for recording the number of times a predetermined voltage is output from the write / erase voltage generation circuit 23, a power supply switching circuit 22 described above, and a write / erase determination circuit 2 3 and the command decoder 21.
  • step S30 the switch SW1 is closed by the signal from the power supply switching circuit 22 with respect to the word line Wn selected by the row decoder 18.
  • the erase voltage generator 32 is connected to the erase voltage generator 32a, and the erase voltage Vee, which is the first operating voltage, is applied as a pulse voltage having a pulse width t11.
  • 1 is recorded in the power counter 24 as the number n of times of application.
  • the threshold voltage of the memory cells increases as in the first embodiment.
  • the switches SW2 to SW4 are kept open.
  • the pulse width t11 of the erase voltage V ee is set to a width that allows for a sufficient margin so that all memory cells reach a predetermined erase level, the erase time will be longer, so The erasing time is shortened by setting the pulse width to be short so that the memory cell of the memory cell is not erased, and by setting the erase operation to be repeated.
  • step S31 the number of pulse application times n is verified. That is, reference is made to the value n stored in the counter 24, and when the value is not k, the flow proceeds to step S33 to perform erase verification.
  • a switch (not shown) is used to verify the threshold voltage of the memory cell 12 connected to the word line Wn by a signal from the power supply switching circuit 22. Close the switch, connect it to the verification voltage generation circuit, set the word line Wn, data line, and source line to the respective predetermined potentials, and set the data line output to the
  • step S31 after applying the erase voltage Vee, if it is detected that the value of the counter 24 is 4, that is, if it is detected that the fourth erase operation is performed, The value of the counter 24 is reset, and the process proceeds to the next step S32.
  • step 32 the switch SW2 is closed by the signal from the power supply switching circuit 22 and connected to the second voltage generating circuit 34a, and erased to the word line Wn.
  • the second voltage V having a pulse width t21 shorter in polarity than the voltage Vee and shorter than the pulse width t11 is applied. Due to the imprint D of the second voltage V, a negative electric field is applied to the gate insulating film 46 of the memory cell 12 connected to the word line W n, The trapped charges in the insulating film 46 can be extracted. At this time, the switches SW1, SW3 and SW4 remain open.
  • step S33 in order to verify the threshold voltage of the memory cell 12 connected to the lead line Wn, the voltage is not changed by the signal from the power supply switching circuit 22.
  • the switch shown is closed and connected to the verification voltage generating circuit 33, the word line Wn, the data line, and the source line are set to predetermined potentials, and the output of the data line is sensed. Amplified by the amplifier data latch circuit 14 and compared with the reference value.
  • the process returns to the step S30 for applying the erase voltage Vee as the first operating voltage again. ⁇ -Erase all memory cells connected to the lead line W n
  • the operation of applying the second voltage V rr for releasing the trapped charges in the insulating film is performed only once every four times of applying the erase voltage pulse V ee. Therefore, although the effect of releasing the trapped charges is slightly reduced, the overhead during the erase operation can be suppressed as compared with the first embodiment.
  • the frequency of application of the second voltage Vrr is not limited to four times, but may be appropriately set according to the variation in device characteristics in the manufacturing process. Further, the pulse width and the peak value of the first operating voltage and the second voltage need not be constant, but may be increased every predetermined number of times.
  • FIG. 10 is a flowchart for explaining the write operation according to the present embodiment. The only difference from the erase operation is the “a11” “0” judgment ”in step S44, and the conditions for applying the write voltage are the same as those described in FIG. 9 of the first embodiment. Description is omitted.
  • FIG. 11 shows an embodiment in which the nonvolatile semiconductor memory device according to the present invention and the operation method thereof are applied to a multi-level flash memory in which a plurality of bits are stored in one memory cell. It will be described using FIG.
  • Figure 11 shows four values (two bits) stored in one memory cell.
  • This is a flow chart of the write operation of the four-level flash memory to be performed.
  • the arrangement of the memory cells is the same in parallel-connected circuit configuration as in FIG. 6, and the write operation is the same as that in the third embodiment.
  • the configuration of the device is the same as that of FIG. 2, but it is necessary to prepare a plurality of second voltage generating circuits.
  • the write operation of a plurality of memory cells connected to word line W1 will be described below.
  • the threshold voltage of all memory cells connected to the word line W 1 is equal to or higher than the erase threshold voltage V thE.
  • step S50 the first write word line voltage Vppl is applied to the word line W1 as a write operation voltage, and simultaneously connected to each memory cell to be written. Apply write voltage V ddl to data line. As a result, the threshold voltages of a plurality of predetermined memory cells connected to word line W1 are simultaneously reduced. Subsequently, a second voltage is applied to the word line W 1 to discharge charges trapped in the gate insulating film 46 of the memory cell in the write operation. The verification operation after writing is performed sequentially for each memory cell in the same manner as described with reference to FIG.
  • step S51 the threshold For a memory cell to be set to the voltage V thL3, that is, a memory cell for which writing has been completed, the voltage applied to the data line is changed from V ddl to a write blocking voltage.
  • step S52 if there is a memory cell for writing to a lower write level L2, the second voltage generating circuit is switched, and the process proceeds to step S60. .
  • the write voltage generation circuit The switching may be performed so as to generate a voltage V pp2 whose absolute value is larger than the voltage V ppl.
  • step S60 as in step S50, a write voltage is applied, a second voltage pulse is applied, bit-by-bit write verification and all "0" verification are performed, and a write level L is set. Steps S20 to S23 in FIG. 9 are repeated until the writing of all the predetermined memory cells to be written up to 2 is completed.
  • step S61 for the memory cell to be set to the threshold voltage VthL2, that is, for the memory cell for which writing has been completed, the voltage applied to the data line is set to the write inhibit voltage. Change.
  • step S62 after the second write threshold voltage VthL2 has been written, if there is a memory cell to be written to a lower write level L1, the second voltage is applied. Switch the generation circuit and go to step S70.
  • the write voltage generation circuit may be switched so as to generate a voltage V pp3 having an absolute value larger than the voltage V pp2 in the same manner as described above.
  • steps S70 to S71 are repeated until the first write threshold voltage VthLl is completely written.
  • FIG. 12 shows the threshold after the writing of a representative bit is completed in a plurality of memory cells set to the written or erased state by the writing operation shown in Fig. 11 respectively.
  • FIG. 6 is a diagram comparing the time change of the value voltage (solid line) with the time change of the threshold voltage when a conventional write operation is used (line).
  • V thi is the threshold voltage of the memory cell when the charges in the floating gate and the insulating film are in a neutral state. The value of the threshold voltage converges to this threshold voltage Vthi over time.
  • the variation of the threshold voltage is smaller than that of the conventional method because the leakage of the trapped charges in the insulating film is suppressed. A longer memory life is achieved because it is suppressed. Also, by removing the leakage component of the trapped charge in the insulating film, the fluctuation of the threshold voltage of each memory cell is suppressed, so that the margin between each write level is reduced. It is possible to make the band narrower than before.
  • the method of operation of the present invention relates to a nonvolatile semiconductor device having a memory cell in which an insulating film region through which charges pass during writing or erasing is a region other than a transistor channel. It is also applicable to storage devices.
  • FIGS. 21A and 21B are cross-sectional views of a memory cell having an erase gate according to the present embodiment.
  • the memory cell of this embodiment has an erase gate 47 as a third gate electrode in addition to the control gate 41 and the floating gate 42.
  • FIG. 21 (a) is a cross-sectional view taken along a plane not including the erase gate 47.However, in order to clarify the difference from the conventional example shown in FIG. Gates are indicated by dotted lines.
  • Fig. 2 1 (b) is a sectional view taken along a plane perpendicular to FIG. 21 (a).
  • This erase gate 47 is adjacent to the floating gate 42 via a tunnel insulating film 48 having a thickness of about 25 nm.
  • the tunnel insulating film 4 8 of thickness is not limited thereto c
  • This Kodewa, floating gate 4 emits electrons in 2 via the tunnel insulating film 4 8 to erase gate one DOO 4 7
  • the operation that lowers the threshold voltage of the memory cell is defined as the erase operation.
  • the definition of the erase operation is not limited to this.
  • a high voltage is applied to the erase gate to release electrons from the floating gate 42 to the erase gate 47 using the FN tunnel phenomenon.
  • the principle of electron emission is not limited to this, and for example, the electron emission phenomenon of electrons may be used.
  • FIG. 22 (a) is a schematic diagram of an equivalent circuit of the memory cell array according to the present embodiment, and (b) is a diagram illustrating an example of an applied voltage imaging flow of the present embodiment.
  • the first operating voltage which is the erase voltage is first positive with respect to the selective erase gate line (eg, EG1 in FIG. 22 as an example).
  • the selective erase gate line eg, EG1 in FIG. 22 as an example.
  • Apply a high voltage of 20 V and set the word lines Wl and W2, the Well wiring WEL (the board 45 when there is no hole), the data lines D1 to D4, and others to the ground potential.
  • electrons are emitted from the floating gates 42 of a plurality of predetermined memory cells connected to the selective erase gate line to the erase gate 47.
  • a negative voltage of ⁇ 18 V is applied as a second voltage to the selective elimination gate line EG1.
  • an electric field having a polarity opposite to that of the first operating voltage is applied to the tunnel insulating film 48, so that the trapped charges in the tunnel insulating film 48 are released. Can be done.
  • the selective erase gate line EG1 such as the word lines Wl, W2, etc. All other potentials remain at the ground potential.
  • Erasure verification may be performed by applying a positive voltage of 5 V and 1.5 V to the selected word line W 1 and the selected data line, respectively, and setting the others to the ground potential.
  • the operation method of the present invention is applied to a write operation in a nonvolatile semiconductor memory device including a memory cell having an erase gate.
  • the structure of the memory cell of the present embodiment is the same as that of the eighth embodiment, and is the memory cell structure with an erase gate shown in FIGS. 21 (a) and 21 (b). The description will be given with the same reference numerals.
  • the operation of increasing the threshold voltage of the memory cell by injecting electrons into the floating gate is defined as the write operation.
  • the amount of charge stored in the floating gate 42 of the memory cell with the erase gate is divided into four levels, and each level is set as one storage state, thereby forming one memory state.
  • the operation method of the present invention is applied to a write operation in a nonvolatile semiconductor memory device capable of storing four values, that is, two bits of information, in a memory cell.
  • the method of dividing the accumulated charge amount of the floating gate 42 is not limited to this, and therefore, the amount of information that can be stored in one memory cell is not limited to 2 bits.
  • the flow chart representing the write operation of the present embodiment is the same as the flow chart shown in FIG. 9, and the write operation of the present embodiment will be described below based on this flow chart. I will explain.
  • the main part of the circuit configuration of the nonvolatile semiconductor memory device according to the present invention is the same as the block diagram shown in FIG. Figure 23 shows the diagram
  • FIG. 10 is a circuit configuration diagram shown in order to explain portions corresponding to the operation flow of FIG. 9;
  • the write lead line voltage generator 32 c and the write data line voltage generator 32 d of the write / erase voltage generator 32 are particularly clearly shown, and the sense amplifier data latch is shown.
  • the circuit 14 is divided into a data latch 14a and a sense amplifier 14b, and the reverse polarity pulse generation circuit 34 is used as a second data line voltage generation circuit 34b. It is shown.
  • the configuration of the memory cell array 10 shown in FIG. 23 is the same as the configuration of the equivalent circuit of the memory cell array schematically shown in FIG. 22 (a).
  • step S20 of FIG. 9 the word line Wn selected by the row decoder 18 and the data line Dn selected by the column decoder 19 are connected to the data line Dn.
  • the switches SW11 and SW12 are closed by the signal of the power supply switching circuit 22 and the power supply circuit, and the write mode line voltage generation circuit 32c and the write data line voltage are generated.
  • a positive high voltage Vpp is applied to the control gate 41 in a plurality of memory cells sharing the same lead line Wn.
  • the data line and the source line are each set to a predetermined potential, and then the word line W n is set to a predetermined potential. Is applied, and the output current of the data line is sent to the sense amplifier 14b.
  • the sense amplifiers 14b are composed of four sense amplifiers 14b0 to 14b3 to which reference currents respectively corresponding to the above-mentioned four memory state boundary conditions are input. ing. The output current of the data line is simultaneously input to these four sense amplifiers and compared with each. That is, in step S22, the switch (not shown) is closed by a signal from the power supply switching circuit 22 and the verification voltage generating circuit 33 is connected to the row decoder 18 A predetermined positive verification voltage Vwv is applied to the control gate 41 of the memory cell, and a predetermined positive verification voltage Vdv is applied to the drain 44. At this time, the switches SW11 to SW13 remain open.
  • step S20 As a result of verification, if the current of the memory cell transistor is equal to or higher than the desired current value, that is, if the predetermined write level has not been reached, the process returns to step S20 and the write pulse is applied again. I do .
  • the current of the transistor becomes equal to or less than the desired current value, application of the subsequent write voltage Vdd to the data line Dn is stopped. In this way, the same write operation is repeated for the memory cell connected to the selected lead line Wn, and the "a1 1" 0 "judgment" of step S23 is passed. Thereafter, that is, the writing operation is completed after the writing to the desired writing level is completed for all the predetermined memory cells.
  • the polarity is opposite to the erase voltage or the write voltage which is the first operation voltage.
  • a second voltage having a polarity opposite to that of the first operating voltage is applied after the first operating voltage is applied.
  • the variation of the threshold voltage is suppressed. can do. Since such variations can be suppressed, it is particularly effective for increasing the reliability of multi-valued memory.

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Description

明 細 書
不揮発性半導体記憶装置およびその動作方法
技術分野
本発明は不揮発性半導体記憶装置およびその動作方法に 係 り 、 特に記憶保持特性の向上、 書込み動作および消去動 作の高精度化を図 っ た不揮発性半導体記憶装置およびその 動作方法に関する。
背景技術
周囲を絶縁膜で覆われ電荷蓄積層 となる浮遊ゲー トを備 えた電界効果型 ト ラ ン ジスタをメ モ リ セルとする不揮発性 半導体記憶装置では、 浮遊ゲー ト 内部の蓄積電荷量を制御 し ト ラ ン ジスタの しき い値電圧を高低変化させる こ とによ り情報の記憶を行う 。 情報の書込み又は消去は、 絶縁膜を 介した浮遊ゲ一 卜への電荷の注入又は浮遊ゲ一 卜からの電 荷の放出によ って行われる。
電荷の注入および放出動作は、 フ ァ ウ ラー · ノ ノレ ドハィ ム （ Fowler-Nordheim( F - N ) ) ト ンネル現象ゃホ ッ トエ レク ト ロ ン現象を利用する こ とによ って実現される。 この際、 浮遊ゲー ト周囲の絶縁膜には高電界印加のも とで電荷が注 入される。 こ のため、 書換え回数が増加する と絶縁膜が電 荷注入ス ト レスを繰り返し受ける こ と に よ っ て劣化し、 メ モ リ セルの様々 な特性が低下する。 特に、 書換えの繰り返 しによ り 劣化した絶縁膜では低電界印加時の漏洩電流 （低 電界 リ ーク電流ないしス ト レス リ ーク電流） が增加するた め、 メ モ リ セルの電荷保持 （ リ テンシ ョ ン） 特性またはデ イ スターブ特性といっ た記憶保持特性が低下する。 こ のこ とが、 不揮発性半導体記憶装置の書換え回数を制限する要 因と して問題とな っている。
上述のス ト レス リ ー ク電流を抑制する こ とによ り メ モ リ セルの読み出 しディ スターブ特性を改善する第 1 の従来例 と して、 例えば、 遠藤他、 1 9 9 4 年イ ンタ一ナシ ョ ナル - エレク ト ロ ン ' デバイセズ · ミ 一ティ ング、 3 . 3 ( 1994 International Electron Devices meeting 3. 3 ) および遠藤他ヽ 1 9 9 5 年春季応用物理学会学術講演会 3 0 p — R - 6 に 示されている方法がある。 こ の動作方法についての概略を、 図 4 を用いて説明する。
図 4 ( a ) は情報の消去時メ モ リ セルに印加される電圧 のタ イ ミ ングフ ローを表わす図であ り 、 図 4 ( b ) はメ モ リ セルの断面模式図である。 第 1 の従来例における情報の 書換えは、 F - N ト ンネル現象を利用 しゲ一 ト絶縁膜 4 6 を 介して浮遊ゲ一 ト 4 2 中に電子を注入又は浮遊ゲ一 卜から 電子を放出する こ とによ り行う 。 こ こ では、 浮遊ゲー ト 4 2 中から電子を放出する動作を消去とする。 こ の様な F - N ト ンネル現象を利用 した書換え動作を多数回繰 り返すと、 上述の様にメ モ リ セルのゲ一 ト絶縁膜 4 6 は劣化してス ト レス リ ー ク電流が増加する。 第 1 の従来例では、 ゲー ト絶 縁膜の劣化に と もない、 絶縁膜中に多数の ト ラ ッ プサイ ト が形成され、 ト ラ ッ プサイ トを介したス ト レス リ ー ク電流 が増加する と考えている。
そ こ で、 第 1 の従来例では以下に説明する様に消去動作 を行う こ とによ って、 ト ラ ッ プサイ 卜を不活性化し、 ス ト レス リ ーク電流の抑制を図っている。
まず、 制御ゲー ト 4 1 は接地電位に し、 所定の正の消去 電圧 V eeをメ モ リ セルの基板 4 5 、 ソース 4 3 及び ド レイ ン 4 4 に印加 し、 F - N ト ンネル現象によ り 浮遊ゲ一 ト 4 2 中の電子をゲ一 ト絶縁膜 4 6 を介して基板 4 5 側に放出 し メ モ リ セルの しきい値電圧を所定の消去レベルに設定する この とき、 ゲー ト絶縁膜 4 6 中では高電圧 V eeの印加によ り ト ラ ッ プサイ 卜が活性化される。
次に消去動作完了直後、 制御ゲ一 ト 4 1 に対し書込みが 行われない程度の電圧、 すなわち所定の消去レベルから し きい値電圧変動が起こ らない程度の低電圧で、 且つ読み出 し時と同極性で読み出 し時よ り も大き い正の電圧 V ggを、 前記 ト ラ ッ プサイ 卜が十分不活性化する よ う な時間印加す る。
この正の低電圧 V ggの印加によ り 、 ゲー ト絶縁膜 4 6 と 基板 4 5 の界面および界面近傍における読み出 し時に活性 な ト ラ ッ プサイ 卜が減少しス ト レ ス リ ーク電流が低減され るため、 その後の読み出 し動作による しき い値電圧の変動 を抑制する こ とができ、 読み出 し保持特性を改善するこ と ができ る。
とこ ろが、 書換え繰り 返しによ ってゲー ト絶縁膜が劣化 したメ モ リ セルでは、 ス ト レス リ ーク電流の増加による し きい値電圧の変動以外に、 ゲー ト絶縁膜中に捕獲された多 数の電荷の漏洩による しきい値電圧の変動が生 じる こ とが 加藤他、 によ り 明 らかにされた （ 1 9 9 4 年イ ンタ一ナシ ョ ナノレ . エレク ト ロ ン . デノくイセズ ' ミ ーティ ング、 3 . 2 ( International Electron Devices meeting 3. 2 ) 参照 ) 0 書換え動作の繰り返しによ り、 ゲー ト絶縁膜中には書換 え動作方法に応じて多数の電荷捕獲準位が形成される。 そ して、 情報の書換え時に電荷が絶縁膜を通過する際、 その 一部が電荷捕獲準位に捕獲される。 こ の捕獲電荷は浮遊ゲ ― 卜 に蓄積した電荷に比べ容易に絶縁膜の外部に漏洩する ため、 メ モ リ セルの しき い値電圧が情報の書換え後、 短時 間で急激に変動する こ とにな り記憶保持特性に対して深刻 な影響を及ぼす。 したがって、 記憶保持特性を改善するた めにはス ト レス リ ーク電流に加えて絶縁膜 4 6 中の捕獲電 荷も低減する こ とが重要である。
図 1 3 は、 第 1 の従来技術の消去動作におけるゲー ト絶 縁膜 4 6 中の捕獲電荷分布を模式的に表した図であ り、 ( a ) は消去電圧 V eeを基板 4 5 側に印加 した時、 （ b ) は消去電圧印加後に正の低電圧 V ggを制御ゲ一 ト 4 1 側に 印加 した時の模式図である。 同図 （ a ) に示したよ う に、 消去電圧 V eeの印加時は、 浮遊ゲ一 ト 4 2 からゲ一 ト絶縁 膜 4 6 へ引き抜かれた電子の一部がゲ一 ト絶縁膜 4 6 中の 浮遊ゲ一 ト 4 2 近傍の捕獲準位に捕獲され、 ま たゲ一 ト絶 縁膜 4 6 中の基板界面近傍では電子引き抜きが起こ る。 こ のため、 捕獲電荷分布は浮遊ゲー ト 4 2側では電子が過剰 にな り 、 基板 4 5 側では電子が不足 （ある いは正孔が過剰） にな っている。 こ こで、 消去電圧 V eeの印加が終了する と、 ゲ一 ト絶縁膜 4 6 内部では過剰な電子又は正孔の分布によ る内部電界が支配的とな り 、 これを緩和するため電子又は 正孔のゲ一 ト絶縁膜 4 6 からの放出が起こ る。 この現象は、 消去を行な ったメ モ リ セルの しき い値電圧と書込み レベル との間のマ一ジ ンを減少させるよ う な しき い値電圧変動を 招 く ため、 記憶保持特性の低下につながる。
第 1 の従来例では、 ス ト レス リ ーク電流を抑制するため 消去電圧 V eeを印加 した後、 読み出 し時よ り も若干大き い 正の低電圧 V ggを印加 して 卜 ラ ッ プサイ 卜 の不活性化を図 つている。 この際、 ゲー ト絶縁膜 4 6 中の捕獲電荷も若干 放出されるが、 低電圧 V ggによ り ゲー ト絶縁膜 4 6 に印加 される電界は 3 〜 5 M V / c m程度の低電界であるため、 書込み及び消去の際に印加される高電界によ って絶縁膜 4 6 中に捕獲された電荷を短時間で十分除去する こ とはでき ない。
更に、 一般に不揮発性半導体記憶装置は多数個のメ モ リ セルを集積して構成されたメ モ リ セルア レイを含んでいる こ の場合、 プロセス上のばらつきや書換え繰 り 返しに対す る劣化傾向のばらつきな どによ り メ モ リ セルの消去特性が ばらつ く こ とが一般的である。 すなわち、 消去動作におい て絶縁膜中に捕獲される電荷の量も、 消去後の しきい値電 圧変動特性も個々 のメ モ リ セルによ ってばらつ く こ とが考 え られる。 したがって、 第 1 の従来例の様に一旦消去を完 了 したメ モ リ セルに対して更に電圧 V ggを印加 した場合に は、 メ モ リ セルによ っては書込みが起こ っ た り あるいは上 述した様に捕獲電荷が抜けた りする こ とによ り 、 所定の消 去レベルの しきい値電圧を確保できないメ モ リ セルが存在 する恐れがある。 このため、 低電圧 V ggを印加後しきい値 電圧の検証動作が必要である。 そ して、 低電圧 V ggを印加 後、 しき い値電圧が所定の消去レベルを満た していないメ モ リ セルがあった場合には、 更に消去を追加 して行う とい つた動作が必要となる。 しかしながら、 消去動作完了後に のみ低電圧 V ggを一度だけ印加する第 1 の従来技術による 方法では、 こ のよう なばらつきに対応する こ とができない。
次に、 第 2 の従来例 と して特開平 7 — 1 2 2 0 9 1 号公 報に開示される不揮発性半導体記憶装置について説明する 第 2 の従来例では、 書換え動作の繰り返しに伴う 前記絶縁 膜中の捕獲電荷を抑制 し、書込み特性の回復を図っている。 こ の動作方法の概略を図 5 を用いて説明する。 図 5 ( a ) は第 2 の従来例の消去動作を示すフ ローチ ヤ ー トであ り 、 図 5 ( b ) は書込み時の電圧関係を示すメ モ リ セルの断面模式図である。 この従来例の不揮発性半導体 記憶装置は、 書込みモー ド、 読出 しモ一 ド、 消去モ一 ドの 他に、 更にス ト レス印加モー ドを持っている。 情報の書込 みは、 図 5 ( b ) にて示すよう に、 ソース 4 3 と ドレイ ン 4 4 間に高電界を印加 して生じたホ ッ トエレク ト ロ ンを、 制御ゲー ト 4 1 に印加 した高電圧 V ppによ ってゲー ト絶縁 膜 4 6 の ド レイ ン 4 4 近傍領域を介して浮遊ゲー ト 4 2へ 注入するこ とによ り行う 。 その際、 注入された電子の一部 がゲー ト絶縁膜 4 6 中に捕獲される。 こ のため、 書込みノ 消去動作を繰り 返し行う とゲ一 卜絶縁膜 4 6 の ド レイ ン 4 4 近傍領域に捕獲される電子が増加 し、 こ の捕獲された電 子によ り データ書込み時のゲー ト酸化膜 4 6 の縦方向の電 界が緩和されて書込み速度が遅 く なる。
そこ で、 第 2 の従来例の消去動作では、 図 5 ( a ) の動 作フ ローに示す様に、 消去前書込み動作を行っ た後にス ト レス印加モ一 ドを実行し、 ゲー 卜絶縁膜 4 6 中に捕獲され ていた電子を浮遊ゲー 卜 4 2へ排出 した後に消去動作を行 う 。 こ こで、 ス ト レス印加モー ドとは、 例えば、 基板 4 5 及びソース 4 3 を開放状態、 ド レイ ン 4 4 に電源電圧 V cc、 制御ゲー ト 4 1 に高電圧 V ppを印加するモー ドである。 こ の様に予め捕獲電子を排出するこ とによ り 、 続 く 書込み動 作における書込み速度の低下を抑制でき る。
しか し、 図 5 ( a ) に示した第 2 の従来例によ る方法で は、書込み動作を行っ た後にス ト レス印加モー ドを実行し、 ゲ一 ト絶縁膜 4 6 中に捕獲されていた電子を浮遊ゲー 卜 4
2 へ排出 した後に消去動作を行い、 更に消去の検証を行つ ている。 こ の動作方法では、 消去動作を行っ たこ とによ つ て新たにゲ一 ト絶縁膜 4 6 中に捕獲される電子が存在する こ とにな り 、 その後の検証動作で読み出される しき い値電 圧にはこ の捕獲電子の影響が含まれている。 したがって、 捕獲電荷の漏洩によ る しきい値電圧の変動を抑制するこ と ができない。 更に、 第 2 の従来例による方法では一回の消 去動作において、 消去前書込み動作及び消去動作及び消去 検証動作に加え、 1 〜 2 0 m s のス ト レス印加動作が加わ る こ と とな り消去時間の増加が問題となる。
発明の開示
以上述べてきた様に、 第 1 の従来技術では、 ス ト レス リ ーク電流を抑制するために、 消去電圧 V eeを印加 した後、 読み出 し時よ り も若干大きい正の低電圧 V ggを印加 して ト ラ ッ プサイ トの不活性化を図っている。 こ の際、 ゲー ト絶 縁膜 4 6 中の捕獲電荷も若干放出 されるが、 電圧 V ggによ り ゲー ト絶縁膜 4 6 に印加される電界は 3 〜 5 M V Z c m 程度の低電界であるため、 書込み及び消去の際に印加され る高電界によ り ゲー 卜絶縁膜 4 6 中に捕獲された電荷を短 時間で十分除去する こ とができない。
また、 第 1 の従来例の様に一旦消去を完了 したメ モ リ セ ルに対して更に低電圧 V ggを印加 した場合には、 メ モ リ セ ルによ っては書込みが起こ つ たり ある いは上述した様に捕 獲電荷が抜けた りするこ とによ り 、 所定の消去レベルの し き い値電圧を確保できないメ モ リ セルが存在する恐れがあ る。 こ のため、 低電圧 V ggを印加 した後、 しき い値電圧の 検証動作が必要となる。 そ して、 低電圧 V ggの印加後、 し き い値電圧が所定の消去レベルを満た していないメ モ リ セ ルがあ っ た場合には、 更に消去電圧 V eeの印加を追加 して 行う といっ た動作が必要である。 しか し、 消去動作完了後 にのみ低電圧 V ggを一度だけ印加する第 1 の従来例による 方法では、 このよう なばらつきに対応する こ とができない。
第 2 の従来例による動作方法では、 上述した様にス ト レ ス印加モ一 ド実施の後に消去を行う こ とによ って新たにゲ ― ト絶縁膜 4 6 中に捕獲される電子が存在する こ とになる こ のため、 その後の検証動作で読み出される しきい値電圧 には捕獲電子の影響が含まれている。 したがっ て、 捕獲電 荷の漏洩による しき い値電圧の変動を抑制する こ とができ ない。
また、 第 2 の従来例による方法では、 一回の消去動作に おいて、 消去前書込み動作、 消去動作及び消去検証動作の 他に、 更に 1 〜 2 0 m s のス ト レス印加動作が加わる こ と とな り 、 消去時間の増加が問題となる。
そこで、 本発明の 目的は、 ゲー ト絶縁膜中に捕獲された 電荷を従来に比べて短時間で引き抜 く こ とができ る と共に メ モ リ セルに特性ばらつきがあつ た場合でも しきい値電圧 のばらつきを抑制できる不揮発性半導体記憶装置およびそ の動作方法を提供するこ とにある。
本発明に係る不揮発性半導体記憶装置は、 第 1 導電型の 半導体領域上に、 ゲー ト絶縁膜、 浮遊ゲ— ト電極、 電極層 間絶縁膜、 制御ゲー ト電極を備える と共に、 前記第 1 導電 型の半導体領域内に第 2 導電型のソース領域及び ド レイ ン 領域を備えて形成されたメ モ リ セルを、 複数個配置して構 成されたメ モ リ セルア レイ を有し、 前記浮遊ゲー ト電極中 の電荷量を制御する こ とによ り情報の書込み及び消去を行 う 不揮発性半導体記憶装置において、 前記浮遊ゲー ト電極 への電荷の注入又は前記浮遊ゲー ト電極から電荷の放出を 行う ための所定の第 1 の動作電圧をメ モ リ セルに印加する 手段と、 前記第 1 の動作電圧印加後、 前記第 1 の動作電圧 印加の際に電荷が通過 した前記浮遊ゲー ト周囲の絶縁膜領 域に対して前記第 1 の動作電圧によ り与え られた電界と逆 極性の電界を与える第 2 の電圧を前記メ モ リ セルに印加す る手段と、 前記第 2 の電圧印加後にメ モ リ セルの しき い値 電圧を検証する手段と、 前記検証後に再び前記第 1 の動作 電圧印加以降の動作を繰り 返すか否かを判断する手段と、 を少な く と も有する こ とを特徴とする ものである。
また、 本発明に係る不揮発性半導体記憶装置の動作方法 は、 第 1 導電型の半導体領域上に、 ゲー ト絶縁膜、 浮遊ゲ 一 ト電極、 電極層間絶縁膜、 制御ゲ一 卜電極を備え、 かつ、 前記第 1 導電型の半導体領域内に第 2導電型のソース領域 及び ド レイ ン領域を備えて形成されたメ モ リ セルを、 複数 個配置して構成されたメ モ リ セルア レイ を有 し、 前記浮遊 ゲ一 ト電極中の電荷量を制御するこ とによ り 情報の書込み 及び消去を行う 不揮発性半導体記憶装置の動作方法におい て、 前記浮遊ゲー ト電極への電荷の注入又は前記浮遊ゲー ト電極から電荷の放出を行う ための所定の第 1 の動作電圧 をメ モ リ セルに印加する過程と、 前記第 1 の動作電圧印加 後、 前記第 1 の動作電圧印加の際に電荷が通過した前記浮 遊ゲ一 ト周囲の絶縁膜領域に対して前記第 1 の動作電圧に よ り与え られた電界と逆極性の電界を与える第 2 の電圧を メ モ リ セルに印加する過程と、 前記第 2 の電圧印加後、 メ モ リ セルの しき い値電圧を検証する過程と、 前記検証後、 再び前記第 1 の動作電圧印加以降の過程を繰 り返すか否か を判断する過程と、 から成る情報の書込み又は消去動作を
？ 行う こ とを特徴とする。
この場合、 第 2 の電圧は、 浮遊ゲー ト周囲の絶縁膜領域 に対して絶対値で少な く と も 7 M V / c mとなる電界を与 える電圧であ り 、 そのパルス幅は第 1 の動作電圧のパルス 幅よ り も短い電圧パルスとすれば好適である。
また、 第 2 の電圧をメ モ リ セルに印加する過程は、 メ モ リ セルの書換え回数が所定の回数を越えた時に行う よう に する とよい。
更に、 第 1 の動作電圧をメ モ リ セルに印加する過程が所 定の回数繰り 返される毎に、 第 1 の動作電圧および第 2 の 電圧の各パルス幅を大き く する よう に しても よい。
この場合、 第 2 の電圧のパルス幅を大き く する過程を、 第 2 の電圧のパルス幅が所定の値に達するまで行う よう に しても よい。
或いは、 第 1 の動作電圧をメ モ リ セルに印加する過程が 所定の回数繰り返される毎に、 第 1 の動作電圧および第 2 の電圧の各ピーク値を大き く する過程を更に有するこ と も 可能である。
この場合、 第 2 の電圧の ピーク値を大き く する過程を、 第 2 の電圧の ピー ク値が所定の値に達するまで行う よう に してもよい。
また、 第 1 の動作電圧を接地電位に比較して正極性の電 圧と して所定のヮ一 ド線すなわち選択ヮ一 ド線に与える と 共に基板には接地電位も し く は接地電位に比較して負極性 の電位を与えるよ う に し、 第 2 の電圧を接地電位に比較し て負極性の電圧と して前記ヮー ド線に与えれば好適である 或いは、 第 1 の動作電圧を接地電位に比較 して正極性の 電圧と して所定のヮ一 ド線すなわち選択ヮー ド線に与える と共に基板には接地電位も し く は接地電位に比較して負極 性の電位を与えるよ う に し、 第 2 の電圧を接地電位に比較 して正極性の電圧と して基板に与える よう に しても よい。
また、 第 1 の動作電圧を接地電位に比較 して正極性の電 圧と して基板に与え、 第 2 の電圧を接地電位に比較 して正 極性の電圧と して所定の 1 本又は複数本のヮ一 ド線に与え る よう に してもよい。
更に、 第 1 の動作電圧を接地電位に比較 して負極性の電 圧と して所定のヮ一 ド線すなわち選択ヮー ド線に与える と 共に基板には接地電位も し く は接地電位に比較 して正極性 の電位を与え、 第 2 の電圧を接地電位に比較して正極性の 電圧と して前記ヮー ド線に与える よう にするこ と もでき る また、 メ モ リ セルは、 しきい値電圧を所定の複数個の書 込み レベル又は消去レベルのいずれかに設定する こ とによ つて複数ビッ トの情報の記憶が可能となる よう に、 設定さ れる前記書込み レベルに応じて、 書込み又は消去動作時に 第 2 の電圧のピーク値又はパルス幅を異な らせる よう にす る こ とができ る。
本発明に係る不揮発性半導体記憶装置およびその動作方 法の好適な実施の形態につき、 以下説明する。
本発明に係る不揮発性半導体記憶装置は、 第 1 導電型の 半導体領域上にゲー ト絶縁膜を介して形成された浮遊ゲ一 ト電極を有 し、 第 1 導電型の半導体領域内に第 2 導電型の ソ ース領域及び ド レイ ン領域を有する メ モ リ セルが複数個 行列状に配置されたメ モ リ セルア レイ を備え、 こ の浮遊ゲ 一 ト電極中の電荷量を制御するこ とによ り 情報の書込み及 び消去を行う よう に構成した不揮発性半導体記憶装置にお いて、 浮遊ゲ一 ト電極への電荷の注入または浮遊電極か ら の電荷の放出を行う ための所定の第 1 の動作電圧、 すなわ ち選択されたメ モ リ セルに印加する所定の書込み /消去電 圧を発生する回路と、 第 1 の動作電圧を印加 した際に電荷 が通過 した浮遊ゲー ト電極周辺の絶縁膜領域に第 1 の動作 電圧によ り与え られる電界と逆極性の電界を与える第 2 の 電圧を発生する回路と、 こ の第 2 の電圧を印加 した後にメ モ リ セルの しきい値電圧を検証する ための電圧すなわち検 証電圧発生回路と、 メ モ リ セルに対する書込み Z消去が所 定の しき い値電圧範囲内となっ ているかを検証して、 再び 第 1 の動作電圧印加以降の動作を繰 り返すかを判定する回 路すなわち書込み /消去判定回路とを少な く と も備えたこ とを特徴とする。
そ して、 本発明に係る不揮発性半導体記憶装置の動作方 法は、 上記第 1 の動作電圧発生回路からの所定の第 1 の電 圧を選択されたメ モ リ セルに対して印加 し、 次いで上記第 2 の電圧発生回路から所定の第 2 の電圧を選択メ モ リ セル に印加 した後、 前記検証電圧発生回路か らの検証電圧を選 択メ モ リ セルに印加 して検証動作を行う 。 検証後、 メ モ リ セルの しきい値電圧が所定のしきい値電圧範囲内に達して いない場合には第 1 の動作電圧印加以降の動作を繰り返す 方法である。
こ のよう な動作方法を実行する こ とによ り 、 第 1 の動作 電圧印加時に絶縁膜中に捕獲された電荷が、 検証動作前に 行う 第 2 電圧の印加によ り 除去されるため、 本発明に係る 不揮発性半導体記憶装置は捕獲電荷の漏洩による メ モ リ セ ルの しき い値電圧の変動が抑制でき、 記憶保持特性の向上 が図れる。 図面の簡単な説明
図 1 は本発明に係る不揮発性半導体記憶装置の動作方法 の一実施例を示す動作フ ローチ ヤ 一 トおよび動作タイ ミ ン グフ ロー図である。
図 2 は本発明に係る不揮発性半導体記憶装置の一実施例 の回路構成の要部を示す回路プロ ッ ク 図である。
図 3 は共通のヮ一 ド線に接続された複数個のメ モ リ セル における消去時の最速ビッ ト と最遅ビッ 卜の消去特性を、 従来の動作方法及び本発明の動作方法について示した特性 線図である。
図 4 は第 1 の従来例を示す図であ り 、 （ a ) は情報の消 去時の印加電圧のタイ ミ ングフ 口一図、 （ b ) はメ モ リ セ ルの断面模式図である。
図 5 は第 2 の従来例を示す図であ り 、 （ a ) は消去動作 フ ローチ ャ ー ト、 （ b ) は書込み時のメ モ リ セルの断面模 式図である。
図 6 は複数個のメ モ リ セルを行列状に配置して並列接続 したメ モ リ セルア レイ を示す回路図である。
図 7 は本発明の消去動作方法と従来の消去動作方法を比 較して示した図であ り 、 （ a ) は消去時間を比較した特性 線図、 （ b ) は消去終了後の電荷保持特性を比較した特性 線図である。
図 8 は本発明に係る不揮発性半導体記憶装置の動作方法 の別の実施例を示す消去動作のフ ローチ ヤ一 トである。
図 9 は本発明に係る不揮発性半導体記憶装置の動作方法 の別の実施例を示す書込み動作のフ ローチ ヤ一 トである。
図 1 0 は本発明に係る不揮発性半導体記憶装置の動作方 法の別の実施例を示す書込み動作のフ ローチ ヤ一 トである 図 1 1 は本発明に係る不揮発性半導体記憶装置の動作方 法のまた別の実施例を示す図であ り 、 4 値フ ラ ッ シュメ モ リ の書込み動作のフ ローチヤ一 卜である。
図 1 2 は図 1 1 に示 した書込み動作方法による メ モ リ セ ルと従来の書込み動作方法によるメ モ リ セルの書込み後の それぞれの しきい値電圧の時間変化を示す図である。
図 1 3 は第 1 の従来例の動作方法における消去動作時の ゲ一 ト絶縁膜中の捕獲電荷分布を模式的に示す図であ り 、 ( a ) は消去電圧印加時、 （ b ) は正の電圧 V gg印加時で ある。
図 1 4 はゲー ト酸化膜の電流一電界特性を、 電荷注入ス ト レス印加前後について示した特性線図である。
図 1 5 は本発明に係る不揮発性半導体記憶装置およびそ の動作方法のまた別の実施例を示す図であ り 、 （ a ) はメ モ リ セルア レイの構成を示す等価回路の模式図、 （ b ) は 消去動作時の印加電圧タイ ミ ングフ ロー図である。
図 1 6 は本発明に係る不揮発性半導体記憶装置およびそ の動作方法の更に別の実施例を示す図であ り 、 （ a ) はメ モ リ セルア レイの構成を示す等価回路の模式図、 （ b ) は 書込み動作時の印加電圧タイ ミ ングフ ロー図である。
図 1 7 は本発明に係る不揮発性半導体記憶装置およびそ の動作方法のまた別の実施例を示す図であ り 、 （ a ) はメ モ リ セルア レイの構成を示す等価回路の模式図、 （ b ) は 書込み動作時の印加電圧タイ ミ ングフ ロー図である。
図 1 8 は本発明に係る不揮発性半導体記憶装置およびそ の動作方法の更に別の実施例を示す図であ り 、 （ a ) はメ モ リ セルア レイの構成を示す等価回路の模式図、 （ b ) は
If 消去動作時の印加電圧タイ ミ ングフ 口一図である。
図 1 9 は本発明に係る不揮発性半導体記憶装置の動作方 法を N 〇 R型フ ラ ッ シュ メ モ リ に適用 した例を示す図であ り 、 （ a ) はメ モ リ セルア レイ の構成を示す等価回路の模 式図、 （ b ) は書込み動作時の印加電圧タイ ミ ングフ ロー 図である。
図 2 0 は図 2 に示した回路構成ブロ ッ ク の内、 図 1 ( a ) の動作フ ローを説明するたの要部回路構成図である。
図 2 1 本発明に係る不揮発性半導体記憶装置の別の実施 例を示す図であ り 、 （ a ) は消去ゲー ト付き メ モ リ セルの ソース ド レイ ン方向の断面模式図、 （ b ) は （ a ) に垂直 な面での消去ゲ一 ト付きメ モ リ セルの断面模式図である。
図 2 2 本発明に係る不揮発性半導体記憶装置およびその 動作方法のまた別の実施例を示す図であ り 、 （ a ) はメ モ リ セルア レイの構成を示す等価回路の模式図、 （ b ) は消 去動作時の印加電圧タイ ミ ングフ ロー図である。
図 2 3 本発明に係る不揮発性半導体記憶装置の更に別の 実施例を示す図であ り 、 図 2 1 に示した消去ゲー ト付き メ モ リ セルに複数の記憶状態を記憶する不揮発性半導体記憶 装置の書込み動作を示した図 9 の動作フ ロ ーを説明するた めの要部回路構成図である。
図 2 4本発明に係る不揮発性半導体記憶装置の動作方法 のまた別の実施例を示す図であ り 、 書込み動作時の印加電 圧タイ ミ ングフ 口一図である。
発明を実施するための最良の形態 次に、 本発明に係る不揮発性半導体記憶装置およびその 動作方法の更に具体的な実施例につき、 添付図面を参照 し — なが ら以下詳細に説明する。
< 実施例 1 >
図 2 は、 本発明に係る不揮発性半導体記憶装置の回路構 成の要部を示す回路ブロ ッ ク 図である 。 図 2 において、 参 照符号 1 0 はメ モ リ セルア レイを示 し、 こ のメ モ リ セルァ レイ 1 0 に対 して、 ワー ド線を選択する行デコ ーダ 1 8 力く 接続される と共に、 データ線を選択する列デコ ーダ 1 9 が セ ンスア ンプ Zデータ ラ ッ チ回路 1 4 を介 して接続される。 入出カノく ッ フ ァ 1 5 は、 行ア ド レ スノ ッ フ ァ 1 6 を介して 行デコーダ 1 8 に接続される と共に列ア ド レスバッ フ ァ 1 7 を介 して列デコーダ 1 9 に接続され、 更にセ ンスア ンプ ノデ一タ ラ ツ チ回路 1 4 および制御回路 2 0 に も接続され る。 制御回路 2 0 は、 電源制御回路 3 0 を介して行デコ一 ダ 1 8 およびセ ンスア ンプ/データ ラ ッ チ回路 1 4 に接続 される。
こ こ で、 図 2 に示 したメ モ リ セルア レイ 1 0 の構成を図 6 に示す。 図 6 に示 したメ モ リ セルア レイ 1 0 には、 図 4 ( b ) に示 した従来例 と同様の浮遊ゲー ト を有する n チ ヤ ネル M〇 S ト ラ ン ジスタか ら成る メ モ リ セル 1 2 が複数個 行列状に配置されている。 メ モ リ セル 1 2 の構造は、 第 1 の従来例の図 4 ( b ) と同様であ り 、 同一構成部分につい ては同一の参照符号を付 して以下説明する。 図 6 に示す様 に、 メ モ リ セル M 1 - 1と M 1 -2の各制御ゲー ト 4 1 がワ ー ド線 W 1 に接続され、 メ モ リ セル M 2- 1と M 2 -2の各制御ゲ一 ト 4 1 がワー ド線 W 2 に接続され、 メ モ リ セル M 1 - 1と M 2- 1の ド レイ ン 4 4 がデ一夕線 D 1 に接続され、 メ モ リ セル M 1 -2と M 2- 2の ド レイ ン 4 4 がデータ線 D 2 に接続され、 メ モ リ セ ル M 1 - 1と M 2- 1の ソース 4 3 が口一カルソース線 S 1 に接 l b 続され、 メ モ リ セル M l - 2と M 2 - 2の ソース 4 3 が口一カルソ —ス線 S 2 に接続されている。
なお、 本実施例では複数のメ モ リ セル 1 2 が図 6 に示 し た様に並列接続され、 行列状に配置されている場合であ る が、 メ モ リ セル 1 2 の配置方法はこれに限 られる ものでは ない。 ま た、 こ こ では、 メ モ リ セル 1 2 を 4 ビ ッ ト分だけ 示 してあ るが、 ヮ ー ド線並びにデータ線の本数、 及びメ モ リ セル 1 2 の個数はこれに限定される ものではない。更に、 これ らのメ モ リ セル 1 2 が基板に形成 したゥ ヱ ル （不図 示） 中に作製される場合は共通のゥ ルに接続されたゥ ル配線 W E L に接続 して も よ い し、 こ のゥ ヱルを数個に分 離 して駆動する よ う に構成して も よい。 ゥ ルを形成 しな い場合は、 配線 W E L は基板に接続される。 ま た更に、 メ モ リ セル 1 2 は p チ ャ ネ ル M 0 S ト ラ ン ジ ス タ で構成して も よ い。
図 2 に示すよ う に、 制御回路 2 0 は、 コマ ン ドデコーダ 2 1 、 電源切 り 換え回路 2 2 、 書込み /消去判定回路 2 3 およびカ ウ ンタ 2 4 か ら構成される。 ま た、 電源制御回路 3 0 は、 基準電圧発生回路 3 1 、 書込み Z消去電圧発生回 路 3 2 、 検証電圧発生回路 3 3 か ら構成さ れる。 こ こ で、 基準電源発生回路 3 1 は書込み Z消去電圧発生回路 3 2 、 検証電圧発生回路 3 3 及び逆極性パルス発生回路 3 4 等の 各所定電圧を発生する ために各回路へ入力 される参照電圧 を生成する 回路であ る。 なお、 カ ウ ンタ 2 4 は本実施例で は使用 しないので省略する こ と も可能であ る。
以下、 こ のよ う に構成される不揮発性半導体記憶装置の 動作方法について、 情報の消去動作を例に説明する。 こ こ では、 n チ ヤ ネソレ M 0 S ト ラ ン ジ ス タ カヽ ら成る メ モ リ セノレ 1 2 の浮遊ゲー ト 4 2 に対して電子を注入し、 こ のメ モ リ セルの しきい値電圧を上昇させる動作を消去動作と して定 義する。 但し、 消去動作の定義はこれに限られる ものでは な く 、 前述した第 1 の従来例の様に浮遊ゲ一 ト 4 2から電 子を放出 してメ モ リ セルの しき い値電圧を低下させる動作 を消去動作と して定義 して もよい。 また、 本発明に係る不 揮発性半導体記憶装置の動作方法は、 消去動作だけではな く 、 書込み動作に対しても適用可能である。
図 2 において、 入出力バッ フ ァ 1 5か ら入力された消去 コマ ン ドは、 制御回路 2 0 内のコマ ン ドデコーダ 2 1 によ り制御信号に変換され、 こ の制御信号は電源切り 換え回路 2 2 を制御して電源制御回路 3 0 内の書込みノ消去電圧発 生回路 3 2 の出力を消去動作に必要な所定の消去電圧 V ee に切 り替える。 これによ り 、 消去電圧 V eeが行デコーダ 1 8 に供給される。
一方、 入出カノく ッ フ ァ 1 5か ら入力された行ア ド レ ス信 号は、 行ア ド レスバ ッ フ ァ 1 6 を介して行デコーダ 1 8 に 入力され、 ワー ド線駆動信号にデコー ドされる。 このヮ一 ド線駆動信号によ り選択された所定のワー ド線 W n (図 6 の場合、 W 1 または W 2 ) がワー ド ドライバ等によ り駆動 され、 第 1 の動作電圧である消去電圧 V eeがヮ一 ド線 W n を介して所望のメ モ リ セル 1 2 の制御ゲー ト 4 1 に対して 与え られる。 データ線 D n 、 ソ ー ス線 S n及びゥ ヱル配線 W E Lに対しても、 上述と同様に入出力バッ フ ァ 1 5から 列ァ ド レ スパ' ッ フ ァ 1 7 を介して列デコーダ 1 9 に入力さ れた列ア ド レ ス信号によ り 選択が行われる。 また、 入出力 ノくッ フ ァ 1 5 から制御回路 2 0 に入力されたコマ ン ドによ つて電源制御回路 3 0 から所定の電圧が供給され、 これに よ り メ モ リ セノレ 1 2 の ド レイ ン 4 4 、 ソー ス 4 3及びゥ ェ ルに対して接地電位が与え られる。
図 1 ( a ) に本実施例の消去動作を表わすフ ローチ ヤ 一 トを、 同図 （ b ) に消去動作フ ロ ー によ り メ モ リ セル 1 2 の制御ゲ一 卜 4 1 および ド レイ ン 4 4 に印加される電圧 V egおよび V dのタイ ミ ングフ ローを示す。 同図 （ b ) におい て電圧 V dvは検証電圧パルスである。 但し、 メ モ リ セルに 対する電圧の与え方はこれに限られる ものではな く 、 例え ば基板 4 5 に電圧を与えてもよい。 また、 印加電圧の大き さおよびノ、°ルス幅もこれに限られる ものではない。 図 2 0 は、 図 2 に示した回路構成ブロ ッ ク の内、 メ モ リ セルァ レ ィ 1 0 、 電源切り換え回路 2 2 、 行デコーダ 1 8 、 書込み /消去電圧発生回路 3 2 、 および逆極性パルス発生回路 3 4 部分を、 図 1 ( a ) の動作フ ロ ーに対応して説明するた めに示した回路構成図である。 図 2 0 では、 書込みノ消去 電圧発生回路 3 2 を消去電圧発生回路 3 2 a と書込み電圧 発生回路 3 2 b とに分けて示し、 逆極性パルス発生回路 3 4 を第 2 の電圧発生回路 3 4 a , 3 4 b と して示してある。 消去動作時、 先ずステッ プ S 1 0 において行デコーダ 1 8 によ り選択されたワー ド線 W n に対して、 電源切 り換え 回路 2 2 からの信号によ り スィ ッ チ S W 1 が閉 じて消去電 圧発生回路 3 2 a に接続され、 電圧 V eeでパルス幅 t 11 (例 えば、 V ee= 1 8 V、 t 11= 1 0 μ. s ) の消去パルスすなわ ち第 1 の動作電圧パルスが印加される。 こ のとき、 ワー ド 線 W n を共通にする複数個のメ モ リ セル 1 2 では制御ゲー ト 4 1 に正の高電圧 V eeが印加されるので、 F - N ト ンネル 現象によ って電子が基板 4 5 (ゥ エルがある構造の場合に は、 ゥ ヱル） からゲー ト絶縁膜 4 6 を介してメ モ リ セルの 浮遊ゲー ト 4 2 に注入され、 メ モ リ セルの しき い値電圧が 上昇する。 尚、 こ の時スィ ッ チ S W 2 〜 S W 4 は開いたま まである。
続いて、 ステ ッ プ S I 1 において、 電源切 り換え回路 2 2 か らの信号によ り スィ ッ チ S W 2 が閉 じて第 2 の電圧発 生回路 3 4 a に接続され、 第 1 の動作電圧と逆極性の電圧 パルスすなわち負の電圧 V でパルス幅 t 21 (例えば、 V rr = 一 1 4 V、 t 21 = 5 μ s ) の第 2 の電圧パルスがヮ一 ド 線 W n に印加される。 尚、 この時スィ ッ チ S W 1 ， S W 3 , S W 4 は開いたま まである。
こ こ で、 第 2 の電圧 V rrはメ モ リ セル 1 2 のゲー ト絶縁 膜 4 6 に対して、 第 1 の動作電圧 V eeの印加時と逆極性で その絶対値が少な く と も概略 7 M V Z c mの大き さの電界 が印加される様に設定されている。 こ の様な逆極性の高電 圧の印加によ り 、 ゲ一 ト絶縁膜 4 6 中の捕獲電荷を引き抜 く こ とができ る。 こ の逆極性の高電圧印加について以下説 明する。 図 1 4 は、 膜厚が概略 1 0 n mの熱酸化膜に対し 電荷注入ス ト レスを与える前後での電流一電界特性を示し た特性線図である。 電荷注入ス ト レスを受けた熱酸化膜で は、 図 1 4 に示したよう に一般に低電界での リ ーク電流が 増大し高電界での F - N ト ンネル電流が若干減少するこ と が知られている。 この低電界での リ ーク電流には、 上述し た捕獲電荷の漏洩に相当する成分が含まれている。 したが つ て、 電荷注入ス ト レスを受けた熱酸化膜に対し、 逆極性 の電圧を印加する こ とによ って捕獲電荷を熱酸化膜から'短 時間で十分放出するためには、 低電界 リ ーク電流よ り も F - ト ンネル電流が支配的となる少な く と も 7 M V / c m以 上の電界を与える必要がある。 次に、 ワー ド線 W n に接続されたメ モ リ セル 1 2 の しき い値電圧を検証するためワー ド線 W n、 データ線及びソ一 ス線が各々所定の電位に設定され、 データ線の出力はセ ン スア ンプ 1 4 で増幅された後、 参照値と比較される。 すな わち、 ステ ッ プ S 1 2 において、 電源切 り換え回路 2 2 か らの信号によ り不図示のスィ ツ チを閉 じて検証電圧発生回 路 3 3 に接続して、 メ モ リ セル 1 2 の ド レイ ン 4 4 に正の 所定の検証電圧 V dvと制御ゲ一 ト 4 1 に所定の消去しきい 値電圧に対してマー ジ ンを見込んだ正の検証用ゲー ト電圧 V thvを印加する。 尚、 この時スィ ッ チ S W 1 〜 S W 4 は開 のま まである。 検証の結果、 メ モ リ セル ト ラ ンジスタがォ ンする場合、 すなわち所定の消去レベルに達していないメ モ リ セル 1 2が存在した場合にはステ ッ プ S 1 0 に戻り 再 び消去パルス印加を行い、 オフ状態である場合には選択ヮ ― ド線 W n に接続されたメ モ リ セルに対して同様の消去動 作を繰り返し、 選択ワー ド線 W n に接続されたすベてのセ ルについて消去完了の後、 消去動作が終了する。
このよう に本実施例の消去動作では、 消去電圧 V eeを制 御ゲ一 卜 4 1 に印加 した後、 消去電圧と逆極性の高電圧 V rrを制御ゲー ト 4 1 に印加するこ とによ り 、 消去電圧 V ee 印加時にゲ一 ト絶縁膜 4 6 中に捕獲された電荷を取り 除 く こ とができ る。 したがって、 消去動作後の捕獲電荷の漏洩 による メ モ リ セルの しきい値電圧変動を抑制する こ とがで さ る。
なお、 逆極性の高電圧 V rrを印加する こ とによ り 、 ゲ一 卜絶縁膜 4 6 内では消去電圧 V eeを印加 した時と逆の捕獲 電荷分布が形成される可能性がある。 しか し、 こ の場合に は消去動作終了後にゲー 卜絶縁膜 4 6 の内部電界によ って
1 生じる電荷の移動は、 基板 4 5 (ゥ ルがある構造の場合 には、 ゥ エル） から浮遊ゲー ト 4 2 へ電子を注入する方向 へ生ずるため、 メ モ リ セルしきい値電圧を上昇させる方向 に作用する。 従って、 消去を行な っ たメ モ リ セルの しきい 値電圧と書込み レベルとのマージ ンは拡大され、 記憶保持 特性の低下にはつながらないので問題はない。
更に、 他のメ モ リ セルに比べ 卜 ンネル電流が流れやすい メ モ リ セルでは、 逆極性の高電圧 V の印加によ り浮遊ゲ ー ト 4 2 カヽ ら電子の引き抜きが起こ って しま う こ と も考え られる。 しかし、 逆極性の高電圧 V rrの値を適切に設定す る こ と によ り 問題はな く な り 、 逆にメ モ リ セル間の特性ば らつき低減効果をもた らす。 以下にその理由を説明する。 共通のヮ一 ド線 W n に接続された複数個のメ モ リ セル 1 2 について、 第 2 の電圧 V を印加 しない消去動作による しき い値電圧の時間変化を図 3 ( a ) に、 第 2 の電圧 V rr を印加する本発明の消去動作による しきい値電圧の時間変 化を図 3 ( b ) に、 それぞれ示す。 一般に、 個々 のメ モ リ セルの特性ばらつきによ り 、 消去に係る複数個のメ モ リ セ ルの しきい値電圧は任意の時間において分布をもつ。 図 3 には、 メ モ リ セノレ 1 2 の中で消去の最も早いメ モ リ セル m f の特性と、 消去の最も遅いメ モ リ セル m s の特性を示し てある。 こ こで、 消去の最も早いメ モ リ セル m f は同一の 電圧が印加された場合、 他のメ モ リ セルに比べて F - N ト ン ネル電流が流れ易いメモ リ セルである。 その しき い値電圧 V tmiは、 よ り短時間で所望の消去しきい値電圧 V に近づ く 。 逆に、 消去の最も遅いメ モ リ セル m s は、 同一の電圧 が印加された場合に他のメ モ リ セルに比べて F - N ト ンネ ル電流が流れに く いメ モ リ セルである。 その しき い値電圧
2 V tmsが、 所望の消去しきい値電圧 V teに達する までに、 よ り 長い時間を要する。
図 3 ( a ) に示した従来の消去動作を行った場合には、 消去時間は消去の最も遅いメ モ リ セル m s によ って決ま り 、 消去後の しきい値電圧は上述した様にばらつきを持つ。
本発明の消去動作では、 消去電圧 V eeを印加 した後、 第 2 の電圧 V rrを印加するこ とによ り 消去電圧印加時と逆極 性の電界 E rがメ モ リ セルのゲ一 ト絶縁膜に印加される。 消 去動作過程の初期においてはメ モ リ セルの しき い値電圧が 低いため、 第 2 の電圧 V rrを印加する こ とに よ り ゲー ト絶 縁膜に印加される電界 E rの影響は小さ く 、 メ モ リ セルの し きい値電圧は従来と同様のばらつきを持つ。 しかし、 消去 が進みメ モ リ セルの しきい値電圧が高 く なるにつれ、 第 2 の電圧 V rrの印加による逆極性の電界 E rは大き く な り、 初 期の消去電圧印加時とは逆に電子が浮遊ゲ一 ト 4 2 から放 出される様に作用する。
こ こで、 消去の最も遅いメ モ リ セル m s は同時に消去さ れる他のメ モ リ セルに比べて しき い値電圧が低いため、 ゲ ― ト絶縁膜 4 6 に対して印加される電界 E r は比較的小さ い。 ま た、 こ のメ モ リ セル m s は他のメ モ リ セノレに比べて F - N ト ンネル電流が流れに く いメ モ リ セルであるため、 浮 遊ゲー ト 4 2か らの電子の放出はほとんど起こ らない。 但 し、 そのゲ一 ト絶縁膜 4 6 に捕獲された電荷は浮遊ゲ— ト 4 2 中の電荷と異な り 、 電界 E r が比較的小さ い場合でも 容易に放出される。 したがって、 消去の最も遅いメ モ リ セ ル m s では消去電圧 V eeを印加 した時に浮遊ゲ一 卜 4 2 に 注入した電荷を無駄にするこ とな く 、 しかもゲー ト絶縁膜 4 6 の捕獲電荷を放出するこ とができ る。
ュ 3 一方、 消去の最も早いメ モ リ セル m f では他に比べて し き い値電圧が高いため、 ゲ一 ト絶縁膜 4 6 に印加される電 界 E r はよ り大きな値となる。 また、 こ のメ モ リ セル m f は他のメ モ リ セルに比べて F - N ト ンネル電流が流れやす いメ モ リ セルであるため、 消去電圧印加時と逆極性の電界 E r 印加によ り電子がゲ一 ト酸化膜 4 6 及び浮遊ゲ一 ト 4 2 から基板 4 5 (又はゥ エル） に放出される。 従って、 消 去が進むと第 2 の電圧 V rrの印加によ り 消去の早いメ モ リ セル m f が書き戻され、 しきい値電圧のばらつき は、 図 3 ( b ) に示したよう に従来に比べ抑制される。
絶縁膜中の捕獲電荷を放出する電圧パルスである第 2 の 電圧 V rrを印加するステ ッ プ S 1 1 を含む本実施例の消去 動作方法と、 こ の第 2 の電圧 V rrを印加 しない従来の消去 動作方法との消去時間の比較を図 7 ( a ) に、 消去終了後 の電荷保持特性の比較を図 7 ( b ) にそれぞれ示す。 こ こ では、消去電圧 V eeは 1 8 V、その初期のパルス幅 t 11は 0 0 1 m s 、 第 2 の電圧 V rrは一 1 4 V、 その初期のノ、0ルス 幅 t 21は 0 . 0 0 5 m s に設定した。 尚、 図 7 ( b ) にお ける Δ V thは消去終了後の しきい値に対する変動量を表し ている。 図 7 ( b ) よ り 、 特に消去終了後の初期の電荷保 持特性において、 本実施例の消去動作方法の方が従来の消 去動作方法と比べて大き く 改善されている こ とが分かる。 これは、 ゲー ト絶縁膜中の捕獲電荷の漏洩による しきい値 変動が抑制されたためである。 消去終了後、 長時間放置し た場合の しきい値電圧の変動量 Δ V thは浮遊ゲ一 ト 4 2 に 蓄積された電荷の漏洩によるため、 二つの動作方法での特 性の差は減少している。 また、 図 7 ( a ) よ り本発明の動 作方法では第 2 の電圧 V の印加によ り 消去時間が増加 し ている。 しか しながら、 こ の増加時間は第 2 の電圧 V の パルス幅 t 21を消去電圧 V eeのパルス幅 t 1 1よ り短く する こ とによ り 、 従来技術で述べた第 2 の従来例のス ト レス印 加動作に要するオーバ一へッ ド分の時間 1 〜 2 0 m s に比 ベて減少 している。
以上説明 したよ う に、 本実施例の動作方法を用いた不揮 発性半導体記憶装置では、 消去電圧 V eeを印加後、 しきい 値電圧を検証する前にゲ一 ト絶縁膜 4 6 の捕獲電荷を予め 放出する。 これによ り 、 検証動作後では捕獲電荷の漏洩に よる しき い値電圧の変動を抑制する こ とができ るので、 消 去動作終了後放置された場合の電荷保持特性や書込みディ スターブを受けた場合のディ スターブ特性が従来に比べ向 上する。 また、 以上は消去動作がワー ド線を単位と して行 われる場合を説明 したが、 消去単位はこれに限られる もの ではない。
なお、 本実施例では消去動作を中心に説明 したが、 初め に も述べたよう に本発明は消去動作に限 られる ものではな く 書込み動作について も有効である。 すなわち、 図 9 に示 したフ ロ ーチ ヤ一 卜 のステ ッ プ S 2 0〜 S 2 3 に従って書 込み動作を行えばよい。
本実施例では、 図 6 に示したよう な並列接続されたメ モ リ セルに対し F - N 卜 ンネル現象を利用 して電子を ト ラ ン ジス夕のチャネル全面から浮遊ゲー トへ注入する動作につ いて説明 してきたが、 本発明の動作方法を実現するメ モ リ セルの配置方法および電子の注入放出方法はこれに限定さ れた ものではない。
以下に、 各種の電子注入ないし放出方法に対して本発明 の動作方法を適用 した他の実施例を示す。 なお、 各動作電 圧はメ モ リ セルのゲ一 ト酸化膜厚 t oxが概略 1 0 n m、 制 御ゲ一 ト 4 1 と浮遊ゲー ト 4 2 との容量結合比 C r が概略 0 . 6 である場合を想定しているが、 各電圧値はこれに限 定される ものではない。
<実施例 2 >
前記実施例と同様、 図 6 に示す様に並列接続されたメ モ リ セルに対し F - N ト ンネル現象を利用 して電子を ト ラ ン ジス夕のチ ャネル全面から浮遊ゲー トへ注入する動作に、 本発明の動作方法を適用する場合の別の実施例について説 明する。 なお、 本実施例のメ モ リ セルの構造は図 4 ( b ) に示した構造と同様であ り 、 同一構成部分については同一 の参照符号を付して説明する。 なお、 こ こ では電子を浮遊 ゲー 卜へ注入してメ モ リ セルの しきい値電圧を上昇させる 動作を消去動作と定義する。
図 1 5 において、 （ a ) は本実施例のメ モ リ セルア レイ の等価回路の模式図、 （ b ) は本実施例の印加電圧タイ ミ ングフ 口一図である。 本実施例では、 図 1 5 に示すよ う に、 第 1 の動作電圧である消去電圧と して、 まず選択ワー ド線 (図 1 5 ( a ) では、 一例と してワー ド線 W 1 ) に対して 正の高電圧 1 8 Vを印加 し、 ゥ ヱル配線 W E L (ゥ エルが 無い場合は、 基板 4 5 ) 、 データ線 D l , D 2 、 その他を 接地電位と して電子を浮遊ゲー ト 4 2 に注入する。その後、 選択ワー ド線 W 1 を接地電位に設定し、 ゥ ル配線 W E L (又は基板） に第 2 の電圧と して正の電圧 1 3 Vを印加す る。 ゲー ト絶縁膜 4 6 には第 2 の電圧印加によ って第 1 の 動作電圧印加時とは逆極性の電界が与え られ、 ゲ一 卜絶縁 膜 4 6 中の捕獲電荷を放出するこ とができ る。 本実施例で は第 2 の電圧をゥ エル配線 W E L (又は基板 4 5 ) に対し エ 与えている ため、 第 2 の電圧印加の際に非選択ワー ド線 W 2 が接地電位のま まである と非選択ヮ一 ド線 W 2 に接続さ れたメ モ リ セル M 2 - 1 , M 2- 2においてディ スターブによる し きい値電圧の変動を招 く 恐れがある。 したがって、 デイ ス タ一ブによ る しきい値電圧の変動を抑制するためには、 第 2 の電圧印加の際に非選択ヮ一 ド線 W 2 に対して第 2 の電 圧と概略等 しい正の電圧を与えてお く 必要がある。
本実施例では、 動作電圧と して負電圧を必要と しない。 したがって、 書込み動作と しても負電圧を必要と しない動 作方法を用いる こ とによ り 、 周辺回路の簡略化を図る こ と ができ る。
ぐ実施例 3 >
本実施例では、 図 6 の様に並列接続されたメ モ リ セルに 対する書込み動作に本発明の動作方法を適用する場合につ いて説明する。 なお、 本実施例のメ モ リ セルの構造は図 4 ( b ) に示 した構造と同様であ り 、 同一構成部分について は同一の参照符号を付して説明する。 以下の実施例でも同 様である。 こ こ では、 F - N ト ンネル現象を利用 し電子を 卜 ラ ンジス夕 の浮遊ゲー 卜 4 2 から ドレイ ン拡散層へ放出す る動作を書込み動作と定義する。 但し、 電子の放出先はソ —ス拡散層であって もよい。 図 1 6 において、 （ a ) は本 実施例のメ モ リ セルア レイの等価回路の模式図、 （ b ) は 本実施例の印加電圧タイ ミ ングフ ローを示す図である。
本実施例では、 図 1 6 に示すよう に書込みを行う所望の メ モ リ セル （こ の場合、 M 1 - 1 ) に接続された選択ヮ一 ド線 W 1 に対して、 まず第 1 の動作電圧である書込み電圧と し て負の高電圧一 1 0 Vを印加 し、 同時に選択デ一夕線 D 1 に正の電圧 5 Vを印加 し、 浮遊ゲ一 ト 4 2 から ド レイ ン拡 ュ 7 散層 4 4へ F - N ト ンネル現象によ り電子を放出する。 こ の 際、 選択メ モ リ セル M 1-1とデータ線を共有する非選択のメ モ リ セル M 2-1がデータ線からのディ スターブによ って し きい値電圧が変動する のを抑制するために、 非選択メ モ リ セル M 2-1の制御ゲー ト に接続される非選択ワ ー ド線 W 2 に正の電圧、 例えば電源電圧 V cc ( = 3 . 3 V ) を印加す る。
続いて、 選択ワー ド線 W 1 に第 2 の電圧と して正の電圧 1 2 Vを印加 し、 ゥ エル配線 W E L (ま たは基板） および データ線 D 2およびその他の非選択ワー ド線 W 2 を接地電 位に設定する。 選択メ モ リ セル M 1-1のゲ一 ト絶縁膜 4 6に は第 2の電圧印加によ って第 1 の動作電圧を印加 した時と は逆極性の電界が与え られ、 ゲー ト絶縁膜 4 6 中の捕獲電 荷を放出する こ とができ る。
選択メ モ リ セル M卜 1に対する書込みの検証は、 ワー ド線 W 1 に正の電圧 3. 3 Vを印加する と共に選択デ一夕線 D 1 に正の電圧 1 Vを印加 し、 非選択ヮ一 ド線およびゥ エル 配線 WE Lは接地電位に して行う 。 この とき選択メ モ リ セ ル M 1-1がオフ状態であれば、 ま だ書込みが充分でないので 再度上記書込み動作を行い、 オ ン状態であればこのメ モ リ セルの書込み動作を終了する。
本実施例の動作フ ローは、 ゥ ヱル配線 W E L (ゥ ヱルが 無い場合は基板） を接地電位に固定 したままでよいので、 ゥ エル配線 W E L (ま たは基板） の電位を変える方法に比 ベて高速の書込み動作が可能である。
以上に述べた実施例 1 〜 3の動作方法は、 例えば、 久米 他、 1 9 9 2年イ ンタ ーナシ ョ ナル . エ レク ト ロ ン . デバ イセズ . ミ 一ティ ング、 第 9 9 1 〜 9 9 3頁 （ International Electron Devices meeting pp.991-993, 1992) において示され た A N D型フ ラ ッ シュ メ モ リ に適用可能であ る。 ま た、 小 野田他、 1 9 9 2年イ ンタ 一ナシ ョ ナル ' エ レ ク ト ロ ン . デバイ セズ ' ミ ーティ ング、 第 5 9 9 〜 6 0 2 頁
International Electron Devices meeting pp.599-602， 1992) において示された D I N 0 R型フ ラ ッ シ ュ メ モ リ に関 して は、 メ モ リ セルの配置形式は A N D型フ ラ ッ シュ メ モ リ と 異な る ものの、 書込み動作および消去動作時に選択メ モ リ セルに印加される電圧は A N D型フ ラ ッ シ ュ メ モ リ と同様 に考え る こ とができ、 したがっ て、 図 1 ( b ) 、 図 1 5 ( b ) および図 1 6 ( b ) に示 した印加電圧フ ローを適用可能で あ る。
< 実施例 4 >
本実施例では、 直列接続されたメ モ リ セルに対する書込 み動作に本発明の動作方法を適用する場合について説明す る。 こ こでは、 F -N ト ンネル現象を利用 して電子を ト ラ ン ジス夕 のチ ャ ネル全面か ら浮遊ゲー ト 4 2へ注入する動作 を書込み動作と定義する。 尚、 書込み動作の定義はこれに 限 られる ものではない。
図 1 7 において、 （ a ) は本実施例の直列接続されたメ モ リ セルで構成する メ モ リ セルア レイ の等価回路の模式図、 ( b ) は本実施例の印加電圧タ イ ミ ングフ ローの例を示す 図である。 尚、 図 1 7 ( a ) において S T d及び S T s は 直列に接続されたメ モ リ セルの両端に各々 設け られたプロ ッ ク選択 ト ラ ンジスタ をオ ン /オフ制御する制御信号線で ある。 こ の場合、 制御信号線 S T d ま たは S T s に正の電 圧 2 0 Vが印加されている とき は、 選択 ト ラ ン ジスタ はォ ン状態である とする。 本実施例では、 例えばワー ド線 W 2 に接続されたメ モ リ セルの 1 つ （丸で示したメ モ リ セル） が選択されたと して 説明する。 図 1 7 に示すよう に、 まず第 1 の動作電圧であ る書込み電圧と して選択ヮ一 ド線 W 2 に対して正の高電圧 2 0 Vを印加 し、 非選択ワー ド線 W 1 ， W 3 …に 7 Vを印 加 し、 基板 4 5 (ゥ エルがある構造の場合には、 ゥ ル） を接地電位に設定する。 また、 選択メ モ リ セルに接続され た選択データ線を接地電位と し、 非選択データ線には 7 V を印加する。 選択メ モ リ セルでは、 ワ ー ド線 W 2 の高電圧 2 0 V とチ ャ ネルの接地電位 0 V によ ってゲー ト絶縁膜 4 6 に高電界が印加されるため、 浮遊ゲー ト 4 2 に電子の注 入が行われる。 非選択のメ モ リ セルでは、 書込み阻止電圧 7 Vが印加されているので、 書込みが行われない。
続いて、 選択ワー ド線 W 2 に第 2 の電圧と して負の電圧 一 1 4 Vを印加 し、 その他は接地電位にする。 ゲー ト絶縁 膜 4 6 には第 2 の電圧印加によって第 1 の動作電圧印加時 とは逆極性の電界が与え られ、 ゲー ト絶縁膜 4 6 中の捕獲 電荷を放出する こ とができ る。
書込み検証は、 選択ヮ一 ド線 W 2 と選択データ線 D 1 に それぞれ正の電圧 5 Vを印加 して行えばよい。
本実施例の動作フ ローは、 基板 （ま たはゥ エル） を接地 電位に固定したままでよいので、 基板の電位を変える方法 に比べて高速の書込み動作が可能である。
<実施例 5 >
本実施例では、 直列接続されたメ モ リ セルに対する消去 動作に本発明の動作方法を適用する場合について説明する。 こ こ では、 第 1 の従来例と同様に F - N ト ンネル現象を利用 して電子を ト ラ ンジスタの浮遊ゲ一 ト 4 2 からチャネル全
C 面へ放出する動作を消去動作と定義する。 尚、 消去動作の 定義はこれに限られる ものではない。
図 1 8 において、 （ a ) は本実施例のメ モ リ セルア レイ の等価回路の模式図、 （ b ) は本実施例の印加電圧夕イ ミ ングフ ローの例を示す図である。 この例では、 消去電圧で ある第 1 の動作電圧と して、 まず基板 4 5 (ゥ エルがある 構造の場合には、 ゥ ヱル） に対し正の高電圧 2 0 Vを印加 して、 複数個のメ モ リ セルについて浮遊ゲ一 ト 4 2から基 板 4 5 (ま たはゥ エル） に電子を放出する。 こ の時、 デ一 夕線 D 1 ， D 2 はフ ローティ ングにする。
続いて第 2の電圧と してワー ド線 W l , W 2 , W 3…に 正の電圧 1 4 Vを印加 してゲー ト絶縁膜 4 6 に第 1 の動作 電圧印加時とは逆極性の電界を与え、 ゲー ト絶縁膜 4 6 中 の捕獲電荷を放出する。 この時、 データ線 D l , D 2 は接 地電位にする。
消去検証は、 選択ワー ド線 W 2および基板 4 5 (または ゥ エル） は接地電位、 非選択ワー ド線 W 1 , W 3 …および 選択データ線 D 1 にそれぞれ正の電圧 5 Vを印加 して行え ばよい。
本実施例および前述した実施例 4 の動作方法は、 例えば N A N D型フラ ッ シュ メ モ リ に対して適用可能である。
この他、 本発明の動作方法は同様の動作フ ローによ り 、 N O R型フ ラ ッ シュメ モ リやその他のスタ ッ ク ゲ一 ト型の 不揮発性半導体記憶装置に対して適用可能である。 本発明 の動作方法を N 0 R型フ ラ ッ シュメ モ リ に適用 した例につ いて図 1 9 に示す。 図 1 9 において、 （ a ) は N〇 R型フ ラ ッ シュ メ モ リ のメ モ リ セルア レイ の等価回路の模式図を ( b ) は本発明の動作方法を適用 した印加電圧タイ ミ ング
3/ フ ローの例をそれぞれ示す図である。 図 1 9 ( a ) では、 選択ヮー ド線を W 0 、 選択デ一夕線を D 0 0 と した場合の 例を示 してあ り 、 書込み時は選択ヮ一 ド線 W 0 に 1 2 Vを 印加する と共に選択データ線 D O 0 に 6 Vを印加する。 こ の とき、 非選択ワー ド線及び基板 （ゥ エルがある構造の場 合は、 ゥ エル） は接地電位に し、 非選択データ線はフ ロー ティ ングにする。 選択メ モ リ セル （図中に、 丸で示す） で は、 ホ ッ トェレク ト ロ ン現象によ り 浮遊ゲー ト 4 2 に電子 が注入される。 書込み後、 選択ワー ド線 W 0 に第 2 の電圧 と して— 1 2 Vを印加する と共に選択データ線 D O 0 はフ 口一ティ ングにする。 こ のとき、 非選択ワー ド線及び基板 は接地電位、 非選択データ線はフ 口一ティ ングのま まであ る。 次に、 書込み検証を行う ために、 選択データ線 D O 0 を I Vに し、選択ヮー ド線 W 0 に検証電圧 5 Vを印加する。 こ の時、 非選択ワー ド線、 非選択データ線及び基板は接地 電位にする。 以上のよう に、 書込みを行えばよい。
また、 本発明の消去動作は、 例えば山田他、 1 9 9 1 年 イ ンタ —ナ シ ョ ナル . エ レ ク ト ロ ン . デノ イ セズ . ミ 一テ イ ング、 1 1 . 4 、 第 3 0 7 〜 3 1 0 頁 （ 1991 International Elecrton Devices meeting 11.4, pp.307-310) ίこお（/ヽて示され た自己収束原理を利用 した従来の書き戻しによる しきい値 電圧ばらつき抑制法と異な り 、 絶縁膜中の捕獲電荷を抑制 する こ とによ り 記憶保持特性の向上を図っ たものである。 すなわち、 書込み消去動作方法に拘 らず動作電圧と逆極性 の電圧を検証動作の前に印加 して絶縁膜中の電荷分布を制 御する こ とによ り 、 捕獲電荷漏洩による しき い値電圧変動 を抑制する。 したがって、 自 己収束原理を利用 した従来の 書き戻し方法と異な り 、 本発明の動作方法は書込み又は消 去の際に電荷が通過する絶縁膜領域が ト ラ ンジス夕のチ ヤ ネル以外の領域である不揮発性半導体記憶装置、 例えば 1 9 8 4 年ィ ンタ一ナシ ョ ナル 'エ レク ト ロ ン 'デバイセズ . ミ ーティ ング、 1 7 . 3 、 第 4 6 4 〜 4 6 5 頁 （ 1984 International Elecrton Devices meeting 17. 3, pp. 464-465 ) に 記載されたィ レーズゲ一 ト付きの E E P R O Mに対しても 適用可能である。
また、 本発明の動作方法は、 実施例 1 で述べたよう に複 数個のメ モ リ セルの特性ばらつきを低減する こ とができる。
更に、 本発明の動作方法では第 2 の電圧 V rrの値を適当 に選ぶこ とによ り 、パルス幅 t 21をパルス幅 t 11よ り短く す る こ とが可能であ り 、 1 0 m s 〜 1 s 程度のパルス幅の電 圧パルスを印加 している第 1 および第 2 の従来例の動作方 法に比べて消去時間のォ一バ一へッ ドを低減する こ とがで き る。
く実施例 6 >
図 8 は、 本発明に係る不揮発性半導体記憶装置の動作方 法の別の実施例を説明するための消去動作フ ローチ ヤ一 ト である。本実施例の不揮発性半導体記憶装置の回路構成は、 実施例 1 で示した図 2及び図 2 0 の構成と同様であるので、 図示は省略する。 本回路内には、 実施例 1 と同様にメ モ リ セルア レイ 1 0 、 制御回路 2 0 、 電源制御回路 3 0 が含ま れている。 制御回路 2 0 には、 書込み /消去電圧発生回路 2 3か ら所定の電圧が出力された回数を記録するカ ウ ンタ 2 4 の他、 前述した電源切り換え回路 2 2 、 書込み /消去 判定回路 2 3 およびコマ ン ドデコーダ 2 1 から構成される。
本実施例の不揮発性半導体記憶装置の消去動作方法につ いて、 図 8 及び図 2 0 を用いて説明する。 先ずステ ッ プ S 3 0 において、 行デコーダ 1 8 によ り 選 択されたワー ド線 W n に対して、 電源切り換え回路 2 2 か らの信号によ り スィ ツ チ S W 1 が閉 じて消去電圧発生回路 3 2 a に接続され、 第 1 の動作電圧である消去電圧 V eeが パルス幅 t 11のパルス電圧と して印加される。 同時に、 力 ゥ ンタ 2 4 には印加回数 n と して 1 が記録される。 この と き ヮー ド線 W n を共通にする複数個のメ モ リ セル 1 2 では、 実施例 1 と同様にメ モ リ セルの しきい値電圧が上昇する。 なお、 この時スィ ッ チ S W 2 〜 S W 4 は開いたままである。 ま た、消去電圧 V eeのパルス幅 t 11は全てのメ モ リ セルが所 定の消去レベルに達する よう に十分なマー ジ ンを見込んだ 幅で行う と消去時間が長 く なるので、 全てのメ モ リ セルが 消去されな く と もよい短いパルス幅に し、 消去動作を繰り 返し行う よう に設定する こ とによ り 消去時間の短縮を図つ ている。 こ のよ う に少な く と も 2 回以上複数回の消去動作 を行う 様なパルス幅に t 11を設定する こ とによ り しきい値 制御の精度もよ く なる。
続いて、 ステッ プ S 3 1 においてパルス印加回数 nの検 証を行う 。 すなわち、 カ ウ ンタ 2 4 に格納されている値 n を参照 し、 その値が kでない時にはステ ッ プ S 3 3 に進み、 消去検証を行う 。 こ こでは、 例えば k = 4 と して、 印加回 数 nが 4 かどう かを判定する こ とにする。 今、 n = 1 であ るので、 次にステッ プ 3 3 に進むこ とになる。
ステ ッ プ 3 3 において、 ワー ド線 W n に接続されたメ モ リ セル 1 2 の しきい値電圧を検証するため、 電源切 り換え 回路 2 2 からの信号によ り不図示のスィ ッ チを閉じて検証 電圧発生回路に接続して、 ワー ド線 W n及びデータ線及び ソース線を各々所定の電位に設定 し、 データ線の出力をセ
3 - ンスア ンプデータ ラ ッ チ回路 1 4 で増幅し参照値と比較す る。 しきい値電圧検証の結果、 所定の消去レベルに達して いないメ モ リ セルが存在した場合には、 再びステッ プ 3 0 の消去電圧 V eeを印加する過程に戻り 、 以下同様の動作を 3 回繰 り返す。
ステ ッ プ S 3 1 において、 消去電圧 V eeを印加 した後、 カ ウ ンタ 2 4 の値が 4 である こ とを検出 した場合すなわち 4 回目の消去動作である こ とを検出 した場合にカ ウ ンタ 2 4 の値は リ セ ッ 卜 され、 次のステ ッ プ S 3 2 へ進む。
ステ ッ プ 3 2 において、 電源切 り換え回路 2 2 からの信 号によ り スィ ツ チ S W 2 が閉 じて第 2 の電圧発生回路 3 4 a に接続され、 ワー ド線 W n に消去電圧 V eeと逆極性でパ ルス幅 t 11よ り短いパルス幅 t 21の第 2 の電圧 V が印加 される。 こ の第 2 の電圧 V の印力 Dによ り 、 ワー ド線 W n に接続されたメ モ リ セル 1 2 のゲ一 ト絶縁膜 4 6 には負の 電界が印加され、 ゲ一 卜絶縁膜 4 6 中の捕獲電荷を引き抜 く こ とができ る。 尚、 この時スィ ッ チ S W 1 , S W 3 , S W 4 は開いたま まである。
続いてステッ プ S 3 3 において、 ヮ一 ド線 W n に接続さ れたメ モ リ セル 1 2 の しきい値電圧を検証するため、 電源 切 り換え回路 2 2 からの信号によ り 不図示のスィ ッ チを閉 じて検証電圧発生回路 3 3 に接続 して、 ワー ド線 W n及び データ線及びソ ー ス線が各々所定の電位に設定し、 データ 線の出力をセ ン スア ンプデータ ラ ッ チ回路 1 4 で増幅し参 照値と比較する。 検証の結果、 所定の消去レベルに達して いないメ モ リ セルが存在した場合には再び第 1 の動作電圧 である消去電圧 V eeを印加するステ ッ プ S 3 0 に戻る。 ヮ ― ド線 W n に接続されたすベてのメ モ リ セルについて消去
^ が完了するまで以上の動作を繰り 返したのち、 消去動作を 終了する。
こ の実施例においては、 絶縁膜中の捕獲電荷を放出する ための第 2 の電圧 V rrを印加する動作は、 消去電圧パルス V eeを印加する動作が 4 回につき 1 回だけ行っている。 従 つて、 捕獲電荷の放出効果は若干低下する ものの、 消去時 間のオーバーへッ ドを実施例 1 に比べて抑制でき る。 また、 第 2 の電圧 V rr印加の頻度は 4 回に限定される ものではな く 、 適宜その製造プロセスにおけるデバイ ス特性のばらつ き等に合わせて設定すればよい。 また、 第 1 動作電圧およ び第 2 の電圧のパルス幅及びピーク値は一定とする必要は 無く 、 所定回数ごとに増加させてもよい。
本実施例は消去動作を中心に説明 したが、 これは書込み 動作について も有効である。 特に、 書込み動作が実施例 3 の様に電子放出で行われる場合、 書込み しき い値電圧の範 囲が読出 し電圧とディ プリ 一 ト条件で規定されるため、 書 込み動作を複数回で行い、 しきい値制御の精度を上げる必 要がある。 図 1 0 は、 本実施例による書込み動作を説明す る フ ローチ ャ ー トである。 消去動作と異なる点は、 ステ ツ プ S 4 4 の 「 a 1 1 " 0 " 判定」 があるだけで、 書込み電 圧の印加条件は実施例 1 の図 9 で述べた条件と同様である ので説明を省略する。
く実施例 7 〉
更に、 本発明に係る不揮発性半導体記憶装置およびその 動作方法を、 1 個のメ モ リ セルに複数ビッ トを記憶させる 多値フラ ッ シュメ モ リ へ適用 した場合の実施例につき図 1 1 を用いて説明する。
図 1 1 は、 1 個のメ モ リ セルに 4値 （ 2 ビッ ト） を記憶 させる 4 値フラ ッ シ ュメ モ リ の書込み動作のフ ローチヤ一 トである。 本実施例では、 メ モ リ セルの配置は図 6 と同様 の並列接続された回路構成と し、 書込み動作は前述した実 施例 3 と同様とする。 ま た、 装置の構成は図 2 と同様であ るが、 第 2 の電圧発生回路を複数用意する必要がある。 以 下に、 ワー ド線 W 1 に接続された複数個のメ モ リ セルの書 込み動作について説明する。 初期状態で、 ワー ド線 W 1 に 接続されたすベてのメ モ リ セルの しき い値電圧は、 消去し きい値電圧 V thE以上である とする。
先ずステ ッ プ S 5 0 において、 ワー ド線 W 1 に書込み動 作電圧と して第 1 の書込みワー ド線電圧 V pplを印加 し、 同 時に書込み予定の各メ モ リ セルに接続されたデータ線に対 して書込み電圧 V ddlを印加する。 これによ り 、 ワー ド線 W 1 に接続された所定の複数個のメ モ リ セルの しきい値電圧 が同時に低下する。 続いて、 ワー ド線 W 1 に第 2 の電圧を 印加 し、 書込み動作においてメ モ リ セルのゲー ト絶縁膜 4 6 中に捕獲された電荷を放出する。書込み後の検証動作は、 図 9 で説明 したのと同様に各メ モ リ セル毎に順次行う 。 こ の操作を繰り返し、 所定のメ モ リ セルをすベて第 3 の書込 み レベル L 3 、すなわち しきい値電圧 V thL3以下まで書込む ( 次に、ステッ プ S 5 1 において しきい値電圧 V thL3に設定 すべきメ モ リ セル、 すなわち書込みの終了 したメ モ リ セル についてはデータ線に対して印加する電圧を V ddlか ら書 込み阻止電圧に変える。
ステ ッ プ S 5 2 において、 さ らに低い書込み レベル L 2 まで書込むメ モ リ セルがあっ た場合には、 第 2 の電圧発生 回路を切 り換えて、 ステ ッ プ S 6 0へ進む。 尚、 第 2 の電 圧発生回路を切 り換える際、 書込み電圧発生回路も前記電 圧 V pplよ り絶対値り の大きい電圧 V pp2を発生する様に切 り換えて も よい。
ステ ッ プ S 6 0 においては、 ステ ッ プ S 5 0 と同様に、 書込み電圧を印加、 第 2 の電圧パルス印加、 ビッ ト毎書込 み検証及びオール " 0 " 検証を行ない、 書込み レベル L 2 まで書込むべき所定の全てのメ モ リ セルの書込みが完了す るまで図 9 のステッ プ S 2 0 〜 S 2 3 を繰り返し行う 。
ステ ッ プ S 6 1 において、しきい値電圧 V thL2に設定すベ き メ モ リ セル、 すなわち書込みの終了 したメ モ リ セルにつ いてはデータ線に対して印加する電圧を書込み阻止電圧に 変える。
ステ ッ プ S 6 2 において、 第 2 の書込み しき い値電圧 V thL2の書込み終了後、さ らに低い書込み レベル L 1 まで書込 むメ モ リ セルがあっ た場合には、 第 2 の電圧発生回路を切 り換えて、 ステッ プ S 7 0へ進む。 なお、 第 2 の電圧発生 回路を切り換える際、 書込み電圧発生回路も前記と同様に 電圧 V pp2よ り さ らに絶対値の大き い電圧 V pp3を発生する よう に切 り換えても よい。
以下同様に、 ステ ッ プ S 7 0 〜 S 7 1 のステ ッ プを第 1 の書込み しきい値電圧 V thLlへの書込みが完了するまで行 ラ o
図 1 2 は、 図 1 1 に示した書込み動作によ り それぞれ書 込みま たは消去状態に設定された複数個のメ モ リ セルの中 で、 代表的 ビッ 卜の書込み完了後の しきい値電圧の時間変 化 （実線） を、 従来の書込み動作を用いた場合の しきい値 電圧の時間変化 し、線） と比較した図である。 こ こで、 V thiは浮遊ゲ一 トおよび絶縁膜中の電荷が中性状態の時の メ モ リ セルの しきい値電圧であ り 、 それぞれのメ モ リ セル の しき い値電圧の値は、 時間の経過と共にこ の しきい値電 圧 V thiに収束してい く 。
図 1 2 から分かるよ う に、 本実施例の書込み動作方法を 用いた場合、 絶縁膜中の捕獲電荷の漏洩を抑制 したこ とに よ り 、 しきい値電圧の変動が従来方法よ り も抑制されるた め、 よ り 長時間の記憶寿命が達成される。 ま た、 絶縁膜中 の捕獲電荷の漏洩成分を取り 除いたこ とによ り 、 個々 のメ モ リ セルの しきい値電圧の変動が抑制されるので、 各々 の 書込み レベルの間のマージ ンを従来よ り も狭帯化するこ と が可能となる。
<実施例 8 〉
以前に も述べたが、 本発明の動作方法は、 書込みまたは 消去の際電荷が通過する絶縁膜領域が ト ラ ンジス夕のチ ヤ ネル以外の領域である メ モ リ セルを備えた不揮発性半導体 記憶装置に対して も適用可能である。
本実施例ではその様な一例と して、 消去ゲー トを有する メ モ リ セルを備えた不揮発性半導体記憶装置における消去 動作に対して本発明の動作方法を適用する場合について説 明する。
本実施例の消去ゲ一 トを有するメ モ リ セルの断面図を、 図 2 1 ( a ) ( b ) に示す。 なお、 こ の図において、 図 4 ( b ) に示した従来例のメ モ リ セルと同一構成部分につい ては同一の参照符号を付して説明 している。 本実施例のメ モ リ セルでは、 制御ゲー ト 4 1 、 浮遊ゲー ト 4 2 に加え、 第 3 のゲー ト電極である消去ゲー ト 4 7 をも っている。 な お、 図 2 1 ( a ) は消去ゲー ト 4 7 を含まない面で切っ た 断面図であるが、 図 4 ( b ) に示した従来例 との違いを明 らかにするため、 消去ゲー トを点線で示してある。 図 2 1 ( b ) は、 図 2 1 ( a ) に垂直な面で切っ た断面図である。 この消去ゲ一 ト 4 7 は厚さが概略 2 5 n m程の ト ンネル絶 縁膜 4 8 を介して浮遊ゲ一 卜 4 2 に隣接している。 但し、 ト ンネル絶縁膜 4 8 の膜厚はこれに限られる ものではない c こ こでは、 浮遊ゲー ト 4 2 中の電子を ト ンネル絶縁膜 4 8 を介して消去ゲ一 ト 4 7へ放出 してメ モ リ セルの しきい 値電圧を低下させる動作を消去動作と定義する。 尚、 消去 動作の定義はこれに限られる ものではない。 本実施例の消 去動作は、 消去ゲー ト に高電圧を印加する こ とによ り F-Nト ンネル現象を利用 して電子を浮遊ゲー ト 4 2 から消去ゲ一 ト 4 7へ放出 して行われる。 但し、 電子放出の原理はこれ に限られる ものではな く 、 例えば電子のフ ィ 一ノレ ドエ ミ ッ シ ヨ ン現象を利用 しても よい。
図 2 2 において、 （ a ) は本実施例のメ モ リ セルア レイ の等価回路の模式図、 （ b ) は本実施例の印加電圧夕イ ミ ングフ ローの例を示す図である。 本実施例では、 図 2 2 に 示すよう に、 消去電圧である第 1 の動作電圧と して、 まず 選択消去ゲ一 ト線 （図 2 2 では、 一例と して EG1 ) に対して 正の高電圧 2 0 Vを印加 し、 ワー ド線 W l 、 W 2 、 ゥ エル 配線 W E L (ゥ ルが無い場合は、 基板 4 5 ) 、 データ線 D 1 〜 D 4 、 その他を接地電位と して、 該選択消去ゲー ト 線に接続された複数個の所定のメ モ リ セルの浮遊ゲ一 ト 4 2から消去ゲー ト 4 7へ電子を放出する。 続いて、 選択消 去ゲ一 ト線 E G 1 に第 2 の電圧と して負の電圧- 18 Vを印 加する。 ト ンネル絶縁膜 4 8 には第 2 の電圧印加によ って 前記第 1 の動作電圧印加時とは逆極性の電界が与え られ、 ト ンネル絶縁膜 4 8 中の捕獲電荷を放出する こ とができ る。 こ の時、 ワー ド線 W l 、 W 2 等、 選択消去ゲー ト線 E G 1 以外の電位は接地電位のま ま とする。
消去検証は、 選択ワー ド線 W 1 および選択データ線にそ れぞれ正の電圧 5 V と 1 . 5 Vを印加 し、 その他を接地電 位に して行えばよい。
く実施例 9 〉
本実施例では、 消去ゲー トを有する メ モ リ セルを備えた 不揮発性半導体記憶装置における書込み動作に、 本発明の 動作方法を適用する場合について説明する。 なお、 本実施 例のメ モ リ セルの構造は前記実施例 8 と同様図 2 1 ( a ) ( b ) に示 した消去ゲー ト付き メ モ リ セル構造であ り 、 同 一構成部分については同一の参照符号を付して説明する。 なお、 こ こでは電子を浮遊ゲー 卜へ注入してメ モ リ セルの しきい値電圧を上昇させる動作を書込み動作と定義する。 本実施例では、 消去ゲー ト付きメ モ リ セルの浮遊ゲ一 卜 4 2 の蓄積電荷量を 4 つの水準に分割 しその各々 を 1 つの 記憶状態とする こ とによ って、 1 個のメ モ リ セルに 4 値す なわち 2 ビッ ト分の情報を記憶でき る不揮発性半導体記憶 装置における書込み動作に対して、 本発明の動作方法を適 用する場合について説明する。 但し、 浮遊ゲー ト 4 2 の蓄 積電荷量の分割の仕方はこれに限る ものでな く 、 従って 1 個のメ モ リ セルに記憶でき る情報量も 2 ビッ 卜 に限る もの ではない。 本実施例の書込み動作を表わすフ ロ ーチ ャ ー ト は、 図 9 に示したフ ローチ ャー ト と同様であ り 、 以下こ の フ ローチ ヤ — 卜 に基づいて本実施例の書込み動作を説明 し ていく 。
本発明に係る不揮発性半導体記憶装置の回路構成の要部 は、 図 2 に示したブロ ッ ク 図と同様である。 図 2 3 は、 図
2 に示した回路構成ブロ ッ クの内、 メ モ リ セルア レイ 1 .0、
Ή 制御回路 2 0 、 電源切り換え回路 2 2 、 行コーダ 1 8 、 列 デコーダ 1 9 、 センスア ンプデ一夕 ラ ッ チ回路 1 4 、 書込 み /消去電圧発生回路 3 2 および逆極性パルス発生回路 3 4 部分を、 図 9 の動作フ ローに対応して説明するために示 した回路構成図である。 図 2 3 では、 書込み消去電圧発生 回路 3 2 の内書込みヮ一 ド線電圧発生回路 3 2 c と書込み データ線電圧発生回路 3 2 d を特に明示してあ り 、 セ ンス ア ンプデータ ラ ッ チ回路 1 4 をデータ ラ ッ チ 1 4 a とセ ン スア ンプ 1 4 b とに分けて示してあ り 、 逆極性パルス発生 回路 3 4 を第 2 のデータ線電圧発生回路 3 4 b と して示し てある。 こ こで、 図 2 3 に示したメ モ リ セノレア レイ 1 0 の 構成は、 図 2 2 ( a ) に模式図で示したメ モ リ セルア レイの 等価回路の構成と同様である。
書込み動作時、 まず図 9 のステ ッ プ S 2 0 において、 行デ コーダ 1 8 によ り選択されたワー ド線 W n および列デコ一 ダ 1 9 によ り 選択されたデータ線 D n に対して、 電源切 り 換え回路 2 2 力ヽらの信号によ り スィ ッ チ S W 1 1 、 S W 1 2 が閉 じて書込みヮー ド線電圧発生回路 3 2 c および書込 みデータ線電圧発生回路 3 2 dがそれぞれ接続され、 電圧 V ppでノぐルス幅 131の書込みヮ一 ド線パルス （例えば、 V pp = 1 0 V、 t 31 = 5 s ) と電圧 V dd でパルス幅 t 32の書込 みデ一夕線パルス （例えば、 V dd = 7 V、 t 32 = 5 s ) すなわち第 1 の動作電圧パルスが印加される。 こ の とき、 ヮ一 ド線 W n を共通にする複数個のメ モ リ セルでは制御ゲ — ト 4 1 に正の高電圧 V ppが印加される。 こ の内、 データ 線 D n に接続されたメ モ リ セルでは ド レイ ン 4 4 に正の電 圧が印加されるので、 ホ ッ トエレク 卜 ロ ン現象によ って電 子が基板 4 5 (ゥ エルがある構造の場合には、 ゥ エル） 力、 らゲ一 ト絶縁膜 4 6 を介して浮遊ゲー ト 4 2 に注入され、 メ モ リ セルの しき い値電圧が上昇する。 一方、 データ線 D n以外に接続されたメ モ リ セルでは電子の注入はほ とん ど 起こ らず しき い値も上昇しない。 なお、 こ の時スィ ッ チ S W 1 3 は開いたま まである。
続いて、 ステ ッ プ S 2 1 において、 電源切 り 換え回路 2 2 か らの信号によ り スィ ッ チ S W 1 3 が閉 じて第 2 のデ一 タ線電圧発生回路 3 4 b が接続され、 ゲ一 ト絶縁膜 4 6 に 対して第 1 の動作電圧 と逆極性の電界を与え る電圧パルス すなわち電圧 V rrでパルス幅 t 4 1の第 2 の電圧パルス （例 えば、 V rr = 7 V、 t 4 1 = 2 s ) がデータ線 D n に印加 される。 なお、 こ の時スィ ッ チ S W 1 1 、 S W 1 2 は開い たま まである。
次に、 ヮ一 ド線 W n に接続されたメ モ リ セルの しき い値 電圧を検証するためにデータ線およびソース線が各々 所定 の電位に設定された後、 ワー ド線 W n に所定の検証電圧 V wvが印加され、 データ線の出力電流はセ ンスア ンプ 1 4 b に送 りれる。
こ こで、 セ ンスア ンプ 1 4 b は、 前述 した 4 つの記憶状 態の境界条件にそれぞれ対応した参照電流が入力される 4 つのセ ンスア ンプ 1 4 b 0 〜 1 4 b 3 カヽ らな っ ている。 前 記データ線の出力電流はこれ ら 4 つのセ ンスア ンプに同時 に入力され各々 と比較される。 すなわちステ ッ プ S 2 2 に おいて、 電源切 り 換え回路 2 2 か らの信号に よ り 不図示の スィ ツ チを閉 じて検証電圧発生回路 3 3 を行デコーダ 1 8 に接続して、 メ モ リ セルの制御ゲー ト 4 1 に所定の正の検 証電圧 V wvと ド レイ ン 4 4 に正の所定の検証電圧 V dvとを 印加する。 なお、 こ の時スィ ッ チ S W 1 1 〜 1 3 は開いたま まであ る。 検証の結果、 メ モ リ セル ト ラ ン ジスタ の電流が所望の 電流値以上の場合、 すなわち所定の書込み レベルに達して いな い場合にはステ ッ プ S 2 0 に戻 り 再び書込みパルス印 加を行う 。 一方、 ト ラ ン ジスタ の電流が所望の電流値以下 にな っ た場合には該データ線 D n に対する以降の書込み電 圧 V ddの印加を停止する。 こ う して選択ヮ一 ド線 W n に接 続されたメ モ リ セルに対 して同様の書込み動作を繰り 返し ステ ッ プ S 2 3 の 「 a 1 1 " 0 " 判定」 をパス した後、 す なわちすべての所定のメ モ リ セルに対して所望の書込み レ ベルへの書込みが完了 した後書込み動作が終了する。
本実施例の回路構成は、 1 本のデータ線に対して 4つの セ ンスア ンプを設けこ れ らに同時にデータ線の出力電流を 入力 して検証動作を行っている ので、 1 本のデータ線に対 して 1 つのセ ンスア ンプが接続されている 回路構成に比べ て、 複数の記憶状態へ書込まれる複数個のメ モ リ セルの書 込み動作を高速に行う こ とが可能である。
以上に述べた実施例 8 〜 9 の動作方法は、 例えば、
Mehrotra他、 1992年シ ンポ ジウ ム · オ ン · ブイ エルエスァ ィ · サ一キ ッ ッ · ダイ ジ ヱ ス ト · ォブ · テク ニカル . ペイ ノ、0ーズ、第 2 4 〜 2 5 頁（ Symposium on VLSI Circuits Digest of Technical Papers pp.24-25, 1992 ) にお！/ヽて示された 形式のフ ラ ッ シ ュ メ モ リ に適用可能であ る。 ま た、 舛岡他、 1 9 8 4 年イ ンタ 一ナ シ ョ ナル . エ レク ト ロ ン . デノくイ セ ズ ' ミ ーテ ィ ング、 1 7 . 3 、 第 4 6 4 〜 4 6 7 頁 （ 1984 International Electron Devices meeting 17.3,
pp.464-467) において示されたィ レーズゲー ト付きのフ ラ ッ シ ュ メ モ リ に関 しては、 メ モ リ セルの配置形式やメ モ リ セルの詳細な構造は Mehro t ra らの示す形式のフ ラ ッ シ ュ メ モ リ と異なる ものの、 消去動作時に選択メ モ リ セルに印 加される電圧は Mehro t ra らの フ ラ ッ シ ュ メ モ リ と同様に 考える こ とができ、 したがっ て、 実施例 5 において も述べ た様に、 図 1 ( b ) 、 図 2 2 ( b ) および図 2 4 に示 した 印加電圧フ ローを適用可能である。
産業の利用可能性
以上、 前述 した実施例か ら明 らかな よ う に、 本発明に係 る不揮発性半導体記憶装置およびその動作方法に よれば、 第 1 の動作電圧である消去電圧ま たは書込み電圧と逆極性 の第 2 電圧発生回路を設け、 第 1 の動作電圧を印加後、 検 証動作前に第 1 の動作電圧と逆極性の第 2 の電圧を印加す る よ う に したこ とに よ り 、 書換え繰 り 返 しに よ っ て浮遊ゲ ー ト周囲の絶縁膜が劣化 した場合で も、 絶縁膜の捕獲電荷 の漏洩に よ る しき い値電圧の変動を抑制する こ とができ る c これに よ り 、 電荷保持特性やディ スターブ耐性な どの特性 の高信頼化を図る こ とが可能とな る。 ま た、 第 2 の電圧 の値を適当に選択する こ と によ っ て、 メ モ リ セルの書込み 特性或いは消去特性にばらつきがあ っ た場合でも、 しき い 値電圧のば らつきを抑制する こ とができ る。 こ の様なばら つきを抑制でき るため、 特に多値メ モ リ の高信頼化に有効 である。

Claims

請 求 の 範 囲
1 . 第 1 導電型の半導体領域上に、 ゲー ト絶縁膜、 浮遊ゲ ー ト電極、 電極層間絶縁膜、 制御ゲー ト電極を備える と共 に、 前記第 1 導電型の半導体領域内に第 2 導電型のソース 領域及び ド レイ ン領域を備えて形成されたメ モ リ セルを、 複数個配置して構成されたメ モ リ セルア レイを有し、 前記 浮遊ゲー ト電極中の電荷量を制御する こ とによ り情報の書 込み及び消去を行う 不揮発性半導体記憶装置において、
前記浮遊ゲ一 ト電極への電荷の注入又は前記浮遊ゲ一 ト 電極から電荷の放出を行う ための所定の第 1 の動作電圧を メ モ リ セルに印加する手段と、
前記第 1 の動作電圧印加後、 前記第 1 の動作電圧印加の 際に電荷が通過した前記浮遊ゲー ト周囲の絶縁膜領域に対 して前記第 1 の動作電圧によ り与え られた電界と逆極性の 電界を与える第 2 の電圧を前記メ モ リ セルに印加する手段 と、
前記第 2 の電圧印加後にメ モ リ セルの しき い値電圧を検 証する手段と、
前記検証後に再び前記第 1 の動作電圧印加以降の動作を 繰り返すか否かを判断する手段と、 を少な く と も有する こ とを特徴とする不揮発性半導体記憶装置。 .
2 . 前記第 2 の電圧は、 前記浮遊ゲー ト周囲の絶縁膜領域 に対して絶対値で少な く と も 7 M V Z c m となる電界を与 える電圧である請求項 1 に記載の不揮発性半導体記憶装置 ,
3 . 前記第 2 の.電圧は、 そのパルス幅が前記第 1 の動作電 圧のパルス幅よ り も短い電圧パルスである請求項 1 又は請 求項 2 に記載の不揮発性半導体記憶装置。
4 . 前記第 1 の動作電圧は所定のワー ド線に与え られる電 圧であ って接地電位に比較して正極性である と共に前記基 板には接地電位も し く は接地電位に比較して負極性の電位 が与え られ、 前記第 2 の電圧は前記ワー ド線に与え られる 電圧であ っ て接地電位に比較 して負極性の電圧である請求 項 1〜 3 のいずれか 1 項に記載の不揮発性半導体記憶装置
5 . 前記第 1 の動作電圧は所定のワー ド線に与え られる電 圧であ って接地電位に比較して正極性である と共に前記基 板には接地電位も し く は接地電位に比較して負極性の電位 が与え られ、 前記第 2 の電圧は基板に与え られる電圧であ つて接地電位に比較 して正極性の電圧である請求項 1 〜 3 のいずれか 1 項に記載の不揮発性半導体記憶装置。
6 . 前記第 1 の動作電圧は基板に与え られる電圧であって 接地電位に比較して正極性の電圧であ り 、 前記第 2 の電圧 は前記所定のワー ド線と接地電位の基板との間の該所定の ヮ一 ド線に与え られる電圧であって接地電位に比較して正 極性の電圧である請求項 1 〜 3 のいずれか 1 項に記載の不 揮発性半導体記憶装置。
7 . 前記第 1 の動作電圧は接地電位も し く は接地電位に比 較して正極性の電位の基板と所定のワー ド線との間の該所 定のヮ一 ド線に与え られる電圧であって接地電位に比較し て負極性の電圧であ り 、 前記第 2 の電圧は該所定のワー ド 線に与え られる電圧であ って接地電位に比較 して正極性の 電圧である請求項 1 〜 3 のいずれか 1 項に記載の不揮発性 半導体記憶装置。
8 . 第 1 導電型の半導体領域上に、 ゲー ト絶縁膜、 浮遊ゲ 一 卜電極、 電極層間絶縁膜、 制御ゲ— ト電極を備える と共 に、 前記第 1 導電型の半導体領域内に第 2導電型のソ ース 領域及び ド レイ ン領域を備えて形成されたメ モ リ セルを、 複数個配置して構成されたメ モ リ セルア レイ を有し、 前記 浮遊ゲ一 ト電極中の電荷量を制御する こ とによ り情報の書 込み及び消去を行う 不揮発性半導体記憶装置の動作方法に おいて、
前記浮遊ゲ一 ト電極への電荷の注入又は前記浮遊ゲ一 ト 電極から電荷の放出を行う ための所定の第 1 の動作電圧を メ モ リ セルに印加する過程と、
前記第 1 の動作電圧印加後、 前記第 1 の動作電圧印加の 際に電荷が通過した前記浮遊ゲ一 ト周囲の絶縁膜領域に対 して前記第 1 の動作電圧によ り与え られた電界と逆極性の 電界を与える第 2 の電圧をメ モ リ セルに印加する過程と、 前記第 2 の電圧印加後メ モ リ セルの しき い値電圧を検証 する過程と、
前記検証後に再び前記第 1 の動作電圧印加以降の過程を 繰り返すか否かを判断する過程と、 か ら成る情報の書込み 又は消去動作を行う こ とを特徴とする不揮発性半導体記憶 装置の動作方法。
9 . 前記第 2 の電圧は、 前記浮遊ゲー ト周囲の絶縁膜領域 に対して絶対値で少な く と も 7 M V Z c m となる電界を与 える電圧である請求項 8 に記載の不揮発性半導体記憶装置 の動作方法。
1 0 . 前記第 2 の電圧は、 そのパルス幅が前記第 1 の動作 電圧のパルス幅よ り も短い電圧パルスである請求項 8又は 請求項 9 に記載の不揮発性半導体記憶装置の動作方法。
1 1 . 前記第 2 の電圧をメ モ リ セルに印加する過程は、 メ モ リ セルの書換え回数が所定の回数を越えた時に行う 請求 項 8 〜 1 0 のいずれか 1 項に記載の不揮発性半導体記憶装 置の動作方法。
1 2 . 前記第 1 の動作電圧をメ モ リ セルに印加する過程が 所定の回数繰 り返される毎に、 前記第 1 の動作電圧および 前記第 2 の電圧の各パルス幅を大き く する過程を更に有す る請求項 8 〜 1 1 のいずれか 1 項に記載の不揮発性半導体 記憶装置の動作方法。
1 3 . 前記第 2 の電圧のパルス幅を大き く する過程を、 前 記第 2 の電圧のパルス幅が所定の値に達するまで行う 請求 項 1 2 に記載の不揮発性半導体記憶装置の動作方法。
1 4 . 前記第 1 の動作電圧をメ モ リ セルに印加する過程が 所定の回数繰り返される毎に、 前記第 1 の動作電圧および 前記第 2 の電圧の各ピーク値を大き く する過程を更に有す る請求項 8 〜 1 3 のいずれか 1 項に記載の不揮発性半導体 記憶装置の動作方法。
1 5 . 前記第 2 の電圧の ピーク値を大き く する過程を、 前 記第 2 の電圧の ピー ク値が所定の値に達するまで行う 請求 項 1 4 に記載の不揮発性半導体記憶装置の動作方法。
1 6 . 前記第 1 の動作電圧は接地電位に比較して正極性の 電圧であ って所定のヮ一 ド線に与え られる と共に前記基板 には接地電位も し く は接地電位に比較して負極性の電位が 与え られ、 前記第 2 の電圧は接地電位に比較して負極性の 電圧であ っ て前記ヮー ド線に与え られる請求項 8 〜 1 5 の いずれか 1 項に記載の不揮発性半導体記憶装置の動作方法
1 7 . 前記第 1 の動作電圧は接地電位に比較して正極性の 電圧であ って所定のワー ド線に与え られる と共に前記基板 には接地電位も し く は接地電位に比較して負極性の電位が 与え られ、 前記第 2 の電圧は接地電位に比較して正極性の 電圧であ って前記基板に与え られる請求項 8 〜 1 5 のいず
^9 れか 1 項に記載の不揮発性半導体記憶装置の動作方法。
1 8 . 前記第 1 の動作電圧は接地電位に比較して正極性の 電圧であ って前記基板に与え られ、 前記第 2 の電圧は接地 電位に比較して正極性の電圧であ って所定の 1 本又は複数 本のヮー ド線に与え られる請求項 8 〜 1 5 のいずれか 1 項 に記載の不揮発性半導体記憶装置の動作方法。
1 9 . 前記第 1 の動作電圧は接地電位に比較して負極性の 電圧であ って所定のヮ一 ド線に与え られる と共に前記基板 には接地電位も し く は接地電位に比較して正極性の電位が 与え られ、 前記第 2 の電圧は接地電位に比較して正極性の 電圧であ って前記ワー ド線に与え られる請求項 8 〜 1 5 の いずれか 1 項に記載の不揮発性半導体記憶装置の動作方法 2 0 . 前記メ モ リ セルは、 しきい値電圧を所定の複数個の 書込み レベル又は消去レベルのいずれかに設定する こ とに よ って複数ビッ 卜の情報の記憶が可能となる よ う に、 設定 される前記書込み レベルに応じて、 書込み又は消去動作時 に前記第 2 の電圧の ピーク値又はパルス幅を異な らせる請 求項 8 〜 1 9 のいずれか 1 項に記載の不揮発性半導体記憶 装置の動作方法。
2 1 . 第 1 導電型の半導体領域上に、 ゲ一 ト絶縁膜、 浮遊 ゲー ト電極、 電極層間絶縁膜、 制御ゲー ト電極、 消去ゲー ト電極を備える と共に、 前記第 1 導電型の半導体領域内に 第 2 導電型のソース領域及び ドレイ ン領域を備えて形成さ れたメ モ リ セルを、 複数個配置して構成されたメ モ リ セル ア レイ を有し、 前記浮遊ゲー ト電極中の電荷量を制御する こ とによ り情報の書込み及び消去を行う 不揮発性半導体記 憶装置において、 前記浮遊ゲー ト電極への電荷の注入又は 前記浮遊ゲー ト電極から電荷の放出を行う ための所定の第 1 の動作電圧をメ モ リ セルに印加する手段と、 前記第 1 の 動作電圧印加後、 前記第 1 の動作電圧印加の際に電荷が通 過 した前記浮遊ゲー ト周囲の絶縁膜領域に対して前記第 1 の動作電圧によ り 与え られた電界と逆極性の電界を与える 第 2 の電圧を前記メ モ リ セルに印加する手段と、 前記第 2 の電圧印加後にメ モ リ セルの しき い値電圧を検証する手段 と、 前記検証後に再び前記第 1 の動作電圧印加以降の.動作 を繰り返すか否かを判断する手段と、 を少な く と も有する こ とを特徴とする不揮発性半導体記憶装置。
2 2 . 前記第 2 の電圧は、 前記浮遊ゲー ト周囲の絶縁膜領 域に対して絶対値で少な く と も 7 M V / c m となる電界を 与える電圧である請求項 2 1 に記載の不揮発性半導体記憶 装置。
2 3 . 前記第 2 の電圧は、 そのパルス幅が前記第 1 の動作 電圧のパルス幅よ り も短い電圧パルスである請求項 2 1 又 は請求項 2 2 に記載の不揮発性半導体記憶装置。
2 4 . 前記不揮発性半導体記憶装置は、 メ モ リ セルの書換 え回数を記録する手段と、 該書換え回数を記録する手段に 記録された書換え回数に応じて前記第 2 の電圧をメ モ リ セ ルに印加する手段を実行するか否かを判断する手段と、 を 更に有する こ とを特徴とする請求項 2 1 〜 2 3 のいずれか 1 項に記載の不揮発性半導体記憶装置。
2 5 . 第 1 導電型の半導体領域上に、 ゲー ト絶縁膜、 浮遊 ゲー 卜電極、 電極層間絶縁膜、 制御ゲ一 ト電極、 消去ゲー 卜電極を備える と共に、 前記第 1 導電型の半導体領域内に 第 2 導電型のソース領域及び ドレイ ン領域を備えて形成さ れたメ モ リ セルを、 複数個配置して構成されたメ モ リ セル ア レイを有し、 前記浮遊ゲー ト電極中の電荷量を制御する
^1 こ とによ り情報の書込み及び消去を行う 不揮発性半導体記 憶装置の動作方法において、 前記浮遊ゲー ト電極への電荷 の注入又は前記浮遊ゲ一 卜電極から電荷の放出を行う ため の所定の第 1 の動作電圧をメ モ リ セルに印加する過程と、 前記第 1 の動作電圧印加後、 前記第 1 の動作電圧印加の際 に電荷が通過 した前記浮遊ゲー 卜周囲の絶縁膜領域に対し て前記第 1 の動作電圧によ り与え られた電界と逆極性の電 界を与える第 2 の電圧を前記メ モ リ セルに印加する過程と 前記第 2 の電圧印加後にメ モ リ セルの しきい値電圧を検証 する過程と、 前記検証後に再び前記第 1 の動作電圧印加以 降の過程を繰 り返すか否かを判断する過程と、 から成る情 報の書込み又は消去動作を少な く と も 1 回は行う こ とを特 徴とする不揮発性半導体記憶装置の動作方法。
2 6 . 前記第 2 の電圧は、 前記浮遊ゲー ト周囲の絶縁膜領 域に対して絶対値で少な く と も 7 M V Z c m となる電界を 与える電圧である請求項 2 5 に記載の不揮発性半導体記憶 装置の動作方法。
2 7 . 前記第 2 の電圧は、 そのパルス幅が前記第 1 の動作 電圧のパルス幅よ り も短い電圧パルスである請求項 2 5 又 は請求項 2 6 に記載の不揮発性半導体記憶装置の動作方法 , 2 8 . 前記第 2 の電圧をメ モ リ セルに印加する過程は、 メ モ リ セルの書換え回数が所定の回数を超えた時に行う 請求 項 2 5 〜 2 7 のいずれか 1 項に記載の不揮発性半導体記憶 装置の動作方法。
2 9 . 前記第 1 の動作電圧をメ モ リ セルに印加する過程が 所定の回数繰り返される毎に、 前記第 1 の動作電圧および 前記第 2 の電圧の各パルス幅を大き く する過程を更に有す る請求項 2 5 〜 2 8 のいずれか 1 項に記載の不揮発性半導 体記憶装置の動作方法。
3 0 . 前記第 2 の電圧のパルス幅を大き く する過程を、 前 記第 2 の電圧のパルス幅が所定の値に達するまで行う 請求 項 2 9 に記載の不揮発性半導体記憶装置の動作方法。
3 1 . 前記第 1 の動作電圧をメ モ リ セルに印加する過程が 所定の回数繰り返される毎に、 前記第 1 の動作電圧および 前記第 2 の電圧の各ピーク値を大き く する過程を更に有す る請求項 2 5 〜 3 0 のいずれか 1 項に記載の不揮発性半導 体記憶装置の動作方法。
3 2 . 前記第 2 の電圧の ピーク値を大き く する過程を、 前 記第 2 の電圧の ピーク値が所定の値に達するまで行う 請求 項 3 1 に記載の不揮発性半導体記憶装置の動作方法。
3 3 . 前記第 1 の動作電圧は前記浮遊ゲー ト電極から電荷 の放出を行う ための所定の消去ゲ一 卜 に与え られる電圧で あって接地電位に比較 して正極性である と共に前記基板に は接地電位も し く は接地電位に比較して負極性の電位が与 え られ、 前記第 2 の電圧は前記消去ゲー ト に与え られる電 圧であって接地電位に比較して負極性の電圧である請求項 1 〜 3又は請求項 2 1 〜 2 4 のいずれか 1 項に記載の不揮 発性半導体記憶装置。
3 4 . 前記第 1 の動作電圧は接地電位に比較 して正極性の 電圧であ って前記浮遊ゲー ト電極か ら電荷の放出を行う た めの所定の消去ゲ一 卜 に与え られる と共に前記基板には接 地電位も し く は接地電位に比較して負極性の電位が与え ら れ、 前記第 2 の電圧は前記消去ゲー ト に与え られる接地電 位に比較して負極性の電圧である請求項 8 ~ 1 5 又は請求 項 2 5 〜 3 2 のいずれか 1 項に記載の不揮発性半導体記憶 装置の動作方法。
3
3 5 . 第 1 導電型の半導体領域内に第 2導電型のソース領 域及び ド レイ ン領域を備え、 これ らソース領域と ド レイ ン 領域の間に第 1 と第 2 の隣接するチ ャ ネル領域を備え、 前 記第 1 のチャネル領域および前記ソース領域の上に第 1 の ゲー ト絶縁膜を介して制御ゲー トを備え、 前記第 2 のチ ヤ ネル領域および前記 ド レイ ン領域の上に第 2 のゲ一 卜絶縁 膜を介して浮遊ゲ一 トを備え、 前記浮遊ゲー 卜上に電極層 間絶縁膜を介して前記制御ゲー トを備える と共に、 前記浮 遊ゲ一 卜 に ト ンネル絶縁膜を介して隣接した消去ゲ一 トを 備えて形成されたスプリ ッ ト チャネル型のメ モ リ セルを、 複数個配置して構成されたメ モ リ セルア レイ を有し、 前記 浮遊ゲ一 ト電極中の電荷量を制御する こ とによ り情報の書 込み及び消去を行う 不揮発性半導体記憶装置において、 前 記浮遊ゲー ト電極への電荷の注入又は前記浮遊ゲー ト電極 か ら電荷の放出を行う ための所定の第 1 の動作電圧をメ モ リ セルに印加する手段と、 前記第 1 の動作電圧印加後、 前 記第 1 の動作電圧印加の際に電荷が通過した前記浮遊ゲー 一 ト周囲の絶縁膜領域に対して前記第 1 の動作電圧によ り 与え られた電界と逆極性の電界を与える第 2 の電圧を前記 メ モ リ セルに印加する手段と、 前記第 2 の電圧印加後にメ モ リ セルの しき い値電圧を検証する手段と、 前記検証後に 再び前記第 1 の動作電圧印加以降の動作を繰り 返すか否か を判断する手段と、 を少な く と も有する こ とを特徴とする 不揮発性半導体記憶装置。
3 6 . 前記第 2 の電圧は、 前記浮遊ゲ一 卜周囲の絶縁膜領 域に対して絶対値で少な く と も 7 M V / c m となる電界を 与える電圧である請求項 3 5 に記載の不揮発性半導体記憶
3 7 . 前記第 2 の電圧は、 そのパルス幅が前記第 1 の動作 電圧のパルス幅よ り も短い電圧パルスである請求項 3 5 又 は請求項 3 6 に記載の不揮発性半導体記憶装置。
3 8 . 前記不揮発性半導体記憶装置は、 メ モ リ セルの書換 え回数を記録する手段と、 該書換え回数を記録する手段に 記録された書換え回数に応じて前記第 2 の電圧をメ モ リ セ ルに印加する手段を実行するか否かを判断する手段と、 を 更に有する こ とを特徴とする請求項 3 5 〜 3 7 のいずれか 1 項に記載の不揮発性半導体記憶装置。
3 9 . 前記第 1 の動作電圧は前記浮遊ゲー ト電極から電荷 の放出を行う ために所定の消去ゲー 卜 に与え られる電圧で あって接地電位に比較 して正極性である と共に前記基板に は接地電位も し く は接地電位に比較して負極性の電位が与 え られ、 前記第 2 の電圧は前記消去ゲー ト に与え られる接 地電位に比較して負極性の電圧である請求項 3 5 〜 3 8 の いずれか 1 項に記載の不揮発性半導体記憶装置。
4 0 . 前記メ モ リ セルの しきい値電圧を検証する手段を複 数個有し、 該複数個の しきい値電圧検証手段によ って、 前 記浮遊ゲー ト電極の蓄積電荷量に応じた 2 値以上の複数の 記憶状態を判定するこ とができ る請求項 1 〜 7 又は請求項 3 5 〜 3 9 のいずれか 1 項に記載の不揮発性半導体記憶装 置。
4 1 . 内部の電荷の状態によ り情報を記録する浮遊ゲー ト 電極と、 該浮遊ゲー ト電極の少な く と も一部に接する絶縁 膜を有し、 該絶縁膜を介して上記浮遊ゲー ト電極に電荷を 注入 し、 ある いは、 絶縁膜を介して上記浮遊ゲー ト電極か ら電荷を放出させる こ とによ り電気的に情報の書込みおよ び消去の可能な不揮発性記憶装置であって、
^ 上記情報の書込みある いは消去の後、 上記浮遊ゲー ト電 極の内部の電荷の状態を変化させる動作を行う 前に、
上記情報の書込みあるいは消去の際に電荷が通過した絶 縁膜の部分に、 上記情報の書込みあるいは消去の際に印加 された電界と逆極性で、 7 M V Z c m以上の強度の電界を 印加する こ とを特徴とする不揮発性半導体記憶装置。
4 2 . 内部の電荷の状態によ り情報を記録する浮遊ゲー ト 電極と、 該浮遊ゲ一 ト電極の少な く と も一部に接する絶縁 膜を有し、 該絶縁膜を介して上記浮遊ゲー ト電極に電荷を 注入し、 あるいは、 絶縁膜を介して上記浮遊ゲー ト電極か ら電荷を放出させる こ とによ り電気的に情報の書込みおよ び消去の可能な不揮発性半導体記憶装置であ って、
情報の消去動作の後、 かつ、 上記浮遊ゲ一 ト電極の内部 の電荷の状態を変化させる動作を行う 前に、
上記情報の消去の際に電荷が通過した絶縁膜の部分に、 上記情報の書込みあるいは消去の際に印加された電界と逆 極性で、 7 M V Z c m以上の強度の電界を印加するこ とを 特徴とする不揮発性半導体記憶装置。
4 3 . 内部の電荷の状態によ り情報を記録する浮遊ゲー ト 電極と、 該浮遊ゲー ト電極の少な く と も一部に接する絶縁 膜を有 し、 該絶縁膜を介して上記浮遊ゲー ト電極に電荷を 注入し、 あるいは、 絶縁膜を介して上記浮遊ゲー ト電極か ら電荷を放出させる こ とによ り電気的に情報の書込みおよ び消去の可能な不揮発性半導体記憶装置であって、
上記情報の書込みある いは消去の後、 上記浮遊ゲー ト電 極の内部の電荷の状態を変化させる動作を行う 前に、
上記情報の書込みある いは消去の際に電荷が通過した絶 縁膜の部分に、 上記情報の書込みあるいは消去の際に印加 された電界と逆極性で、 よ り短い時間、 7 M V / c m以上 の強度の電界を印加するこ とを特徴とする不揮発性半導体 言己憶装置。
4 4 . 浮遊ゲー ト電極と、 該浮遊ゲー ト電極と絶縁膜を介 して接する第 1 の電極および第 2 の電極とを有する不揮発 性半導体記憶装置の動作方法であ って、
記録ま たは消去動作に際して第 1 および第 2 の電極に与 え られる電位の差分波形を第 1 の波形と し、
記録ま たは消去動作の後、 他の記録ま たは消去動作の前 に、 第 1 および第 2 の電極に与え られる電位の差分波形を 第 2 の波形と したときに、
第 2 の波形は第 1 の波形と逆極性であ って、 波形のパル ス幅が短いこ とを特徴とする不揮発性半導体記憶装置の動 作方法。
4 5 . 浮遊ゲー ト電極中の電荷量を制御する こ とによ り情 報の書込み及び消去を行う 不揮発性半導体記憶装置におい て、 前記浮遊ゲー ト電極への電荷の注入又は前記浮遊ゲ一 ト電極から電荷の放出を行う ための所定の第 1 の動作電圧 をメ モ リ セルに印加する手段と、 前記第 1 の動作電圧印加 後、 前記第 1 の動作電圧印加の際に電荷が通過した前記浮 遊ゲー ト周囲の絶縁膜領域に対して前記第 1 の動作電圧に よ り 与え られた電界と逆極性で 7 M V / c m以上の強度の 第 2 の電圧を前記メ モ リ セルに印加する手段と、 前記第 2 の電圧印加後にメ モ リ セルの しき い値電圧を検証する手段 と、 少な く と も有する こ とを特徴とする不揮発性半導体記
4 6 . 第 1 導電型の半導体領域内に第 2 導電型のソース領 域及び ド レイ ン領域を備え、 これ らソース領域と ド レイ ン 領域の間に第 1 と第 2 の隣接するチ ャネル領域を備え、 前 記第 1 のチ ャネル領域および前記ソース領域の上に第 1 の ゲー ト絶縁膜を介して制御ゲー ト を備え、 前記第 2 のチ ヤ ネル領域および前記 ド レイ ン領域の上に第 2 のゲ一 ト絶縁 膜を介して浮遊ゲー トを備え、 前記浮遊ゲー ト上に電極層 間絶縁膜を介して前記制御ゲー トを備える と共に、 前記浮 遊ゲー 卜 に ト ンネル絶縁膜を介して隣接した消去ゲ一 トを 備えて形成されたメ モ リ セルを複数個配置 して構成された メ モ リ セルア レイを有し、 前記浮遊ゲー ト電極中の電荷量 を制御する こ とによ り情報の書込み及び消去を行う 不揮発 性半導体記憶装置において、 前記浮遊ゲ一 ト電極への電荷 の注入又は前記浮遊ゲ一 卜電極か ら電荷の放出を行う ため の所定の第 1 の動作電圧をメ モ リ セルに印加する手段と、 前記第 1 の動作電圧印加後、 .前記第 1 の動作電圧印加の際 に電荷が通過 した前記浮遊ゲー ト周囲の絶縁膜領域に対し て前記第 1 の動作電圧によ り 与え られた電界と逆極性の電 界を与える第 2 の電圧を前記メ モ リ セルに印加する手段と 前記第 2 の電圧印加後にメ モ リ セルの しき い値電圧を検証 する手段と、 前記検証後に再び前記第 1 の動作電圧印加以 降の動作を繰り返すか否かを判断する手段とを有し、 前記 第 1 の動作電圧は前記浮遊ゲー ト電極から電荷の放出を行 う ために所定の消去ゲー 卜 に与え られる電圧であ って接地 電位に比較 して正極性である と共に前記基板には接地電位 も し く は接地電位に比較して負極性の電位が与え られ、 前 記第 2 の電圧は前記消去ゲー ト に与え られる接地電位に比 較して負極性の電圧である不揮発性半導体記憶装置。
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