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WO2003067666A1 - Semiconductor device and method for fabricating the same - Google Patents

Semiconductor device and method for fabricating the same Download PDF

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WO2003067666A1
WO2003067666A1 PCT/JP2002/001004 JP0201004W WO03067666A1 WO 2003067666 A1 WO2003067666 A1 WO 2003067666A1 JP 0201004 W JP0201004 W JP 0201004W WO 03067666 A1 WO03067666 A1 WO 03067666A1
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WO
WIPO (PCT)
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impurity
conductivity type
thin film
region
layer
Prior art date
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Ceased
Application number
PCT/JP2002/001004
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English (en)
French (fr)
Inventor
Shinichi Yamamoto
Mikio Nishio
Tetsuo Kawakita
Hiroshi Tsutsu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
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Priority to CNB028278836A priority patent/CN100347862C/zh
Priority to KR1020047012093A priority patent/KR100624281B1/ko
Priority to PCT/JP2002/001004 priority patent/WO2003067666A1/ja
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    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/13624—Active matrix addressed cells having more than one switching element per pixel

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a semiconductor device having a thin film transistor in which a source region, a channel region, and a drain region are formed in a semiconductor thin film made of polycrystalline silicon, and a method of manufacturing the same.
  • TFTs thin film transistors
  • Amorphous silicon TFTs have low carrier mobility and have sufficient operating characteristics. Therefore, polycrystalline silicon TFs have recently been attracting attention.
  • Polycrystalline silicon TFTs have better operating characteristics than amorphous silicon TFTs, and can be used not only for pixel switching but also as devices for peripheral driving circuits. It can be suitably used for a liquid crystal display with a built-in drive circuit.
  • FIG. 12 shows an example of polycrystalline silicon TFT in a conventional semiconductor device.
  • a buffer layer 130 is formed on an insulating substrate 120 made of glass, and a semiconductor thin film 110 made of polycrystalline silicon is formed on the buffer layer 130.
  • the semiconductor thin film 110 has a channel region 140, a source / drain region 144, and an LDD (Lightly Doped Drain) region 141, and reduces the electric field concentration at the drain end. It is configured so that it can be alleviated to some extent by the LDD region 141.
  • the semiconductor thin film 110 is covered with the gate insulating film 115, and this gate insulating A gate film 144 is provided above the channel region 140 via the film 115.
  • the gate film 144 is covered with the interlayer insulating layer 125, and the source and drain regions are formed through the contact holes formed in the gate insulating film 115 and the interlayer insulating layer 125.
  • Reference numeral 142 is connected to the source electrode 147 and the drain electrode 148, respectively.
  • the gate film 144 is connected to the gate electrode 144 via a contact hole formed in the interlayer insulating layer 125.
  • FIG. 13 shows typical characteristics of a polycrystalline silicon TFT having such a configuration.
  • This figure is a graph showing the relationship between the drain current ID and the gate voltage V GS when the drain voltage V DS is 4 V.
  • the drain current ID has a minimum value near the gate voltage V GS of 0 V, and the drain current ID increases as the gate voltage V GS increases.
  • An increase in the drain current I D in the region where the gate voltage V GS is positive means a change from the off-state to the on-state during the transition, so the current increase rate should be as large as possible. Is desirable.
  • the display of the liquid crystal is determined by the potential of the capacitor, so it is necessary to supply a sufficient current (ON current) to the TFT so that data can be written in a short time.
  • a sufficient current ON current
  • the carrier mobility in a semiconductor thin film is considerably large, so that there is no particular problem in that a sufficient on-current can be supplied.
  • a high-density trap level exists at a crystal grain boundary in a semiconductor thin film, and carriers move through the trap. Therefore, even in a region where the gate voltage V GS is negative, the drain current ID increases with an increase in the absolute value of the gate voltage V GS .
  • This phenomenon means that the off-state current, which is a leakage current in the off-state, has a gate voltage dependency, which is not preferable as a transistor characteristic. Further, it is necessary to further reduce the off-state current itself.
  • a polycrystalline silicon TFT used in an active matrix type liquid crystal display device is used under a gate reverse bias, so that a problem arises that if the off-state current increases, data retention characteristics deteriorate.
  • the data written to the capacitor needs to be held for a much longer time than the write time, but since the capacitance of the capacitor is small, the drain current (ie, the capacitor) Potential) suddenly approaches the source potential, Data will not be retained correctly.
  • the problem associated with an increase in off-current occurs not only in a liquid crystal display device but also in other semiconductor devices.For example, a normal logic circuit causes an increase in quiescent current, and a memory circuit causes a malfunction. Become. Therefore, it is also known to introduce an impurity into the channel region 140 to reduce the off-state current to p-.
  • the implanted impurities are required to have a relatively low concentration, such a concentration adjustment is difficult in a conventional low-temperature process, and it has been difficult to realize such an impurity.
  • the threshold voltage Vth is not sufficiently controlled, and furthermore, the semiconductor thin film may be contaminated with impurities from the beginning, so that the operation characteristics of the TFT on a large-area insulating substrate may be uneven. There was a problem. For example, in the case of a liquid crystal display device, when the threshold voltage Vth fluctuates toward the depletion side, the off-current increases, which causes a problem of causing a bright spot defect of a pixel. Disclosure of the invention
  • An object of the present invention is to provide a semiconductor device in which off-state current is reduced and threshold voltage is easily controlled, and a method for manufacturing the same.
  • a semiconductor device includes a thin film transistor having a polycrystalline semiconductor thin film formed on an insulating substrate, wherein a channel region and a channel region are provided on both sides of the semiconductor film.
  • the channel region contains both an impurity of a first conductivity type and an impurity of a second conductivity type, which is a conductivity type opposite to the first conductivity type.
  • a first layer in which the first conductivity type and the second conductivity type are canceled and a second layer in which either the first conductivity type or the second conductivity type is dominant are laminated.
  • a gate electrode is formed so as to face the first layer via an insulating film, and the source region and the drain region are opposite to a dominant conductivity type in the second layer. Of conductivity type.
  • the conductivity type of the source region and the drain region located on both sides of the second layer is opposite to the conductivity type of the second layer, the leak current in the off state can be reduced.
  • the first layer is a layer similar to an intrinsic layer because the first conductivity type and the second conductivity type are cancelled, and is opposed to the first layer. Since the gate electrode is formed as described above, the threshold voltage can be easily controlled.
  • the gate electrode may be formed on the semiconductor thin film, or may be formed between the insulating substrate and the semiconductor thin film.
  • the source region and the drain region each include a high-concentration impurity region and a low-concentration impurity region located between the channel region and the high-concentration impurity region and having a lower impurity concentration than the high-concentration impurity region. Is preferred.
  • the first layer can be defined as a region where the concentration difference between the main impurities of the first conductivity type and the second conductivity type is, for example, less than 5 ⁇ 10 16 / cm 3 .
  • the thickness of the i-th layer based on such a definition is preferably 1 nm or more, and is preferably 50% or less with respect to the entire thickness of the channel region.
  • the concentration difference between the two types of impurities in the first layer has a correlation with the sheet resistance value on the surface, and the sheet resistance value increases as the concentration difference between the impurities decreases.
  • the sheet resistance value on the surface is a value larger than 1 ⁇ 10 9 ⁇ / port.
  • the sheet resistance value can be, for example, about 1 ⁇ 10 12 ⁇ / cm2.
  • the source region and the drain region are n-type
  • the second layer is a p-type layer in which p-type is dominant.
  • the insulating substrate may be made of glass, and the semiconductor thin film may be formed directly on the glass substrate.
  • the object of the present invention is a method of manufacturing a semiconductor device provided with a thin film transistor having a semiconductor thin film, wherein an impurity of a first conductivity type or an impurity opposite to the first conductivity type is formed on an insulating substrate.
  • a first conductivity type and a second conductivity type by introducing an impurity of the opposite conductivity type to the impurity introduced in the first impurity introduction step into the polycrystalline semiconductor thin film.
  • the third impurity introducing step includes introducing an impurity of a conductivity type opposite to a dominant conductivity type in the second layer into the semiconductor thin film using the gate electrode as a mask. Forming a low-concentration impurity region in which the conductivity type is dominant and forming a channel region below the gate electrode; and forming a partial region adjacent to both sides of the channel region. By covering with a mask material and introducing the same conductivity type impurity at a dose larger than the dose of the impurity introduced in the low-concentration impurity region forming step, the low-concentration impurity region is formed on both sides of the channel region.
  • the method may further include, between the polycrystallization step and the second impurity introducing step: a step of measuring a sheet resistance value of the semiconductor thin film, based on the sheet resistance value.
  • the amount of impurities introduced in the second impurity introduction step can be determined.
  • the impurity introduced in the first impurity introduction step is preferably a P-type impurity, and the impurity introduced in the second and third impurity introduction steps is preferably an n-type impurity.
  • the first impurity introducing step by directly forming the semiconductor thin film on the insulating substrate made of glass, it is possible to introduce the polon contained in the insulating substrate into the semiconductor thin film.
  • the object of the present invention is a method for manufacturing a semiconductor device provided with a thin film transistor having a semiconductor thin film, comprising: forming a gate electrode on an insulating substrate; A first conductive type impurity or a second conductive type impurity, which is a conductive type opposite to the first conductive type, is introduced into the semiconductor thin film.
  • Conduction type opposite to the dominant conductivity type in the second layer By introducing an impurity into the semiconductor thin film, a semiconductor device manufacturing method comprising a third impurity introducing step of forming a source region and a drain region in which the conductivity type of the introduced impurity is dominant is achieved.
  • FIG. 1 is a sectional view showing a manufacturing process of a thin film transistor in a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing process of a thin film transistor in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic configuration diagram of a sheet resistance measuring device used in a manufacturing process of the thin film transistor.
  • FIG. 4 is a diagram showing the results of measuring the concentrations of B (boron) and P (phosphorus) in the channel region of the thin film transistor.
  • FIG. 5 is a diagram showing the relationship between the gate voltage V GS and the drain current ID of the thin film transistor.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of a thin-film transistor in a semiconductor device according to a second embodiment of the present invention.
  • FIG. 7 is a diagram showing a measurement result of a threshold voltage Vth with respect to a dose of phosphorus when phosphorus is doped in the second impurity introduction step.
  • FIG. 8 shows the phosphorus doping when doping phosphorus in the second impurity introduction step.
  • FIG. 9 is a diagram showing a measurement result of a threshold voltage Vth with respect to a dose amount.
  • FIG. 9 is a sectional view of a liquid crystal display device which is a semiconductor device according to a third embodiment of the present invention.
  • FIG. 10 is a circuit diagram of an EL display device which is a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 11 is a sectional view of a principal part of the EL display device.
  • FIG. 12 is a cross-sectional view of a thin film transistor in a conventional semiconductor device.
  • FIG. 13 is a diagram showing a relationship between a gate voltage V GS and a drain current in a conventional thin film transistor.
  • FIG. 1 and FIG. 2 are cross-sectional views illustrating a manufacturing process of a thin film transistor (TFT) in the semiconductor device according to the first embodiment of the present invention.
  • TFT thin film transistor
  • the semiconductor device includes not only a TFT alone but also a semiconductor circuit or an electronic device in which the TFT is integrated.
  • a buffer layer 1 as a base film is formed on an insulating substrate 100 made of glass or the like.
  • the buffer layer 1 can be formed by, for example, forming a SiO 2 film or a Si Nx film by a sputtering method, and has a thickness of about 10 ⁇ ! ⁇ 100 rim.
  • the size of the insulating substrate 100 is 32 cm ⁇ 40 cm.
  • a semiconductor thin film 2 made of amorphous silicon is formed with a thickness of 30 nm to 100 nm by a plasma CVD method or an LPC VD method. It is also possible to directly form the semiconductor thin film 2 without providing the buffer layer 1 on the insulating substrate 100.
  • the sheet resistance is measured. This makes it possible to reduce the degree of contamination by impurities such as boron contained in the atmosphere.
  • impurities such as boron contained in the atmosphere.
  • the heat condition for example, run at 600 ° C for about 1 hour Good.
  • the sheet resistance measuring device one having a high resistance measuring range is preferable. In the present embodiment, "Mitsubishi Highless Evening" is used.
  • this sheet resistor has a ring-shaped outer electrode 11a having an inner diameter of 6 thighs and a circular inner electrode 11b having a diameter of 3 treads.
  • the outer electrode 11 a and the inner electrode 11 b are brought into contact with the surface of the semiconductor thin film 2, and the sheet resistance is calculated from the current value when a predetermined voltage of about 1 to 100 V is applied. It can be measured.
  • a metal pattern having the same shape as the outer electrode 11a and the inner electrode 11b is applied to the surface of the semiconductor thin film 2 instead of using the above-described sheet resistance measuring device.
  • the film formation can be measured in the same manner, and other measuring instruments may be used as long as high sheet resistance can be measured.
  • the sheet resistance value is a predetermined value (e.g., 1 X 1 0 9 ⁇ port) if more, performing the first impurity doping process using the ion implantation apparatus.
  • This step is a step of doping the semiconductor thin film 2 with a ⁇ -type impurity.
  • the introduced element is ⁇ (boron)
  • the caloric speed voltage is 1 OkV
  • the dose is 1 ⁇ 10 11 / cm 2
  • impurity ions generated from the ion source are subjected to mass separation. Only the ion species are taken out, and the ion beam obtained by shaping into a beam is introduced into the semiconductor thin film 2 while scanning, so that the concentration of the introduced impurity becomes 1 ⁇ 1 O′Vcm 8. I made it.
  • a device manufactured by Nissin Ion Equipment was used as the ion implantation device.
  • This ion implantation apparatus is provided with a magnetic field deflector, and it is possible to implant ions by scanning an ion beam of a large current to the extent that scanning is difficult by electrostatic deflection. There is no problem even if the size of the substrate to be supplied is larger than 32 cm ⁇ 40 cm, and efficient processing of the insulating substrate 100 having a large area of 1000 cm 2 or more is possible.
  • the maximum beam current is 1 6 mA
  • the implantation energy is variable between LOKeV ⁇ 100KeV
  • dose 1 X 1 O n / cm 2 - 1 X 1 0 20 / cm can be controlled in two ranges It is.
  • P (phosphorus) and B (boron) are supported as implantable ion species.
  • This dehydrogenation annealing step may use lamp annealing such as RTA or may be performed before the first impurity introduction step.
  • the measured sheet resistance predetermined value of the semiconductor thin film 2 (for example, 1 X 1 0 9 ⁇ / ⁇ ) is less than, the impurities such as boron contained in the air secondary is sufficiently introduced into the semiconductor thin film 2 Since the impurity introduction step 1 has already been performed, it is not necessary to introduce impurities using an ion implantation device or the like. In particular, when the semiconductor thin film 2 is formed without providing the puffer layer 1 on the insulating S plate 100 made of glass, impurities such as polon contained in the insulating substrate 100 are introduced into the semiconductor thin film 2. As a result, the first impurity introduction step is likely to be unnecessary, and the step can be shortened. It is to be noted that a p-type like can be used depending on the laser energy condition of 250 mJ / m 2 to 50 O mJ / m 2 .
  • the amorphous silicon of the semiconductor thin film 2 is crystallized to be converted into polycrystalline silicon by means such as laser annealing or solid phase growth.
  • the sheet resistance value of the semiconductor thin film 2 made of polycrystalline silicon is measured using the above-described sheet resistance measuring device. '' The sheet resistance increases as the concentration of impurities in the semiconductor thin film 2 decreases, and has a correlation. Therefore, the concentration of impurities contained in the semiconductor thin film 2 can be determined based on the sheet resistance. be able to.
  • a second impurity introduction step is performed based on the measured sheet resistance value.
  • This step is a step of introducing an n-type impurity into the surface of the semiconductor thin film 2, and is a step of controlling the threshold voltage Vth of the TFT by adjusting the impurity concentration of a portion to be a channel region in a later step.
  • the sheet resistance is already doped! Since there is a correlation with the amount of the n-type impurity, the doping amount of the n-type impurity to be introduced is determined based on the sheet resistance value, and doping is performed using the ion implantation apparatus.
  • the implantation depth is determined so that the impurity is mainly introduced into an extremely shallow portion near the surface in the thickness direction of the semiconductor thin film 2.
  • the accelerating voltage is 10 kV
  • the ion beam current is 0.01 A to 10 A
  • 7i ⁇ the horizontal scanning frequency is 1 HZ
  • the vertical scanning speed is Is 3 0 imZsec
  • the overlap amount of the beam spot was 66.7%
  • the running cycle in the vertical direction was 8 cycles to 10 cycles
  • the total time required was 30 to 40 seconds.
  • This step may be performed before the above-described dehydrogenation annealing step, or may be performed after a later-described step of forming a gate insulating film 3.
  • the introduction of the impurities may be performed using a semiconductor injector or the like, and it is also possible to scan the glass substrate with a Ripon beam using a mass separation type injector.
  • the semiconductor thin film 2 is formed by the first and second impurity introduction steps so that the i-layer 2 a as the first layer and the! )
  • the mold layer 2b is laminated.
  • the semiconductor thin film 2 is patterned in an island shape by etching to form an element region of a thin film transistor.
  • a gate insulating film 3 is formed so as to cover the etched semiconductor thin film 2.
  • the gate insulating film 3 is formed, for example, by a plasma CVD method, a normal pressure CVD method, a low pressure CVD method, an ECR—CVD method, a sputtering method, or the like. This can be performed by depositing and growing to a thickness of 600 nm.
  • a gate electrode 4 is formed on the gate insulating film 3 by forming a film having a thickness of about 800 nm and patterning the film into a predetermined shape.
  • a third impurity introduction step of implanting an n-type impurity is performed using the ion implantation apparatus.
  • the impurity ion generated from the ion source is subjected to mass separation to extract only phosphorus, which is the target ion type, and to scan the ion beam obtained by shaping it into a beam shape.
  • a low concentration impurity region (LDD region) 81 of TFT is formed by injecting into the semiconductor thin film 2 with a dose less than 1 ⁇ 10 cm 2 using the gate electrode 4 as a mask.
  • the dose needs to be set so that the concentration of phosphorus is higher than the concentration of boron existing in the LDD region 81. Specifically, 6 ⁇ 10 12 / cm 2 to 5 It is preferable to set in the range of X Vcm 2 . As a result, the LDD region 81 becomes dominantly of the n-type, and the region below the gate electrode 4 becomes the channel region 80.
  • an ion shower is performed using an ion doping apparatus. That is, the ion shower obtained by accelerating the electric field while containing the target ion species phosphorus without subjecting the impurity ions generated from another ion source to mass separation is 1 ⁇ 10 21 / cm 3 without scanning.
  • the above-described dose is injected into the semiconductor thin film 2 to form a high-concentration impurity region 82 of the TFT. In the present embodiment, the dose is set to about l ⁇ 10 21 / cm 2 .
  • This ion doping apparatus draws impurities from the chamber of the bucket type at a time and irradiates the entire surface of the insulating substrate 100 with high throughput, and the processing time per wafer including transport is high. Is about one minute. Note that, instead of the ion doping apparatus, an ion shower may be performed using the ion implantation apparatus.
  • the source region 91 and the drain region 92 are formed by the low-concentration impurity regions 81 and the high-concentration impurity regions 82 formed on both sides of the channel region 80 in the third impurity introduction step.
  • Type layer 2 b is dominated by p-type, while n-type is dominant in source region 91 and drain region 92 .
  • a semiconductor thin film is formed between source region 91 and drain region 92.
  • An npn junction is formed along the surface of.
  • an interlayer insulating film 9 made of PSG or the like and having a thickness of about 60 O nm is formed on the insulating substrate 100.
  • heat treatment is performed at a temperature of 300 ° C. to 400 ° C. to activate the dopant injected into the semiconductor thin film 2.
  • Laser activation annealing may be performed instead of such low temperature activation annealing.
  • a contact hole is opened in the interlayer insulating film 9, a metal film made of A 1 —Si or the like is formed by sputtering, and then patterned into a predetermined shape to be processed into the wiring electrode 10.
  • the Si 2 film 11 and the Si Nx film Cover with 12 The total thickness of these films is 20 O mi! About 40 Onra.
  • the insulating substrate 100 is put into a nitrogen atmosphere, and a hydrogen anneal is performed at a temperature of about 350 for about 1 hour to complete the TFT.
  • the process temperature of the TFT described above is at most 400: 600 ° C. in the dehydrogenation process.
  • the source region 91 and the drain region 92 are dominant in the p-type layer 2b.
  • the conductivity type By setting the conductivity type to the opposite conductivity type, an npn junction can be formed between the source region 91 and the drain region 92, and the leakage current can be reduced when the gate voltage is negative.
  • the gate electrode 4 by arranging the gate electrode 4 so as to face the i-layer 2a, an n-type region is generated in the i-layer 2a by induction of electrons by applying a slight positive gate voltage, and A current flows between the source region 91 and the drain region 92. Therefore, the control of the threshold voltage Vth becomes easy, and the threshold voltage Vth can be brought close to 0 V.
  • the thickness of the i-layer 2a relative to the total thickness of the channel region 80 is preferably 50% or less, more preferably 30% or less, and even more preferably 10% or less.
  • the thickness of the i-layer 2a is preferably 1 nm or more, more preferably 2 nm or more, to secure a channel in the ON state. nm or more is more preferable.
  • the i-layer 2a is thin to reduce the leakage current, while it is preferable that the i-layer 2a is thick to improve the controllability of the threshold voltage Vth. It is preferable to set the thickness of a as appropriate. In the present embodiment, the thickness of the i-layer 2a is 30 nm while the thickness of the semiconductor thin film 2 is 10 O nm.
  • FIG. 4 is a graph showing the results of measurement of the concentrations of B (boron) and P (phosphorus) in the channel region 80 by the present inventors.
  • the left end shows the concentration on the surface of the channel region 80.
  • Channel region near the left edge of the graph In the vicinity of the surface 80, the concentrations of boron and phosphorus are substantially the same, and in the present embodiment, a region in the thickness direction where the difference in concentration is less than 5 ⁇ 10 6 / cm 3 is defined as an i-layer.
  • the concentration difference between the p-type impurity and the n-type impurity in the i-layer has a correlation with the sheet resistance value on the i-layer surface, and the sheet resistance increases as the concentration difference decreases, so that the i-layer surface
  • the sheet resistance value is larger than 1 ⁇ 10 9 ⁇ / port.
  • This P-type layer is a region other than the i-layer in the channel region 80.
  • FIG. 5 is a graph showing the relationship between the gate voltage V GS and the drain current ID when the drain voltage V DS is 4 V.
  • the polycrystalline silicon TFT according to the first embodiment is generally called a coplanar structure or a regular silicon structure, while a polycrystalline silicon TFT called a so-called bottom gate structure or an inverted stagger structure is used.
  • the present invention can be applied to a TFT.
  • FIG. 6 shows the manufacturing process of this TFT. In the figure, the same components as those in the first embodiment are denoted by the same reference numerals.
  • a Si 02 film, a Si Nx film, or the like is formed on an insulating substrate 100 made of glass or the like with a thickness of about 100 mn to 20 Onm to form a buffer layer 1.
  • the size of the insulating substrate 100 is 3 Ocm ⁇ 35 cm.
  • a metal film made of Al, Ta, Mo, W, Cr or an alloy thereof is coated with 10 Omi!
  • the gate electrode 4 is formed in a predetermined shape with a thickness of about 20 Onm.
  • a plasma CVD method a normal pressure CVD method, a low pressure CVD method, or the like to form a gate insulating film 9a.
  • a semiconductor thin film 2 made of amorphous silicon is continuously formed thereon for about 3 ⁇ ⁇ ! Deposit a film with a thickness of ⁇ 10 Omn. If the plasma CVD method is used here, 400 ° C in a nitrogen atmosphere to desorb hydrogen in the film Anneal at ⁇ 450 ° C for about 1 hour. This dehydrogenation annealing may use lamp annealing such as RTP.
  • the sheet resistance of the semiconductor thin film 2 is measured.
  • the sheet resistance measuring device the same device as in the first embodiment can be used.
  • shea one sheet resistance value is a predetermined value (e.g., 1 ⁇ 1 0 9 ⁇ port) equal to or greater than, as in the first embodiment, the first impurity doping process to have use of the ion implantation device I do.
  • the doping conditions are the same as in the first embodiment.
  • Sheet resistance predetermined value of the semiconductor thin film 2 (for example, 1 X 1 0 9 ⁇ port) is less than, is well introduced into the impurity semiconductor thin film 2, such as boron, contained in the atmosphere moderate, first impurity The introduction process has been completed.
  • the amorphous silicon of the semiconductor thin film 2 is crystallized by means of laser annealing or solid-phase growth to be converted into polycrystalline silicon. Then, the sheet resistance value of the semiconductor thin film 2 made of polycrystalline silicon is measured using the above-described sheet resistance measuring device.
  • a second impurity introduction step is performed as in the first embodiment. Since the sheet resistance has a correlation with the amount of the already doped ⁇ -type impurity, the n-type impurity introduced to perform the desired control of the threshold voltage Vth based on the sheet resistance value The doping amount is determined, and doping is performed using the ion implantation apparatus.
  • the introduction depth is set so that the impurity is mainly introduced into the deepest part near the gate electrode 4 in the thickness direction of the semiconductor thin film 2.
  • the accelerating voltage is 100 kV
  • the ion beam current is 15 A
  • the horizontal scanning frequency is 1 Hz
  • the vertical scanning speed is 30 Zsec
  • the beam spot overlap amount was 8 cycles to 1 O cycles
  • the total time required was 30 O sec to 40 O sec.
  • the p-type impurity has already been introduced into the semiconductor thin film 2, in the region near the gate electrode 4 where the n-type impurity has been introduced, the p-type and the ⁇ -type are cancelled, and A similar i-layer 2a is formed. Above the i-layer 2a, a p-type layer 2b in which P-type impurities are dominant is formed along the thickness direction. That is, semiconductor The thin film 2 is in a state where the i-layer 2 a and the p-type layer 2 b are stacked by the first and second impurity introduction steps.
  • the semiconductor thin film 2 is patterned into an island shape by etching to form an element region of the thin film transistor. Then, 100M of Si ⁇ 2 film is applied to cover the etched semiconductor thin film 2! After forming with a thickness of about 300 nm, the resist pattern 6a is processed by performing back etching by back surface exposure using the gate electrode 4 as a mask.
  • a third impurity introduction step of implanting n-type impurities using the ion implantation apparatus is performed. That is, the resist pattern 6a is masked while scanning the ion beam obtained by extracting only phosphorus, which is the target ion species, by subjecting the impurity ions generated from the ion source to mass separation, and scanning the ion beam. Is implanted into the semiconductor thin film 2 to form a low-concentration impurity region 81 of the TFT.
  • the dose may be set in the range of 6 ⁇ 10 12 / cm 2 to 5 ⁇ 10 13 / cm 2 so that the concentration of phosphorus is higher than the concentration of boron present in the LDD region 81. preferable.
  • the n-type impurity is dominant in the LDD region 81, and a channel region 80 is formed below the resist pattern 6a.
  • the ion shower obtained by accelerating the electric field with the target ion species, phosphorus, without subjecting the impurity ions generated from another ion source to mass separation, is not more than l X lOVcm 2 without scanning.
  • the dose is set to about l ⁇ 10 cm 2 .
  • the fourth impurity introduction step may be performed using the ion implantation apparatus instead of the ion doping apparatus.
  • source region 91 and drain region 92 are formed by low-concentration impurity region 81 and high-concentration impurity region 82 formed on both sides of channel region 80 in the third impurity introduction step.
  • annealing is performed at about 300 to about 400 to activate the dopant injected into the semiconductor thin film 2.
  • This activation daniel may be performed by laser annealing.
  • ⁇ is the same as in the first embodiment.
  • the p-type layer 2b formed in the channel region 80 is dominated by p-type, while the source region 91 and drain region 92 are dominated by n-type.
  • the gap forms an npn junction along the surface of the semiconductor thin film.
  • an interlayer insulating film 9 made of PSG or the like and having Ei ⁇ of about 60 Onm is formed on the insulating substrate 100. Then, a heat treatment is performed at a temperature of 300 ° (: up to 400 ° C.) to activate the dopant implanted in the semiconductor thin film 2. Instead of such a low-temperature activation annealing, a laser activation annealing is performed. Thereafter, a contact hole is opened in the interlayer insulating film 9, a metal film made of A1-Si or the like is formed by sputtering, then patterned into a predetermined shape, and processed into the wiring electrode 10.
  • the upper surface of the wiring electrode 10 is sequentially covered with the SiO 2 film 11 and the Si Nx film 12.
  • the total thickness of these films is about 20 ⁇ ! ⁇ 40 Onm. by executing about one hour hydrogen Kaa twenty-one Le in the charged 350 ° C temperature of approximately in the atmosphere, T FT is completed. more this Aniru process, were contained in S I_ ⁇ 2 film 11 Hydrogen is introduced into semiconductor thin film 2 to improve TFT operating characteristics Kill.
  • the source region 91 and the drain region 92 are made to have a conductivity type opposite to a dominant conductivity type in the p-type layer 2 b, so that the source region 91 and the drain region 92 can be formed.
  • An npn junction can be formed between the drain region 91 and the drain region 92, and the leakage current can be reduced when the gate voltage is in a negative state.
  • FIG. 7 shows that the threshold voltage Vth with respect to the dose of phosphorus when the concentration of polon in the semiconductor thin film 2 is set to 1 XI 0 / cm 3 in the first impurity introduction step and then phosphorus is doped in the second impurity introduction step.
  • 6 is a graph showing the measurement results of FIG.
  • the dose of phosphorus has a fixed relationship with the threshold voltage Vth, and when the dose of phosphorus is 9 ⁇ 10 Vcm 2 , the threshold voltage Vth is about 0.2 V, which is sufficient. It can be controlled to a low value.
  • the variation of the threshold voltage Vth with respect to an arbitrary dose of phosphorus is about 0.1 V, so that the threshold voltage Vth can be accurately controlled by suppressing the variation.
  • the threshold voltage Vth has a correlation with the sheet resistance, and the threshold voltage Vth can be grasped by measuring the resistance after the second impurity introduction step. it can.
  • Figure 7 shows the measurement results when the concentration of boron introduced in the first impurity introduction step is 1 ⁇ 10 17 / cm 3. For other concentrations, the dose of phosphorus and the threshold voltage The present inventors have confirmed that there is a correlation between Vth and the sheet resistance value.
  • the measurement results when the boron concentration is 1 ⁇ 10 ′ Vera 3 and when the boron concentration is 1 ⁇ 10 18 / cm 3 are shown in FIGS. 8 (a) and (b), respectively.
  • the liquid crystal display device As an example of a semiconductor device using the above-described polycrystalline silicon TFT, a liquid crystal display device is shown in FIG. As shown in the figure, the liquid crystal display device has a TFT array substrate 52 and a counter substrate 60 arranged to face each other.
  • TFTs 53 as switching elements are arranged in a matrix on the upper surface side (the opposite substrate 60 side). This TFT 53 can be formed in the same manner as the TFT in the first embodiment or the second embodiment.
  • the opposing substrate 60 is a glass substrate which is an insulating plate, and a color filter 59 and a transparent electrode 58 are provided on the lower surface side (the TFT array substrate 52 side).
  • a liquid crystal layer 56 is provided between the TFT array substrate 52 and the counter substrate 60 and between alignment films 55 and 57 such as polyimide. Further, the TFT array substrate 52 and the opposing substrate 60 have polarizing plates 51 and 60 attached to the surface opposite to the opposing surface, respectively.
  • a pack light 63 is provided below the TFT array substrate 52 to improve visibility. Is provided.
  • liquid crystal display device configured as described above, by reducing the leakage current in the TFT 53 and improving the controllability of the threshold voltage Vth, it is possible to obtain a uniform and stable display screen having no bright spot defects of pixels, It is possible to save power by suppressing the drive voltage of 53.
  • FIG. 10 shows a circuit diagram of an EL display device as an example of a semiconductor device using the above-described polycrystalline silicon TFT.
  • This EL display device includes a TFT array substrate, and a switching TFT 71, a driving TFT 74, and an EL element 70 are arranged in each pixel region of the TFT array substrate.
  • the gate electrode of the switching TFT 71 is connected to the gate signal line 72
  • the drain electrode is connected to the drain signal line 73
  • the source electrode is connected to the gate electrode of the driving TFT 74.
  • the source electrode of the driving TFT 74 is connected to the anode of the EL element 70
  • the drain electrode is connected to the power supply line 76.
  • Reference numeral 75 denotes a signal holding capacitor.
  • the driving TFT 74 is disposed on a TFT array substrate 200, and the EL element 70 is configured by stacking an anode 202, an organic layer 203, and a cathode 204.
  • the upper part of the EL element 70 is covered with a glass plate 205.
  • the switching TFT 71 is turned on, and is given to the drain signal line 73 by the drive circuit 78.
  • the drain signal is supplied to the gate electrode of the driving TFT 74.
  • the driving TFT 74 is turned on, a current is supplied from the power supply line 76 to the EL element 70, and the EL element 70 emits light.
  • the present invention can easily satisfy the above requirements. Further, since the ON current can be increased while suppressing the leak current, it is easy to maintain the luminance of the EL element 70, and the life can be extended.
  • the embodiments of the present invention have been described in detail, but specific aspects of the present invention are not limited to the above embodiments.
  • the i-layer and the P-type layer in the channel region can be formed by other manufacturing processes.
  • a p-type impurity such as boron is introduced in the first impurity introduction step, and an n-type impurity such as phosphorus is introduced in the second impurity introduction step, so that i Layer and a p-type layer are formed.
  • An n-type impurity such as phosphorus is introduced in the first impurity introduction step, and a p-type impurity such as polon is introduced in the second impurity introduction step.
  • an i-layer and an n-type layer may be formed. That is, a stacked structure of an i-layer similar to an intrinsic layer and an n-type layer in which an n-type impurity is dominant along the thickness direction may be formed.
  • B boron
  • P phosphorus
  • a 1 aluminum
  • G a Gadium
  • In indium
  • T1 thallium
  • N nitrogen
  • As arsenic
  • Sb antimony
  • B It is also possible to use i (bismuth) or the like, and these may be arbitrarily combined.
  • the semiconductor device may be other than a liquid crystal display device and an EL display device.
  • the present invention can be applied to a switching element of an image sensor. It is.

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Description

明 細 書 半導体装置及びその製造方法 技術分野
本発明は、 半導体装置及びその製造方法に関し、 特に多結晶シリコンからなる 半導体薄膜にソ一ス領域、 チャネル領域、 及びドレイン領域が形成された薄膜ト ランジス夕を有する半導体装置及びその製造方法に関する。 背景技術
液晶ディスプレイをはじめとする半導体装置の開発が現在盛んに行われている。 従来の半導体装置に形成される薄膜トランジスタ （T F T) は、 非晶質シリコン を活性層とする構造が一般的であつたが、 非晶質シリコン T F Tはキャリア移動 度が低く十分な動作特性を備えていないため、 最近では多結晶シリコン T F丁が 注目されている。 多結晶シリコン T F Tは、 非晶質シリコン T F Tに比べて動作 特性に優れており、 画素スイッチング用としてだけでなく、 周辺駆動回路のデバ イスとしても使用することができ、 特に大画面で高解像度の駆動回路内蔵型液晶 ディスプレイに好適に用いることができる。 一般に、 多結晶シリコン T F Tの製 造においては、 1 0 0 0 °C以上の熱処理を含む高温プロセスと、 最高温度が 6 0 o :以下に抑制された低温プロセスとに分けられるが、 コスト面で有利なガラス を絶縁基板として使用可能な低温プロセスが現在主流となっている。 従来の半導 体装置における多結晶シリコン T F Tの一例を図 1 2に示す。
同図に示すように、 ガラスからなる絶縁基板 1 2 0にバッファ層 1 3 0が形成 され、 このバッファ層 1 3 0の上に多結晶シリコンからなる半導体薄膜 1 1 0が 形成されている。 この半導体薄膜 1 1 0は、 チャネル領域 1 4 0と、 ソース · ド レイン領域 1 4 2と、 L D D (Light ly Doped Drain)領域 1 4 1とを有しており、 ドレイン端での電界集中を L DD領域 1 4 1によってある程度緩和できるように 構成されている。
半導体薄膜 1 1 0はゲート絶縁膜 1 1 5により覆われており、 このゲート絶縁 膜 1 1 5を介してチャネル領域 1 4 0の上方にゲート膜 1 4 4が設けられている。 ゲート膜 1 4 4は層間絶縁層 1 2 5によつて覆われており、 ゲ一ト絶縁膜 1 1 5 及び層間絶縁層 1 2 5に形成されたコンタクトホールを介して、 ソース， ドレイ ン領域 1 4 2がソース電極 1 4 7及びドレイン電極 1 4 8にそれぞれ接続されて いる。 また、 ゲ一ト膜 1 4 4は、 層間絶縁層 1 2 5に形成されたコンタクトホー ルを介してゲ^^ト電極 1 4 5に接続されている。
このような構成を有する多結晶シリコン T F Tの代表的な特性を図 1 3に示す。 同図は、 ドレイン電圧 VDSが 4 Vにおけるゲ一ト電圧 VGSに対するドレイン電流 I Dの関係を示すグラフである。 ドレイン電流 I Dは、 ゲート電圧 VGSが 0 Vの近 傍で最小値となり、ゲート電圧 V GSが増加するにつれてドレイン電流 I Dも増加す る。ゲ一ト電圧 VGSの値が正の領域におけるドレイン電流 I Dの増加は、 トランジ ス夕のオフ状態からオン状態への変化を意味するものであるから、 電流の増加率 はできる限り大きいことが望ましい。 例えば、 液晶表示装置に使用する場合、 液 晶の表示はコンデンサの電位により決定されるため、 短時間にデータを書き込む ことができるように T F Tには十分な電流 （オン電流） を流す必要がある。 多結 晶シリコン T F Tの場合、 半導体薄膜におけるキヤリァ移動度はかなり大きいた め、 十分なオン電流を供給できる点については特に問題がない。
ところが、 多結晶シリコン T F Tでは、 半導体薄膜中の結晶粒界に高密度のト ラップ準位が存在し、 このトラップを介してキャリアが移動する。 このため、 ゲ —ト電圧 VGSが負の領域においても、 ゲート電圧 VGSの絶対値の増加と共にドレ イン電流 I Dが増加する。 この現象は、オフ状態でのリーク電流であるオフ電流が ゲート電圧依存性を有することを意味するものであり、 トランジス夕の特性とし ては好ましくない。 また、 オフ電流自体を更に低減させることも必要である。 例 えば、 ァクティブマトリクス型の液晶表示装置に使用される多結晶シリコン T F Tはゲート逆バイアス下で用いられるため、 オフ電流が大きくなるとデータの保 持特性が悪化するという問題を生じる。 即ち、 コンデンサに書き込まれたデータ は、 書き込み時間よりもはるかに長時間保持される必要があるが、 コンデンサの 静電容量は小さいため、 T F Tのオフ状態におけるオフ電流により、 ドレインの 電位 （すなわちコンデンサの電位） は急激にソースの電位に近づき、 書き込まれ たデータが正しく保持されなくなる。 オフ電流の増大に伴う問題は、 液晶表示装 置だけの問題ではなく他の半導体装置においても生じ、 例えば、 通常のロジック 回路においては静止電流の増加を招き、メモリ回路の場合は誤動作の原因となる。 そこで、 オフ電流を低減するため、 チャネル領域 1 4 0に不純物を導入して p —にすることも知られている。 しかし、 打ち込まれた不純物は比較的低濃度であ ることが要求されるのに対し、 従来の低温プロセスにおいてはこのような濃度調 整が難しく、 実現は困難であった。 また、 同様の理由から閾値電圧 Vthの制御が 十分に行われず、 更には半導体薄膜が初期から不純物により汚染されている場合 もあるため、 大面積の絶縁基板上における T F Tの動作特性が不均一であるとい う問題を有していた。 例えば、 液晶表示装置の場合、 閾値電圧 Vthがデプレッシ ョン側に振れるとオフ電流が増大して、 画素の輝点欠陥になるという問題を生じ る。 発明の開示
本発明は、 オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及び その製造方法の提供を目的とする。
上記目的を達成するための本発明の半導体装置は、 絶縁基板上に形成された多 結晶の半導体薄膜を有する薄膜トランジスタを備え、 前記半導体薄膜内に、 チヤ ネル領域と、 該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン 領域とを有し、. 前記チャネル領域は、 第 1導電型の不純物、 及び、 前記第 1導電 型とは反対の導電型である第 2導電型の不純物の双方を含有し、 前記第 1導電型 と前記第 2導電型とがキヤンセルされた第 1層と、 前記第 1導電型又は第 2導電 型のいずれかが支配的な第 2層とが積層されることにより構成されており、 前記 第 1層と絶縁膜を介して対向するようにゲート電極が形成されており、 前記ソ一 ス領域及びドレイン領域は、 前記第 2層において支配的な導電型とは反対の導電 型からなる。
この半導体装置によれば、 第 2層の両側に位置するソース領域及びドレイン領 域の導電型が第 2層の導電型と反対であるので、 オフ状態におけるリーク電流を 低減することができる。 また、 第 1層は、 前記第 1導電型と前記第 2導電型とがキャンセルされている ので、 イントリンシック （intr ins ic)な層に類似した層であり、 この第 1層と対 向するようにゲート電極を形成しているので、 閾値電圧の制御を容易に行うこと ができる。
前記ゲート電極は、 前記半導体薄膜上に形成されていても良く、 或いは、 前記 絶縁基板と前記半導体薄膜との間に形成されていても良い。
また、 前記ソース領域及びドレイン領域は、 高濃度不純物領域と、 前記チヤネ ル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度 が低い低濃度不純物領域とを有する構成にすることが好ましい。
前記第 1層は、前記第 1導電型及び第 2導電型の主たる不純物同士の濃度差が、 例えば 5 X 1016 /cm3未満の領域と定義することができる。 このような定義に基づ く前記第 i層の厚みは、 l nm以上であることが好ましく、 且つ、 前記チャネル 領域の全体厚みに対して 5 0 %以下であることが好ましい。
前記第 1層における 2種類の不純物の濃度差は表面のシート抵抗値と相関関係 を有しており、不純物同士の濃度差が小さくなるほどシート抵抗値が大きくなる。 具体的には、前記第 1層を上述のように定義したとき、表面のシート抵抗値は、 1 X 109 Ω /口より大きい値となる。 シート抵抗値の上限は特にないが、 例えば 1 X 1012 ΩΖ口程度にすることができる。
前記ソース領域及びドレイン領域は n型であり、 前記第 2層は p型が支配的な p型層であることが好ましい。
また、 前記絶縁基板はガラスにすることができ、 前記半導体薄膜は、 このガラ ス基板に直接形成されていても良い。
また、 本発明の前記目的は、 半導体薄膜を有する薄膜トランジスタを備えた半 導体装置の製造方法であって、 絶縁基板上に、 第 1導電型の不純物、 又は、 前記 第 1導電型とは反対の導電型である第 2導電型の不純物のいずれかが導入された 半導体薄膜を形成する第 1の不純物導入工程と、 前記半導体薄膜に強光またはレ 一ザ光を照射して多結晶化する多結晶ィ匕工程と、 前記多結晶の半導体薄膜に、 前 記第 1の不純物導入工程で導入した不純物と反対の導電型の不純物を導入するこ とにより、 前記第 1導電型と前記第 2導電型とがキャンセルされた第 1層と、 前 記第 1導電型又は第 2導電型のいずれかが支配的な第 層との積層構造からなる チャネル領域を形成する第 2の不純物導入工程と、 前記第 1層上に絶縁膜を介し てゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして、 前記第 2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜 に導入することにより、 導入した不純物の導電型が支配的なソース領域及びドレ ィン領域を形成する第 3の不純物導入工程とを備える半導体装置の製造方法によ り達成される。
前記第 3の不純物導入工程は、 前記ゲート電極をマスクとして、 前記第 2層に おいて支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入するこ とにより、 導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共 に、 前記ゲー卜電極の下方にチャネル領域を形成する低濃度不純物領域形成工程 と、 前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、 前記低濃 度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導 電型の不純物を導入することにより、 前記チャネル領域の両側に前記低濃度不純 物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備え ることができ、 前記チャネル領域の両側に形成された前記低濃度不純物領域及び 高濃度不純物領域により、 前記ソ一ス領域及びドレイン領域をそれぞれ形成する ことができる。
また、 前記多結晶化工程と前記第 2の不純物導入工程との間に： 前記半導体薄 膜のシ一ト抵抗値を測定する工程を更に備えても良く、 該シート抵抗値に基づい て、 前記第 2の不純物導入工程で導入する不純物の量を決定することができる。 前記第 1の不純物導入工程で導入する不純物は P型不純物であることが好まし く、 前記第 2及び第 3の不純物導入工程で導入する不純物は n型不純物であるこ とが好ましい。
また、 前記第 1の不純物導入工程において、 ガラスからなる前記絶縁基板に前 記半導体薄膜を直接形成することにより、 前記絶縁基板に含まれるポロンを前記 半導体薄膜に導入するようにすることもできる。
また、 本発明の前記目的は、 半導体薄膜を有する薄膜トランジスタを備えた半 導体装置の製造方法であって、 絶縁基板上にゲート電極を形成した後、 絶縁膜を 介して半導体薄膜を形成し、 該半導体薄膜に、 第 1導電型の不純物、 又は、 前記 第 1導電型とは反対の導電型である第 2導電型の不純物のいずれかを導入する第 1の不純物導入工程と、 前記半導体薄膜に強光またはレーザ光を照射して多結晶 ィ匕する多結晶化工程と、 前記多結晶の半導体薄膜に、 前記第 1の不純物導入工程 で導入した不純物とは反対の導電型の不純物を導入することにより、 前記第 1導 電型と前記第 2導電型とがキヤンセルされた第 1層と、 前記第 1導電型又は第 2 導電型のいずれかが支配的な第 2層との積層構造からなるチャネル領域を、 前記 第 1層が前記ゲート電極と対向するように形成する第 2の不純物導入工程と、 前記半導体薄膜の一部をマスク材で覆い、 前記第 2層において支配的な導電型と は反対の導電型の不純物を前記半導体薄膜に導入することにより、 導入した不純 物の導電型が支配的なソ一ス領域及びドレイン領域を形成する第 3の不純物導入 工程とを備える半導体装置の製造方法によっても達成される。 図面の簡単な説明'
第 1図は、 本発明の第 1実施形態に係る半導体装置において、 薄膜トランジス 夕の製造工程を示す断面図である。
第 2図は、 本発明の第 1実施形態に係る半導体装置において、 薄膜トランジス 夕の製造工程を示す断面図である。
第 3図は、 前記薄膜トランジス夕の製造工程で使用するシート抵抗測定器の概 略構成図である。
第 4図は、 前記薄膜トランジスタのチャネル領域における B (ボロン） 及び P (リン） の濃度を測定した結果を示す図である。
第 5図は、前記薄膜トランジス夕のゲ一ト電圧 V GSとドレイン電流 I Dとの関係 を示す図である。
第 6図は、 本発明の第 2実施形態に係る半導体装置において、 薄膜トランジス 夕の製造工程を示す断面図である。
第 7図は、 第 2の不純物導入工程においてリンをドーピング場合の、 リンのド —ズ量に対する閾値電圧 Vthの測定結果を示す図である。
第 8図は、 第 2の不純物導入工程においてリンをドーピング場合の、 リンのド ーズ量に対する閾値電圧 Vthの測定結果を示す図である。
第 9図は、 本発明の第 3実施形態に係る半導体装置である液晶表示装置の断面 図である。
第 1 0図は、 本発明の第 4実施形態に係る半導体装置である E L表示装置の回 路図である。
第 1 1図は、 前記 E L表示装置の要部断面図である。
第 1 2図は、 従来の半導体装置における薄膜トランジスタの断面図である。 第 1 3図は、従来の薄膜トランジス夕のゲ一ト電圧 VGSとドレイン電流 との 関係を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について図面を参照しながら説明する。
(第 1実施形態）
図 1及び図 2は、 本発明の第 1実施形態に係る半導体装置において、 薄膜トラ ンジス夕 （T F T) の製造工程を示す断面図である。 尚、 半導体装置には、 T F T単体だけでなく、 この T F Tを集積化した半導体回路や電子機器などが含まれ る。
まず、 図 1 ( a) に示すように、 ガラス等からなる絶縁基板 1 0 0上に、 下地 膜としてのバッファ層 1を形成する。 バッファ層 1は、 例えば、 S i 02膜又は S i Nx膜をスパッタリング法などにより形成することができ、 厚みは、 約 1 0 Ο ηπ！〜 1 0 0 0 rimにすることができる。本実施形態においては、絶縁基板 1 0 0 の大きさを 3 2 cmX 4 0 cmとしている。
ついで、 プラズマ C VD法又は L P C VD法等で、 非晶質シリコンからなる半 導体薄膜 2を 3 0 nm〜l 0 O nmの鹏で成膜する。絶縁基板 1 0 0上にバッファ 層 1を設けずに、 半導体薄膜 2を直接形成することも可能である。
次に、 この半導体薄膜 2をオーブンなどで加熱したり、 レーザを照射すること により、 半導体薄膜 2に含まれている不純物を活性ィ匕した後、 シート抵抗値を測 定する。 これにより、 大気などに含まれるボロンなどの不純物による汚染の程度 を することができる。 カロ熱条件としては、 例えば、 6 0 0 °Cで 1時間程度行 えば良い。 また、 シート抵抗測定器としては、 高抵抗の測定レンジを有するもの が好ましい。 本実施形態においては、 「三菱ハイレス夕」 を使用した。
このシ一ト抵抗器は、 図 3に示すように、 内径が 6腿の平面視リング状の外側 電極 1 1 aに、直径が 3腿の平面視円状の内側電極 1 1 bが挿入されてなり、外 側電極 1 1 a及び内側電極 1 1 bを半導体薄膜 2の表面に接触させて、 1— 1 0 0 0 V程度の所定の電圧を印加した場合の電流値からシート抵抗値を測定するこ とができる。尚、シート抵抗値の測定は、上述したシート抵抗測定器を使用する代 わりに、 上記外側電極 1 1 a及び内側電極 1 1 bと同様の形状からなる金属パタ —ンを半導体薄膜 2の表面に成膜して同様に測定することもでき、 高シ一ト抵抗 値を測定できる限り他の測定器を用いても良い。
測定の結果、 シート抵抗値が所定値 （例えば、 1 X 1 09ΩΖ口）以上であれば、 イオンインプランテーション装置を用いて第 1の不純物導入工程を行う。 このェ 程は、 Ρ型不純物を半導体薄膜 2にドープする工程である。 本実施形態において は、 導入元素を Β (ボロン）、 カロ速電圧を 1 O kV、 ドーズ量を 1 X 1 011 /cm2と して、 イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種のみ を取り出し、 且つビーム状に整形して得られたイオンビ一ムを走査しながら半導 体薄膜 2に導入することにより、 導入した不純物の濃度が 1 X 1 O 'Vcm8となる ようにした。
本実施形態においては、 イオンインプランテーション装置として、 日新イオン 機器製のものを使用した。 このイオンインプランテーション装置は磁場偏向器を 備えており、 静電偏向では走査が困難な程度に大電流のイオンビームを磁場偏向 で走査することにより、 イオンを打ち込むことができる。 投入される基板サイズ は、 32cmX40cmより大きなものであっても問題はなく、 1000cm2以上の大面積を 有する絶縁基板 100の効率的な処理が可能である。 また、 最大ビーム電流は 1 6 mAであり、 注入エネルギーは lOKeV〜100KeVの間で可変であり、 ドーズ量は 1 X 1 O n/cm2 - 1 X 1 0 20/cm2の範囲で制御可能である。 注入可能なイオン種と しては P (リン） と B (ボロン） に対応している。
半導体薄膜 2の成膜にプラズマ C VD法を用いた場合のように、 半導体薄膜 2 の膜中の水素を脱離させる必要があれば、 窒素雰囲気中に絶 «板 1 0 0を投入 して 4 0 0〜 4 5 0 °Cの温度で 1時間程度加熱することにより、ァニ一ルを行う。 この脱水素化ァニール工程は、 RT A等のランプアニールを用いても良く、また、 前記第 1の不純物導入工程の前に行っても良い。
一方、 測定した半導体薄膜 2のシート抵抗値が所定値（例えば、 1 X 1 09Ω/ □) 未満であれば、 大気中等に含まれるボロン等の不純物が半導体薄膜 2に十分 導入されて第 1の不純物導入工程は既に行われているので、 イオンィンプランテ ーシヨン装置などを用いた不純物の導入は不要である。 特に、 ガラスからなる絶 S板 1 0 0上にパッファ層 1を設けずに半導体薄膜 2を形成した場合には、 絶 縁基板 1 0 0に含まれるポロン等の不純物が半導体薄膜 2に導入されて第 1の不 純物導入工程が不要になり易く、 工程の短縮化を図ることができる。 尚、 2 5 0 mJ/m2〜5 0 O mJ/m2のレーザエネルギー条件により、 p型ライクにすることも可 能である。
続いて、 図 1 (b) に示すように、 レーザァニール又は固相成長等の手段を用 いて、半導体薄膜 2の非晶質シリコンを結晶化させて多結晶シリコンに転換する。 次に、 上述したシート抵抗測定器を使用して、 多結晶シリコンからなる半導体 薄膜 2のシート抵抗値を測定する。' シート抵抗値は、 半導体薄膜 2における不純 物の濃度が低いほど大きくなり、 相関関係を有していることから、 このシート抵 抗値に基づいて半導体薄膜 2中に含まれる不純物濃度を把握することができる。 この後、 図 1 ( c ) に示すように、 測定したシート抵抗値に基づいて、 第 2の 不純物導入工程を行う。 この工程は、 半導体薄膜 2の表面に n型不純物を導入す る工程であり、 後工程でチャネル領域となる部分の不純物濃度を調整して、 T F Tの閾値電圧 Vthを制御するための工程である。 上述したように、 シート抵抗値 は、 既にドープされている！)型不純物の量と相関関係を有していることから、 シ ―卜抵抗値に基づいて導入する n型不純物のドーピング量を決定し、 前記ィォン インプランテーション装置を用いてドーピングを行う。
この第 2の不純物導入工程は、 半導体薄膜 2の厚み方向に対して表面近傍の極 浅部分に不純物が主に導入されるように、 打ち込み深さが決定される。 本実施形 態においては、具体的な条件として、加速電圧は 1 0 kV、イオンビーム電流は 0. 0 1 A〜l 0 A、 7i<平方向の走査周波数は 1 HZ、 垂直方向の走査速度は 3 0 imZsec、 ビームスポットのオーバーラップ量は 66. 7 %、垂直方向の走查サイ クルは 8cycles〜l Ocycles、 要した総時間は 30 Osec 〜40 Osec とした。 この工程は、 上述した脱水素化ァニール工程の前に行っても良く、 或いは、 後述 するゲート絶縁膜 3の成膜工程の後に行なっても良い。 また、 不純物の導入は、 半導体注入機などを用いて行っても良く、 質量分離型の注入機によりリポンビ一 ムをガラス基板上に走査して行うことも可能である。
半導体薄膜 2には既に p型不純物が導入されているため、 図 1 (c) に示すよ うに、 n型不純物が導入された領域には、 互いに反対の導電型がキャンセルされ て、 イントリンシック （intrinsic)層に類似した i層 2 aが形成される。そして、 i層 2 aの下方には、 厚み方向に沿って p型が支配的となる P型層 2 bが形成さ れる。 即ち、 半導体薄膜 2は、 第 1及び第 2の不純物導入工程により、 第 1層と しての i層 2 a及び第 2層としての！)型層 2bが積層された状態になる。
その後、 図 1 (d) に示すように、 この半導体薄膜 2をエッチングでアイラン ド状にパ夕一ニングし、 薄膜トランジスタの素子領域を形成する。 そして、 エツ チングされた半導体薄膜 2を被覆する様にゲ一ト絶縁膜 3を形成する。 ゲート絶 縁膜 3の形成は、 例えば、 プラズマ CVD法、 常圧 CVD法、 減圧 CVD法、 E CR— CVD法、 スパッ夕法等で S i 02膜を 50nn！〜 600nm堆積成長させること により行うことができる。
次に、 絶 板 100上に Al， T i， Mo, W, Ta， あるいはこれらの合 金を 200 mi！〜 800 nmの厚みで成膜し、所定の形状にパターニングして、 ゲー ト絶縁膜 3上にゲ一ト電極 4を形成する。
ついで、 このゲート電極 4をマスクとして、 前記イオンインプランテーション 装置を用いて n型不純物を打ち込む第 3の不純物導入工程を行う。即ち、図 2 ( a) に示すように、 ィォン源から生じた不純物ィォンを質量分離にかけて目的のィォ ン種であるリンのみを取り出し、 且つビーム状に整形して得られたイオンビーム を走査しながら、 ゲート電極 4をマスクとして lXlO cm2未満のド一ズ量で半 導体薄膜 2に注入することにより、 T FTの低濃度不純物領域 （LDD領域） 8 1を形成する。 ドーズ量は、 LDD領域 81に存在するボロンの濃度よりもリン の濃度が大きくなるように設定する必要があり、 具体的には、 6 X 10l2/cm2〜 5 X Vcm2の範囲に設定することが好ましい。 これにより、 L D D領域 8 1は n 型が支配的となり、 ゲート電極 4の下方がチャネル領域 8 0となる。
この後、 図 2 (b) に示すように、 ゲート電極 4の周囲にレジストパターン 6 を形成した後、 イオンドーピング装置を用いてイオンシャワーを行う。 即ち、 別 のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種である リンを含んだまま電界加速して得られたイオンシャワーを、 走査することなく 1 X 1021/cm3以上のドーズ量で半導体薄膜 2に注入し、 T F Tの高濃度不純物領域 8 2を形成する。 本実施形態においてはドーズ量を l X 1021/cm2程度とした。 こ のイオンドーピング装置は、 バケツト夕ィプのチヤンバから一括して不純物ィォ ンを引き出し、 絶縁基板 1 0 0の全面に照射するためスループットは高く、 搬送 を含めても 1枚当たりの処理時間は 1分程度である。 なお、 イオンドーピング装 置の代わりに、 前記イオンィンプランテーション装置を用いてィオンシャワーを 行っても良い。
こうして、 第 3の不純物導入工程においてチャネル領域 8 0の両側に形成され た低濃度不純物領域 8 1及び高濃度不純物領域 8 2により、 ソース領域 9 1及び ドレイン領域 9 2が形成される。 チャネル領域 8 0に形成された！)型層 2 bは p 型が支配的であるのに対し、 ソース領域 9 1及びドレイン領域 9 2は n型が支配 的となるので、 ソース領域 9 1及びドレイン領域 9 2間は、 半導体薄膜の表面に 沿って n p n接合となる。なお、絶縁基板 1 0 0上に CMOS回路を集積形成する場 合には、 nチャネルトランジスタ用のレジストパタン 6とは別に pチャネルトラ ンジス夕用のレジストパタンを形成し、 イオン源のガス系を 5 % B2H6/H2に 切り換え、 ドーズ量 l X 1021/cm2程度で B +をイオン注入すれば良い。
次に、 図 2 ( c ) に示すように、 絶縁基板 1 0 0上に P S G等からなる膜厚が 6 0 O nm程度の層間絶縁膜 9を形成する。そして、 3 0 0 °C〜4 0 0 °Cの温度下 で熱処理を行ない、 半導体薄膜 2に注入されたドーパントを活性ィ匕させる。 この 様な低温活性化ァニールの代わりにレーザ活性化ァニールを行なっても良い。 この後、 層間絶縁膜 9にコンタクトホールを開口し、 A 1— S i等からなる金 属膜をスパッタリングにより成膜してから所定の形状にパターニングして、 配線 電極 1 0に加工する。この配線電極 1 0の上を順に S i〇2膜 1 1及び S i Nx膜 1 2で被覆する。 これらの膜の合計厚みは 2 0 O mi！〜 4 0 O nra程度である。 この 状態で絶縁基板 1 0 0を窒素雰囲気中に投入し 3 5 0 程度の温度で 1時間程度 水素化ァニールを実行することにより、 T F Tが完成する。 尚、 以上説明した T F Tのプロセス温度は、 最高が脱水素ァ二一ルェ程における 4 0 0 ：〜 6 0 0 °C である。
このように i層 2 a及び p型層 2 bが積層されたチャネル領域 8 0を有する 多結晶シリコン T F Tによれば、 ソース領域 9 1及びドレイン領域 9 2を、 p型 層 2 bにおいて支配的な導電型とは反対の導電型にすることにより、 ソース領域 9 1及びドレイン領域 9 2間を n p n接合にすることができ、 ゲート電圧が負の 状態におけるリーク電流の低減が可能になる。
また、 ゲート電極 4を i層 2 aと対向するように配置することにより、 正のゲ ート電圧を僅かに印加するだけで、 電子の誘起により i層 2 aに n型領域が発生 し、 ソース領域 9 1及びドレイン領域 9 2間に電流が流れるようになる。 したが つて、 閾値電圧 Vthの制御が容易になり、 閾値電圧 Vthを 0 Vに近づけることが できる。
i層 2 aの定義については後述するが、 リ一ク電流を低減する観点からは、 ソ ース領域 9 1及びドレイン領域 9 2間に、 オフ状態でより完全な n p n接合が得 られるように、 チャネル領域 8 0の全体厚みに対する i層 2 aの厚みが 5 0 %以 下であることが好ましく、 3 0 %以下がより好ましく、 1 0 %以下が更に好まし い。 一方、 閾値電圧 Vthの制御性の観点からは、 オン状態におけるチャネルを確 保するため、 i層 2 aの厚みは 1 nm以上であることが好ましく、 2 nm以上で あることがより好ましく、 3 nm以上が更に好ましい。 このように、 リーク電流 の低減には i層 2 aが薄い方が好ましい一方、 閾値電圧 Vthの制御性向上には i 層 2 aが厚い方が好ましいため、 これらを両立させるように i層 2 aの厚みを適 宜設定することが好ましい。 本実施形態においては、 半導体薄膜 2の厚みが 1 0 O nmに対して、 i層 2 aの厚みを 3 0 nmとしている。
図 4は、本発明者らが、 チャネル領域 8 0における B (ボロン）及び P (リン） の濃度を測定した結果を示すグラフである。 このグラフにおいて、 左端はチヤネ ル領域 8 0の表面における濃度を示している。 グラフの左端に近いチャネル領域 80の表面近傍においてはボロン及びリンの濃度が略一致しており、 本実施形態 においては、 この濃度差が 5X10〖6 /cm3未満の厚み方向の領域を i層と定義して いる。 i層における p型不純物と n型不純物との濃度差は、 i層表面におけるシ ―ト抵抗値と相関関係を有し、 濃度差が小さいほどシート抵抗値は大きくなるの で、 i層表面のシ一ト抵抗値は、 1X109 Ω /口より大きな値となる。
一方、 i層の下方においては、 ポロンの濃度が略一定であるのに対しリンの濃 度が徐々に低下しており、 ボロンが支配的となる p型層が形成されている。 この P型層は、 チャネル領域 80における i層以外の領域である。
図 5は、 ドレイン電圧 VDSが 4Vにおけるゲート電圧 VGSとドレイン電流 IDと の関係を示すグラフである。 この測定結果を、 図 13に示す従来の TFTのもの と比較すると、 ゲート電圧 が正の領域では特性の相違がほとんど見られない が、 VGSが負の領域では本実施形態の T F Tの方がドレイン電流 I Dのはね上がり が少なく、 更に、 オフ電流自体も減少していることがわかる。
(第 2実施形態）
第 1の実施形態における多結晶シリコン T F Tが一般にコプレーナ (coplanar)構造又は正ス夕ガ構造と呼ばれるのに対し、 いわゆるボトムゲ一ト構 造又は逆ス夕ガ（inverted stagger)構造と呼ばれる多結晶シリコン TFTに対し ても本発明を適用することができる。 この TFTの製造工程を図 6に示す。 尚、 同図において、 第 1の実施形態と同様の構成部分については同一の符号を付して いる。
まず、 図 6 (a) に示すように、 ガラス等からなる絶縁基板 100の上に S i 02膜又は S i Nx膜等を約 100mn~20 Onmの厚みで形成し、 バッファ層 1 とする。 絶縁基板 100の大きさは 3 OcmX 35 cmである。 次いで、 Al， Ta, Mo， W， C r又はこれらの合金からなる金属膜を 10 Omi！〜 20 Onmの厚みで 形成し、 所定の形状にパ夕一ニン夕してゲート電極 4に加工する。
ついで、 プラズマ CVD法、 常圧 CVD法、 減圧 CVD法等で S iNx を 50 nm堆積し、 ゲート絶縁膜 9 aとする。 さらにこの上に、 連続的に非晶質シリコン からなる半導体薄膜 2を約 3 Οηπ！〜 10 Omnの厚みで成膜する。ここでプラズマ CVD法を用いた場合は、 膜中の水素を脱離させる為に窒素雰囲気中で 400°C 〜4 5 0 °C、 1時間程度のァニールを行なう。 この脱水素化ァニールは R T P等 のランプアニールを用いても良い。
次に、 実施の形態 1と同様に加熱した後、 この半導体薄膜 2のシート抵抗値を 測定する。 シート抵抗測定器としては、 第 1の実施形態と同様のものを使用する ことができる。 測定の結果、 シ一ト抵抗値が所定値 （例えば、 1 Χ 1 09ΩΖ口） 以上であれば、 第 1の実施形態と同様に、 イオンインプランテーション装置を用 いて第 1の不純物導入工程を行う。 ドーピングの条件は、 第 1の実施形態と同様 である。 半導体薄膜 2のシート抵抗値が所定値（例えば、 1 X 1 09ΩΖ口） 未満 であれば、 大気中等に含まれるボロン等の不純物が半導体薄膜 2に十分導入され ており、 第 1の不純物導入工程は終了している。
続いて、 レーザァニ一ル又は固相成長等の手段を用いて、 半導体薄膜 2の非晶 質シリコンを結晶化させて多結晶シリコンに転換する。 そして、 上述したシート 抵抗測定器を使用して、 多結晶シリコンからなる半導体薄膜 2のシ一ト抵抗値を 測定する。
この後、 測定したシート抵抗値に基づいて、 第 1の実施形態と同様に、 第 2の 不純物導入工程を行う。 シ一ト抵抗値は既にドープされている ρ型不純物の量と 相関関係を有していることから、 シート抵抗値に基づいて、 閾値電圧 Vthの所望 の制御を行うために導入する n型不純物のドーピング量を決定し、 前記イオンィ ンプランテーション装置を用いてドーピングを行う。 この第 2の不純物導入工程 は、 半導体薄膜 2の厚み方向に対してゲート電極 4に近い最深部分に不純物が主 に導入されるように、 導入深さが設定される。 具体的な条件としては、 加速電圧 は 1 0 0 kV、 イオンビーム電流は 1 5 A、 水平方向の走査周波数は 1 Hz、 垂直 方向の走査速度は 3 0腿 Zsec、ビームスポットのォ一バーラップ量は 6 6 . 7 %, 垂直方向の走査サイクルは 8 cycles〜1 O cycles、 要した総時間は 3 0 O sec 〜 4 0 O sec とした。
半導体薄膜 2には既に p型不純物が導入されているため、 n型不純物が導入さ れたゲ一ト電極 4に近い領域には、 p型と η型とがキャンセルされて、 イントリ ンシック層に類似した i層 2 aが形成される。 そして、 i層 2 aの上方は、 厚み 方向に沿って P型不純物が支配的となる p型層 2 bが形成される。 即ち、 半導体 薄膜 2は、 第 1及び第 2の不純物導入工程により、 i層 2 a及び p型層 2 bが積 層された状態になる。
その後、 図 6 (b) に示すように、 半導体薄膜 2をエッチングでアイランド状 にパターニングし、 薄膜トランジスタの素子領域とする。 そして、 エッチングさ れた半導体薄膜 2を被覆する様に S i〇2膜を 100M！〜 300nmの厚みで形成した後、 ゲート電極 4をマスクとした裏面露光によりパ夕一エングして、 レジストパター ン 6 aに加工する。
ついで、 前記イオンインプランテーション装置を用いて n型不純物を打ち込む 第 3の不純物導入工程を行う。 即ち、 イオン源から生じた不純物イオンを質量分 離にかけて目的のイオン種であるリンのみを取り出し、 且つビ一ム状に整形して 得られたイオンビームを走査しながら、 レジストパターン 6 aをマスクとして半 導体薄膜 2に注入することにより、 T F Tの低濃度不純物領域 8 1を形成する。 ド一ズ量は、 L DD領域 8 1に存在するボロンの濃度よりもリンの濃度が大きく なるように、 6 X l012/cm2〜5 X 1013/cm2の範囲に設定することが好ましい。 これ により、 L DD領域 8 1は n型不純物が支配的となり、 レジストパターン 6 aの 下方には、 チャネル領域 8 0が形成される。
そして、 図 6 ( c ) に示すように、 レジストパターン 6 aを覆うように更にレ ジストパターン 6を形成した後、 イオンシャワーを行う。 即ち、 別のイオン源か ら生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだ まま電界加速して得られたイオンシャワーを、 走査することなく l X lOVcm2以 上のド一ズ量で半導体薄膜 2に注入し、 T F Tの高濃度不純物領域 8 2を形成す る。 本実施形態においては、 ドーズ量を l X lO cm2程度とした。 なお、 イオン ド一ピング装置の代わりに、 前記イオンインプランテーション装置を用いて第 4 の不純物導入工程を行つても良い。
こうして、 第 3の不純物導入工程においてチャネル領域 8 0の両側に形成され た低濃度不純物領域 8 1及び高濃度不純物領域 8 2により、 ソ一ス領域 9 1及び ドレイン領域 9 2が形成される。
この後、 3 0 0で〜 4 0 0 程度でァニールし、 半導体薄膜 2に注入されたド 一パントを活性化させる。 この活性ィ匕ァニールをレーザァニールで行なっても良 レ とは第 1実施形態と同様である。
チャネル領域 80に形成された p型層 2 bは p型が支配的であるのに対し、 ソ ース領域 91及びドレイン領域 92は n型が支配的となるので、 ソース領域 91 及びドレイン領域 92間は、半導体薄膜の表面に沿って npn接合となる。なお、 絶縁基板 100上に CMOS回路を集積形成する場合には、 Nチャネルトランジスタ 用のレジス卜パタン 6とは別に Pチャネルトランジスタ用のレジストパタンを形 成し、 イオン源のガス系を 5%B2H6ZH2に切り換え、 ドーズ量 1 X 1 /cm2程 度で B +をイオン注入すれば良い。
次に、 図 6 (d) に示すように、 絶縁基板 100上に PSG等からなる Ei¥が 60 Onm程度の層間絶縁膜 9を形成する。そして、 300° (：〜 400 °Cの温度下 で熱処理を行ない、 半導体薄膜 2に注入されたドーパントを活性ィ匕させる。 この 様な低温活性化ァニールの代わりにレ一ザ活性化ァニールを行なっても良い。 この後、 層間絶縁膜 9にコンタクトホールを開口し、 A1— S i等からなる金 属膜をスパッタリングにより成膜してから所定の形状にパターニングして、 配線 電極 10に加工する。この配線電極 10の上を順に S i 02膜 11及び S i Nx膜 12で被覆する。 これらの膜の合計厚みは 20 Οηπ！〜 40 Onm程度である。 この 状態で絶縁基板 100を窒素雰囲気中に投入し 350°C程度の温度で 1時間程度 水素化ァ二一ルを実行することにより、 T FTが完成する。 このァニール処理に より、 S i〇2膜 11に含有されていた水素が半導体薄膜 2に導入され、 TFT の動作特性を改善できる。
この TFTによれば、 第 1の実施形態と同様、 ソース領域 91及びドレイン領 域 92を、 p型層 2 bにおいて支配的な導電型とは反対の導電型にすることによ り、 ソース領域 91及びドレイン領域 92間を n p n接合にすることができ、 ゲ 一ト電圧が負の状態におけるリーク電流の低減が可能になる。
また、 ゲート電極 4を i層 2 aと対向するように配置することにより、 正のゲ ート電圧を僅かに印加するだけで、 電子の誘起により i層 2 aに n型領域が発生 し、 ソース領域 91及びドレイン領域 92間に電流が流れるようになる。 したが つて、 閾値電圧 Vthの制御が容易になり、 閾値電圧 Vthを 0 Vに近づけることが できる。 図 7は、 第 1の不純物導入工程により半導体薄膜 2におけるポロンの濃度を 1 X I 0 /cm3とした後、 第 2の不純物導入工程においてリンをドーピング場合の、 リンのドーズ量に対する閾値電圧 Vthの測定結果を示すグラフである。 同図に示 すように、 リンのドーズ量と閾値電圧 Vthとは一定の関係を有しており、 リンの ドーズ量が 9X 10 Vcm2の時に閾値電圧 Vthは約 0. 2 Vとなり、 十分低い値 に制御可能である。 また、 リンの任意のドーズ量に対する閾値電圧 Vthのばらつ きは約 0. 1 Vであり、 ばらつきを抑制して閾値電圧 Vthを正確に制御すること ができる。 また、 同図から明らかなように、 閾値電圧 Vthはシート抵抗値と相関 関係を有しており、 第 2の不純物導入工程後に抵抗値を測定することにより、 閾 値電圧 Vthを把握することができる。
図 7は、 第 1の不純物導入工程で導入したボロンの濃度が 1 X 1 017/cm3の場 合の測定結果であるが、 他の濃度の場合についても、 リンのドーズ量、 閾値電圧 Vth及びシ一ト抵抗値の間に相関関係があることを、本発明者らは確認している。 ボロンの濃度が 1 X 1 0 'Vera3の場合、 及び、 1 X 1 018/cm3の場合の測定結果を、 それぞれ図 8 (a) 及び （b) に示す。
(第 3実施形態） .
上述した多結晶シリコン TFTを用いた半導体装置の一例として、 液晶表示装 置を図 9に示す。 同図に示すように、 この液晶表示装置は、 互いに対向するよう に配置された T FTアレイ基板 52及び対向基板 60を有している。
丁？丁ァレィ基板52は、 上面側 （対向基板 60側） に、 スイッチング素子で ある T FT 53がマトリックス状に整列配置されている。 この T FT 53は、 第 1の実施形態又は第 2の実施形態における T F Tと同様にして形成することがで きる。
対向基板 60は、 絶 ¾板であるガラス基板であり、 下面側 （TFTアレイ基 板 52側） に、 カラ一フィル夕 59及び透明電極 58が設けられている。 TFT アレイ基板 52及び対向基板 60の間には、 ポリイミドなどの配向膜 55, 57 間に液晶層 56を有している。更に、 T FTアレイ基板 52及び対向基板 60は、 対向する面とは反対側の面に、それぞれ偏光板 51, 60が貼り付けられている。 T FTアレイ基板 52の下方には、 視認性を向上するためにパックライト 63が 設けられている。
このように構成された液晶表示装置によれば、 TFT53におけるリーク電流 の低減及び閾値電圧 Vthの制御性向上により、 画素の輝点欠陥がない均一で安定 した表示画面を得ることができる共に、 TFT 53の駆動電圧を抑制して省電力 化が可能である。
(第 4実施形態）
上述した多結晶シリコン T F Tを用いた半導体装置の一例として、 E L表示装 置の回路図を図 10に示す。 この EL表示装置は、 TFTアレイ基板を備えてお り、 TFTアレイ基板は、 各画素領域に、 スイッチング用 TFT71、 駆動用 T FT 74及び EL素子 70が配置されている。 スイッチング用 TFT 71のゲー ト電極はゲート信号線 72に接続されており、 ドレイン電極はドレイン信号線 7 3に接続されており、 ソ一ス電極は駆動用 T F T 74のゲート電極に接続されて いる。 また、 駆動用 TFT 74のソース電極は EL素子 70の陽極に接続されて おり、 ドレイン電極は電源線 76に接続されている。 符号 75は、 信号保持用の コンデンサである。
図 11に示すように、 駆動用 TFT74は TFTアレイ基板 200上に配置さ れており、 E L素子 70は、 陽極 202、 有機層 203及び陰極 204が積層さ れて構成されている。 EL素子 70の上部はガラス板 205により覆われている。 図 10において、 駆動回路 77によってゲート信号線 72に与えたパルス信号 がスイッチング用 TFT 71のゲート電極に印加されると、 スイッチング用 TF T71がオン状態となり、 駆動回路 78によってドレイン信号線 73に与えたド レイン信号が駆動用 TFT74のゲ一ト電極に与えられる。 これにより、 駆動用 TFT 74がオン状態となり、 電源線 76から EL素子 70に電流が供給され、 EL素子 70が発光する。
この EL表示装置は、 スイッチング用 TFT71及び駆動用 TFT74におけ るリ一ク電流の低減により、 スイッチング用 TFT71のオフ状態において駆動 用 T F T 74がォン状態になるおそれがなく、 E L素子 70が異常発光する事 H が防止される。 また、 閾値電圧 Vthの制御性向上により、 EL素子 70に供,袷さ れる電流のばらつきを抑制することができる。この結果、画面の輝度むらを抑え、 良好な表示を得ることができる。
例えば、 8階調の表示を行う場合、通常ノイズはシグナルに対して 1 / 1 0 ( 2 O d B) となるように設計することが求められる。 このノイズの主原因は T F T 特性のばらつきによると考えられるため、 本発明により、 上記要求を満たすこと が容易となる。 また、 リーク電流を抑えながらオン電流を大きくすることができ るので、 E L素子 7 0の輝度を維持することが容易であり、，長寿命化を図ること ができる。
(その他の実施形態）
以上、 本発明の実施の形態について詳述したが、 本発明の具体的な態様が上記 実施形態に限定されるものではない。 例えば、 チャネル領域における i層及び P 型層は、 他の製造プロセスにより形成することももちろん差し支えない。
また、 上記各実施形態においては、 第 1の不純物導入工程においてボロンなど の P型不純物を導入し、 第 2の不純物導入工程においてりンなどの n型不純物を 導入することにより、 チャネル領域に i層及び p型層を形成しているが、 第 1の 不純物導入工程においてリンなどの n型不純物を導入し、 第 2の不純物導入工程 においてポロンなどの p型不純物を導入することにより、 チャネル領域に i層及 び n型層を形成しても良い。 即ち、 イントリンシック層に類似した i層と、 厚み 方向に沿って n型不純物が支配的となる n型層との積層構造を形成しても良い。 この場合は、 前記第 3の不純物導入工程において p型不純物を打ち込むことによ り、 ソース領域 9 1及びドレイン領域 9 2間が、 半導体薄膜の表面に沿つて p n p接合となるので、 上記各実施形態と同様の効果を得ることができる。
また、 上記各実施形態においては、 p型不純物として B (ボロン） を使用し、 n型不純物として P (リン） を使用しているが、 p型不純物として、 A 1 (アル ミニゥム）、 G a (ガリウム）、 I n (インジウム)、 T 1 (タリウム） などを使用 することも可能であり、 また、 n型不純物として、 N (窒素)、 A s (砒素)、 S b (アンチモン)、 B i (ビスマス）などを使用することも可能であり、 これらを 任意に組み合わせれば良い。
また、半導体装置としては、液晶表示装置や E L表示装置以外であっても良く、 例えば、 イメージセンサのスイッチング素子などに本発明を適用することが可能 である。

Claims

請求の範囲
1 . 絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備 え、 前記半導体薄膜内に、 チャネル領域と、 該チャネル領域の両側にそれぞれ位 置するソース領域及びドレイン領域とを有し、
前記チャネル領域は、 第 1導電型の不純物、 及び、 前記第 1導電型とは反対の 導電型である第 2導電型の不純物の双方を含有し、 前記第 1導電型と前記第 2導 電型とがキャンセルされた第 1層と、 前記第 1導電型又は第 2導電型のいずれか が支配的な第 2層とが積層されることにより構成されており、
前記第 1層と絶縁膜を介して対向するようにゲート電極が形成されており、 前記ソース領域及びドレイン領域は、 前記第 2層において支配的な導電型とは 反対の導電型からなる半導体装置。
2 . 前記ゲート電極は、 前記半導体薄膜上に形成されている請求の範囲第 1項に 記載の半導体装置。
3 . 前記ゲート電極は、 前記絶縁基板と前記半導体薄膜との間に形成されている 請求の範囲第 1項に記載の半導体装置。
4. 前記ソース領域及びドレイ'ン領域は、 高濃度不純物領域と、 前記チャネル領 域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低 い低濃度不純物領域とを有する請求の範囲第 1項に記載の半導体装置。
5 . 前記第 1層における前記第 1導電型の不純物の濃度と第 2導電型の不純物の 濃度との差が、 5 X 1016 /cm3未満である請求の範囲第 1項に記載の半導体装置。
6 . 前記第 1層の厚みは、 l nm以上であり、 且つ、 前記チャネル領域の全体厚 みに対して 5 0 %以下である請求の範囲第 1項に記載の半導体装置。
7 . 前記第 1層のシ一ト抵抗値は、 1 Χ 109 Ω/口より大きい値であ 請求の範囲 第 1項に記載の半導体装置。
8 . 前記ソース領域及びドレイン領域は η型であり、 前記第 2層は ρ型が支配的 な Ρ型層である請求の範囲第 1項に記載の半導体装置。
9 . 前記絶縁基板はガラスからなり、 前記半導体薄膜は、 前記絶縁基板に直接形 成されている請求の範囲第 1項に記載の半導体装置。
1 0 . 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であ つて、
絶縁基板上に、 第 1導電型の不純物、 又は、 前記第 1導電型とは反対の導電型 である第 2導電型の不純物のいずれかが導入された半導体薄膜を形成する第 1の 不純物導入工程と、
前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、 前記多結晶の半導体薄膜に、 前記第 1の不純物導入工程で導入した不純物と反 対の導電型の不純物を導入することにより、 前記第 1導電型と前記第 2導電型と がキヤンセルされた第 1層と、 前記第 1導電型又は第 2導電型のいずれかが支配 的な第 2層との積層構造からなるチャネル領域を形成する第 2の不純物導入ェ 程と、
前記第 1層上に絶縁膜を介してゲート電極を形成するゲ一ト電極形成工程と、 前記ゲー卜電極をマスクとして、 前記第 2層において支配的な導電型とは反対 の導電型の不純物を前記半導体薄膜に導入することにより、 導入した不純物の導 電型が支配的なソ一ス領域及びドレイン領域を形成する第 3の不純物導入工程と を備える半導体装置の製造方法。
1 1 . 前記第 3の不純物導入工程は、
前記ゲート電極をマスクとして、 前記第 2層において支配的な導電型とは反対 の導電型の不純物を前記半導体薄膜に導入することにより、 導入した不純物の導 電型が支配的な低濃度不純物領域を形成すると共に、 前記ゲ一ト電極の下方にチ ャネル領域を形成する低濃度不純物領域形成工程と、
前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、 前記低濃度 不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電 型の不純物を導入することにより、 前記チャネル領域の両側に前記低濃度不純物 領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備え、 前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物 領域により、 前記ソース領域及びドレイン領域がそれぞれ形成される請求の範囲 第 1 0項に記載の半導体装置の製造方法。
1 2. 前記多結晶化工程と前記第 2の不純物導入工程との間 前記半導体薄膜 のシート抵抗値を測定する工程を更に備え、 該シート抵抗値に基づいて、 前記第 2の不純物導入工程で導入する不純物の量を決定する請求の範囲第 1 0項に記載 の半導体装置の製造方法。
1 3 . 前記第 1の不純物導入工程で導入する不純物は p型不純物であり、 前記第 2及び第 3の不純物導入工程で導入する不純物は n型不純物である請求の範囲第 1 0項に記載の半導体装置の製造方法。
1 4. 前記第 1の不純物導入工程において、 ガラスからなる前記絶縁基板に前記 半導体薄膜を直接形成することにより、 前記絶縁基板に含まれるポロンを前記半 導体薄膜に導入するようにした請求の範囲第 1 0項に記載の半導体装置の製造方 法。
1 5 . 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であ つて、
絶縁基板上にゲート電極を形成した後、 絶縁膜を介して半導体薄膜を形成し、 該半導体薄膜に、 第 1導電型の不純物、 又は、 前記第 1導電型とは反対の導電型 である第 2導電型の不純物のいずれかを導入する第 1の不純物導入工程と、 前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、 前記多結晶の半導体薄膜に、 前記第 1の不純物導入工程で導入した不純物とは 反対の導電型の不純物を導入することにより、 前記第 1導電型と前記第 2導電型 とがキャンセルされた第 1層と、 前記第 1導電型又は第 2導電型のいずれかが支 配的な第 2層との積層構造からなるチャネル領域を、前記第 1層が前記ゲート電 極と対向するように形成する第 2の不純物導入工程と、
前記半導体薄膜の一部をマスク材で覆い、 前記第 2層において支配的な導電型 とは反対の導電型の不純物を前記半導体薄膜に導入することにより、 導入した不 純物の導電型が支配的なソース領域及びドレイン領域を形成する第 3.の不純物導 入工程とを備える半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0869967A (ja) * 1994-08-26 1996-03-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
US7216310B2 (en) * 2004-01-07 2007-05-08 Texas Instruments Incorporated Design method and system for optimum performance in integrated circuits that use power management
TWI229387B (en) * 2004-03-11 2005-03-11 Au Optronics Corp Laser annealing apparatus and laser annealing process
JP4031000B2 (ja) * 2005-01-13 2008-01-09 エルピーダメモリ株式会社 半導体装置の製造方法
TW200627643A (en) * 2005-01-19 2006-08-01 Quanta Display Inc A method for manufacturing a thin film transistor
JP2008027976A (ja) * 2006-07-18 2008-02-07 Mitsubishi Electric Corp 薄膜トランジスタアレイ基板、その製造方法、及び表示装置
JP2012503327A (ja) * 2008-09-19 2012-02-02 アギア システムズ インコーポレーテッド 集積回路の抵抗値チューニングのために電磁放射によって誘発されるシリコンの同素体又は形態の変化
JP2015023080A (ja) * 2013-07-17 2015-02-02 ソニー株式会社 放射線撮像装置および放射線撮像表示システム
US9520421B1 (en) * 2015-06-29 2016-12-13 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method for manufacturing LTPS TFT substrate and LTPS TFT substrate
JP6870286B2 (ja) * 2016-11-15 2021-05-12 富士電機株式会社 炭化珪素半導体装置の製造方法
US12114540B2 (en) * 2018-08-24 2024-10-08 Sharp Kabushiki Kaisha Method for manufacturing display device, and display device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6148977A (ja) * 1984-08-16 1986-03-10 Seiko Epson Corp 薄膜トランジスタ
JPH05235356A (ja) * 1992-02-25 1993-09-10 Semiconductor Energy Lab Co Ltd 薄膜状絶縁ゲイト型半導体装置およびその作製方法
EP0566838A2 (en) * 1992-02-21 1993-10-27 Matsushita Electric Industrial Co., Ltd. Manufacturing method of thin film transistor
JPH09205207A (ja) * 1996-01-26 1997-08-05 Sony Corp 半導体装置およびその製造方法
JPH1154755A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 半導体素子の製造方法および薄膜トランジスタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409542B2 (ja) * 1995-11-21 2003-05-26 ソニー株式会社 半導体装置の製造方法
KR100473901B1 (ko) * 1995-12-15 2005-08-29 코닌클리케 필립스 일렉트로닉스 엔.브이. SiGe층을포함하는반도체전계효과디바이스
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4389359B2 (ja) * 2000-06-23 2009-12-24 日本電気株式会社 薄膜トランジスタ及びその製造方法
JP3522216B2 (ja) * 2000-12-19 2004-04-26 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに液晶表示装置
US6593624B2 (en) * 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6148977A (ja) * 1984-08-16 1986-03-10 Seiko Epson Corp 薄膜トランジスタ
EP0566838A2 (en) * 1992-02-21 1993-10-27 Matsushita Electric Industrial Co., Ltd. Manufacturing method of thin film transistor
JPH05235356A (ja) * 1992-02-25 1993-09-10 Semiconductor Energy Lab Co Ltd 薄膜状絶縁ゲイト型半導体装置およびその作製方法
JPH09205207A (ja) * 1996-01-26 1997-08-05 Sony Corp 半導体装置およびその製造方法
JPH1154755A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 半導体素子の製造方法および薄膜トランジスタ

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