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WO2006008359A1 - Decodeur numerique pour systeme de transmission numerique sans fil utilisant un code spatio-temporel lineaire - Google Patents

Decodeur numerique pour systeme de transmission numerique sans fil utilisant un code spatio-temporel lineaire Download PDF

Info

Publication number
WO2006008359A1
WO2006008359A1 PCT/FR2005/001423 FR2005001423W WO2006008359A1 WO 2006008359 A1 WO2006008359 A1 WO 2006008359A1 FR 2005001423 W FR2005001423 W FR 2005001423W WO 2006008359 A1 WO2006008359 A1 WO 2006008359A1
Authority
WO
WIPO (PCT)
Prior art keywords
decoder
metrics
digital
binary
spatio
Prior art date
Application number
PCT/FR2005/001423
Other languages
English (en)
Inventor
Etienne Aubourg
Original Assignee
Comsis
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Comsis filed Critical Comsis
Priority to US11/630,627 priority Critical patent/US7796701B2/en
Publication of WO2006008359A1 publication Critical patent/WO2006008359A1/fr

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Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/02—Arrangements for detecting or preventing errors in the information received by diversity reception
    • H04L1/06—Arrangements for detecting or preventing errors in the information received by diversity reception using space diversity
    • H04L1/0618—Space-time coding
    • H04L1/0631—Receiver arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35

Definitions

  • the present invention relates to a digital decoder of a multi-antenna wireless digital transmission chain on transmission and reception.
  • the digital decoder is for determining transmitted symbols in linear spatio-temporal coded transmission signals on a convolutional binary coding basis.
  • the invention finds a particularly interesting application in the field of radio transmission or broadcasting of digital data, especially in the case of transmission with mobiles or more generally, in the case of local wireless networks or not. More specifically, the invention is advantageously applied in the context of the IEEE 802.11a standard and
  • IEEE 802.11g when on transmission, the signal has undergone linear spatio-temporal coding on a binary coding basis.
  • the standard only specifies a binary coding.
  • MIMO Multiple-Input Multiple-Output
  • This spatio-temporal coding makes it possible to transmit successive symbols via the plurality of antennas on transmission.
  • detectors implementing receiving algorithms, such as in particular linear receivers based on the zero forcing criterion or the minimization of the mean square error.
  • the present invention relates rather to the maximum likelihood algorithms. which allow better performance in terms of error rate.
  • standard receivers based on a -? Such an algorithm have a great complexity of design.
  • the present invention therefore aims a new high-performance digital decoder, particularly fast and compact, for which the design is simplified.
  • a digital decoder of a multi-antenna wireless digital transmission channel on transmission and reception is capable of determining transmitted symbols in linear spatio-temporal coded transmission signals on a convolutive binary coding basis. It is fed by: a signal vector Z of received symbols, a matrix C resulting from the product between a matrix H of the transmission channel and a matrix N of spatio-temporal coding on transmission.
  • this digital decoder comprises in combination: an exhaustive spatio-temporal decoder for calculating the metric between each possible codeword and the signal vector Z of received symbols, and a binary decoder for determining, using said metrics as probabilities of transitions between states of the binary decoder, the most likely path traveled during the convolutional coding, and to deduce the emitted symbols.
  • a decoder is said to be “exhaustive” when it processes all the possible codewords.
  • a space-time decoder is combined with a binary decoder, the binary decoder being adapted according to the number and coding of the metrics calculated within the space-time decoder.
  • a binary coder performs a linear spatio-temporal coding adapted to the digital decision-maker according to the present invention.
  • the convolutional binary coding has 64 states.
  • the spatio-temporal decoder comprises means for calculating the set of metrics in successive groups, the metrics of each group being calculated in parallel then sent in parallel to the binary decoder at each cycle. clock.
  • the spatio-temporal decoder thus presents a pipeline architecture. This architecture ensures optimal performance at all times and real-time operation without buffering. For example, when each possible includes eight-bit code word (bobib 2 b 3 b 4 b 5 b 5 b 7), possible metric 256 are determined by calculating sixteen groups of sixteen metrics, each defined as follows
  • the spatio-temporal decoder comprises: four identical modules named "Diff-compo" to calculate in parallel and sequentially four values D j defined by:
  • MX (State) ⁇ I Dj (State) + C j3 ((-1) * ° + i (-i) ⁇ i ) + C j4 ((-1) X * + i (-i) ⁇ 3 )
  • the spatio-temporal decoder further comprises a controller for managing the synchronization between the spatio-temporal decoder and the binary decoder, and for generating the signal State. To do this, the controller uses a clock signal.
  • the binary decoder is implemented according to a Viterbi algorithm with soft input and hard output. An assembly is thus made between an exhaustive space-time decoder and a suitable Viterbi decoder.
  • this binary decoder may comprise a metrics management module for continuously receiving all the metrics from the space-time decoder, storing these metrics, and extracting preliminary decisions from them.
  • the binary decoder further comprises a decision management module for receiving said preliminary decisions, storing these preliminary decisions, and deriving final decisions of decoding.
  • the Viterbi decoder While in the usual way, the Viterbi decoder is used to make decisions on all the symbols received, here in the digital decoder according to the invention, the spatio-temporal decoder does a part of the work by determining the possible metrics to from which the Viterbi decoder will make these decisions, which limits the calculations, thus improving the processing speed.
  • the digital decoder according to the invention can be implemented on a programmable integrated circuit of FPGA type, the calculations being executed synchronously by means of registers.
  • the different modules of the digital decoder are therefore integrated into a matrix architecture.
  • FIG. 1 is a general schematic view of a digital wireless transmission chain according to the invention
  • FIG. 2 is a general schematic view of a digital decoder according to the invention
  • FIG. 3 is a schematic view of a space-time decoder integrated within the digital decoder according to the invention
  • FIG. 4 is another simplified schematic view of the spatio-temporal decoder showing a diagram of the timings of the calculations
  • FIG. 5 is an internal schematic view of the "Diff_compo" module of FIG. 3;
  • Figure 6 is an internal schematic view of the "Bitslice” module of Figure 3;
  • FIGS. 7 and 8 are schematic internal views of the calculation blocks of the real and imaginary parts respectively of a compound A in the "Bitslice”module;
  • FIG. 9 is a schematic view of the general architecture of the binary decoder integrated in the digital decoder according to the invention;
  • FIG. 10 is an internal schematic view of the metrics management module within the binary decoder;
  • FIG. 11 is an internal schematic view of a state module Ei of the metrics management module;
  • FIG. 12 is an internal schematic view of the decision management module within the binary decoder.
  • the transmission chain is based on the IEEE 802.11a standard with two transmit antennas and two receive antennas.
  • the convolutional code used is that defined by the standard.
  • the signal to be transmitted supplies, in serial binary form, a binary coder 2 contained in a transmitter 1.
  • This signal is then coded by the space-time coder 3, then modulated by the modulators 4, 5 before being transmitted by both Transmitting antennas 6 and 7.
  • the modulation may be of the OFDM (Orthogonal Frequency Division Multiplex) type.
  • the two antennas 8 and 9 transmit the signals picked up to two OFDM demodulators 11 and 12 respectively.
  • the digital decoder 13 retrieves all the signals coming from the demodulators 11 and 12, processes them so as to recover the original serial binary signal.
  • the structure of the spatio ⁇ temporal coding is of the following form:
  • N a 4x4 matrix derived from the spatio-temporal code.
  • the received symbols Z j are of the form:
  • FIG. 2 shows the general diagram of the digital decoder which receives, as input, the complex coefficients of the matrix C taking account of the deformations of the transmission channel, as well as the received symbols Z.
  • the digital decoder provides a bit stream in FIG. series of decoded data. It comprises two sequentially organized processing modules:
  • the Spatio-temporal decoder (ST) 14 which is responsible for calculating metrics 16 between the 256 possible code words and the received symbols
  • the binary decoder 15 which deduces from the calculated metrics the most likely path traveled during the convolutional coding.
  • the decoder ST 14 calculates the 256 metrics in groups of sixteen. Each group of sixteen metrics is sent to the binary decoding block 15. The output of the binary decoder is a stream of decoded bits in series.
  • the principle of the space-time decoder 14 is as shown in Figures 3 and 4. More specifically, it is as follows: it is calculated for each of combinations of eight bits (b 3 b 2 bobib 4 b 5 b 6 b 7 ) the metric defined by the following equation:
  • the four values D j are calculated by four identical modules 17, named “diff_compo”. Then, the pipeline is constituted by sixteen modules 18 named “Bitslice” to calculate sixteen metrics in parallel synchronously. Each Bitslice module 18 receives the four values Dj as well as the four values C j3 and the four values C j4 . X is used to index each Bitslice module 18.
  • the calculation of the metric M x is as follows:
  • a module “Diff_compo” is shown in more detail in FIG. 5.
  • the calculations are performed synchronously by means of the control signals CE (for "Clock Enable"), in this case CEi and CE 2 , transmitted by the controller 19 to registers 24 and 25 arranged upstream and downstream modules performing the function of addition.
  • the "Diff_compo” module generates a real part and an imaginary part of Dj.
  • the pipeline consists of sixteen “Bitslice” modules 18 designed to sequentially perform sixteen metric calculations. Each module “Bitslice” is instantiated sixteen times for a total of 256 metrics, and receives an index "X". This index defines the internal calculations of each module which receives as input the coefficients C j3 and Cj 4 as well as the functions D j (State) provided by the modules "Diff_Compo" 17.
  • FIG. 6 shows a "Bitslice” module comprising in fact four sub-modules “Bitslice_0", “Bitslice_l”, “Bitslice_2”, and “Bitslice_3" fed by D j , C- 3 and C 34 , j ranging from 1 to 4.
  • Each sub-module generates a real part I 31 and an imaginary part I 3 2 as a function of the index X which is supplied to it as follows:
  • I 1 ⁇ R (C) 3 ((i + -if (-if) + C, 4 ((-if + i (-ifJ + D 1 (SW.)) 1
  • I 12 s (c, 3 ((-if + i (-if) + cX- ⁇ + i (-if) + D, (State)) f
  • these calculations involve the module 19 of computation of a compound A of the coefficients C 33 and C-, 4 as a function of the parameter X, the adder 20, the absolute value module 21 and the squared position 22.
  • FIGS. 7 and 8 respectively show the calculation of the real and imaginary part of the compound A defined as follows:
  • ⁇ ,) (- if 5R (C, 3 ) + (- if 1 3 (c, 3 ) + (- if * ⁇ ⁇ cj4 ) + (- i) x> z ( cj4 )
  • the eight values I 3 i and I 32 thus calculated are then introduced into block 23 which consists of a series of seven synchronous sums between two coefficients distributed pyramidally over three stages of pipeline.
  • the crossing time of this block is three clock cycles.
  • FIG. 4 illustrates the diagram of the calculation timings within the space-time decoder 14.
  • Each block 17, 19-23 represents a function performed. The length of each block indicates the duration of crossing thereof.
  • Each vertical dotted arrow (CE_Calci, CE_Calc 2 , CE_Add, CE_Abs, CE_Square, CE_Square_2, CE_sum, CE_sum_2, CE_sum_3) represents a clock cycle.
  • the overall crossing time of the ST decoding block is 9 clock cycles.
  • the 256 metrics calculated by the space-time decoder 14 are then sent sequentially in sixteen packets of sixteen to the binary decoder 15. The latter implements an input Viterbi algorithm. flexible and hard exit.
  • the corresponding binary coder is the one specified by the IEEE 802.11a standard. Only the yield H is used.
  • the convolutive encoder defined by the IEEE 802.11a standard uses six-bit state coding.
  • the binary decoder thus also includes 64 states.
  • the transition bits are considered in groups of four (corresponding to eight coded bits and therefore to 256 different codewords).
  • the transition bits are bits supplied to the convolutional encoder in order to switch from one state of the trellis to another. They are grouped in groups of four according to the invention.
  • each of the sixteen states sixteen transitions possible.
  • Each of these states selects at each decision cycle the most likely transition.
  • the decisions taken by all the states are stored and the path minimizing the metrics is reassembled.
  • the transitions borrowed during this ascent constitute the decoded message.
  • the binary decoder 15 performs two complementary functions according to the invention:
  • Management of the metrics it is a question of continuously recovering the flow of 16 * 16 metrics coming from the decoder ST 14, to memorize them and to extract some decisions;
  • Management of decisions it is a question of receiving the decisions taken previously, to memorize them and to deduce the most probable way; this module also makes the final decisions of decoding and outputs a serial bit stream of decoded bits.
  • the metrics management module 26 receives the 256 metrics per group of sixteen, and generates 64 preliminary decisions to the decision management module 27 which in turn generates a serial bit stream of decoded bits.
  • FIG. 10 we see the internal architecture of the module 26.
  • Each of the 64 state modules E0,..., E63 receives sixteen metrics as predefined in the so-called “mapping" module.
  • the Viterbi algorithm will easily constitute a "mapping" or wiring for directing metric geese arriving from the spatio-temporal decoder to the corresponding Ei state modules.
  • each metric is directed to a given state module Ei according to the value of the variable "State". These metrics are used as transition probabilities and are referred to as branch metrics.
  • Each EO status module, ..., E63 operates in a period of sixteen clock cycles. During each period, in accordance with FIG. 11, it performs the following two operations simultaneously:
  • each EO status module, ..., E63 uses the values supplied in series on the input "Cumulative node metrics". These values represent the node metrics 33 from the state modules E0 to E63 in the previous period. They are stored and then distributed in a predefined manner within the so-called “metric mapping” module 29, see FIG. 10. The skilled person will readily understand that this second "mapping" 29 is deduced from the "mapping" 28 according to the Viterbi algorithm. The numbering of the cycles within a period is performed using the "State" variable at the input of each state module EO, ..., E63.
  • a controller 31 in FIG. 11 manages the synchronization of operations and provides at the end of each decision cycle a cumulated metric called preliminary metric.
  • the decision management module 27 of FIG. 9 is illustrated in greater detail in FIG. 12. This module receives, at each decision cycle, 64 preliminary metrics which constitute transition indices. These decision vectors are stored in memory 34.
  • the two "Trace_Back" blocks 35 and 36 are responsible for traversing the memory 34 in the opposite direction to that of writing in order to trace the most probable paths.
  • the information collected by the blocks 35 and 36 is transmitted to a block 37 called "Decoding Inverted” which is responsible for delivering the selected decisions in chronological order and to pass in series the decoded bits to the exit.
  • a controller 38 manages the memory 34 and the output module 37.

Landscapes

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  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)

Abstract

L'invention concerne un décodeur numérique d'une chaîne de transmission numérique sans fil multi-antennaires à l'émission et à la réception, pour déterminer des symboles émis dans des signaux d'émission à codage spatio-temporel linéaire sur une base de codage binaire convolutif. Ce décodeur numérique est alimenté par un vecteur signal Z de symboles reçus, et une matrice C résultant du produit entre une matrice H du canal de transmission et une matrice M de codage spatio-­temporel à l'émission. Ce décodeur comprend en combinaison - un décodeur spatio-temporel exhaustif pour calculer la métrique entre chaque mot de code possible et le vecteur signal Z de symboles reçus, et - un décodeur binaire pour déterminer, en utilisant lesdites métriques comme des probabilités de transitions entre des états du décodeur binaire, le chemin le plus probable parcouru lors du codage convolutif, et d'en déduire les symboles émis.

Description

"Décodeur numérique pour système de transmission numérique sans fil utilisant un code spatio-temporel linéaire."
La présente invention se rapporte à un décodeur numérique d'une chaîne de transmission numérique sans fil multi-antennaires à l'émission et à la réception. Ce décodeur numérique est destiné à déterminer des symboles émis dans des signaux d'émission à codage spatio-temporel linéaire sur une base de codage binaire convolutif. L'invention trouve une application particulièrement intéressante dans le domaine de la transmission ou de la diffusion radio de données numériques, notamment dans le cas de transmission avec les mobiles ou bien de façon plus générale, dans le cas de réseaux sans fil locaux ou non. D'une manière plus précise, l'invention s'applique avantageusement dans le cadre de la norme IEEE 802.11a et
IEEE 802.11g lorsque à l'émission, le signal a subit un codage spatio-temporel linéaire sur une base de codage binaire. Pour rappel, la norme précise uniquement un codage binaire.
D'une manière générale, les systèmes combinant la multiplicité d'antennes à l'émission et à la réception, ou systèmes MIMO (Multiple-Input Multiple-output) , permettent d'augmenter la capacité et la fiabilité des chaînes de transmissions notamment par utilisation de codage spatio¬ temporel. Ce codage spatio-temporel permet de transmettre des symboles successifs via la pluralité d'antennes à l'émission. A la réception, il existe de nombreux détecteurs mettant en œuvre des algorithmes de réception, tels que notamment des récepteurs linéaires basés sur le critère de forçage à zéro ou la minimisation de l'erreur quadratique moyenne. La présente invention concerne plutôt les algorithmes basés sur le maximum de vraisemblance . qui autorisent des meilleures performances en terme de taux d'erreur. Cependant, les récepteurs standards basés sur un — ? — tel algorithme présentent une grande complexité de conception.
La présente invention a donc pour but un nouveau décodeur numérique très performant, en particulier rapide et compact, pour lequel la conception est simplifiée. On atteint au moins l'un des buts précités avec un décodeur numérique d'une chaîne de transmission numérique sans fil multi-antennaires à l'émission et à la réception. Ce décodeur numérique est apte à déterminer des symboles émis dans des signaux d'émission à codage spatio-temporel linéaire sur une base de codage binaire convolutif. Il est alimenté par : un vecteur signal Z de symboles reçus, une matrice C résultant du produit entre une matrice H du canal de transmission et une matrice N de codage spatio-temporel à l'émission.
Selon l'invention, ce décodeur numérique comprend en combinaison : un décodeur spatio-temporel exhaustif pour calculer la métrique entre chaque mot de code possible et le vecteur signal Z de symboles reçus, et un décodeur binaire pour déterminer, en utilisant lesdites métriques comme des probabilités de transitions entre des états du décodeur binaire, le chemin le plus probable parcouru lors du codage convolutif, et d'en déduire les symboles émis.
Un décodeur est dit "exhaustif" losqu' il traite tous les mots de codes possibles.
Avec le système selon l'invention, on combine un décodeur espace-temps avec un décodeur binaire, le décodeur binaire étant adapté en fonction du nombre et du codage des métriques calculées au sein du décodeur espace-temps.
Bien entendu, à l'émission, un codeur binaire réalise un codage spatio-temporel linéaire adapté au décideur numérique selon la présente invention. De préférence, le codage binaire convolutif comporte 64 états . Selon une caractéristique avantageuse de l'invention, le décodeur spatio-temporel comprend des moyens pour calculer l'ensemble des métriques par groupes successifs, les métriques de chaque groupe étant calculées en parallèle puis envoyées en parallèle vers le décodeur binaire à chaque cycle d'horloge. Le décodeur spatio-temporel présente ainsi une architecture en pipeline. Cette architecture permet de garantir des performances optimales à chaque instant et un fonctionnement en temps réel sans mise en mémoire tampon. A titre d'exemple, lorsque chaque mot de code possible comprend huit bits (bobib2b3b4b5b5b7) , les 256 métriques possibles sont déterminées en calculant seize groupes de seize métriques, chacune selon la définition suivante
(Définition d'une distance euclidiene) :
métrique
Figure imgf000005_0001
∑ Zj-∑l(-ï)bu-2+K-ιγu-]cJk
7=1 4=1
Avantageusement, pour calculer les métriques, le décodeur spatio-temporel comprend : quatre modules identiques nommés "Diff-compo" pour calculer en parallèle et de façon séquentielle quatre valeurs Dj définies par :
DjiState)=Cj1Il-If*+i(-lp)+C.2((-lf^+1(-Ip)-Z,,;<={1,2,3,4}, avec State≈(bobχb2b3) ; seize modules nommés "Bitslice" pour calculer en parallèle et de façon séquentielle seize métriques, chaque métrique étant alors définie par :
4 _ _ 2
M X (State) = ∑ I Dj (State)+Cj3 ((-1)*° +i(-i)χi )+Cj4 ((-1)X* +i(-i)χ3 )
J= avec
X étant égal à (b4bsb6b7) . Par ailleurs X indexe chaque module "Bitslice". Le fait d'effectuer les calculs en pipeline par groupes de 16x16 notamment, permet un meilleur compromis taille/puissance. De préférence, le décodeur spatio-temporel comprend en outre un contrôleur pour gérer la synchronisation entre le décodeur spatio-temporel et le décodeur binaire, et pour générer le signal State. Pour ce faire, le contrôleur utilise un signal d'horloge.
Selon un mode de réalisation préféré de l'invention, le décodeur binaire est implémenté selon un algorithme de Viterbi à entrée souple et sortie dure. On réalise ainsi un assemblage entre un décodeur espace-temps exhaustif et un décodeur de Viterbi adapté. Selon l'invention, ce décodeur binaire peut comprendre un module de gestion des métriques pour recevoir en continue l'ensemble des métriques issues du décodeur spatio-temporel, mémoriser ces métriques, et en extraire des décisions préliminaires. Par ailleurs, le décodeur binaire comprend en outre un module de gestion des décisions pour recevoir lesdites décisions préliminaires, mémoriser ces décisions préliminaires, et en déduire des décisions finales de décodage. Alors que de façon habituelle, le décodeur de Viterbi est utilisé pour prendre des décisions sur l'ensemble des symboles reçus, ici dans le décodeur numérique selon l'invention, le décodeur spatio-temporel fait une partie du travail en déterminant les métriques possibles à partir desquelles le décodeur de Viterbi va prendre ces décisions, ce qui limite les calculs, donc améliore la vitesse de traitement.
Avantageusement, le décodeur numérique selon l'invention peut être implémenté sur un circuit intégré programmable de type FPGA, les calculs étant exécutés de façon synchrone au moyen de registres. Les différents modules du décodeur numérique sont donc intégrés dans une architecture matricielle.
Le décodeur numérique selon l'invention est de préférence adapté pour une chaîne de transmission comprenant deux antennes à l'émission et deux antennes à la réception et pour une vitesse de transmission de 24Mbits par seconde. o D'autres particularités et avantages de l'invention apparaîtront encore dans la description ci-après. Aux dessins annexés donnés à titre d'exemples non limitatifs: la figure 1 est une vue schématique générale d'une chaîne de transmission numérique sans fil selon 1' invention; la figure 2 est une vue schématique générale d'un décodeur numérique selon l'invention, la figure 3 est une vue schématique d'un décodeur spatio-temporel intégré au sein du décodeur numérique selon 1' invention; la figure 4 est une autre vue schématique simplifiée du décodeur spatio-temporel faisant apparaître un diagramme des timings des calculs; - la figure 5 est une vue schématique interne du module "Diff_compo" de la figure 3; la figure 6 est une vue schématique interne du module "Bitslice" de la figure 3; les figures 7 et 8 sont des vues schématiques internes des blocs de calcul des parties réelle et imaginaire respectivement d'une composée A dans le module "Bitslice"; la figure 9 est une vue schématique de l'architecture générale du décodeur binaire intégré dans le décodeur numérique selon l'invention; la figure 10 est une vue schématique interne du module de gestion des métriques au sein du décodeur binaire; la figure 11 est une vue schématique interne d'un module d'état Ei du module de gestion des métriques; et - la figure 12 est une vue schématique interne du module de gestion des décisions au sein du décodeur binaire.
On va maintenant décrire un décodeur numérique d'une chaîne de transmission numérique sans fil utilisant un code spatio-temporel linéaire 2x2 sur une base de codage binaire QPSK ("Quaternary Phase Shift Keying" en langue anglaise, pour modulation à déplacement de phase à 4 états) . Ce codage est défini comme une fonction F de deux bits F(bO, bl) =
(-l)b0+ i. (-l)bl,
Toutefois, d'autres formes de codage telles que 16QAM ou 64QAM peuvent être utilisées.
La chaîne de transmission est basée sur la norme IEEE 802.11a avec deux antennes à l'émission et deux antennes à la réception. Le code convolutif utilisé est celui défini par la norme. Sur la figure 1, on voit une telle chaîne de transmission selon l'invention. Le signal à transmettre alimente, sous forme binaire série, un codeur binaire 2 contenu dans un émetteur 1. Ce signal est ensuite codé par le codeur spatio-temporel 3, puis modulé par les modulateurs 4, 5 avant d'être transmis par les deux antennes d'émission 6 et 7. La modulation peut être du type OFDM ("Orthogonal Frequency Division Multiplex" en langue anglaise) . A la réception, les deux antennes 8 et 9 transmettent les signaux captés vers deux démodulateurs OFDM respectivement 11 et 12. Le décodeur numérique 13 selon l'invention récupère l'ensemble des signaux provenant des démodulateurs 11 et 12, les traite de façon à retrouver le signal binaire série d'origine.
D'une façon générale, la structure du codage spatio¬ temporel est de la forme suivante :
Temps1 Temps2
Antenne 1 Y1(S11S21S31S4) Y2(S11S21S31S4) Antenne 2 Ya(Si1S21S31S4) Y4(S11S21S31S4^
Avec les Yj fonctions linéaires complexes des (Si, S2, S3, S4) , symboles QPSK.
"SiHbobi
S2 = |b2b3
Figure imgf000008_0001
S4 = |b6b7
On écrit alors les symboles Yj envoyés sous la forme d'un vecteur colonne : - 1 ~
Figure imgf000009_0002
Avec N une matrice 4x4 dérivée du code spatio-temporel. Les symboles reçus Zj sont de la forme :
Figure imgf000009_0001
Figure imgf000009_0003
Avec H la matrice 4x4 de canal et w le bruit. Soit C la matrice 4χ4 telle que C=HN. Les matrices Z et C sont les données d'entrée du décodeur numérique 13. On cherche à retrouver les symboles S1, S2, S3 et S4, soit huit bits
(b0bib2b3b4b5b6b7) à déterminer, donc 256 (28) mots de code possibles.
Sur la figure 2 on voit le schéma général du décodeur numérique qui reçoit en entrée les coefficients complexes de la matrice C tenant compte des déformations du canal de transmission, ainsi que les symboles reçus Z. En sortie, le décodeur numérique fournit un flux binaire en série des données décodées. Il comporte deux modules de traitement organisés séquentiellement :
- le décodeur Spatio-temporel (ST) 14 qui se charge de calculer des métriques 16 entre les 256 mots de code possibles et les symboles reçus,
— le décodeur binaire 15 qui déduit à partir des métriques calculées le chemin le plus probable parcouru lors du codage convolutif.
A partir du symbole reçu et des coefficients C, le décodeur ST 14 calcule les 256 métriques par groupe de seize. Chaque groupe de seize métriques est envoyé au bloc de décodage binaire 15. La sortie du décodeur binaire est un flux de bits décodés en série. Le principe du décodeur spatio-temporel 14 est tel qu'illustré sur les figures 3 et 4. Plus précisément, il se présente de la manière suivante : il s'agit de calculer pour chacune des combinaisons des huit bits (bobib2b3b4b5b6b7) la métrique définie par l'équation suivante :
Figure imgf000010_0001
Ces 256 métriques sont calculées en pipeline seize états de seize calculs parallèles, c'est à dire qu'à chaque cycle d'horloge, on calcule simultanément seize métriques.
Pour ce faire, on définit alors une variable "State" =
(Si, S2) = (bobib2b3) comme étant l'état du pipeline et une variable "X" = (b4bsb6b7) comme étant l'indice du calcul parallèle. Cette définition de variables permet une ségrégation entre les éléments utilisant les coefficients Cj3, Cj4 et dépendants de X (S3 et S4) , et les autres éléments utilisant Cj1, Cj2 avec State (Si et S2) . Ainsi, dans le calcul des métriques, les membres faisant intervenir des éléments Cji, Cj2 et qui sont indépendant de S3 et S4, sont calculés hors du pipeline et s'expriment sous la forme :
D1(St3Ie)=C,((-if^+i(-i)^)+Cj2((-i)^+i(-Ip1J-Z1Je{1,2,3,4}
Les quatre valeurs Dj sont calculées par quatre modules 17 identiques, nommés "Diff_compo" . Ensuite, le pipeline est constitué par seize modules 18 nommés "Bitslice" pour calculer seize métriques en parallèle de façon synchrone. Chaque module Bitslice 18 reçoit les quatre valeurs Dj ainsi que les quatre valeurs Cj3 et les quatre valeurs Cj4. X permet d'indexer chaque module Bitslice 18. Le calcul de la métrique Mx est le suivant :
Λ
M, (State) = ∑ Dj(State)+Cj3((-i)χo+i(-ifi)+Cj4((-i)χ2+i(-i)χ3 l'
Ce calcul est effectué en cinq étapes successives, comme on peut le voir notamment sur la figure 4 avec les blocs 19 à 23 :
- calcul 19 de la composée A des Cj3 et Cj4, en fonction de X,
- somme 20 de Oj et des résultats précédents,
- calcul 21 de la valeur absolue de cette somme,
- élévation 22 au carré de la valeur absolue précédente, et - série 23 de sommes pour déterminer la métrique.
Ce découpage de calcul selon les valeurs "X" et "State" permet un gain de place lors de implémentation matérielle.
Sur la figure 3, on distingue également un contrôleur
19 destiné à gérer la synchronisation avec le décodeur binaire 15 et à transmettre le signal "State" vers les quatre modules identiques "Diff_compo" 17 utilisant des données d'entrée différentes. Un module "Diff_compo" est représenté plus en détail sur la figure 5. Les calculs sont effectués de façon synchrone au moyen des signaux de commande CE (pour "Clock Enable"), en l'occurrence CEi et CE2, transmis par le contrôleur 19 vers des registres 24 et 25 disposés en amont et en aval des modules réalisant la fonction d'addition. En fonction de la variable d'entrée "State", le module "Diff_compo" génère une partie réelle et une partie imaginaire de Dj .
Le pipeline est composé de seize modules "Bitslice" 18 prévus pour effectuer séquentiellement seize calculs de métriques. Chaque module "Bitslice" est donc instancié seize fois pour un total de 256 métriques, et reçoit un indice "X" . Cet indice paramètre les calculs internes de chaque module qui reçoit en entrée les coefficients Cj3 et Cj4 ainsi que les fonctions Dj (State) fournies par les modules "Diff_Compo" 17.
Sur la figure 6 est représenté un module "Bitslice" comprenant en fait quatre sous-modules "Bitslice_0", "Bitslice_l", "Bitslice_2", et "Bitslice_3" alimentés par Dj, C-3 et C34, j allant de 1 à 4. Chaque sous-module génère une partie réelle I31 et une partie imaginaire I32 en fonction de l'indice X qui lui est fourni de la manière suivante :
I1,=<R(C)3((-if+i(-if)+C,4((-if+i(-ifJ+D1(SW.))1
I12=s(c,3((-if+i(-if)+cX-ψ+i(-if)+D,(State))f Conformément à la figure 4, ces calculs font intervenir le module 19 de calcul d'une composée A des coefficients C33 et C-,4 en fonction du paramètre X, l'additionneur 20, le module de valeur absolue 21 et l'élévation au carré 22. Les figures 7 et 8 montrent respectivement le calcul de la partie réelle et imaginaire de la composée A définie de la manière suivante :
ψ, ) = (- if 5R(C,3 )+ (- if13(c,3 )+ (- if* κ{cj4 )+ (- i)x> z(cj4 )
φJ=(-lfsR(cy3)+(-lF3(c,3)+(-l)^^4)+(-1^3(cy4)
Les huit valeurs I3i et I32 ainsi calculées sont ensuite introduites dans le bloc 23 qui consiste en une série de sept sommes synchrones entre deux coefficients réparties de façon pyramidale sur trois étages de pipeline. Le temps de traversée de ce bloc est de trois cycles d'horloge.
La figure 4 illustre le diagramme des timings de calcul au sein du décodeur spatio-temporel 14. Chaque bloc 17, 19- 23, représente une fonction effectuée. La longueur de chaque bloc indique la durée de traversée de celui-ci. Chaque flèche pointillée verticale (CE_Calci, CE_Calc2, CE_Add, CE_Abs, CE_Square, CE_Square_2, CE_sum, CE_sum_2, CE_sum_3) représente un cycle d'horloge. Le temps de traversée global du bloc de décodage ST est de 9 cycles d'horloge. Les 256 métriques calculées par le décodeur spatio¬ temporel 14 sont ensuite envoyées de façon séquentielle en seize paquets de seize vers le décodeur binaire 15. Ce dernier met en œuvre un algorithme de Viterbi a entrée souple et sortie dure. Le codeur binaire correspondant est celui spécifié par la norme IEEE 802.11a. Seul le rendement H est utilisé.
D'une façon générale, l'encodeur convolutif défini par la norme IEEE 802.11a utilise un codage d'état à six bits.
Il existe donc 64 états possibles pour le codage. Le décodeur binaire comporte donc également 64 états. Pour le décodage, on prend en considération les bits de transition par groupe de quatre (correspondant à huit bits codés et donc à 256 mots de code différents) . Les bits de transition sont des bits fournis au codeur convolutif afin de passer d'un état du treillis à un autre. Ils sont regroupés par groupes de quatre selon l'invention.
Il existe donc pour chacun des 64 états seize transitions possibles. Chacun de ces états sélectionne à chaque cycle de décision la transition la plus probable. Les décisions prises par l'ensemble des états sont mémorisées et le chemin minimisant les métriques est remonté. Les transitions empruntées lors de cette remontée constituent le message décodé.
Par conséquent, le décodeur binaire 15 réalise deux fonctions complémentaires selon l'invention :
Gestion des métriques : il s'agit de récupérer en continu le flot de 16*16 métriques issues du décodeur ST 14, de les mémoriser et d'en extraire des décisions;
Gestion des décisions : il s'agit de réceptionner les décisions prises précédemment, les mémoriser et d'en déduire le chemin le plus probable; ce module prend également les décisions finales de décodage et fourni en sortie un flux binaire série de bits décodés.
Sur la figure 9, on voit que le module 26 de gestion des métriques reçoit les 256 métriques par groupe de seize, et génère 64 décisions préliminaires vers le module 27 de gestion des décisions qui génère à son tour un flux binaire série de bits décodés. Sur la figure 10, on voit l'architecture interne du module 26. Chacun des 64 modules d'états EO,..., E63, reçoit seize métriques telles que prédéfinies dans le module 28 dit de "mapping" . L'homme du métier connaissant l'algorithme de Viterbi saura aisément constituer un "mapping" ou câblage permettant de diriger oies métriques arrivant du décodeur spatio-temporel vers les modules d'états Ei correpondants. En fait, chaque métrique est dirigée vers un module d'état Ei donné en fonction de la valeur de la variable "State". Ces métriques sont utilisées comme probabilité de transition et sont dénommées métriques de branche.
Chaque module d'état EO,..., E63 fonctionne par période de seize cycles d'horloge. Lors de chaque période, conformément à la figure 11, il effectue simultanément les deux opérations suivantes :
Stockage, dans une mémoire RAM 30, des seize métriques de branche, une par cycle d'horloge, qui lui sont fournies en entrée; chargement, une à une dans un ordre défini par le numéro de l'état que chaque module d'état Ei représente, des métriques de branche stockées lors de la période précédente; chacune de ces métriques étant additionnée à une métrique de nœud fournie en entrée (entrée « Métriques de nœud cumulées » sur la figure 11) . A la fin de la période, et pendant l'intégralité de la période suivante, le module en question fournit en sortie la valeur et l'indice (numéro du cycle de 0 à 15) correspondant à la plus petite des sommes calculées lors de la période passée. En fait, pour l'ordre de changement, pour chaque état, on code son indice (de 0 à 63) en binaire. Des équations selon l'algorithme de Viterbi donnent à partir du code binaire généré l'ordre dans lequel les métriques doivent être lues. Cet ordre tient compte de l'ordre dans lequel les métriques ont été calculées dans le décodeur spatio-temporel. Pour le calcul des sommes, chaque module d'état EO,..., E63 utilise les valeurs fournies en série sur l'entrée « Métriques de nœud cumulées ». Ces valeurs représentent les métriques de nœud 33 issues des modules d'état EO à E63 lors de la période précédente. Elles sont stockées puis distribuées d'une manière prédéfinie au sein du module 29 dit de "mapping" de métriques de nœud, voir figure 10. L'homme du métier comprendra aisément que ce second "mapping" 29 se déduit du "mapping" 28 selon l'algorithme de Viterbi. La numérotation des cycles au sein d'une période est effectuée en utilisant la variable "State" en entrée de chaque module d'état EO,..., E63. Un contrôleur 31 sur la figure 11 gère la synchronisation des opérations et fournit à la fin de chaque cycle de décision une métrique cumulée dite métrique préliminaire.
Le module 27 de gestion des décisions de la figure 9 est illustré plus en détail sur la figure 12. Ce module reçoit à chaque cycle de décision 64 métriques préliminaires qui constituent des indices de transitions. Ces vecteurs de décisions sont stockés en mémoire 34. Les deux blocs "Trace_Back" 35 et 36 sont chargés de parcourir la mémoire 34 dans le sens inverse de celui d'écriture afin de remonter les chemins les plus probables. Lorsqu'il y a convergence, les informations récoltées par les blocs 35 et 36 sont transmises vers un bloc 37 dit de "Decodage__Inversé" qui se charge de remettre les décisions sélectionnées dans l'ordre chronologique et de passer en série les bits décodés vers la sortie. Un contrôleur 38 gère la mémoire 34 et le module de sortie 37.
Bien sûr, l'invention n'est pas limitée aux exemples qui viennent d'être décrits et de nombreux aménagements peuvent être apportés à ces exemples sans sortir du cadre de 1'invention.

Claims

REVENDICATIONS
1. Décodeur numérique d'une chaîne de transmission numérique sans fil multi-antennaires à l'émission et à la réception, pour déterminer des symboles émis dans des signaux d'émission à codage spatio-temporel linéaire sur une base de codage binaire convolutif, ce décodeur numérique étant alimenté par :
- un vecteur signal Z de symboles reçus, - une matrice C résultant du produit entre une matrice H du canal de transmission et une matrice M de codage spatio-temporel à l'émission, caractérisé en ce qu'il comprend en combinaison :
- un décodeur spatio-temporel exhaustif pour calculer la métrique entre chaque mot de code possible et le vecteur signal Z de symboles reçus, et pour générer en sortie l'ensemble des métriques ainsi calculées; et
- un décodeur binaire pour déterminer, en utilisant l'ensemble des métriques générées comme des probabilités de transitions entre des états du décodeur binaire, le chemin le plus probable parcouru lors du codage convolutif, et d'en déduire les symboles émis.
2. Décodeur numérique selon la revendication 1, caractérisé en ce que le décodeur spatio-temporel comprend des moyens pour calculer l'ensemble des métriques par groupes successifs, les métriques de chaque groupe étant calculées en parallèle puis envoyées en parallèle vers le décodeur binaire à chaque cycle d'horloge.
3. Décodeur numérique selon la revendication 1 ou 2, caractérisé en ce que lorsque chaque mot de code possible comprend huit bits (bobib2b3b4b5b6b7) , les 256 métriques possibles sont déterminées en calculant seize groupes de seize métriques, chacune selon la définition suivante : métrique (bobib2b3b4b5b6b7 )
Figure imgf000017_0001
4. Décodeur numérique selon la revendication 3, caractérisé en ce que pour calculer les métriques, le décodeur spatio-temporel comprend :
- quatre modules identiques "Diff-compo" pour calculer en parallèle et de façon séquentielle quatre valeurs Dj définies par :
DjiStaté)=CnIl-If*+i(-ir)+Ci2((-ir+i{-lf*)-ZjJs{1,2,3,4}, avec State=(b0b1b2b3) ; seize modules "Bitslice" pour calculer en parallèle et de façon séquentielle seize métriques, chaque métrique étant alors définie par : 4 _ , 2 χ (State) = ∑ Dj (State)+Cj3 f (-1)X° +i(-i)Xi >Cj4 f (-1)X* +i(-i)χ3 avec X étant égal à (b4b5b6b7) et indexant chaque module "Bitslice".
5. Décodeur numérique selon la revendication 4, caractérisé en ce que le décodeur spatio-temporel comprend en outre un contrôleur pour gérer la synchronisation entre le décodeur spatio-temporel et le décodeur binaire, pour générer le signal State.
6. Décodeur numérique selon l'une quelconque des revendications précédentes, caractérisé en ce que le décodeur binaire est implémenté selon un algorithme de Viterbi à entrée souple et sortie dure.
7. Décodeur numérique selon la revendication 6, caractérisé en ce que les bits de transition sont regroupés par groupes de quatre.
8. Décodeur numérique selon la revendication 6 ou 7, caractérisé en ce que le décodeur binaire comprend un module de gestion des métriques pour recevoir en continu l'ensemble des métriques issues du décodeur spatio-temporel, mémoriser ces métriques, et en extraire des décisions préliminaires.
9. Décodeur numérique selon la revendication 8, caractérisé en ce que le décodeur binaire comprend en outre un module de gestion des décisions pour recevoir lesdites décisions préliminaires, mémoriser ces décisions préliminaires, et en déduire des décisions finales de décodage.
10. Décodeur numérique selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il est implémenté sur un circuit intégré programmable de type FPGA, les calculs étant exécutés de façon synchrone au moyen de registres.
11. Décodeur numérique selon l'une quelconque des revendications précédentes, caractérisé en ce qu'il est adapté pour une chaîne de transmission comprenant deux antennes à l'émission et deux antennes à la réception et pour une vitesse de transmission de 24Mbits par seconde.
12. Décodeur numérique selon l'une quelconque des revendications précédentes, caractérisé en ce que le codage binaire convolutif comporte 64 états.
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