WO2006009038A1

WO2006009038A1 - アクティブマトリクス型表示装置およびそれに用いられる駆動制御回路

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Publication number: WO2006009038A1
Application number: PCT/JP2005/012934
Authority: WO
Inventors: Takuya Tsuda; Maki Sasagawa; Ken Inada
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2004-07-21
Filing date: 2005-07-13
Publication date: 2006-01-26
Also published as: CN1989542A; US20080309599A1; TWI308319B; TW200614141A; JPWO2006009038A1; JP4152420B2; CN100592368C; US8681081B2

Abstract

　６本以上のデータ線を束ねてデータ線駆動回路の１本の出力信号線に接続し、かつ、カラーフィルタを備えたアクティブマトリクス型表示装置において、寄生容量等に起因する画質の劣化を効果的に低減する。ストライプ配列またはデルタ配列に配置された三色の画素を備えたアクティブマトリクス型表示装置において、互いに隣り合うｎ（ｎは６以上の３の倍数）本のデータ線ＤＬを１組として、ソース信号出力線ＳＯに接続する。データ線ＤＬのそれぞれについて設けられた選択スイッチＡＳＷのオン／オフを制御し、前記組を構成するｎ本のデータ線のうち１水平期間において最初と最後にソース信号出力線ＳＯに接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色（例えばＲＧＢのうちＢ）の画素に対応するデータ線とする。

Description

明細書

アクティブマトリクス型表示装置およびそれに用いられる駆動制御回路技術分野

[0001] 本発明は、例えば TFT(Thin Film Transistor)を用いた液晶表示装置などのァクテイブマトリクス型表示装置に関し、特に、映像信号を伝送するデータ線が複数単位で束ねられてデータ線駆動回路の出力に接続されるタイプのアクティブマトリクス型表示装置及びその駆動制御回路に関する。

背景技術

[0002] 近年、液晶表示装置やエレクト口'ルミネッセンス (EL)表示装置が、フラットパネルディスプレイとして広く用いられている。特に、各画素にスイッチング素子が設けられたアクティブマトリクス型の表示装置は、原理的にコントラストが高ぐ応答速度が速い等と!/、つた利点を有する点で、広く普及して、る。

[0003] 上記スイッチング素子としては、非線形抵抗素子や半導体素子が用いられるが、なかでも、透過型表示が可能であり、大面積化も容易である等の理由から、透明な絶縁性基板上に形成された TFTが用いられている。特に、チャネル部分の半導体層に多結晶シリコン (P— si)を用いた TFTは、非晶質シリコン (a— Si)を用いたものに比ベ、さらに低消費電力及び高速応答が可能な表示装置を実現できる。

[0004] このような TFTを用いたアクティブマトリクス型の表示装置は、スイッチング素子を持たな、表示装置よりも製造コストが高、ものとなる力 TFTを用いながらも製造コストを抑える技術も発表されてヽる。

[0005] 例えば、複数本のデータ線が 1本に束ねられ、同数の TFTを介してデータ線駆動回路の出力信号線に接続された構造のアクティブマトリクス型表示装置が知られてヽる (例えば特許文献 1参照)。

[0006] 該特許文献に記載された構成を用いたアクティブマトリクス型の液晶表示装置を、図 14の等価回路図を用いて説明する。図 14において、 100は液晶パネルであり、 1 02はゲート線駆動回路、 103はデータ線駆動回路である。ゲート線駆動回路 102は、各ゲート線 (走査線) GLに、走査選択電圧と非走査選択電圧とをもつゲート信号を出力するもので、データ線駆動回路 103は、各データ線 DLに対して、各データ線 D Lに対応する映像信号であるデータ信号を出力するものである。

[0007] 液晶パネル 100は、特に図示してはいないが、所定の距離を隔てて平行に対向配置されたマトリクス基板と、対向基板と、これら両基板間に充填された液晶とを有している。

[0008] このうち、マトリクス基板には、複数の互いに平行なデータ線 DL1〜DLNと、該データ線 DLに交差する複数の互いに平行なゲート線 GL1〜GLMとが設けられ、これらデータ線 DLとゲート線 GLとの各交点には、後述する対向電極 12と液晶容量 10とで表示の一単位となる画素を構成する画素電極（図示せず)と、該画素電極を対応するデータ線 DLに電気的に接続するための画素 TFT11とが配設されて、る。この画素 TFT11のゲート電極は上記ゲート線 GLに接続されると共に、ソース電極はデータ線 DLに、ドレイン電極は画素電極にそれぞれ接続されて、る。

[0009] このような構成では、ゲート電極に上記のゲート線駆動回路 102よりゲート線選択電圧が印加されている期間（以下、書き込み期間と称する）、画素 TFT11が低抵抗の状態 (オン状態）になるため、上記データ線駆動回路 103よりデータ線 DLに印加された映像信号を示すデータ信号の電位が画素電極へと伝達されて、画素電極の電位はデータ線 DLの電位と同じに設定される。一方、ゲート電極にゲート線非選択電圧が印加されている期間（以下、保持期間と称する）は、画素 TFT11が高抵抗の状態 (オフ状態）になるため、画素電極の電位は書き込み時に印加された電位に保持される。

[0010] 対向基板には、液晶容量 10の他方の電極となる対向電極 12が形成されている。

対向電極 12は、対向基板の全面に設けられ、全画素共通に構成されている。対向電極 12には上記マトリクス基板の周辺に配設されたコモン端子（図示せず)を介してマトリクス基板側カゝら適切な共通電圧が印加されるようになってヽる。

[0011] 液晶容量 10に印加される電圧は、画素電極と対向電極 12との電位差に相当する電圧であって、この電圧を制御することで、液晶の光透過率を制御して、画像の表示が可能となる。

[0012] 上記特許文献 1にて提案されている特徴的な構成は、 1本のデータ線 DLに、上記した液晶を駆動する画素 TFT11とは別の第 2の TFT13 (以下、ゲート TFT13と称する）を介して、異なるデータ線 DLが接続され、 2本 1組でデータ線駆動回路 103の出力信号線 Dに接続されている点である。

[0013] この図では、データ線駆動回路 103の出力信号線 D1と接続されたデータ線 DL2 に、ゲート TFT13— 1を介してデータ線 DL1が接続されており、また、出力信号線 D 2と接続されたデータ線 DL4に、ゲート TFT13— 2を介してデータ線 DL3が接続されている。以下同様にして、図においては、 N= 12であるので、このような 2本 1組のデータ線群が 6組形成されている。これら 6つのゲート TFT13— 1〜13— 6のゲート電極は、ゲート線 GLaに接続されており、データ線選択回路 130よりゲート線 GLaに供給されるデータ線選択信号にてその開閉が制御される。

[0014] このような構成の液晶表示装置において、データ線 DL1とゲート線 GL1との交点にある液晶容量 10— 1に充電された印加電圧を更新するには、ゲート TFT13—1と画素 TFT11—1とをオン状態とすればよい。これにより、データ線 DL1にデータ線駆動回路 103から供給されるデータ信号の電圧力液晶容量 10— 1の一方の電極である画素電極に印加され、液晶容量 10— 1の印加電圧が更新される。

[0015] なお、このとき、データ線 DL2とゲート線 GL1との交点にある液晶容量 10— 2に充電された印加電圧までもが一緒に変動を受けるが、液晶容量 11 1の充電完了後、直ちにゲート TFT13— 1をオフ状態とし、同時に出力信号線 D1より出力するデータ信号を更新することで、液晶容量 10— 2は正 U、電圧で再充電される。

[0016] 図 15に、このときの液晶パネル 100に印加される駆動信号 (垂直同期信号、水平同期信号、データ信号、ゲート TFT13の制御信号であるデータ線選択信号、画素 T FT11の制御信号であるゲート線 GL1〜ゲート線 GLMに印加されるゲート信号）の波形を示す。なお、ここで用いた画素 TFT11及びゲート TFT13は、 nチャネル FET と同じく、正電圧でオンするものである。また、 M = 8とした。

[0017] このような構成とすることで、データ線駆動回路 103内部の出力バッファの数が、データ線 DLの本数の半分に削減される。これは、ゲート TFT13の駆動を制御するためのデータ線選択回路 130を追加したことによるコストアップを帳消しにして余りあるコスト低減をもたらす。データ線選択回路 130は、ゲート線駆動回路 102内に容易に集積できるため、大幅なコストアップにはならない。また、データ線駆動回路 103の出力信号線 Dの数も半分となるので、実装コストも削減できる。

[0018] し力しながら、図 14に示した構成においては、束ねたデータ線 DLの駆動順序が走查方向に応じたデータ線 DLの配列順に固定されているため、以下に述べるような縞模様の表示ムラが画面に現れ、画質が低下するといつた問題があった。

[0019] TFTでは、その構造上、寄生容量 (浮遊容量)を有しており、図 14の液晶表示装置の場合、ゲート TFT13には、ソース一ドレイン間に容量 C1が、ゲート一ドレイン間に容量 C2が存在する。また、図示してはいないが、画素 TFT11においても、同様の浮遊容量が存在する。さらに、データ線 DLとゲート線 GLとの交点には、カップリング容量 C3が、データ線 DLと対向電極 12の間には容量 C4が存在する。非晶質シリコンを使った TFTの場合、そのオン抵抗は数メガ Ωに達するため、寄生容量と言えども無視できない。

[0020] 特に、ゲート線 GLaの電位が下がるときに、容量 C2を介して液晶容量 10— 1の電荷が逃げていく影響が大きい。また、液晶容量 11— 2を充電中、隣接画素の画素 TF T11—1もオン状態であるため、僅かな要因で、容量 C4と液晶容量 10— 1との間で電荷の移動が発生する。

[0021] 液晶表示装置では、液晶に印加される電圧の実効値で透過率が決まるため、ベタ画像を表示しても、このような原因で、組を成す 2本データ線 DLのうち、奇数番目のデータ線 DL1, DL3, · · (グループ a)にて駆動される画素と、偶数番目のデータ線 D L2, DL4, · · (bグループ）にて駆動される画素とでは、各々の液晶容量 10に印加される電圧に差が生じてしまい、 1ドットの縦縞の表示ムラとなって現れ、実用上十分な画質が得られなくなる。

[0022] このような液晶容量 10の電位変動は、各画素の画素電極と、その右側に位置するデータ線 DLとの間に存在する寄生容量に起因する。このような寄生容量が存在すると、容量カップリングによって、右側に位置するデータ線 DLの電位変動力寄生容量のもう一方の電極である左側に隣接する画素の画素電極に伝わり、当該画素の液晶容量 10の充電電圧が変動してしまう。

[0023] 隣接するデータ線 DLの電位変動による液晶容量 10の電位の変動幅は、例えばデータ線 DLが 4V変動した場合、液晶容量 10の電荷量 Cpix= 100fF、前記寄生容量の電荷量 Csd= 2fFとすると、 AV=4 X Csd/ (Cpix+Csd) =0. 078Vとなる。

[0024] 液晶の電圧振幅 (液晶容量 10に印加される最大電圧）は一般に 5V程度であり、 2 56階調の表示を行うとすれば 1階調は 0. 0195Vとなるため、 0. 078Vもの変動値は 4階調分の差に相当し、十分に人間の目に認識されるレベルの変動となって現れる。また、上記電圧振幅がより小さい場合はさらに視覚上の変化が大きくなり、その影響は無視できなくなる。

[0025] なお、図 14では、 2本のデータ線 DLを 1組としてデータ線駆動回路 103の出力信号線 Dに接続した構成を例示したが、データ線の組の本数が 2本の場合に限らず、複数本のデータ線 DLに対応する画素を走査方向に従って順次に駆動する場合、 1 水平期間において最初に駆動される画素と最後に駆動される画素との間で液晶容量 10の充電電圧の差異が大きくなり、縞模様の表示ムラを生じる原因となる。

[0026] このような問題を鑑み、組を成す複数本のデータ線がデータ線駆動回路の出力信号線に接続される順序を、ゲート線毎に、かつ、同じゲート線であっても走査する度に異なるように切り換える構成も提案されてヽる（特許文献 2参照)。

特許文献 1：特公平 3— 74839号公報

特許文献 2 :特開 2003— 58119号公報（図 2,図 5)

発明の開示

発明が解決しょうとする課題

[0027] し力しながら、上記特許文献 2に開示された技術では、カラーフィルタを備えたァクティブマトリクス型表示装置の場合の表示ムラにっ、ては考慮されて、な、。

[0028] 近年、より高精細な画像を実現するために、従来よりも画素数が増加する傾向にあり、例えば 6本以上のデータ線を束ねてデータ線駆動回路の 1本の出力信号線に接続するような構成のアクティブマトリクス型表示装置も実現されつつある。

[0029] 本発明者は、特に、 6本以上のデータ線を束ねてデータ線駆動回路の 1本の出力信号線に接続する構成であって、かつ、カラーフィルタを備えたアクティブマトリクス型表示装置において、寄生容量等に起因する画質の劣化を効果的に低減する技術を見出した。すなわち、本発明の目的は、寄生容量等に起因する画質の劣化を低減することにより、表示品位の高いアクティブマトリクス型表示装置およびそれに用いられる駆動制御回路を提供することにある。

課題を解決するための手段

[0030] 上記の目的を達成するために、本発明に力かるアクティブマトリクス型表示装置は、ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン Zオフが制御され、ォン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備えたアクティブマトリクス型表示装置において、前記複数のデータ線は、互いに隣り合う n (nは 6以上の 3の倍数)本を 1組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スィッチが設けられ、前記選択スィッチのオン Zオフを制御することにより、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、前記選択順序切換部は、前記組を構成する n本のデータ線のうち 1水平期間にお、て最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とする。

[0031] 1水平期間において先に書き込まれた画素は、各画素内の寄生容量等に起因して、その後の隣接画素への書き込みによって電位が変動し易い。従って、 1水平期間において最初と最後に書き込まれる画素の電位差が大きくなり、これらの画素間の明るさに差異が生じることとなる。しかし、上記の構成では、 1水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができる。これにより、人間が見た場合に表示ムラを認識し難ぐ表示品位の高いァクテイブマトリクス型表示装置を提供することが可能となる。 [0032] 上記のアクティブマトリクス型表示装置にぉ、て、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることが好ましい。青は、三原色のうちで、明るさに対する寄与度が最も小さい色であるため、 1水平期間において最初と最後に書き込まれる画素間の明るさの差を最も小さく抑えることができる。

[0033] 上記のアクティブマトリクス型表示装置にぉ、て、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることも好ましい。赤は、三原色のうちで、明るさに対する寄与度が二番目に小さい色であるため、 1水平期間において最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができるからである。

[0034] 上記のアクティブマトリクス型表示装置にお!ヽて、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1水平期間毎に異ならせることが好ましい。明暗の画素の位置が 1水平期間毎に異なることとなり、明るい画素と暗い画素が空間的に分散するので、表示ムラをより目立たち難くできるからである。

[0035] 上記のアクティブマトリクス型表示装置にぉ、て、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1垂直期間毎に異ならせることが好ましい。明暗の画素の位置がフレーム毎に異なることとなり、表示ムラをより目立たち難くできる力もである。

[0036] 上記のアクティブマトリクス型表示装置にお!ヽて、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、 1水平期間毎かつ 1垂直期間毎に異ならせることが好ましい。明暗の画素の位置が 1水平期間毎かつフレーム毎に異なることとなり、表示ムラをさらに目立たち難くできるからである。特に、画素がストライプ配列である場合、明暗の画素が空間的にも均等に分散するため（千鳥配置となる）、表示ムラを目立たなくする点にぉ、て効果が大きい。 [0037] また、本発明の技術的思想は、アクティブマトリクス表示装置に用いられる駆動制御回路としても具現ィ匕される。本発明にかかる駆動制御回路は、アクティブマトリクス型表示装置において、例えば液晶パネル等の表示部の外部に接続して用いられるものであっても良いし、液晶パネル等の表示部にモノシリックに実装されるものであっても良い。

[0038] 本発明に力かる駆動制御回路は、ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン Zオフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備え、前記複数のデータ線は、互いに隣り合う n (nは 6以上の 3の倍数)本を 1組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スィッチが設けられたアクティブマトリクス型表示装置に用いられる駆動制御回路であって、前記選択スィッチのオン Zオフを制御することにより、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、前記選択順序切換部は、前記組を構成する n本のデータ線のうち 1水平期間にお、て最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とする。

[0039] 上記の構成では、 1水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができる。これにより、人間が見た場合に表示ムラを認識し 1 、表示品位の高いアクティブマトリクス型表示装置を実現する駆動制御回路を提供することが可能となる。

[0040] 本発明にかかる駆動制御回路は、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部力前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とすることが好ましい。青は、三原色のうちで、明るさに対する寄与度が最も小さ、色であるため、 1水平期間にお、て最初と最後に書き込まれる画素間の明るさの差を最も小さく抑えることができる。

[0041] 本発明にかかる駆動制御回路は、前記三色が、赤、緑、青の三原色であり、前記選択順序切換部力前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とすることが好ましい。赤は、三原色のうちで、明るさに対する寄与度が二番目に小さい色であるため、 1水平期間において最初と最後に書き込まれる画素間の明るさの差を小さく抑えることができるからである。

[0042] 本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1水平期間毎に異ならせることが好ましい。明暗の画素の位置が 1水平期間毎に異なることとなり、明るい画素と暗い画素が空間的に分散するので、表示ムラをより目立たち難くできるカゝらである。

[0043] 本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1垂直期間毎に異ならせることが好ましい。明暗の画素の位置がフレーム毎に異なることとなり、表示ムラをより目立たち難くできるからである。

[0044] 本発明にかかる駆動制御回路は、前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、 1水平期間毎かつ 1垂直期間毎に異ならせることが好ましい。明暗の画素の位置が 1水平期間毎かつフレーム毎に異なることとなり、表示ムラをさらに目立たち難くできるからである。特に、画素力 Sストライプ配列である場合、明暗の画素が空間的にも均等に分散するため（千鳥配置となる）、表示ムラを目立たなくする点において効果が大きい。発明の効果

[0045] 以上のとおり、本発明によれば、 1水平期間において最初と最後にデータ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さ、色の画素に対応するデータ線とすることにより、最初と最後に書き込まれる画素間の明るさの差を小さく抑え、表示品位の高いアクティブマトリタス型表示装置を提供できる。

図面の簡単な説明

[図 1]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置の構成を示す等価回路図である。

[図 2]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置のカラー画素配列を示す説明図である。

[図 3]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における主な駆動信号の波形図である。

[図 4]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序の一例を示す説明図である。

[図 5]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序の他の例を示す説明図である。

[図 6]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置において図 5の駆動順序を実現するための主な駆動信号の波形図である。

[図 7]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。

[図 8]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。

[図 9]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。

[図 10]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における画素の駆動順序のさらに他の例を示す説明図である。

[図 11]本発明の第 1の実施形態に力かるアクティブマトリクス型液晶表示装置における液晶駆動用ドライバの構成を示すブロック図である。

[図 12]本発明の第 2の実施形態に力かるアクティブマトリクス型液晶表示装置の構成を示す等価回路図である。 [図 13]本発明の第 2の実施形態に力かるアクティブマトリクス型液晶表示装置のカラ一画素配列を示す説明図である。

[図 14]従来のアクティブマトリクス型表示装置の構成の一例を示す等価回路図である

[図 15]従来のアクティブマトリクス型表示装置における主要な駆動信号を示す波形図である。

符号の説明

1, 21 液晶パネル

2 ゲートドライバ

3 液晶駆動用ドライバ (駆動制御回路）

4 データ線選択回路

10 欣晶容量

11 画素 TFT

12 対向電極

13 ゲート TFT

31 ゲートコントローラ

32 タイミングコントローラ

33 RGB時分割コントローラ (選択順序切換部)

34 シフトレジスタ

35 データレジスタ

36 データラッチ回路

37 RGB時分割スィッチ

38 レべノレシフタ

39 DZ Aコンバータ

40 出力バッファ

41 階調基準電圧発生回路

SO ソース信号出力線

DL データ線 GL ゲート線

ASW 選択スィッチ

発明を実施するための最良の形態

[0048] 以下の実施の形態においては、本発明に力かるアクティブマトリクス型表示装置の一例として、液晶表示装置としての実施形態のみを説明するが、本発明はこれに限定されるものではなぐ EL表示装置等の任意のアクティブマトリクス型表示装置に適用可能である。

[0049] (第 1の実施形態）

本発明の実施の一形態を、図 1〜図 11に基づいて説明すれば、以下の通りである

[0050] 図 1は、本実施形態に力かるアクティブマトリクス型液晶表示装置の主要な構成を示す等価回路図である。図 1に示すように、本実施形態の液晶表示装置は、主として、液晶パネル 1と、ゲートドライバ 2と、液晶駆動用ドライバ 3 (駆動制御回路）とを備えている。

[0051] 液晶パネル 1は、いずれも図示を省略している力所定の距離を隔てて平行に対向配置されたマトリクス基板および対向基板と、これら両基板間に充填された液晶とを有している。

[0052] マトリクス基板には、互いに平行な N本のデータ線 DL1〜DLNと、該データ線 DL に交差する互いに平行な複数のゲート線 GL1〜GLMとが設けられて、る。これらデータ線 DLとゲート線 GLとの各交点に、対向電極との間の液晶容量 10により表示の一単位となる画素を構成する画素電極（図示せず）と、前記画素電極をデータ線 DL に電気的に接続するための画素 TFT11とが配設されて、る。画素 TFT11のゲート電極はゲート線 GLに、ソース電極はデータ線 DLに、ドレイン電極は画素電極に、それぞれ接続されている。

[0053] 画素 TFT11は、ゲートドライバ 2よりゲート線 GLを介して当該画素 TFT11のゲート電極にゲート線選択電圧が印加されている期間（書き込み期間）は、低抵抗の状態（オン状態）になる。画素 TFT11がオン状態のとき、液晶駆動用ドライバ 3よりデータ線 DLに印加された映像信号を示すデータ信号の電位が、当該画素 TFT11に接続された画素電極へと伝達され、画素電極の電位はデータ線 DLの電位と同じに設定される。一方、ゲート電極にゲート線非選択電圧が印加されている期間 (保持期間）は、画素 TFT11は高抵抗の状態 (オフ状態）になり、当該画素 TFT11に接続された画素電極の電位は、書き込み時に印加された電位に保持される。

[0054] 対向基板には、液晶容量 10について画素電極と対をなす電極である前述の対向電極が形成されている。対向電極は、対向基板の全面に設けられ、全画素共通に構成されている。対向電極には、マトリクス基板の周辺に配設されたコモン端子（図示せず)を介して、マトリクス基板側カゝら適切な共通電圧が印加される。

[0055] 液晶容量 10に印加される電圧は、画素電極と対向電極との電位差に相当する電圧である。この電圧を制御することで、液晶の光透過率が制御され、画像の表示が可能となる。

[0056] 液晶パネル 1は、図 2に示すように、赤 (R)フィルタ、緑 (G)フィルタ、青（B)フィルタ力 Sストライプ状に配置されてなる、いわゆるストライプ配列のカラーフィルタ層を有している。なお、図 2は、カラーフィルタ層の RGBの各色フィルタ力マトリクス基板の画素電極に対して、基板に垂直な方向における位置が整合するように配置されて、る様子を示したものである。実際のカラーフィルタ層は、マトリクス基板ではなぐ対向基板側に設けられている。なお、後に詳述するが、液晶パネル 1のデータ線 DLは、 6本を 1組として、液晶駆動用ドライバ 3のソース信号出力線 SOに接続されている。液晶パネル 1において、 6本 1組のデータ線 DL1〜DL6に接続する画素電極に対応して設けられているカラーフィルタを、これ以降、図 2に示すとおり、それぞれの色に対応して Rl、 Gl、 Bl、 R2、 G2、 B2と称する。また、 6本 1組のデータ線 DL1〜DL6に対応する 6個の画素を、画素 Rl、 Gl、 Bl、 R2、 G2、 B2とそれぞれ称することもある。

[0057] 6本 1組のデータ線 DL1〜DL6のそれぞれには、ソース信号出力線 SOとの導通を制御するスィッチ ASWが設けられている。なお、画素 R1に対応するスィッチを ASW — R1,画素 G1に対応するスィッチを ASW— G1,画素 B1に対応するスィッチを AS W_B1,画素 R2に対応するスィッチを ASW— R2,画素 G2に対応するスィッチを A SW_G2,画素 B2に対応するスィッチを ASW— B2と称する。

[0058] 液晶駆動用ドライバ 3が、スィッチ ASWの開閉を制御することにより、 1水平期間において、 6本のデータ線 DL1〜DL6がソース信号出力線 SOに所定の順序で接続されるようになっている。スィッチ ASWは、画素 TFT11と同じく TFTで形成することができる。

[0059] なお、図 1では、説明を分かりやすくするために、 2本のソース出力信号線 SOI, S 02と、これらに対応する 2組合計 12本のデータ線 DLのみを図示した力言うまでもなぐソース出力信号線およびデータ線の本数は、通常これよりもはるかに多い。ゲート線 GLの本数についても同様である。また、図 1では、表示エリア内の画素のみを図示し、表示エリア周辺のダミー画素の図示は省略した。

[0060] ゲートドライバ 2は、 1水平期間において、 M本のゲート線（走査線） GL1〜GLMのうち、ずれか一本にのみ走査選択電圧を印加し、他のゲート線に非走査選択電圧を印加する。

[0061] 液晶駆動用ドライバ 3は、コントローラとソースドライバとが集積された回路である。なお、液晶駆動用ドライバ 3は、リセット信号 (Reset)、垂直同期信号 (VSYNC)、水平同期信号 (HSYNC)、クロック信号 (DCLK)、および RGBデータ信号を入力とし、 R GBの各画素に対応する映像信号 (データ信号)を出力する。また、液晶駆動用ドライノ 3は、ゲートドライバ 2の動作を制御するために、ゲートクロック信号 (GCK)、ゲート出カイネーブル信号 (GOE)、ゲートスタートパルス信号 (GSP)をゲートドライバ 2へ供給する。また、液晶駆動用ドライバ 3は、 6本 1組のデータ線 DL1〜DL6のそれぞれに接続されたスィッチ ASWの開閉制御を行うために、画素選択信号 RSW1, GS Wl, BSW1, RSW2, GSW2, BSW2を出力する。液晶駆動用ドライバ 3の内部構成については、後に詳述する。

[0062] 前述したとおり、このように組を成す 6本のデータ線 DL1〜DL6の駆動順序を、特許文献 1に記載された従来技術のように常に走査方向に応じた一定の順序とした場合、すなわち、画素 Rl, Gl, Bl, R2, G2, B2の順に駆動した場合、画素 B2と画素 R1との境界に当たる箇所に 1ライン (RGBの 3画素分)置きの縦縞模様が現れ、表示品位が著しく低下する。

[0063] そこで、本実施形態の液晶表示装置では、液晶駆動用ドライバ 3が画素選択信号 RSW1, GSW1, BSW1, RSW2, GSW2, BSW2の出力動作を帘 IJ御することにより、図 2に示す Rl, Gl, Bl, R2, G2, B2の 6画素（1組のデータ線 DL1〜DL6に対応する画素）の駆動順序を、青の画素（B1)から始まって青の画素（B2)で終わるように制御する。

[0064] 図 3に、本実施形態の液晶表示装置において、液晶駆動用ドライバ 3から供給される駆動信号のうち、ゲート出カイネーブル信号 (GOE)と、画素選択信号 (RSWl, G SW1, BSWl, RSW2, GSW2, BSW2)と、ソース信号出力線 SO力ら画素 Rl, G

1, Bl, R2, G2, B2へ与えられるデータ信号（Sig— Rl, Sig_Gl, Sig— Bl, Sig _R2, Sig_G2, Sig— B2)の波形を示す。

[0065] 図 3に示すように、液晶駆動用ドライバ 3は、 1水平期間において、画素選択信号を、 BSWl, GSWl, RSWl, RSW2, GSW2, BSW2の jl匿【こ高電位（才ン状態）〖こ設定する。画素選択信号は、ある時点ではいずれか一つのみがオン状態とされる。例えば BSW1がオン状態である間は、他の画素選択信号は低電位 (オフ状態）に保持される。 BSW1がオフ状態に切り換えられると、 GSW1のみがオン状態に切り換えられ、その他の画素選択信号はオフ状態に維持される。

[0066] なお、上述のように画素選択信号 BSW1がオン状態に設定されると、スィッチ ASW — B1が閉じて、ソース信号出力線 SOとデータ線 DL3が導通状態となる。このとき、液晶駆動用ドライバ 3は、データ線 DL3へ、画素 B1に対応するデータ信号 Sig— B1 を供給する。次に、画素選択信号 GSW1がオン状態に設定されると、スィッチ ASW — G1が閉じて、ソース信号出力線 SOとデータ線 DL2とが導通状態となる。このとき、液晶駆動用ドライバ 3は、データ線 DL2へ、画素 G1に対応するデータ信号 Sig— Glを供給する。

[0067] 以上のようにして、画素選択信号が、 BSWl, GSWl, RSWl, RSW2, GSW2, BSW2の順にオン状態に設定されることにより、図 4に示すように、 6本 1組のデータ線 DLに対応する 6つの画素（Rl, Gl, Bl, R2, G2, B2)は、 Bl, Gl, Rl, R2, G

2, B2の順に駆動される。なお、図 4〜図 5,図 7〜図 10において、枠内に示した数字は、当該画素の駆動順序を表す。

[0068] ここで、上述のように、 6本 1組のデータ線 DLに対応する 6つの画素を、 Bl, Gl, R 1, R2, G2, B2の順に駆動することによる効果について説明する。 [0069] 図 3に示すように、最初に画素 B1にデータ信号 Sig— B1が供給されることにより、画素 B1の液晶容量 10は所定の電圧に充電される。次に、画素 G1にデータ信号 Sig —G1が供給されることにより、画素 G1の液晶容量 10が所定の電圧に充電されるが、このとき、画素 G1の右側に隣接する画素であって先に書き込みがなされている画素 B1の電位が、画素 G1への書き込みの影響を受けて変動する。このような液晶容量 10の電位変動は、各画素の画素電極と、その右側に位置するデータ線 DLとの間に存在する寄生容量 Cp (図 1参照）に起因する。

[0070] さらに、画素 R1にデータ信号 Sig— R1が供給されることにより、画素 R1の液晶容量 10が所定の電圧に充電されると、画素 R1の右側に隣接する画素であって先に書き込みがなされて、る画素 G1の電位力画素 R1への書き込みの影響を受けて変動する。

[0071] 次に、画素 R2にデータ信号 Sig— R2が供給されることにより、画素 R2の液晶容量 10が所定の電圧に充電されるが、このとき、画素 R2の左側に隣接する画素 B1は、画素 R2への書き込み時にデータ線 DL4の電位が変動することにより、その影響を受けて電位が変動する。なお、画素 R2への書き込みの際に、画素 R2の右側に隣接する画素 G2の液晶容量も、その影響を受けて電位が変動するが、直後に画素 G2への書き込みがなされて所望の電位に充電されるので、影響は残らな、。

[0072] また、画素 G2へ書き込みがなされるときにデータ線 DL5の電位が変動することにより、画素 G2の左側に隣接する画素 R2は、画素 G2への書き込みによる影響を受けて電位が変動する。このとき上記と同様に、画素 G2の右側に隣接する画素 B2の液晶容量は、画素 G2への書き込みの影響を受けて電位が変動するが、その直後に画素 B2への書き込みがなされて所望の電位に充電されるので、影響は残らな!/、。

[0073] さらに、画素 B2への書き込みの際に、画素 B2の右側に隣接する画素 R1が、その影響を受けて電位が変動する。

[0074] 以上の説明と図 3から分力るように、 6個の画素のうち、最初に駆動される画素 B1の電位が最も高ぐ最後に駆動される画素 B2の電位が最も低くなる。このように、最初に駆動される画素と最後に駆動される画素との電位差は、縞模様の表示ムラを生じさせる原因となる。例えばノーマリホワイトの液晶パネルの場合、液晶容量 10の電位が高いほど画素の表示状態は暗くなるため、図 3の場合であれば、画素 B1よりも画素 B 2の方が明るく表示されるからである。ノーマリブラックの場合は、この逆に、画素 B2よりも画素 B1の方が明るく表示される。しかし、赤、緑、青の三原色のうち、青は明るさに対する寄与度が最も小さい色であるため、本実施形態のように、 1水平期間内で電位差が最も大きくなる画素対が青の画素同士となるように 6個の画素の駆動順序を制御することにより、人間の視覚に与える影響を最も小さくすることができる。

[0075] なお、「明るさに対する寄与度」は、「測光量 (人間の眼が感じる光の量)」あるいは「視感度」と表すこともできる。人間の眼は、受けた光のエネルギーが一定であっても、波長によって明るさの感じ方が異なる。このような特性を視感度特性と呼ぶ。視感度特性は、周囲の明るさによっても変化するが、表示装置が一般的に利用される環境においては、三原色のうち緑色の光の視感度が最も高ぐ青色の光の視感度が最も低いと言える。

[0076] 上述の説明では、最初に駆動される画素を B1とし、最後に駆動される画素を B2としたが、図 5に示すように、最初に駆動される画素を B2とし、最後に駆動される画素を B1としても良い。この場合に液晶駆動用ドライバ 3から供給される駆動信号は、図 6 に示すとおりである。

[0077] なお、最初と最後が青の画素であれば、 2番目以降 5番目までの画素の駆動順序は任意で良ぐ同等の効果が得られる。

[0078] また、三原色のうち、明るさに対する寄与度は、緑が最も高ぐその次が赤であり、赤と青の寄与度の差異は、緑と赤との間の差異ほど大きくない。従って、最初に駆動される画素を赤 (R1または R2)とし、最後に駆動される画素が赤 (R2または R1)になるようにしても、縞模様の表示ムラを防止する点において、最初と最後を青の画素にする場合とほぼ同等の効果が得られる。

[0079] さらに、図 4および図 5にそれぞれ示した駆動方法では、奇数ゲート線と偶数ゲート線とで画素の駆動順序を同じとした力図 7または図 8に示すように、奇数ゲート線と偶数ゲート線とで画素の駆動順序を異ならせても良い。

[0080] また、 1フレーム毎に画素の駆動順序を異ならせるようにすれば、フレーム毎に画素の明暗が異なるので、表示ムラがより目立たなくなるという利点がある。例えば、図 9 に示すように、偶数フレームでは例えば Bl, Gl, Rl, R2, G2, B2の順序で画素を駆動し、奇数フレームでは例えば B2, G2, R2, Rl, Gl, B1の順序で画素を駆動することが考免られる。

[0081] あるいは、図 10に示すように、ライン毎に画素の駆動順序を異ならせ、かつ、フレーム毎にも画素の駆動順序を異ならせることも好ましい。図 10の例では、偶数フレームでは、奇数ゲート線の画素を Bl, Gl, Rl, R2, G2, B2の順序で駆動し、偶数ゲート線の画素を B2, G2, R2, Rl, Gl, B1の順序で駆動する。そして、奇数フレームでは、奇数ゲート線の画素を B2, G2, R2, Rl, Gl, B1の順序で駆動し、偶数ゲート線の画素を Bl, Gl, Rl, R2, G2, B2の順序で駆動する。図 10に示す駆動方法によれば、ゲート線毎に明暗の画素が異なり、かつ、フレーム毎にも画素の明暗が異なるので、明暗の画素が空間的にも千鳥配置となり、表示ムラがさらに目立たなくなる

[0082] なお、 1フレーム毎に液晶容量 10への印加電圧の極性を反転させるいわゆる極性反転駆動と、図 9または図 10に示したフレーム毎に画素の駆動順序を異ならせる駆動方法とを組み合わせることも好ましい。特に、極性反転駆動と図 9に示した駆動方法とを組み合わせれば、縦方向（データ線に沿った方向）の縞模様を効果的に解消できる。

[0083] ここで、液晶駆動用ドライノ 3の内部構成について、図 11を参照しながら詳しく説明する。液晶駆動用ドライバ 3は、図 11に示すように、ゲートコントローラ 31、タイミングコントローラ 32、 RGB時分割コントローラ 33 (選択順序切換部）、シフトレジスタ 34、データレジスタ 35、データラッチ回路 36、 RGB時分割スィッチ 37、レベルシフタ 38、 DZAコンバータ 39、出力バッファ 40、階調基準電圧発生回路 41を備えている。

[0084] タイミングコントローラ 32は、リセット信号 (Reset)、垂直同期信号 (VSYNC)、水平同期信号 (HSYNC)、および、クロック信号 (DCLK)を入力し、ゲートコントローラ 31へのゲートタイミング制御信号、シフトレジスタ 34へのスタートパルス、データラッチ回路 36へのデータラッチ制御信号、 RGB時分割コントローラ 33および RGB時分割スィッチ 37への時分割スィッチ制御信号をそれぞれ生成し、出力する。時分割スイッチ制御信号は、 6個の画素（Rl, Gl, Bl, R2, G2, B2)の駆動タイミングを指示する信号である。

[0085] ゲートコントローラ 31は、ゲートタイミング制御信号に基づいて、ゲートクロック信号（ GCK)、ゲート出カイネーブル信号 (GOE)、ゲートスタートパルス信号 (GSP)をそれぞれ生成し、ゲートドライバ 2へ出力する。

[0086] RGB時分割コントローラ 33は、タイミングコントローラ 32からの時分割スィッチ制御信号に基づき、ゲートコントローラ 31からの各信号と同期して、画素選択信号 RSW1 , GSW1, BSW1, RSW2, GSW2, BSW2を生成し、出力する。

[0087] タイミングコントローラ 32からのスタートパルスは、シフトレジスタ 34を介してデータレジスタ 35へ与えられる。データレジスタ 35では、クロック信号（DCLK)と共に RGBデータが入力され、入力された RGBデータは、シフトレジスタ 34からの供給信号に応じて、データラッチ回路 36でラッチされる。データラッチ回路 36でラッチされた RGBデータは、データラッチ制御信号に応じて RGB時分割スィッチ 37へ送られる。

[0088] RGB時分割スィッチ 37は、時分割スィッチ制御信号に応じて、 6個の画素 (Rl, G 1, Bl, R2, G2, B2)のそれぞれに対応する RGBデータ信号を、これらの画素の駆動順序に応じた順に出力する。出力された RGBデータ信号は、レベルシフタ 38を介して DZAコンバータ 39へ与えられ、階調基準電圧発生回路 41から供給される階調基準電圧に応じた振幅を有するアナログ信号に変換され、出力バッファ 40に蓄積された後、ソース信号出力線 SOから、上述のとおり、画素選択信号 RSW1, GSW1, BSW1, RSW2, GSW2, BSW2によるスィッチ AS Wの開閉制御に従って、各データ線 DLへ出力される。

[0089] 上記では、本発明にかかる駆動制御回路を、コントローラとソースドライバの機能を併せ持つ集積回路である液晶駆動用ドライバ 3として実施する例を説明したが、図 1 1に示した回路と等価であれば、その回路構成は任意である。また、コントローラとソースドライバとを別個の集積回路で実現しても良い。

[0090] 上記で説明した液晶駆動用ドライバ 3およびゲートドライバ 2は、液晶パネル 1の外部に接続された構成であった。しかし、本発明の実施形態はこれに限定されず、例えば、多結晶シリコン (P— Si)または連続粒界結晶シリコン (CGS)を用いて、図 11に示した液晶駆動用ドライノ 3およびゲートドライバ 2と等価な駆動回路を、液晶パネル 1の基板上にモノリシックに実装した構成とすることも可能である。

[0091] また、本実施形態では、 6本のデータ線 DL1〜DL6が束ねられて 1本のソース信号出力線 SOへ接続された構成において、 RGBの 6画素分を一単位とし、それら 6画素中の駆動順序を制御するものとした。しかし、 1本のソース信号出力線へ接続されるデータ線の本数は 6本に限定されず、三原色のカラーフィルタを用いる場合であれば、 9本または 12本以上の 3の倍数に相当する本数で実現することが可能である。

[0092] (第 2の実施形態）

本発明にかかる他の実施形態について、図 12〜図 13に基づいて説明すれば、以下の通りである。なお、第 1の実施形態で説明した構成と同様の機能を有する構成については、同じ参照記号を付記し、その詳細な説明を省略する。

[0093] 図 12は、本実施形態に力かるアクティブマトリクス型液晶表示装置の主要な構成を示す等価回路図である。図 12に示すように、本実施形態の液晶表示装置は、主として、液晶パネル 21と、ゲートドライバ 2と、液晶駆動用ドライノ 3とを備えている。

[0094] 液晶パネル 21は、図 13に示すようにデルタ配列をなす三原色 (RGB)のカラーフィルタ層を備え、データ線 DL、画素 TFT、および画素電極等の配置がカラーフィルタ層のデルタ配列に対応している点において、第 1の実施形態の液晶パネル 1と異なつている。なお、図 12の等価回路図は、データ線 DLと画素 TFTおよび液晶容量等との接続関係を表したものであり、マトリクス基板上の画素の位置関係は同図には表れていない。

[0095] 液晶パネル 21では、 6本 1組のデータ線 DL1〜DL6が束ねられて 1本のソース信号出力線 SOへ接続されている点では液晶パネル 1と同じである。しかし、ゲート線 G L2 (偶数ライン）に接続された画素 Rl, Gl, Bl, R2, G2, B2は、ゲート線 GL1 (奇数ライン）に接続された画素 Rl, Gl, Bl, R2, G2, B2に対して、左へ 1. 5画素分だけずれた位置に配置され、デルタ配列が形成されて！ヽる。

[0096] また、液晶パネル 21におけるデータ線 DL1は、ゲート線 GL1 (奇数ライン）に接続された画素 R1の左側を通り、ゲート線 GL2 (偶数ライン）に接続された画素 R1の右側を通るように、屈曲して敷設されている。この結果、ゲート線 GL1では、画素 R1の画素電極に接続する画素 TFT11はデータ線 DL1の右側に配置され、ゲート線 GL2 では、画素 Rlの画素電極に接続する画素 TFT11はデータ線 DL1の左側に配置されている。同様に、データ線 DL2は、ゲート線 GL1に接続された画素 G1の左側を通り、ゲート線 GL2に接続された画素 G1の右側を通るように、屈曲して敷設されている。以下、データ線 DL3〜DL6についても同様に、画素 Bl, R2, G2, B2の間を屈曲して敷設されている。

[0097] このように構成された液晶パネル 21に対して、液晶駆動用ドライバ 3は、図 4または図 5に示すような順序で、 6個の画素（Rl, Gl, Bl, R2, G2, B2)を駆動する。本実施形態においても、液晶駆動用ドライノ 3の構成は、第 1の実施形態と同様であるため、重複した説明は行わない。

[0098] このように、 1水平期間内で電位差が最も大きくなる画素対が青の画素同士となるように 6個の画素の駆動順序を制御することにより、人間の視覚に与える影響を最も小さくすることができる。

[0099] なお、第 1の実施形態では、図 7または図 8に示すように 1ライン毎に画素の駆動順序を異ならせる駆動方法も有効であつたが、本実施形態では、このような駆動方法を採用しても明暗の画素の空間的配置は変化しないため、表示ムラをなくす上では効果はない。

[0100] しかし、第 1の実施形態において図 9に示したように、フレーム毎に画素の駆動順序を異ならせる方法は、画素 B1と画素 B2とがフレーム毎に明暗を繰り返すので、表示ムラがより目立たなくなるという効果がある。

[0101] なお、本実施形態においても、 6本のデータ線 DL1〜DL6に接続された 6個の画素の駆動順序を、青の画素で始まって青の画素で終了する例を示したが、第 1の実施形態と同様に、赤の画素で始まって赤の画素で終了することとしても、ほぼ同様の効果が得られる。

[0102] また、本実施形態においても、 6本のデータ線 DL1〜DL6が束ねられて 1本のソース信号出力線 SOへ接続された構成において、 RGBの 6画素分を一単位とし、それら 6画素中の駆動順序を制御するものとした。しかし、 1本のソース信号出力線へ接続されるデータ線の本数は 6本に限定されず、三原色のカラーフィルタを用いる場合であれば、 9本または 12本以上の 3の倍数に相当する本数で実現することが可能である。

産業上の利用可能性

本発明は、寄生容量等に起因する画質の劣化を低減することにより、高い表示品位を実現するアクティブマトリクス型表示装置およびそれに用いられる駆動制御回路として利用可能である。

Claims

請求の範囲

[1] ストライプ配列またはデルタ配列に配置された三色の画素と、

画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン Zオフが制御され、オン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備えたアクティブマトリクス型表示装置において、前記複数のデータ線は、互いに隣り合う n (nは 6以上の 3の倍数)本を 1組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、

前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スィッチが設けられ、

前記選択スィッチのオン Zオフを制御することにより、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を制御する選択順序切換部を備え、

前記選択順序切換部は、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とするアクティブマトリクス型表示装置。

[2] 前記三色が、赤、緑、青の三原色であり、

前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とする、請求項 1記載のアクティブマトリクス型表示装置。

[3] 前記三色が、赤、緑、青の三原色であり、

前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とする、請求項 1記載のアクティブマトリクス型表示装置。

[4] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1水平期間毎に異ならせる、請求項 1〜3のいずれか一項に記載のアクティブマトリクス型表示装置。

[5] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1垂直期間毎に異ならせる、請求項 1〜3のいずれか一項に記載のアクティブマトリクス型表示装置。

[6] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、 1水平期間毎かつ 1垂直期間毎に異ならせる、請求項 1〜3のいずれか一項に記載のアクティブマトリクス型表示装置。

[7] ストライプ配列またはデルタ配列に配置された三色の画素と、画素の配置に合わせて配設されたそれぞれ複数の走査線及びデータ線と、前記走査線とデータ線との交点近傍に各画素に対応して設けられ、走査線の信号にてオン Zオフが制御され、ォン状態とされたときにデータ線の信号を対応する画素に書き込むスイッチング素子とを備え、前記複数のデータ線は、互いに隣り合う n(nは 6以上の 3の倍数)本を 1組として、各データ線へ出力する信号を生成するデータ線駆動回路の出力信号線のそれぞれに接続され、前記データ線のそれぞれについて、当該データ線と前記データ線駆動回路の出力信号線との間の導通を制御する選択スィッチが設けられたァクテイブマトリクス型表示装置に用いられる駆動制御回路であって、

前記選択順序切換部は、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、前記三色のうち明るさに対する寄与度が他の少なくとも一色よりも小さい色の画素に対応するデータ線とすることを特徴とする駆動制御回路。

[8] 前記三色が、赤、緑、青の三原色であり、

前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、青の画素に対応するデータ線とする、請求項 7記載の駆動制御回路。

[9] 前記三色が、赤、緑、青の三原色であり、前記選択順序切換部が、前記組を構成する n本のデータ線のうち 1水平期間において最初と最後に前記データ線駆動回路の出力信号線に接続するデータ線を、赤の画素に対応するデータ線とする、請求項 7記載の駆動制御回路。

[10] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1水平期間毎に異ならせる、請求項 7〜9のいずれか一項に記載の駆動制御回路。

[11] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を 1垂直期間毎に異ならせる、請求項 7〜9のいずれか一項に記載の駆動制御回路。

[12] 前記選択順序切換部が、前記組を構成する n本のデータ線が前記データ線駆動回路の出力信号線に接続される順序を、 1水平期間毎かつ 1垂直期間毎に異ならせる

、請求項 7〜9の！ヽずれか一項に記載の駆動制御回路。