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WO2006013865A1 - 非可逆回路素子 - Google Patents

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Publication number
WO2006013865A1
WO2006013865A1 PCT/JP2005/014126 JP2005014126W WO2006013865A1 WO 2006013865 A1 WO2006013865 A1 WO 2006013865A1 JP 2005014126 W JP2005014126 W JP 2005014126W WO 2006013865 A1 WO2006013865 A1 WO 2006013865A1
Authority
WO
WIPO (PCT)
Prior art keywords
input
capacitance
output port
circuit device
multilayer substrate
Prior art date
Application number
PCT/JP2005/014126
Other languages
English (en)
French (fr)
Inventor
Yasushi Kishimoto
Takefumi Terawaki
Minoru Nozu
Original Assignee
Hitachi Metals, Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Metals, Ltd. filed Critical Hitachi Metals, Ltd.
Priority to JP2006531498A priority Critical patent/JP4947289B2/ja
Priority to US11/573,086 priority patent/US7522013B2/en
Priority to KR1020077001400A priority patent/KR101138744B1/ko
Publication of WO2006013865A1 publication Critical patent/WO2006013865A1/ja

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    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/36—Isolators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/38—Circulators
    • H01P1/383—Junction circulators, e.g. Y-circulators
    • H01P1/387—Strip line circulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/255—Means for correcting the capacitance value
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/32—Non-reciprocal transmission devices
    • H01P1/36—Isolators
    • H01P1/365—Resonance absorption isolators

Definitions

  • the present invention relates to a nonreciprocal circuit device having a nonreciprocal transmission characteristic for a high-frequency signal.
  • the present invention relates to a nonreciprocal circuit device generally used as an isolator, which is used in a mobile communication system such as a mobile phone.
  • the isolator is disposed between the power amplifier and the antenna in the transmission stage of the mobile communication device, and prevents backflow of unnecessary signals to the power amplifier and stabilizes the impedance on the load side of the power amplifier. Therefore, the isolator is required to have excellent insertion loss characteristics, reflection loss characteristics, and isolation characteristics.
  • FIG. 8 shows a three-terminal pair isolator as an example of such an isolator.
  • This isolator includes a microwave ferrite 38 and three central conductors 31, 32, 33 arranged on one main surface of the microwave ferrite 38 so as to be electrically insulated from each other and intersecting at an angle of 120 °.
  • Matching capacitors C1 to C3 connected to one end of each of the center conductors 31, 32, and 33 and any one port (for example, P3) of the center conductors 31, 32, and 33 are connected to a terminating resistor Rt.
  • Have The other end of each center conductor 31, 32, 33 is connected to ground.
  • a DC magnetic field Hdc is applied to the ferrite 38 in the axial direction from a permanent magnet (not shown).
  • the high-frequency signal input from port P1 is transmitted to port P2, and the reflected wave entering the port P2 force is absorbed by the terminating resistor Rt and not transmitted to port P1. This prevents unwanted reflected waves from entering back into the power amplifier or the like.
  • FIG. 10 is an exploded perspective view showing each part of the equivalent circuit of the isolator.
  • This two-terminal pair isolator includes a first inductance element L1 formed by a first center conductor 21 provided between the first input / output port P1 and the second input / output port P2, and the first center conductor 21 and the The second inductance element L2 formed by the second central conductor 22 provided between the second input / output port P2 and the ground so as to intersect with each other in an insulated state, the first input / output port P1, and the second input / output Provided between port P2 and provided between first inductance element L1 and first capacitance element C1 constituting first parallel resonant circuit, resistance element R, second input / output port P2 and ground.
  • the second inductance element L2 and the second capacitance element C2 constituting the second parallel resonant circuit.
  • the two-terminal pair isolator 1 includes a case made of a ferromagnetic metal such as soft iron (upper case 4 and lower case 8), a permanent magnet 9, and a magnetic circuit.
  • a central conductor assembly 30 including a microwave ferrite 20 and central conductors 21 and 22 and a multilayer substrate 50 on which the central conductor assembly 30 is mounted are provided.
  • the center conductor assembly 30 includes a disk-shaped microwave ferrite 20 and first and second center conductors 21 and 22 arranged on the upper surface thereof so as to be orthogonal to each other via an insulating layer (not shown). I have.
  • Each of the first and second center conductors 21 and 22 is composed of two lines, and both ends of each line extend to the lower surface of the microwave flight 20 in a state of being separated from each other!
  • FIG. 11 is an exploded perspective view showing each component of the multilayer substrate 50.
  • the multilayer substrate 50 includes a dielectric sheet 41 provided with electrodes 51 to 54, capacitor electrodes 55 and 56, and a resistor 27 connected to the ends of the center conductors 21 and 22, and a dielectric provided with a capacitor electrode 57 on the back surface.
  • the capacitor electrodes 55 and 57 form the first capacitance element C1, and the capacitor electrodes 56 and 57 form the second capacitance element C2. Black circles in the figure indicate via holes.
  • One end of the first central conductor 21 is connected to the input external electrode 14 via the electrode 51.
  • the other end of the first central conductor 21 is connected to the output external electrode 15 via the electrode 54.
  • One end of the second central conductor 22 is connected to the output external electrode 15 via the electrode 53.
  • the other end of the second center conductor 22 is connected to the ground external electrode 16 through the electrode 52.
  • the resonance frequency (hereinafter referred to as "peak frequency") that maximizes the isolation is obtained.
  • the second inductance element L2 and the second capacitance C2 formed by the second central conductor 22 the peak frequency at which the insertion loss is minimized is determined.
  • the electrical characteristics of the two-terminal-pair isolator depend on the first and second inductance elements Ll and L2 and the first and second capacitance Cl according to the frequency of the communication system adopted by the communication device. , Determined by adjusting C2.
  • the inductance is determined in addition to the width and spacing of the central conductor, the magnetic characteristics of the microwave ferrite, and the external dimensions. Since it is determined by the DC magnetic field from the permanent magnet, it can be reduced by adjusting the magnetic force of the permanent magnet by the magnetizing coil.
  • the capacitance is determined by the dielectric characteristics of the dielectric, the area and interval of the capacitor electrodes, etc. Therefore, various preparation conditions such as electrode film thickness, dielectric sheet thickness, etc. Capacitance accuracy is limited to about ⁇ 4% even if the conditions are controlled with high accuracy, and it is difficult to reduce them.
  • an object of the present invention is to provide a non-reciprocal circuit device that is excellent in electrical characteristics, in which variations in capacitance values of the first and second capacitance devices are reduced.
  • Another object of the present invention is to provide a non-reciprocal circuit device having excellent electrical characteristics by reducing variations in capacitance values of the first and second capacitance devices regardless of processing means such as trimming. It is providing the method of manufacturing with good yield.
  • the nonreciprocal circuit device of the present invention is connected between the first inductance element connected between the first input / output port and the second input / output port, and between the second input / output port and the ground.
  • the first capacitance element and the Z or second capacitance element are formed in a multilayer substrate composed of a dielectric and an electrode pattern. And a capacitor formed by the electrode pattern and a chip capacitor mounted on the multilayer substrate are connected in parallel.
  • the capacitance value of the capacitor formed in the multilayer substrate is larger than the capacitance value of the chip capacitor.
  • the laminated substrate includes a central conductor assembly in which a first central conductor constituting the first inductance element and a second central conductor constituting the second inductance element are arranged so as to intersect each other on a microwave ferrite. It is preferable to implement in.
  • the first center conductor is composed of a plurality of conductors
  • the second center conductor is composed of a single conductor.
  • the inductance of the first inductance element is preferably smaller than the inductance of the second inductance element.
  • First to third electrode patterns are formed on a central conductor assembly mounting surface of the multilayer substrate, and the first electrode pattern is connected to a common portion of the central conductor, and the second electrode pattern Is preferably connected to the end of the first center conductor of the center conductor, and the third electrode pattern is connected to the end of the second center conductor of the center conductor.
  • An input terminal and an output terminal are formed on the back surface of the multilayer substrate, the first electrode pattern is connected to the output terminal via a via hole formed in the multilayer substrate, and the second electrode pattern Is preferably connected to the input terminal.
  • a first inductance element connected between the first input / output port and the second input / output port; a second inductance element connected between the second input / output port and the ground; Connected between the input / output port and the second input / output port, and connected between the first inductance element and the first capacitance element constituting the parallel resonance circuit, and between the second input / output port and the ground.
  • a non-reciprocal circuit comprising: a second capacitance element that forms a parallel resonance circuit with the second inductance element; and a resistance element connected between the first input / output port and the second input / output port.
  • the first capacitance element and the Z or second capacitance element are composed of a plurality of capacitors connected in parallel, and a part of the plurality of capacitors is a dielectric and an electrode capacitor. Stacked base composed of turns
  • the method of the present invention for producing a non-reciprocal circuit element formed of the electrode pattern in a plate includes:
  • a chip capacitor having a capacitance value corresponding to the difference between the capacitance values is mounted on the multilayer substrate.
  • a mother board having a plurality of the multilayer substrates is formed, and the capacitance value of the capacitor formed in the multilayer substrate is measured, and the measured value of the capacitance value deviates from the set capacitance value! It is preferable to mark the laminated board. It is preferable to mount the chip capacitor only on the multilayer substrate without marking.
  • the first capacitance element and a part of the Z or second capacitance element are formed on the multilayer substrate as an electrode pattern, and the remainder is constituted by a chip capacitor, thereby forming a capacitance formed on the multilayer substrate.
  • the variation in capacitance can be corrected by selecting the capacitance value of the chip capacitor, so that the variation in the capacitance value of the first and second capacitance elements can be reduced regardless of trimming or other means, and Non-reciprocal circuit elements having excellent electrical characteristics without causing damage can be manufactured with high yield.
  • FIG. 1 is a diagram showing an equivalent circuit of a non-reciprocal circuit device according to one embodiment of the present invention.
  • FIG. 2 is a diagram showing an equivalent circuit of a non-reciprocal circuit device according to one embodiment of the present invention.
  • FIG. 3 is a perspective view showing a non-reciprocal circuit device according to one embodiment of the present invention.
  • FIG. 4 is an exploded perspective view showing a non-reciprocal circuit device according to one embodiment of the present invention.
  • FIG. 5 (a) is a developed plan view showing a central conductor used in a non-reciprocal circuit device according to one embodiment of the present invention.
  • FIG. 5 (b) is a perspective view showing an assembled state of the central conductor shown in FIG. 5 (a).
  • FIG. 6 is an exploded perspective view showing a multilayer substrate used in the non-reciprocal circuit device of the present invention.
  • FIG. 7 is a plan view showing a resin case used in the non-reciprocal circuit device of the present invention.
  • FIG. 8 is an equivalent circuit showing a conventional three-terminal pair isolator.
  • FIG. 9 is an equivalent circuit showing a conventional two-terminal pair isolator.
  • FIG. 10 is an exploded perspective view showing a conventional two-terminal pair isolator.
  • FIG. 11 is an exploded perspective view showing a multilayer substrate used in a conventional two-terminal pair isolator.
  • FIG. 12 is a graph showing a distribution of capacitance values of second capacitance elements formed on a multilayer substrate used in a conventional non-reciprocal circuit device.
  • FIG. 13 is a graph showing a distribution of capacitance values of capacitors formed on the multilayer substrate used in the nonreciprocal circuit device of the present invention.
  • FIG. 14 is a graph showing a distribution of capacitance values of second capacitance elements (combined capacitances) formed on the multilayer substrate used in the nonreciprocal circuit device of the present invention.
  • FIG. 15 is a graph showing insertion loss characteristics of the nonreciprocal circuit device according to one embodiment of the present invention.
  • FIG. 1 and 2 show an equivalent circuit of a two-terminal pair isolator as a non-reciprocal circuit device according to one embodiment of the present invention.
  • Fig. 1 shows the center conductor assembly in terms of parts
  • Fig. 2 shows the center conductor assembly as an equivalent circuit composed of a first inductance element L1 and a second inductance element L2.
  • the non-reciprocal circuit device includes a first inductance element L1 connected between the first input / output port P1 and the second input / output port P2, and a second input / output port P2 and the ground.
  • the second capacitance element Cf (capacitor Cfe) is connected between the second input / output port P2 and the ground, and constitutes the second inductance element L2 and the second parallel resonant circuit.
  • a combined capacitance of Cfi) and a resistance element R connected between the first input / output port P1 and the second input / output port P2.
  • FIG. 3 shows the appearance of the non-reciprocal circuit device according to one embodiment of the present invention
  • FIG. 4 shows its components.
  • the nonreciprocal circuit element 1 is composed of a microwave flight 10 and a central conductor arranged so as to surround the microwave flight 10 (first centers intersecting each other in an electrically insulated state on the microwave flight 10).
  • a central conductor assembly 30 comprising a conductor 21 and a second central conductor 22), capacitors Cii and Cfi are formed inside, mounting electrode patterns on the surface, input / output electrodes IN, OUT, and ground electrodes GND
  • a multilayer substrate 50 in which capacitors Cie and Cfe are mounted as chip capacitors 62 and 61, a resin case 80 that accommodates the multilayer substrate 50, a permanent magnet 40 that supplies a direct current magnetic field to the microwave ferrite 10, and The permanent magnet 40 is accommodated, and an upper case 70 engaged with the resin case 80 is provided.
  • the first and second capacitance elements Ci and Cf are formed by connecting capacitors Cii and Cfi formed inside the multilayer substrate 50 and chip capacitors Cie and Cfe mounted on the outer surface of the multilayer substrate 50 in parallel. Thus, it has a combined capacity of these capacitance elements.
  • the capacitance elements Cii and Cfi formed inside the multilayer substrate 50 have a smaller capacity than the first or second capacitance elements Ci and Cf. Variations in the capacitance of capacitors Cii and Cfi are corrected by chip capacitors Cie and Cfe mounted on the outer surface of multilayer substrate 50.
  • the multilayer substrate 50 is obtained by printing a conductive paste mainly composed of Ag, Cu, etc. on a dielectric sheet made of ceramic (LTCC) that can be fired at a low temperature to form a desired conductor pattern. It is obtained by laminating and firing a plurality of dielectric sheets with a conductor pattern. Thereby, a laminated substrate 50 in which a plurality of capacitance elements are integrated is obtained.
  • LTCC ceramic
  • Electrode patterns 501 to 504, 520, and 521 are disposed on the dielectric sheet S1, electrode patterns 505 and 506 are formed on the dielectric sheet S2, and an electrode pattern 507 is formed on the dielectric sheet S3.
  • the electrode pattern 508 is formed on the dielectric sheet S4, the electrode pattern 509 is formed on the dielectric sheet S5, and the electrode pattern 510 is formed on the dielectric sheet S6.
  • an input terminal IN electrode pattern and an output terminal OUT electrode pattern are arranged with a ground electrode GND in between.
  • the electrode patterns on the dielectric sheets S1 to S6 are appropriately electrically connected via via holes VHgl to VHg6, VHil to VHi9, and VHol to VHo7 filled with conductive paste.
  • Via holes VHgl to VHg6 electrically connect electrode patterns 504, 505, and 510 to ground electrode GND, and via holes VHil to VHi9 electrically connect electrode pattern 502 to input terminal IN via electrode pattern 508 to form via holes.
  • VHol to VHo7 electrically connect electrode patterns 520, 507, and 509 to the output terminal OUT.
  • Electrode patterns 503, 506, 507, 508, 509 The electrode pattern 520, 505, 507, 509, 510 forms the capacitor Cfi.
  • the electrode patterns constituting the capacitors Cii and Cfi are arranged in a plurality of layers and connected in parallel by via holes, a large capacitance with a wide electrode pattern area per layer of the multilayer substrate 50 is obtained. A value is obtained.
  • the capacitance of the capacitor formed inside the multilayer substrate 50 is set so that the average value is about 5% smaller than the capacitance value of the first or second capacitance element Ci, Cf in consideration of variation. preferable.
  • the capacitance values of the capacitors Cii and Cfi formed in the multilayer substrate 50 are measured, and the difference between the capacitance values of the first and second capacitance elements Ci and Cf is corrected by the chip capacitors Cie and Cfe.
  • a multilayer capacitor having a small capacity and a narrow tolerance is used as the correction chip capacitors Cie and Cfe.
  • This multilayer capacitor has a small capacitance of 0.1 pF to several pF, and has a tolerance of ⁇ 0.05 pF below 0.5 pF, ⁇ 0.075 pF above 0.5 pF and below 1.0 pF, and ⁇ 0.1 pF above 1.0 pF.
  • both the first and second capacitance elements Ci and Cf Variations can be reduced without requiring trimming, and a desired capacitance value can be set.
  • a method for manufacturing a laminated substrate will be described.
  • a known sheet forming method such as a doctor blade method
  • a slurry made of ceramic powder, a binder and a plasticizer is uniformly applied onto a carrier film made of a polyethylene terephthalate film, and several tens of ⁇ m to several hundreds / zm.
  • a thick green sheet is formed. After drying, the green sheet is cut into a predetermined size with the carrier sheet attached.
  • the ceramic powder is preferably made of a dielectric ceramic that can be sintered at a low temperature of, for example, 1000 ° C or lower.
  • a dielectric ceramic that can be sintered at a low temperature of, for example, 1000 ° C or lower.
  • low-temperature-sinterable dielectric ceramics include: (a) A10 as the main component and at least one of SiO, SrO, CaO, PbO, Na 2 O and K 2 O as a multicomponent
  • (B) A ceramic mainly composed of A10 and containing at least one of MgO, SiO and GdO.
  • Ceramics examples include ceramics as components. Bi 0, Y 0, CaCO, Fe O, In 0 and V O
  • a specific composition example of a low-temperature-sinterable dielectric ceramic is 10 to 60% by mass in terms of A10.
  • Dielectric ceramics do not contain the harmful substance Pb.
  • This dielectric ceramic has a dielectric strength of 9-9 and high bending strength of 240 MPa or more (JIS R using a sample with a length of 36 mm, a width of 4 mm, a thickness of 3 mm, and a distance between fulcrums of 30 mm. Measured by a three-point bending test method according to 1601), 110 GPa and higher! ⁇ Has Young's modulus.
  • a flat molded body having a thickness of approximately 0.35 mm.
  • a plurality of orthogonal dividing grooves are cut to a depth of approximately 0.1 mm at intervals that can be divided into predetermined chip sizes.
  • the depth of the dividing groove depends on the thickness of the flat plate-shaped body, it is about 30 to 150 m from the viewpoint of ease of division and handling.
  • a flat molded body with dividing grooves is degreased and sintered to obtain a mother substrate having a plurality of laminated substrates partitioned by dividing grooves.
  • the size of the mother substrate is preferably about 170 mm ⁇ 105 mm ⁇ 0.2 mm, for example, when 50 ⁇ 30 laminated substrates are provided.
  • the capacitance value is measured by a measuring means such as a capacitance tester, and the capacitance value is measured based on the difference between the measured value and the set value.
  • a correction chip capacitor is selected and mounted on a predetermined part of each multilayer substrate. Note that if the difference in the capacitance value of a certain multilayer substrate exceeds, for example, + 0.3% or less than 10% of the set capacitance value of the first and second capacitance elements Ci and Cf, the multilayer substrate is defective. Mark as a product.
  • the above difference is an example of a threshold value and is not limited.
  • the chip resistor 63 is mounted on the electrode patterns 502, 520 on the main surface of each multilayer substrate, and the central conductor assembly 30 is mounted on the first to third electrode patterns 501, 503, 504.
  • the common part 23 of the center conductor 20 is connected to the substantially circular part of the first electrode pattern 501 by soldering etc., and the end part 21a of the first center conductor 21 is connected to the second electrode pattern 503, and the third electrode pattern
  • the end 22a of the second center conductor 22 is connected to 504.
  • the first electrode pattern 501 is substantially a circle. This is to increase the insulation distance between the electrode patterns 502, 503, and 504 while increasing the formation area of the surrounding electrode patterns 502, 503, and 504.
  • the mother substrate is divided along the dividing grooves to obtain a laminated substrate 50 having an outer dimension of 2.6 mm X 2.6 mm X 0.2 mm.
  • Cutting force such as a dicing saw or laser processing can be employed when the dividing groove is formed after sintering by force that can be formed by a steel blade.
  • a metal having a high conductivity such as Ag, Cu, Au or the like can be used for the electrode pattern.
  • a dielectric material with a high Q value and using an electrode that suppresses the loss due to electrical resistance an extremely low loss V, nonreciprocal circuit device can be obtained.
  • the first central conductor 21 and the second central conductor 22 intersect the surface of the rectangular microwave ferrite 10 via an insulating layer (not shown). It is in place.
  • the first center conductor 21 and the second center conductor 22 are orthogonal to each other (the intersection angle is 90 °), but cases where the intersection angle is other than 90 ° are also within the scope of the present invention.
  • the first center conductor 21 and the second center conductor 22 only need to intersect within an angle range of 80 ° to 110 °.
  • FIG. 5A is a plan development view of the center conductor 20, and FIG. 5B is a perspective view showing a state in which the center conductor 20 is disposed on the microwave ferrite 10.
  • the central conductor 20 includes a common portion 23, a first central conductor 21 extending at a right angle from one side 23a of the common portion 23, and a second central conductor 22 extending at a right angle from an adjacent other side 23b of the common portion 23.
  • the central conductor 20 includes a common portion 23, a first central conductor 21 extending at a right angle from one side 23a of the common portion 23, and a second central conductor 22 extending at a right angle from an adjacent other side 23b of the common portion 23.
  • Such a central conductor 20 can be formed, for example, by stamping from a copper plate having a thickness of 30 m. In order to reduce the loss due to the skin effect at high frequencies, it is preferable to apply a silver plating having a thickness of 1 to 4 m to the copper plate.
  • the first central conductor 21 is composed of three parallel conductors (lines) 211 to 213, and the second central conductor 22 is composed of one conductor (line) 221.
  • the impedance of the first center conductor 21 is adjusted to be smaller than the inductance of the second center conductor 22.
  • the electrode pads formed on the multilayer substrate 50 are formed. Connection with turns 503 and 504 is easy.
  • first central conductor 21 and the second central conductor 22 may be formed from separate copper plates. Further, the first center conductor 21 and the second center conductor 22 may be formed on both surfaces of a flexible heat-resistant insulating sheet such as polyimide by a printing method or an etching method. Further, the first central conductor 21 and the second central conductor 22 may be printed on the microwave ferrite 10. Thus, the form of the first center conductor 21 and the second center conductor 22 is not limited.
  • the microwave ferrite 10 may be a magnetic material that functions as a non-reciprocal circuit element with respect to a DC magnetic field from the permanent magnet 40.
  • a magnetic material there is a frinet having a garnet structure such as yttrium-iron-gannet (YIG), but depending on the frequency used, ferrite having a spinel structure such as Ni-based ferrite can also be used.
  • YIG yttrium-iron-gannet
  • part of Y may be substituted with Gd, Ca, V, etc.
  • part of Fe may be substituted with Al, Ga, etc.
  • a predetermined amount of Bi may be added so that the electrodes can be simultaneously fired with the electrode pattern constituting the center conductor.
  • the permanent magnet 40 that applies a DC magnetic field to the central conductor assembly 30 is fixed to the inner wall surface of the upper case 70 with an adhesive or the like.
  • the permanent magnet 40 is preferably a ferrite magnet [for example, (Sr / Ba) 0'nFe0] from the viewpoint of cost and compatibility with the temperature characteristics of the microwave ferrite 10.
  • a ferrite magnet having a composition of magnetoplumbite type and having a R and Z or M element added in the pulverization step after calcination in a compound state has a high magnetic flux density.
  • the reversible circuit element can be reduced in size and thickness.
  • the magnetic properties of ferrite magnets include residual magnetic flux density Br of 430 mT or more, especially 440 mT or more, and holding force iHc of 340 kA / m or more.
  • the maximum energy product (BH) max is preferably 35 kj / m 3 or more.
  • FIG. 7 is a plan view showing the resin case 80.
  • the insert-molded resin case 80 has a thin metal frame 81 of about 0.1 mm.
  • the metal frame 81 is formed by punching or etching the metal force, and integrally includes a bottom 81b, two side walls 81a and 81c on both sides, and terminals 81 (! To 8 lg.
  • Frame terminals 81 (! To 81 g is a ground terminal, and the frame side walls 8 la and 81 c face the side walls of the upper case 70, so that the magnetic flux of the permanent magnet 40 can be uniformly supplied to the central conductor assembly 30.
  • the frame 81 is also provided with an input terminal 82a (IN, first input / output port Pl of equivalent circuit) and an output terminal 83a (OUT, second input / output port P2 of equivalent circuit). Yes. Since the bottom 81b of the frame functions as a ground, in order to electrically insulate from the input terminal 82a (IN) and the output terminal 83a (OUT), the exposed end 82b of the input terminal 82a and the exposed end 83b of the output terminal 83a Separated by about mm.
  • the frame 81 is made of, for example, SPCC (JIS G3141) having a thickness of about 0.1 mm, and has a Cu plating having a thickness of 1 to 3 ⁇ m and an Ag plating having a thickness of 2 to 4 ⁇ m on the surface. . Such a measurement improves the high-frequency characteristics.
  • SPCC JIS G3141
  • the multilayer substrate 50 is accommodated in the resin case 80, and the input terminal IN and the output terminal OUT of the multilayer substrate 50 are respectively connected to the exposed end 82b of the input terminal of the resin case 80 and the exposed end 83b of the output terminal. Solder.
  • the bottom ground GND of the multilayer substrate 50 is soldered to the frame bottom 81 b of the resin case 80.
  • the substantially box-shaped upper case 70 joined to the side walls 81a and 81c of the metal frame 81 insert-molded in the resin case 80 is formed of a ferromagnetic material such as soft iron, and has a permanent magnet 40 and a central conductor. It functions as a magnetic yoke that forms a magnetic circuit surrounding the assembly 30 and the laminated substrate 50.
  • a plating layer that also has at least one kind of metal selected from the group forces of Ag, Au, Cu, and A1, or an alloy force thereof.
  • the electrical resistivity of the plating layer is preferably 5.5 ⁇ cm or less, more preferably 3 ⁇ cm or less, and most preferably 1.8 ⁇ cm or less.
  • the thickness of the plating layer is preferably 0.5 to 25 ⁇ m, more preferably 0.5 to 10 ⁇ m, and most preferably 1 to 8 ⁇ m. With such a configuration, it is possible to reduce the loss by suppressing the mutual interference with the external circuit. [0055]
  • the present invention will be described in more detail by the following examples, but the present invention is not limited thereto.
  • the first capacitance element Ci was set to 29 pF, and the second capacitance element Cl3 ⁇ 418.0 pF, and a plurality of mother substrates having 1500 (50 ⁇ 30) laminated substrates were produced.
  • Fig. 12 shows the capacitance value distribution of the second capacitance element Cf in 1500 laminated substrates arbitrarily selected from the laminated substrates obtained by dividing these mother substrates. From Fig. 12, it can be seen that the second capacitance element Cf varies from 17.3 to 18.5 pF. When a nonreciprocal circuit device was fabricated using such a laminated substrate, the insertion loss characteristics deviated from the standard, and the yield was as high as 60%. Such a variation in capacitance value also occurred in the first capacitance element Ci.
  • the capacitance values of capacitors Cii and Cfi formed in the multilayer substrate are set to 27.6 pF and 17.1 p F, respectively, about 5% smaller than the set values of the first and second capacitance elements Ci and Cf.
  • a plurality of mother substrates having 30) laminated substrates were manufactured.
  • Fig. 13 shows the capacitance value distribution of the capacitor Cfi in 1500 laminated substrates arbitrarily selected from the laminated substrates obtained by dividing these mother substrates.
  • the capacitance value of the capacitor Cfi was in the range of 16.6 to 17.8 pF, which was the same as that of the conventional example 1.
  • the capacitance value of the capacitor Cfi is measured, and when the measured value is 16.6 pF or more and less than 17.0 pF, the capacitance value is obtained as a correction chip capacitor Cfe on the surface of the multilayer substrate.
  • a 1.2 pF chip capacitor was installed.
  • a 1.0 pF chip capacitor is installed.
  • the measured value is 17.2 pF or more and less than 17.5 pF
  • a 0.7 pF chip capacitor is installed and measured. When the value was 17.5 pF or more and less than 17.8 pF, a 0.5 pF chip capacitor was mounted.
  • FIG. 14 shows the capacitance distribution after mounting the chip capacitor. From Fig. 14, it can be seen that the capacitance value was within the target value (18.0 pF) ⁇ 3% of the second capacitance element Cf on all multilayer substrates by mounting the correction chip capacitor Cfe. Similarly, the capacitance value of the first capacitance element Ci was within 29 pF ⁇ 3% using the correction chip capacitor Cie. [0059] A 3.2 mm square ultra-small nonreciprocal circuit device having a passband frequency force of 30 to 840 MHz was fabricated using the obtained multilayer substrate. The specifications of this nonreciprocal circuit device are as follows: Microwave ferrite 10: Garnet with a diameter of 1.9 mm and a thickness of 0.35 mm.
  • Permanent magnet 40 Ferrite with length 2.8 mm x width 2.5 mm x thickness 0.4 mm.
  • Center conductor 20 30m thick L-shaped copper plate (semi-gloss Ag plating 1 to 4m thick) formed by etching, as shown in Fig. 5, from three parallel conductors 0.2mm wide
  • the first central conductor 21 (the gap between the conductors is 0.25 mm and the overall width is 1.1 mm) and the second central conductor 22 is a single-wire conductor having a width of 0.2 mm.
  • a chip resistance of 75 ⁇ was soldered and mounted on the multilayer substrate.
  • the resistor may be formed on the laminated substrate by a printing method.
  • the capacitance value of the second capacitance element Cf is maximum (18.2 pF), minimum (17.8 pF), and average (18.
  • the insertion loss was measured for nonreciprocal circuit devices fabricated using three types of laminated substrates (0 pF).
  • Figure 15 shows the insertion loss characteristics of each nonreciprocal circuit element. From Fig. 15, it can be seen that the peak frequency of the insertion loss is a force that changes due to variations in the second capacitance element Cf, and the change width is as small as 5 to 8 MHz, and the insertion loss is below the target value (0.5 dB).
  • the peak value of insertion loss is equivalent to the conventional non-reciprocal circuit device composed of the second capacitor element Cl ⁇ with only the capacitor formed in the multilayer substrate, and the deterioration of the insertion loss characteristic due to the use of the chip capacitor. was unseen power.
  • the nonreciprocal circuit device of the present invention thus obtained has a yield of 100%, and both isolation characteristics and insertion loss characteristics are good in the 830 to 840 MHz band.
  • a part of the first capacitance element and the Z or second capacitance element is formed in the multilayer substrate as an electrode pattern, and the remainder is constituted by a chip capacitor mounted on the multilayer substrate. Variations in the capacitance value of capacitors formed in the multilayer substrate can be corrected by selecting the capacitance value of the chip capacitor. Regardless of this means, variations in the first and second capacitance elements can be reduced, and therefore, a non-reciprocal circuit element having excellent electrical characteristics can be manufactured with high yield.

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Abstract

　第1入出力ポートと第2入出力ポートとの間に接続された第1インダクタンス素子と、第2入出力ポートとアースとの間に接続された第2インダクタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続され、前記第1インダクタンス素子と並列共振回路を構成する第1キャパシタンス素子と、前記第2入出力ポートとグランドとの間に接続され、前記第2インダクタンス素子と並列共振回路を構成する第2キャパシタンス素子と、前記第1入出力ポートと前記第2入出力ポートとの間に接続された抵抗素子とを備えた非可逆回路素子であって、前記第1キャパシタンス素子及び／又は前記第2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチップコンデンサとを並列接続してなることを特徴とする非可逆回路素子。

Description

明 細 書
非可逆回路素子
技術分野
[0001] 本発明は、高周波信号に対して非可逆伝送特性を有する非可逆回路素子に関し
、特に携帯電話等の移動体通信システム中で使用され、一般にアイソレータと呼ば れる非可逆回路素子に関する。
背景技術
[0002] 数 100 MHzから十数 GHzの周波数帯を利用した移動体通信機器、すなわち PHS ( パーソナル'ノヽンディ'ホン)の基地局や、携帯電話の端末機等には、アイソレータ等 の非可逆回路素子が多く使用されている。アイソレータは、例えば移動体通信機器 の送信段において電力増幅器とアンテナとの間に配置され、電力増幅器への不要 信号の逆流を防ぐとともに、電力増幅器の負荷側のインピーダンスを安定させる。従 つて、アイソレータは挿入損失特性、反射損失特性及びアイソレーション特性に優れ ていることが要求される。
[0003] 図 8は、このようなアイソレータの一例として 3端子対アイソレータを示す。このアイソ レータは、マイクロ波フェライト 38と、マイクロ波フェライト 38の一主面に互いに電気的 絶縁状態で、かつ 120° の角度で交差するように配置された 3つの中心導体 31, 32, 33と、各中心導体 31, 32, 33の一端に接続された整合コンデンサ C1〜C3と、中心導 体 31, 32, 33のいずれか 1つのポート (例えば P3)〖こ接続された終端抵抗 Rtとを有する 。各中心導体 31, 32, 33の他端はアースに接続されている。フェライト 38にその軸方 向に永久磁石 (図示せず)から直流磁界 Hdcが印加される。このアイソレータでは、ポ ート P1から入力した高周波信号はポート P2に伝送され、ポート P2力も進入する反射 波は終端抵抗 Rtで吸収されてポート P1に伝送されない。これにより、不要な反射波が 電力増幅器等に逆進入するのが防止される。
[0004] 最近、このような 3端子対アイソレータとは異なる等価回路で構成され、挿入損失特 性及び反射損失特性に優れたアイソレータが提案された (特開 2004-88743号)。この アイソレータは 2つの中心導体を有し、 2端子対アイソレータと呼ばれる。図 9は 2端子 対アイソレータの等価回路を示し、図 10はその各部品を示す分解斜視図である。この 2端子対アイソレータは、第 1入出力ポート P1と第 2入出力ポート P2との間に設けられ た第 1中心導体 21で形成された第 1インダクタンス素子 L1と、第 1中心導体 21と電気的 絶縁状態で交差するように第 2入出力ポート P2とアースとの間に設けられた第 2中心 導体 22で形成された第 2インダクタンス素子 L2と、第 1入出力ポート P1と第 2入出力ポ ート P2の間に設けられ、第 1インダクタンス素子 L1と第 1並列共振回路を構成する第 1 キャパシタンス素子 C1と、抵抗素子 Rと、第 2入出力ポート P2とアースとの間に設けら れ、第 2インダクタンス素子 L2と第 2並列共振回路を構成する第 2キャパシタンス素子 C2とを有する。
[0005] 第 1入出力ポート P1から第 2入出力ポート P2に高周波信号が伝搬する際には、第 1 入出力ポート P1と第 2入出力ポート P2との間の第 1並列共振回路は共振しないが、第 2並列共振回路が共振するため、伝送損失が少ない (挿入損失特性に優れている)。 第 2入出力ポート P2力 第 1入出力ポート P1に逆流する電流は、第 1入出力ポート P1 と第 2入出力ポート P2との間の抵抗素子 Rに吸収される。
[0006] 図 10に示すように、 2端子対アイソレータ 1は、磁気回路を構成するように軟鉄等の 強磁性金属からなるケース (上側ケース 4、下側ケース 8)と、永久磁石 9と、マイクロ波 フェライト 20及び中心導体 21, 22からなる中心導体組立体 30と、中心導体組立体 30 を搭載する積層基板 50とを備えている。中心導体組立体 30は、円板状マイクロ波フエ ライト 20と、その上面に絶縁層 (図示せず)を介して直交するように配置された第 1及び 第 2の中心導体 21, 22とを備えている。第 1及び第 2の中心導体 21, 22はそれぞれ二 本の線路で構成され、各線路の両端部は相互に分離した状態でマイクロ波フ ライト 20の下面に延在して!/、る。
[0007] 積層基板 50には、第 1の並列共振回路を構成する第 1キャパシタンス素子 C1と、第 2 の並列共振回路を構成する第 2キャパシタンス素子 C2と、抵抗素子 Rとが形成されて いる。図 11は積層基板 50の各部品を示す分解斜視図である。積層基板 50は、中心 導体 21, 22の端部と接続する電極 51〜54、コンデンサ電極 55, 56及び抵抗 27を裏面 に設けた誘電体シート 41と、コンデンサ電極 57を裏面に設けた誘電体シート 42と、グ ランド電極 58を裏面に設けた誘電体シート 43と、入力外部電極 14、出力外部電極 15 及びアース外部電極 16を設けた誘電体シート 44, 45等で構成されている。コンデン サ電極 55、 57は第 1キャパシタンス素子 C1を形成し、コンデンサ電極 56、 57は第 2キヤ パシタンス素子 C2を形成する。図中黒丸はビアホールを示す。
[0008] 第 1中心導体 21の一端部は、電極 51を介して入力外部電極 14に接続されている。
第 1中心導体 21の他端部は、電極 54を介して出力外部電極 15に接続されている。第 2中心導体 22の一端部は、電極 53を介して出力外部電極 15に接続されている。第 2 中心導体 22の他端部は、電極 52を介してアース外部電極 16に接続されている。
[0009] 2端子対アイソレータでは、第 1中心導体 21で形成された第 1インダクタンス素子 L1 及び第 1キャパシタンス C1を調整することにより、アイソレーションが最大となる共振周 波数 (以下「ピーク周波数」と言うこともある。）を決定し、第 2中心導体 22で形成された 第 2インダクタンス素子 L2及び第 2キャパシタンス C2を調整することにより、挿入損失 が最小となるピーク周波数を決定して 、る。このように 2端子対アイソレータの電気的 特性は、通信機器が採用している通信システムの周波数に応じて、第 1及び第 2のィ ンダクタンス素子 Ll、 L2と、第 1及び第 2のキャパシタンス Cl、 C2とを調整することによ り決定される。このため、 2端子対アイソレータで優れた電気的特性を得るには、第 1 及び第 2のインダクタンス素子 LI, L2と第 1及び第 2のキャパシタンス素子 CI, C2のば らっきを少なぐ精度良く形成することが重要である。
[0010] し力しながら、それぞれのインダクタンス値及びキャパシタンス値は、前記構成部品 自体の様々な要因によりばらつくため、ピーク周波数を一定とするのは困難なことが 多い。そのため、得られた 2端子対アイソレータの中に、電気的特性が所望の範囲か ら外れたがものが多力つた。
[0011] 第 1及び第 2のインダクタンス素子 LI, L2に起因する電気的特性のばらつきについ ては、それらのインダクタンスが中心導体の幅及び間隔及びマイクロ波フェライトの磁 気特性及び外形寸法のほかに、永久磁石からの直流磁界により決定されるので、着 磁コイルにより永久磁石の磁力を調整することにより低減可能である。しかし、積層基 板 50に形成する第 1及び第 2のキャパシタンス素子 CI, C2に起因する電気的特性の ばらつきについては、それらのキャパシタンスが誘電体の誘電特性、コンデンサ電極 の面積や間隔等により決定されるため、電極膜厚、誘電体シート厚等の各種作成条 件を高精度で制御しても容量の精度は ±4%程度が限界であり、低減するのが難し い。
[0012] 例えば 800 MHz帯用の 2端子対アイソレータでは、第 1及び第 2のキャパシタンス素 子 CI, C2の容量が所望の容量値に対して 1%変動すると、ピーク周波数が数 MHzシ フトする。変動幅が ±3%を超えると、 2端子対アイソレータの規格を満足できなくなる 。このため、容量値のばらつきは、所望の容量値に対して ±3%以内、好ましくは ±2 %以内の範囲としなければならな!/、。
[0013] 前述のように電極膜厚、誘電体シート厚等の調整により容量値のばらつきを抑える のが困難であるため、従来は積層基板に形成された電極パターンをレーザによりトリ ミングする方法が用いられていた。し力しながら、トリミングによる第 1及び第 2のキャパ シタンス素子 CI, C2の容量値の調整は、積層基板の割れや、クラック等の発生を招 き、製品歩留りを著しく低下させていた。
発明の開示
発明が解決しょうとする課題
[0014] 従って本発明の目的は、第 1及び第 2のキャパシタンス素子の容量値のばらつきが 低減され、電気的特性に優れた非可逆回路素子を提供することである。
[0015] 本発明のもう一つの目的は、トリミング等の加工手段によらず第 1及び第 2のキャパ シタンス素子の容量値のばらつきを低減することにより、電気的特性に優れた非可逆 回路素子を歩留り良く製造する方法を提供することである。
課題を解決するための手段
[0016] 本発明の非可逆回路素子は、第 1入出力ポートと第 2入出力ポートとの間に接続さ れた第 1インダクタンス素子と、第 2入出力ポートとアースとの間に接続された第 2イン ダクタンス素子と、前記第 1入出力ポートと前記第 2入出力ポートとの間に接続され、 前記第 1インダクタンス素子と並列共振回路を構成する第 1キャパシタンス素子と、前 記第 2入出力ポートとグランドとの間に接続され、前記第 2インダクタンス素子と並列共 振回路を構成する第 2キャパシタンス素子と、前記第 1入出力ポートと前記第 2入出力 ポートとの間に接続された抵抗素子とを備え、前記第 1キャパシタンス素子及び Z又 は前記第 2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内 に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチッ プコンデンサとを並列接続してなることを特徴とする。
[0017] 前記積層基板内に形成された前記コンデンサの容量値を前記チップコンデンサの 容量値より大きくするのが好ましい。前記チップコンデンサの容量値の選択により、前 記第 1キャパシタンス素子及び Z又は第 2キャパシタンス素子の容量値のばらつきを 低減することができる。
[0018] 前記第 1インダクタンス素子を構成する第 1中心導体及び前記第 2インダクタンス素 子を構成する第 2中心導体がマイクロ波フェライト上に交差して配置された中心導体 組立体を、前記積層基板に実装するのが好ましい。前記第 1中心導体は複数の導体 で構成され、前記第 2中心導体は 1本の導体で構成されているのが好ましい。前記第 1インダクタンス素子のインダクタンスは前記第 2インダクタンス素子のインダクタンスょ り小さいのが好ましい。
[0019] 前記積層基板の中心導体組立体搭載面に第 1〜第 3の電極パターンが形成されて おり、前記第 1電極パターンは前記中心導体の共通部と接続し、前記第 2電極パター ンは前記中心導体の第 1中心導体の端部と接続し、前記第 3電極パターンは前記中 心導体の第 2中心導体の端部と接続するのが好ましい。
[0020] 前記積層基板の裏面に入力端子及び出力端子が形成されており、前記積層基板 に形成されたビアホールを介して、前記第 1電極パターンは前記出力端子と接続し、 前記第 2電極パターンは前記入力端子と接続して 、るのが好ま 、。
[0021] 第 1入出力ポートと第 2入出力ポートとの間に接続された第 1インダクタンス素子と、 第 2入出力ポートとアースとの間に接続された第 2インダクタンス素子と、前記第 1入出 力ポートと前記第 2入出力ポートとの間に接続され、前記第 1インダクタンス素子と並 列共振回路を構成する第 1キャパシタンス素子と、前記第 2入出力ポートとグランドと の間に接続され、前記第 2インダクタンス素子と並列共振回路を構成する第 2キャパ シタンス素子と、前記第 1入出力ポートと前記第 2入出力ポートとの間に接続された抵 抗素子とを備えた非可逆回路素子であって、前記第 1キャパシタンス素子及び Z又 は前記第 2キャパシタンス素子は、並列接続された複数のコンデンサにより構成され ており、前記複数のコンデンサの一部が誘電体と電極パターンで構成された積層基 板内に前記電極パターンで形成されている非可逆回路素子を製造する本発明の方 法は、
(a)前記積層基板内に形成されたコンデンサの容量値を計測し、
(b)容量値の計測値と、前記第 1キャパシタンス素子及び Z又は前記第 2キャパシタン ス素子の設定容量値との差分を求め、
(c)前記容量値の差分に相当する容量値を有するチップコンデンサを前記積層基板 上に搭載することを特徴とする。
[0022] 前記積層基板を複数備えたマザ一基板を形成し、前記積層基板内に形成されたコ ンデンサの容量値を計測し、容量値の計測値が設定容量値から外れて!/ヽる積層基 板にマーキングするのが好ま 、。マーキングのな ヽ積層基板にだけ前記チップコン デンサを搭載するのが好まし 、。
発明の効果
[0023] 以上の通り、第 1キャパシタンス素子及び Z又は第 2キャパシタンス素子の一部を積 層基板に電極パターンで形成するとともに、残部をチップコンデンサで構成すること により、積層基板に形成されたキャパシタンスのばらつきをチップコンデンサの容量 値の選択により補正することができ、もってトリミング等の手段によらず、第 1及び第 2 のキャパシタンス素子の容量値のばらつきを低減し、積層基板にカ卩ェによるダメージ を与えず、電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。 図面の簡単な説明
[0024] [図 1]本発明の一実施態様による非可逆回路素子の等価回路を示す図である。
[図 2]本発明の一実施態様による非可逆回路素子の等価回路を示す図である。
[図 3]本発明の一実施態様による非可逆回路素子を示す斜視図である
[図 4]本発明の一実施態様による非可逆回路素子を示す分解斜視図である。
[図 5(a)]本発明の一実施態様による非可逆回路素子に用いる中心導体を示す平面 展開図である。
[図 5(b)]図 5(a)に示す中心導体の組立状態を示す斜視図である。
[図 6]本発明の非可逆回路素子に用いる積層基板を示す分解斜視図である。
[図 7]本発明の非可逆回路素子に用いる榭脂ケースを示す平面図である。 [図 8]従来の 3端子対アイソレータを示す等価回路である。
[図 9]従来の 2端子対アイソレータを示す等価回路である。
[図 10]従来の 2端子対アイソレータを示す分解斜視図である。
[図 11]従来の 2端子対アイソレータに用いる積層基板を示す分解斜視図である。
[図 12]従来の非可逆回路素子に用いる積層基板に形成された第 2キャパシタンス素 子の容量値の分布を示すグラフである。
[図 13]本発明の非可逆回路素子に用いる積層基板に形成されたコンデンサの容量 値の分布を示すグラフである。
[図 14]本発明の非可逆回路素子に用いる積層基板に形成された第 2キャパシタンス 素子 (合成容量)の容量値の分布を示すグラフである。
[図 15]本発明の一実施態様による非可逆回路素子の挿入損失特性を示すグラフで ある。
発明を実施するための最良の形態
[0025] 図 1及び図 2は、本発明の一実施態様による非可逆回路素子としての 2端子対アイ ソレータの等価回路を示す。図 1は中心導体組立体を部品形状で表し、図 2は中心 導体組立体を第 1インダクタンス素子 L1と第 2インダクタンス素子 L2とからなる等価回 路で表す。
[0026] この非可逆回路素子は、第 1入出力ポート P1と第 2入出力ポート P2との間に接続さ れた第 1インダクタンス素子 L1と、第 2入出力ポート P2とグランドとの間に接続された第 2インダクタンス素子 L2と、第 1入出力ポート P1と第 2入出力ポート P2の間に接続され、 第 1インダクタンス素子 L1と第 1の並列共振回路を構成する第 1キャパシタンス素子 Ci (コンデンサ Cie及び Ciiの合成容量）と、第 2入出力ポート P2とグランドとの間に接続さ れ、第 2インダクタンス素子 L2と第 2の並列共振回路とを構成する第 2キャパシタンス 素子 Cf (コンデンサ Cfe及び Cfiの合成容量）と、第 1入出力ポート P1と第 2入出力ポー ト P2の間に接続された抵抗素子 Rとを具備する。
[0027] 図 3は本発明の一実施態様による非可逆回路素子の外観を示し、図 4はその部品 を示す。非可逆回路素子 1は、マイクロ波フ ライト 10及びそれを包むように配置され た中心導体 (マイクロ波フ ライト 10上で互いに電気的絶縁状態で交差する第 1中心 導体 21及び第 2中心導体 22からなる）を備えた中心導体組立体 30と、内部にコンデン サ Cii及び Cfiが形成され、表面に実装用電極パターン、入出力電極 IN, OUT,グラン ド電極 GNDが形成され、コンデンサ Cie, Cfeをチップコンデンサ 62, 61として実装した 積層基板 50と、積層基板 50を収容する榭脂ケース 80と、マイクロ波フェライト 10に直 流磁界を供給する永久磁石 40と、永久磁石 40を収容するとともに、榭脂ケース 80と係 合する上ケース 70とを具備する。
[0028] 第 1及び第 2のキャパシタンス素子 Ci、 Cfは、積層基板 50の内部に形成したコンデン サ Cii, Cfiと、積層基板 50の外表面に搭載したチップコンデンサ Cie, Cfeとを並列接 続してなり、これらのキャパシタンス素子の合成容量を有する。積層基板 50の内部に 形成するキャパシタンス素子 Cii及び Cfiは、第 1又は第 2のキャパシタンス素子 Ci, Cf より小さい容量を有する。コンデンサ Cii及び Cfiの容量のばらつきは、積層基板 50の 外表面に搭載したチップコンデンサ Cie、 Cfeにより補正する。
[0029] 積層基板 50は、低温焼成が可能なセラミック (LTCC)からなる誘電体シート上に、 A g, Cu等を主体とする導電ペーストを印刷して所望の導体パターンを形成し、得られ た複数の導体パターン付き誘電体シートを積層し、焼成することにより得られる。これ により、複数のキャパシタンス素子を一体ィ匕した積層基板 50が得られる。
[0030] 誘電体シート S1には電極パターン 501〜504、 520、 521が配設され、誘電体シート S2 には電極パターン 505、 506が形成され、誘電体シート S3には電極パターン 507が形 成され、誘電体シート S4には電極パターン 508が形成され、誘電体シート S5には電極 パターン 509が形成され、誘電体シート S6には電極パターン 510が形成されて!、る。 積層基板 50の裏面には、入力端子 IN用電極パターンと出力端子 OUT用電極パター ンとがグランド電極 GNDを挟んで配設されて!/、る。
[0031] 誘電体シート S1〜S6上の電極パターンは、導電性ペーストを充填したビアホール V Hgl〜VHg6, VHil〜VHi9, VHol〜VHo7を介して適宜電気的に接続されている。ビ ァホール VHgl〜VHg6は電極パターン 504、 505, 510をグランド電極 GNDに電気的に 接続し、ビアホール VHil〜VHi9は電極パターン 502を電極パターン 508を介して入力 端子 INに電気的に接続し、ビアホール VHol〜VHo7は電極パターン 520、 507、 509を 出力端子 OUTに電気的に接続している。電極パターン 503、 506、 507、 508、 509はコ ンデンサ Ciiを構成し、電極パターン 520、 505、 507、 509, 510はコンデンサ Cfiを構成 する。
[0032] この実施態様では、コンデンサ Cii, Cfiを構成する電極パターンを複数の層に配置 し、ビアホールで並列接続しているので、積層基板 50の一層当りの電極パターン面 積が広ぐ大きな容量値が得られる。積層基板 50の内部に形成するコンデンサの容 量は、ばらつきを見込んで、平均値が第 1又は第 2のキャパシタンス素子 Ci, Cfの容 量値より約 5%小さくなるように、設定するのが好ましい。
[0033] 積層基板 50内に形成されたコンデンサ Cii, Cfiの容量値を計測し、第 1又は第 2のキ ャパシタンス素子 Ci, Cfの容量値との差分をチップコンデンサ Cie、 Cfeで補正する。 本実施態様では、補正用チップコンデンサ Cie、 Cfeとして、小容量で狭許容差の積 層コンデンサを用いる。この積層コンデンサは 0.1 pF〜数 pFと小容量であり、 0.5 pF 以下では ±0.05 pF、 0.5 pF超で 1.0 pF未満では ±0.075 pF、 1.0 pF以上では ±0.1 pFの許容差を有する。
[0034] 積層基板 50内のコンデンサ Cii, Cfiの容量値のばらつきに応じて、高精度の補正用 キャパシタンス素子を用いることにより、第 1及び第 2のキャパシタンス素子 Ci, Cfのい ずれも、レーザトリミングを必要とせずにばらつきを低減し、所望の容量値に設定する ことができる。
[0035] 積層基板の製造方法の一例を説明する。まずドクターブレード法等の公知のシート 成形方法により、セラミックス粉末、バインダ及び可塑剤からなるスラリーを、ポリェチ レンテレフタレートフィルムからなるキャリアフィルム上に均一に塗布し、数十 μ mから 数百/ z mの厚さのグリーンシートを形成する。乾燥後、グリーンシートをキャリアシート が付 、たまま所定の寸法に裁断する。
[0036] セラミックス粉末は、例えば 1000°C以下と低温で焼結可能な誘電体セラミックスから なるのが好ましい。このような低温焼結可能な誘電体セラミックスとしては、例えば、 (a) A1 0を主成分とし、 SiO、 SrO、 CaO、 PbO、 Na O及び K Oの少なくとも 1種を複成分
2 3 2 2 2
とするセラミックス、（b) A1 0を主成分とし、 MgO、 SiO及び GdOの少なくとも 1種を複
2 3 2
成分とするセラミックス等が挙げられる。 Bi 0、 Y 0、 CaCO、 Fe O、 In 0及び V O
2 3 2 3 3 2 3 2 3 2 5 の少なくとも 1種を含むと、低温焼結化が進む。 [0037] 低温焼結可能な誘電体セラミックスの具体的組成例は、 A1 0換算で 10〜60質量％
2 3
の Al、 SiO換算で 25〜60質量％の Si、 SrO換算で 7.5〜50質量％の Sr、及び TiO換算
2 2 で 0〜20質量％の Tiからなる主成分 (Al〇 +SiO + SrO + TiO = 100質量0 /0)と、畐 ij
2 3 2 2
成分として主成分 100質量部当たり Bi 0換算で 0.1〜10質量部の Biを含有する。この
2 3
誘電体セラミックスは有害物質である Pbを含まない。またこの誘電体セラミックスは、 Ί 〜9の誘電率、 240 MPa以上と高い抗折強度（長さ 36 mm、幅 4 mm、厚さ 3 mm及び支 点間距離 30 mmの試料を用いた JIS R 1601による 3点曲げ試験法で測定）、 110 GPa 以上と高！ヽヤング率を有する。
[0038] 電極パターンを形成したグリーンシートを積層した後、一体的に圧着し、厚さがほぼ 0.35 mmの平板状成形体とする。平板状成形体の主面に、所定のチップサイズに分 割できる間隔で、直交する複数の分割溝をほぼ 0.1 mmの深さに刻設する。分割溝の 深さは、平板状成形体の厚さにもよるが、分割し易さや取り扱い易さ等から、 30〜150 m程度である。分割溝付きの平板状成形体を脱脂'焼結し、分割溝で区画された 複数の積層基板を備えたマザ一基板を得る。マザ一基板のサイズは、例えば積層基 板を 50 X 30個有する場合、 170 mm X 105 mm X 0.2 mm程度であるのが好ましい。
[0039] マザ一基板の各積層基板にコンデンサ Cii、 Cfiを形成した後、キャパシタンステスタ 等の計測手段で容量値を計測し、容量値の計測値と設定値との差分に基づ!、て補 正用チップコンデンサを選択し、各積層基板の所定部位に実装する。なお、ある積 層基板における容量値の差分が第 1及び第 2のキャパシタンス素子 Ci, Cfの設定容 量値に対して、例えば +0.3%を超えるか 10%未満の場合、その積層基板に不良 品としてマーキングする。なお上記差分は閾値の一例であり、限定的ではない。チッ プコンデンサを実装する際にはマーキングを画像認識し、マーキングのな ヽ積層基 板にのみチップコンデンサを実装すると、無駄な部品実装を省ける。
[0040] 各積層基板の主面の電極パターン 502、 520にチップ抵抗 63を搭載し、第 1の〜第 3 の電極パターン 501、 503、 504に中心導体組立体 30を実装する。それぞれ半田付け 等により、第 1電極パターン 501のほぼ円形部に中心導体 20の共通部 23を接続し、第 2電極パターン 503に第 1中心導体 21の端部 21aを接続し、第 3電極パターン 504に第 2 中心導体 22の端部 22aを接続する。本実施態様では、第 1電極パターン 501はほぼ円 形である力 これは周囲の電極パターン 502, 503, 504の形成面積を広く取りながら、 それらの電極パターンとの絶縁距離を大きく取るためである。
[0041] 最後に分割溝にそってマザ一基板を分割し、外形寸法が 2.6 mm X 2.6 mm X 0.2 m mの積層基板 50を得る。分割溝は鋼刃により形成することができる力 焼結後に形成 する場合にはダイシングソーやレーザ加工等の切断手段を採用することができる。
[0042] 積層基板 50に低温焼結セラミックスを用いることにより、 Ag, Cu, Au等の高い導電 率を有する金属を電極パターンに使用できる。高 ヽ Q値を有する誘電体材料を用い るとともに、電気抵抗による損失を抑えた電極を用いることにより、極めて損失の小さ V、非可逆回路素子が得られる。
[0043] 中心導体^ &立体 30においては、例えば矩形状のマイクロ波フェライト 10の表面に、 第 1中心導体 21及び第 2中心導体 22が絶縁層 (図示せず)を介して交差するように配 置されている。本実施例では第 1中心導体 21及び第 2中心導体 22は直交している (交 差角が 90° である)が、交差角が 90° 以外の場合も本発明の範囲内である。一般に 、第 1中心導体 21及び第 2中心導体 22は 80° 〜110° の角度範囲で交差していれば 良い。
[0044] 図 5(a)は中心導体 20の平面展開図であり、図 5(b)は中心導体 20をマイクロ波フェラ イト 10上に配置した状態を示す斜視図である。なお図 5(b)では、中心導体 20の共通 部 23が見えるように、第 1中心導体 21及び第 2中心導体 22に包み込まれるマイクロ波 フェライト 10は省略されている。中心導体 20は、共通部 23と、共通部 23の一辺 23aから 直角に延在する第 1中心導体 21と、共通部 23の隣接する他辺 23bから直角に延在す る第 2中心導体 22とを一体的に有し、全体的に L字状である。このような中心導体 20 は、例えば厚さ 30 mの銅板から打ち抜き等により形成することができる。高周波に おける表皮効果により損失を低減するために、銅板に厚さ 1〜4 mの銀メツキを施す のが好ましい。
[0045] 第 1中心導体 21は 3本の並列導体 (線路） 211〜213からなり、第 2中心導体 22は 1本 の導体 (線路） 221からなる。このように構成により、第 1中心導体 21のインダクタンスは 第 2中心導体 22のインダクタンスより小さぐインピーダンスが調整される。第 1及び第 2 の中心導体 21, 22の端部 21a, 22aを幅広くすると、積層基板 50に形成された電極パ ターン 503、 504との接続が容易である。
[0046] 第 1中心導体 21及び第 2中心導体 22を一枚の銅板により一体的に形成する代わり に、別々の銅板により形成しても良い。またポリイミド等の可撓性耐熱絶縁シートの両 面に、第 1中心導体 21及び第 2中心導体 22を印刷法又はエッチング法により形成して も良い。さらにマイクロ波フェライト 10に第 1中心導体 21及び第 2中心導体 22を印刷し ても良い。このように、第 1中心導体 21及び第 2中心導体 22の形態は限定的ではない
[0047] 中心導体 20の第 1中心導体 21及び第 2中心導体 22はマイクロ波フ ライト 10を包み 込んでいるので、単にマイクロ波フェライト 10の一主面に中心導体 20を配置する場合 より大きなインダクタンスが得られる。これは、マイクロ波フェライト 10の小型化に大ぃ に寄与している。
[0048] マイクロ波フェライト 10は、永久磁石 40からの直流磁界に対して非可逆回路素子と しての機能を果たす磁性材であれば良い。好ましい磁性材として、イットリウム-鉄-ガ 一ネット (YIG)等のようなガーネット構造を有するフ ライトが挙げられるが、使用周波 数によっては Ni系フェライト等のスピネル構造を有するフェライトを用いることもできる 。 YIGの場合、 Yの一部を Gd, Ca, V等で置換しても良ぐまた Feの一部を Al, Ga等で 置換しても良い。また第 1及び第 2の中心導体 21, 22を印刷する場合、中心導体を構 成する電極パターンと同時焼成可能なように、所定量の Biを添加しても良い。
[0049] 中心導体組立体 30に直流磁界を印加する永久磁石 40は、上ケース 70の内壁面に 接着剤等により固定される。永久磁石 40としては、コスト及びマイクロ波フェライト 10と の温度特性の相性の観点から、フェライト磁石 [例えば、（Sr/Ba)0 'nFe 0 ]が好まし
2 3 い。さらに (Sr/Ba)RO 'n(FeM) 0 [Rは Yを含む希土類元素の少なくとも 1種の元素で、
2 3
Sr及び Z又は Baの一部を置換し、 Mは Co、 Mn、 Ni及び Znからなる群力 選ばれた少 なくとも 1種の元素で、 Feの一部を置換している]により表される組成を有し、マグネト プランバイト型結晶構造を有し、 R元素及び Z又は M元素が化合物の状態で仮焼後 の粉砕工程で添加されたフェライト磁石は、高い磁束密度を有するので、非可逆回 路素子の小型化及び薄型化を可能にする。フェライト磁石の磁気特性としては、残留 磁束密度 Brが 430 mT以上、特に 440 mT以上であり、保持力 iHcが 340 kA/m以上で あり、最大エネルギー積 (BH)maxが 35 kj/m3以上であるのが好ましい。
[0050] 図 7は榭脂ケース 80を示す平面図である。インサート成形された榭脂ケース 80は 0.1 mm程度と薄い金属フレーム 81を有する。金属フレーム 81は金属力も打ち抜きやエツ チング等により形成され、底部 81bと、その両側の 2つの側壁 81a, 81cと、端子 81(！〜 8 lgとを一体的に有する。フレーム端子 81(！〜 81gはグランド端子である。フレーム側壁 8 la, 81cは上ケース 70の側壁と向かい合うので、永久磁石 40の磁束を中心導体組立 体 30に均一に供給できる。
[0051] フレーム 81にはまた入力端子 82a (IN,等価回路の第 1入出力ポート Pl)、及び出力 端子 83a (OUT,等価回路の第 2入出力ポート P2)がー体的に設けられている。フレー ム底部 81bはグランドとして機能するので、入力端子 82a (IN)及び出力端子 83a (OUT )と電気的に絶縁するために、入力端子 82aの露出端 82b及び出力端子 83aの露出端 83bから 0.3 mm程度離隔している。
[0052] フレーム 81は、例えば厚さ 0.1 mm程度の SPCC (JIS G3141)からなり、表面に厚さ 1 〜3 μ mの Cuメツキ及び厚さ 2〜4 μ mの Agメツキが施されている。このようなメツキによ り、高周波特性が改善されている。
[0053] 榭脂ケース 80内に積層基板 50を収容し、積層基板 50の入力端子 IN及び出力端子 OUTを榭脂ケース 80の入力端子の露出端 82b及び出力端子の露出端 83bにそれぞ れ半田付する。積層基板 50の底部グランド GNDは、榭脂ケース 80のフレーム底部 81 bに半田付する。
[0054] 榭脂ケース 80にインサート成形された金属フレーム 81の側壁 81a, 81cと接合される ほぼ箱型状の上ケース 70は、軟鉄等の強磁性体により形成され、永久磁石 40、中心 導体組立体 30及び積層基板 50を囲む磁気回路を形成する磁気ヨークとして機能す る。上ケース 70に、 Ag、 Au、 Cu及び A1力もなる群力も選ばれた少なくとも一種の金属 又はその合金力もなるメツキ層を形成するのが好ましい。メツキ層の電気抵抗率は 5.5 μ Ω cm以下が好ましぐ 3 Ω cm以下がより好ましぐ 1.8 Ω cm以下が最も好ましい 。メツキ層の厚さは 0.5〜25 μ mが好ましぐ 0.5〜10 μ mがより好ましぐ 1〜8 μ mが最 も好ましい。このような構成により、外部回路との相互干渉を抑制して損失を低減する ことができる。 [0055] 本発明を以下の実施例によりさらに詳細に説明するが、本発明はそれらに限定さ れるものではない。
[0056] 従 例 1
第 1キャパシタンス素子 Ciを 29 pF、第 2キャパシタンス素子 Cl¾18.0 pFに設定して、 1500個（50 X 30個）の積層基板を有する複数のマザ一基板を作製した。これらのマ ザ一基板を分割して得られた積層基板カゝら任意に選択した 1500個の積層基板にお ける第 2キャパシタンス素子 Cfの容量値分布を図 12に示す。図 12から、第 2キャパシタ ンス素子 Cfは 17.3〜18.5 pFの範囲でばらついているのが分かる。このような積層基 板を用いて非可逆回路素子を作製したところ、挿入損失特性が規格から外れるもの があり、歩留りは 60%に満たな力つた。このような容量値のばらつきは第 1キャパシタ ンス素子 Ciでも同様に生じて 、た。
[0057] 実飾 II
積層基板内に形成するコンデンサ Cii, Cfiの容量値をそれぞれ 27.6 pF及び 17.1 p Fと、第 1及び第 2のキャパシタンス素子 Ci, Cfの設定値より約 5%小さく設定し、 1500 個（50 X 30個）の積層基板を有する複数のマザ一基板を作製した。これらのマザ一 基板を分割して得られた積層基板カゝら任意に選択した 1500個の積層基板におけるコ ンデンサ Cfiの容量値分布を図 13に示す。コンデンサ Cfiの容量値は 16.6〜17.8 pFの 範囲で、従来例 1と同等にばらついていた。
[0058] これらの積層基板の各々につ 、てコンデンサ Cfiの容量値を計測し、計測値が 16.6 pF以上 17.0 pF未満の場合には、積層基板表面に補正用チップコンデンサ Cfeとして 、容量値が 1.2 pFのチップコンデンサを搭載した。同様に、計測値が 17.0 pF以上 17. 2 pF未満の場合には 1.0 pFのチップコンデンサを搭載し、計測値が 17.2 pF以上 17.5 pF未満の場合には 0.7 pFのチップコンデンサを搭載し、計測値が 17.5 pF以上 17.8 pF未満の場合には 0.5 pFのチップコンデンサを搭載した。図 14にチップコンデンサ 搭載後の容量分布を示す。図 14から、補正用チップコンデンサ Cfeの搭載により、全 ての積層基板で容量値が第 2キャパシタンス素子 Cfの目標値（18.0 pF) ±3%以内と なったことが分かる。第 1キャパシタンス素子 Ciの容量値も、同様に補正用チップコン デンサ Cieを用いて 29 pF±3%内となった。 [0059] 得られた積層基板を用いて通過帯域周波数力 30〜840 MHzの 3.2 mm角の超小 型非可逆回路素子を作製した。この非可逆回路素子のスペックは以下の通りである マイクロ波フェライト 10 :直径 1.9 mm X厚さ 0.35 mmのガーネット。
永久磁石 40 :長さ 2.8 mm X幅 2.5 mm X厚さ 0.4 mmのフェライト。
中心導体 20：エッチングにより形成した厚さ 30 mの L字状銅板 (厚さ 1〜4 mの半 光沢 Agメツキ）であり、図 5に示すように、幅 0.2 mmの 3本の並列導体からなる第 1中心 導体 21 (導体間の隙間は 0.25 mmで、全体の幅が 1.1 mm)と、幅 0.2 mmの単線導体 力 なる第 2中心導体 22とを有する。
[0060] 上記の通りチップコンデンサで補正した積層基板を用い、 75 Ωのチップ抵抗を積層 基板に半田付けして搭載した。なお抵抗は積層基板に印刷法により形成しても良い
[0061] 第 2キャパシタンス素子 Cfの容量値が最大（18.2 pF)、最小（17.8 pF)及び平均（18.
0 pF)の 3種類の積層基板を用いて作製した非可逆回路素子に対して、挿入損失を 測定した。図 15は各非可逆回路素子の挿入損失特性を示す。図 15から、挿入損失 のピーク周波数は第 2キャパシタンス素子 Cfのばらつきにより変化する力 その変化 幅は 5〜8 MHzと小さく、また挿入損失は目標値 (0.5 dB)以下であることが分かる。ま た挿入損失のピーク値は、積層基板内に形成したコンデンサのみで第 2キャパシタン ス素子 Cl^構成した従来の非可逆回路素子と同等であり、チップコンデンサを用いる ことによる挿入損失特性の劣化は見られな力つた。
[0062] アイソレーション特性についても、同様な方法でばらつきを低減できることを確認し た。このようにして得られる本発明の非可逆回路素子は歩留りが 100%であり、 830〜 840 MHz帯でアイソレーション特性と挿入損失特性がともに良好であった。
産業上の利用可能性
[0063] 本発明によれば、第 1キャパシタンス素子及び Z又は第 2キャパシタンス素子の一 部を積層基板内に電極パターンで形成するとともに、残部を積層基板に搭載するチ ップコンデンサで構成することにより、積層基板内に形成されたコンデンサの容量値 のばらつきをチップコンデンサの容量値の選択により補正することができ、トリミング等 の手段によらず、第 1及び第 2のキャパシタンス素子のばらつきを低減することができ 、もって電気的特性に優れた非可逆回路素子を歩留り良く製造することができる。

Claims

請求の範囲
[1] 第 1入出力ポートと第 2入出力ポートとの間に接続された第 1インダクタンス素子と、 第 2入出力ポートとアースとの間に接続された第 2インダクタンス素子と、前記第 1入出 力ポートと前記第 2入出力ポートとの間に接続され、前記第 1インダクタンス素子と並 列共振回路を構成する第 1キャパシタンス素子と、前記第 2入出力ポートとグランドと の間に接続され、前記第 2インダクタンス素子と並列共振回路を構成する第 2キャパ シタンス素子と、前記第 1入出力ポートと前記第 2入出力ポートとの間に接続された抵 抗素子とを備えた非可逆回路素子であって、前記第 1キャパシタンス素子及び Z又 は前記第 2キャパシタンス素子は、誘電体と電極パターンで構成された積層基板内 に前記電極パターンで形成されたコンデンサと、前記積層基板上に搭載されたチッ プコンデンサとを並列接続してなることを特徴とする非可逆回路素子。
[2] 請求項 1に記載の非可逆回路素子にお！ヽて、前記積層基板内に形成された前記コ ンデンサの容量値が前記チップコンデンサの容量値より大きいことを特徴とする非可 逆回路素子。
[3] 請求項 2に記載の非可逆回路素子において、前記チップコンデンサの容量値の選 択により、前記第 1キャパシタンス素子及び Z又は第 2キャパシタンス素子の容量値の ばらつきを低減することを特徴とする請求項 2に記載の非可逆回路素子。
[4] 請求項 1〜3のいずれかに記載の非可逆回路素子において、前記第 1インダクタン ス素子を構成する第 1中心導体及び前記第 2インダクタンス素子を構成する第 2中心 導体がマイクロ波フェライト上に交差して配置された中心導体組立体が、前記積層基 板に実装されて!ヽることを特徴とする非可逆回路素子。
[5] 請求項 4に記載の非可逆回路素子において、前記第 1中心導体は複数の導体で構 成され、前記第 2中心導体は 1本の導体で構成されていることを特徴とする非可逆回 路素子。
[6] 請求項 1〜5のいずれかに記載の非可逆回路素子において、前記第 1インダクタン ス素子のインダクタンスが前記第 2インダクタンス素子のインダクタンスより/ J、さいことを 特徴とする非可逆回路素子。
[7] 請求項 4に記載の非可逆回路素子において、前記積層基板の中心導体組立体搭 載面に第 1〜第 3の電極パターンが形成されており、前記第 1電極パターンは前記中 心導体の共通部と接続し、前記第 2電極パターンは前記中心導体の第 1中心導体の 端部と接続し、前記第 3電極パターンは前記中心導体の第 2中心導体の端部と接続 して!/ヽることを特徴とする非可逆回路素子。
[8] 請求項 7に記載の非可逆回路素子において、前記積層基板の裏面に入力端子及 び出力端子が形成されており、前記積層基板に形成されたビアホールを介して、前 記第 1電極パターンは前記出力端子と接続し、前記第 2電極パターンは前記入力端 子と接続して！/ヽることを特徴とする非可逆回路素子。
[9] 第 1入出力ポートと第 2入出力ポートとの間に接続された第 1インダクタンス素子と、 第 2入出力ポートとアースとの間に接続された第 2インダクタンス素子と、前記第 1入出 力ポートと前記第 2入出力ポートとの間に接続され、前記第 1インダクタンス素子と並 列共振回路を構成する第 1キャパシタンス素子と、前記第 2入出力ポートとグランドと の間に接続され、前記第 2インダクタンス素子と並列共振回路を構成する第 2キャパ シタンス素子と、前記第 1入出力ポートと前記第 2入出力ポートとの間に接続された抵 抗素子とを備えた非可逆回路素子であって、前記第 1キャパシタンス素子及び Z又 は前記第 2キャパシタンス素子が並列接続された複数のコンデンサにより構成されて おり、前記複数のコンデンサの一部が誘電体と電極パターンで構成された積層基板 内に前記電極パターンで形成されている非可逆回路素子を製造する方法であって、
(a)前記積層基板内に形成されたコンデンサの容量値を計測し、
(b)容量値の計測値と、前記第 1キャパシタンス素子及び Z又は前記第 2キャパシタン ス素子の設定容量値との差分を求め、
(c)前記容量値の差分に相当する容量値を有するチップコンデンサを前記積層基板 上に搭載することを特徴とする方法。
[10] 請求項 8に記載の非可逆回路素子の製造方法において、前記積層基板を複数備 えたマザ一基板を形成し、前記積層基板内に形成されたコンデンサの容量値を計測 し、容量値の計測値が設定容量値から外れて ヽる積層基板にマーキングすることを 特徴とする非可逆回路素子の製造方法。
[11] 請求項 9に記載の非可逆回路素子の製造方法にお 、て、マーキングのな 1、積層基 板にだけ前記チップコンデンサを搭載することを特徴とする非可逆回路素子の製造 方法。
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