[go: up one dir, main page]

WO2007049365A1 - 試験装置、クロック発生装置、及び電子デバイス - Google Patents

試験装置、クロック発生装置、及び電子デバイス Download PDF

Info

Publication number
WO2007049365A1
WO2007049365A1 PCT/JP2005/024025 JP2005024025W WO2007049365A1 WO 2007049365 A1 WO2007049365 A1 WO 2007049365A1 JP 2005024025 W JP2005024025 W JP 2005024025W WO 2007049365 A1 WO2007049365 A1 WO 2007049365A1
Authority
WO
WIPO (PCT)
Prior art keywords
jitter
clock
phase
control unit
output
Prior art date
Application number
PCT/JP2005/024025
Other languages
English (en)
French (fr)
Inventor
Masahiro Ishida
Takahiro Yamaguchi
Mani Soma
Original Assignee
Advantest Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corporation filed Critical Advantest Corporation
Priority to DE112005003735T priority Critical patent/DE112005003735T5/de
Priority to JP2007542229A priority patent/JP4649480B2/ja
Publication of WO2007049365A1 publication Critical patent/WO2007049365A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31708—Analysis of signal quality
    • G01R31/31709—Jitter measurements; Jitter generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump

Definitions

  • Test apparatus clock generator, and electronic device
  • the present invention relates to a clock generator that generates a clock to which jitter is applied, a test apparatus that tests a device under test, and an electronic device that outputs a clock that has been marked with jitter.
  • a clock generator that generates a clock to which jitter is applied
  • test apparatus that tests a device under test
  • electronic device that outputs a clock that has been marked with jitter.
  • a multi-phase clock has been used in a high-speed data communication device or a serial IZO device for the purpose of generating an accurately inscribed bit interval.
  • a multi-phase clock is generated by aligning a plurality of low-frequency clocks at approximately equal intervals (align the phase of the plural low-frequency clocks each other m the same phase difference).
  • the signal output from each delay element in a DLL (delay-locked loop) circuit is used as multiple low-frequency clocks, or the signal output from each inverter in a PLL (phase-locked loop) circuit May be used as a plurality of low-frequency clocks.
  • a jitter test is an item for testing a high-speed communication device or the like.
  • the International Telecommunication Union (ITU) recommendation requires that the test be performed by applying jitter having a frequency of several hundred MHz to the communication data.
  • the multi-phase clock is generated by arranging the low-frequency clocks at equal intervals using a DLL or PLL. For this reason, the multi-phase clock has no jitter and cannot be used for jitter testing.
  • the multi-phase clock After generating a high-frequency multi-phase clock, It was difficult to apply high-frequency jitter to a wave number clock, and it was difficult to use a conventional multi-phase clock for jitter testing.
  • an object of the present invention is to provide a test apparatus and a clock generation apparatus that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a clock generator that generates a single-phase clock to which jitter is applied is used.
  • a clock generator including a multi-phase clock generator that generates a plurality of clock signals each having a substantially equal phase difference, and a jitter applying unit that applies jitter to each clock signal.
  • the multi-phase clock generation unit detects a phase difference between a plurality of delay elements that sequentially delay a given reference clock by a predetermined time, an output signal output from the plurality of delay elements, and a reference clock. And a delay control unit for controlling the delay time of each delay element based on the phase difference detected by the phase detector, and the signal output from each delay element It may be output as a signal.
  • a multi-phase clock generator includes a ring oscillator in which a plurality of inverters are connected in a loop, a phase detector that detects a phase difference between a signal output from the ring oscillator and a given reference clock, and a phase detector And a delay control unit that controls the delay time in each inverter based on the detected phase difference, and a signal output from each inverter may be output as each clock signal.
  • the jitter applying unit is provided corresponding to a plurality of clock signals, and delays the corresponding clock signal and outputs the variable clock delay circuit, and jitter data to be applied to the single phase clock, respectively.
  • a jitter control unit for controlling a delay amount in the variable delay circuit.
  • the jitter controller may control the delay amount in each variable delay circuit independently.
  • Jitter controller is provided corresponding to a plurality of variable delay circuits, corresponding variable
  • a plurality of jitter memories for storing individual jitter data for controlling the delay amount of the delay circuit may be provided.
  • Each jitter memory may output jitter data to be set next in response to the corresponding variable delay circuit outputting a pulse.
  • the jitter control unit may further include a data generation unit that generates individual jitter data to be stored in each jitter memory based on the jitter data to be applied to the single phase clock.
  • the jitter control unit outputs a jitter memory that stores jitter data to be applied to the single phase clock and each bit of the jitter data sequentially output by the jitter memory as control data for the corresponding variable delay circuit. May have a demultiplexer.
  • the jitter control unit counts the pulses of a given counter clock, and each time the count value reaches a predetermined value, it controls a single phase by controlling a counter that sequentially specifies the address of the jitter memory and a predetermined value in the counter. And a period controller for controlling the period of jitter applied to the clock.
  • the jitter control unit counts the pulses of the given counter clock, and each time the count value reaches a predetermined value, it generates a counter that sequentially specifies the address of the jitter memory and a pseudo random sequence signal, and the counter clock And a cycle control unit for supplying to the counter.
  • the jitter control unit may further include a frequency control unit that controls the frequency at which a predetermined logical value is generated based on the pseudo-random sequence signal generated by the cycle control unit.
  • the clock generator further includes a clock converter that synthesizes the clock signal to which the jitter is applied in the jitter application unit and generates a single phase clock.
  • a test apparatus for testing a device under test a clock generation unit for generating a single phase clock to which jitter is applied, and a device under test in synchronization with the single phase clock
  • a pattern generator that generates test data to be input to the device, and a determination unit that evaluates the device under test based on a signal output from the device under test.
  • Each of the clock generators has a predetermined cycle period.
  • a test apparatus having a multi-phase clock generator for generating a plurality of clock signals having pulses at substantially equal intervals, and a jitter applying unit for applying jitter to each clock signal.
  • the clock generation unit may further include a clock conversion unit that generates a single-phase clock by synthesizing the clock signals to which jitter has been applied in the jitter application unit.
  • an electronic device that generates a single-phase clock to which jitter is applied, and a multi-phase clock generator that generates a plurality of clock signals each having a substantially equal phase difference
  • an electronic device including a jitter applying unit that applies jitter to each clock signal, a multi-phase clock generating unit, and a chip substrate on which the jitter applying unit is provided.
  • the electronic device may further include a clock converter that is provided on the chip substrate and generates a single-phase clock by synthesizing a clock signal to which jitter is applied! ,.
  • a high-frequency clock to which high-frequency jitter is applied can be easily generated.
  • the device under test can be accurately tested by using the clock.
  • FIG. 1 is a diagram showing an example of a configuration of a test apparatus 100 according to an embodiment of the present invention.
  • FIG. 2 is a diagram showing an example of the configuration of a multi-phase clock generation unit 50 and a jitter injection unit 30.
  • FIG. 3 is a diagram showing an example of a configuration of a clock conversion 40.
  • FIG. 4 is a timing chart showing an example of each clock signal (CLK1 to CLK4) and single phase clock generated by the clock generator 20 shown in FIGS. 2 and 3.
  • FIG. 4 is a timing chart showing an example of each clock signal (CLK1 to CLK4) and single phase clock generated by the clock generator 20 shown in FIGS. 2 and 3.
  • FIG. 4 is a timing chart showing an example of each clock signal (CLK1 to CLK4) and single phase clock generated by the clock generator 20 shown in FIGS. 2 and 3.
  • FIG. 5 is a diagram showing another example of the configuration of the multi-phase clock generation unit 50.
  • FIG. 6 is a timing chart showing an example of each clock signal output from the multiphase clock generation unit 50 shown in FIG. 5.
  • FIG. 6 is a timing chart showing an example of each clock signal output from the multiphase clock generation unit 50 shown in FIG. 5.
  • FIG. 7 is a diagram showing an example of the configuration of a jitter control unit 32.
  • FIG. 8 is a diagram showing another example of the configuration of the jitter control unit 32.
  • FIG. 9 is a diagram showing another example of the configuration of the jitter control unit 32.
  • FIG. 10 is a diagram showing another example of the configuration of the jitter control unit 32.
  • FIG. 1 is a diagram showing an example of the configuration of a test apparatus 100 according to an embodiment of the present invention.
  • the test apparatus 100 is an apparatus for testing a device under test 200 such as a communication device, and includes a clock generation unit 20, a pattern generation unit 10, and a determination unit 12.
  • the clock generator 20 generates an output clock to which jitter is applied.
  • the case where the clock generation unit 20 outputs a high-frequency single-phase clock as the output clock will be described.
  • the clock generation unit 20 may output the multiphase clock as the output clock without having the clock change 40.
  • the clock generator 20 is preferably capable of applying desired jitter to the single phase clock.
  • the pattern generator 10 generates test data to be input to the device under test 200 in synchronization with the single phase clock supplied from the clock generator 20.
  • the pattern generator 10 should output the device under test 200 based on the test data. Generate expected value data.
  • the determination unit 12 evaluates the device under test 200 by comparing the signal output from the device under test 200 according to the test data with the expected value data provided from the pattern generation unit 10. For example, the amount of jitter applied to the single-phase clock by the clock generator 20 is controlled, and by determining how much jitter is applied, an error bit is generated in the output signal of the device under test 200. Evaluate the jitter tolerance of the test device 200.
  • the clock generation unit 20 includes a multiphase clock generation unit 50, a jitter marking unit 30, and a clock transformation 40.
  • the multi-phase clock generation unit 50 generates a plurality of clock signals each having pulses at substantially equal intervals in a predetermined cycle period.
  • the multi-phase clock generation unit 50 uses a DLL circuit or a PLL circuit, for example, to generate a plurality of clock signals whose phases are adjusted so as to be substantially equally spaced in a predetermined cycle period.
  • the jitter applying unit 30 applies jitter to each clock signal generated by the multiphase clock generating unit 50.
  • the jitter applying unit 30 includes means for independently delaying each clock signal, and applies jitter to each clock signal by controlling a delay amount with respect to each clock signal.
  • the clock change unit 40 synthesizes the respective clock signals to which jitter has been applied to generate a single phase clock. That is, the clock generator 20 applies jitter to the low-frequency clock signal, and synthesizes the clock signal to which the jitter is applied. With such a configuration, it is possible to easily generate a high-frequency single phase clock to which jitter is applied. Moreover, since the high frequency jitter component to be applied to the single phase clock is applied to the edge of the low frequency clock signal, the high frequency jitter component can be easily applied.
  • the clock generation unit 20 may be a single electronic device.
  • the electronic device includes a jitter injection unit 30, a multiphase clock generation unit 50, a clock change unit 40, and a single chip substrate on which these configurations are provided.
  • the chip substrate may be a semiconductor substrate.
  • the electronic device may be externally supplied with a reference clock described later in FIG. For example, a reference clock is given to the electronic device from the test apparatus 100 in which the electronic device is provided.
  • FIG. 2 is a diagram illustrating an example of the configuration of the multi-phase clock generation unit 50 and the jitter application unit 30.
  • the multi-phase clock generation unit 50 has a configuration using a DLL circuit, and includes a plurality of delay elements 52, a phase detector 54, and a delay control unit 56 connected in cascade.
  • Each delay element 52 generates a delay amount according to a given control voltage.
  • Each delay element 52 transmits the reference clock input to the first-stage delay element 52 while sequentially delaying the reference clock by a predetermined delay time corresponding to the control voltage.
  • the phase detector 54 detects the phase difference between the signal output from the delay element 52 in the final stage and the reference clock.
  • the delay control unit 56 outputs a control voltage for controlling the delay time of each delay element 52 based on the phase difference detected by the phase detector 54.
  • the delay control unit 56 includes a charge pump 58 and a filter 60.
  • the charge pump 58 outputs a current pulse signal corresponding to the phase difference detected by the phase detector 54 and supplies it to the filter 60.
  • the filter 60 converts the applied current pulse signal into a control voltage.
  • the multi-phase clock generator 50 outputs the signals output from the respective delay elements 52 as the respective clock signals (CLK1 to CLK4).
  • the multi-phase clock generator 50 includes four delay elements 52 and outputs four clock signals, but the number of delay elements 52 and clock signals is not limited to four.
  • the multiphase clock generator 50 may include a desired number of delay elements 52 in accordance with the frequency of the multiphase clock to be generated, the frequency of jitter that can be applied to each clock signal, and the like.
  • the jitter applying unit 30 includes a plurality of variable delay circuits (36-1 to 36-4, hereinafter collectively referred to as 36), a jitter control unit 32, and an adding unit 34.
  • the plurality of variable delay circuits 36 are provided corresponding to the plurality of clock signals, and delay the corresponding clock signals to supply them to the clock converter 40. That is, the plurality of variable delay circuits 36 are provided corresponding to the plurality of delay elements 52.
  • the Each variable delay circuit 36 delays a signal input to the corresponding delay element 52 or a signal output from the corresponding delay element 52 and supplies the delayed signal to the clock variable.
  • the jitter controller 32 controls the delay amount in each variable delay circuit 36 based on the jitter data to be applied to the single phase clock!
  • the jitter controller 32 preferably controls the delay amount in each variable delay circuit 36 independently. By controlling the delay amount in each variable delay circuit 36 according to the jitter data indicating the jitter component to be applied, jitter can be applied to each clock signal.
  • each variable delay circuit 36 may be controlled according to the edge of the low frequency clock signal. For this reason, each variable delay circuit 36 applies low-frequency jitter to a low-frequency clock signal and synthesizes the respective clock signals to provide a high-frequency single-phase to which high-frequency jitter is applied. A clock can be easily generated.
  • the adder 34 calculates the delay amount in each variable delay circuit 36 based on the signal obtained by adding the delay control signal output from the jitter controller 32 and a predetermined phase control signal.
  • the phase control signal is a signal for adjusting the initial phase of the clock signal when no jitter is applied to the clock signal.
  • the phase control signal can be controlled with high accuracy so that the phases of the clock signals are equally spaced.
  • FIG. 3 is a diagram illustrating an example of the configuration of the clock change unit 40.
  • the clock converter 40 in this example includes a plurality of norsers (42-1 to 42-4, hereinafter collectively referred to as 42), and an OR circuit 48.
  • the plurality of pulsars 42 are provided corresponding to the plurality of clock signals (CLK1 to CLK4).
  • Each pulser 42 outputs a pulse signal having a predetermined pulse width in accordance with the rising edge of the corresponding clock signal.
  • Each pulsar 42 has a delay circuit 44 that defines the pulse width of the pulse signal and an AND circuit 46.
  • the delay circuit 44 delays and outputs the corresponding clock signal.
  • the logical product circuit 46 outputs a logical product of the corresponding clock signal and a signal obtained by inverting the signal output from the delay circuit 44.
  • the logical sum circuit 48 outputs a logical sum of pulse signals output from the respective pulsers 42. This makes it possible to synthesize the clock signals and generate a high-frequency single-phase clock to which jitter is applied.
  • FIG. 4 is a timing chart showing an example of each clock signal (CLK1 to CLK4) and single phase clock generated by the clock generator 20 shown in FIG. 2 and FIG.
  • the multiphase clock generation unit 50 generates a plurality of clock signals arranged at substantially equal intervals in a predetermined cycle period.
  • the waveform of the clock signal output from the multiphase clock generator 50 is indicated by a dotted line.
  • the jitter applying unit 30 applies jitter independently to each clock signal.
  • Fig. 4 the waveform of each clock signal with jitter applied is shown by a solid line.
  • the jitter applying unit 30 controls the delay amount in the corresponding variable delay circuit 36 in accordance with the edge of each low frequency clock signal. That is, the jitter applying unit 30 replaces high-frequency jitter to be applied to the single-phase clock with low-frequency jitter by interleaving processing, and applies it to each low-frequency clock signal. Therefore, the jitter applying unit 30 can easily apply high-frequency jitter.
  • the clock change unit 40 synthesizes each clock signal to which jitter is applied.
  • the clock variation 40 generates a predetermined pulse signal in accordance with the rising edge of each clock signal to which jitter is applied, so that each pulse signal has a jitter component applied to the corresponding clock signal. Is saved. For this reason, the single phase clock that combines the respective pulse signals is applied with the jitter that combines the jitter components applied to the respective clock signals. Therefore, high frequency jitter can be easily applied to the single phase clock.
  • FIG. 5 is a diagram showing another example of the configuration of the multiphase clock generation unit 50.
  • the multi-phase clock generation unit 50 in this example has a configuration using a PLL circuit, and includes a plurality of inverters 64, a phase detector 54, and a delay control unit 56 connected in a loop.
  • Multi-phase clock generation unit 50 includes an inverter 64. These circuits are differential It may be a circuit. Each inverter 64 delays an input signal by a delay amount corresponding to a given control voltage, and inverts and outputs the delayed signal.
  • the phase detector 54 detects the phase difference between the signal output from one of the inverters 64 and a predetermined reference clock.
  • the delay control unit 56 outputs a control voltage for controlling the delay time in each inverter 64 based on the phase difference detected by the phase detector 54.
  • the delay control unit 56 includes a charge pump 58 and a filter 60.
  • the charge pump 58 outputs a current pulse signal corresponding to the phase difference detected by the phase detector 54 and supplies it to the filter 60.
  • the filter 60 converts the applied current pulse signal into a control voltage.
  • the multi-phase clock generator 50 outputs signals output from the respective inverters 64 as respective clock signals (CLK1 to CLK5).
  • the multiphase clock generator 50 includes five inverters 64 and outputs five clock signals, but the number of inverters 64 and clock signals is not limited to five.
  • the multiphase clock generator 50 may include a desired number of inverters 64 according to the frequency of the multiphase clock to be generated, the frequency of jitter that can be applied to each clock signal, and the like.
  • the jitter injection unit 30 shown in FIG. 5 has the same function and configuration as the jitter injection unit 30 described in relation to FIG. 2, the description thereof is omitted. Even when the multi-phase clock generator 50 having such a configuration is used, a multi-phase clock to which high-frequency jitter is applied can be easily generated, and a single-phase clock to which high-frequency jitter is applied. Can be easily generated.
  • FIG. 6 is a timing chart showing an example of each clock signal output from the multiphase clock generation unit 50 shown in FIG.
  • the clock signals output from the respective inverters 64 are substantially equally spaced in a predetermined cycle period.
  • jitter is applied to each clock signal by the jitter applying section 30.
  • the clock converter 40 synthesizes each clock signal to which jitter is applied, and generates a high-frequency single-phase clock to which high-frequency jitter is applied.
  • FIG. 7 is a diagram illustrating an example of the configuration of the jitter control unit 32.
  • the jitter control unit 32 in this example includes a plurality of jitter memories (38-1 to 38-M, hereinafter collectively referred to as 38), a plurality of address pointers (72-1-72-M, hereinafter collectively referred to as 72), And a data generation unit 70.
  • the plurality of jitter memories 38 are provided corresponding to the plurality of variable delay circuits 36.
  • Each jitter memory 38 stores individual jitter data for controlling the delay amount of the corresponding variable delay circuit 36.
  • the jitter applying unit 30 controls the delay amount in the corresponding variable delay circuit 36 based on the individual jitter data stored in each jitter memory 38, and applies the jitter to the corresponding clock signal.
  • the individual jitter data stored in each jitter memory 38 may be data obtained by dividing the jitter data to be applied to the single phase clock.
  • individual jitter data corresponds to data obtained by sampling a jitter waveform to be applied to a single phase clock with each clock signal.
  • the data generation unit 70 Based on the jitter data to be applied to the single phase clock, the data generation unit 70 generates each individual jitter data and stores it in each jitter memory 38 !.
  • the jitter control unit 32 may further include a plurality of address pointers 72.
  • the plurality of address pointers 72 are provided corresponding to the plurality of jitter memories 38.
  • Each address pointer 72 sequentially specifies the address of the corresponding jitter memory 38 according to the corresponding variable delay circuit 36 outputting a pulse.
  • the jitter memory 38 outputs jitter data to be set next in response to the corresponding variable delay circuit 36 outputting a pulse. That is, timing jitter corresponding to the jitter waveform to be applied can be applied to each pulse included in each clock signal.
  • FIG. 8 is a diagram illustrating another example of the configuration of the jitter control unit 32.
  • the jitter control unit 32 in this example includes a counter 74, a jitter memory 76, and a demultiplexer 78.
  • Jitter memory 76 stores jitter data to be applied to the single phase clock.
  • the jitter memory 76 may store jitter data corresponding to random jitter that stores jitter data corresponding to sine wave jitter.
  • the jitter data may be jitter data corresponding to rectangular wave jitter, or jitter data corresponding to jitter of other waveforms.
  • the jitter data stored in the jitter memory 76 is a predetermined jitter data. You can change the contents dynamically while generating jitter data.
  • the counter 74 sequentially specifies the address of the jitter memory 76 in accordance with a predetermined counter clock.
  • the demultiplexer 78 outputs each bit of the jitter data sequentially output from the jitter memory 76 as control data for the corresponding variable delay circuit 36.
  • the jitter memory 76 stores the control data of the plurality of variable delay circuits 36 at each address.
  • the demultiplexer 78 receives control data for the plurality of variable delay circuits 36 and supplies each control data to the corresponding variable delay circuit 36.
  • the counter 74 counts the pulses of the applied counter clock, and sequentially designates the address of the jitter memory 76 every time the count value becomes a predetermined value.
  • the counter 74 may receive a counter clock having a frequency substantially equal to the single phase clock.
  • the counter 74 may receive a single phase clock as a counter clock.
  • FIG. 9 is a diagram illustrating another example of the configuration of the jitter control unit 32.
  • the jitter control unit 32 in this example further includes a cycle control unit 80 in addition to the configuration of the jitter control unit 32 described in FIG.
  • the cycle control unit 80 controls the counter 74 to reset the address designated to the jitter memory 76 when the count value is reached. This makes it possible to control the period of jitter applied to the single phase clock. For example, the counter 74 resets the address to be output to the jitter memory 76 when the counter value reaches 3 ⁇ 4, and when the counter value reaches 2X, the counter 74 When resetting the output address, the jitter period applied to the single phase clock is doubled.
  • the cycle control unit 80 may change the initial count value set in the counter 74 at random. By such control, jitter whose period is controlled at random can be applied to the single phase clock.
  • the cycle control unit 80 generates a pseudo-random sequence and supplies it to the counter 74 as an initial count value.
  • the jitter control unit 32 may control the frequency of occurrence of a predetermined logical value in the pseudo-random sequence generated by the cycle control unit 80. For example, a pseudo-random sequence And the frequency at which the logical value 1 occurs may be controlled.
  • FIG. 10 is a diagram showing another example of the configuration of the jitter control unit 32.
  • the jitter control unit 32 in this example includes a pseudo random sequence (PRBS) generation unit 82, a frequency control unit 84, and a demultiplexer 78.
  • the pseudo random sequence generation unit 82 generates, for example, an n-bit pseudo random sequence.
  • the frequency control unit 84 controls the frequency at which a predetermined logical value is generated in the pseudo-random sequence signal generated by the pseudo-random sequence generation unit 82.
  • the demultiplexer 78 receives the pseudo-random sequence signal generated by the pseudo-random sequence generator 82 and supplies each data sequence in the pseudo-random sequence signal to the corresponding variable delay circuit 36 as delay control data. With such a configuration, a single phase clock to which random jitter is applied can be generated.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Manipulation Of Pulses (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ジッタを印加したシングルフェーズクロックを生成するクロック発生装置であって、それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズクロック発生部と、それぞれのクロック信号にジッタを印加するジッタ印加部とを備えるクロック発生装置を提供する。

Description

明 細 書
試験装置、クロック発生装置、及び電子デバイス
技術分野
[0001] 本発明は、ジッタを印加したクロックを生成するクロック発生装置、被試験デバイス を試験する試験装置、及びジッタを印カロしたクロックを出力する電子デバイスに関す る。文献の参照による組み込みが認められる指定国については、下記の米国出願に 記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
出願番号 US11Z260, 665 出願日 2005年 10月 28日
背景技術
[0002] 従来、高速なデータ通信デバイス、又はシリアル IZOデバイスにお 、て、正確に刻 まれたビット間隔（bit interval)を生成する目的で、マルチフェーズクロックが用いら れている。
[0003] マルチフェーズクロックは、複数の低周波数クロックを、略等間隔に位相配置（align the phase of the plural low― frequency clocks each other m the same phase difference)させて生成される。例えば、 DLL (delay— locked lo op)回路におけるそれぞれの遅延素子が出力する信号を、複数の低周波数クロック として用いる場合や、 PLL (phase— locked loop)回路におけるそれぞれのインバ ータが出力する信号を、複数の低周波数クロックとして用いる場合がある。
[0004] また、高速な通信デバイス等を試験する項目として、ジッタ試験がある。例えば、国 際電気通信連合 (ITU)の勧告では、通信データに数 100MHzの周波数を有するジ ッタを印加して試験を行う必要がある。
発明の開示
発明が解決しょうとする課題
[0005] し力し、従来のマルチフェーズクロック発生器では、 DLL又は PLL等を用いて、低 周波数クロックを等間隔に位相配置して、マルチフェーズクロックを生成している。こ のため、当該マルチフェーズクロックはジッタを有しておらず、ジッタ試験に用いること ができな力つた。また、高周波数のマルチフェーズクロックを生成した後に、係る高周 波数のクロックに高周波数のジッタを印加することは困難であり、従来のマルチフエ一 ズクロックをジッタ試験に用いることは困難であった。
[0006] そこで本発明は、上記の課題を解決することができる試験装置、及びクロック発生 装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の 特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を 規定する。
課題を解決するための手段
[0007] 上記課題を解決するために、本発明の第 1の形態においては、本発明の第 1の形 態にお 、ては、ジッタを印加したシングルフェーズクロックを生成するクロック発生装 置であって、それぞれが略等 ヽ位相差を有する複数のクロック信号を生成するマル チフェーズクロック発生部と、それぞれのクロック信号にジッタを印加するジッタ印加 部とを備えるクロック発生装置を提供する。
[0008] マルチフェーズクロック発生部は、与えられる基準クロックを所定の時間ずつ順次 遅延させる複数の遅延素子と、複数の遅延素子が出力する出力信号と、基準クロック との位相差を検出する位相検出器と、位相検出器が検出した位相差に基づいて、そ れぞれの遅延素子の遅延時間を制御する遅延制御部とを有し、それぞれの遅延素 子が出力する信号を、それぞれのクロック信号として出力してよい。
[0009] マルチフェーズクロック発生部は、複数のインバータをループして接続したリングォ シレータと、リングオシレータが出力する信号と、与えられる基準クロックとの位相差を 検出する位相検出器と、位相検出器が検出した位相差に基づいて、それぞれのイン バータにおける遅延時間を制御する遅延制御部とを有し、それぞれのインバータが 出力する信号を、それぞれのクロック信号として出力してよい。
[0010] ジッタ印加部は、複数のクロック信号に対応して設けられ、対応するクロック信号を 遅延して出力する複数の可変遅延回路と、シングルフェーズクロックに印加すべきジ ッタデータに基づいて、それぞれの可変遅延回路における遅延量を制御するジッタ 制御部とを有してよい。
[0011] ジッタ制御部は、それぞれの可変遅延回路における遅延量をそれぞれ独立に制御 してよい。ジッタ制御部は、複数の可変遅延回路に対応して設けられ、対応する可変 遅延回路の遅延量を制御する個別ジッタデータを格納する複数のジッタメモリを有し てよい。
[0012] それぞれのジッタメモリは、対応する可変遅延回路がパルスを出力したことに応じて 、次に設定すべきジッタデータを出力してよい。ジッタ制御部は、シングルフェーズク ロックに印加すべきジッタデータに基づいて、それぞれのジッタメモリに格納すべき個 別ジッタデータを生成するデータ生成部を更に有してよい。
[0013] ジッタ制御部は、シングルフェーズクロックに印加すべきジッタデータを格納するジ ッタメモリと、ジッタメモリが順次出力するジッタデータのそれぞれのビットを、対応する 可変遅延回路の制御データとしてそれぞれ出力するデマルチプレクサとを有してよ い。
ジッタ制御部は、与えられるカウンタクロックのパルスを計数し、計数値が所定の値 となる毎に、ジッタメモリのアドレスを順次指定するカウンタと、カウンタにおける所定 の値を制御することにより、シングルフェーズクロックに印加するジッタの周期を制御 する周期制御部とを更に有してょ 、。
[0014] ジッタ制御部は、与えられるカウンタクロックのパルスを計数し、計数値が所定の値 となる毎に、ジッタメモリのアドレスを順次指定するカウンタと、擬似ランダム系列信号 を生成し、カウンタクロックとしてカウンタに供給する周期制御部とを更に有してょ 、。
[0015] ジッタ制御部は、周期制御部が生成する擬似ランダム系列信号にぉ 、て、所定の 論理値が発生する頻度を制御する頻度制御部を更に有してよい。クロック発生装置 は、ジッタ印加部においてジッタが印加されたクロック信号を合成し、シングルフエ一 ズクロックを生成するクロック変 ^^を更に備えてょ 、。
[0016] 本発明の第 2の形態においては、被試験デバイスを試験する試験装置であって、 ジッタを印加したシングルフェーズクロックを生成するクロック発生部と、シングルフエ ーズクロックに同期して、被試験デバイスに入力する試験データを生成するパターン 発生部と、被試験デバイスが出力する信号に基づいて、被試験デバイスを評価する 判定部とを備え、クロック発生部は、所定のサイクル期間において、それぞれが略等 間隔でパルスを有する複数のクロック信号を生成するマルチフ ーズクロック発生部 と、それぞれのクロック信号にジッタを印加するジッタ印加部とを有する試験装置を提 供する。
[0017] クロック発生部は、ジッタ印加部においてジッタが印加されたクロック信号を合成し、 シングルフェーズクロックを生成するクロック変^ ^を更に有してよい。
[0018] 本発明の第 3の形態においては、ジッタを印加したシングルフェーズクロックを生成 する電子デバイスであって、それぞれが略等 ヽ位相差を有する複数のクロック信号 を生成するマルチフェーズクロック発生部と、それぞれのクロック信号にジッタを印加 するジッタ印加部と、マルチフェーズクロック発生部、及びジッタ印加部が設けられる チップ基板とを備える電子デバイスを提供する。
[0019] 電子デバイスは、チップ基板に設けられ、ジッタが印加されたクロック信号を合成し 、シングルフェーズクロックを生成するクロック変^ ^を更に備えてよ！、。
[0020] なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなぐ これらの特徴群のサブコンビネーションもまた、発明となりうる。
発明の効果
[0021] 本発明によれば、高周波数のジッタを印加した、高周波数のクロックを容易に生成 することができる。また、当該クロックを用いることにより、被試験デバイスを精度よく試 験することができる。
図面の簡単な説明
[0022] [図 1]本発明の実施形態に係る、試験装置 100の構成の一例を示す図である。
[図 2]マルチフェーズクロック発生部 50及びジッタ印加部 30の構成の一例を示す図 である。
[図 3]クロック変翻 40の構成の一例を示す図である。
[図 4]図 2及び図 3に示したクロック発生部 20が生成する、それぞれのクロック信号 (C LK1〜CLK4)及びシングルフェーズクロックの一例を示すタイミングチャートである
[図 5]マルチフェーズクロック発生部 50の構成の他の例を示す図である。
[図 6]図 5に示したマルチフェーズクロック発生部 50が出力するそれぞれのクロック信 号の一例を示すタイミングチャートである。
[図 7]ジッタ制御部 32の構成の一例を示す図である。 [図 8]ジッタ制御部 32の構成の他の例を示す図である。
[図 9]ジッタ制御部 32の構成の他の例を示す図である。
[図 10]ジッタ制御部 32の構成の他の例を示す図である。
符号の説明
[0023] 10·· 'パターン発生部、 12·· '判定部、 20· · 'クロック発生部、 30· · ·ジッタ印加部、 32·· ·ジッタ制御部、 34· · '加算部、 36· ··可変遅延回路、 38·· 'ジッタメモリ、 40· · •クロック変^^、 42· · 'パルサー、 44· · '遅延回路、 46·· '論理積回路、 48···論 理和回路、 50· · 'マルチフェーズクロック発生部、 52· · '遅延素子、 54· · '位相検出 器、 56· · '遅延制御部、 58·· 'チャージポンプ、 60· · 'フィルタ、 64· · 'インバータ、 70·· 'データ生成部、 72· · 'アドレスポインタ、 74· · 'カウンタ、 76· · 'ジッタメモリ、 7 8·· 'デマルチプレクサ、 80· · '周期制御部、 82· · '擬似ランダム系列発生部、 84· · •頻度制御部、 100· · ·試験装置、 200· · ·被試験デバイス
発明を実施するための最良の形態
[0024] 以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の 範隨こかかる発明を限定するものではなぐまた実施形態の中で説明されている特 徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
[0025] 図 1は、本発明の実施形態に係る、試験装置 100の構成の一例を示す図である。
試験装置 100は、通信デバイス等の被試験デバイス 200を試験する装置であって、 クロック発生部 20、パターン発生部 10、及び判定部 12を備える。
[0026] クロック発生部 20は、ジッタを印加した出力クロックを生成する。本例においては、 クロック発生部 20が、高周波数のシングルフェーズクロックを、当該出力クロックとして 出力する場合について説明する。また、他の例においては、クロック発生部 20は、ク ロック変 40を有さず、マルチフェーズクロックを当該出力クロックとして出力しても よい。
[0027] クロック発生部 20は、シングルフェーズクロックに所望のジッタを印加できることが好 ましい。パターン発生部 10は、クロック発生部 20から与えられるシングルフェーズクロ ックに同期して、被試験デバイス 200に入力する試験データを生成する。また、バタ ーン発生部 10は、当該試験データに基づいて、被試験デバイス 200が出力すべき 期待値データを生成する。
[0028] 判定部 12は、被試験デバイス 200が試験データに応じて出力する信号と、パター ン発生部 10から与えられる期待値データとを比較し、被試験デバイス 200を評価す る。例えば、クロック発生部 20がシングルフェーズクロックに印加するジッタ量を制御 し、どの程度のジッタ量を印加した場合に、被試験デバイス 200の出力信号にエラー ビットが生じるかを判定することにより、被試験デバイス 200のジッタ耐カを評価する。
[0029] クロック発生部 20は、マルチフェーズクロック発生部 50、ジッタ印カロ部 30、及びクロ ック変翻 40を備える。マルチフェーズクロック発生部 50は、所定のサイクル期間に おいて、それぞれが略等間隔でパルスを有する複数のクロック信号を生成する。マル チフェーズクロック発生部 50は、例えば DLL回路、又は PLL回路を用いて、所定の サイクル期間においてそれぞれが略等間隔となるように位相調整された複数のクロッ ク信号を生成する。
[0030] ジッタ印加部 30は、マルチフェーズクロック発生部 50が生成したそれぞれのクロッ ク信号にジッタを印加する。例えば、ジッタ印加部 30は、それぞれのクロック信号を独 立に遅延させる手段を有し、それぞれのクロック信号に対する遅延量を制御すること により、それぞれのクロック信号にジッタを印加する。
[0031] クロック変 40は、ジッタが印加されたそれぞれのクロック信号を合成し、シング ルフェーズクロックを生成する。すなわち、クロック発生部 20は、低周波数のクロック 信号に対してジッタを印加し、ジッタが印加されたクロック信号を合成する。このような 構成により、ジッタが印加された高周波数のシングルフェーズクロックを容易に生成 することができる。また、シングルフェーズクロックに印加すべき高周波数のジッタ成 分を、低周波数のクロック信号のエッジにそれぞれ印加するので、高周波数のジッタ 成分を容易に印加することができる。
[0032] また、本例における試験装置 100によれば、高周波数のジッタを用いた被試験デ バイス 200の評価を容易に行うことができる。また、クロック発生部 20は、一つの電子 デバイスであってよい。この場合、当該電子デバイスは、ジッタ印加部 30、マルチフ エーズクロック発生部 50、クロック変 40、及びこれらの構成が設けられる一つの チップ基板を備える。当該チップ基板は、半導体基板であってよい。 [0033] また、当該電子デバイスには、図 2において後述する基準クロックが、外部から与え られてよい。例えば、当該電子デバイスが設けられる試験装置 100から、当該電子デ バイスに基準クロックが与えられてよ 、。
[0034] 図 2は、マルチフェーズクロック発生部 50及びジッタ印加部 30の構成の一例を示 す図である。本例において、マルチフェーズクロック発生部 50は、 DLL回路を用いた 構成であって、縦続接続された複数の遅延素子 52、位相検出器 54、及び遅延制御 部 56を有する。
[0035] それぞれの遅延素子 52は、与えられる制御電圧に応じた遅延量を生成する。また 、それぞれの遅延素子 52は、初段の遅延素子 52に入力される基準クロックを、制御 電圧に応じた所定の遅延時間ずつ順次遅延させて伝送する。
[0036] 位相検出器 54は、最終段の遅延素子 52が出力する信号と、基準クロックとの位相 差を検出する。遅延制御部 56は、位相検出器 54が検出した位相差に基づいて、そ れぞれの遅延素子 52の遅延時間を制御する制御電圧を出力する。本例において遅 延制御部 56は、チャージポンプ 58及びフィルタ 60を有する。
[0037] チャージポンプ 58は、位相検出器 54が検出した位相差に応じた電流パルス信号 を出力し、フィルタ 60に供給する。また、フィルタ 60は、与えられる電流パルス信号を 、制御電圧に変換する。
[0038] また、マルチフェーズクロック発生部 50は、それぞれの遅延素子 52が出力する信 号を、それぞれのクロック信号（CLK1〜CLK4)として出力する。本例においてマル チフェーズクロック発生部 50は、 4個の遅延素子 52を有し、 4個のクロック信号を出力 するが、遅延素子 52及びクロック信号の個数は 4個に限定されない。マルチフェーズ クロック発生部 50は、生成すべきマルチフェーズクロックの周波数、それぞれのクロッ ク信号に印加できるジッタの周波数等に応じて、所望の個数の遅延素子 52を有して よい。
[0039] ジッタ印加部 30は、複数の可変遅延回路（36— 1〜36— 4、以下 36と総称する）、 ジッタ制御部 32、及び加算部 34を有する。複数の可変遅延回路 36は、複数のクロッ ク信号に対応して設けられ、対応するクロック信号を遅延してクロック変 40に供 給する。つまり、複数の可変遅延回路 36は、複数の遅延素子 52に対応して設けられ る。それぞれの可変遅延回路 36は、対応する遅延素子 52に入力される信号、又は 対応する遅延素子 52が出力する信号を遅延して、クロック変 に供給する。
[0040] ジッタ制御部 32は、シングルフェーズクロックに印加すべきジッタデータに基づ!/、て 、それぞれの可変遅延回路 36における遅延量を制御する。ジッタ制御部 32は、それ ぞれの可変遅延回路 36における遅延量をそれぞれ独立に制御することが好ましい。 それぞれの可変遅延回路 36における遅延量を、印加すべきジッタ成分を示すジッタ データに応じて制御することにより、それぞれのクロック信号に対してジッタを印加す ることがでさる。
[0041] 本例におけるジッタ印加部 30によれば、それぞれの可変遅延回路 36における遅 延量の制御は、低周波数のクロック信号のエッジに応じて行えばよい。このため、そ れぞれの可変遅延回路 36において低周波数のクロック信号に低周波数のジッタを 印加し、それぞれのクロック信号を合成することで、高周波数のジッタを印加した高周 波数のシングルフェーズクロックを容易に生成することができる。
[0042] また、加算部 34は、ジッタ制御部 32が出力する遅延制御信号と、予め定められた 位相制御信号とを加算した信号に基づ 、て、それぞれの可変遅延回路 36における 遅延量を制御する。ここで、位相制御信号とは、クロック信号にジッタを印加しない場 合における、クロック信号の初期位相を調整する信号である。例えば、位相制御信号 により、それぞれのクロック信号の位相が等間隔となるように、高精度に制御すること ができる。
[0043] 図 3は、クロック変 40の構成の一例を示す図である。本例におけるクロック変換 器 40は、複数のノルサー (42— 1〜42—4、以下 42と総称する）、及び論理和回路 48を有する。複数のパルサー 42は、複数のクロック信号（CLK1〜CLK4)に対応し て設けられる。それぞれのパルサー 42は、対応するクロック信号の立ち上がりエッジ に応じて所定のパルス幅のパルス信号を出力する。
[0044]
Figure imgf000010_0001
、て、それぞれのパルサー 42は、パルス信号のパルス幅を規定する遅延 回路 44と、論理積回路 46とを有する。遅延回路 44は、対応するクロック信号を遅延 して出力する。また、論理積回路 46は、対応するクロック信号と、遅延回路 44が出力 する信号を反転した信号との論理積を出力する。このような構成により、遅延回路 44 における遅延量に応じたパルス幅を有するパルス信号を、クロック信号の立ち上がり エッジに応じて生成することができる。
[0045] 論理和回路 48は、それぞれのパルサー 42が出力するパルス信号の論理和を出力 する。これにより、それぞれのクロック信号を合成し、ジッタが印加された高周波数の シングルフェーズクロックを生成することができる。
[0046] 図 4は、図 2及び図 3に示したクロック発生部 20が生成する、それぞれのクロック信 号（CLK1〜CLK4)及びシングルフェーズクロックの一例を示すタイミングチャートで ある。前述したように、マルチフェーズクロック発生部 50は、所定のサイクル期間にお いて、略等間隔に配置された複数のクロック信号を生成する。図 4においては、マル チフェーズクロック発生部 50が出力するクロック信号の波形を点線で示す。
[0047] そして、ジッタ印加部 30は、それぞれのクロック信号に対して、独立にジッタを印加 する。図 4においては、ジッタが印加されたそれぞれのクロック信号の波形を実線で 示す。上述したように、ジッタ印加部 30は、低周波数のそれぞれのクロック信号のェ ッジに応じて、対応する可変遅延回路 36における遅延量を制御する。つまり、ジッタ 印加部 30は、シングルフェーズクロックに印加すべき高周波数のジッタを、インターリ ーブ処理により低周波数のジッタに置き換え、低周波数のそれぞれのクロック信号に 印加する。このため、ジッタ印加部 30は、高周波数のジッタを容易に印加できる。
[0048] そして、クロック変 40は、ジッタが印加されたそれぞれのクロック信号を合成す る。このとき、クロック変 40は、ジッタが印加されたそれぞれのクロック信号の立ち 上がりエッジに応じて所定のパルス信号を生成するので、それぞれのパルス信号に は、対応するクロック信号に印加されたジッタ成分が保存される。このため、それぞれ のパルス信号を合成したシングルフェーズクロックは、それぞれのクロック信号に印加 されたジッタ成分を合成したジッタが印加される。このため、シングルフェーズクロック に、高周波数のジッタを容易に印加することができる。
[0049] 図 5は、マルチフェーズクロック発生部 50の構成の他の例を示す図である。本例に おけるマルチフェーズクロック発生部 50は、 PLL回路を用いた構成であって、ループ して接続される複数のインバータ 64、位相検出器 54、及び遅延制御部 56を有する。
[0050] マルチフェーズクロック発生部 50は、インバータ 64を有する。これらの回路は差動 回路でもよい。それぞれのインバータ 64は、入力信号を、与えられる制御電圧に応じ た遅延量で遅延させ、且つ反転して出力する。
[0051] 位相検出器 54は、いずれかのインバータ 64が出力する信号と、所定の基準クロッ クとの位相差を検出する。遅延制御部 56は、位相検出器 54が検出した位相差に基 づいて、それぞれのインバータ 64における遅延時間を制御する制御電圧を出力する 。本例において遅延制御部 56は、チャージポンプ 58及びフィルタ 60を有する。
[0052] チャージポンプ 58は、位相検出器 54が検出した位相差に応じた電流パルス信号 を出力し、フィルタ 60に供給する。また、フィルタ 60は、与えられる電流パルス信号を 、制御電圧に変換する。
[0053] また、マルチフェーズクロック発生部 50は、それぞれのインバータ 64が出力する信 号を、それぞれのクロック信号（CLK1〜CLK5)として出力する。本例においてマル チフェーズクロック発生部 50は、 5個のインバータ 64を有し、 5個のクロック信号を出 力するが、インバータ 64及びクロック信号の個数は 5個に限定されない。マルチフエ ーズクロック発生部 50は、生成すべきマルチフェーズクロックの周波数、それぞれの クロック信号に印加できるジッタの周波数等に応じて、所望の個数のインバータ 64を 有してよい。
[0054] また、図 5に示したジッタ印加部 30は、図 2に関連して説明したジッタ印加部 30と同 様の機能及び構成を有するので、その説明を省略する。このような構成のマルチフエ ーズクロック発生部 50を用いた場合であっても、高周波数のジッタを印加したマルチ フェーズクロックを容易に生成することができ、高周波数のジッタが印加されたシング ルフェーズクロックを容易に生成することができる。
[0055] 図 6は、図 5に示したマルチフェーズクロック発生部 50が出力するそれぞれのクロッ ク信号の一例を示すタイミングチャートである。それぞれのインバータ 64が出力する それぞれのクロック信号は、図 6に示すように、所定のサイクル期間において、パルス が略等間隔となる。そして、図 6において矢印で示すように、ジッタ印加部 30により、 それぞれのクロック信号に対してジッタが印加される。クロック変 40は、ジッタが 印加されたそれぞれのクロック信号を合成し、高周波数のジッタが印加された高周波 数のシングルフェーズクロックを生成する。 [0056] 図 7は、ジッタ制御部 32の構成の一例を示す図である。本例におけるジッタ制御部 32は、複数のジッタメモリ（38— 1〜38— M、以下 38と総称する）、複数のアドレスポ インタ（72— 1〜72— M、以下 72と総称する）、及びデータ生成部 70を有する。
[0057] 複数のジッタメモリ 38は、複数の可変遅延回路 36に対応して設けられる。それぞれ のジッタメモリ 38は、対応する可変遅延回路 36の遅延量を制御する個別ジッタデー タを格納する。ジッタ印加部 30は、それぞれのジッタメモリ 38に格納された当該個別 ジッタデータに基づいて、対応する可変遅延回路 36における遅延量を制御し、対応 するクロック信号にジッタを印加する。
[0058] それぞれのジッタメモリ 38が格納する個別ジッタデータは、シングルフェーズクロッ クに印加すべきジッタデータを分割したデータであってよい。例えば、個別ジッタデ ータは、シングルフェーズクロックに印加すべきジッタ波形を、それぞれのクロック信 号でサンプリングしたデータに対応する。データ生成部 70は、シングルフェーズクロ ックに印加すべきジッタデータに基づ 、て、それぞれの個別ジッタデータを生成し、 それぞれのジッタメモリ 38に格納してよ!、。
[0059] ジッタ制御部 32は、さらに複数のアドレスポインタ 72を有してもよい。複数のァドレ スポインタ 72は、複数のジッタメモリ 38に対応して設けられる。それぞれのアドレスポ インタ 72は、対応するジッタメモリ 38のアドレスを、対応する可変遅延回路 36がパル スを出力したことに応じて、順次指定する。これにより、ジッタメモリ 38は、対応する可 変遅延回路 36がパルスを出力したことに応じて、次に設定すべきジッタデータを出 力する。つまり、それぞれのクロック信号に含まれる各パルスに対して、印加すべきジ ッタ波形に応じたタイミングジッタを印加することができる。
[0060] 図 8は、ジッタ制御部 32の構成の他の例を示す図である。本例におけるジッタ制御 部 32は、カウンタ 74、ジッタメモリ 76、及びデマルチプレクサ 78を有する。ジッタメモ リ 76は、シングルフェーズクロックに印加すべきジッタデータを格納する。例えば、ジ ッタメモリ 76は、サイン波ジッタに対応するジッタデータを格納してよぐランダムジッ タに対応するジッタデータを格納してもよい。また、当該ジッタデータは、矩形波ジッ タに対応するジッタデータであってよぐその他の波形のジッタに対応するジッタデー タであってもよい。また、ジッタメモリ 76が格納するジッタデータは、所定のジッタデー タを格納してよぐジッタデータ生成中に動的に内容を変更してもよ 、。
[0061] カウンタ 74は、所定のカウンタクロックに応じて、ジッタメモリ 76のアドレスを順次指 定する。デマルチプレクサ 78は、ジッタメモリ 76が順次出力するジッタデータのそれ ぞれのビットを、対応する可変遅延回路 36の制御データとしてそれぞれ出力する。
[0062] 本例においては、ジッタメモリ 76は、それぞれのアドレスに、複数の可変遅延回路 3 6の制御データを格納する。そして、デマルチプレクサ 78は、複数の可変遅延回路 3 6に対する制御データを受け取り、それぞれの制御データを、対応する可変遅延回 路 36に供給する。
[0063] また、カウンタ 74は、与えられるカウンタクロックのパルスを計数し、計数値が所定の 値となる毎に、ジッタメモリ 76のアドレスを順次指定する。カウンタ 74は、シングルフエ ーズクロックと略等しい周波数のカウンタクロックを受け取ってよい。また、カウンタ 74 は、シングルフェーズクロックを、カウンタクロックとして受け取ってもよい。
[0064] 図 9は、ジッタ制御部 32の構成の他の例を示す図である。本例におけるジッタ制御 部 32は、図 8において説明したジッタ制御部 32の構成に加え、周期制御部 80を更 に備える。
[0065] 周期制御部 80は、カウンタ 74において、計数値がいずれの値となったときに、ジッ タメモリ 76に対して指定するアドレスをリセットするかを制御する。これにより、シング ルフェーズクロックに印加するジッタの周期を制御することができる。例えば、カウンタ 74に対して、計数値力 ¾となったときに、ジッタメモリ 76に対して出力するアドレスをリ セットさせる場合と、計数値が 2Xとなったときに、ジッタメモリ 76に対して出力するアド レスをリセットさせる場合では、シングルフェーズクロックに印加されるジッタの周期は 2倍となる。
[0066] また、周期制御部 80は、カウンタ 74に設定する計数初期値をランダムに変更しても よい。このような制御により、周期がランダムに制御されるジッタを、シングルフェーズ クロックに印加することができる。周期制御部 80は、擬似ランダム系列を生成し、計数 初期値としてカウンタ 74に供給してょ 、。
[0067] この場合、ジッタ制御部 32は、周期制御部 80が生成する擬似ランダム系列におい て、所定の論理値が発生する頻度を制御してもよい。例えば、擬似ランダム系列にお いて、論理値 1が発生する頻度を制御してよい。
[0068] 図 10は、ジッタ制御部 32の構成の他の例を示す図である。本例におけるジッタ制 御部 32は、擬似ランダム系列（PRBS)発生部 82、頻度制御部 84、及びデマルチプ レクサ 78を有する。擬似ランダム系列発生部 82は、たとえば nビットの擬似ランダム 系列を生成する。
[0069] 頻度制御部 84は、擬似ランダム系列発生部 82が生成する擬似ランダム系列信号 において、所定の論理値が発生する頻度を制御する。デマルチプレクサ 78は、擬似 ランダム系列発生部 82が生成する擬似ランダム系列信号を受け取り、擬似ランダム 系列信号におけるそれぞれのデータ系列を、対応する可変遅延回路 36に遅延制御 データとして供給する。このような構成により、ランダムジッタを印加したシングルフエ ーズクロックを生成することができる。
[0070] 以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実 施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または 改良を加えることが可能であることが当業者に明らかである。その様な変更または改 良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載力 明らかである。
産業上の利用可能性
[0071] 以上から明らかなように、高周波数のジッタを印加した、高周波数のクロックを容易 に生成することができる。また、当該クロックを用いることにより、被試験デバイスを精 度よく試験することができる。

Claims

請求の範囲
[1] ジッタを印加した出力クロックを生成するクロック発生装置であって、
それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズ クロック発生咅と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と
を備えるクロック発生装置。
[2] 前記マルチフェーズクロック発生部は、
与えられる基準クロックを所定の時間ずつ順次遅延させる複数の遅延素子と、 前記複数の遅延素子が出力する出力信号と、前記基準クロックとの位相差を検出 する位相検出器と、
前記位相検出器が検出した前記位相差に基づ！/、て、それぞれの前記遅延素子の 遅延時間を制御する遅延制御部と
を有し、それぞれの前記遅延素子が出力する信号を、それぞれの前記クロック信号と して出力する
請求項 1に記載のクロック発生装置。
[3] 前記マルチフェーズクロック発生部は、
複数のインバータをループして接続したリングオシレータと、
前記リングオシレータが出力する信号と、与えられる基準クロックとの位相差を検出 する位相検出器と、
前記位相検出器が検出した前記位相差に基づ 、て、それぞれの前記インバータに おける遅延時間を制御する遅延制御部と
を有し、それぞれの前記インバータが出力する信号を、それぞれの前記クロック信号 として出力する
請求項 1に記載のクロック発生装置。
[4] 前記ジッタ印加部は、
前記複数のクロック信号に対応して設けられ、対応するクロック信号を遅延して出力 する複数の可変遅延回路と、
前記出力クロックに印加すべきジッタデータに基づいて、それぞれの前記可変遅延 回路における遅延量を制御するジッタ制御部と
を有する請求項 2又は 3に記載のクロック発生装置。
[5] 前記ジッタ制御部は、それぞれの前記可変遅延回路における遅延量をそれぞれ独 立に制御する
請求項 4に記載のクロック発生装置。
[6] 前記ジッタ制御部は、前記複数の可変遅延回路に対応して設けられ、対応する前 記可変遅延回路の遅延量を制御する個別ジッタデータを格納する複数のジッタメモ リを有する
請求項 5に記載のクロック発生装置。
[7] それぞれの前記ジッタメモリは、対応する可変遅延回路がパルスを出力したことに 応じて、次に設定すべきジッタデータを出力する
請求項 6に記載のクロック発生装置。
[8] 前記ジッタ制御部は、前記出力クロックに印加すべきジッタデータに基づいて、そ れぞれの前記ジッタメモリに格納すべき前記個別ジッタデータを生成するデータ生成 部を更に有する
請求項 6に記載のクロック発生装置。
[9] 前記ジッタ制御部は、
前記出力クロックに印加すべき前記ジッタデータを格納するジッタメモリと、 前記ジッタメモリが順次出力する前記ジッタデータのそれぞれのビットを、対応する 前記可変遅延回路の制御データとしてそれぞれ出力するデマルチプレクサと を有する請求項 5に記載のクロック発生装置。
[10] 前記ジッタ制御部は、
与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、前記 ジッタメモリのアドレスを順次指定するカウンタと、
前記カウンタにおける前記所定の値を制御することにより、前記出力クロックに印加 するジッタの周期を制御する周期制御部と
を更に有する請求項 9に記載のクロック発生装置。
[11] 前記ジッタ制御部は、 与えられるカウンタクロックのパルスを計数し、計数値が所定の値となる毎に、前記 ジッタメモリのアドレスを順次指定するカウンタと、
擬似ランダム系列信号を生成し、前記カウンタクロックとして前記カウンタに供給す る周期制御部と
を更に有する請求項 9に記載のクロック発生装置。
[12] 前記ジッタ制御部は、前記周期制御部が生成する前記擬似ランダム系列信号にお いて、所定の論理値が発生する頻度を制御する頻度制御部を更に有する請求項 11 に記載のクロック発生装置。
[13] 前記ジッタ印加部において前記ジッタが印加された前記クロック信号を合成し、シ ングルフェーズクロックを生成するクロック変^^
を更に備える請求項 1に記載のクロック発生装置。
[14] 被試験デバイスを試験する試験装置であって、
ジッタを印加した出力クロックを生成するクロック発生部と、
前記出力クロックに同期して、前記被試験デバイスに入力する試験データを生成す るパターン発生部と、 前記被試験デバイスが出力する信号に基づ!ヽて、前記被試験デバイスを評価する 判定部と
を備え、
前記クロック発生部は、
所定のサイクル期間において、それぞれが略等間隔でパルスを有する複数のクロッ ク信号を生成するマルチフェーズクロック発生部と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と
を有する試験装置。
[15] 前記クロック発生部は、前記ジッタ印加部にぉ 、て前記ジッタが印加された前記ク ロック信号を合成し、シングルフェーズクロックを生成するクロック変 ^^を更に備える 請求項 14に記載の試験装置。
[16] ジッタを印加したクロックを生成する電子デバイスであって、
それぞれが略等しい位相差を有する複数のクロック信号を生成するマルチフェーズ クロック発生咅と、
それぞれの前記クロック信号にジッタを印加するジッタ印加部と、
前記マルチフェーズクロック発生部、及び前記ジッタ印加部が設けられるチップ基 板と
を備える電子デバイス。
[17] 前記チップ基板に設けられ、前記ジッタが印加された前記クロック信号を合成し、シ ングルフェーズクロックを生成するクロック変 ^^を更に備える請求項 16に記載の電 子デバイス。
PCT/JP2005/024025 2005-10-28 2005-12-28 試験装置、クロック発生装置、及び電子デバイス WO2007049365A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE112005003735T DE112005003735T5 (de) 2005-10-28 2005-12-28 Prüfvorrichtung, Taktgenerator und elektronische Vorrichtung
JP2007542229A JP4649480B2 (ja) 2005-10-28 2005-12-28 試験装置、クロック発生装置、及び電子デバイス

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
USUS11/260,665 2005-10-28
US11/260,665 US7596173B2 (en) 2005-10-28 2005-10-28 Test apparatus, clock generator and electronic device

Publications (1)

Publication Number Publication Date
WO2007049365A1 true WO2007049365A1 (ja) 2007-05-03

Family

ID=37967488

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/024025 WO2007049365A1 (ja) 2005-10-28 2005-12-28 試験装置、クロック発生装置、及び電子デバイス

Country Status (4)

Country Link
US (1) US7596173B2 (ja)
JP (1) JP4649480B2 (ja)
DE (1) DE112005003735T5 (ja)
WO (1) WO2007049365A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009180732A (ja) * 2008-01-30 2009-08-13 Advantest Corp ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
DE102009007482A1 (de) 2008-01-30 2009-10-15 Advantest Corporation Jitterinjektionsschaltung, Mustergenerator, Prüfvorrichtung und elektronische Vorrichtung
JP2015159355A (ja) * 2014-02-21 2015-09-03 株式会社メガチップス クロック生成回路及びクロックの位相補正方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4554509B2 (ja) * 2005-12-27 2010-09-29 ルネサスエレクトロニクス株式会社 タイミング解析装置及びタイミング解析手法
US7724811B2 (en) * 2006-09-26 2010-05-25 Advantest Corporation Delay circuit, jitter injection circuit, and test apparatus
EP2130055B1 (en) 2007-03-20 2011-05-18 Rambus Inc. Integrated circuit having receiver jitter tolerance ("jtol") measurement
DE112008001125T5 (de) * 2007-04-24 2010-02-18 Advantest Corp. Prüfgerät und Prüfverfahren
US7759997B2 (en) * 2008-06-27 2010-07-20 Microsoft Corporation Multi-phase correction circuit
US7821316B2 (en) 2008-08-29 2010-10-26 Microsoft Corporation Multiphase clock generator with enhanced phase control
JP5210840B2 (ja) * 2008-12-10 2013-06-12 株式会社アドバンテスト ジッタ印加装置および試験装置
US8564311B2 (en) * 2010-07-01 2013-10-22 Stmicroelectronics Asia Pacific Pte Ltd. Sensing phase sequence to suppress single tone noise
KR101384581B1 (ko) * 2012-08-16 2014-04-11 주식회사 유니테스트 메모리 저장 유닛의 통신 제어 장치
US9219410B2 (en) 2012-09-14 2015-12-22 Analog Devices, Inc. Charge pump supply with clock phase interpolation
TWI461717B (zh) * 2012-11-05 2014-11-21 Realtek Semiconductor Corp 掃描時脈產生器以及掃描時脈產生方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112785A (ja) * 1992-09-28 1994-04-22 Advantest Corp ジッタ発生装置
JP2000341100A (ja) * 1999-05-25 2000-12-08 Nec Corp 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0526759A (ja) * 1991-07-22 1993-02-02 Nissan Motor Co Ltd 回転体のアンバランス測定装置
JP2829907B2 (ja) * 1991-07-29 1998-12-02 株式会社アドバンテスト ジッタ付加装置
US6442225B1 (en) * 1999-06-14 2002-08-27 Realtek Semiconductor Corporation Multi-phase-locked loop for data recovery
JP3966012B2 (ja) * 2002-02-21 2007-08-29 セイコーエプソン株式会社 多相クロック生成回路およびクロック逓倍回路
US20030179842A1 (en) * 2002-03-22 2003-09-25 Kane Michael G. Digital pattern sequence generator
US20040193975A1 (en) * 2003-03-26 2004-09-30 Tarango Tony M. Method and an apparatus for transmit phase select
US7230981B2 (en) * 2003-05-09 2007-06-12 Stmicroelectronics, Inc. Integrated data jitter generator for the testing of high-speed serial interfaces
JP4109580B2 (ja) * 2003-06-30 2008-07-02 日本放送協会 電子透かし提示装置
DE102004061510A1 (de) * 2003-12-16 2005-10-06 Advantest Corp. Prüfvorrichtung und Prüfverfahren
US7315574B2 (en) * 2004-05-03 2008-01-01 Dft Microsystems, Inc. System and method for generating a jittered test signal
US7599458B2 (en) * 2004-10-19 2009-10-06 Hewlett-Packard Development Company, L.P. System and method to reduce jitter
US7239969B2 (en) * 2004-11-09 2007-07-03 Guide Technology, Inc. System and method of generating test signals with injected data-dependent jitter (DDJ)
US7765424B2 (en) * 2005-08-19 2010-07-27 Micron Technology, Inc. System and method for injecting phase jitter into integrated circuit test signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112785A (ja) * 1992-09-28 1994-04-22 Advantest Corp ジッタ発生装置
JP2000341100A (ja) * 1999-05-25 2000-12-08 Nec Corp 多相クロック信号発生回路、移相クロック信号発生回路及び逓倍クロック信号発生回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009180732A (ja) * 2008-01-30 2009-08-13 Advantest Corp ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
DE102009007482A1 (de) 2008-01-30 2009-10-15 Advantest Corporation Jitterinjektionsschaltung, Mustergenerator, Prüfvorrichtung und elektronische Vorrichtung
US7904776B2 (en) 2008-01-30 2011-03-08 Advantest Corporation Jitter injection circuit, pattern generator, test apparatus, and electronic device
JP2015159355A (ja) * 2014-02-21 2015-09-03 株式会社メガチップス クロック生成回路及びクロックの位相補正方法

Also Published As

Publication number Publication date
US7596173B2 (en) 2009-09-29
DE112005003735T5 (de) 2008-08-28
JPWO2007049365A1 (ja) 2009-04-30
JP4649480B2 (ja) 2011-03-09
US20070098128A1 (en) 2007-05-03

Similar Documents

Publication Publication Date Title
CN106664093B (zh) 用于自动化测试系统的基于边缘发生器的锁相环参考时钟发生器
JP4166756B2 (ja) 所定のクロック信号特性を有するクロック信号を生成するための方法および装置
EP1548543B1 (en) Low jitter direct digital synthesizer
JP4649480B2 (ja) 試験装置、クロック発生装置、及び電子デバイス
JP4846788B2 (ja) データ信号発生装置
JP5235196B2 (ja) 試験装置および試験方法
WO2006104042A1 (ja) クロック乗替装置、及び試験装置
JP2000293259A (ja) 遅延クロック生成装置および遅延時間測定装置
US7015685B2 (en) Semiconductor tester
EP0815461B1 (en) Timing generator with multiple coherent synchronized clocks
US6842061B2 (en) Timing generating apparatus and test apparatus
CN110518907B (zh) 信号生成电路及其方法、数字时间转换电路及其方法
JP4293840B2 (ja) 試験装置
WO2010021131A1 (ja) 試験装置および試験方法
US20050166100A1 (en) Method and apparatus for synchronizing signals in a testing system
US7461314B2 (en) Test device
JP2009180732A (ja) ジッタ印加回路、パターン発生器、試験装置、および、電子デバイス
US8461884B2 (en) Programmable delay circuit providing for a wide span of delays
KR100843197B1 (ko) 위상이 다른 다수개의 드라우지 클럭 신호들을 내부적으로발생하는 집적회로 장치
JP2005091108A (ja) ジッタ発生器及び試験装置
JP2004144599A (ja) 半導体集積回路
JP2006343345A (ja) 半導体集積回路とそのジッタ測定方法
US20090009220A1 (en) Signal generating apparatus, periodic-signal observing system, integrated circuit, periodic-signal observing method, and method of testing integrated circuit
JPH07209388A (ja) タイミング信号発生装置
JP2004135121A (ja) 半導体集積回路およびそのテスト方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2007542229

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 1120050037355

Country of ref document: DE

RET De translation (de og part 6b)

Ref document number: 112005003735

Country of ref document: DE

Date of ref document: 20080828

Kind code of ref document: P

122 Ep: pct application non-entry in european phase

Ref document number: 05844198

Country of ref document: EP

Kind code of ref document: A1