WO2009001368A3 - Procédé et tissu de système sur puce - Google Patents
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Abstract
La présente invention concerne un tissu dans un cadre d'un SoC, ainsi qu'un système et un procédé, dans lesquels les ressources peuvent être composées comme structures de calcul qui concordent le mieux avec les besoins de l'application. Le tissu de l'invention contient des ressources de calcul, de stockage et de communication pouvant être agrégées à l'exécution pour réaliser des tâches d'application spécifiques. Le système comprend un planificateur, une banque de configuration de grappe, un tissu d'exécution contenant une pluralité de ressources de calcul, un agent de liaison de ressources, une unité de stockage de charge et une logique de décision de la destination du stockage (SDDL). Le procédé de l'invention passe par les étapes de développement de descriptions HLL (langage de haut niveau) des modules d'application, la conversion de la description HLL des modules de l'application à une représentation intermédiaire, - la compilation en grappes à l'aide du graphique du flux de données de l'application, - la réalisation des opérations de liaison, - la réalisation de l'exécution de flux de données commandée, un ensemble de grappes étant planifié et exécuté sur le tissu.
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6175948B1 (en) * | 1998-02-05 | 2001-01-16 | Motorola, Inc. | Method and apparatus for a waveform compiler |
WO2004004008A1 (fr) * | 2002-06-28 | 2004-01-08 | Koninklijke Philips Electronics N.V. | Circuit integre pourvu de blocs constitutifs |
US20050021871A1 (en) * | 2003-07-25 | 2005-01-27 | International Business Machines Corporation | Self-contained processor subsystem as component for system-on-chip design |
US20050283768A1 (en) * | 2004-06-21 | 2005-12-22 | Sanyo Electric Co., Ltd. | Data flow graph processing method, reconfigurable circuit and processing apparatus |
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2007
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6175948B1 (en) * | 1998-02-05 | 2001-01-16 | Motorola, Inc. | Method and apparatus for a waveform compiler |
WO2004004008A1 (fr) * | 2002-06-28 | 2004-01-08 | Koninklijke Philips Electronics N.V. | Circuit integre pourvu de blocs constitutifs |
US20050021871A1 (en) * | 2003-07-25 | 2005-01-27 | International Business Machines Corporation | Self-contained processor subsystem as component for system-on-chip design |
US20050283768A1 (en) * | 2004-06-21 | 2005-12-22 | Sanyo Electric Co., Ltd. | Data flow graph processing method, reconfigurable circuit and processing apparatus |
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