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WO2010067847A1 - メモリシステム - Google Patents

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WO2010067847A1
WO2010067847A1 PCT/JP2009/070702 JP2009070702W WO2010067847A1 WO 2010067847 A1 WO2010067847 A1 WO 2010067847A1 JP 2009070702 W JP2009070702 W JP 2009070702W WO 2010067847 A1 WO2010067847 A1 WO 2010067847A1
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WO
WIPO (PCT)
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data
memory
redundant
bits
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2009/070702
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English (en)
French (fr)
Inventor
昌也 樽家
達徳 金井
裕 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of WO2010067847A1 publication Critical patent/WO2010067847A1/ja
Priority to US13/157,396 priority Critical patent/US9105358B2/en
Anticipated expiration legal-status Critical
Priority to US14/789,090 priority patent/US9547551B2/en
Ceased legal-status Critical Current

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    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes

Definitions

  • the present invention relates to a memory system.
  • each memory cell (1-bit storage element)
  • the probability (error rate) that the content of the memory cell changes to a content different from the content that should be stored in the past increases due to the greater influence from disturbances such as electromagnetic waves.
  • the memory cell can be either in a low resistance state or a high resistance state.
  • whether the logical value is 0 or 1 (or 1 or 0) is determined depending on whether the resistance value of the memory cell is smaller or larger than the threshold value.
  • the resistance value cannot be directly measured at the time of reading. Therefore, it is possible to measure the current value by applying a constant voltage to the memory cell, or by measuring the voltage value by passing a constant current. Estimate the value and determine the logical value.
  • the same operation is performed for writing and reading, and the reading is performed with an intensity that does not rewrite the contents of the memory.
  • a current is passed in the same direction as when writing 0, and whether it is 0 or 1 is determined based on the resistance value at that time.
  • read disturb is affected by variations in the characteristics of memory cells, and is a major factor in increasing the error rate in MRAM.
  • read disturb probability increases, there is a problem that the error bits cannot be relieved by the conventional error correction code.
  • the number of data “1” in the write data is counted, and if the number of data “1” is more than half the number of bits of the write data, the write data is inverted.
  • a nonvolatile semiconductor memory device has been proposed in which drain disturbance is reduced by writing the written data in a normal memory unit and writing information indicating that the data has been inverted in an auxiliary word memory unit (see, for example, Patent Document 1).
  • the data is read from the auxiliary word memory unit, and it is determined whether or not the data is inverted at the time of writing. If the data is inverted, the data read from the normal memory unit is inverted and output.
  • An object of the present invention is to provide a memory system that suppresses an increase in access time and reduces a read disturb probability.
  • a memory system includes a code processing circuit that performs redundant code processing of data to be written, and generates data in which the number of bits taking a predetermined value is less than half of the total number of bits, and the code processing And a memory in which the data generated by the circuit is written.
  • the increase in access time can be suppressed and the read disturb probability can be reduced.
  • 1 is a schematic configuration diagram of a memory system according to a first embodiment of the present invention. It is a figure which shows an example of a process of a redundant encoding circuit. 3 is a logical expression showing an example of redundant code processing. It is a circuit diagram which shows an example of a redundant encoding circuit. It is a mathematical formula showing an example of arithmetic processing for redundant processing data. It is a figure which shows an example of a process of a decoding circuit. It is a logical formula which shows an example of a decoding process. It is a circuit diagram which shows an example of a decoding circuit. It is a schematic block diagram of the code processing circuit by a modification.
  • FIG. 1 shows a schematic configuration of a memory system according to a first embodiment of the present invention.
  • the memory system includes a code processing circuit 100, a decoding circuit 110, a memory 120, and a memory controller 130.
  • the code processing circuit 100 includes a redundant coding circuit 101, a count unit 102, a selector 103, and a calculation unit 104.
  • the redundant encoding circuit 101 is given the data Din to be written to the n-bit (n is an integer of 1 or more) memory 120, performs redundant encoding processing, converts it into n + 1-bit data CDin, and outputs it.
  • the redundant code process will be described later.
  • the selector 103 is provided with n + 1 bits 11... 1 and 00... 0, and selects and outputs either one based on the selection signal Sel output from the count unit 102.
  • the counting unit 102 counts the number of bits having a value of 1 in the data CDin generated by the redundancy encoding circuit 101, and generates and outputs a selection signal Sel based on the count number. When the count number is greater than (n + 1) / 2, the count unit 102 outputs a selection signal Sel that allows the selector 103 to select 11. Further, when the count number is (n + 1) / 2 or less, the count unit 102 outputs a selection signal Sel so that the selector 103 selects 00.
  • the calculation unit 104 calculates the X + 1 of the n + 1-bit data CDin generated by the redundancy encoding circuit 101 and the n + 1-bit 11... 1 or 00. , N + 1 bit data RDin is generated and output.
  • the memory 120 is a non-volatile memory that can be accessed randomly, and is supplied with a multi-bit address signal Addr that specifies the address of the memory to be written or read.
  • the memory controller 130 receives the write signal Write indicating the write timing and the data RDin generated by the code processing circuit 100 (arithmetic unit 104), and writes the write signal Write to the address specified by the address signal Addr of the memory 120. Data RDin is written at a timing based on
  • the memory 120 is, for example, an MRAM.
  • the decoding circuit 110 is supplied with n + 1-bit data RDout read from the memory 120, performs a decoding process, converts the data into n-bit data Dout, and outputs the data.
  • the redundancy coding circuit 101 is provided with 8-bit data d 0 , d 1 , d 2 , d 3 , d 4 , d 5 , d 6 , d 7 and performs redundancy coding processing.
  • 9-bit data x ′ 0 , x ′ 1 , x ′ 2 , x ′ 3 , x ′ 4 , x ′ 5 , x ′ 6 , x ′ 7 , x ′ 8 are output.
  • the redundant code processing can be expressed by a logical expression as shown in FIG. 3, and the redundant code circuit 101 can be constituted by a logical circuit having XOR elements 11 to 18 as shown in FIG. 0 is output as bit x ′ 0 of the data to be output.
  • XOR element 11 is given 0 and bit d 0 , and its output is bit x ′ 1 .
  • the XOR element 12 is supplied with the output of the XOR element 11 and the bit d 1, and its output becomes the bit x ′ 2 .
  • the output of the XOR element k-1 and the bit d k-11 are given to the XOR element k (13 ⁇ k ⁇ 18), and the output becomes the bit x ′ k ⁇ 10 .
  • the processing by the count unit 102, the selector 103, and the calculation unit 104 can be expressed by a logical expression as shown in FIG. 9-bit data x ′ 0 , x ′ 1 , x ′ 2 , x ′ 3 , x ′ 4 , x ′ 5 , x ′ 6 , x ′ 7 , x ′ 8 , the number of bits having a value of 1 is 4 If larger, the XOR between each of x ′ 0 , x ′ 1 , x ′ 2 , x ′ 3 , x ′ 4 , x ′ 5 , x ′ 6 , x ′ 7 , x ′ 8 and 1 is calculated, 9-bit data x 0 , x 1 , x 2 , x 3 , x 4 , x 5 , x 6 , x 7 , x 8 are output.
  • each bit is inverted and output, and the bit having a value of 1 is 4 or less. If so, it is output as is.
  • the decoding circuit 110 is provided with 9-bit data x 0 , x 1 , x 2 , x 3 , x 4 , x 5 , x 6 , x 7 , x 8 read from the memory 120. Then, the decoding process is performed, and 8-bit data d 0 , d 1 , d 2 , d 3 , d 4 , d 5 , d 6 , and d 7 are output.
  • the decoding process can be expressed by a logical expression as shown in FIG. 7, and the decoding circuit 110 can be constituted by a logical circuit having XOR elements 21 to 28 as shown in FIG.
  • the XOR element 21 is given a bit x 0 and x 1, its output is the bit d 0.
  • bits x j-21 and x j-20 are given to the XOR element j (22 ⁇ j ⁇ 28), and the output thereof is the bit d j-21 .
  • redundant code processing is performed on 8-bit data d 0 , d 1 , d 2 , d 3 , d 4 , d 5 , d 6 , and d 7 .
  • the selector 103 selects 00... 0, 11... 1, the data obtained by decoding the output data of the code processing circuit 100 by the decoding circuit 110 is the same as the input data of the code processing circuit 100. Will be equal.
  • the code processing circuit 100 performs redundancy coding processing on n-bit input data to n + 1-bit data, and inverts the value of each bit when the number of bits having a value of 1 is larger than (n + 1) / 2 among n + 1 bits. Is output. That is, the output data RDin of the code processing circuit 100 written in the memory 120 is data with a value of 1 having less than half of the total number of bits and a lot of 0s.
  • the direction in which current flows when reading is fixed at the time of design depending on the characteristics of the device. For example, if the current is designed to flow in the same direction as when writing 0 when reading, read disturb Is limited to the case where 1 should have been recorded as 0.
  • the data CDin in which the input data Din is subjected to redundancy code processing in the code processing circuit 100, when the number of bits having a value of 1 is larger than half of the total number of bits, the data CDin is inverted and stored in the memory 120. Write. Accordingly, data with many zeros is written in the memory 120, and the number of bits subject to read disturb is reduced, so that the read disturb probability can be reduced.
  • the decoding circuit 110 decodes the data read from the memory 120 regardless of whether the data RDin written in the memory 120 is an inversion of the data CDin that has been subjected to the redundancy coding process. Output data Dout equal to the input data Din is obtained. Therefore, since it is not necessary to confirm whether or not the data written in the memory 120 is inverted, the memory access time at the time of reading can be shortened compared with the case where such confirmation is necessary.
  • the code processing circuit 100 in the first embodiment may be configured as shown in FIG.
  • the code processing circuit 100 includes a redundant code circuit 101, an inverter 141, a determiner 142, and a selector 143.
  • the inverter 141 inverts and outputs each bit of the n + 1-bit output data CDin of the redundant encoding circuit 101.
  • the determiner 142 counts the number of bits having a value of 1 included in the output data CDin of the redundancy coding circuit 101 and outputs a selection signal to the selector 143 based on the counted number. For example, when the count number is greater than (n + 1) / 2, the determiner 142 outputs a selection signal such that the selector 143 selects the output of the inverter 141. As a result, the number of bits having a value of 1 at the output of the inverter 141 becomes (n + 1) / 2 or less.
  • the determiner 142 may count the number of bits having a value of 0 and output a selection signal based on a value obtained by subtracting the count from n + 1.
  • the code processing circuit 100 outputs data having a large number of bits having a value of 0, and the read disturb probability of the memory 120 can be reduced.
  • the memory 120 is designed to flow a current in the same direction as when writing 0 when reading, and the read disturb should be recorded as 1, the code processing is performed.
  • the circuit 100 inverts and outputs data so that 0 increases.
  • the code processing circuit 100 has a value of 1. Data is output so that the number of bits of 1 increases.
  • the count unit 102 counts the number of bits having a value of 0 in the data CDin output from the redundancy coding circuit 101. If the count number is greater than (n + 1) / 2, the selector 103 is set to 11. A selection signal Sel for selecting 1 is output.
  • FIG. 10 shows a schematic configuration of a memory system according to a second embodiment of the present invention.
  • the memory system includes a code processing circuit 200, a decoding circuit 210, and a memory 220. It is assumed that a memory controller (equivalent to the memory controller 130 in the first embodiment) that writes data to the memory 220 is included in the memory 220.
  • the code processing circuit 200 has a deflection code processing table, converts n-bit input data Din into n + m-bit (m is an integer of 2 or more) data RDin with reference to the deflection code processing table, and a memory 220. Output to.
  • the deflection code processing table is constructed so that the appearance probability of the value to be read disturbed in the memory 220 is low.
  • the decoding circuit 210 converts the n + m-bit data RDout read from the memory 220 into n-bit data Dout with reference to a decoding processing table whose input / output is opposite to that of the deflection code processing table, and outputs the data Dout. .
  • FIG. 11 shows an example of a deflection code processing table when 4 bits of input data are encoded into 6 bits.
  • This deflection code processing table is used when read disturb occurs in the memory 220, which should have been recorded as 1, and is constructed so that the appearance probability of 1 is low.
  • this deflection code processing table can reduce the read disturb probability by 4% compared to the case of performing redundant encoding to 5 bits. .
  • redundancy of 2 bits or more is performed so that the number of bits subject to read disturb is reduced, and writing to the memory can further reduce the read disturb probability.
  • the decoding circuit 210 outputs the data read from the memory 220 back to the original data using the decoding processing table, there is no need to confirm whether the data written in the memory 220 is inverted. The increase in memory access time can be suppressed.
  • FIG. 12 shows a schematic configuration of a memory system according to a third embodiment of the present invention.
  • the memory system includes a code processing circuit 300, a decoding circuit 310, and a memory 320.
  • the code processing circuit 300 includes redundant code circuits 301 and 302 and a deflection selector 303. It is assumed that a memory controller that writes data to the memory 320 (equivalent to the memory controller 130 in the first embodiment) is included in the memory 320.
  • Redundant encoding circuits 301 and 302 scramble n-bit input data Din using 1-bit seed data s different from each other, and make redundant into n + 1-bit data holding information on seed data s.
  • the redundant code circuit 301 is given 0 as seed data s
  • the redundant code circuit 302 is given 1 as seed data s.
  • the output of the redundant encoding circuit 301 and the output of the redundant encoding circuit 302 have a relationship in which the value of each bit is inverted.
  • the deflection selector 303 includes a determination unit 304 and a selector 305.
  • the determination unit 304 monitors the output data of the redundant encoding circuit 301, determines which of the output data of the redundant encoding circuits 301 and 302 has fewer bits subject to read disturb of the memory 320, and determines the data.
  • a selection signal is output to the selector 305 so as to select.
  • the deflection selector 303 selects one of the output data of the redundancy encoding circuits 301 and 302 that has fewer bits subject to read disturb of the memory 320 and outputs the selected data to the memory 320.
  • Decoding circuit 310 decodes n + 1-bit data RDout read from memory 320. At this time, the information of the seed data s is also decoded, but the decoding circuit 310 discards the seed data s and outputs n-bit data Dout.
  • the bit x 0 of the 9-bit output data has the same value as the seed data s.
  • the output of the redundant encoding circuit 301 is 001000010
  • the output of the redundant encoding circuit 302 is 110111101.
  • the seed data s may be 2 bits or more instead of 1 bit.
  • the seed data is p bits (p is an integer of 2 or more)
  • 2 p redundant code circuits are provided, and different seed data is given to each.
  • FIG. 14 shows a configuration example of the memory system when the seed data s is 2 bits.
  • the code processing circuit 300 includes redundant code circuits 331 to 334 and a deflection selector 335. Redundant encoding circuits 331 to 334 are given 00, 01, 10 and 11 as seed data s, respectively, and scramble the n-bit input data Din to make it redundant into n + 2 bit data holding information on seed data s. To do.
  • the deflection selector 335 selects the output data of the redundancy encoding circuits 301 to 304 that has the least number of bits subject to read disturb of the memory 320 and outputs the selected data to the memory 320.
  • the decoding circuit 310 reads n + 2 bits of data from the memory 320, performs a decoding process, discards the 2 bits of seed data, and outputs n bits of data Dout.
  • the decoding circuit 310 since the decoding circuit 310 only decodes the data read from the memory 320 and discards and outputs the seed data, it is possible to suppress an increase in access time.
  • FIG. 15 shows a schematic configuration of a memory system according to a fourth embodiment of the present invention.
  • the memory system includes a code processing circuit 400, a decoding circuit 410, and a memory 420.
  • the code processing circuit 400 includes error correction encoding units 401 and 402 and a deflection selector 403. It is assumed that a memory controller that writes data to the memory 420 (equivalent to the memory controller 130 in the first embodiment) is included in the memory 420.
  • the error correction encoding units 401 and 402 perform error correction encoding processing on data obtained by adding the u-bit data inversion bit r to the n-bit input data Din, and output t-bit data.
  • n, u, and t are integers of 1 or more.
  • the value of the data inversion bit r is different between the error correction encoding unit 401 and the error correction encoding unit 402.
  • the output data of the error correction encoding unit 401 and the output data of the error correction encoding unit 402 have a relationship in which all bits or a large number of bits are inverted.
  • the deflection selector 403 selects, from the output data of the error correction coding units 401 and 402, the one with fewer bits subject to read disturb of the memory 420 and outputs the selected data to the memory 420.
  • the decoding circuit 410 reads t-bit data from the memory 420, performs decoding and error correction processing, generates n + u-bit data, and outputs n-bit data Dout excluding the u-bit data inversion bit r.
  • the error correction encoding units 401 and 402 use a Hamming code having a generation matrix as shown in FIG. 16, and an error correction code as shown in FIG. Hamming encoding processing is performed as the conversion processing. At this time, the output data is 12 bits.
  • the eighth row of the generator matrix corresponding to the data inversion bit r is all 1. Therefore, the output data when the data inversion bit r is set to 0 is obtained by inverting each bit of the output data when r is set to 1. Therefore, the output data of the error correction encoding unit 401 is obtained by inverting each bit of the output data of the error correction encoding unit 402.
  • the deflection selector 403 selects, from the output data of the error correction coding units 401 and 402, the one having fewer bits subject to read disturb of the memory 420 and outputs the selected data to the memory 420.
  • the deflection selector 403 can be configured similarly to the deflection selector 303 shown in FIG.
  • the error correction coding unit 402 may not be provided in the code processing circuit 400, but an inverter circuit 404 that inverts the output of the error correction coding unit 401 may be provided. This is because the output of the inverter circuit 404 is the same as the output of the error correction coding unit 402.
  • the deflection selector 403 may select the output data of the error correction encoding unit 401 and the inverter circuit 404 that has fewer bits subject to read disturb of the memory 420 and output the selected data to the memory 420.
  • the decoding circuit 410 reads 12-bit data from the memory 420, performs decoding and error correction using a check matrix as shown in FIG. 19, discards the data inversion bit r, and restores the original 7-bit data. ,Output.
  • the error correction encoding units 401 and 402 use a Hamming code having a generation matrix as shown in FIG. 20 to perform a Hamming encoding process as an error correction encoding process. I do. At this time, the output data is 13 bits.
  • the output data when the data inversion bit r is 0 is not an inverted version of each bit of the output data when r is 1. Therefore, the output data of the error correction encoding unit 401 is not an inverted version of each bit of the output data of the error correction encoding unit 402.
  • the deflection selector 403 since 12 bits of the 13-bit output data are inverted, the deflection selector 403 has a smaller number of bits subject to read disturb of the memory 420 among the output data of the error correction coding units 401 and 402. By selecting and outputting to memory 420, it is possible to reduce the read disturb probability.
  • the deflection selector 403 can be configured as shown in FIG.
  • the determination unit 405 monitors the output data of the error correction encoding units 401 and 402 and outputs a selection signal to the selector 406 so as to select the one having fewer bits subject to read disturb in the memory 420.
  • the code processing circuit 400 can be configured as shown in FIG.
  • the inversion circuit 407 inverts and outputs only the bit to be inverted by the data inversion bit r.
  • the determination unit 405 of the deflection selector 403 has only the bit to be read disturbed among the generation data of the error correction encoding unit 401 and the generation data of the inversion circuit 407 only for the bit inverted by the data inversion bit r. Determine if there are few. With this configuration, the error correction encoding unit 402 can be omitted.
  • the decoding circuit since the decoding circuit only performs decoding and error correction of the data read from the memory and discards and outputs the data inversion bit, an increase in time required for memory access can be suppressed.
  • FIG. 23 shows a schematic configuration of a memory system according to a fifth embodiment of the present invention.
  • the memory system includes a code processing circuit 500, a decoding circuit 510, a memory 520, and a comparator 530. It is assumed that a memory controller that writes data to the memory 520 (equivalent to the memory controller 130 in the first embodiment) is included in the memory 520.
  • the code processing circuit 500 includes a redundant data generation circuit 501 and a deflection selector 504.
  • the redundant data generation circuit 501 is provided with n-bit (n is an integer of 1 or more) input data Din, and outputs n + 1-bit redundant data X0 and X1 which are different from each other.
  • the redundant data generation circuit 501 includes redundant encoding circuits 502 and 503.
  • the redundant code circuit 502 is given 0 as the input data Din and 1-bit seed data s, performs redundant code processing, and outputs n + 1-bit redundant data X0.
  • the redundancy code circuit 503 is given 1 as the input data Din and 1-bit seed data s, and performs redundancy code processing to output n + 1-bit redundancy data X1.
  • the redundant encoding circuits 502 and 503 have a logic circuit configuration as shown in FIG.
  • the deflection selector 504 selects one of the redundant data X0 and X1, which has fewer bits subject to read disturb in the memory 520, and outputs the selected data to the memory 520 as write data RDin.
  • the deflection selector 504 is supplied with a write signal Write for instructing the write timing, and outputs a write signal MWwrite to the memory 520 in response to data output to the memory 520.
  • the data RDin output from the deflection selector 504 is written to an address specified by the address signal Addr of the memory 520 based on the write signal MWwrite by a memory controller (not shown).
  • the decoding circuit 510 reads n + 1-bit data RDout from the memory 520, performs a decoding process, discards the information of the seed data s, and outputs n-bit data Dout.
  • the decoding circuit 510 can output the data Din regardless of which of the data X0 and X1 is input.
  • the comparator 530 immediately reads data from the same address after writing to the memory 520, compares the data written to the memory 520 with the data read from the memory 520, and compares the comparison result.
  • the comparison result signal Match shown is output to the deflection selector 504.
  • the comparison result of the comparator 530 may be inconsistent due to the influence of the failed memory cell. For example, when data with a bit value of 1 is written and the memory cell corresponding to this bit is a failed cell that always outputs 0, the value of this bit of the read data changes to 0 and The comparison result of the device 530 is inconsistent.
  • the deflection selector 504 selects one of the redundant data X0 and X1, which has more bits subject to read disturb of the memory 520, and outputs the selected data to the memory 520.
  • Redundant data X0 and X1 have a relationship in which all bits or many bits are inverted. Therefore, when one of the redundant data X0 and X1 is written in the memory 520, and the read data does not match the write data, writing the other of the redundant data X0 and X1 results in the read data being the write data. Expect to match.
  • the redundant encoding circuits 502 and 503 have a logic circuit configuration as shown in FIG. 13 and the input data is 010000011, the redundant data X0 is 001000010 and the redundant data X1 is 110111101.
  • the deflection selector selects the redundant data X0 that is data with less 1 (more 0).
  • the comparison result signal Match output from the comparator 530 indicates a mismatch.
  • the deflection selector selects data other than the redundant data X0, that is, the redundant data X1.
  • the memory cell corresponding to the least significant bit is fixed to 1.
  • the memory 520 holds correct data.
  • the decoding circuit 510 can restore the original value correctly.
  • the faulty memory cell can be remedied by selecting data correctly held in the memory 520.
  • the memory system according to the present embodiment is connected to hardware such as a microprocessor to write and read data.
  • a data writing method using such a memory system will be described with reference to the flowchart shown in FIG.
  • a microprocessor including a processor in a memory controller
  • writes data to the memory will be described as an example, but the same applies to a case where hardware other than the microprocessor writes data.
  • the microprocessor In order to write data to the memory system, the microprocessor outputs an address to be written to the address signal Addr of the memory system and outputs data to be written to the data signal Din of the memory system. Then, the microprocessor changes the output for the write signal Write of the memory system from the logical value 0 to 1, thereby starting the write process.
  • Step S100 An address A to which data is written is given to the memory 520 by the address signal Addr from the microprocessor.
  • n-bit data Din is supplied from the microprocessor to the redundant encoding circuit 1.
  • Step S101 The redundant data generation circuit 501 performs redundant code processing and outputs n + 1-bit redundant data X0 and X1.
  • Step S102 The deflection selector 504 selects one of the redundant data X0 and X1 based on the read disturb target value in the memory 520. The smaller number of bits to be read disturb is selected.
  • Step S103 The deflection selector 504 outputs the data selected in Step S102 to the memory 520 as the write data RDin. Further, when the deflection selector 504 changes the write signal MWwrite to the memory 520 from the logical value 0 to 1 and instructs the memory 520 to write, the data RDin is written to the address A of the memory 520.
  • Step S104 The data RDout is read from the address A of the memory 520.
  • Step S105 The comparator 5 compares the data RDin and the data RDout, and outputs a comparison result signal Match indicating the comparison result. If the comparison result signal Match is true, that is, the data RDin and the data RDout match, it is determined that the data has been correctly written to the memory 520, and the write operation is terminated.
  • step S106 If the comparison result signal Match is false, that is, the data RDin and the data RDout do not match, the process proceeds to step S106.
  • Step S106 The redundant data X0 and X1 which are not selected by the deflection selector 504 in Step S102 are selected and written to the address A of the memory 520.
  • step S105 The timing chart when the comparison results match in step S105 is as shown in FIG. 25, and the timing chart when the comparison results do not match is as shown in FIG.
  • the microprocessor In order to read data from the memory system, the microprocessor outputs the address to be read to the address signal Addr of the memory system, thereby starting the reading process of the memory system.
  • Step S200 The address A is given from the microprocessor by the address signal Addr.
  • Step S201 The n + 1-bit data RDout is read from the address A of the memory 520.
  • Step S202 The data RDout is given to the decoding circuit 520.
  • Step S203 Decoding processing is performed, and n-bit data Dout is output as data at address A in the memory 520.
  • redundant data having a smaller number of bits subject to read disturb of the memory 520 is selected and written, and when data is not correctly written from a comparison result of the comparator 530 due to a failure of a memory cell or the like, By selecting and writing the other redundant data, the failure memory cell is relieved while reducing the read disturb probability.
  • the redundant data generation circuit 501 adds the 1-bit seed data s to the input data and outputs two redundant data X0 and X1, but outputs three or more redundant data. May be.
  • FIG. 28 shows a configuration example in which the redundant data generation circuit 501 adds the 2-bit seed data s and outputs four redundant data X0 to X3.
  • the redundant data generation circuit 501 includes redundant encoding circuits 541 to 544. Redundant encoding circuits 541 to 544 each add 00, 01, 10, and 11 as 2-bit seed data s to n-bit input data Din, and output n + 2-bit redundant data X0 to X3.
  • the redundant code circuits 541 to 544 perform redundant code processing using a redundant code generation matrix as shown in FIG. 29, and output 8-bit redundant data.
  • the deflection selector 504 first selects the redundant data X3 having a value of 1 and the minimum number of bits.
  • the deflection selector 504 After the redundancy data X3 is written in the memory 520, if the value read from the same address by the comparator 530 does not match the redundancy data X3, the deflection selector 504 has the second smallest number of bits having a value of 1. Data X1 is selected. The deflection selector sequentially selects until the comparison results by the comparator 530 match.
  • the deflection selector 504 selects one of the redundant data X0 and X2. May be selected. Thereby, the time required for writing to the memory 520 can be shortened.
  • the deflection selector 504 selects the last redundant data
  • the comparison by the comparator 530 after writing may be omitted in expectation that data can be written correctly.
  • the memory cell according to the present embodiment can reduce the read disturb probability and relieve a defective memory cell.
  • the decoding circuit can obtain the original data by performing a predetermined decoding process on the data read from the memory, regardless of which redundant data is selected by the deflection selector. Increase in time can be suppressed.
  • the first to fifth embodiments focus on the difference in read disturb probability due to 0 and 1 of the memory cell in order to lower the read disturb probability, but the memory cell is limited to having only two states. In other words, the present invention can be applied to all performances whose factors change depending on the storage state of the memory cell.
  • the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying constituent elements without departing from the scope of the invention in the implementation stage.
  • various inventions can be formed by appropriately combining a plurality of components disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment.
  • constituent elements over different embodiments may be appropriately combined.

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Abstract

　メモリシステムは、書き込み対象のデータＤｉｎの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータＲＤｉｎを生成する符号処理回路１００と、前記符号処理回路により生成されるデータＲＤｉｎが書き込まれるメモリ１２０と、を備える。

Description

メモリシステム
　本発明は、メモリシステムに関するものである。
　高集積度のメモリチップでは、個々のメモリセル(１ビットの記憶素子)を構成する物質のサイズが小さくなることにより、製造時の加工精度に由来する特性のばらつきが大きくなることや、温度や電磁波などの外乱から受ける影響が大きくなることなどによって、メモリセルの内容が従来記憶すべき内容と違う内容に変化してしまう確率（誤り率）が上がっている。
　この誤りへの対策としては、単純に加工精度を上げたり、外乱の影響を低減するようにガードしたりする他に、誤り訂正符号（ＥＣＣ）を用いて誤りビットを救済する方法が知られている。誤り率に関しては、外乱の他に、メモリのデバイスによる特性として存在する要因もある。
　ＭＲＡＭやＲＲＡＭやＲｅＲＡＭのように、異なる２つの抵抗値を持つことのできるメモリセルを用いる電気的に書き替え可能なメモリでは、メモリセルを低抵抗状態か高抵抗状態のいずれかにすることで、一方を論理値０、もう一方を論理値１に対応させてデータを記憶する。データの読み出し時には、メモリセルの抵抗値が閾値より小さいか大きいか否かで、論理値０か１か（あるいは１か０か）を判断する。
　このようなメモリでは、読み出し時に抵抗値を直接測定することができないため、メモリセルに定電圧を掛けて電流値を測定したり、定電流を流して電圧値を測定したりすることによって、抵抗値を推定し論理値を決定する。
　例えばＭＲＡＭでは、書き込みと読み出しとで同様の動作が行われ、読み出しはメモリの内容が書き換わらない程度の強度で行われる。例えば、読み出し時には０を書き込むときと同じ方向に電流を流し、その時の抵抗値によって０か１かの判別を行う。
　この時、１であったメモリの内容が０に書き換わってしまう事がある。これはリードディスターブと呼ばれ、メモリセルの特性ばらつきの影響を受けるものであり、ＭＲＡＭでの誤り率を上げる大きな要因となっている。このリードディスターブが起こる確率(リードディスターブ確率)が上がると、従来の誤り訂正符号では誤りビットを救済しきれなくなるという問題があった。
　メモリに書き込まれたデータのデータ破壊を防止するものとして、書き込みデータにおけるデータ「１」の数をカウントし、データ「１」の数が書き込みデータのビット数の半分以上の場合は書き込みデータを反転したデータを正規メモリ部に書き込み、反転させたことを示す情報を補助ワードメモリ部に書き込むことで、ドレインディスターブを低減させる不揮発性半導体記憶装置が提案されている（例えば特許文献１参照）。正規メモリ部からのデータ読み出し時は、補助ワードメモリ部からデータを読み出し、書き込み時に反転したか否かを判定し、反転した場合は正規メモリ部から読み出したデータを反転して出力する。
　しかし、データ読み出しの度に補助ワードメモリ部からデータ反転の有無を示す情報を読み出す必要があるため、読み出し処理が煩雑になり、メモリアクセスにかかる時間が長くなるという問題があった。
特開平７－３３４９９１号公報
　本発明は、アクセス時間の増加を抑制して、リードディスターブ確率を減少させるメモリシステムを提供することを目的とする。
　本発明の一態様によるメモリシステムは、書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、前記符号処理回路により生成される前記データが書き込まれるメモリと、を備えるものである。
　本発明によれば、アクセス時間の増加を抑制して、リードディスターブ確率を減少させることができる。
本発明の第１の実施形態に係るメモリシステムの概略構成図である。 冗長化符号回路の処理の一例を示す図である。 冗長化符号処理の一例を示す論理式である。 冗長化符号回路の一例を示す回路図である。 冗長化処理データに対する演算処理の一例を示す数式である。 復号回路の処理の一例を示す図である。 復号処理の一例を示す論理式である。 復号回路の一例を示す回路図である。 変形例による符号処理回路の概略構成図である。 本発明の第２の実施形態に係るメモリシステムの概略構成図である。 偏向符号処理テーブルの一例を示す図である。 本発明の第３の実施形態に係るメモリシステムの概略構成図である。 同第３の実施形態に係る冗長化符号回路の一例を示す図である。 変形例によるメモリシステムの概略構成図である。 本発明の第４の実施形態に係るメモリシステムの概略構成図である。 ハミング符号化処理の生成行列の一例を示す図である。 ハミング符号化処理の一例を示す数式である。 変形例によるメモリシステムの概略構成図である。 検査行列の一例を示す図である。 ハミング符号化処理の生成行列の一例を示す図である。 変形例による偏向セレクタの概略構成図である。 変形例による符号処理回路の概略構成図である。 本発明の第５の実施形態に係るメモリシステムの概略構成図である。 同第５の実施形態によるデータ書き込み方法のフローチャートである。 同第５の実施形態によるデータ書き込み方法におけるタイミングチャートの一例である。 同第５の実施形態によるデータ書き込み方法におけるタイミングチャートの一例である。 同第５の実施形態によるデータ読み出し方法のフローチャートである。 変形例によるメモリシステムの概略構成図である。 冗長化符号処理の一例を示す数式である。
　以下、本発明の実施の形態を図面に基づいて説明する。
　（第１の実施形態）図１に本発明の第１の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、符号処理回路１００、復号回路１１０、メモリ１２０、及びメモリコントローラ１３０を備える。符号処理回路１００は、冗長化符号回路１０１、カウント部１０２、セレクタ１０３、及び演算部１０４を有する。
　冗長化符号回路１０１は、ｎビット（ｎは１以上の整数）のメモリ１２０への書き込み対象のデータＤｉｎが与えられ、冗長化符号処理を行い、ｎ＋１ビットのデータＣＤｉｎに変換して出力する。冗長化符号処理については後述する。セレクタ１０３はｎ＋１ビットの１１・・・１と００・・・０が与えられ、カウント部１０２から出力される選択信号Ｓｅｌに基づいていずれか一方を選択して出力する。
　カウント部１０２は、冗長化符号回路１０１により生成されるデータＣＤｉｎのうち、値が１のビット数をカウントし、カウント数に基づいて選択信号Ｓｅｌを生成して出力する。カウント部１０２は、カウント数が（ｎ＋１）／２より大きい場合は、セレクタ１０３が１１・・・１を選択するような選択信号Ｓｅｌを出力する。また、カウント部１０２は、カウント数が（ｎ＋１）／２以下の場合は、セレクタ１０３が００・・・０を選択するような選択信号Ｓｅｌを出力する。
　演算部１０４は、冗長化符号化回路１０１により生成されたｎ＋１ビットのデータＣＤｉｎと、セレクタ１０３により選択されたｎ＋１ビットの１１・・・１又は００・・・０の各ビットのＸＯＲを演算し、ｎ＋１ビットのデータＲＤｉｎを生成し、出力する。
　メモリ１２０はランダムアクセス可能な不揮発性メモリであり、書き込み又は読み出しを行うメモリの番地を指定する複数ビットのアドレス信号Ａｄｄｒが与えられる。メモリコントローラ１３０は、書き込みのタイミングを指示する書き込み信号Ｗｒｉｔｅ及び符号処理回路１００（演算部１０４）により生成されたデータＲＤｉｎが与えられ、メモリ１２０のアドレス信号Ａｄｄｒで指定された番地に、書き込み信号Ｗｒｉｔｅに基づくタイミングでデータＲＤｉｎを書き込む。メモリ１２０は例えばＭＲＡＭである。
　復号回路１１０はメモリ１２０から読み出されたｎ＋１ビットのデータＲＤｏｕｔが与えられ、復号処理を行い、ｎビットのデータＤｏｕｔに変換して出力する。
　ｎ＝８を例として、冗長化符号処理及び復号処理について説明する。図２に示すように、冗長化符号回路１０１は８ビットのデータｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄ７が与えられ、冗長化符号処理を行い、９ビットのデータｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８を出力する。
　冗長化符号処理は図３に示すような論理式で表すことができ、冗長化符号回路１０１は図４に示すようなＸＯＲ素子１１～１８を有する論理回路で構成することができる。出力するデータのビットｘ’０として０が出力される。ＸＯＲ素子１１には０とビットｄ０が与えられ、その出力がビットｘ’１となる。
　ＸＯＲ素子１２にはＸＯＲ素子１１の出力とビットｄ１とが与えられ、その出力がビットｘ’２となる。以下同様に、ＸＯＲ素子ｋ（１３≦ｋ≦１８）にはＸＯＲ素子ｋ－１の出力とビットｄｋ－１１とが与えられ、その出力がビットｘ’ｋ－１０となる。
　カウント部１０２、セレクタ１０３、及び演算部１０４による処理は図５に示すような論理式で表すことができる。９ビットのデータｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８において、値が１のビット数が４より大きい場合は、ｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８の各々と１とのＸＯＲを演算し、９ビットのデータｘ０、ｘ１、ｘ２、ｘ３、ｘ４、ｘ５、ｘ６、ｘ７、ｘ８を出力する。
　９ビットのデータｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８において、値が１のビット数が４以下の場合は、ｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８の各々と０とのＸＯＲを演算し、９ビットのデータｘ０、ｘ１、ｘ２、ｘ３、ｘ４、ｘ５、ｘ６、ｘ７、ｘ８を出力する。
　つまり、冗長化符号回路１０１から出力される９ビットのデータ中に値が１のビットが４より大きい（５以上）場合は各ビットを反転して出力し、値が１のビットが４以下の場合はそのまま出力する。
　図６に示すように、復号回路１１０はメモリ１２０から読み出された９ビットのデータｘ０、ｘ１、ｘ２、ｘ３、ｘ４、ｘ５、ｘ６、ｘ７、ｘ８が与えられ、復号処理を行い、８ビットのデータｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄ７を出力する。
　復号処理は図７に示すような論理式で表すことができ、復号回路１１０は図８に示すようなＸＯＲ素子２１～２８を有する論理回路で構成することができる。ＸＯＲ素子２１にはビットｘ０とｘ１とが与えられ、その出力がビットｄ０となる。
　以下同様に、ＸＯＲ素子ｊ（２２≦ｊ≦２８）にはビットｘｊ－２１とｘｊ－２０とが与えられ、その出力がビットｄｊ－２１となる。
　図３、図７に示す論理式から分かるように、８ビットのデータｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄ７に対して冗長化符号処理を行って得られる９ビットのデータｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８を復号処理すると、元の８ビットのデータｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄ７に戻すことが出来る。
　また、９ビットのデータｘ’０、ｘ’１、ｘ’２、ｘ’３、ｘ’４、ｘ’５、ｘ’６、ｘ’７、ｘ’８の各ビットの否定をとって（各ビットを反転して）から復号処理しても、元の８ビットのデータｄ０、ｄ１、ｄ２、ｄ３、ｄ４、ｄ５、ｄ６、ｄ７に戻すことが出来る。
　例えば８ビットのデータが０１１０００１１であったとする。この値を図４に示す冗長化符号回路に与えると、９ビットのデータ００１００００１０が出力される。この００１００００１０を図８に示す冗長化復号回路に与えると、その出力は０１１０００１１となり、元のデータに戻る。
　また、９ビットのデータ００１００００１０の各ビットの否定をとった１１０１１１１０１を図８に示す冗長化復号回路に与えても、その出力は０１１０００１１となり、元のデータに戻る。
　従って、セレクタ１０３が００・・・０、１１・・・１のいずれを選択しても、符号処理回路１００の出力データを復号回路１１０が復号処理したデータは、符号処理回路１００の入力データと等しいものとなる。
　符号処理回路１００はｎビットの入力データをｎ＋１ビットのデータに冗長化符号処理し、ｎ＋１ビットのうち、値が１のビット数が（ｎ＋１）／２より大きい場合は各ビットの値を反転して出力している。つまり、メモリ１２０に書き込まれる符号処理回路１００の出力データＲＤｉｎは、値が１のビット数が全ビット数の半分以下になり、０が多いデータとなる。
　通常のＭＲＡＭでは、読み出し時にどちらの方向に電流を流すかはデバイスの特性によって設計時に固定されるため、例えば読み出し時には０を書き込むときと同じ方向に電流を流すように設計されたとすると、リードディスターブは１と記録したはずが０になるという場合に限られる。
　従って、データをメモリ１２０に書き込む際に、値が０のビット数が多くなるように書き込むことによって、リードディスターブの対象となるビットが減り、全体としてリードディスターブ確率が減少する。
　本実施形態では、符号処理回路１００において入力データＤｉｎを冗長化符号処理したデータＣＤｉｎにおいて、値が１のビット数が全ビット数の半分より大きい場合に、データＣＤｉｎを反転して、メモリ１２０に書き込む。従って、メモリ１２０には、０が多いデータが書き込まれ、リードディスターブの対象となるビットが減るため、リードディスターブ確率が減少させることができる。
　また、メモリ１２０に書き込んだデータＲＤｉｎが冗長化符号処理したデータＣＤｉｎを反転したものか否かに関係なく、復号回路１１０はメモリ１２０から読み出したデータを復号処理することで、符号処理回路１００の入力データＤｉｎと等しい出力データＤｏｕｔが得られる。従って、メモリ１２０に書き込んだデータを反転したか否かの確認をする必要がないため、そのような確認が必要な場合と比較して読み出し時のメモリアクセス時間を短縮することができる。
　上記第１の実施形態における符号処理回路１００は図９に示すような構成にしてもよい。符号処理回路１００は冗長化符号回路１０１、インバータ１４１、判定器１４２、及びセレクタ１４３を有する。
　インバータ１４１は、冗長化符号回路１０１のｎ＋１ビットの出力データＣＤｉｎの各ビットを反転して出力する。判定器１４２は、冗長化符号回路１０１の出力データＣＤｉｎに含まれる値が１のビット数をカウントし、カウント数に基づいてセレクタ１４３へ選択信号を出力する。例えば判定器１４２は、カウント数が（ｎ＋１）／２より大きい場合、セレクタ１４３がインバータ１４１の出力を選択するような選択信号を出力する。これにより、インバータ１４１の出力は値が１のビット数が（ｎ＋１）／２以下となる。
　判定器１４２は値が０のビット数をカウントし、ｎ＋１からカウント数を減じた値に基づいて選択信号を出力するようにしてもよい。
　このような構成によっても、符号処理回路１００からは値が０のビット数が多いデータが出力され、メモリ１２０のリードディスターブ確率を減少させることができる。
　上記第１の実施形態では、メモリ１２０が、読み出し時に、０を書き込むときと同じ方向に電流を流すように設計され、リードディスターブは１と記録したはずが０になるものであったため、符号処理回路１００は０が多くなるようにデータを反転して出力していた。
　従って、メモリ１２０が、読み出し時に、１を書き込むときと同じ方向に電流を流すように設計され、リードディスターブは０と記録したはずが１になるものである場合は、符号処理回路１００は値が１のビット数が多くなるようにデータを出力する。
　例えば、カウント部１０２は、冗長化符号回路１０１から出力されるデータＣＤｉｎのうち、値が０のビット数をカウントし、カウント数が（ｎ＋１）／２より大きい場合は、セレクタ１０３が１１・・・１を選択するような選択信号Ｓｅｌを出力する。
　（第２の実施形態）図１０に本発明の第２の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、符号処理回路２００、復号回路２１０、及びメモリ２２０を備える。メモリ２２０へのデータ書き込みを行うメモリコントローラ（上記第１の実施形態におけるメモリコントローラ１３０と同等のもの）はメモリ２２０内に含まれているものとする。
　符号処理回路２００は偏向符号処理テーブルを有しており、ｎビットの入力データＤｉｎを、偏向符号処理テーブルを参照してｎ＋ｍビット（ｍは２以上の整数）のデータＲＤｉｎに変換し、メモリ２２０へ出力する。ここで、偏向符号処理テーブルは、メモリ２２０のリードディスターブの対象となる値の出現確率が低くなるように構築する。
　復号回路２１０は、メモリ２２０から読み出されたｎ＋ｍビットのデータＲＤｏｕｔを、偏向符号処理テーブルと入出力が逆になっている復号処理テーブルを参照してｎビットのデータＤｏｕｔに変換し、出力する。
　上記第１の実施形態では１ビットの冗長化を行っていたのに対し、本実施形態では２ビット以上（ｍビット）の冗長化を行っている。０と１の出現確率が等しい場合、２ビット以上の冗長化を行った方が、１ビットの冗長化を行うより、統計的にリードディスターブ確率を下げることができるためである。
　図１１は、４ビットの入力データを６ビットに符号化する場合の偏向符号処理テーブルの一例である。この偏向符号処理テーブルは、メモリ２２０において、１と記録したはずが０になるリードディスターブが発生する場合のものであり、１の出現確率が低くなるように構築されている。
　１６種類の入力データ（００００～１１１１）の出現確率がすべて等しい場合、この偏向符号処理テーブルを用いることで、５ビットへの冗長符号化を行う場合と比較してリードディスターブ確率を４％低減できる。
　このように偏向符号処理テーブルを用いて、リードディスターブの対象となるビットが少なくなるように２ビット以上の冗長化を行い、メモリへ書き込むことで、リードディスターブ確率をさらに低減できる。
　また、復号回路２１０は、メモリ２２０から読み出したデータを、復号処理テーブルを用いて元のデータに戻して出力するため、メモリ２２０に書き込まれたデータが反転したか否かの確認は必要がなく、メモリアクセス時間の増加を抑制することができる。
　（第３の実施形態）図１２に本発明の第３の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、符号処理回路３００、復号回路３１０、及びメモリ３２０を備える。符号処理回路３００は、冗長化符号回路３０１、３０２、及び偏向セレクタ３０３を有する。メモリ３２０へのデータ書き込みを行うメモリコントローラ（上記第１の実施形態におけるメモリコントローラ１３０と同等のもの）はメモリ３２０内に含まれているものとする。
　冗長化符号回路３０１、３０２は互いに異なる１ビットの種データｓを用いてｎビットの入力データＤｉｎをスクランブルして、種データｓの情報を保持したｎ＋１ビットのデータに冗長化する。冗長化符号回路３０１は種データｓとして０が与えられ、冗長化符号回路３０２は種データｓとして１が与えられる。冗長化符号回路３０１の出力と、冗長化符号回路３０２の出力とは、各ビットの値を反転した関係になっている。
　偏向セレクタ３０３は判定器３０４及びセレクタ３０５を有する。判定器３０４は冗長化符号回路３０１の出力データを監視し、冗長化符号回路３０１、３０２の出力データのうち、どちらがメモリ３２０のリードディスターブの対象となるビットが少ないかを判定し、そのデータを選択するようにセレクタ３０５へ選択信号を出力する。
　つまり、偏向セレクタ３０３は、冗長化符号回路３０１、３０２の出力データのうち、メモリ３２０のリードディスターブの対象となるビットが少ない方を選択して、メモリ３２０へ出力する。
　復号回路３１０は、メモリ３２０から読み出したｎ＋１ビットのデータＲＤｏｕｔを復号する。この時、種データｓの情報が併せて復号されるが、復号回路３１０は種データｓを破棄してｎビットのデータＤｏｕｔを出力する。
　ｎ＝８とした場合の冗長化符号回路３０１、３０２の論理回路構成例を図１３に示す。この例では９ビットの出力データのビットｘ０が種データｓと同値となる。入力データが０１１０００１１であった場合、冗長化符号回路３０１の出力は００１００００１０となり、冗長化符号回路３０２の出力は１１０１１１１０１となる。
　ここで、例えばメモリ３２０のリードディスターブの対象が１である場合、偏向セレクタ３０３によって００１００００１０が選択されて、メモリ３２０に書き込まれる。
　この００１００００１０を復号回路３１０に与えると、その出力は種データが０、本体が０１１０００１１となり、元の入力データが得られる。
　種データｓは１ビットでなく、２ビット以上でもよい。種データがｐビット（ｐは２以上の整数）の場合、冗長化符号回路を２ｐ個設け、それぞれに異なる種データを与える。種データｓが２ビットの場合のメモリシステムの構成例を図１４に示す。符号処理回路３００は冗長化符号回路３３１～３３４及び偏向セレクタ３３５を有する。冗長化符号回路３３１～３３４はそれぞれ種データｓとして００、０１、１０、１１が与えられ、ｎビットの入力データＤｉｎをスクランブルして、種データｓの情報を保持したｎ＋２ビットのデータに冗長化する。
　偏向セレクタ３３５は、冗長化符号回路３０１～３０４の出力データのうち、メモリ３２０のリードディスターブの対象となるビットが最も少ないものを選択して、メモリ３２０へ出力する。
　復号回路３１０は、メモリ３２０からｎ＋２ビットのデータを読み出し、復号処理を行い、２ビットの種データを破棄してｎビットのデータＤｏｕｔを出力する。
　このように入力データに１ビット以上の種データを付加して冗長化処理を行い、リードディスターブの対象となるビットが最も少ないものを選択してメモリに書き込むことで、リードディスターブ確率を低減することができる。
　また、復号回路３１０は、メモリ３２０から読み出したデータを復号し、種データを破棄して出力するだけなので、アクセス時間の増加を抑制することができる。
　（第４の実施形態）図１５に本発明の第４の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、符号処理回路４００、復号回路４１０、及びメモリ４２０を備える。符号処理回路４００は、誤り訂正符号化部４０１、４０２、及び偏向セレクタ４０３を有する。メモリ４２０へのデータ書き込みを行うメモリコントローラ（上記第１の実施形態におけるメモリコントローラ１３０と同等のもの）はメモリ４２０内に含まれているものとする。
　誤り訂正符号化部４０１、４０２は、ｎビットの入力データＤｉｎにｕビットのデータ反転用ビットｒを付加したデータに対して誤り訂正符号化処理を行い、ｔビットのデータを出力する。ｎ、ｕ、ｔは１以上の整数である。データ反転用ビットｒの値は誤り訂正符号化部４０１と誤り訂正符号化部４０２とで異なる。
　誤り訂正符号化部４０１の出力データと、誤り訂正符号化部４０２の出力データとは、全てのビット又は多数のビットが反転した関係となる。
　偏向セレクタ４０３は誤り訂正符号化部４０１、４０２の出力データのうち、メモリ４２０のリードディスターブの対象となるビットが少ない方を選択して、メモリ４２０へ出力する。
　復号回路４１０はメモリ４２０からｔビットのデータを読み出し、復号及び誤り訂正処理を行い、ｎ＋ｕビットのデータを生成し、ｕビットのデータ反転用ビットｒを除いたｎビットのデータＤｏｕｔを出力する。
　例えばｎ＝７、データ反転用ビットｒが１ビットの時、誤り訂正符号化部４０１、４０２は図１６に示すような生成行列を持つハミング符号を用いて、図１７に示すような誤り訂正符号化処理としてのハミング符号化処理を行う。この時、出力データは１２ビットとなる。
　データ反転用ビットｒに対応する生成行列の第８行がすべて１になっている。そのため、データ反転用ビットｒを０とした場合の出力データは、ｒを１とした場合の出力データの各ビットを反転したものとなる。従って、誤り訂正符号化部４０１の出力データは、誤り訂正符号化部４０２の出力データの各ビットを反転したものとなる。
　偏向セレクタ４０３は、誤り訂正符号化部４０１、４０２の出力データのうち、メモリ４２０のリードディスターブの対象となるビットが少ない方を選択して、メモリ４２０へ出力する。偏向セレクタ４０３は、図１２に示す偏向セレクタ３０３と同様の構成にすることができる。
　また、図１８に示すように、符号処理回路４００に誤り訂正符号化部４０２を設けず、誤り訂正符号化部４０１の出力を反転するインバータ回路４０４を設けてもよい。インバータ回路４０４の出力が、誤り訂正符号化部４０２の出力と同じになるためである。偏向セレクタ４０３は、誤り訂正符号化部４０１、インバータ回路４０４の出力データのうち、メモリ４２０のリードディスターブの対象となるビットが少ない方を選択して、メモリ４２０へ出力するようにしてもよい。
　復号回路４１０は、メモリ４２０から１２ビットのデータを読み出し、図１９に示すような検査行列を用いて復号及び誤り訂正を行い、データ反転用ビットｒを破棄し、元の７ビットのデータを復元、出力する。
　ｎ＝８、データ反転用ビットｒが１ビットの場合、誤り訂正符号化部４０１、４０２は図２０に示すような生成行列を持つハミング符号を用いて誤り訂正符号化処理としてのハミング符号化処理を行う。この時、出力データは１３ビットとなる。
　図２０からわかるように、データ反転用ビットｒに対応する生成行列の第９行に０が含まれている。そのため、データ反転用ビットｒを０とした場合の出力データは、ｒを１とした場合の出力データの各ビットを反転したものとはならない。従って、誤り訂正符号化部４０１の出力データは、誤り訂正符号化部４０２の出力データの各ビットを反転したものとはならない。
　しかし、１３ビットの出力データのうち１２ビットは反転しているため、偏向セレクタ４０３は、誤り訂正符号化部４０１、４０２の出力データのうち、メモリ４２０のリードディスターブの対象となるビットが少ない方を選択して、メモリ４２０へ出力することで、リードディスターブ確率を低減させることは可能である。
　偏向セレクタ４０３は図２１に示すような構成にし得る。判定器４０５が誤り訂正符号化部４０１、４０２の出力データを監視し、メモリ４２０のリードディスターブの対象となるビットが少ない方を選択するようにセレクタ４０６へ選択信号を出力する。
　図２０に示すような生成行列の場合、データ反転用ビットｒによって出力データが反転するビットの位置は予め分かっている。その場合、符号処理回路４００を図２２に示すような構成にし得る。この時、反転回路４０７はデータ反転用ビットｒによって反転するビットのみを反転して出力する。また、偏向セレクタ４０３の判定器４０５は、データ反転用ビットｒによって反転するビットについてのみ、誤り訂正符号化部４０１の生成データ及び反転回路４０７の生成データのうち、どちらがリードディスターブの対象となるビットが少ないかを判定する。このような構成にすることで、誤り訂正符号化部４０２を省略できる。
　このように、入力データに互いに異なるデータ反転用ビットを付加して誤り訂正符号化処理を行い、複数の誤り訂正符号化データのうち、リードディスターブの対象となるビットが少ないものを選択してメモリに書き込むことで、リードディスターブ確率を低減できる。
　また、復号回路はメモリから読み出したデータの復号及び誤り訂正を行い、データ反転用ビットを破棄して出力するだけなので、メモリアクセスに要する時間の増加を抑制できる。
　（第５の実施形態）図２３に本発明の第５の実施形態に係るメモリシステムの概略構成を示す。メモリシステムは、符号処理回路５００、復号回路５１０、メモリ５２０、及び比較器５３０を備える。メモリ５２０へのデータ書き込みを行うメモリコントローラ（上記第１の実施形態におけるメモリコントローラ１３０と同等のもの）はメモリ５２０内に含まれているものとする。
　符号処理回路５００は、冗長化データ生成回路５０１及び偏向セレクタ５０４を有する。冗長化データ生成回路５０１はｎビット（ｎは１以上の整数）の入力データＤｉｎが与えられ、互いに異なるｎ＋１ビットの冗長化データＸ０、Ｘ１を出力する。
　冗長化データ生成回路５０１は、冗長化符号回路５０２、５０３を有する。冗長化符号回路５０２は、入力データＤｉｎ及び１ビットの種データｓとしての０が与えられ、冗長化符号処理を行ってｎ＋１ビットの冗長化データＸ０を出力する。
　冗長化符号回路５０３は、入力データＤｉｎ及び１ビットの種データｓとしての１が与えられ、冗長化符号処理を行ってｎ＋１ビットの冗長化データＸ１を出力する。
　冗長化符号回路５０２、５０３は例えば図１３のような論理回路構成とする。
　偏向セレクタ５０４は、冗長化データＸ０、Ｘ１のうち、メモリ５２０のリードディスターブの対象となるビットが少ない方を選択し、書き込みデータＲＤｉｎとしてメモリ５２０へ出力する。偏向セレクタ５０４は書き込みのタイミングを指示する書き込み信号Ｗｒｉｔｅが与えられ、メモリ５２０へのデータ出力に応じてメモリ５２０へ書き込み信号ＭＷｒｉｔｅを出力する。
　偏向セレクタ５０４から出力されたデータＲＤｉｎは、メモリコントローラにより（図示せず）、書き込み信号ＭＷｒｉｔｅに基づいて、メモリ５２０のアドレス信号Ａｄｄｒで指定されたアドレスに書き込まれる。
　復号回路５１０はメモリ５２０からｎ＋１ビットのデータＲＤｏｕｔを読み出し、復号処理を行い、種データｓの情報を破棄して、ｎビットのデータＤｏｕｔを出力する。復号回路５１０はデータＸ０、Ｘ１のいずれが入力しても、データＤｉｎを出力することができるものである。
　比較器５３０は、メモリ５２０への書き込みが行われた後、即座に同じアドレスからデータを読み出し、メモリ５２０へ書き込まれたデータとメモリ５２０から読み出されたデータとの比較を行い、比較結果を示す比較結果信号Ｍａｔｃｈを偏向セレクタ５０４へ出力する。
　メモリ５２０内に大量にあるメモリセルの中には、常に１を出力し続けたり、常に０を出力し続けたりする故障したメモリセルがある程度の割合で混在している。このような故障したメモリセルの影響で、比較器５３０の比較結果が不一致となる場合がある。例えば、あるビットの値が１であるデータを書き込み、このビットに相当するメモリセルが常に０を出力し続ける故障セルであった場合、読み出したデータのこのビットの値は０に変化し、比較器５３０の比較結果は不一致となる。
　偏向セレクタ５０４は、この比較結果信号Ｍａｔｃｈが不一致を示す場合、冗長化データＸ０、Ｘ１のうち、メモリ５２０のリードディスターブの対象となるビットが多い方を選択して、メモリ５２０へ出力する。
　冗長化データＸ０とＸ１は、すべてのビット又は多数のビットが反転した関係となっている。従って、冗長化データＸ０、Ｘ１の一方をメモリ５２０に書き込んだ結果、読み出したデータが書き込みデータと不一致となった場合、冗長化データＸ０、Ｘ１の他方を書き込むと、読み出したデータが書き込みデータと一致することが期待される。
　例えば、冗長化符号回路５０２、５０３が図１３のような論理回路構成となっており、入力データが０１１０００１１であった場合、冗長化データＸ０は００１００００１０となり、冗長化データＸ１は１１０１１１１０１となる。メモリ５２０のリードディスターブの対象となる値が１であった場合、偏向セレクタは１が少ない（０が多い）データである冗長化データＸ０を選択する。冗長化データＸ０がメモリ５２０に書き込まれ、これを読み出した値が００１００００１１だった場合、比較器５３０から出力される比較結果信号Ｍａｔｃｈは不一致を示す。
　この時、偏向セレクタは冗長化データＸ０以外のデータ、すなわち冗長化データＸ１を選択する。メモリ５２０では、最下位ビットに対応するメモリセルが１に固定されてしまっているが、冗長化データＸ１は最下位ビットが１であるため、メモリ５２０によって正しいデータが保持される。その結果、復号回路５１０によって、正しく元の値に戻すことが可能になる。
　従って、メモリ５２０に故障メモリセルがあった場合でも、メモリ５２０に正しく保持されるデータを選択することで、故障メモリセルを救済できる。
　本実施形態によるメモリシステムは、マイクロプロセッサ等のハードウェアに接続して、データの書き込みや読み出しを行う。このようなメモリシステムを用いたデータ書き込み方法を図２４に示すフローチャートを用いて説明する。
　ここでは、マイクロプロセッサ（メモリコントローラ内のプロセッサも含む）がメモリにデータを書き込む場合を例に説明するが、マイクロプロセッサ以外のハードウェアがデータを書き込む場合も同様である。マイクロプロセッサはメモリシステムにデータを書き込むために、書き込みたいアドレスをメモリシステムのアドレス信号Ａｄｄｒに出力し、書き込みたいデータをメモリシステムのデータ信号Ｄｉｎに出力する。そして、マイクロプロセッサはメモリシステムの書き込み信号Ｗｒｉｔｅに対する出力を論理値０から１に変化させることで、書き込み処理を開始させる。
　（ステップＳ１００）マイクロプロセッサから、アドレス信号Ａｄｄｒにより、メモリ５２０へデータの書き込み先となるアドレスＡが与えられる。また、マイクロプロセッサから、冗長化符号回路１へｎビットのデータＤｉｎが与えられる。
　（ステップＳ１０１）冗長化データ生成回路５０１により冗長化符号処理が行われ、ｎ＋１ビットの冗長化データＸ０、Ｘ１が出力される。
　（ステップＳ１０２）偏向セレクタ５０４が、メモリ５２０のリードディスターブ対象の値に基づいて冗長化データＸ０、Ｘ１の一方を選択する。リードディスターブ対象のビット数が少ない方が選択される。
　（ステップＳ１０３）偏向セレクタ５０４が、ステップＳ１０２で選択したデータを書き込みデータＲＤｉｎとしてメモリ５２０へ出力する。さらに、偏向セレクタ５０４がメモリ５２０への書き込み信号ＭＷｒｉｔｅを論理値０から１へ変化させてメモリ５２０へ書き込みを指示することで、メモリ５２０のアドレスＡにデータＲＤｉｎが書き込まれる。
　（ステップＳ１０４）メモリ５２０のアドレスＡからデータＲＤｏｕｔを読み出す。
　（ステップＳ１０５）比較器５においてデータＲＤｉｎとデータＲＤｏｕｔが比較され、比較結果を示す比較結果信号Ｍａｔｃｈが出力される。比較結果信号Ｍａｔｃｈが真、すなわちデータＲＤｉｎとデータＲＤｏｕｔが一致、の場合は、データがメモリ５２０へ正しく書き込めていると判定し、書き込み動作を終了する。
　比較結果信号Ｍａｔｃｈが偽、すなわちデータＲＤｉｎとデータＲＤｏｕｔが不一致、の場合は、ステップＳ１０６へ進む。
　（ステップＳ１０６）偏向セレクタ５０４がステップＳ１０２で選択しなかった方の冗長化データＸ０、Ｘ１を選択し、メモリ５２０のアドレスＡに書き込む。
　ステップＳ１０５で比較結果が一致している場合のタイミングチャートは図２５に示すようなものとなり、比較結果が不一致である場合のタイミングチャートは図２６に示すようなものとなる。
　次に、データ読み出し方法を図２７に示すフローチャートを用いて説明する。マイクロプロセッサはメモリシステムからデータを読み出すために、読み出したいアドレスをメモリシステムのアドレス信号Ａｄｄｒに出力することで、メモリシステムの読み出し処理を開始させる。
　（ステップＳ２００）マイクロプロセッサから、アドレス信号ＡｄｄｒによりアドレスＡが与えられる。
　（ステップＳ２０１）メモリ５２０のアドレスＡからｎ＋１ビットのデータＲＤｏｕｔが読み出される。
　（ステップＳ２０２）データＲＤｏｕｔが復号回路５２０に与えられる。
　（ステップＳ２０３）復号処理が行われ、ｎビットのデータＤｏｕｔがメモリ５２０のアドレスＡのデータとして出力される。
　このように、まずはメモリ５２０のリードディスターブの対象となるビットが少ない方の冗長化データを選択して書き込み、比較器５３０の比較結果からメモリセルの故障等により正しくデータが書き込めていない場合は、他方の冗長化データを選択して書き込むことで、リードディスターブ確率を低減させつつ、故障メモリセルの救済を図る。
　図２３では冗長化データ生成回路５０１は入力データに１ビットの種データｓを付加して２つの冗長化データＸ０、Ｘ１を出力していたが、３つ以上の冗長化データを出力するようにしてもよい。
　冗長化データ生成回路５０１が、２ビットの種データｓを付加して４つの冗長化データＸ０～Ｘ３を出力する構成例を図２８に示す。冗長化データ生成回路５０１は冗長化符号回路５４１～５４４を有する。冗長化符号回路５４１～５４４は、それぞれｎビットの入力データＤｉｎに２ビットの種データｓとして００、０１、１０、１１が付加され、ｎ＋２ビットの冗長化データＸ０～Ｘ３を出力する。
　入力データＤｉｎが６ビットの場合、冗長化符号回路５４１～５４４は、図２９に示すような冗長化符号生成行列を用いて冗長化符号処理を行い、８ビットの冗長化データを出力する。
　入力データＤｉｎが１０１１００であった場合、冗長化データＸ０は１１０１１１００、Ｘ１は００１０１０１１、Ｘ２は０１１１０１１０、Ｘ３は１０００１００１となる。メモリ５２０のリードディスターブの対象となる値が１であった場合、偏向セレクタ５０４は、まず値が１のビット数が最小の冗長化データＸ３を選択する。
　冗長化データＸ３をメモリ５２０に書き込んだ後に、比較器５３０が同じアドレスから読み出した値が冗長化データＸ３と不一致であれば、偏向セレクタ５０４は２番目に値が１のビット数が少ない冗長化データＸ１を選択する。比較器５３０による比較結果が一致するまで偏向セレクタは順次選択を行う。
　また、例えば冗長化データＸ３を書き込んだ後に読み出されたデータが１０００１０００であった場合、最下位ビットに対応するメモリセルが０に固定される故障が発生していると推定される。この時、偏向セレクタ５０４の選択候補から冗長化データＸ３だけでなく、最下位ビットが０ではない冗長化データＸ１も選択候補から外し、偏向セレクタ５０４が冗長化データＸ０、Ｘ２の中から１つを選択するようにしてもよい。これにより、メモリ５２０への書き込みに要する時間を短縮できる。
　また、偏向セレクタ５０４が最後の１つの冗長化データを選択する場合は、正しく書き込めることを期待して、書き込み後の比較器５３０による比較を省略するようにしてもよい。
　このように、本実施形態によるメモリセルは、リードディスターブ確率を低減させ、かつ不良メモリセルを救済できる。また、復号回路は偏向セレクタでどの冗長化データが選択されたかに関わらず、メモリから読み出したデータに対して所定の復号処理を行うことで元のデータを得ることができるため、メモリアクセスに要する時間の増加を抑制できる。
　上記第１～第５の実施形態は、リードディスターブ確率を下げるためにメモリセルの０、１によるリードディスターブ確率の違いに着目したものであるが、メモリセルが２状態しか持たないことに限定されず、メモリセルの記憶状態によって要因が変化するすべての性能に対して適応可能である。
　なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１００　符号処理回路
１１０　復号回路
１２０　メモリ
１３０　メモリコントローラ

Claims (8)

  1. 　書き込み対象のデータの冗長化符号処理を行い、所定値をとるビットの個数が全ビット数の半分以下となるデータを生成する符号処理回路と、
    　前記符号処理回路により生成される前記データが書き込まれるメモリと、
    　を備えるメモリシステム。
  2. 　前記符号処理回路は、ｎビット（ｎは１以上の整数）の前記書き込み対象のデータに対して冗長化符号処理を行い、複数のｎ＋ｍビット（ｍは１以上の整数）の冗長化データを生成し、前記複数の冗長化データのうち前記所定値をとるビットの個数が最小の冗長化データを選択し、
    　前記選択された冗長化データが前記メモリに書き込まれることを特徴とする請求項１に記載のメモリシステム。
  3. 　前記複数の冗長化データのいずれか１つを復号処理しても前記書き込み対象のデータを生成する復号回路をさらに備え、
    　前記復号回路は前記メモリからｎ＋ｍビットのデータを読み出し、復号処理を行ってメモリシステム外に出力することを特徴とする請求項２に記載のメモリシステム。
  4. 　前記符号処理回路は、
    　ｎビット（ｎは１以上の整数）の前記書き込み対象のデータと、互いに異なるｍビット（ｍは１以上の整数）の種データとが与えられ、前記書き込み対象のデータに前記種データを付加したデータに対して冗長化符号処理を行いｎ＋ｍビットの冗長化データを生成する２ｍ個以下の複数個の冗長化符号回路と、
    　前記複数個の冗長化符号回路により生成された前記冗長化データのうち、前記所定値をとるビットの個数が最小の冗長化データを選択する偏向セレクタと、
    　を有し、前記偏向セレクタにより選択されたデータが前記メモリへ書き込まれることを特徴とする請求項２に記載のメモリシステム。
  5. 　前記符号処理回路は、
    　前記書き込み対象のデータに、互いに異なる１ビット以上の反転ビットが付加されたデータに対して、所定の生成行列を用いて誤り訂正符号化処理を行い、誤り訂正符号化データを生成する複数の誤り訂正符号化部と、
    　前記複数の誤り訂正符号化部により生成された誤り訂正符号化データのうち、前記所定値をとるビットの個数が最小の誤り訂正符号化データを選択する偏向セレクタと、
    　を有し、前記偏向セレクタによって選択された誤り訂正符号化データが前記メモリに書き込まれることを特徴とする請求項２に記載のメモリシステム。
  6. 　前記メモリから読み出されたデータに対して前記生成行列に対応する検査行列を用いて復号及び誤り訂正を行い、前記反転ビット部分を破棄してメモリシステム外に出力する復号回路をさらに備えることを特徴とする請求項５に記載のメモリシステム。
  7. 　前記メモリから読み出されるデータと、前記符号処理回路により生成されるデータとを比較する比較器をさらに備え、
    　前記符号処理回路は、
    　ｎビット（ｎは１以上の整数）の前記書き込み対象のデータに、互いに異なる種データが付加されたデータに対して冗長化符号処理を行い、ｎ＋ｍビット（ｍは１以上の整数）の冗長化データを生成する複数の冗長化符号回路と、
    　前記複数の冗長化符号回路により生成される前記冗長化データを、前記所定値をとるビットの個数が少ない順に選択し、前記比較器による比較結果が一致を示した時に選択していた冗長化データを前記メモリに書き込むデータとして確定する偏向セレクタと、
    　を有することを特徴とする請求項１に記載のメモリシステム。
  8. 　前記複数の冗長化データのいずれか１つを復号処理しても前記書き込み対象のデータに前記種データが付加されたデータを生成する復号回路をさらに備え、
    　前記復号回路は、前記メモリからｎ＋ｍビットのデータを読み出し、復号処理を行い、前記種データ部分を破棄してメモリシステム外に出力することを特徴とする請求項７に記載のメモリシステム。
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