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WO2013008360A1 - 表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 - Google Patents

表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法 Download PDF

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Publication number
WO2013008360A1
WO2013008360A1 PCT/JP2012/001589 JP2012001589W WO2013008360A1 WO 2013008360 A1 WO2013008360 A1 WO 2013008360A1 JP 2012001589 W JP2012001589 W JP 2012001589W WO 2013008360 A1 WO2013008360 A1 WO 2013008360A1
Authority
WO
WIPO (PCT)
Prior art keywords
channel layer
channel
film transistor
pair
layer
Prior art date
Application number
PCT/JP2012/001589
Other languages
English (en)
French (fr)
Inventor
一郎 佐藤
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN2012800015190A priority Critical patent/CN103003947A/zh
Priority to KR1020127032052A priority patent/KR20130027023A/ko
Priority to US13/616,868 priority patent/US20130015453A1/en
Publication of WO2013008360A1 publication Critical patent/WO2013008360A1/ja

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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H—ELECTRICITY
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Definitions

  • the present invention relates to a display device such as an organic EL (Electro Luminescence) display device, a thin film transistor used for the display device (hereinafter also abbreviated as “TFT (Thin Film Transistor)”), and a method for manufacturing the TFT.
  • a display device such as an organic EL (Electro Luminescence) display device, a thin film transistor used for the display device (hereinafter also abbreviated as “TFT (Thin Film Transistor)”), and a method for manufacturing the TFT.
  • TFT Thin Film Transistor
  • organic EL display devices using current-driven organic EL elements have attracted attention as next-generation display devices.
  • a field effect transistor is used.
  • a switching transistor for controlling driving timing such as on / off of the organic EL element, and driving for controlling the light emission amount of the organic EL element is required.
  • Each of these thin film transistors preferably has excellent transistor characteristics, and various studies have been made.
  • an amorphous silicon film (amorphous silicon film) has been used as a channel formation region of such a thin film transistor.
  • amorphous silicon film the carrier mobility in the channel layer can be increased. Therefore, a high on-current could not be secured.
  • the display device of the present invention is a display device including a display element and a thin film transistor that controls light emission of the display element.
  • the thin film transistor covers a gate electrode formed on an insulating support substrate and the gate electrode.
  • the gate insulating film formed on the substrate, the channel layer formed on the gate insulating film, the channel protective layer formed on the upper surface of the channel layer, and formed on the upper surface of the channel protective layer and on the channel layer A pair of contact layers to be connected and a source electrode and a drain electrode respectively connected to the pair of contact layers are provided, and the pair of contact layers has an interface in contact with a side surface of the channel layer.
  • the thin film transistor of the present invention is a thin film transistor used in a display device, and includes a gate electrode formed on an insulating support substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a gate A channel layer formed on the insulating film, a channel protective layer formed on the upper surface of the channel layer, a pair of contact layers formed on the upper surface of the channel protective layer and connected to the channel layer, and a pair of contact layers
  • Each of the contact layers includes a source electrode and a drain electrode connected to each other, and the pair of contact layers has an interface in contact with a side surface of the channel layer.
  • the thin film transistor manufacturing method of the present invention includes a gate electrode formed on an insulating support substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a gate insulating film formed on the gate insulating film.
  • the channel layer and the channel protective layer are patterned using the same photomask and etched, and then the pair of contact layers is provided with the drain electrode, and the pair of contact layers has an interface in contact with the side surface of the channel layer.
  • the thin film transistor manufacturing method of the present invention includes a gate electrode formed on an insulating support substrate, a gate insulating film formed on the substrate so as to cover the gate electrode, and a gate insulating film formed on the gate insulating film.
  • a method of manufacturing a thin film transistor having a drain electrode and a pair of contact layers having an interface in contact with a side surface of a channel layer after forming a gate electrode for a thin film transistor and a gate electrode for a storage capacitor on an insulating substrate Forming a gate insulating film, a channel layer, and a channel protective layer on the substrate so as to cover the gate electrode;
  • the channel protective layer is patterned and etched with the same photomask, and the channel layer and the channel protective layer in the storage capacitor portion are removed, and then
  • the present invention it is possible to maintain the driving current when the thin film transistor is on, suppress the leakage current when the thin film transistor is off, and form a thin film transistor with excellent electrical characteristics through a simple process. . Further, the thin film transistor and the storage capacitor portion can be formed at the same time.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device as a display device according to an embodiment of the present invention.
  • FIG. 2 is a circuit configuration diagram of a pixel of the display device according to the embodiment of the present invention.
  • FIG. 3 is a cross-sectional view showing a device structure constituting an organic EL element and a drive transistor in one pixel of the display device according to the embodiment of the present invention.
  • FIG. 4A is a cross-sectional view showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 4B is a plan view showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing the configuration of the thin film transistor and the storage capacitor section according to the embodiment of the present invention.
  • FIG. 6A is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6C is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6D is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6A is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6B is a cross-sectional view showing an
  • FIG. 6E is a cross-sectional view showing an example of the manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6F is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6G is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6H is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6I is a cross-sectional view showing an example of the manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • FIG. 6J is a cross-sectional view showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • TFT Thin Film Transistor
  • a display device according to an embodiment of the present invention will be described using an organic EL display device as an example.
  • FIG. 1 is a partially cutaway perspective view of an organic EL display device as a display device according to an embodiment of the present invention.
  • the organic EL display device includes an active matrix substrate 1, a plurality of pixels 2 arranged in a matrix on the active matrix substrate 1, and an array on the active matrix substrate 1 connected to the pixels 2.
  • a plurality of pixel circuits 3 arranged on the pixel circuit 2; an EL element comprising an electrode 4 as an anode, an organic EL layer 5 and an electrode 6 as a cathode, which are sequentially stacked on the pixel 2 and the pixel circuit 3;
  • a plurality of source lines 7 and gate lines 8 are provided for connection to the control circuit.
  • the organic EL layer 5 of the EL element is configured by sequentially laminating layers such as an electron transport layer, a light emitting layer, and a hole transport layer.
  • FIG. 2 is a circuit configuration diagram of a pixel of the display device according to the embodiment of the present invention.
  • the pixel 2 includes an organic EL element 11 as a display element, a driving transistor 12 configured by a thin film transistor for controlling the light emission amount of the organic EL element 11, and an on / off state of the organic EL element 11.
  • a switching transistor 13 constituted by a thin film transistor for controlling driving timing such as OFF, and a capacitor 14 are provided.
  • the source electrode 13S of the switching transistor 13 is connected to the source line 7, the gate electrode 13G is connected to the gate line 8, and the drain electrode 13D is connected to the capacitor 14 and the gate electrode 12G of the drive transistor 12. .
  • the drain electrode 12 ⁇ / b> D of the drive transistor 12 is connected to the power supply wiring 9, and the source electrode 12 ⁇ / b> S is connected to the anode of the organic EL element 11. That is, the organic EL display device as a display device includes an organic EL element 11 as a display element and a thin film transistor that controls light emission of the display element.
  • the conductance of the drive transistor 12 changes in an analog manner, and a drive current corresponding to the light emission gradation flows from the anode of the organic EL element 11 to the cathode. Due to the drive current flowing through the cathode, the organic EL element 11 emits light and is displayed as an image.
  • FIG. 3 is a cross-sectional view showing a device structure constituting an organic EL element and a drive transistor in one pixel of the organic EL display device according to the embodiment of the present invention.
  • the organic EL display device includes a first interlayer insulating film 22 on an insulating support substrate 21 that is a TFT array substrate on which a driving transistor 12 and a switching transistor (not shown) are formed.
  • a second interlayer insulating film 23 a first contact portion 24, a second contact portion 25, and a bank 26.
  • an electrode 4 as a lower anode, an organic EL layer 5, and an electrode 6 as an upper cathode are provided.
  • the thin film transistor 30 included in the driving transistor 12 is a bottom-gate n-type thin film transistor.
  • a gate electrode, a gate insulating film, a semiconductor layer, and an ohmic contact layer (hereinafter referred to as “the ohmic contact layer”).
  • the ohmic contact layer Abbreviated as “contact layer”), and a source electrode and a drain electrode are sequentially stacked.
  • FIG. 4A is a cross-sectional view showing a configuration of a thin film transistor according to an embodiment of the present invention.
  • FIG. 4B is a plan view seen from the source electrode and drain electrode side.
  • the thin film transistor 30 is a bottom-gate n-type thin film transistor.
  • the thin film transistor 30 includes a gate electrode 31 formed on an insulating support substrate 21, a gate insulating film 32 formed on the gate electrode 31, a channel layer 33 formed on the gate insulating film 32, and an etching stopper.
  • a pair of contact layers 35a and 35b separately formed on the channel protective layer 34 as a layer, and a source electrode 36S and a drain electrode 36D formed on the pair of contact layers 35a and 35b are sequentially stacked.
  • the pair of contact layers 35 a and 35 b are formed on the upper surface of the channel protective layer 34 and connected to the channel layer 33.
  • the source electrode 36S and the drain electrode 36D are connected to the channel layer 33, respectively. That is, the source electrode 36S and the drain electrode 36D are connected to the pair of contact layers 35a and 35b, respectively.
  • the support substrate 21 is an insulating substrate made of a glass substrate such as quartz glass. Although not shown, a silicon nitride film (SiNx) or a silicon oxide film (SiOx) is formed on the surface of the support substrate 21 in order to prevent impurities such as sodium and phosphorus contained in the substrate from entering the semiconductor film. An undercoat film made of an insulating film such as) may be formed.
  • the gate electrode 31 is an electrode made of, for example, molybdenum (Mo) and patterned in a strip shape on a support substrate 21 made of an insulating substrate.
  • the gate electrode 31 may be a metal other than molybdenum (Mo), and may be composed of, for example, molybdenum tungsten (MoW).
  • Mo molybdenum
  • MoW molybdenum tungsten
  • the gate electrode 31 is a refractory metal material which is hardly changed by heat.
  • molybdenum (Mo) having a thickness of about 100 nm is used as the gate electrode 31.
  • silicon dioxide SiO 2
  • the material of the gate insulating film 32 can be constituted by a silicon nitride film (SiN), a silicon oxynitride film (SiON), or a laminated film thereof.
  • silicon dioxide since a crystalline semiconductor film is used as the channel layer 33 formed on the gate insulating film 32, it is preferable to use silicon dioxide as the gate insulating film 32.
  • silicon dioxide By using silicon dioxide as the gate insulating film 32, the interface state with the channel layer 33 can be made favorable, and good threshold voltage characteristics in the TFT can be maintained.
  • silicon dioxide having a thickness of about 200 nm is used as the gate insulating film 32.
  • the channel layer 33 is patterned in an island shape on the gate insulating film 32 above the gate electrode 31.
  • the channel layer 33 is formed of a semiconductor film, and the on-current of the TFT can be increased by being formed of a semiconductor film with high mobility.
  • a crystalline silicon film containing crystalline silicon, an oxide semiconductor, or an organic semiconductor can be used as the channel layer 33.
  • the crystalline silicon film can be composed of microcrystalline silicon or polycrystalline silicon.
  • Crystalline silicon can be formed by crystallizing amorphous silicon (amorphous silicon) by heat treatment such as annealing. If the film thickness is about 30 to 100 nm, the off-current can be suppressed while maintaining the required on-current.
  • a crystalline silicon film having a thickness of about 80 nm is used as the channel layer 33.
  • the crystal grain size in the crystalline silicon film is 1 ⁇ m or less.
  • the channel layer 33 may be a mixed crystal of an amorphous structure and a crystalline structure.
  • the channel layer 33 is an undoped layer, and no intentional addition of impurities is performed. However, it is conceivable that impurities are unintentionally mixed in the hydrogenated amorphous silicon film during the manufacturing process. Therefore, the impurity concentration in the silicon film that is the channel layer 33 is preferably 1 ⁇ 10 18 / cm 3 or less. Further, the channel layer 33 preferably has an impurity concentration that is as low as possible. Therefore, the impurity concentration of the channel layer 33 is more preferably 1 ⁇ 10 17 / cm 3 or less. A high impurity concentration in the silicon film that is the channel layer 33 is not preferable because off current (Ioff) increases.
  • Ioff off current
  • a channel protective layer 34 is formed on the channel layer 33.
  • Silicon dioxide (SiO 2 ) can be used for the channel protective layer 34.
  • the material of the channel protective layer 34 can be composed of a silicon nitride film (SiN), a silicon oxynitride film (SiON), or a laminated film thereof.
  • a photosensitive insulating film material can also be used.
  • the channel protective layer 34 functions as an etching stopper layer in the channel portion when the contact layers 35a and 35b formed after the channel protective layer 34 are patterned by etching or the like.
  • the channel protective layer 34 it is possible to prevent the channel layer 33 from being damaged by etching. Therefore, the formation of the channel protective layer 34 has an advantage that no etching damage is left on the channel layer 33.
  • the pair of contact layers 35a and 35b are made of an amorphous silicon film containing impurities, are formed on the channel protective layer 34 so as to be separated from each other, and also cover the side surface of the channel layer 33 and the side surface of the channel protective layer 34. Formed. That is, the pair of contact layers 35 a and 35 b are formed so as to have an interface in contact with the side surfaces 33 a and 33 b of the channel layer 33. The pair of contact layers 35 a and 35 b are formed in contact with the side surfaces 34 a and 34 b of the channel protective layer 34.
  • the pair of contact layers 35a and 35b can be formed by adding an n-type impurity such as phosphorus (P) to amorphous silicon having a thickness of about 10 to 50 nm. In this embodiment mode, the film is formed with a thickness of 30 nm.
  • the impurity concentration of the pair of contact layers 35a and 35b is preferably 1 ⁇ 10 21 / cm 3 or more and 1 ⁇ 10 22 / cm 3 or less. This concentration is generally a concentration that can be easily realized when a high-concentration impurity is introduced into a silicon film.
  • the n-type impurity in the pair of contact layers 35a and 35b is not limited to phosphorus, but may be a group V element other than phosphorus. Also, the present invention is not limited to n-type impurities. For example, p-type impurities containing a Group 3 element such as boron (B) may be used.
  • the pair of contact layers 35a and 35b may be formed of a single layer made of impurities having a constant concentration. When the concentration is increased from the high concentration toward the channel layer 33, the pair of contact layers 35a. , 35b and the channel layer 33 can be reduced in electric field concentration. For this reason, since the leakage current at the time of OFF can be suppressed, it is preferable.
  • the impurity concentration of the pair of contact layers 35a and 35b is a high concentration region of 1 ⁇ 10 21 / cm 3 or more to 1 ⁇ 10 22 / cm 3 or less near the source electrode 36S and the drain electrode 36D. Consists of. Further, the impurity concentration of the pair of contact layers 35a, 35b is 5 ⁇ 10 20 / cm 3 or less, preferably 1 ⁇ 10 19 / cm 3 or more and 1 ⁇ 10 20 / cm 3 or less near the channel layer 33. It is preferable that it is comprised from the low concentration area
  • the source electrode 36S and the drain electrode 36D are formed on the pair of contact layers 35a and 35b, respectively, and are patterned so as to be separated from each other. Each of the source electrode 36S and the drain electrode 36D is in ohmic contact with the pair of contact layers 35a and 35b, and is formed so that the side surfaces thereof coincide with the pair of contact layers 35a and 35b.
  • the source electrode 36S and the drain electrode 36D have a single layer structure or a multilayer structure such as a conductive material and an alloy, respectively.
  • Ti titanium (Ti) tantalum (Ta), molybdenum (Mo), tungsten (W), aluminum (Al ),
  • a single layer made of a metal such as copper (Cu) or a laminated film made of two or more materials is formed so as to have a film thickness of about 50 to 1000 nm.
  • a method for forming the source electrode 36S and the drain electrode 36D for example, a sputtering method is used.
  • the source electrode 36S and the drain electrode 36D are formed using three metal layers stacked in the order of Mo, Al, and Mo.
  • the film thickness of Mo is 50 nm
  • the film thickness of Al is 300 nm
  • the film thickness of Mo is 50 nm.
  • the side surfaces 33a and 33b of the channel layer 33 and the side surfaces 34a and 34b of the channel protective layer 34 are covered with the contact layers 35a and 35b. , 35b are electrically connected to the source electrode 36S and the drain electrode 36D.
  • the upper surfaces 33c and 33d of the channel protective layer 34 are covered with contact layers 35a and 35b.
  • the distance between the source electrode 36S and the drain electrode 36D is Lch
  • the length of the gate electrode 31 is Lgm
  • the length of the channel layer 33 is set. If Lsi is Lsi, Lch ⁇ Lsi ⁇ Lgm.
  • FIG. 5 is a cross-sectional view showing the configuration of the thin film transistor 30 described above and the storage capacitor unit 40 arranged adjacent to the thin film transistor 30.
  • the storage capacitor section 40 includes a gate electrode 31 formed on the support substrate 21, a gate insulating film 32 formed on the gate electrode 31, and a contact formed on the gate insulating film 32.
  • the layer 35 and the electrode 36 formed on the contact layer 35 are sequentially stacked. That is, it is formed in a process for forming the thin film transistor 30.
  • FIGS. 6A to 6J are cross-sectional views showing an example of a manufacturing process in the method of manufacturing a thin film transistor according to the embodiment of the present invention.
  • a gate metal film 31M made of molybdenum or the like is formed to a thickness of about 100 nm on a support substrate 21 made of an insulating glass substrate by sputtering. Note that an undercoat film may be formed on the support substrate 21 before the gate metal film 31M is formed.
  • the gate metal film 31M is patterned into a predetermined shape, and as shown in FIG. 6B, the gate electrode of the thin film transistor 30 and the storage capacitor section 40 is obtained. 31 is formed.
  • a gate insulating film 32 made of a silicon oxide film is formed to a thickness of about 200 nm on the support substrate 21 so as to cover the gate electrode 31 by plasma CVD (Chemical Vapor Deposition). Film.
  • a channel layer film 33F made of crystalline silicon is formed on the gate insulating film 32 to a thickness of about 30 nm.
  • the channel layer film 33F made of crystalline silicon is formed by directly forming microcrystalline silicon by CVD, or by performing heat treatment with a laser or a lamp after forming amorphous silicon by plasma CVD. It can be formed by crystallization.
  • a channel layer protective film 34F made of a silicon oxide film is formed to a thickness of about 100 nm so as to cover the channel layer film 33F by plasma CVD.
  • heat treatment such as crystallization treatment can be performed after the channel layer film 33F is formed, the channel layer film 33F is crystallized by laminating the channel layer protective film 34F and then applying laser irradiation or lamp heating. May be used. This has an advantage that the light absorption rate at the time of laser irradiation can be adjusted by the thickness of the channel layer protective film 34F.
  • the channel layer film 33F is melted while being heated and partially aggregated due to temperature distribution, or partially.
  • the crystal growth is promoted and the uniformity of the film thickness can be suppressed.
  • the channel layer film 33F and the channel layer protective film 34F are patterned with the same photomask and then etched, so that the channel layer 33 and the channel protective layer 34 of the thin film transistor 30 have the same shape.
  • pattern formation is performed by exposure and development by using a photosensitive material for the channel layer protective film 34F, and the channel layer 33 is patterned using the channel layer protective film 34F as a mask during etching. I do.
  • An advantage of using a photosensitive material for the channel layer protective film 34F is that the resist stripping process can be reduced. Further, since the pattern formation by etching is only the channel layer, the etching process is easy.
  • the merit of using a non-photosensitive material for the channel layer protective film 34F is that the material selection is easy, and if the material is formed by CVD or the like, impurities or ionic substances in the film There are few, and it is easy to ensure the initial characteristic and reliability of TFT.
  • a contact layer film 35F made of amorphous silicon to which phosphorus is added as an n-type impurity is formed on the gate insulating film 32 so as to cover the channel layer 33 and the channel protective layer 34.
  • a source / drain metal film 36M is formed.
  • the source / drain metal film 36M is patterned by performing photolithography and wet etching, so that the source electrode 36S and the drain electrode 36D of the thin film transistor 30 and the electrode 36 of the storage capacitor section 40 are formed. Separated and formed.
  • the source / drain metal film 36M can be etched by, for example, wet etching using a mixed acid composed of phosphoric acid, nitric acid and acetic acid. As a result, the contact layer film 35F is exposed.
  • the contact layer film 35F is patterned by dry etching using the same pattern as in FIG. 6H, and the pair of contact layers 35a, 35b of the thin film transistor 30 and the storage capacitor section 40 are formed.
  • the contact layer 35 is formed separately.
  • the pair of contact layers 35a and 35b are formed so as to cover the side surfaces 34a and 34b of the channel protective layer 34 and the side surfaces 33a and 33b of the channel layer 33.
  • a process of forming contact holes to the source electrode 36S, the drain electrode 36D, and the gate electrode 31 is performed on the passivation film 37 by performing photolithography and wet etching (or dry etching). Then, the source electrode 36S, the drain electrode 36D, and the gate electrode 31 are connected to the wiring electrode in the display device.
  • the channel layer 33 sandwiched between the gate insulating film 32 and the channel protective layer 34 exists as a carrier movement path, and the pair of contact layers 35a and 35b or the source electrode 36S, Since the injection of carriers from the drain electrode 36D is hindered, the leakage current at the off time can be suppressed.
  • carriers are injected from the source electrode 36S into the channel layer 33 to which an electric field is applied between the gate electrode 31 and the source electrode 36S. Since the channel layer 33 is not damaged by etching or the like during the process, high carrier mobility can be maintained, and the film thickness is not reduced by etching, so that the in-plane uniformity can be easily achieved. can get.
  • the semiconductor layer is not limited to this as long as it is a semiconductor layer with high carrier mobility.
  • an oxide semiconductor may be used, and the carrier mobility may be 1 cm / Vs or higher, more preferably 10 cm / Vs or higher.
  • the capacity is reduced by the film thickness of the channel layer 33.
  • the capacitance varies with a certain threshold as a boundary due to the voltage between the gate electrode 31 and the source electrode 36S.
  • the capacitance of the gate insulating film 32 is shown, and when the gate electrode 31 is more negative than a certain threshold value, the gate is shown. Since the capacity is the sum of the film thicknesses of the insulating film 32, the channel layer 33, and the pair of contact layers 35a and 35b, the capacity is reduced.
  • the invention is useful for obtaining a display device using a thin film transistor (TFT) such as an organic EL display device.
  • TFT thin film transistor

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Abstract

　表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層に接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。

Description

表示装置、表示装置に用いられる薄膜トランジスタ、及び薄膜トランジスタの製造方法
　本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置、その表示装置に用いられる薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）、及びＴＦＴの製造方法に関する。
　近年、電流駆動型の有機ＥＬ素子を用いた有機ＥＬ表示装置が次世代の表示装置として注目されている。中でも、アクティブマトリクス駆動型の有機ＥＬ表示装置では、電界効果トランジスタが用いられており、その電界効果トランジスタの１つとして、絶縁表面を有する基板上に設けられた半導体層がチャネル形成領域となる薄膜トランジスタが知られている。
　アクティブマトリクス駆動型の有機ＥＬ表示装置に用いられる薄膜トランジスタとしては、少なくとも有機ＥＬ素子のオン／オフ等の駆動のタイミングを制御するためのスイッチングトランジスタと、有機ＥＬ素子の発光量を制御するための駆動トランジスタとが必要となる。これらの薄膜トランジスタについては、それぞれ優れたトランジスタ特性であることが好ましく、種々の研究がなされている。
　例えば、スイッチングトランジスタについては、オフ電流をさらに低減し、オン電流とオフ電流との両者のばらつきを低減することが必要とされている。また、駆動トランジスタについては、オン電流をさらに向上するとともに、オン電流のばらつきを低減することが必要とされている。
　また、従来、このような薄膜トランジスタのチャネル形成領域として、例えばアモルファスシリコン膜（非結晶質シリコン膜）が用いられていたが、非結晶質シリコン膜では、チャネル層におけるキャリア移動度を大きくすることができないので、高いオン電流を確保することができなかった。
　そこで、チャネル層に移動度の高い結晶性シリコン等を用いることが提案されている。
　しかし、チャネル層に結晶性の高いシリコンを用いたとしても、ソース電極及びドレイン電極を形成する際に、チャネル層へのエッチングダメージを与え、本来の性能を十分に発揮できない。また、大型基板に対してチャネル層へのエッチング量を均一にコントロールするのが困難であり、そのため、チャネル層の膜厚が不均一になり、薄膜トランジスタの性能がばらつくといった課題がある。これらの課題を解決するために、チャネル層を保護する、チャネル保護膜を用いたトランジスタが提案されている（例えば、特許文献１参照）。
　しかしながら、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、さらに簡単な工程で電気的特性が優れた薄膜トランジスタを形成することが求められていた。
特開平６－１８８４２２号公報
　本発明の表示装置は、表示素子とこの表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、薄膜トランジスタは、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
　また、本発明の薄膜トランジスタは、表示装置に用いられる薄膜トランジスタであって、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する。
　また、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、その後一対のコンタクト層を形成する。
　さらに、本発明の薄膜トランジスタの製造方法は、絶縁性の支持基板上に形成されたゲート電極と、ゲート電極を覆うように基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層の上面に形成されたチャネル保護層と、チャネル保護層の上面に形成されかつチャネル層に接続される一対のコンタクト層と、一対のコンタクト層にそれぞれ接続されたソース電極及びドレイン電極とを備え、一対のコンタクト層はチャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、絶縁性の基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、ゲート電極を覆うように、基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、チャネル層とチャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部のチャネル層とチャネル保護層とを除去し、その後一対のコンタクト層を形成するとともに、一対のコンタクト層に接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する。
　上記したように本発明によれば、薄膜トランジスタのオン時の駆動電流を維持し、オフ時のリーク電流を抑制することができ、簡単な工程で電気的特性が優れた薄膜トランジスタを形成することができる。さらに、薄膜トランジスタと、蓄積容量部を同時に形成することができる。
図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。 図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。 図３は、本発明の一実施の形態による表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。 図４Ａは、本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。 図４Ｂは、本発明の一実施の形態による薄膜トランジスタの構成を示す平面図である。 図５は、本発明の一実施の形態による薄膜トランジスタと蓄積容量部の構成を示す断面図である。 図６Ａは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｂは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｃは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｄは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｅは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｆは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｇは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｈは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｉは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。 図６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
　（実施の形態）
　以下、本発明の一実施の形態による表示装置、並びにその表示装置に用いる薄膜トランジスタ薄膜トランジスタ（以下、「ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）」とも略記する）及びその製造方法について、図面を参照しながら説明する。
　まず、本発明の一実施の形態による表示装置について、有機ＥＬ表示装置を例にとって説明する。
　図１は、本発明の一実施の形態による表示装置としての有機ＥＬ表示装置の一部切り欠き斜視図である。有機ＥＬ表示装置の概略構成を示している。図１に示すように、有機ＥＬ表示装置は、アクティブマトリクス基板１と、アクティブマトリクス基板１上にマトリクス状に複数配置された画素２と、画素２に接続され、アクティブマトリクス基板１上にアレイ状に複数配置された画素回路３と、画素２と画素回路３の上に順次積層された陽極としての電極４、有機ＥＬ層５及び陰極としての電極６からなるＥＬ素子と、画素回路３それぞれを制御回路に接続するための複数本のソース配線７及びゲート配線８とを備えている。また、ＥＬ素子の有機ＥＬ層５は、電子輸送層、発光層、正孔輸送層等の各層を順次積層することにより構成されている。
　次に、画素２の回路構成の一例を、図２を用いて説明する。図２は、本発明の一実施の形態による表示装置の画素の回路構成図である。
　図２に示すように、画素２は、表示素子としての有機ＥＬ素子１１と、有機ＥＬ素子１１の発光量を制御するための薄膜トランジスタにより構成される駆動トランジスタ１２と、有機ＥＬ素子１１のオン／オフ等の駆動のタイミングを制御するための薄膜トランジスタにより構成されるスイッチングトランジスタ１３と、コンデンサ１４とを備えている。そして、スイッチングトランジスタ１３のソース電極１３Ｓは、ソース配線７に接続され、ゲート電極１３Ｇは、ゲート配線８に接続され、ドレイン電極１３Ｄは、コンデンサ１４及び駆動トランジスタ１２のゲート電極１２Ｇに接続されている。また、駆動トランジスタ１２のドレイン電極１２Ｄは、電源配線９に接続され、ソース電極１２Ｓは有機ＥＬ素子１１のアノードに接続されている。すなわち、表示装置としての有機ＥＬ表示装置は、表示素子としての有機ＥＬ素子１１と表示素子の発光を制御する薄膜トランジスタとを備えている。
　このような構成において、ゲート配線８にゲート信号を入力し、スイッチングトランジスタ１３をオン状態にすると、ソース配線７を介して供給される映像信号に対応する信号電圧がコンデンサ１４に書き込まれる。コンデンサ１４に書き込まれた保持電圧は、１フレーム期間を通じて保持される。
　そして、コンデンサ１４に書き込まれた保持電圧により、駆動トランジスタ１２のコンダクタンスがアナログ的に変化し、発光階調に対応した駆動電流が有機ＥＬ素子１１のアノードからカソードに流れる。このカソードを流れる駆動電流により、有機ＥＬ素子１１が発光し、画像として表示される。
　図３は、本発明の一実施の形態による有機ＥＬ表示装置の一つの画素において、有機ＥＬ素子と駆動トランジスタを構成するデバイス構造を示す断面図である。図３に示すように、有機ＥＬ表示装置は、駆動トランジスタ１２とスイッチングトランジスタ（図示せず）とが形成されるＴＦＴアレイ基板である絶縁性の支持基板２１上に、第１層間絶縁膜２２と、第２層間絶縁膜２３と、第１コンタクト部２４と、第２コンタクト部２５と、バンク２６とを備えている。さらに、図１で説明したように、下部の陽極としての電極４と、有機ＥＬ層５と、上部の陰極としての電極６とを備えている。
　ここで、駆動トランジスタ１２を構成する薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタであり、支持基板２１上に、ゲート電極と、ゲート絶縁膜と、半導体層と、オーミックコンタクト層（以下、「コンタクト層」と略記する）、と、ソース電極及びドレイン電極とを順次積層して形成することにより構成されている。
　次に、本発明の一実施の形態における薄膜トランジスタの構成及びその製造方法について、図４Ａ～図６Ｊを用いて説明する。
　図４Ａは，本発明の一実施の形態による薄膜トランジスタの構成を示す断面図である。図４Ｂは，ソース電極、ドレイン電極側から見た平面図である。図４Ａ、４Ｂに示すように、薄膜トランジスタ３０は、ボトムゲート型のｎ型の薄膜トランジスタである。薄膜トランジスタ３０は、絶縁性の支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたチャネル層３３と、エッチングストッパー層としてのチャネル保護層３４上に分離形成された一対のコンタクト層３５ａ、３５ｂと、一対のコンタクト層３５ａ、３５ｂ上に形成されたソース電極３６Ｓ及びドレイン電極３６Ｄとをそれぞれ順に積層することにより構成されている。したがって、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の上面に形成されかつチャネル層３３に接続されている。またソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれチャネル層３３に接続されている。すなわち、ソース電極３６Ｓ及びドレイン電極３６Ｄは、一対のコンタクト層３５ａ、３５ｂにそれぞれ接続されている。
　支持基板２１は、例えば、石英ガラス等のガラス基板からなる絶縁性基板である。なお、図示しないが、支持基板２１の表面には、基板中に含まれるナトリウムやリン等の不純物が半導体膜に侵入することを防止するために、シリコン窒化膜（ＳｉＮｘ）やシリコン酸化膜（ＳｉＯｘ）等の絶縁膜からなるアンダーコート膜を形成してもよい。
　ゲート電極３１は、絶縁性基板からなる支持基板２１上に、例えば、モリブデン（Ｍｏ）からなり、帯状にパターン形成された電極である。ゲート電極３１としては、モリブデン（Ｍｏ）以外の金属であってもよく、例えば、モリブデンタングステン（ＭｏＷ）等によって構成してもよい。なお、ゲート電極３１の材料としては、薄膜トランジスタ３０の製造過程に加熱工程を含む場合は、熱で変質しにくい高融点金属材料であることが好ましい。本実施の形態では、ゲート電極３１として、膜厚が１００ｎｍ程度のモリブデン（Ｍｏ）を用いた。
　ゲート電極３１を覆うように形成されるゲート絶縁膜３２は、例えば、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、ゲート絶縁膜３２の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。なお、本実施の形態では、ゲート絶縁膜３２上に形成するチャネル層３３として結晶質半導体膜を用いているので、ゲート絶縁膜３２としては二酸化シリコンを用いることが好ましい。ゲート絶縁膜３２としては二酸化シリコンを用いることにより、チャネル層３３との界面状態を良好なものにすることができ、ＴＦＴにおける良好な閾値電圧特性を維持することができる。本実施の形態では、ゲート絶縁膜３２として、膜厚が２００ｎｍ程度の二酸化シリコンを用いた。
　チャネル層３３は、ゲート電極３１上方においてゲート絶縁膜３２上に島状にパターン形成される。チャネル層３３は、半導体膜によって構成し、移動度の高い半導体膜で形成することにより、ＴＦＴのオン電流を高くすることができる。
　チャネル層３３としては、結晶シリコンを含んだ結晶質シリコン膜や酸化物半導体、有機半導体を用いることができる。結晶質シリコン膜は、微結晶シリコンまたは多結晶シリコンによって構成することができる。結晶質シリコンは、非晶質シリコン（アモルファスシリコン）をアニール等の加熱処理で結晶化することにより形成することができる。膜厚は３０～１００ｎｍ程度であれば、必要なオン電流を維持しつつ、オフ電流を抑制できる。本実施の形態では、チャネル層３３として、膜厚が８０ｎｍ程度の結晶質シリコン膜を用いた。また、本実施の形態において、結晶質シリコン膜における結晶粒径は１μｍ以下である。なお、チャネル層３３としては、非晶質構造と結晶質構造との混晶であっても構わない。
　なお、チャネル層３３は、アンドープ層であり、意図的な不純物の添加は行われていない。但し、製造過程において意図せずに水素化非晶質シリコン膜に不純物が混ざってしまうことが考えられる。そのため、チャネル層３３であるシリコン膜中の不純物濃度は、１×１０18／ｃｍ3以下であることが好ましい。さらに、チャネル層３３としては、限りなく不純物の濃度が低いことが好ましいため、チャネル層３３の不純物濃度としては、１×１０17／ｃｍ3以下であることがより好ましい。なお、チャネル層３３であるシリコン膜の不純物濃度が高いと、オフ電流（Ｉｏｆｆ）が大きくなってしまうので好ましくない。
　チャネル層３３の上にチャネル保護層３４が形成されている。チャネル保護層３４は、二酸化シリコン（ＳｉＯ2）を用いることができる。その他、チャネル保護層３４の材料としては、シリコン窒化膜（ＳｉＮ）やシリコン酸窒化膜（ＳｉＯＮ）、またはこれらの積層膜等によって構成することができる。その他に、感光性の絶縁膜材料を用いることもできる。
　チャネル保護層３４は、チャネル保護層３４の後に形成されるコンタクト層３５ａ、３５ｂをエッチング等によりパターン形成する際、チャネル部分のエッチングストッパー層として機能する。このように、チャネル保護層３４が形成されることにより、エッチングによってチャネル層３３がダメージを受けてしまうことを防止することができる。従って、チャネル保護層３４を形成することは、チャネル層３３にエッチングのダメージを残さないという利点がある。
　一対のコンタクト層３５ａ、３５ｂは、不純物を含む非晶質シリコン膜によって構成されており、チャネル保護層３４上に離間して形成され、チャネル層３３の側面及びチャネル保護層３４の側面も覆うようにして形成される。すなわち、一対のコンタクト層３５ａ、３５ｂは、チャネル層３３の側面３３ａ、３３ｂにおいて接する界面を有するようにして形成される。また、一対のコンタクト層３５ａ、３５ｂは、チャネル保護層３４の側面３４ａ、３４ｂと接して形成されている。一対のコンタクト層３５ａ、３５ｂは、膜厚が１０～５０ｎｍ程度の非晶質シリコンに、リン（Ｐ）等のｎ型不純物を添加することによって形成することができる。本実施の形態では３０ｎｍの膜厚で成膜した。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下であることが好ましい。この濃度は、一般的に、シリコン膜に高濃度の不純物を入れる際に容易に実現できる濃度である。
　また、一対のコンタクト層３５ａ、３５ｂにおけるｎ型不純物としては、リンに限定されるものではなく、リン以外の他の第Ｖ族の元素であっても構わない。また、ｎ型不純物に限定するものではなく、例えば、ホウ素（Ｂ）等の第３族の元素を含むｐ型不純物を用いても構わない。この一対のコンタクト層３５ａ、３５ｂは、一定濃度の不純物からなる単層から構成されていてもよいが、チャネル層３３に向かって、高濃度から低濃度になっていると、一対のコンタクト層３５ａ、３５ｂとチャネル層３３の界面の電界集中を緩和することができる。このため、オフ時のリーク電流を抑制することができるので好ましい。
　具体的には、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、ソース電極３６Ｓ、ドレイン電極３６Ｄに近いところでは、１×１０21／ｃｍ3以上から１×１０22／ｃｍ3以下の高濃度領域で構成する。また、一対のコンタクト層３５ａ、３５ｂの不純物濃度は、チャネル層３３に近いところでは、５×１０20／ｃｍ3以下、好ましくは、１×１０19／ｃｍ3以上１×１０20／ｃｍ3以下の低濃度領域から構成されていることが好ましい。
　ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂ上にそれぞれ形成されており、互いに離間するようにパターン形成されている。また、ソース電極３６Ｓ及びドレイン電極３６Ｄのそれぞれは、一対のコンタクト層３５ａ、３５ｂとそれぞれオーミック接合されており、一対のコンタクト層３５ａ、３５ｂと側面が一致するようにして形成されている。ソース電極３６Ｓ及びドレイン電極３６Ｄは、それぞれ導電性材料及び合金等の単層構造または多層構造であり、例えば、チタン（Ｔｉ）タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）などの金属からなる単層または２つ以上の材料からなる積層膜を、膜厚が５０～１０００ｎｍ程度となるように形成される。ソース電極３６Ｓ及びドレイン電極３６Ｄの形成方法としては、例えば、スパッタリング法が用いられる。本実施の形態では、ソース電極３６Ｓ及びドレイン電極３６Ｄとして、Ｍｏ、Ａｌ、Ｍｏの順に積層された３層の金属層で成膜している。そして、例えば、Ｍｏの膜厚を５０ｎｍ、Ａｌの膜厚を３００ｎｍ、Ｍｏの膜厚を５０ｎｍで成膜している。
　以上のように、本実施の形態における薄膜トランジスタは、チャネル層３３の側面３３ａ、３３ｂ及びチャネル保護層３４の側面３４ａ、３４ｂがコンタクト層３５ａ、３５ｂによって覆われており、チャネル層３３はコンタクト層３５ａ、３５ｂを介してソース電極３６Ｓ及びドレイン電極３６Ｄと電気的に接続されている。また、チャネル保護層３４の上面３３ｃ、３３ｄはコンタクト層３５ａ、３５ｂによって覆われている。
　この構成により、ソース電極３６Ｓとドレイン電極３６Ｄとの間において、キャリアが流れるキャリア移動経路としては、ソース電極３６Ｓからコンタクト層３５ａを介して、チャネル層３３の側面から注入され、チャネル層３３を通って、コンタクト層３５ｂを経由してキャリアが移動する。
　ここで、図４Ａに示すように、本実施の形態における薄膜トランジスタは、ソース電極３６Ｓとドレイン電極３６Ｄとの間の距離をＬｃｈとし、ゲート電極３１の長さをＬｇｍとし、チャネル層３３の長さをＬｓｉとすると、Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍであるように構成している。
　図５は、上記で説明した薄膜トランジスタ３０と、これに隣接するように配置した蓄積容量部４０の構成を示す断面図である。図５に示すように、蓄積容量部４０は、支持基板２１上に形成されたゲート電極３１と、ゲート電極３１上に形成されたゲート絶縁膜３２と、ゲート絶縁膜３２上に形成されたコンタクト層３５と、コンタクト層３５上に形成された電極３６とをそれぞれ順に積層することにより構成されている。すなわち、薄膜トランジスタ３０を形成する際のプロセスにおいて形成されている。
　次に、図５に示す構成の薄膜トランジスタ３０と蓄積容量部４０の製造方法について、図６Ａ～６Ｊに示す断面図を用いて説明する。図６Ａ～６Ｊは、本発明の一実施の形態による薄膜トランジスタの製造方法における製造工程の一例を示す断面図である。
　まず、図６Ａに示すように、絶縁性のガラス基板からなる支持基板２１上に、スパッタリング法によって、モリブデン等からなるゲート金属膜３１Ｍを１００ｎｍ程度の膜厚で成膜する。なお、ゲート金属膜３１Ｍを形成する前に、支持基板２１上にアンダーコート膜を形成してもよい。
　次に、ゲート金属膜３１Ｍに対してフォトリソグラフィー及びウエットエッチングを施すことにより、ゲート金属膜３１Ｍを所定の形状にパターニングして、図６Ｂに示すように、薄膜トランジスタ３０と蓄積容量部４０のゲート電極３１を形成する。
　次に、図６Ｃに示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）によって、ゲート電極３１を覆うようにして、支持基板２１上にシリコン酸化膜からなるゲート絶縁膜３２を２００ｎｍ程度の膜厚で成膜する。
　次に、図６Ｄに示すように、ゲート絶縁膜３２上に結晶質シリコンからなるチャネル層用膜３３Ｆを３０ｎｍ程度の膜厚で形成する。結晶質シリコンからなるチャネル層用膜３３Ｆは、ＣＶＤ法によって直接微結晶シリコンを成膜したり、また、プラズマＣＶＤによって非晶質シリコンを成膜した後でレーザまたはランプによる加熱処理を施すことによって結晶化したりすることによって形成することができる。
　次に、図６Ｅに示すように、プラズマＣＶＤによって、チャネル層用膜３３Ｆを覆うようにして、シリコン酸化膜からなるチャネル層保護膜３４Ｆを１００ｎｍ程度の膜厚で成膜する。なお、チャネル層用膜３３Ｆを成膜した後に結晶化処理等の加熱処理を行うこともできるが、チャネル層保護膜３４Ｆを積層してからレーザ照射あるいはランプ加熱してチャネル層用膜３３Ｆを結晶化してもよい。これは、レーザ照射時の光吸収率をチャネル層保護膜３４Ｆの膜厚で調整することができるという利点がある。また、チャンネル層用膜３３Ｆをチャネル層保護膜３４Ｆとゲート絶縁膜３２で挟むことにより、チャネル層用膜３３Ｆが加熱中に膜が溶融し、温度分布により一部に凝集したり、部分的に結晶成長が促進して、膜厚に均一性が乱れることを抑制できるという利点もある。
　次に、図６Ｆに示すように、チャネル層用膜３３Ｆとチャネル層保護膜３４Ｆを同一のフォトマスクでパターニングしてからエッチングすることで、薄膜トランジスタ３０のチャネル層３３とチャネル保護層３４を同一形状で形成する。また、図示していないが、チャネル層保護膜３４Ｆに感光性材料を用いることで、露光＆現像でパターン形成を行い、チャネル層保護膜３４Ｆをエッチング時のマスクとして用い、チャネル層３３のパターン形成を行う。
　チャネル層保護膜３４Ｆに感光性材料を用いたときのメリットは、レジスト剥離工程の工程削減ができることである。また、エッチングによるパターン形成がチャネル層のみであるので、エッチング工程が容易である。
　チャネル層保護膜３４Ｆに、非感光性材料を用いたときのメリットは、材料選択が容易であることと、ＣＶＤ等で成膜した材料であるならば、膜中の不純物等やイオン性物質が少なく、ＴＦＴの初期特性ならびに信頼性が確保しやすいことである。
　次に、図６Ｇに示すように、チャネル層３３とチャネル保護層３４を覆うように、ゲート絶縁膜３２上に、ｎ型不純物としてリンが添加された非晶質シリコンからなるコンタクト層用膜３５Ｆとソース・ドレイン金属膜３６Ｍを成膜する。
　次に、図６Ｈに示すように、フォトリソグラフィー及びウエットエッチングを施すことにより、ソース・ドレイン金属膜３６Ｍをパターニングして、薄膜トランジスタ３０のソース電極３６Ｓ及びドレイン電極３６Ｄと、蓄積容量部４０の電極３６を分離形成する。なお、ソース・ドレイン金属膜３６Ｍのエッチングは、例えば、リン酸、硝酸及び酢酸からなる混酸によるウエットエッチングによって行うことができる。これにより、コンタクト層用膜３５Ｆが露出する。
　次に、図６Ｉに示すように、図６Ｈと同一のパターンを用いたドライエッチングによって、コンタクト層用膜３５Ｆをパターニングして、薄膜トランジスタ３０の一対のコンタクト層３５ａ、３５ｂと、蓄積容量部４０のコンタクト層３５を分離形成する。また、一対のコンタクト層３５ａ、３５ｂは、図６Ｉに示すように、チャネル保護層３４の側面３４ａ、３４ｂ及びチャネル層３３の側面３３ａ、３３ｂを覆うようにして形成される。
　なお、その後、図６Ｊに示すように、支持基板２１の全面を覆うように、例えば、シリコン窒化膜（ＳｉＮ2）からなるパッシベーション膜３７を４００ｎｍの膜厚で成膜する。また、図示しないが、その後続けて、フォトリソグラフィー及びウエットエッチング（あるいはドライエッチング）を施すことにより、パッシベーション膜３７に対して、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１へのコンタクトホールの形成工程を経て、ソース電極３６Ｓ、ドレイン電極３６Ｄ及びゲート電極３１と、表示装置内の配線電極とを接続する。
　本実施の形態の薄膜トランジスタにおいては、キャリアの移動経路としてゲート絶縁膜３２とチャネル保護層３４に挟まれたチャネル層３３が存在しており、オフ時に一対のコンタクト層３５ａ、３５ｂあるいはソース電極３６Ｓ、ドレイン電極３６Ｄからのキャリアの注入が阻害されるため、オフ時のリーク電流を抑制することができる。オン時には、ソース電極３６Ｓから、ゲート電極３１とソース電極３６Ｓ間の電界の印加されたチャネル層３３にキャリアが注入される。そして、チャネル層３３はプロセス中のエッチング等のダメージを受けていないので、高いキャリアの移動度を維持でき、エッチングで膜厚が減少することもないので、面内均一性を図りやすいという効果が得られる。
　また、チャネル層３３に結晶化したシリコン層を用いたが、キャリアの移動度の高い半導体層であればこれに限定されることはない。例えば、酸化物半導体でもよく、キャリアの移動度は１ｃｍ／Ｖｓ以上、より望ましくは１０ｃｍ／Ｖｓ以上であればよい。
　以上のように本発明によれば、オン時のＴＦＴ駆動電流を維持しつつ、オフ時のリーク電流を抑制することができる。
　さらに、図５に示したように、蓄積容量部４０にチャネル層３３を有すると、チャネル層３３の膜厚分だけ容量が低くなる。また、チャネル層３３を含んでいるとゲート電極３１とソース電極３６Ｓ間の電圧によって、ある閾値を境に容量が変動する。一対のコンタクト層３５ａ、３５ｂにｎ型の半導体を用いた場合は、ある閾値よりゲート電極が正の場合はゲート絶縁膜３２分の容量を示し、ある閾値よりゲート電極３１が負の場合はゲート絶縁膜３２とチャネル層３３と一対のコンタクト層３５ａ、３５ｂの膜厚の総和分の容量となるため、容量が低下する。
　以上のように本発明によれば、有機ＥＬ表示装置などの薄膜トランジスタ（ＴＦＴ）を用いた表示装置を得る上で有用な発明である。
　２１　　支持基板
　３０　　薄膜トランジスタ
　３１　　ゲート電極
　３２　　ゲート絶縁膜
　３３　　チャネル層
　３３ａ，３３ｂ　　側面
　３４　　チャネル保護層
　３５，３５ａ，３５ｂ　　コンタクト層
　３６Ｓ　　ソース電極
　３６Ｄ　　ドレイン電極
　３６　　電極

Claims (8)

  1. 表示素子と前記表示素子の発光を制御する薄膜トランジスタとを備えた表示装置であって、
    前記薄膜トランジスタは、
    　絶縁性の支持基板上に形成されたゲート電極と、
    　前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に形成されたチャネル層と、
    　前記チャネル層の上面に形成されたチャネル保護層と、
    　前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    　一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は、前記チャネル層の側面において接する界面を有する表示装置。
  2. 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項１に記載の表示装置。
  3. 前記ソース電極と前記ドレイン電極との間の距離をＬｃｈとし、
    ゲート電極の長さをＬｇｍとし、
    前記チャネル層の長さをＬｓｉとすると、
    　Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍである請求項１に記載の表示装置。
  4. 表示装置に用いられる薄膜トランジスタであって、
    絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタ。
  5. 前記チャネル保護層は、前記チャネル層と同一の形状で形成されている請求項４に記載の薄膜トランジスタ。
  6. 前記ソース電極と前記ドレイン電極との間の距離をＬｃｈとし、
    ゲート電極の長さをＬｇｍとし、
    前記チャネル層の長さをＬｓｉとすると、
    　Ｌｃｈ＜Ｌｓｉ＜Ｌｇｍである請求項４に記載の薄膜トランジスタ。
  7. 絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
    前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングし、
    その後一対の前記コンタクト層を形成する薄膜トランジスタの製造方法。
  8. 絶縁性の支持基板上に形成されたゲート電極と、
    前記ゲート電極を覆うように前記基板上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜上に形成されたチャネル層と、
    前記チャネル層の上面に形成されたチャネル保護層と、
    前記チャネル保護層の上面に形成されかつ前記チャネル層に接続される一対のコンタクト層と、
    一対の前記コンタクト層にそれぞれ接続されたソース電極及びドレイン電極と
    を備え、
    一対の前記コンタクト層は前記チャネル層の側面において接する界面を有する薄膜トランジスタの製造方法において、
    絶縁性の支持基板上に薄膜トランジスタ用のゲート電極と蓄積容量部用のゲート電極とを形成した後、
    前記ゲート電極を覆うように、前記基板上にゲート絶縁膜とチャネル層とチャネル保護層とを形成し、
    前記チャネル層と前記チャネル保護層とを同一のフォトマスクでパターニングしてエッチングするとともに、蓄積容量部の前記チャネル層と前記チャネル保護層とを除去し、
    その後一対の前記コンタクト層を形成するとともに、一対の前記コンタクト層にそれぞれ接続された薄膜トランジスタのソース電極及びドレイン電極と、蓄積容量部の電極とを形成する薄膜トランジスタの製造方法。
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