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WO2013011620A1 - マルチプロセッサシステム - Google Patents

マルチプロセッサシステム Download PDF

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Publication number
WO2013011620A1
WO2013011620A1 PCT/JP2012/003704 JP2012003704W WO2013011620A1 WO 2013011620 A1 WO2013011620 A1 WO 2013011620A1 JP 2012003704 W JP2012003704 W JP 2012003704W WO 2013011620 A1 WO2013011620 A1 WO 2013011620A1
Authority
WO
WIPO (PCT)
Prior art keywords
instruction
processor
processing
specifying
processing request
Prior art date
Application number
PCT/JP2012/003704
Other languages
English (en)
French (fr)
Inventor
広之 森下
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201280035369.5A priority Critical patent/CN103718158B/zh
Priority to US14/232,389 priority patent/US9317287B2/en
Publication of WO2013011620A1 publication Critical patent/WO2013011620A1/ja

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Prevention of errors by analysis, debugging or testing of software
    • G06F11/362—Debugging of software
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30181—Instruction operation extension or modification
    • G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor

Definitions

  • the present invention relates to a technique for improving software debugging efficiency in a multiprocessor system including a main processor and a coprocessor.
  • the performance is improved by using a high-performance processor that greatly improves the calculation efficiency by providing a coprocessor specialized for a specific calculation.
  • Patent Document 1 discloses a configuration in which instruction execution operations of a main processor and a coprocessor (FPU: Floating Point number processing Unit) are changed by setting an execution mode.
  • the instruction execution mode (serial scalar) of the main processor and the coprocessor (FPU) is unified, and the instruction execution mode of the main processor is set to the coprocessor when a floating point instruction (corresponding to the coprocessor) is executed. Control to adjust to (FPU) side is performed. Thereby, the main processor and the coprocessor can be processed simultaneously.
  • the instruction execution mode on the main processor side can be synchronized with the operation on the coprocessor side to simplify the operation and improve the performance.
  • the software for the main processor and the coprocessor can be improved. There is a problem that debugging efficiency is lowered.
  • an object of the present invention is to provide a multiprocessor system and method capable of efficiently debugging the operation of one processor and the operation of another processor.
  • the present invention provides a multiprocessor system having a first processor and a second processor that executes processing upon receiving a notification from the first processor, wherein the first processor includes: Determining means for determining whether or not the debug mode is set, specifying means for sequentially specifying instructions to be executed from the instruction sequence, and the second instruction when the specified instruction is a processing request instruction A notification is sent to the processor based on the processing request, and if it is not a processing request command, execution means for executing the specified command and detection that the second processor has completed the processing according to the notification are detected. Detecting means, and the specifying means specifies the processing request instruction when the determining means determines that the debug mode is set. Decree particular stops, the completion is characterized by resuming the particular instruction to be detected.
  • the multiprocessor system determines that the debug mode is set by the determination unit, when the processing request instruction is specified, the subsequent instruction specification is stopped, and the completion is detected. Resume instruction identification. Thereby, the multiprocessor stops specifying the subsequent instructions after specifying the processing request instruction, so that the instruction processed by the second processor and the instructions after specifying the processing request instruction are not issued in parallel. So you can debug efficiently.
  • FIG. 1 is a diagram showing a configuration of a multiprocessor system 10.
  • FIG. It is a flowchart which shows issue command determination processing. It is a figure explaining the process of the main processor 11 and the coprocessor 12 in the case of a normal mode. It is a figure explaining the process of the main processor 11 and the coprocessor 12 in the case of debug mode.
  • 1 is a diagram illustrating a configuration of a multiprocessor system 1000.
  • FIG. It is a flowchart which shows issue command determination processing. It is a figure explaining the process of the main processor 1001 and the coprocessor 1002 in the case of a 2nd debug mode.
  • 2 is a diagram for explaining a decoding process using a multiprocessor system 10.
  • FIG. 2 is a diagram for explaining an encoding process using a multiprocessor system 10.
  • Patent Document 1 can simplify the operation and improve the performance by synchronizing the instruction execution mode on the main processor side with the operation on the coprocessor side.
  • a multiprocessor system having a first processor and a second processor that executes a process upon receiving a notification from the first processor, the first processor has a debug mode set.
  • Determining means for determining whether or not there are, specifying means for sequentially specifying an instruction to be executed from the instruction sequence, and if the specified instruction is a processing request instruction, the processing is performed on the second processor.
  • An execution unit that performs notification based on the request and executes the specified command if the command is not a processing request command; and a detection unit that detects that the second processor has completed the processing according to the notification;
  • the specifying unit stops specifying the subsequent command when the processing request command is specified, Serial completion, characterized in that to resume the particular instruction to be detected.
  • FIG. 1 is a block diagram showing a configuration of a multiprocessor system 10 according to the first embodiment.
  • the multiprocessor system 10 includes a main processor 11 and a coprocessor 12 as shown in FIG.
  • the main processor 11 and the coprocessor 12 perform processing in parallel.
  • debug mode is set, parallel processing is not performed.
  • the main processor 11 includes an instruction memory 101, an instruction fetch control unit 102, an instruction group determination unit 103, an instruction buffer 104, an issued instruction determination unit 105, a register file 106, an operation
  • the device group 107, the data memory 109, the write back bus 110, and the debug mode determination unit 111 are configured.
  • Instruction memory 101 is a memory that holds instructions executed in the main processor 11 and holds an instruction stream that is a combination of a plurality of instructions.
  • Instruction fetch control unit 102 holds a program counter (PC), reads the next instruction to be executed from the instruction memory, and updates the program counter value to the value of the next read instruction.
  • PC program counter
  • the instruction fetch control unit 102 receives a branch processing request to a special processing vector corresponding to execution of a branch instruction and occurrence of an exception from the arithmetic unit group 107, and controls a read program counter.
  • Instruction group determination unit 103 reads an instruction belonging to the instruction stream from the instruction memory 101, performs decoding, and writes it to the instruction buffer 104.
  • Instruction buffer 104 receives and holds instructions belonging to the instruction stream.
  • Debug mode determination unit 111 determines whether or not the debug mode is set.
  • the debug mode determination unit 111 holds the debug mode designation register, determines whether or not the debug mode is based on the value, and notifies the issue instruction determination unit 105 of the result.
  • the debug mode designation register is a control register set by software.
  • Issued instruction determination unit 105 determines an instruction to be issued for each machine cycle from the instruction buffer 104, and executes an instruction in the main processor 11 and requests a process to the coprocessor 12 according to the determined instruction.
  • the issue command determination unit 105 includes a command specification unit 201, a command execution unit 202, and a detection unit 203, as shown in FIG.
  • the instruction specifying unit 201 specifies an instruction to be issued from the instruction buffer 104 for each machine cycle. In the case where the debug mode determination unit 111 determines that the debug mode is set, the instruction specifying unit 201 stops specifying the instruction to be issued when the coprocessor 12 is executing a process. When processing is completed, the instruction specification is resumed.
  • the command execution unit 202 When the command specified by the command specifying unit 201 is a processing request command to the coprocessor 12, the command execution unit 202 notifies the coprocessor 12 based on the processing request (hereinafter referred to as a startup command). Do.
  • the specified instruction is an instruction other than a processing request instruction to the coprocessor 12, the instruction execution unit 202 executes the instruction, that is, causes the operation group to perform processing based on the instruction.
  • the detection unit 203 detects the completion of processing in the coprocessor 12 when the debug mode determination unit 111 determines that the debug mode is set. Specifically, the detection unit 203 determines that the coprocessor 12 is executing processing while receiving a signal (for example, a busy signal) output from the coprocessor 12, and stops receiving the busy signal. It is determined that the processing is completed.
  • a signal for example, a busy signal
  • Register file 106 is a register group that holds data to be read and written by executing the instruction stream held in the instruction buffer 104.
  • the computing unit group 107 is a processing unit including a plurality of computing units 107a, 107b, and 107c such as an adder and a multiplier, and also includes a memory access unit 108 as shown in FIG.
  • the memory access unit 108 is an arithmetic unit for executing an instruction to access the data memory 109.
  • the write back bus 110 is a bus for writing back the output from the arithmetic unit group 107 to the register file 106.
  • Data memory 109 The data memory 109 is accessed by an instruction for accessing the memory, and holds data when the program is executed.
  • the coprocessor 12 includes an instruction processing unit 121, a register file 122, a calculator group 123, a data memory 125, and a write back bus 126.
  • Instruction processing unit 121 activates and executes the coprocessor instruction stream by receiving the activation instruction from the issued instruction determination unit 105.
  • the instruction processing unit 121 stores a plurality of coprocessor instruction streams that are independent from the instruction stream of the main processor 11, and the activation instruction from the main processor 11 specifies which instruction stream is to be executed. Is included. For example, if the activation instruction has 3-bit designation information, one of eight types of coprocessor instruction streams can be designated.
  • the instruction processing unit 121 outputs a busy signal to the issued instruction determination unit 105 of the main processor 11 during execution of the activated coprocessor instruction stream.
  • a busy signal to the issued instruction determination unit 105 of the main processor 11 during execution of the activated coprocessor instruction stream.
  • the coprocessor instruction stream includes an instruction indicating the end of the instruction stream, and when the instruction indicating the end is reached as a result of sequential execution, it is treated as completion of the coprocessor process.
  • Register file 122 is a group of registers that hold data to be read and written by executing a coprocessor instruction stream.
  • the computing unit group 123 is a processing unit including a plurality of computing units such as an adder and a multiplier used by a coprocessor instruction stream.
  • the computing unit group 123 also has a memory access unit 124 as shown in FIG.
  • the memory access unit 124 is an arithmetic unit for executing an instruction to access the data memory.
  • the write back bus 126 is a bus for writing back the output from the arithmetic unit group 123 to the register file 122.
  • Data memory 125 The data memory 125 is accessed by an instruction for accessing the memory, and holds data when the program is executed.
  • the process for determining an instruction to be issued in a certain cycle is an operation for determining an instruction to be executed by passing the instruction stored in the instruction buffer 104 to the arithmetic unit group 107.
  • the instruction specifying unit 201 confirms whether there is an issueable instruction in the instruction buffer 104 (step S5).
  • a valid signal is given to the issueable instruction in the instruction buffer 104.
  • the case where the instruction to which the valid signal is added does not exist is mainly the case where the instruction supply is not in time due to factors such as branching and memory access latency. Further, there may be a case where a valid signal is not given because an instruction is supplied but data dependency with a preceding instruction is not solved.
  • step S10 the instruction specifying unit 201 confirms whether the debug mode is set. Whether or not the debug mode is set is determined based on the determination result by the debug mode determination unit 111.
  • step S10 If it is determined that the debug mode is set (“Yes” in step S10), the detection unit 203 checks whether the coprocessor is being executed (step S15). Whether or not the coprocessor is being executed is determined based on whether or not a busy signal output from the instruction processing unit 121 is received.
  • step S15 If the coprocessor is being executed (“Yes” in step S15), the instruction specifying unit 201 determines that no instruction is issued in the cycle (step S20), and the process returns to step S5.
  • step S5 If there is no instruction to which a valid signal is given in the instruction buffer 104 (“No” in step S5), the operation of the instruction specifying unit 201 transitions to step S20.
  • step S10 When it is determined that the debug mode is not set (“No” in step S10) and when it is determined that the coprocessor is not being executed (“No” in step S15), the instruction specifying unit 201 determines the instruction of the cycle. It is determined that there is an issue (step S25), and the process returns to step S5.
  • the coprocessor 12 In the normal mode, while the main processor 11 is executing an instruction stream instruction (t5), the coprocessor 12 is notified based on the processing request instruction (t10). When the coprocessor 12 receives the notification, the operation is started (t15). At the same time, in the main processor 11, since there is no dependency between the coprocessor process and the main processor process in the normal mode, the subsequent process is continuously executed (t20).
  • the coprocessor 12 When the debug mode is set, while the main processor 11 is executing an instruction stream instruction (t50), the coprocessor 12 is notified based on the processing request instruction (t55). When the coprocessor 12 receives the notification, the operation is started (t60). At this time, the coprocessor 12 outputs a busy signal to the main processor 11 while the operation is being performed at t60. The main processor 11 does not execute processing while receiving a busy signal. Thereafter, when the operation is completed in the coprocessor 12, the output of the busy signal is stopped (t65). When the main processor 11 detects the completion of the operation of the coprocessor 12, the main processor 11 resumes the processing (t70).
  • the main processor 11 when the debug mode is set, when the coprocessor process is started, the main processor 11 does not execute the subsequent process, and the exclusive operation is guaranteed during the period during which the coprocessor is operating. Is done.
  • the operation using the instruction unit parallelism in the main processor 11 in the debug mode and the operation using the instruction unit parallelism in the coprocessor 12 are finally performed by the programmer. It is almost equivalent to the intended one (non-debug mode operation).
  • the multiprocessor system 10 shown in the present embodiment performs exclusive execution with execution of the main processor 11, which executes instructions in the coprocessor 12 in parallel with the main processor 11 based on the setting of the debug mode. Can be switched.
  • FIG. 5 is a block diagram illustrating a configuration of a multiprocessor system 1000 according to the second embodiment.
  • the multiprocessor system 1000 has a function in the second debug mode in addition to the function in the debug mode (hereinafter referred to as “first debug mode”) shown in the first embodiment.
  • the multiprocessor system 1000 includes a main processor 1001 and a coprocessor 1002 as shown in FIG.
  • the main processor 1001 and the coprocessor 1002 perform processing in parallel as in the first embodiment.
  • the first debug mode is set, parallel processing is not performed.
  • the second debug mode is set, the main processor 1001 and the coprocessor 1002 perform parallel processing, but the coprocessor 1002 performs processing based on different instruction streams, that is, notifications of different processing requests. Does not process in parallel.
  • the main processor 1001 includes an instruction memory 101, an instruction fetch control unit 102, an instruction group determination unit 103, an instruction buffer 104, an issued instruction determination unit 1105, a register file 106, an operation.
  • the device group 107, the data memory 109, the write-back bus 110, and the debug mode determination unit 1111 are configured.
  • Debug mode determination unit 1111 determines whether or not the debug mode is set. When the debug mode is set, it is determined whether the first debug mode or the second debug mode is set.
  • the debug mode determination unit 111 holds a debug mode designation register, and whether the first debug mode is set or the second debug mode is set according to the value of the debug mode specification register, It is discriminated whether it is not set, and the result is notified to the issuance instruction determination unit 105.
  • the debug mode designation register is a control register set by software.
  • Issued instruction determination unit 1105 determines an instruction to be issued for each machine cycle from the instruction buffer 104, and executes an instruction in the main processor 1001 and requests a process to the coprocessor 1002 according to the determined instruction.
  • the issue command determination unit 1105 includes a command specification unit 1201, a command execution unit 1202, and a detection unit 1203, as shown in FIG.
  • the instruction specifying unit 1201 specifies an instruction to be issued from the instruction buffer 104 for each machine cycle.
  • the instruction specifying unit 1201 performs the same operation as that of the first embodiment when the debug mode determining unit 1111 determines that the first debug mode is set.
  • the instruction specifying unit 1201 determines that the instruction to be issued next is a processing request instruction to the coprocessor, and the coprocessor 1002 Is being executed, the specification of the instruction to be issued is stopped, and the specification of the instruction is resumed when the processing of the coprocessor 12 is completed.
  • the instruction execution unit 1202 notifies the activation instruction to the coprocessor 1002 when the instruction specified by the instruction specifying unit 1201 is a processing request instruction to the coprocessor 12.
  • the instruction execution unit 202 executes the instruction, that is, causes the operation group to perform processing based on the instruction.
  • the detection unit 1203 detects completion of processing in the coprocessor 12 when the debug mode determination unit 111 determines that the first debug mode is set or the second debug mode is set. It is. Specifically, the detection unit 203 determines that the coprocessor 12 is executing processing while receiving a signal (for example, a busy signal) output from the coprocessor 12, and stops receiving the busy signal. It is determined that the processing is completed.
  • a signal for example, a busy signal
  • the process for determining an instruction to be issued in a certain cycle is an operation for determining an instruction to be executed by passing the instruction stored in the instruction buffer 104 to the arithmetic unit group 107.
  • the instruction specifying unit 1201 confirms whether there is an issueable instruction in the instruction buffer 104 (step S100).
  • a valid signal is given to the issueable instruction in the instruction buffer 104.
  • the case where the instruction to which the valid signal is added does not exist is mainly the case where the instruction supply is not in time due to factors such as branching and memory access latency. Further, there may be a case where a valid signal is not given because an instruction is supplied but data dependency with a preceding instruction is not solved.
  • step S100 If there is an instruction to which a valid signal is given in the instruction buffer 104 (“Yes” in step S100), the instruction specifying unit 1201 checks whether the first debug mode is set (step S105). Whether or not the first debug mode is set is determined based on the determination result by the debug mode determination unit 1111.
  • step S105 If it is determined that the first debug mode is set (“Yes” in step S105), the detection unit 1203 checks whether the coprocessor is being executed (step S110). Whether or not the coprocessor is being executed is determined based on whether or not a busy signal output from the instruction processing unit 121 is received.
  • step S110 If the coprocessor is being executed (“Yes” in step S110), the instruction specifying unit 1201 determines that no instruction is issued in the cycle (step S130), and the process returns to step S100.
  • step S110 If it is determined that the coprocessor is not executing (“No” in step S110), the instruction identifying unit 1201 determines that there is an instruction issued in the cycle (step S135), and the process returns to step S100.
  • step S100 When there is no instruction to which a valid signal is given in the instruction buffer 104 (“No” in step S100), the operation of the instruction specifying unit 1201 transitions to step S135.
  • the instruction specifying unit 1201 determines whether the second debug mode is set (step S120). Whether or not the second debug mode is set is determined based on the determination result by the debug mode determination unit 1111.
  • the instruction specifying unit 1201 determines whether the instruction to be issued is a processing request instruction to the coprocessor 1002. (Step S120).
  • the detection unit 1203 confirms whether the coprocessor is being executed. (Step S125). Whether or not the coprocessor is being executed is determined based on whether or not a busy signal output from the instruction processing unit 121 is received.
  • step S125 If the coprocessor is being executed (“Yes” in step S125), the instruction specifying unit 1201 determines that no instruction is issued in the cycle (step S130), and the process returns to step S100.
  • step S125 If it is determined that the coprocessor is not being executed (“No” in step S125), the instruction specifying unit 1201 determines that there is an instruction issued in the cycle (step S135), and the process returns to step S100.
  • the coprocessor 1002 is notified based on the processing request instruction (t1055). In this case, since the coprocessor 1002 is not executed, notification is made.
  • the operation is started (t110).
  • the coprocessor 1002 outputs a busy signal to the main processor 1001 while the operation is being performed at t110.
  • the main processor 1001 continues the process if the command to be issued is not a processing request command (t115).
  • the main processor 1001 does not execute processing while the command to be issued is a processing request command and a busy signal is received (t120). Thereafter, when the operation is completed in the coprocessor 1002, the output of the busy signal is stopped (t125).
  • the main processor 1001 detects the completion of the operation of the coprocessor 12, it resumes processing, that is, issues a processing request command (t130).
  • the operation is started (t135).
  • the main processor 1001 even if the coprocessor 1002 is executing (t135), if the instruction to be issued is not a processing request instruction, the processing is continued (t140).
  • a multiprocessor system 1501 shown in FIG. 8 performs a system LSI video decoding process for digital AV equipment.
  • VLD variable bit length analysis
  • IQT inverse quantization and inverse frequency transformation
  • MC motion compensation
  • Recon image reconstruction
  • DPF deblock filter processing
  • inverse quantization and inverse frequency transform (IQT), motion compensation (MC), image reconstruction (Recon), and deblocking filter processing (DBF) (see processing group 1505) utilize data parallelism. Since processing is possible and suitable for coprocessor processing using a special arithmetic unit, by executing these processing as processing in the coprocessor 1503, high-performance decoding processing can be realized.
  • VLD variable length decoding process
  • a multiprocessor system 1601 shown in FIG. 9 performs a system LSI video encoding process for digital AV equipment.
  • the macroblock encoding process usually includes a motion estimation process for calculating a prediction error for image data to be encoded, a quantization process for performing frequency conversion and quantization on the prediction error, a quantized DCT coefficient, and a motion vector.
  • An encoding process for variable length encoding, a process for generating a reference image, and a process for motion compensation are included.
  • a motion estimation process for calculating a prediction error for image data to be encoded a quantization process for performing frequency conversion and quantization on the prediction error, a process for generating a reference image, and motion compensation (processing group 1605).
  • the main processor uses the busy signal output during execution of processing from the coprocessor to determine whether or not the coprocessor is executing processing.
  • the present invention is not limited to this.
  • the coprocessor When the execution of the activated coprocessor instruction stream is completed, the coprocessor notifies the issue instruction determination unit 105 that the coprocessor processing has been completed, and the main processor receives the notification, and the main processor receives the notification. Completion of processing by the processor may be detected.
  • Completion of memory access by a coprocessor may be regarded as completion of processing of the coprocessor. For example, if a memory access is made to the data memory using memory access within the coprocessor instruction stream, completion of the read or write access to the memory may be delayed with respect to instruction execution within the processor. . In such a case, by setting the completion of the memory access as the completion of the coprocessor process, for example, it is possible to detect a defect due to an unintended memory access address match.
  • the main processor instruction following the coprocessor activation instruction may not be issued simultaneously with the coprocessor activation instruction even in the non-debug mode operation.
  • the operation using the instruction unit parallelism in the main processor in the debug mode and the operation using the instruction unit parallelism in the coprocessor are finally intended by the programmer (non-debug mode operation). And can be matched perfectly.
  • the multiprocessor system 1000 may allow out-of-order execution.
  • a CPU Central Processing Unit
  • a program describing the procedure of the method may be stored in a recording medium and distributed.
  • Each component of the multiprocessor system in the above embodiment is realized by hardware resources (cooperation between a processor and a program on a memory).
  • the first processor Determining means for determining whether or not a mode is set; specifying means for sequentially specifying instructions to be executed from the instruction sequence; and if the specified instruction is a processing request instruction, the second processor And a detection unit that detects that the second processor has completed the process according to the notification, and an execution unit that executes the specified instruction if the instruction is not a process request instruction. And when the determination unit determines that the debug mode is set, the specifying unit specifies a processing request instruction and thereafter The specification of the instruction is stopped, and the specification of the instruction is resumed when the completion is detected.
  • the multiprocessor system determines that the debug mode is set by the determination unit, when the processing request instruction is specified, the subsequent instruction specification is stopped and the completion is detected. Resume instruction identification. Thereby, the multiprocessor stops specifying the subsequent instructions after specifying the processing request instruction, so that the instruction processed by the second processor and the instructions after specifying the processing request instruction are not issued in parallel. So you can debug efficiently.
  • the second processor While the second processor is executing the process according to the notification, the second processor outputs a signal indicating that the process is being executed to the first processor, and the detection means While the signal is output from the processor, the second processor determines that the process corresponding to the notification is being executed, and determines that the process corresponding to the notification is completed when the signal is not output. You may do that.
  • the first processor can detect completion of the operation of the second processor based on the presence or absence of a signal output from the second processor.
  • completion of the processing according to the notification means that the memory access of all the memory access instructions included in the instruction flow for the second processor to execute the processing according to the notification is completed. It may be that.
  • the multiprocessor system since the multiprocessor system sets the completion of the memory access as the completion of the second processor process, for example, it is possible to detect a failure due to an unintended memory access address match.
  • the determination means further determines whether or not a debug mode different from the debug mode is set instead of the debug mode, and the determination means sets the another debug mode. If it is determined that the processing request command has been specified, the execution unit determines whether the execution unit is requested to process the second processor before the completion is detected by the detection unit. An instruction that exists before the appearance of the instruction is executed, or an instruction that exists before the appearance of the next processing request instruction and an instruction that is located after the next processing request instruction and does not depend on the next processing request instruction When the completion is detected by the detection means, a notification based on the next processing request command may be sent to the second processor.
  • the multiprocessor system when another debug mode is set, the multiprocessor system does not perform processing for notifications based on different processing request instructions in parallel in the second processor. Thereby, before executing parallel processing for notifications based on different processing request instructions in the second processor, the parallel processing of the first processor and the second processor is debugged, thereby efficiently eliminating the problem. be able to.
  • Control means may be provided for controlling to resume the specification of the instruction when the completion is detected.
  • the multiprocessor system stops specifying the subsequent instruction when the processing request instruction is specified, and resumes specifying the instruction when the completion is detected. Accordingly, the operation using the instruction unit parallelism in the main processor in the debug mode and the operation using the instruction unit parallelism in the coprocessor can be completely matched with the operation in the non-debug mode.
  • an instruction executed by each of the first processor and the second processor is for performing an image decoding process
  • the multiprocessor system is an image processing apparatus for performing an image decoding process. May be provided.
  • the multiprocessor system can efficiently debug the decoding process.
  • an instruction executed by each of the first processor and the second processor is for performing an image encoding process
  • the multiprocessor system is an image processing apparatus for performing an image encoding process. May be provided.
  • the multiprocessor system can efficiently debug the encoding process.
  • the multiprocessor system according to the present invention has a function for realizing flexible and high-performance arithmetic processing, it can be applied to a system LSI that performs media processing of video and audio such as a DVD recorder and a digital TV.

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Abstract

　一のプロセッサの動作と他のプロセッサの動作とについて、効率的にデバッグできるマルチプロセッサシステムを提供する。第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムにおいて、前記第１プロセッサは、命令列中から実行対象となる命令を逐次特定し、特定した命令が処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該命令を実行するともに、デバッグモードが設定されているか否かを判別し、デバッグモードが設定されていると判断する場合に処理依頼命令を特定すると以降の命令の特定は停止し、前記通知をした後、前記第２プロセッサが前記通知に応じた処理を完了したことを検知すると命令の特定を再開する。

Description

マルチプロセッサシステム
　本発明は、メインプロセッサとコプロセッサを備えるマルチプロセッサシステムにおいて、ソフトウェアデバッグ効率を向上させる技術に関する。
　デジタル化された映像データや、音声データなどの圧縮、伸張等を行うメディア処理は非常に演算量が大きい。このため、メディア処理を行うための専用ハードウェアや高性能なＤＳＰ（Digital Signal Processor）などが普及している。
　このようなメディア処理について、ＭＰＥＧ（Moving Picture Experts Group）－２、ＭＰＥＧ－４、Ｈ．２６３、Ｈ．２６４等、非常に多数の規格が実用化されている。このため、デジタルＡＶ（Audio-Visual）機器は、複数の規格のメディア処理に対応することが要求されている。さらに、各メディア処理アプリケーションの複雑度は上昇しており、画像サイズ、音声のチャネル数等も増加する傾向にあり、演算量は増大の一歩をたどっている。
　そこで、特定の演算に特化したコプロセッサを備えることにより演算効率を大幅に向上させた、高性能なプロセッサを用いることにより、性能向上を図っている。
　コプロセッサを備えるマルチプロセッサシステムでは、メインプロセッサでの処理とコプロセッサでの処理間で、ソフトウェア上のデータ依存性及び、使用するハードウェアリソースに競合が無い場合、それらの処理を同時に実行することにより、より性能向上を図ることが可能である。
　例えば、特許文献１には、実行モードを設定することによって、メインプロセッサとコプロセッサ（ＦＰＵ：Ｆｌｏａｔｉｎｇ　Ｐｏｉｎｔ　ｎｕｍｂｅｒ　ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）それぞれの命令実行動作が変化する構成が開示されている。この特許文献１によると、メインプロセッサとコプロセッサ（ＦＰＵ）の命令実行モード(シリアル・スカラ)を統一させ、浮動小数点命令(コプロセッサに相当)の実行時に、メインプロセッサの命令実行モードをコプロセッサ（ＦＰＵ）側にあわせるという制御を行っている。これにより、メインプロセッサとコプロセッサとの処理を同時に行うことができる。
特開平７-３１９６９４号公報
　しかしながら、上述の技術では、メインプロセッサ側の命令実行モードがコプロセッサ側の動作に同期させることで、動作を単純化し性能を向上させることができるが、その反面、メインプロセッサ及びコプロセッサについてのソフトウェアデバッグ効率が下がってしまうという問題がある。
　そこで、本発明は、一のプロセッサの動作と他のプロセッサの動作とについて、効率的にデバッグできるマルチプロセッサシステム及び方法を提供することを目的とする。
　上記目的を達成するために、本発明は、第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムであって、前記第１プロセッサは、デバッグモードが設定されているか否かを判別する判別手段と、命令列中から実行対象となる命令を逐次特定する特定手段と、特定された命令が、処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該特定された命令を実行する実行手段と、前記第２プロセッサが前記通知に応じた処理を完了したことを検知する検知手段とを備え、前記特定手段は、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開することを特徴とする。
　上記構成によると、マルチプロセッサシステムは、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開する。これにより、マルチプロセッサは、処理依頼命令を特定後において、以降の命令の特定を停止することで、第２プロセッサが処理する命令と、処理依頼命令の特定後以降の命令とは並列に発行されないので、効率的にデバッグすることができる。
マルチプロセッサシステム１０の構成を示す図である。 発行命令決定処理を示す流れ図である。 通常モードの場合におけるメインプロセッサ１１とコプロセッサ１２との処理を説明する図である。 デバッグモードの場合におけるメインプロセッサ１１とコプロセッサ１２との処理を説明する図である。 マルチプロセッサシステム１０００の構成を示す図である。 発行命令決定処理を示す流れ図である。 第２のデバッグモードの場合におけるメインプロセッサ１００１とコプロセッサ１００２との処理を説明する図である。 マルチプロセッサシステム１０を用いたデコード処理を説明する図である。 マルチプロセッサシステム１０を用いたエンコード処理を説明する図である。
　（本発明の基礎となった知見）
　上記特許文献１で開示された技術は、上述したように、メインプロセッサ側の命令実行モードがコプロセッサ側の動作に同期させることで、動作を単純化し性能を向上させることができる。
　しかしながら、上記特許文献１で開示された技術では、メインプロセッサ及びコプロセッサについてのソフトウェアデバッグ効率が下がってしまう。例えば、コプロセッサ側のソフトウェアが、メインプロセッサが使用するメモリ領域の一部分を誤って破壊してしまっていた場合、同時にメインプロセッサとコプロセッサとが並列に実行していることで障害原因となるプログラムの切り分けが困難となる。そのため、その不具合は、ソフトウェアのうちメインプロセッサが実行している命令列による不具合なのか、コプロセッサが実行している命令列による不具合なのか、つまりはメインプロセッサ側のソフトウェアが持つソフトウェア不具合なのか、コプロセッサ側のソフトウェアが持つソフトウェア不具合なのかが不明となってしまう。
　そこで、発明者が鋭意検討し、一のプロセッサの動作と他のプロセッサの動作とについて、効率的にデバッグできるマルチプロセッサシステムを見出し、発明に至った。
　本発明の一態様である、第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムは、前記第１プロセッサは、デバッグモードが設定されているか否かを判別する判別手段と、命令列中から実行対象となる命令を逐次特定する特定手段と、特定された命令が、処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該特定された命令を実行する実行手段と、前記第２プロセッサが前記通知に応じた処理を完了したことを検知する検知手段とを備え、前記特定手段は、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開することを特徴とする。
　１．第１の実施の形態
　以下、本発明に係る第１の実施の形態について、図面を参照しながら説明する。
　１．１　構成
　図１は、第１の実施の形態におけるマルチプロセッサシステム１０の構成を示すブロック図である。
　マルチプロセッサシステム１０は、図１に示すように、メインプロセッサ１１とコプロセッサ１２とから構成されている。マルチプロセッサシステム１０において、デバッグモードが設定されていない状態、つまり通常モードの状態である場合には、メインプロセッサ１１とコプロセッサ１２とは、並列に処理を行う。デバッグモードが設定されている場合には、並列処理は行わない。
　（１）メインプロセッサ１１について
　メインプロセッサ１１は、図１に示すように、命令メモリ１０１、命令フェッチ制御部１０２、命令群決定部１０３、命令バッファ１０４、発行命令決定部１０５、レジスタファイル１０６、演算器群１０７、データメモリ１０９、ライトバックバス１１０、及びデバッグモード判別部１１１から構成されている。
　（１－１）命令メモリ１０１
　命令メモリ１０１は、メインプロセッサ１１において実行される命令を保持するメモリであり、複数の命令の組み合わせからなる命令流を保持している。
　（１－２）命令フェッチ制御部１０２
　命令フェッチ制御部１０２は、プログラムカウンタ（ＰＣ）を保持し、次に実行する命令を命令メモリから読み出すとともに、プログラムカウンタ値を次読み出し命令の値に更新する。
　また、命令フェッチ制御部１０２は、演算器群１０７から、分岐命令実行や、及び例外発生に相当する特殊処理ベクタへの分岐処理要求を受け取り、読み出しプログラムカウンタの制御を行う。
　（１－３）命令群決定部１０３
　命令群決定部１０３は、命令メモリ１０１から、命令流に属する命令を読み出し、デコードを行い、命令バッファ１０４に書き込む。
　（１－４）命令バッファ１０４
　命令バッファ１０４は、命令流に属する命令を受け取り、保持するものである。
　（１－５）デバッグモード判別部１１１
　デバッグモード判別部１１１は、デバッグモードが設定されているか否かを判別するものである。
　具体的には、デバッグモード判別部１１１は、デバッグモード指定レジスタを保持し、その値によってデバッグモードか否かを判別し、その結果を発行命令決定部１０５へ通知する。ここで、デバッグモード指定レジスタは、ソフトウェアによって設定される制御レジスタである。
　（１－６）発行命令決定部１０５
　発行命令決定部１０５は、命令バッファ１０４からマシンサイクル毎に発行すべき命令を決定し、決定した命令に応じて、メインプロセッサ１１内で命令の実行及びコプロセッサ１２へ処理依頼を行う。
　発行命令決定部１０５は、図１に示すように、命令特定部２０１、命令実行部２０２及び検知部２０３を有している。
　命令特定部２０１は、命令バッファ１０４からマシンサイクル毎に発行すべき命令を特定するものである。命令特定部２０１は、デバッグモード判別部１１１でデバッグモードが設定されていると判断する場合において、コプロセッサ１２が処理実行中であるときには、発行すべき命令の特定を中止し、コプロセッサ１２の処理が完了すると命令の特定を再開する。
　命令実行部２０２は、命令特定部２０１で特定された命令がコプロセッサ１２への処理依頼命令である場合にはコプロセッサ１２に対して当該処理依頼に基づく通知（以降、起動命令という。）を行う。また、命令実行部２０２は、特定された命令がコプロセッサ１２への処理依頼命令以外の命令である場合には当該命令の実行、つまり演算群に対して当該命令に基づく処理を行わせる。
　検知部２０３は、デバッグモード判別部１１１でデバッグモードが設定されていると判断する場合において、コプロセッサ１２での処理完了を検知するものである。具体的には、検知部２０３は、コプロセッサ１２から出力される信号（例えば、ビジー信号）を受信している間はコプロセッサ１２は処理実行中であると判断し、ビジー信号を受信しなくなると、処理が完了したと判断する。
　（１－７）レジスタファイル１０６
　レジスタファイル１０６は、命令バッファ１０４に保持された命令流を実行することによって、読み出し及び書き込みの対象とされるデータを保持するレジスタ群である。
　（１－８）演算器群１０７
　演算器群１０７は、加算器や乗算器などの複数の演算器１０７ａ、１０７ｂ、１０７ｃを含む処理部であり、図１に示すように、メモリアクセス部１０８をも有している。
　ここで、メモリアクセス部１０８は、データメモリ１０９とアクセスする命令を実行するための演算器である。
　（１－９）ライトバックバス１１０
　ライトバックバス１１０は、演算器群１０７からの出力をレジスタファイル１０６に書き戻すためのバスである。
　（１－１０）データメモリ１０９
　データメモリ１０９は、当該メモリとアクセスする命令によってアクセスされ、プログラムを実行する際のデータを保持している。
　（２）コプロセッサ１２について
　コプロセッサ１２は、図１に示すように、命令処理部１２１、レジスタファイル１２２、演算器群１２３、データメモリ１２５と、ライトバックバス１２６とから構成されている。
　（２－１）命令処理部１２１
　命令処理部１２１は、発行命令決定部１０５から、起動命令を受け取ることによって、コプロセッサ命令流を起動し、実行する。
　命令処理部１２１は、メインプロセッサ１１の命令流とは独立した、複数のコプロセッサ命令流を記憶しており、メインプロセッサ１１からの起動命令は、いずれの命令流を実行するかを指定する情報を含んでいる。例えば、起動命令の中に、３ビットの指定情報を持った場合、８種類のコプロセッサ命令流の中から１つを指定することができる。
　命令処理部１２１は、起動されたコプロセッサ命令流の実行中は、メインプロセッサ１１の発行命令決定部１０５に対してビジー信号を出力する。起動されたコプロセッサ命令流の実行が完了すると、ビジー信号の出力を停止する。ここで、コプロセッサ命令流には、命令流の終端を示す命令が含まれており、順次実行した結果、終端を示す命令に達するとコプロセッサ処理の完了として扱う。
　（２－２）レジスタファイル１２２
　レジスタファイル１２２は、コプロセッサ命令流を実行することによって、読み出し及び書き込みの対象とされるデータを保持するレジスタ群である。
　（２－３）演算器群１２３
　演算器群１２３は、コプロセッサ命令流によって用いられる加算器や乗算器などの複数の演算器を含む処理部である。
　また、演算器群１２３は、図１に示すように、メモリアクセス部１２４をも有している。ここで、メモリアクセス部１２４は、データメモリとアクセスする命令を実行するための演算器である。
　（２－４）ライトバックバス１２６
　ライトバックバス１２６は、演算器群１２３からの出力をレジスタファイル１２２に書き戻すためのバスである。
　（２－５）データメモリ１２５
　データメモリ１２５は、当該メモリとアクセスする命令によってアクセスされ、プログラムを実行する際のデータを保持している。
　１．２　動作
　ここでは、発行命令決定部１０５があるサイクルに発行する命令を確定する処理について、図２に示す流れ図を用いて説明する。あるサイクルに発行する命令を確定する処理とは、命令バッファ１０４内に蓄積された命令の中から、演算器群１０７に渡すことによって実行する命令を確定させる動作である。
　命令特定部２０１は、命令バッファ１０４内に、発行可能な命令が存在するかを確認する（ステップＳ５）。ここで、発行可能な命令には、命令バッファ１０４内で、バリッド信号が付与されている。バリッド信号が付与された命令が存在しないケースは、分岐やメモリアクセスレイテンシ等の要因で、命令供給が間に合っていないケースが主である。また、命令は供給されているが、先行命令とのデータ依存が解決されていないためにバリッド信号が付与されていないケースも考えられる。
　命令バッファ１０４にバリッド信号が付与された命令が存在する場合（ステップＳ５における「Ｙｅｓ」）は、命令特定部２０１は、デバッグモード設定がされているかどうかを確認する（ステップＳ１０）。デバッグモードが設定されているか否かは、デバッグモード判別部１１１による判別結果に基づいて行われる。
　デバッグモードが設定されていると判断する場合（ステップＳ１０における「Ｙｅｓ」）、検知部２０３がコプロセッサが実行中であるかどうかを確認する（ステップＳ１５）。　コプロセッサが実行中かどうかは、命令処理部１２１から出力されるビジー信号の受信の有無に基づいて行われる。
　コプロセッサが実行中である場合（ステップＳ１５における「Ｙｅｓ」）は、命令特定部２０１は、当該サイクルの命令発行無し、と決定し（ステップＳ２０）、処理はステップＳ５へ戻る。
　命令バッファ１０４にバリッド信号が付与された命令が存在しない場合（ステップＳ５における「Ｎｏ」）、命令特定部２０１の動作は、ステップＳ２０に遷移する。
　デバッグモード設定がなされていないと判断する場合（ステップＳ１０における「Ｎｏ」）、及びコプロセッサが実行中でないと判断する場合（ステップＳ１５における「Ｎｏ」）、命令特定部２０１は、当該サイクルの命令発行有りと決定し（ステップＳ２５）、処理は、ステップＳ５へ戻る。
　１．３　具体例
　ここでは、通常モードの場合と、デバッグモードが設定されている場合とについて、メインプロセッサ１１及びコプロセッサ１２の処理について説明する。
　まず通常モードの場合について図３を用いて説明する。
　通常モードの場合には、メインプロセッサ１１が命令流の命令を実行中において（ｔ５）、処理依頼命令に基づいてコプロセッサ１２へ通知を行う（ｔ１０）。コプロセッサ１２では、通知を受け取ると、動作が起動される（ｔ１５）。また、同時にメインプロセッサ１１では、通常モード時にはコプロセッサ処理とメインプロセッサ処理に依存関係が無いので、後続の処理を続けて実行する（ｔ２０）。
　次にデバッグモード時について図４を用いて説明する。
　デバッグモードが設定されている場合、メインプロセッサ１１が命令流の命令を実行中において（ｔ５０）、処理依頼命令に基づいてコプロセッサ１２へ通知を行う（ｔ５５）。コプロセッサ１２では、通知を受け取ると、動作が起動される（ｔ６０）。このとき、コプロセッサ１２はｔ６０において動作がなされている間は、メインプロセッサ１１に対してビジー信号を出力する。メインプロセッサ１１においては、ビジー信号を受け取っている間は、処理は実行しない。その後、コプロセッサ１２において動作が完了するとビジー信号の出力を中止する（ｔ６５）。メインプロセッサ１１は、コプロセッサ１２の動作完了を検知すると、処理を再開する（ｔ７０）。
　これにより、デバッグモードが設定されている場合には、コプロセッサの処理が開始されると、メインプロセッサ１１においては、後続の処理は実行されず、コプロセッサが動作中の期間は排他動作が保証される。また、一連の動作の中で、デバッグモード時におけるメインプロセッサ１１内の命令単位の並列性を用いた動作と、コプロセッサ１２内の命令単位の並列性を用いた動作は、プログラマが最終的に意図したもの（非デバッグモード動作）とほぼ同等である。
　１．４　まとめ
　以上により、本実施の形態で示すマルチプロセッサシステム１０は、デバッグモードの設定に基づいて、コプロセッサ１２における命令の実行をメインプロセッサ１１と並列に行う、メインプロセッサ１１の実行と排他にするという切り替えを行うことができる。
　本実施の形態により、高性能なコプロセッサつきのプロセッサにおけるデバッグ時の要因切り分けを、ソフトウェアの改変無しに、容易に行うことができる。
　２．第２の実施の形態
　以下、本発明に係る第２の実施の形態について、図面を参照しながら説明する。
　２．１　構成
　図５は、第２の実施の形態におけるマルチプロセッサシステム１０００の構成を示すブロック図である。
　マルチプロセッサシステム１０００は、第１の実施の形態で示すデバッグモード（以下、「第１のデバッグモード」という。）での機能に加えて、第２のデバッグモードの機能を有している。
　以下においては、第２のデバッグモードについての機能説明を行う。また、第１の実施の形態で示す機能要素と同一の機能要素については、同じ符号を付する。
　マルチプロセッサシステム１０００は、図５に示すように、メインプロセッサ１００１とコプロセッサ１００２とから構成されている。マルチプロセッサシステム１０００において、デバッグモードが設定されていない状態、つまり通常モードの状態である場合には、第１の実施の形態と同様にメインプロセッサ１００１とコプロセッサ１００２とは、並列に処理を行う。第１のデバッグモードが設定されている場合には、並列処理は行わない。また、第２のデバッグモードが設定されている場合には、メインプロセッサ１００１とコプロセッサ１００２とは並列処理を行うが、コプロセッサ１００２において、異なる命令流、つまり異なる処理依頼の通知に基づく処理については、並列に処理をしない。
　（１）メインプロセッサ１００１について
　メインプロセッサ１００１は、図５に示すように、命令メモリ１０１、命令フェッチ制御部１０２、命令群決定部１０３、命令バッファ１０４、発行命令決定部１１０５、レジスタファイル１０６、演算器群１０７、データメモリ１０９、ライトバックバス１１０、及びデバッグモード判別部１１１１から構成されている。
　以下、発行命令決定部１１０５及びデバッグモード判別部１１１１の機能について説明する。
　（１－１）デバッグモード判別部１１１１
　デバッグモード判別部１１１１は、デバッグモードが設定されているか否かを判別するものである。また、デバッグモードが設定されている場合には、第１デバッグモードであるか第２のデバッグモードであるかを判別する。
　具体的には、デバッグモード判別部１１１は、デバッグモード指定レジスタを保持し、その値により第１のデバッグモードが設定されているか、第２のデバッグモードが設定されているか、何れのデバッグモードも設定されていないのかを判別し、その結果を発行命令決定部１０５へ通知する。ここで、デバッグモード指定レジスタは、ソフトウェアによって設定される制御レジスタである。
　（１－２）発行命令決定部１１０５
　発行命令決定部１１０５は、命令バッファ１０４からマシンサイクル毎に発行すべき命令を決定し、決定した命令に応じて、メインプロセッサ１００１内で命令の実行及びコプロセッサ１００２へ処理依頼を行う。
　発行命令決定部１１０５は、図５に示すように、命令特定部１２０１、命令実行部１２０２及び検知部１２０３を有している。
　命令特定部１２０１は、命令バッファ１０４からマシンサイクル毎に発行すべき命令を特定するものである。命令特定部１２０１は、デバッグモード判別部１１１１で第１のデバッグモードが設定されていると判断する場合においては、上記第１の実施の形態と同様の動作を行う。
　デバッグモード判別部１１１１で第２のデバッグモードが設定されていると判断する場合には、命令特定部１２０１は、次に発行すべき命令がコプロセッサへの処理依頼命令であって、コプロセッサ１００２が処理実行中であるときには、発行すべき命令の特定を中止し、コプロセッサ１２の処理が完了すると命令の特定を再開する。
　命令実行部１２０２は、命令特定部１２０１で特定された命令がコプロセッサ１２への処理依頼命令である場合にはコプロセッサ１００２に対して起動命令の通知を行う。また、命令実行部２０２は、特定された命令がコプロセッサ１２への処理依頼命令以外の命令である場合には当該命令の実行、つまり演算群に対して当該命令に基づく処理を行わせる。
　検知部１２０３は、デバッグモード判別部１１１で第１のデバッグモードが設定されている、又は第２のデバッグモードが設定されていると判断する場合において、コプロセッサ１２での処理完了を検知するものである。具体的には、検知部２０３は、コプロセッサ１２から出力される信号（例えば、ビジー信号）を受信している間はコプロセッサ１２は処理実行中であると判断し、ビジー信号を受信しなくなると、処理が完了したと判断する。
　２．２　動作
　ここでは、発行命令決定部１１０５があるサイクルに発行する命令を確定する処理について、図６に示す流れ図を用いて説明する。あるサイクルに発行する命令を確定する処理とは、命令バッファ１０４内に蓄積された命令の中から、演算器群１０７に渡すことによって実行する命令を確定させる動作である。
　命令特定部１２０１は、命令バッファ１０４内に、発行可能な命令が存在するかを確認する（ステップＳ１００）。ここで、発行可能な命令には、命令バッファ１０４内で、バリッド信号が付与されている。バリッド信号が付与された命令が存在しないケースは、分岐やメモリアクセスレイテンシ等の要因で、命令供給が間に合っていないケースが主である。また、命令は供給されているが、先行命令とのデータ依存が解決されていないためにバリッド信号が付与されていないケースも考えられる。
　命令バッファ１０４にバリッド信号が付与された命令が存在する場合（ステップＳ１００における「Ｙｅｓ」）は、命令特定部１２０１は、第１のデバッグモード設定がされているかどうかを確認する（ステップＳ１０５）。第１のデバッグモードが設定されているか否かは、デバッグモード判別部１１１１による判別結果に基づいて行われる。
　第１のデバッグモードが設定されていると判断する場合（ステップＳ１０５における「Ｙｅｓ」）、検知部１２０３がコプロセッサが実行中であるかどうかを確認する（ステップＳ１１０）。　コプロセッサが実行中かどうかは、命令処理部１２１から出力されるビジー信号の受信の有無に基づいて行われる。
　コプロセッサが実行中である場合（ステップＳ１１０における「Ｙｅｓ」）は、命令特定部１２０１は、当該サイクルの命令発行無し、と決定し（ステップＳ１３０）、処理はステップＳ１００へ戻る。
　コプロセッサが実行中でないと判断する場合（ステップＳ１１０における「Ｎｏ」）、命令特定部１２０１は、当該サイクルの命令発行有りと決定し（ステップＳ１３５）、処理は、ステップＳ１００へ戻る。
　命令バッファ１０４にバリッド信号が付与された命令が存在しない場合（ステップＳ１００における「Ｎｏ」）、命令特定部１２０１の動作は、ステップＳ１３５に遷移する。
　第１のデバッグモード設定がなされていないと判断する場合（ステップＳ１０５における「Ｎｏ」）、命令特定部１２０１は、第２のデバッグモードが設定されているか否かを判断する（ステップＳ１２０）。第２のデバッグモードが設定されているか否かは、デバッグモード判別部１１１１による判別結果に基づいて行われる。
　第２のデバッグモードが設定されていると判断する場合（ステップＳ１１５における「Ｙｅｓ」）、命令特定部１２０１は、発行すべき命令がコプロセッサ１００２への処理依頼命令であるか否かを判断する（ステップＳ１２０）。
　命令特定部１２０１で発行すべき命令がコプロセッサ１００２への処理依頼命令であると判断される場合（ステップＳ１２０における「Ｙｅｓ」）、検知部１２０３がコプロセッサが実行中であるかどうかを確認する（ステップＳ１２５）。　コプロセッサが実行中かどうかは、命令処理部１２１から出力されるビジー信号の受信の有無に基づいて行われる。
　コプロセッサが実行中である場合（ステップＳ１２５における「Ｙｅｓ」）は、命令特定部１２０１は、当該サイクルの命令発行無し、と決定し（ステップＳ１３０）、処理はステップＳ１００へ戻る。
　コプロセッサが実行中でないと判断する場合（ステップＳ１２５における「Ｎｏ」）、命令特定部１２０１は、当該サイクルの命令発行有りと決定し（ステップＳ１３５）、処理は、ステップＳ１００へ戻る。
　２．３　具体例
　ここでは、第２のデバッグモードが設定されている場合とについて、メインプロセッサ１１及びコプロセッサ１２の処理について、図７を用いて説明する。なお、通常モードの場合と、第１のデバッグモードが設定されている場合については、第１の実施の形態で示す図３、４と同様でるので、個々での説明は省略する。
　第２デバッグモードが設定されている場合、メインプロセッサ１００１が命令流の命令を実行中において（ｔ１００）、処理依頼命令に基づいてコプロセッサ１００２へ通知を行う（ｔ１０５５）。この場合、コプロセッサ１００２は実行されていないので、通知が行われる。
　コプロセッサ１２では、通知を受け取ると、動作が起動される（ｔ１１０）。このとき、コプロセッサ１００２はｔ１１０において動作がなされている間は、メインプロセッサ１００１に対してビジー信号を出力する。
　メインプロセッサ１００１は、コプロセッサ１００２が実行中（ｔ１１０）であっても、発行すべき命令が処理依頼命令でない場合には、処理を続行する（ｔ１１５）。そして、発行すべき命令が処理依頼命令であって、ビジー信号を受け取っている間は、メインプロセッサ１００１は、処理を実行しない（ｔ１２０）。その後、コプロセッサ１００２において動作が完了するとビジー信号の出力を中止する（ｔ１２５）。メインプロセッサ１００１は、コプロセッサ１２の動作完了を検知すると、処理を再開、つまり処理依頼命令を発行する（ｔ１３０）。
　その後、コプロセッサ１００２では、通知を受け取ると、動作が起動される（ｔ１３５）。メインプロセッサ１００１では、コプロセッサ１００２が実行中（ｔ１３５）であっても、発行すべき命令が処理依頼命令でない場合には、処理が続行される（ｔ１４０）。
　３．第３の実施の形態
　ここでは、本発明に係る第３の実施の形態として、第１の実施の形態で示すマルチプロセッサを用いた適用例について説明する。
　図８に示すマルチプロセッサシステム１５０１は、デジタルＡＶ機器向けのシステムＬＳＩ映像のデコード処理を行うものである。
　例えば、Ｈ．２６４等の規格を用いて圧縮された映像信号をデコードするためには、ビットストリームの解析・可変長符号化された信号の可変長復号処理（ＶＬＤ）・逆量子化及び逆周波数変換（ＩＱＴ）・動き補償（ＭＣ）・画像の再構成（Ｒｅｃｏｎ）・デブロックフィルタ処理（ＤＢＦ）を行う必要がある。
　この中で逆量子化及び逆周波数変換（ＩＱＴ）・動き補償（ＭＣ）・画像の再構成（Ｒｅｃｏｎ）・デブロックフィルタ処理（ＤＢＦ）は（処理群１５０５を参照）、データ並列性を活用した処理が可能であり、特殊な演算器を用いたコプロセッサ処理に適しているため、これらの処理をコプロセッサ１５０３での処理として実行することにより、高性能なデコード処理を実現することができる。
　さらに、例えば、マクロブロック単位でパイプラインを組み、メインプロセッサ１５０２での可変長復号処理（ＶＬＤ）処理１５０４と、コプロセッサでの処理群１５０５を並列に行うことによってさらに高性能化することができる。
　この場合に、第１の実施の形態で述べたデバッグモード機能を用いることによって、効率的なデバッグを実現することが可能となる。
　図９に示すマルチプロセッサシステム１６０１は、デジタルＡＶ機器向けのシステムＬＳＩ映像のエンコード処理を行うものである。
　マクロブロックのエンコード処理には、通常、符号化対象の画像データに対する予測誤差を算出する動き推定処理、予測誤差に対して周波数変換及び量子化を行う量子化処理、量子化ＤＣＴ係数及び動きベクトルを可変長符号化する符号化処理、参照画像の生成に係る処理、動き補償に係る処理が含まれる。
　この中で符号化対象の画像データに対する予測誤差を算出する動き推定処理、予測誤差に対して周波数変換及び量子化を行う量子化処理、参照画像の生成に係る処理、動き補償は（処理群１６０５を参照）、データ並列性を活用した処理が可能であり、特殊な演算器を用いたコプロセッサ処理に適しているため、これらの処理をコプロセッサ１６０３の処理として実行することにより、高性能なデコード処理を実現することができる。
　さらに、例えば、マクロブロック単位でパイプラインを組み、メインプロセッサ１６０２での量子化ＤＣＴ係数及び動きベクトルを可変長符号化する符号化処理１６０４とコプロセッサ１６０３での処理群１６０５を並列に行うことによってさらに高性能化することができる。
　この場合に、第１の実施の形態で述べたデバッグモード機能を用いることによって、効率的なデバッグを実現することが可能となる。
　４．変形例
　以上、各実施の形態に基づいて説明したが、本発明は上記の各実施の形態に限られない。例えば、以下のような変形例が考えられる。
　（１）上記各実施の形態において、メインプロセッサは、コプロセッサが処理実行中か否かの判断に、コプロセッサから処理実行中に出力されるビジー信号を用いたが、これに限定されない。
　コプロセッサは起動されたコプロセッサ命令流の実行が完了すると、発行命令決定部１０５に対してコプロセッサ処理が完了したことを通知し、メインプロセッサは、メインプロセッサは当該通知を受け取ることで、コプロセッサの処理完了を検知してもよい。
　コプロセッサによるメモリアクセスの完了を当該コプロセッサの処理完了とみなしてもよい。例えば、コプロセッサの命令流内でメモリアクセスを使用した、データメモリに対するメモリアクセスが行われた場合、メモリへの読み出し又は書き込みアクセスの完了は、プロセッサ内の命令実行に対して遅延することがある。このような場合、メモリアクセスの完了をコプロセッサ処理の完了とすることで、例えば、意図しないメモリアクセスのアドレス一致による不具合を検出することが可能となる。
　（２）第１の実施の形態において、非デバッグモード動作時においても、コプロセッサ起動命令の後続のメインプロセッサ命令を、コプロセッサ起動命令と同時発行しないよう制約してもよい。これにより、デバッグモードにおけるメインプロセッサ内の命令単位の並列性を用いた動作と、コプロセッサ内の命令単位の並列性を用いた動作は、プログラマが最終的に意図したもの（非デバッグモード動作）と完全に一致させることができる。
　（３）上記第２実施の形態において、マルチプロセッサシステム１０００は、ｏｕｔ－ｏｆ－order実行を許容するものであってもよい。
　この場合、プログラムカウンタと異なる順番で命令が実行されることが許されるため、次の通知されるべき処理依頼命令の後続命令であっても、当該次に通知されるべき処理依頼命令に依存が無い場合、当該後続命令を先に実行することが可能となる。
　（４）上記の実施の形態で説明した手法の手順を記述したプログラムをメモリに記憶しておき、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などがメモリからプログラムを読み出して、読み出したプログラムを実行することによって、上記の手法が実現されるようにしてもよい。
　また、当該手法の手順を記述したプログラムを記録媒体に格納して、頒布するようにしてもよい。
　（５）上記の実施の形態におけるマルチプロセッサシステムの各構成要素は、ハードウェア資源（プロセッサとメモリ上のプログラムとの協働）により実現される。
　（６）上記実施の形態及び変形例を組み合わせるとしてもよい。
　５．補足
　（１）本発明の一実施態様である、第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムにおいて、前記第１プロセッサは、デバッグモードが設定されているか否かを判別する判別手段と、命令列中から実行対象となる命令を逐次特定する特定手段と、特定された命令が、処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該特定された命令を実行する実行手段と、前記第２プロセッサが前記通知に応じた処理を完了したことを検知する検知手段とを備え、前記特定手段は、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開することを特徴とする。
　この構成によると、マルチプロセッサシステムは、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開する。これにより、マルチプロセッサは、処理依頼命令を特定後において、以降の命令の特定を停止することで、第２プロセッサが処理する命令と、処理依頼命令の特定後以降の命令とは並列に発行されないので、効率的にデバッグすることができる。
　（２）ここで、前記第２プロセッサは前記通知に応じた処理を実行中は、当該処理を実行中である旨を示す信号を前記第１プロセッサへ出力し、前記検知手段は、前記第２プロセッサから前記信号が出力されている間は、前記第２プロセッサが前記通知に応じた処理を実行中であると判断し、当該信号が出力されなくなると前記通知に応じた処理が完了したと判断するとしてもよい。
　この構成によると、マルチプロセッサシステムにおいて第１プロセッサは、第２プロセッサから出力される信号の有無により、第２プロセッサの動作の終了の完了を検知することができる。
　（３）ここで、前記通知に応じた処理の完了とは、前記第２プロセッサが前記通知に応じた処理を実行するための命令流に含まれる全てのメモリアクセス命令のメモリへのアクセスが完了したことであるとしてもよい。
　この構成によると、マルチプロセッサシステムは、メモリアクセスの完了を第２プロセッサ処理の完了とするので、例えば、意図しないメモリアクセスのアドレス一致による不具合を検出することができる。
　（４）ここで、前記判別手段は、さらに、前記デバッグモードとは別のデバッグモードが、前記デバッグモードに代わって設定されているか否かを判別し、前記判別手段で前記別のデバッグモードが設定されていると判別される場合、前記特定手段が前記処理依頼命令を特定すると、前記実行手段は前記検知手段により前記完了が検知されるまでの間に、前記第２プロセッサに対する次の処理依頼命令の出現までに存在する命令を実行、又は前記次の処理依頼命令の出現までに存在する命令及び前記次の処理依頼命令の後続に位置し、且つ前記次の処理依頼命令に依存しない命令を実行し、前記検知手段により前記完了が検知されると当該次の処理依頼命令に基づく通知を前記第２プロセッサに対して行うとしてもよい。
　この構成によると、マルチプロセッサシステムは、別のデバッグモードが設定されている場合には、第２プロセッサにおいて異なる処理依頼命令に基づく通知に対する処理を並列に行うことはない。これにより、第２プロセッサにおいて異なる処理依頼命令に基づく通知に対する処理の並列化を実行する前に、第１プロセッサと第２プロセッサとの並列処理のデバッグを行うことで、効率的に不具合を排除することができる。
　（５）ここで、前記第１プロセッサは、さらに、前記判別手段でデバッグモードが設定されていないと判別する場合において、前記特定手段に処理依頼命令を特定すると以降の命令の特定を停止させ、前記完了が検知されると命令の特定を再開するよう制御する制御手段を備えるとしてもよい。
　この構成によると、マルチプロセッサシステムは、デバッグモードが設定されていない場合においても、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開する。これにより、デバッグモードにおけるメインプロセッサ内の命令単位の並列性を用いた動作と、コプロセッサ内の命令単位の並列性を用いた動作は、非デバッグモードの動作と完全に一致させることができる。
　（６）ここで、前記第１プロセッサ及び前記第２プロセッサそれぞれで実行される命令は、画像のデコード処理を行うためのものであり、前記マルチプロセッサシステムは、画像のデコード処理を行う画像処理装置に備えられるとしてもよい。
　この構成によると、マルチプロセッサシステムは、デコード処理のデバッグを効率良く行うことができる。
　（８）ここで、前記第１プロセッサ及び前記第２プロセッサそれぞれで実行される命令は、画像のエンコード処理を行うためのものであり、前記マルチプロセッサシステムは、画像のエンコード処理を行う画像処理装置に備えられるとしてもよい。
　この構成によると、マルチプロセッサシステムは、エンコード処理のデバッグを効率良く行うことができる。
　本発明に係るマルチプロセッサシステムは、柔軟で高性能な演算処理を実現する機能を有するため、ＤＶＤレコーダやデジタルＴＶ等の映像や音声のメディア処理を行うシステムＬＳＩ等に適用できる。
　１０、１０００　　マルチプロセッサシステム
　１１、１００１　　メインプロセッサ
　１２、１００２　　コプロセッサ
　１０１　　命令メモリ
　１０２　　命令フェッチ制御部
　１０３　　命令群決定部
　１０４　　命令バッファ
　１０５、１１０５　　発行命令決定部
　１０６　　レジスタファイル
　１０７　　演算器群
　１０８　　メモリアクセス部
　１０９　　データメモリ
　１１０　　ライトバックバス
　１１１、１１１１　　デバッグモード判別部
　１２１　　命令処理部
　１２２　　レジスタファイル
　１２３　　演算器群
　１２４　　メモリアクセス部
　１２５　　データメモリ
　１２６　　ライトバックバス
　２０１、１２０１　　命令特定部
　２０２、１２０２　　命令実行部
　２０３、１２０３　　検知部

Claims (8)

  1. 　第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムであって、
    　前記第１プロセッサは、
    　デバッグモードが設定されているか否かを判別する判別手段と、
    　命令列中から実行対象となる命令を逐次特定する特定手段と、
    　特定された命令が、処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該特定された命令を実行する実行手段と、
    　前記第２プロセッサが前記通知に応じた処理を完了したことを検知する検知手段とを備え、
    　前記特定手段は、前記判別手段でデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開する
    　ことを特徴とするマルチプロセッサシステム。
  2. 　前記第２プロセッサは前記通知に応じた処理を実行中は、当該処理を実行中である旨を示す信号を前記第１プロセッサへ出力し、
    　前記検知手段は、前記第２プロセッサから前記信号が出力されている間は、前記第２プロセッサが前記通知に応じた処理を実行中であると判断し、当該信号が出力されなくなると前記通知に応じた処理が完了したと判断する
    　ことを特徴とする請求項１に記載のマルチプロセッサシステム。
  3. 　前記通知に応じた処理の完了とは、前記第２プロセッサが前記通知に応じた処理を実行するための命令流に含まれる全てのメモリアクセス命令のメモリへのアクセスが完了したことである
    　ことを特徴とする請求項２に記載のマルチプロセッサシステム。
  4. 　前記判別手段は、さらに、
    　前記デバッグモードとは別のデバッグモードが、前記デバッグモードに代わって設定されているか否かを判別し、
    　前記判別手段で前記別のデバッグモードが設定されていると判別される場合、前記特定手段が前記処理依頼命令を特定すると、前記実行手段は前記検知手段により前記完了が検知されるまでの間に、前記第２プロセッサに対する次の処理依頼命令の出現までに存在する命令を実行、又は前記次の処理依頼命令の出現までに存在する命令及び前記次の処理依頼命令の後続に位置し、且つ前記次の処理依頼命令に依存しない命令を実行し、前記検知手段により前記完了が検知されると当該次の処理依頼命令に基づく通知を前記第２プロセッサに対して行う
    　ことを特徴とする請求項１に記載のマルチプロセッサシステム。
  5. 　前記第１プロセッサは、さらに、
    　前記判別手段でデバッグモードが設定されていないと判別する場合において、前記特定手段に処理依頼命令を特定すると以降の命令の特定を停止させ、前記完了が検知されると命令の特定を再開するよう制御する制御手段を備える
    　ことを特徴とする請求項１に記載のマルチプロセッサシステム。
  6. 　前記第１プロセッサ及び前記第２プロセッサそれぞれで実行される命令は、画像のデコード処理を行うためのものであり、
    　前記マルチプロセッサシステムは、
    　画像のデコード処理を行う画像処理装置に備えられる
    　ことを特徴とする請求項１に記載のマルチプロセッサシステム。
  7. 　前記第１プロセッサ及び前記第２プロセッサそれぞれで実行される命令は、画像のエンコード処理を行うためのものであり、
    　前記マルチプロセッサシステムは、
    　画像のエンコード処理を行う画像処理装置に備えられる
    　ことを特徴とする請求項１に記載のマルチプロセッサシステム。
  8. 　判別手段、特定手段、実行手段及び検知手段を備える第１プロセッサと、当該第１プロセッサからの通知を受けて処理を実行する第２プロセッサとを有するマルチプロセッサシステムで用いられる処理方法であって、
    　前記判別手段が、デバッグモードが設定されているか否かを判別する判別ステップと、
    　前記特定手段が、命令列中から実行対象となる命令を逐次特定する特定ステップと、
    　前記実行手段が、特定された命令が処理依頼命令である場合には前記第２プロセッサに対して当該処理依頼に基づく通知を行い、処理依頼命令でない場合には当該特定された命令を実行する実行ステップと、
    　前記検知手段が、前記第２プロセッサが前記通知に応じた処理を完了したことを検知する検知ステップとを含み、
    　前記特定ステップは、前記判別ステップでデバッグモードが設定されていると判別される場合において、処理依頼命令を特定すると以降の命令の特定は停止し、前記完了が検知されると命令の特定を再開する
    　ことを特徴とする処理方法。
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