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WO2018155668A1 - 高周波用トランジスタ - Google Patents

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Publication number
WO2018155668A1
WO2018155668A1 PCT/JP2018/006854 JP2018006854W WO2018155668A1 WO 2018155668 A1 WO2018155668 A1 WO 2018155668A1 JP 2018006854 W JP2018006854 W JP 2018006854W WO 2018155668 A1 WO2018155668 A1 WO 2018155668A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
impedance
adjustment circuit
impedance adjustment
drive wiring
Prior art date
Application number
PCT/JP2018/006854
Other languages
English (en)
French (fr)
Inventor
興輝 山本
昌稔 上谷
松田　慎吾
杉山　寛
要 本吉
中山　雅央
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2019501852A priority Critical patent/JP6604495B2/ja
Priority to CN201880013005.4A priority patent/CN110326091B/zh
Publication of WO2018155668A1 publication Critical patent/WO2018155668A1/ja
Priority to US16/549,290 priority patent/US10756165B2/en
Priority to US16/933,574 priority patent/US11195904B2/en

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    • H01L2223/6655—Matching arrangements, e.g. arrangement of inductive and capacitive components

Definitions

  • the present disclosure relates to a high-frequency transistor, and relates to a field-effect transistor (FET: Field Effect Transistor) type high-frequency transistor.
  • FET Field Effect Transistor
  • FIG. 1 is a plan view showing an FET described in Patent Document 1.
  • FIG. 1 is a plan view showing an FET described in Patent Document 1.
  • the FET of Patent Document 1 includes an operation gate portion 807o, a drain electrode 806, a source electrode 805, a gate supply portion 807s, and a cross connection portion 807c.
  • the operation gate portion 807o is configured to be sandwiched between the drain electrode 806 and the source electrode 805. Further, the gate supply portion 807s is arranged in parallel with the source electrode 805, and the source electrode 805 is sandwiched between the operation gate portion 807o and the gate supply portion 807s. Further, the operation gate portion 807o is connected to the gate supply portion 807s at a plurality of locations by a plurality of cross connection portions 807c.
  • the gate supply portion 807s is composed of a wiring having a low resistance component equivalent to that of the drain electrode 806.
  • FIG. 2 is a plan view showing (a) a microwave transistor and (b) a gate structure described in Patent Document 2.
  • FIG. 2 is a plan view showing (a) a microwave transistor and (b) a gate structure described in Patent Document 2.
  • the FET as the microwave transistor includes a gate finger 905, a gate bus line 904, a gate input point 908, a gate bypass line 907, A source 902 and a drain output point 909 are provided.
  • the gate finger 905 is configured to be sandwiched between the finger of the drain 901 and the finger of the source 902.
  • the gate fingers 905 are configured in a comb shape extending from the bus line 904 of the gate.
  • two gate fingers 905 are provided in the vertical direction.
  • the length of the gate finger 905 is shortened as the distance from the central part of the bus line 904 of the gate to the gate finger 905 connected is increased.
  • the gate bus line 904 is formed in two stages, so that the lateral expansion when the gate bus line 904 is formed in one stage is suppressed to half. Furthermore, in Patent Document 2, it is possible to eliminate the phase difference between the tips of each gate finger 905 by adjusting the length of the gate finger 905 according to the distance from the center of the gate line 904 to the gate finger 905. I am trying.
  • Patent Document 1 and Patent Document 2 have a problem that mismatch loss at the gate input is large. There is also a problem that a phase difference between the gate and the drain is likely to occur.
  • the purpose of the present disclosure is to suppress the input mismatch loss to the gate and to suppress the phase difference between the gate and the drain even in the case of a high frequency transistor in which the total gate width is expanded by increasing the fingers in the vertical direction. And providing a high-frequency transistor capable of realizing high gain performance and high efficiency characteristics.
  • a high-frequency transistor in one embodiment of the present disclosure is formed on a semiconductor substrate, a source electrode formed on the semiconductor substrate, a drain electrode formed on the semiconductor substrate, and the semiconductor substrate.
  • a connection point between the impedance adjustment circuit and the gate electrode is provided.
  • the characteristic impedance of the gate electrode when viewed is Z1
  • the characteristic impedance of the gate drive wiring when viewing the connection point with the gate drive wiring from the impedance adjustment circuit is Z2
  • the characteristic impedance X of the impedance adjustment circuit is Z1.
  • the high-frequency transistor of the present disclosure even in a high-frequency transistor in which the fingers are increased in the vertical direction to increase the total gate width, the input mismatch loss to the gate is suppressed and the phase difference between the gate and the drain is reduced. It is possible to achieve suppression and improve gain performance and efficiency characteristics.
  • FIG. 1 is a diagram showing the configuration of the FET described in Patent Document 1.
  • FIG. 2 is a plan view showing (a) a microwave transistor and (b) a gate structure described in Patent Document 2.
  • FIG. 3 is a schematic plan view illustrating a configuration example of the high-frequency transistor according to the first embodiment.
  • FIG. 4A is a diagram showing a cross section taken along line IVA-IVA of the high-frequency transistor in the first embodiment.
  • FIG. 4B is a diagram showing a cross section taken along line IVB-IVB of the high-frequency transistor in the first embodiment.
  • FIG. 5 is a diagram for setting the magnitude of the mismatch loss with respect to the characteristic impedance X of the impedance adjustment circuit in the first embodiment.
  • FIG. 6 is a diagram illustrating the loss of the drain output signal with respect to the phase difference between the gate electrode and the drain electrode.
  • FIG. 7A is a plan view illustrating a configuration example of an impedance adjustment circuit including (n ⁇ 1) impedance circuits connected in series according to the second embodiment.
  • 7B is a cross-sectional view showing a cross section taken along line VIIB-VIIB in FIG. 7A.
  • FIG. 8 is a diagram illustrating the magnitude of mismatch loss with respect to the number of impedance circuits when the characteristic impedance of each impedance circuit belonging to the impedance adjustment circuit in the second embodiment is optimized.
  • FIG. 9A is a plan view illustrating a configuration example of an impedance adjustment circuit including two impedance circuits connected in series according to the second embodiment.
  • FIG. 9B is a cross-sectional view showing a cross section taken along line IXB-IXB in FIG. 9A.
  • FIG. 10 is a diagram illustrating the magnitude of the characteristic impedance with respect to the ratio W / H between the line width and the thickness of the dielectric film in the strip line wiring of the impedance adjustment circuit according to the second embodiment.
  • FIG. 11 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the third embodiment.
  • FIG. 12 is a diagram showing the phase difference generated in the drain finger and the phase difference generated in the gate finger with respect to the finger length.
  • FIG. 13 is a schematic plan view of the FET of the high-frequency transistor in the fourth embodiment.
  • FIG. 14 is a diagram showing the phase difference generated in the drain finger and the phase difference generated in the gate finger with respect to the finger length.
  • FIG. 15 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the fifth embodiment.
  • FIG. 16A is a diagram showing a cross section taken along line XVIA-XVIA of the high-frequency transistor in the fifth embodiment.
  • FIG. 16B is a diagram illustrating a cross section taken along line XVIB-XVIB of the high-frequency transistor according to the fifth embodiment.
  • FIG. 17 is a diagram for setting the characteristic impedance X of the impedance adjustment circuit according to the fifth embodiment.
  • FIG. 18 is a diagram illustrating the magnitude of the characteristic impedance with respect to the ratio W / H between the line width and the thickness of the dielectric film in the wiring of the microstrip line structure of the impedance adjustment circuit according to the fifth embodiment.
  • FIG. 19 is a schematic plan view illustrating a configuration example of a high-frequency transistor having a configuration different from that of FIG. 15 according to the fifth embodiment.
  • FIG. 20 is a schematic plan view illustrating a configuration example of a high-frequency transistor having a configuration different from that of FIGS. 15 and 19 in the fifth embodiment.
  • FIG. 21 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the sixth embodiment.
  • FIG. 22 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the seventh embodiment.
  • the gate supply voltage is supplied from the gate supply portion 807s to the working gate portion 807o via the cross connection portion 807c.
  • the gate supply portion 807s, the cross connection portion 807c, and the operation gate portion 807o can be handled as a distributed constant line made of metal and have a characteristic impedance Zo expressed by the ratio of the voltage and current of an AC signal traveling on the line. . Under the condition that the line is lossless, the characteristic impedance Zo is expressed by Expression (1).
  • L and C represent a series inductance component and a parallel capacitance component per unit length of the distributed constant line, respectively.
  • L and C per unit length are the width (W) of the line, the thickness of the dielectric (H) between the line and the conductor coupled to the electric field, and the effective dielectric constant ( ⁇ re) of the dielectric.
  • the characteristic impedance Zo in the microstrip line structure is expressed by Expression (2) when W / H ⁇ 1, and is expressed by Expression (3) when W / H> 1.
  • the operation gate portion 807o in FIG. 1 is a very elongated line for producing a gate effect, and is usually about 1 ⁇ m or less in a microwave band FET.
  • the conductor having the electric field coupling relationship with the operation gate portion 807o as a microstrip line structure is not close to the upper and lower directions, and is a semiconductor substrate on which an FET that is normally separated by a distance of 100 to 200 ⁇ m in the downward direction is mounted. It becomes the conductor film on the back.
  • the capacitance component between the line and the conductor is very small, and the characteristic impedance of the working gate portion 807o in FIG. 1 has a value exceeding 150 ⁇ from the equation (2).
  • the width of the line is such that resistance loss does not become a problem and is about 15 ⁇ m. Further, since the gate supply portion 807s has no conductor in the proximity in the vertical direction, it is only necessary to consider electric field coupling with the conductor film on the back surface of the semiconductor substrate on which the FET is mounted in the same manner as the operation gate portion 807o. Therefore, the characteristic impedance of the gate supply portion 807s in FIG. 1 has a value exceeding 90 ⁇ from the equation (2).
  • the gate cross-connecting portion 807c in FIG. 1 has the same line width as the gate supply portion 807s, and connects the gate supply portion 807s and the operating gate portion 807o across the source electrode 805.
  • a dielectric film having a thickness of about 1 ⁇ m exists between 807 c and the source electrode 805. Therefore, the characteristic impedance of the gate cross-connecting portion 807c in FIG. 1 has a value of 12 ⁇ or less from the equation (3).
  • the point where the gate cross-connecting portion 807c is connected to the operating gate portion 807o and the gate supply portion 807s is a T-branch point in the middle of each line.
  • the characteristic impedance of each T branch point viewed from the part 807c is half the characteristic impedance of each line. Therefore, the T branch point of the operating gate portion 807o has a characteristic impedance of 75 ⁇ or more, the T branch point of the gate supply portion 807s has a characteristic impedance of 45 ⁇ or more, and the gate cross connection portion 807c has a characteristic impedance of 12 ⁇ or less.
  • the mismatch loss at each connection point between the operating gate portion 807o and the gate supply portion 807s can be calculated by the equation (5).
  • Equations (4) and (5) different characteristic impedances are Z1 and Z2, the reflection coefficient at the connection point between Z1 and Z2 is ⁇ , and the mismatch loss at the connection point is M [dB].
  • the mismatch loss between the operating gate portion 807o and the gate cross connection portion 807c is 3.23 [dB]
  • the mismatch loss between the gate supply portion 807s and the gate cross connection portion 807c is 1.77 [dB].
  • phase difference has a large effect of suppressing the phase difference between the operation gate portion 807o and the drain electrode 806, but there is a problem that the phase difference cannot be completely reduced to zero. This is because there is a phase difference from the starting point of the operation gate portion 807o to the connection point at the connection point between the operation gate portion 807o and the gate cross connection portion 807c. However, there is a problem in that the phase difference is accumulated, the phase difference with the drain electrode 806 is increased, and the efficiency characteristics of the FET cannot be improved.
  • Patent Document 2 similarly to Patent Document 1, there is a problem of mismatch loss of characteristic impedance.
  • the characteristic impedance of the gate finger 905 is about 150 ⁇ as in the configuration of Patent Document 1, and the bypass line 907 passing through the center of each gate drive wiring from the gate electrode pad 13 is about 85 ⁇ . It becomes.
  • the gate bus line 904 on the source electrode pad side covers the source finger 31, and the characteristic impedance is about 12 ⁇ or less as in Patent Document 1.
  • each characteristic impedance viewed from the gate bus line 904 is equal to the characteristic impedance of each wiring.
  • the length of the gate finger 905 located at the end point of the bus line 904 of the gate is shortened for phase adjustment.
  • the portion where the gate finger 905 is shortened is not driven. It becomes a useless area, and an area utilization rate will be reduced.
  • the bus lines 904 of the gates in each stage of the configuration of FIG. 2 have different structures from the fingers constituting the source 902, the phases of the fingers constituting the source 902 and the bus lines 904 of the gates to be covered are different. There is a problem that a phase difference between the first stage and the second stage occurs due to an increase in the amount of rotation. Therefore, the fingers constituting the same drain 901 have the problem that the phase difference described above leads to the phase difference with the fingers constituting the drain 901 and the efficiency characteristics of the FET cannot be improved.
  • the object of the present disclosure is to suppress the input mismatch loss from the wiring to the gate and the phase difference between the gate and the drain even in the case of a high-frequency transistor in which the fingers are increased in the vertical direction to increase the total gate width. It is an object of the present invention to provide a high frequency transistor that can achieve high gain performance and high efficiency characteristics.
  • a high-frequency transistor in one embodiment of the present disclosure includes a semiconductor substrate, a source electrode formed on the semiconductor substrate, a drain electrode formed on the semiconductor substrate, and the semiconductor substrate.
  • a gate electrode formed, a gate drive wiring for applying a voltage to the gate electrode, and an impedance adjustment circuit connected between the gate electrode and the gate drive wiring.
  • the characteristic impedance of the gate electrode when the connection point with the gate electrode is viewed from the impedance adjustment circuit is Z1
  • the gate drive wiring when the connection point with the gate drive wiring is viewed from the impedance adjustment circuit
  • the characteristic impedance X of the impedance adjusting circuit has a value between Z1 and Z2.
  • FIG. 3 is a schematic plan view of the high-frequency transistor in the first embodiment.
  • 4A is a view showing a cross section taken along line IVA-IVA of FIG. 4B is a view showing a cross section taken along line IVB-IVB of FIG. 3 may be formed as one high-frequency transistor, or may be formed as a part of a multi-finger type high-frequency transistor (see, for example, FIGS. 21 and 22). As shown in FIGS.
  • the high-frequency transistor is an FET, and includes a gate electrode 1, a gate drive wiring 12, a drain electrode 2, a source electrode 3, a source field plate 33, an impedance adjustment circuit 4, A grounding conductor film 5, a dielectric film 6, a semiconductor substrate 7 and a protective film 8 are provided.
  • the gate electrode 1 is formed on the semiconductor substrate 7 and is composed of one or more gate fingers 11.
  • the gate drive wiring 12 applies a voltage to the gate electrode 1 through the impedance adjustment circuit 4.
  • the drain electrode 2 is formed on the semiconductor substrate 7 and includes a drain finger 21 and a drain electrode pad.
  • the source electrode 3 is formed on the semiconductor substrate 7 and includes a source finger 31, a source electrode pad 32, and a source field plate 33.
  • the source field plate 33 is electrically connected to the source electrode 3 and is formed so as to cover the gate finger 11.
  • the impedance adjustment circuit 4 is connected between the gate electrode 1 (here, the gate finger 11) and the gate drive wiring 12, and suppresses a loss due to impedance mismatch between the gate finger 11 and the gate drive wiring 12. And the drain electrode 2 are provided to suppress the phase difference. Therefore, the characteristic impedance X of the impedance adjustment circuit 4 is set to a value between Z1 and Z2.
  • Z ⁇ b> 1 is a characteristic impedance of the gate electrode 1 when the connection point with the gate electrode 1 is viewed from the impedance adjustment circuit 4.
  • Z2 is a characteristic impedance of the gate drive wiring 12 when the connection point with the gate drive wiring 12 is seen from the impedance adjustment circuit 4.
  • the impedance adjustment circuit 4 has a strip line structure having a strip line 41. That is, the strip line 41 is sandwiched between the ground planes (the source potential layer and the grounding conductor film 5 in FIGS. 4A and 4B) that exist in the vertical direction, and forms a transmission path that is electromagnetically coupled to the ground plane.
  • the source potential layer here is a general term for components having the same potential as the source electrode 3, and includes the source electrode 3, the source field plate 33, the source finger, and the like.
  • the source electrode 3 (source potential layer) is connected to the grounding conductor film 5 through the via hole 34 and has a ground potential.
  • the grounding conductor film 5 is a ground layer having a ground potential, and is connected to the source electrode 3 through the via hole 34.
  • the semiconductor substrate 7 is composed of a semiconductor layer and an epitaxial layer.
  • the gate electrode 1 of the first embodiment has a structure covering the source field plate 33 electrically connected to the source electrode 3. Further, the source electrode 3 has a structure that is electrically connected to the grounding conductor film 5 formed on the back surface of the semiconductor substrate 7 through the via hole 34. That is, the gate electrode 1 forms a strip line structure. Note that the source field plate 33 does not need to be completely covered with the gate electrode 1, and may be in a close position where the source field plate 33 is affected by strong electric field coupling.
  • the third includes a plurality of impedance adjustment circuits 4.
  • the gate electrode 1 is connected to the gate drive wiring 12 through a single impedance adjustment circuit 4 at each of a plurality of locations. That is, a total of three connection points of the start point on the gate finger 11 and the two T-type branch points, and a total of three connection points of the two T-type branch points and the end point on the gate drive wiring 12 are:
  • the three impedance adjustment circuits 4 are connected.
  • the starting point of the gate finger 11 refers to the end portion on the side close to the gate bus line 16 of the two end portions of the gate finger 11.
  • the end point of the gate drive wiring 12 refers to the end portion far from the gate bus line 16 out of the two end portions of the gate drive wiring 12.
  • the drain finger 21 shown in FIG. 3 does not cover the gate electrode 1 and the source electrode 3 so as not to add an extra output capacity in order to avoid deterioration of the characteristics of the high frequency transistor.
  • the drain finger 21 is not a stripline structure, but a microstripline having a grounding conductor film 5 on the back surface of the semiconductor substrate 7 as a lower ground plane and no upper ground plane. Take the structure. For this reason, the characteristic impedance of the drain finger 21 has a higher value than the formula (2). Further, since the capacitance addition is small, the amount of phase rotation from the start point to the end point of the drain finger 21 can be suppressed to a small amount.
  • the gate electrode 1 shown in FIG. 3 is configured to be very thin in order to produce the gate effect of the FET, the capacitance addition becomes very large due to the influence of the source field plate 33. Therefore, the characteristic impedance Z1 of the gate electrode 1 is a very small value from the equations (2) and (3). Further, the amount of phase rotation is greatly increased due to the same influence.
  • the gate drive wiring 12 shown in FIG. 3 has a microstrip line configuration similar to the drain electrode 2 in order to suppress a voltage drop or phase rotation of a signal applied to the gate electrode 1. Therefore, the characteristic impedance Z2 of the gate drive wiring 12 has a high value like the drain electrode 2, and the phase rotation amount can be suppressed to a small value.
  • the characteristic impedance of the gate finger 11 is 10 ⁇ and the characteristic impedance of the gate drive wiring 12 is 85 ⁇ .
  • the characteristic impedance Z1 of the T-type branch point of the gate finger 11 viewed from the gate drive wiring 12 side is It becomes 5 ⁇ , which is half the characteristic impedance.
  • the characteristic impedance Z2 at the end point of the gate drive wiring 12 as viewed from the T-shaped branch point of the gate finger 11 matches the characteristic impedance of the gate drive wiring 12 of 85 ⁇ .
  • the mismatch loss when the connection point of 85 ⁇ of the characteristic impedance Z2 and the connection point of 5 ⁇ of the characteristic impedance is directly connected is 6.8 dB.
  • FIG. 5 is a diagram for setting the magnitude of the mismatch loss with respect to the characteristic impedance X of the impedance adjustment circuit 4 in the first embodiment.
  • Z1 is the characteristic impedance of the first connection point of the gate finger 11 when the connection point (referred to as the first connection point) with the gate electrode 1 (gate finger 11) is viewed from the impedance adjustment circuit 4.
  • it is set to 5 ohms as in the above T-type branch point.
  • Z2 is the characteristic impedance of the second connection point of the gate drive wiring when the connection point (second connection point) with the gate drive wiring 12 is viewed from the impedance adjustment circuit 4 and is 85 ohms.
  • impedance matching is performed at the second connection point, mismatch loss does not occur (0 dB mismatch loss).
  • a mismatch loss of 6.8 dB occurs due to impedance mismatch at the second connection point.
  • the black triangle curve indicates the total loss obtained by adding the white circle curve and the black square curve, and indicates the mismatch loss when the characteristic impedance X of the impedance adjustment circuit 4 is a value on the horizontal axis. .
  • Xa indicates the minimum mismatch loss indicated by the curve with black triangles.
  • the impedance adjustment circuit within the characteristic impedance range (5 ⁇ ⁇ X ⁇ 85 ⁇ ) to which the value of the characteristic impedance X of the impedance adjustment circuit 4 is connected. 4 and the characteristic impedances 85 ⁇ and 5 ⁇ , the total mismatch loss is smaller than 6.8 dB which is the mismatch loss when the characteristic impedances 85 ⁇ and 5 ⁇ are directly connected.
  • the characteristic impedance X of the impedance adjustment circuit 4 is a value between Z1 and Z2.
  • the input impedance of the gate electrode 1 of the high frequency transistor is a very low impedance of several ⁇ or less in the high frequency region above microwave. Therefore, in the adjustment of the characteristic impedance matching, it is advantageous for the impedance matching in the desired fundamental frequency band to keep the characteristic impedance range as low as possible. Therefore, the adjustment range of the characteristic impedance X of the impedance adjustment circuit 4 will be described next.
  • the minimum value of the mismatch loss in FIG. 5 is when the characteristic impedance X of the impedance adjustment circuit 4 is 20.6 ⁇ .
  • a condition in which the characteristic impedance Xa is connected between the wirings Z1 and Z2 having different characteristic impedances and minimizes the mismatch loss is expressed by Expression (6).
  • Xa (Z1 * Z2) ⁇ (1/2) (6)
  • Xb (Z1 + Z2) * 1/2 (7)
  • the characteristic impedance X of the impedance adjustment circuit 4 may satisfy Expression (7a).
  • the impedance of the desired fundamental frequency band is suppressed while suppressing mismatch loss in all frequency bands. It can work in favor of alignment.
  • FIG. 6 is a diagram showing the loss of the drain output signal with respect to the phase difference between the gate electrode 1 and the drain electrode 2. As shown in FIG. 6, it can be seen that a phase difference of about 16 ° causes a loss of about 1%.
  • the wiring length of the characteristic impedance X in the impedance adjustment circuit 4 is set so that the phase rotation amount is within 16 ° at the desired fundamental frequency when the loss reduction of the drain output signal at the connection point is to be suppressed within 1%. It is necessary to make the length to be the upper limit.
  • the method for suppressing mismatch loss has been described by taking as an example the connection between the end of the gate drive wiring 12 far from the gate bus line 16 and the T-shaped branch point of the gate finger 11. This also applies to the connection between the branching point of the gate finger 11 and the branching point of the gate finger 11 and the terminal closer to the gate bus line, and the connection between the gate driving line 12 and the gate bus line farther from the gate finger 11.
  • the characteristic impedance X of the impedance adjustment circuit in which mismatch loss is suppressed.
  • the high frequency transistor according to the first embodiment includes the semiconductor substrate 7, the source electrode 3 formed on the semiconductor substrate 7, the drain electrode 2 formed on the semiconductor substrate 7, and the semiconductor substrate. 7, a gate drive wiring 12 for applying a voltage to the gate electrode 1, and an impedance adjustment circuit 4 connected between the gate electrode 1 and the gate drive wiring 12.
  • the characteristic impedance of the gate electrode 1 when viewing the connection point with the gate electrode 1 from the impedance adjustment circuit 4 is Z1, and the gate drive wiring 12 when viewing the connection point with the gate drive wiring 12 from the impedance adjustment circuit 4
  • the characteristic impedance X of the impedance adjustment circuit 4 has a value between Z1 and Z2.
  • the characteristic impedance X may satisfy X ⁇ (Z1 + Z2) * 1/2.
  • the high-frequency transistor may include a plurality of impedance adjustment circuits 4, and the gate electrode 1 may be connected to the gate drive wiring 12 via one impedance adjustment circuit 4 at each of a plurality of locations.
  • the voltage drop at the end of the gate electrode far from the gate drive wiring can be suppressed.
  • a gate bus line 16 for transmitting a signal to the gate drive wiring 12 is provided, and a terminal part close to the gate bus line 16 among the terminal parts of the gate electrode 1 is gated through one impedance adjustment circuit 4.
  • a portion other than the end portion of the gate electrode 1 connected to the drive wiring 12 may be connected to the gate drive wiring 12 through another impedance adjustment circuit 4.
  • the grounding conductor film 5 formed on the surface opposite to the surface on which the impedance adjustment circuit 4 is formed of the two main surfaces of the semiconductor substrate 7, and the source potential layer having the same potential as the source electrode 3 are provided.
  • the source potential layer may be formed both above the gate electrode 1 and above the impedance adjustment circuit 4.
  • the impedance adjustment circuit is formed as a strip line structure, and the theoretical design or adjustment of the characteristic impedance X can be facilitated.
  • impedance conversion is performed at each of two connection points of the impedance adjustment circuit 4, that is, impedance conversion is performed twice.
  • impedance conversion is performed twice.
  • a high-frequency transistor including an impedance adjustment circuit 4 that performs impedance conversion three times or more will be described.
  • the high-frequency transistor in the second embodiment is the same as that in FIG. 3 except for the following points. The description of the same points will be omitted, and different points will be mainly described.
  • the impedance adjustment circuit 4 is configured by one impedance circuit (for example, one strip line 41), whereas in the second embodiment, the impedance adjustment circuit 4 includes a plurality of impedance circuits ( (Or impedance element).
  • FIG. 7A is a plan view showing a configuration example of an impedance adjustment circuit including (n ⁇ 1) impedance circuits connected in series in the second embodiment.
  • 7B is a cross-sectional view showing a cross section taken along line VIIB-VIIB in FIG. 7A.
  • the impedance adjustment circuit 4 includes a first impedance circuit 401, a second impedance circuit 402,..., An (n ⁇ 1) th impedance circuit 4 (n) connected in series. -1). That is, the impedance adjustment circuit 4 is a series circuit of (n ⁇ 1) impedance circuits.
  • the impedance adjustment circuit 4 as a series circuit in the second embodiment corresponds to a case where n is 3 or more.
  • the first impedance circuit 401, the second impedance circuit 402,..., The (n ⁇ 1) th impedance circuit 4 (n ⁇ 1) are characteristic impedances X1, X2,. 1).
  • FIG. 8 is a diagram showing the magnitude of mismatch loss with respect to the number of impedance circuits when the characteristic impedance of each impedance circuit belonging to the impedance adjustment circuit 4 in the second embodiment is optimized.
  • the horizontal axis indicates the number of impedance circuits connected in series constituting the impedance adjustment circuit 4.
  • n is an integer of 2 or more.
  • FIG. 9A is a plan view showing a configuration example of the impedance adjustment circuit 4 including two impedance circuits connected in series in the second embodiment.
  • 9B is a cross-sectional view showing a cross section taken along line IXB-IXB in FIG. 9A.
  • the impedance adjustment circuit 4 is a series circuit of a first impedance circuit 401 and a second impedance circuit 402 having a characteristic impedance larger than that of the first impedance circuit 401.
  • the impedance adjustment circuit 4 is a series circuit of two impedances of the characteristic impedances X1a and X2a, when Z1 ⁇ X1a ⁇ X2a ⁇ Z2, the values of the characteristic impedances X1a and X2a that minimize the mismatch loss are From 8), it is obtained by equation (9).
  • X1b and X2b are characteristic impedances in which the characteristic impedances Z1 and Z2 that are different from each other are just divided into three, when Z1 ⁇ X1b ⁇ X2b ⁇ Z2, X1b and X2b are calculated by the equation (10).
  • the characteristic impedance mismatch is set by setting the range to satisfy Expression (11).
  • An appropriate setting can be made by narrowing down the adjustment range of the impedance adjustment circuit 4 without removing the minimum loss point.
  • the impedance adjustment circuit 4 connected to the low characteristic impedance gate electrode 1 having the source field plate 33 of the first and second embodiments needs to be adjusted to the low characteristic impedance X in order to suppress mismatch loss. is there.
  • the gate electrode 1 in FIG. 3 has various source field plate shapes from the required high frequency characteristics and breakdown voltage characteristics, and the characteristic impedance Z1 at the connection point with the gate electrode 1 as viewed from the impedance adjustment circuit 4 is generally about 3 ⁇ to 65 ⁇ .
  • the impedance adjustment circuit 4 also needs to adjust the characteristic impedance X in this range.
  • the impedance adjustment circuit 4 is configured with a strip line 41 covered with the source potential layer having the same potential as that of the source electrode 3, thereby enabling adjustment including a particularly low value of the characteristic impedance X. .
  • the source potential layer is connected to the via hole 34 provided between the plurality of impedance adjustment circuits 4.
  • the source potential layer is not limited to the next to the gate finger 11. A structure connected to an installed via hole may be used.
  • the source field plate 33 and the source electrode 3 are connected in the vicinity of the upper portion where the impedance adjustment circuit 4 and the gate electrode 1 are connected.
  • the characteristic impedance up to the connection point of the adjustment circuit 4 to the gate electrode 1 can be stably designed to be low impedance, and the potential of the source field plate 33 is the same as that of the source electrode 3 even when the gate fingers 11 are stacked vertically. It is possible to keep on.
  • FIG. 10 is a diagram showing the magnitude of the characteristic impedance with respect to the ratio W / H between the line width W and the thickness H of the dielectric film in the strip line structure wiring of the impedance adjustment circuit 4 in the first and second embodiments. is there.
  • the line width W is the line width of the strip line 41 of the impedance adjustment circuit 4 as shown in FIG.
  • the thickness of the dielectric film is the thickness of the dielectric film 6 sandwiched between the strip line 41 and the source potential layer as shown in FIG. 4A.
  • the thickness H of the dielectric film 6 is also the distance between the strip line 41 and the source potential layer.
  • Common materials for the dielectric film 6 include silicon nitride and silicon oxide.
  • the dielectric constant ⁇ r of the dielectric film 6 is, for example, about 7.5 when the material of the dielectric film 6 is Si 3 N 4 and about 3.9 when the material of the dielectric film 6 is SiO 2.
  • the characteristic impedance X of the impedance adjustment circuit 4 has a range of about 6 ⁇ to 65 ⁇ depending on the shape of the gate electrode 1 according to desired high frequency characteristics and breakdown voltage characteristics.
  • the gate drive wiring 12 has a microstrip line structure similar to the drain finger 21, the characteristic impedance X of the impedance adjustment circuit 4 needs to be adjusted in the range of 3 ⁇ ⁇ X ⁇ 78 ⁇ .
  • W / H can be reduced by configuring it in a range that satisfies the condition of 0.5 ⁇ W / H ⁇ 50.
  • the impedance adjustment circuit 4 that suppresses matching loss can be realized.
  • the impedance adjustment circuit 4 can be a series circuit of a plurality of impedance circuits. That is, the impedance adjustment circuit 4 is a series circuit of a first impedance circuit 401 whose characteristic impedance is X1 and a second impedance circuit 402 whose characteristic impedance is X2 which is larger than the characteristic impedance X1. Of the characteristic impedance Z1 and characteristic impedance Z2, the smaller value is Zs, and the larger value is Zb.
  • the characteristic impedance X1 and the characteristic impedance X2 satisfy X1 ⁇ Zs + (Zb ⁇ Zs) * 1/3 and X2 ⁇ Zs + (Zb ⁇ Zs) * 2/3.
  • the first impedance circuit 401 is connected to the value of the characteristic impedance Zs in the gate electrode 1 and the gate drive wiring 12, and the second impedance circuit 402 is connected to the gate electrode 1 and the gate drive wiring 12, The characteristic impedance value is connected to Zb.
  • mismatch loss can be further suppressed by increasing the number of impedance conversions by the impedance adjustment circuit 4 to three.
  • the first connection point is a connection point between the impedance adjustment circuit 4 and the gate electrode 1 (gate finger 11).
  • the second connection point is a connection point between the impedance adjustment circuit 4 and the gate drive wiring 12.
  • the third connection point is a connection point between the first impedance circuit and the second impedance circuit. Mismatch loss can be further suppressed by reducing reflection at each connection point.
  • the impedance adjustment circuit 4 has a strip line 41, and the line width W of the strip line 41 and the distance H between the strip line 41 and the source potential layer satisfy 0.5 ⁇ W / H ⁇ 50. Good.
  • the design or adjustment of the characteristic impedance X can be further facilitated.
  • FIG. 11 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the third embodiment of the present disclosure.
  • the high-frequency transistor in FIG. 11 differs from that in FIG. 3 in that one impedance adjustment circuit 4 is added.
  • the added impedance adjustment circuit 4 includes an end portion on the side far from the inner gate bus line 16 at the end portion of the gate electrode 1 (gate finger 11) and a side far from the inner gate bus line 16 at the end portion of the gate drive wiring 12. The end is connected. That is, in FIG. 11, the impedance adjustment circuit 4 is also connected between the end point of the gate drive wiring 12 and the end point of the gate finger 11 as compared with the high frequency transistor of FIG. 3 of the first embodiment.
  • FIG. 12 is a diagram showing the phase difference generated in the drain finger 21 and the phase difference generated in the gate finger 11 with respect to the finger length.
  • a curve “F3” in the figure indicates a phase difference generated in the gate finger 11 shown in FIG. 3.
  • a curve “F11” indicates a phase difference generated in the gate finger 11 illustrated in FIG.
  • the “drain finger” curve shows the phase difference that occurs in the drain finger 21 of FIGS.
  • Each curve shows a phase difference generated when a voltage signal having a frequency of 3.5 GHz is applied to the gate finger 11 via the gate bus line 16, the gate drive wiring 12, and the impedance adjustment circuit 4.
  • the X axis in FIG. 12 indicates the length of each finger, and the Y axis indicates the phase difference from the reference point of each finger.
  • the reference point is a starting point in the gate finger 11 and a finger end adjacent to the starting point of the gate finger 11 in the drain finger 21.
  • the phase difference of the gate finger 11 in FIG. 3 can be seen as it is because the end point of the gate finger 11 is not connected to the gate drive wiring 12.
  • the phase difference of the gate finger 11 in FIG. 11 is due to the effect that the end point of the gate finger 11 is connected to the gate drive wiring 12 via the impedance adjustment circuit 4. Can be improved by about 4 °.
  • the characteristic impedance of the impedance adjustment circuit 4 installed at all the connection positions of the gate finger 11 and the gate drive wiring 12 can be adjusted by the same method as in the first embodiment and the second embodiment.
  • the high-frequency transistor according to the third embodiment has the gate bus line 16 that transmits a signal to the gate drive wiring 12, and is on the side near the gate bus line 16 in the end portion of the gate electrode 1. Is connected to the gate drive wiring 12 through one impedance adjustment circuit 4, and the other end of the gate electrode 1 farther from the gate bus line 16 is connected to the other impedance adjustment circuit 4. To the gate drive wiring 12.
  • FIG. 13 is a schematic plan view illustrating a configuration example of the high-frequency transistor according to the fourth embodiment.
  • the high frequency transistor of FIG. 13 differs from that of FIG. 3 in that it has a plurality of gate electrodes 1 (gate fingers 11) instead of one gate electrode 1 (gate finger 11).
  • gate electrodes 1 gate fingers 11
  • the plurality of gate electrodes 1 are spaced apart and aligned on a straight line. Of the end portions of each of the plurality of gate electrodes 1, each of the end portions on the side close to the gate bus line 16 is connected to the gate drive wiring 12 via one impedance adjustment circuit 4. That is, FIG. 13 shows the gate bus line of the gate finger 11 of FIG. 3 at the T-shaped branch point of the gate finger 11 connected to the gate drive wiring 12 as compared with the high frequency transistor shown in FIG. 3 of the first embodiment.
  • the side near 16 is divided into a plurality of gate fingers 11.
  • FIG. 14 is a diagram showing a phase difference generated in the drain finger 21 and a phase difference generated in the gate finger 11 with respect to the finger length.
  • a curve “F3” in the figure indicates a phase difference generated in the gate finger 11 shown in FIG. 3.
  • a curve “F13” indicates a phase difference generated in the plurality of gate fingers 11 arranged on a straight line illustrated in FIG.
  • the “drain finger” curve shows the phase difference that occurs at the drain finger 21 of FIGS. Both curves show the phase difference that occurs when a voltage signal having a frequency of 3.5 GHz is applied to the plurality of gate fingers 11 via the gate bus line 16, the gate drive wiring 12, and the plurality of impedance adjustment circuits 4. Show.
  • the phase difference of the gate finger 11 can be improved by about 7 ° at a finger length of 725 ⁇ m. Further, the phase difference of about 3 ° can be improved as compared with FIG. 11 of the third embodiment. Further, in the high-frequency transistor of FIG. 13, the phase difference can be suppressed by connecting the end point of the gate drive wiring 12 and the end point of the gate finger 11 via the impedance adjustment circuit 4 as in FIG. 11. Is possible.
  • the characteristic impedance of the impedance adjustment circuit 4 installed at all the connection points between the gate finger 11 and the gate drive wiring 12 is the same method as in the first and second embodiments. It can be adjusted with.
  • the high-frequency transistor according to the fourth embodiment includes a plurality of gate electrodes 1 (that is, a plurality of gate fingers 11), a plurality of impedance adjustment circuits 4, and a gate that transmits a signal to the gate drive wiring 12.
  • the plurality of gate fingers 11 are arranged in a straight line apart from each other, and each of the end portions of the plurality of gate fingers 11 on the side close to the gate bus line 16 is 1 It is connected to the gate drive wiring 12 through two impedance adjustment circuits 4.
  • the suppression of the phase difference between the gate electrode 1 and the drain electrode 2 can be further facilitated.
  • FIG. 15 is a schematic plan view illustrating a configuration example of a high-frequency transistor according to the fifth embodiment of the present disclosure.
  • FIG. 16A is a view showing a cross section taken along line XVIA-XVIA of FIG. 16B is a view showing a cross section taken along line XVIB-XVIB of FIG.
  • the high-frequency transistors shown in FIGS. 15, 16A, and 16B do not have the source field plate 33 above the gate electrode 1 as compared with FIGS. 3, 4A, and 4B of the first embodiment, and the impedance adjustment. The difference is that no source potential layer having the same potential as the source electrode 3 is provided above the circuit 4.
  • different points will be mainly described.
  • the gate electrode 1 does not have the source field plate 33 as a ground plane above, but has a microstrip line structure having the grounding conductor film 5 as a ground plane below.
  • the impedance adjustment circuit 4 has a microstrip line 42 as a microstrip structure that does not have a source potential layer as a ground plane above and has a grounding conductor film 5 as a ground plane below.
  • the gate electrode 1 has a structure having no source field plate above the gate electrode 1. Therefore, the gate electrode 1 and the gate finger 11 have high characteristic impedance. As shown in FIG. 16A, the gate electrode 1 has a grounding conductor film 5 on the back surface of the semiconductor substrate 7 and a microstrip line structure. Since the thickness of a general semiconductor substrate is about 50 ⁇ m to 200 ⁇ m, the gate electrode 1 has a high characteristic impedance of about 150 ⁇ .
  • the characteristic impedance of the impedance adjustment circuit 4 can be set by the same method as in the first embodiment.
  • the gate drive wiring 12 when the characteristic impedance of the gate drive wiring 12 is 100 ⁇ and the characteristic impedance of the gate finger 11 is 150 ⁇ , the gate drive wiring 12 is closer to the gate bus line 16 than the gate finger 11.
  • the characteristic impedance of the branch point of the gate drive wiring viewed from the gate finger 11 is 50 ⁇
  • the characteristic impedance of the connection point of the gate finger 11 viewed from the gate drive wiring 12 is 150 ⁇ .
  • Z1 is 50 ⁇ and Z2 is 150 ⁇ , and an impedance adjustment circuit 4 having a characteristic impedance X is inserted between them.
  • FIG. 17 is a diagram for setting the magnitude of the mismatch loss with respect to the characteristic impedance X of the impedance adjustment circuit 4 in the present embodiment.
  • the way of viewing each curve in the figure is the same as in FIG.
  • FIG. 17 shows the mismatch loss (Y axis) calculated from the equation (5) when the connection point between the characteristic impedances 50 ⁇ and 150 ⁇ is connected to the characteristic impedance (X axis) of one impedance adjustment circuit 4 of the present disclosure. It is the graph which showed.
  • the total value of the mismatch loss when the characteristic impedance 50 ⁇ and the characteristic impedance 150 ⁇ are connected to the impedance adjustment circuit 4 having the same characteristic impedance value (X axis) is indicated by a dotted black triangle.
  • the impedance adjustment circuit 4 As shown in the total value of mismatch loss in FIG. 17, in the characteristic impedance range (50 ⁇ ⁇ X ⁇ 150 ⁇ ) to which the value of the characteristic impedance X of the impedance adjustment circuit 4 is connected, the impedance adjustment circuit 4 and the characteristic impedances 50 ⁇ and 150 ⁇ .
  • the total of the mismatch loss of each of and is a value smaller than 1.25 dB which is the mismatch loss calculated from the equation (5) when the characteristic impedances 50 ⁇ and 150 ⁇ are directly connected.
  • the characteristic impedance X of the impedance adjustment circuit 4 is a value between Z1 and Z2.
  • the adjustment range of the characteristic impedance X of the impedance adjustment circuit 4 will be described next.
  • the adjustment range of the impedance adjustment circuit can be narrowed down to the low impedance side without removing the minimum point of characteristic impedance mismatch loss.
  • the characteristic impedances of 50 ⁇ and 150 ⁇ by adjusting the characteristic impedance X of the impedance adjustment circuit 4 to 50 ⁇ ⁇ X ⁇ 100 ⁇ , the impedance of a desired fundamental frequency band is suppressed while suppressing mismatch loss in all frequency bands. It can work in favor of alignment. Further, when two impedance adjustment circuits are used, the characteristic impedance range can be set as in the second embodiment.
  • the impedance adjustment circuit 4 also needs to adjust the characteristic impedance within this range.
  • the configuration of the strip line that covers the source electrode in the vicinity of the first embodiment it is very difficult to set a high characteristic impedance exceeding 80 ⁇ . Therefore, as shown in FIG. 16A, the source electrode 3 sandwiched between the impedance adjustment circuit 4 is grounded by the via hole 34, whereby the microstrip line 42 that does not cover the impedance adjustment circuit 4 with the source electrode 3 can be configured. Adjustment including a particularly high value of becomes possible.
  • FIG. 18 is a diagram illustrating the magnitude of the characteristic impedance with respect to the ratio W / H between the line width W and the thickness H of the dielectric film in the wiring of the microstrip line structure of the impedance adjustment circuit according to the fifth embodiment.
  • the thickness H is the thickness of the dielectric sandwiched between the microstrip line 42 and the grounding conductor film 5, and is the thickness of the semiconductor substrate 7 as shown in FIG. 16A. Since the characteristic impedance Z1 of the gate electrode 1 not having the source field structure has a range of about 115 ⁇ to about 200 ⁇ , the characteristic impedance X of the impedance adjustment circuit 4 needs to be adjusted in the range of 45 ⁇ ⁇ X ⁇ 145 ⁇ . is there.
  • the semiconductor substrate 7 is a semiconductor material such as Si, SiC, GaAs, and GaN
  • the dielectric constant ⁇ r is 9.5 to 13
  • W / H is a condition of 0.025 ⁇ W / H ⁇ 1.2.
  • the method of suppressing mismatch loss has been described by taking as an example the case where the T-type branch point of the gate drive wiring 12 and the end of the gate finger 11 are connected.
  • the characteristic impedance X of the impedance adjustment circuit that suppresses mismatch loss by the same method is also used in connection with the branching point 11 and connection between the terminal of the gate drive wiring 12 and the T-shaped branching point and terminal of the gate finger 11. Can be set.
  • FIG. 19 is a schematic plan view showing a configuration example of a high-frequency transistor having a configuration different from that in FIG. 15 in the fifth embodiment.
  • the high-frequency transistor shown in FIG. 19 is different from FIG. 15 of the fifth embodiment in that the end point of the gate finger 11 and the end point of the gate drive wiring 12 are also connected via the impedance adjustment circuit 4. ing. Thereby, the phase difference of the gate finger 11 can be further suppressed.
  • FIG. 20 is a schematic plan view showing a configuration example of a high-frequency transistor having a configuration different from that of FIGS. 15 and 19 in the fifth embodiment.
  • the high-frequency transistor shown in FIG. 20 is at the start point side (gate bus line 16 side) of the gate finger 11 at the T-shaped branch point of the gate finger 11 connected to the gate drive wiring 12. The difference is that the configuration is divided. By doing so, it is possible to achieve suppression of the phase difference.
  • the distance between the connection points connecting the gate electrode 1 and the gate drive wiring 12 via the impedance adjustment circuit 4 is as shown in FIG.
  • the phase difference By designing the phase difference to be within 16 °, the loss of the drain output signal can be suppressed to within 1%.
  • the characteristic impedance of the impedance adjustment circuit 4 installed at all the connection points of the gate finger 11 and the gate drive wiring 12 is the same as that of the first embodiment and the second embodiment. It can be adjusted by the method.
  • the impedance adjustment circuit 4 forms a microstrip line structure, and the theoretical design or adjustment of the characteristic impedance X can be facilitated.
  • the impedance adjustment circuit 4 has a microstrip line 42.
  • the line width W of the microstrip line 42 and the distance H between the microstrip line 42 and the grounding conductor film 5 are 0.025 ⁇ W / H. ⁇ 1.2 may be satisfied.
  • the design or adjustment of the characteristic impedance X can be further facilitated.
  • FIG. 21 is a schematic plan view illustrating a configuration example of the high-frequency transistor according to the sixth embodiment of the present disclosure.
  • FIG. 21 shows the high frequency transistor shown in FIG. 3 as a basic cell, with respect to the drain finger 21, the gate finger 11, the gate drive wiring 12, the source electrode 3, the via hole 34, and the impedance adjustment circuit 4.
  • the gate drive wiring 12 is connected by a gate bus line 16 having a gate electrode pad 13 in the center.
  • the wiring of the gate bus line 16 with the function of the impedance adjustment circuit, it is possible to connect the gate bus line 16 to the end of the gate finger 11 closer to the gate bus line 16.
  • FIG. 22 is a schematic plan view illustrating a configuration example of the high-frequency transistor according to the seventh embodiment of the present disclosure.
  • FIG. 22 shows a multi-cell structure in which a plurality of fingers are arranged in the lateral direction of the finger, with FIG. 21 of the sixth embodiment as one unit cell.
  • the gate bus line 16 may be connected between a plurality of unit cells. Further, the gate electrode pad 13 connected to the gate bus line 16 is arranged so that signals having the same phase are input to the two gate drive wirings 12 of the unit cell, thereby reducing the electrode pad for each unit cell. Also good.
  • the total gate width can be expanded not only in the vertical direction but also in the horizontal direction as in the past.
  • a high-frequency transistor according to the present disclosure is a field-effect transistor type high-frequency transistor having an impedance adjustment circuit that suppresses mismatch loss between a gate electrode and a wiring that applies a voltage to the gate electrode. Useful for expanded high-frequency transistors.

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Abstract

高周波用トランジスタは、ソース電極（３）と、ドレイン電極（２）と、ゲート電極（１）と、ゲート電極（１）に電圧を印加するゲート駆動配線（１２）とを有し、ゲート電極（１）とゲート駆動配線（１２）との間にインピーダンス調整回路（４）が接続され、インピーダンス調整回路（４）からゲート電極（１）との接続点を見たときのゲート電極（１）の特性インピーダンスがＺ１であり、インピーダンス調整回路（４）からゲート駆動配線（１２）との接続点を見たときのゲート駆動配線（１２）の特性インピーダンスがＺ２であり、インピーダンス調整回路（４）の特性インピーダンスＸはＺ１とＺ２の間の値である。

Description

高周波用トランジスタ
　本開示は、高周波用トランジスタに関し、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）型の高周波用トランジスタに関する。
　図１は、特許文献１に記載されたＦＥＴを示す平面図である。
　特許文献１のＦＥＴは、図１に示すように、作動ゲート部分８０７ｏと、ドレイン電極８０６と、ソース電極８０５と、ゲート供給部分８０７ｓと、クロス接続部８０７ｃとを備えている。
　ＦＥＴとして、作動ゲート部分８０７ｏはドレイン電極８０６とソース電極８０５に挟まれるように構成される。また、ゲート供給部分８０７ｓはソース電極８０５と並走配置され、作動ゲート部分８０７ｏとゲート供給部分８０７ｓによりソース電極８０５を挟むように構成される。さらに、作動ゲート部分８０７ｏは複数のクロス接続部８０７ｃによりゲート供給部分８０７ｓと複数の箇所で接続された構成となる。
　特許文献１では、ゲート供給部分８０７ｓはドレイン電極８０６と同等の抵抗成分の低い配線で構成される。このゲート供給部分８０７ｓを作動ゲート部分８０７ｏと複数箇所で接続することで、細長いストリップ線路構造の作動ゲート部分８０７ｏを縦方向に増やした際の抵抗成分の増加を抑制するとともに、作動ゲート部分８０７ｏとドレイン電極の位相差の拡大を低減し、作動ゲート部分８０７ｏによる総ゲート幅の拡大を図っている。
　図２は、特許文献２に記載された（ａ）マイクロ波トランジスタと（ｂ）ゲート構造とを示す平面図である。
　このマイクロ波トランジスタとしてのＦＥＴは、図２の（ａ）および（ｂ）に示すように、ゲートフィンガー９０５と、ゲートのバスライン９０４と、ゲートの入力点９０８と、ゲートのバイパス線９０７と、ソース９０２と、ドレインの出力点９０９とを備えている。
　ＦＥＴとして、ゲートフィンガー９０５はドレイン９０１のフィンガーとソース９０２のフィンガーとに挟まれるように構成される。ゲートフィンガー９０５は、ゲートのバスライン９０４から伸びる櫛状に構成される。このゲートのバスライン９０４が２段で構成されることでゲートフィンガー９０５が縦方向に２本備えられた構成となる。さらに、ゲートのバスライン９０４の中央部から接続されるゲートフィンガー９０５までの距離が離れるほどに、ゲートフィンガー９０５の長さを短くする構成となる。
　特許文献２では、ゲートのバスライン９０４を２段にすることで、１段で構成される際の横方向の拡がりを半分に抑えている。さらに、特許文献２では、ゲートのバスライン９０４の中央部からゲートフィンガー９０５までの距離に応じたゲートフィンガー９０５の長さの調整により、各ゲートフィンガー９０５の先端同士での位相差を無くすことを図っている。
特許第１３０５９７５号公報 特許第２７３９８５１号公報
　しかしながら、特許文献１および特許文献２のＦＥＴでは、ゲート入力における不整合損失が大きいという問題がある。また、ゲートとドレインの位相差が生じ易いという問題もある。
　そこで、本開示の目的は、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、ゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる高周波用トランジスタを提供することにある。
　上記課題を解決するため、本開示の一態様における高周波用トランジスタは、半導体基板と、半導体基板上に形成されたソース電極と、半導体基板上に形成されたドレイン電極と、半導体基板上に形成されたゲート電極と、ゲート電極に電圧を印加するためのゲート駆動配線と、ゲート電極とゲート駆動配線との間に接続されたインピーダンス調整回路とを備え、インピーダンス調整回路からゲート電極との接続点を見たときのゲート電極の特性インピーダンスがＺ１であり、インピーダンス調整回路からゲート駆動配線との接続点を見たときのゲート駆動配線の特性インピーダンスがＺ２であり、インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
　本開示の高周波用トランジスタによれば、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、ゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、利得性能と効率特性を向上させることが実現できる。
図１は、特許文献１に記載されたＦＥＴの構成を示す図である。 図２は、特許文献２に記載された（ａ）マイクロ波トランジスタと（ｂ）ゲート構造とを示す平面図である。 図３は、第１実施形態における高周波用トランジスタの構成例を示す平面模式図である。 図４Ａは、第１実施形態における高周波用トランジスタのＩＶＡ－ＩＶＡ線の断面を示す図である。 図４Ｂは、第１実施形態における高周波用トランジスタのＩＶＢ－ＩＶＢ線の断面を示す図である。 図５は、第１実施形態におけるインピーダンス調整回路の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。 図６は、ゲート電極とドレイン電極との位相差に対するドレイン出力信号の損失を示す図である。 図７Ａは、第２実施形態における直列接続された（ｎ－１）個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。 図７Ｂは、図７ＡのＶＩＩＢ－ＶＩＩＢ線での断面を示す断面図である。 図８は、第２実施形態におけるインピーダンス調整回路に属する各インピーダンス回路の特性インピーダンスを最適化した場合の、インピーダンス回路の個数に対する不整合損失の大きさを示す図である。 図９Ａは、第２実施形態における直列接続された２個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。 図９Ｂは、図９ＡのＩＸＢ－ＩＸＢ線での断面を示す断面図である。 図１０は、第２実施形態におけるインピーダンス調整回路のストリップ線路構造の配線において、線幅と誘電体膜の厚みとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示す図である。 図１１は、第３実施形態における高周波用トランジスタの構成例を示す平面模式図である。 図１２は、フィンガーの長さに対して、ドレインフィンガーに生じる位相差とゲートフィンガーに生じる位相差とを示した図である。 図１３は、第４実施形態における高周波用トランジスタのＦＥＴの平面模式図である。 図１４は、フィンガーの長さに対して、ドレインフィンガーに生じる位相差とゲートフィンガーに生じる位相差とを示した図である。 図１５は、第５実施形態における高周波用トランジスタの構成例を示す平面模式図である。 図１６Ａは、第５実施形態における高周波用トランジスタのＸＶＩＡ－ＸＶＩＡ線の断面を示す図である。 図１６Ｂは、第５実施形態における高周波用トランジスタのＸＶＩＢ－ＸＶＩＢ線の断面を示す図である。 図１７は、第５実施形態におけるインピーダンス調整回路の特性インピーダンスＸを設定するための図である。 図１８は、第５実施形態におけるインピーダンス調整回路のマイクロストリップ線路構造の配線において、線幅と誘電体膜の厚みとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示した図である。 図１９は、第５実施形態における図１５とは別構成の高周波用トランジスタの構成例を示す平面模式図である。 図２０は、第５実施形態における図１５、図１９とは別構成の高周波用トランジスタの構成例を示す平面模式図である。 図２１は、第６実施形態における高周波用トランジスタの構成例を示す平面模式図である。 図２２は、第７実施形態における高周波用トランジスタの構成例を示す平面模式図である。
　（本開示の基礎となった知見）
　本発明者らは、「背景技術」の欄において記載したＦＥＴ特に高周波用トランジスタに関し、以下の問題が生じることを見出した。
　特許文献１の図１に示す構成では、ゲート供給電圧はゲート供給部分８０７ｓからクロス接続部８０７ｃを介して作動ゲート部分８０７ｏに供給される。これらゲート供給部分８０７ｓと、クロス接続部８０７ｃと、作動ゲート部分８０７ｏは、メタルで構成された分布定数線路として扱え、線路上を進む交流信号の電圧と電流の比で表わされる特性インピーダンスＺｏを有する。線路が無損失の条件では、特性インピーダンスＺｏは、式（１）で表わされる。
Figure JPOXMLDOC01-appb-M000001
　ここで、Ｌ、Ｃは、それぞれ分布定数線路の単位長さあたりの直列インダクタンス成分、並列キャパシタンス成分を表わす。
　また、単位長さあたりのＬとＣは、線路の幅（Ｗ）と、線路と電界結合する導体との間にある誘電体の厚み（Ｈ）と、この誘電体の実効誘電率（εre）により決まり、例えば、マイクロストリップ線路構造における特性インピーダンスＺｏは、Ｗ／Ｈ＜１のときは式（２）で表され、Ｗ／Ｈ＞１のときは式（３）で表わされる。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　図１の作動ゲート部分８０７ｏは、ゲート効果を出すために非常に細長い形状の線路であり、マイクロ波帯のＦＥＴでは通常１μｍ以下程度の幅である。また、この作動ゲート部分８０７ｏとマイクロストリップ線路構造として電界結合の関係にある導体は、上下方向の近接には無く、下方向の通常１００～２００μｍ離れた距離にあるＦＥＴが搭載される半導体基板の裏面の導体膜となる。この構造では、線路と導体の間のキャパシタンス成分は非常に小さくなり、図１の作動ゲート部分８０７ｏの特性インピーダンスは、式（２）より１５０Ωを超える値を有する。
　図１のゲート供給部分８０７ｓは、ドレイン電極８０６と同等の構成であることから、線路の幅は抵抗損失が問題にならない程度であり１５μｍ程度である。また、ゲート供給部分８０７ｓは、上下方向の近接に導体はないことから、作動ゲート部分８０７ｏと同様にＦＥＴが搭載される半導体基板の裏面の導体膜との電界結合を考えればよい。従って、図１のゲート供給部分８０７ｓの特性インピーダンスは、式（２）より、９０Ωを超える値を有する。
　図１のゲートのクロス接続部８０７ｃは、ゲート供給部分８０７ｓと同程度の線幅であり、ソース電極８０５を跨いでゲート供給部分８０７ｓと作動ゲート部分８０７ｏを接続しており、ゲートのクロス接続部８０７ｃとソース電極８０５との間には厚み１μｍ程度の誘電体膜が存在する。従って、図１のゲートのクロス接続部８０７ｃの特性インピーダンスは、式（３）より、１２Ω以下の値を有する。
　特許文献１の図１の構成において、ゲートのクロス接続部８０７ｃが作動ゲート部分８０７ｏと、ゲート供給部分８０７ｓとで接続する点は、各線路途中のＴ分岐点となることから、ゲートのクロス接続部８０７ｃから見た各Ｔ分岐点の特性インピーダンスは、各線路の特性インピーダンスの半値となる。従って、作動ゲート部分８０７ｏのＴ分岐点は７５Ω以上、ゲート供給部分８０７ｓのＴ分岐点は４５Ω以上、ゲートのクロス接続部８０７ｃは１２Ω以下の特性インピーダンスとなる。
　これらの異なる特性インピーダンスの接続点においては、特性インピーダンスの差が大きいほど、接続点での反射係数が高くなり、進行する信号は接続面で多くが反射されることで損失が大きくなる。例えば、図１の一つのゲートのクロス接続部８０７ｃにおいては、作動ゲート部分８０７ｏとゲート供給部分８０７ｓとの各接続点での不整合損失を、式（５）により計算できる。
　式（４）および、式（５）は、異なる特性インピーダンスをＺ１とＺ２とし、Ｚ１とＺ２の接続点における反射係数をΓとし、接続点の不整合損失をＭ[ｄＢ]とする。
Figure JPOXMLDOC01-appb-M000004
Figure JPOXMLDOC01-appb-M000005
　式（５）から、作動ゲート部分８０７ｏとゲートのクロス接続部８０７ｃの不整合損失が３．２３[ｄＢ]、ゲート供給部分８０７ｓとゲートのクロス接続部８０７ｃの不整合損失が１．７７[ｄＢ]となり、合計５．０[ｄＢ]もの不整合損失がある。この不整合損失は全周波数帯に対して発生するものであるため、ＦＥＴにおいて基本波入力信号を損失させることから利得性能を悪化させ、入力側の２次高調波制御が有効に機能しないといった問題がある。
　また、図１の構成は、作動ゲート部分８０７ｏとドレイン電極８０６の位相差を抑制する効果は大きいが、完全に位相差をゼロにすることはできない課題がある。これは、作動ゲート部分８０７ｏとゲートのクロス接続部８０７ｃとの接続点においては、作動ゲート部分８０７ｏの始点からその接続点までの位相差が存在するため、作動ゲート部分８０７ｏを縦方向に積む毎に前記位相差が積み重なり、ドレイン電極８０６との位相差が増加しＦＥＴの効率特性を向上させることができないという問題がある。
　さらに、特許文献２においても、特許文献１と同様に、特性インピーダンスの不整合損失の課題がある。
　特許文献２の図２の構成では、ゲートフィンガー９０５の特性インピーダンスは、特許文献１の構成と同様に１５０Ω程度であり、ゲート電極パッド１３から各ゲート駆動配線の中央を貫くバイパス線９０７は８５Ω程度となる。ゲートのバスライン９０４においては、ソース電極パッド側のゲートのバスライン９０４はソースフィンガー３１と被る構成であり、特許文献１と同様に特性インピーダンスは１２Ω以下程度となる。また、ゲートのバスライン９０４は、ゲートフィンガー９０５およびバイパス線９０７の各端点に接続するため、ゲートのバスライン９０４から見た各々の特性インピーダンスは各々の配線の特性インピーダンスに等しいため、式（５）から、ゲートフィンガー９０５とゲートのバスライン９０４の不整合損失が５．６[ｄＢ]、ゲートのバスライン９０４とバイパス線９０７の不整合損失が３．６[ｄＢ]となり、合計９．２[ｄＢ]もの不整合損失がある。このように、特許文献２においても、特許文献１と同様の不整合損失の問題がある。
　また、図２の構成では、位相調整のためゲートのバスライン９０４の端点に位置するゲートフィンガー９０５の長さを短くしているが、この方法では、ゲートフィンガー９０５を短くした箇所は非駆動の無駄なエリアとなり、面積利用率を低下させることになる。
　さらに、図２の構成の各段のゲートのバスライン９０４は、ソース９０２を構成するフィンガーとの被り方が異なる構造であることから、ソース９０２を構成するフィンガーと被るゲートのバスライン９０４の位相回転量が増えることによる、１段目と２段目の位相差が発生するという問題がある。従って、同じドレイン９０１を構成するフィンガーには、前記の位相差がドレイン９０１を構成するフィンガーとの位相差に繋がり、ＦＥＴの効率特性を向上させることができないという問題がある。
　以上より、本開示の目的は、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、配線からゲートへの入力不整合損失の抑制と、ゲートとドレインの位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる高周波用トランジスタを提供することにある。
　上記課題を解決するため本開示の一態様における高周波用トランジスタは、半導体基板と、前記半導体基板上に形成されたソース電極と、前記半導体基板上に形成されたドレイン電極と、前記半導体基板上に形成されたゲート電極と、前記ゲート電極に電圧を印加するためのゲート駆動配線と、前記ゲート電極と前記ゲート駆動配線との間に接続されたインピーダンス調整回路とを備える。前記インピーダンス調整回路から前記ゲート電極との接続点を見たときの前記ゲート電極の特性インピーダンスがＺ１であり、前記インピーダンス調整回路から前記ゲート駆動配線との接続点を見たときの前記ゲート駆動配線の特性インピーダンスがＺ２であり、前記インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
　これによれば、ゲート電極への入力不整合損失の抑制と、ゲート電極とドレイン電極の位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる。
　以下に、本開示における実施の形態により詳細に説明する。
　なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１実施形態）
　図３は第１実施形態における高周波用トランジスタの平面模式図である。また、図４Ａは図３のＩＶＡ－ＩＶＡ線の断面を示す図である。図４Ｂは図３のＩＶＢ－ＩＶＢ線の断面を示す図である。図３は、１つの高周波用トランジスタとして形成され、あるいは、マルチフィンガータイプの高周波用トランジスタ（例えば、図２１、図２２参照）の一部分として形成されてもよい。図３、図４Ａおよび図４Ｂに示すように、この高周波用トランジスタはＦＥＴであって、ゲート電極１、ゲート駆動配線１２、ドレイン電極２、ソース電極３、ソースフィールドプレート３３、インピーダンス調整回路４、接地用導体膜５、誘電体膜６、半導体基板７および保護膜８を備える。
　ゲート電極１は、半導体基板７上に形成され、１つ以上のゲートフィンガー１１から構成される。
　ゲート駆動配線１２は、インピーダンス調整回路４を介してゲート電極１に電圧を印加する。
　ドレイン電極２は、半導体基板７上に形成され、ドレインフィンガー２１およびドレイン電極パッドを含む。
　ソース電極３は、半導体基板７上に形成され、ソースフィンガー３１、ソース電極パッド３２、ソースフィールドプレート３３を含む。
　ソースフィールドプレート３３は、ソース電極３と電気的に接続され、ゲートフィンガー１１を覆うように形成される。
　インピーダンス調整回路４は、ゲート電極１（ここではゲートフィンガー１１）とゲート駆動配線１２との間に接続され、ゲートフィンガー１１とゲート駆動配線１２とのインピーダンス不整合による損失を抑制し、ゲート電極１とドレイン電極２との位相差を抑制するために設けられている。そのため、インピーダンス調整回路４の特性インピーダンスＸは、Ｚ１とＺ２の間の値に設定される。ここで、Ｚ１は、インピーダンス調整回路４からゲート電極１との接続点を見たときのゲート電極１の特性インピーダンスである。Ｚ２は、インピーダンス調整回路４からゲート駆動配線１２との接続点を見たときのゲート駆動配線１２の特性インピーダンスである。これにより、ゲートフィンガー１１とゲート駆動配線１２とをインピーダンス調整回路４を介さずに直接接続した場合と比べて、不整合損失を抑制することができ、ゲート電極１とドレイン電極２との位相差の抑制を容易にする。
　また、インピーダンス調整回路４は、ストリップ線４１を有するストリップ線路構造になっている。すなわち、ストリップ線４１は、上下方向に存在するグラウンドプレーン（図４Ａ、図４Ｂではソース電位層と接地用導体膜５）によって挟まれ、このグラウンドプレーンと電磁結合した伝送路を形成する。ここでいうソース電位層は、ソース電極３と同電位の構成要素の総称であり、ソース電極３、ソースフィールドプレート３３、ソースフィンガー等を含む。ソース電極３（ソース電位層）はビアホール３４を介して接地用導体膜５と接続され接地電位になっている。
　接地用導体膜５は、接地電位のグラウンド層であり、ビアホール３４を介してソース電極３に接続される。
　半導体基板７は、半導体層およびエピタキシャル層よりなる。
　さらに第１実施形態のゲート電極１は、ソース電極３と電気的に接続されたソースフィールドプレート３３を被る構造を有する。また、ソース電極３はビアホール３４を介して半導体基板７の裏面に形成された接地用導体膜５と電気的に接続する構造である。つまり、ゲート電極１はストリップ線構造を構成する。なお、ソースフィールドプレート３３は、ゲート電極１と完全に被る必要はなく、ゲート電極１と強い電界結合の影響を与える近接した位置でもよい。
　図３に示す高周波用トランジスタは、複数のインピーダンス調整回路４を備えている。ゲート電極１はゲート駆動配線１２と複数個所の各々で１つのインピーダンス調整回路４を介して接続されている。すなわち、ゲートフィンガー１１上の始点と２箇所のＴ型分岐点の計３箇所の接続点と、ゲート駆動配線１２上の２箇所のＴ型分岐点と終点の計３箇所の接続点とが、３つのインピーダンス調整回路４を介して接続している。ここで、ゲートフィンガー１１の始点は、ゲートフィンガー１１の２つの末端部の内、ゲートバス線１６に近い側の末端部をいう。ゲート駆動配線１２の終点は、ゲート駆動配線１２の２つの末端部の内、ゲートバス線１６から遠い側の末端部をいう。
　図３に示すドレインフィンガー２１は、高周波用トランジスタの特性の悪化を避けるため、余計な出力容量を付加しないようゲート電極１やソース電極３と被る構成はとらない。図４Ａ、図４Ｂに示すように、ドレインフィンガー２１は、ストリップ線路構造ではなく、半導体基板７の裏面にある接地用導体膜５を下方のグラウンドプレーンとし、上方にグラウンドプレーンを持たないマイクロストリップ線路構造をとる。そのため、ドレインフィンガー２１の特性インピーダンスは、式（２）より高い値を有する。さらに、容量付加も小さいためドレインフィンガー２１の始点から終点までの位相回転量を少なく抑えることができる。
　図３に示すゲート電極１は、ＦＥＴのゲート効果を出すために非常に細く構成されるが、ソースフィールドプレート３３の影響により容量付加が非常に大きくなる。そのため、ゲート電極１の特性インピーダンスＺ１は、式（２）および（３）から非常に小さな値となる。また、同様の影響により位相回転量も非常に多くなる。
　図３に示すゲート駆動配線１２は、ゲート電極１へ印加する信号の電圧降下や位相回転を抑えるため、ドレイン電極２に似たマイクロストリップ線路の構成をとる。そのため、ゲート駆動配線１２の特性インピーダンスＺ２は、ドレイン電極２と同様に高い値を有し、位相回転量は少なく抑えられる。
　次に、これらの異なる特性インピーダンスＺ１、Ｚ２の配線を、インピーダンス調整回路４を介して接続することにより、不整合損失を抑える原理について記載する。
　例えば、ゲートフィンガー１１の特性インピーダンスが１０Ω、ゲート駆動配線１２の特性インピーダンスが８５Ωを有するものとする。図３に示すゲート駆動配線１２の終点と、ゲートフィンガー１１のＴ型分岐点とを接続させる場合、ゲート駆動配線１２側から見たゲートフィンガー１１のＴ型分岐点の特性インピーダンスＺ１はゲートフィンガーの特性インピーダンスの半分の５Ωとなる。また、ゲートフィンガー１１のＴ型分岐点からみたゲート駆動配線１２の終点の特性インピーダンスＺ２は、ゲート駆動配線１２の特性インピーダンスの８５Ωに一致する。この特性インピーダンスＺ２の８５Ωと特性インピーダンスの５Ωの接続点とが直接接続された場合の不整合損失は、６．８ｄＢである。
　図５は、第１実施形態におけるインピーダンス調整回路４の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。
　同図において、Ｚ１は、インピーダンス調整回路４からゲート電極１（ゲートフィンガー１１）との接続点（第１接続点とする）を見たときのゲートフィンガー１１の第１接続点の特性インピーダンスであり、ここでは、上記のＴ型分岐点のように５オームとする。
　Ｚ２は、インピーダンス調整回路４からゲート駆動配線１２との接続点（第２接続点とする）を見たときのゲート駆動配線の第２接続点の特性インピーダンスであり、８５オームとする。
　白丸印の曲線は、インピーダンス調整回路４が特性インピーダンスＺ２と同じ値の特性インピーダンスＺｏ＝８５オームをもつ場合に、式（５）により計算された不整合損失を表している。すなわち、第１接続点では特性インピーダンスＺ１（＝５オーム）のゲートフィンガー１１のＴ型分岐点と特性インピーダンスＺｏ（＝８５オームの）インピーダンス調整回路４とが接続される。その結果、第１接続点ではインピーダンス不整合によって６．８ｄＢの不整合損失が生じている。第２接続点では、特性インピーダンスＺｏ（＝８５オーム）のインピーダンス調整回路４と特性インピーダンスＺ２（＝８５オーム）のゲート駆動配線１２の終点とが接続される。その結果、第２接続点ではインピーダンス整合しているので不整合損失が生じない（０ｄＢの不整合損失）。
　黒四角印の曲線は、インピーダンス調整回路４が特性インピーダンスＺ１と同じ値の特性インピーダンスＺｏ＝５オームをもつ場合に、式（５）により計算された不整合損失を表している。すなわち、第１接続点では特性インピーダンスＺ１（＝５オーム）のゲートフィンガー１１のＴ型分岐点と特性インピーダンスＺｏ（＝５オーム）のインピーダンス調整回路４とが接続される。その結果、第１接続点ではインピーダンス整合しているので、不整合損失が生じない（０ｄＢの不整合損失）。第２接続点では、特性インピーダンスＺｏ（＝５オーム）のインピーダンス調整回路４と特性インピーダンスＺ２（＝８５オーム）のゲート駆動配線１２の終点とが接続される。その結果、第２接続点ではインピーダンス不整合によって６．８ｄＢの不整合損失が生じている。
　黒三角印の曲線は、白丸印の曲線と黒四角印の曲線とを加算した合計損失を示し、インピーダンス調整回路４の特性インピーダンスＸが横軸の値であるときの不整合損失を表している。
　Ｘａは、黒三角印の曲線が示す不整合損失の最小値を示す。
　図５の不整合損失の合計値（黒三角印の曲線）に示すように、インピーダンス調整回路４の特性インピーダンスＸの値が接続する特性インピーダンスの範囲（５Ω≦Ｘ≦８５Ω）において、インピーダンス調整回路４と特性インピーダンス８５Ωおよび５Ωとの各々の不整合損失の合計は、特性インピーダンス８５Ωと５Ωを直接接続した際の不整合損失である６．８ｄＢより小さな値となる。
　このように、インピーダンス調整回路４側から見たゲートフィンガー１１とゲート駆動配線１２の各接続点の特性インピーダンスがＺ１とＺ２のとき、インピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の間の値に調整することで、Ｚ１とＺ２を直接接続した場合より不整合損失を抑制することができる。
　また、高周波用トランジスタのゲート電極１の入力インピーダンスはマイクロ波以上の高周波領域においては、数Ω以下と非常に低いインピーダンスである。従って、特性インピーダンスの整合の調整においては、できるだけ低い特性インピーダンス範囲に収めることは所望の基本波周波数帯のインピーダンス整合においては有利に働く。そこで、インピーダンス調整回路４の特性インピーダンスＸの調整範囲について次に説明する。
　図５の不整合損失の最小値は、インピーダンス調整回路４の特性インピーダンスＸが２０．６Ωのときである。特性インピーダンスＸａが、異なる特性インピーダンスのＺ１とＺ２の配線間に接続され、不整合損失を最小とする条件は、式（６）で示される。
　また、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂは、式（７）で示される。
　　　　Ｘａ＝（Ｚ１＊Ｚ２）＾（１／２）　　　・・・・・（６）
　　　　Ｘｂ＝（Ｚ１＋Ｚ２）＊１／２　　　　　・・・・・（７）
　ここで、Ｘａ≦Ｘｂであるので、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂ以下、つまりインピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の中間値以下に調整することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路４の調整範囲を低いインピーダンス側に絞り込んだ設定を行うことができる。例えば、インピーダンス調整回路４の特性インピーダンスＸは、式（７ａ）を満たせばよい。
　　　　Ｘ＜（Ｚ１＋Ｚ２）＊１／２　　　　　　・・・・・（７ａ）
　前記の８５Ωと５Ωの特性インピーダンスにおいては、インピーダンス調整回路４の特性インピーダンスＸを５Ω≦Ｘ≦４５Ωに合わせることで、全周波数帯の不整合損失を抑制しつつ、所望の基本波周波数帯のインピーダンス整合に有利に働くことができる。
　また、異なる特性インピーダンスのＺ１とＺ２の間を接続する特性インピーダンスＸをもつインピーダンス調整回路４の配線長がλ／４である場合には、各接続点で反射された波がその配線内で完全相殺されるため、さらに不整合損失の抑制が可能である。しかし、特性インピーダンスＸの配線長を長くすることはゲート電極１の接続点において位相差の拡大に繋がることから、特性インピーダンスＸの配線長はドレイン電極２との位相差を考慮する必要がある。図６は、ゲート電極１とドレイン電極２との位相差に対する、ドレイン出力信号の損失を示した図である。図６に示すように、約１６°の位相差が約１％の損失を生じさせることが分かる。従って、インピーダンス調整回路４内の特性インピーダンスＸの配線長は、接続点でのドレイン出力信号の損失低下を１％以内に抑えたい場合は、所望の基本波周波数において位相回転量を１６°以内にする長さを上限とすることが必要となる。
　以上の説明では、ゲート駆動配線１２のゲートバス線１６とは遠い方の末端とゲートフィンガー１１のＴ型分岐点の接続を例に不整合損失を抑制する方法を述べたが、ゲート駆動配線１２の分岐点とゲートフィンガー１１の分岐点やゲートバス線に近い方の末端との接続や、ゲート駆動配線１２とゲートフィンガー１１のゲートバス線とは遠い方の末端同士との接続においても、同様の方法で不整合損失を抑えたインピーダンス調整回路の特性インピーダンスＸを設定することができる。
　以上説明してきたように第１実施形態に係る高周波用トランジスタは、半導体基板７と、半導体基板７上に形成されたソース電極３と、半導体基板７上に形成されたドレイン電極２と、半導体基板７上に形成されたゲート電極１と、ゲート電極１に電圧を印加するためのゲート駆動配線１２と、ゲート電極１とゲート駆動配線１２との間に接続されたインピーダンス調整回路４とを備える。インピーダンス調整回路４からゲート電極１との接続点を見たときのゲート電極１の特性インピーダンスがＺ１であり、インピーダンス調整回路４からゲート駆動配線１２との接続点を見たときのゲート駆動配線１２の特性インピーダンスがＺ２であり、インピーダンス調整回路４の特性インピーダンスＸはＺ１とＺ２の間の値をもつ。
　この構成によれば、フィンガーを縦方向に増加させて総ゲート幅を拡大した高周波用トランジスタであっても、インピーダンス調整回路４を備えることによって、ゲート電極１への入力不整合損失の抑制と、ゲート電極１とドレイン電極２の位相差の抑制とを行い、高い利得性能と、高い効率特性とを実現できる。
　ここで、特性インピーダンスＸは、Ｘ＜（Ｚ１＋Ｚ２）＊１／２を満たしてもよい。
　この構成によれば、さらに、不整合損失を抑制することができる。
　ここで、高周波用トランジスタは、複数のインピーダンス調整回路４を備え、ゲート電極１はゲート駆動配線１２と複数個所の各々で１つのインピーダンス調整回路４を介して接続されてもよい。
　この構成によれば、ゲート駆動配線から遠い方のゲート電極の端部における電圧降下を抑制することができる。
　ここで、ゲート駆動配線１２に信号を伝達するゲートバス線１６を有し、ゲート電極１の末端部の内、ゲートバス線１６に近い側の末端部が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続され、ゲート電極１の末端部以外の個所が他の１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されてもよい。
　この構成によれば、ゲート駆動配線から遠い方のゲート電極の端部における電圧降下の抑制をさらに容易することができる。
　ここで、半導体基板７の２つの主面のうちインピーダンス調整回路４が形成された面と反対側の面に形成された接地用導体膜５と、ソース電極３と同電位のソース電位層とを備え、ソース電位層は、ゲート電極１上方とインピーダンス調整回路４上方の両方に形成されてもよい。
　この構成によれば、インピーダンス調整回路はストリップ線路構造として形成され、特性インピーダンスＸの理論的な設計または調整を容易にすることができる。
　（第２実施形態）
　次に、第２実施形態における高周波トランジスタについて説明する。
　第１実施形態ではインピーダンス調整回路４の２つの接続点のそれぞれでインピーダンス変換がなされ、つまり２回のインピーダンス変換がなされる。第２実施形態では、３回またはそれ以上の回数のインピーダンス変換を行うインピーダンス調整回路４を備える高周波用トランジスタについて説明する。
　第２実施形態における高周波用トランジスタは、図３と比べて、次の点以外は同じである。同じ点は説明を省略し、異なる点を中心に説明する。
　異なる点は、第１実施形態ではインピーダンス調整回路４が１つのインピーダンス回路（例えば１つのストリップ線４１）で構成されるのに対して、第２実施形態ではインピーダンス調整回路４が複数のインピーダンス回路（またはインピーダンス素子）の直列回路である点である。
　図７Ａは、第２実施形態における直列接続された（ｎ－１）個のインピーダンス回路で構成されたインピーダンス調整回路の構成例を示す平面図である。図７Ｂは、図７ＡのＶＩＩＢ－ＶＩＩＢ線での断面を示す断面図である。
　図７Ａ、図７Ｂに示すように、インピーダンス調整回路４は、直列接続された第１のインピーダンス回路４０１、第２のインピーダンス回路４０２、・・・、第（ｎ－１）のインピーダンス回路４（ｎ－１）からなる。つまり、インピーダンス調整回路４は、（ｎ－１）個のインピーダンス回路の直列回路である。ここで、ｎは２以上の整数である。ただし、ｎ＝２である場合は、第１実施形態のインピーダンス調整回路４に該当する。第２実施形態における直列回路としてのインピーダンス調整回路４は、ｎが３以上である場合に該当する。
　第１のインピーダンス回路４０１、第２のインピーダンス回路４０２、・・・、第（ｎ－１）のインピーダンス回路４（ｎ－１）は、それぞれ特性インピーダンスＸ１、Ｘ２、・・・、Ｘ（ｎ－１）をもつ。
　図８は、第２実施形態におけるインピーダンス調整回路４に属する各インピーダンス回路の特性インピーダンスを最適化した場合の、インピーダンス回路の個数に対する不整合損失の大きさを示す図である。
　図８において横軸は、インピーダンス調整回路４を構成する直列接続されたインピーダンス回路の個数を示す。縦軸は、異なる特性インピーダンスのＺ２＝８５Ωの配線と、Ｚ１＝５Ωの配線との間にインピーダンス調整回路４を挿入した際の不整合損失を示す。インピーダンス調整回路を構成するインピーダンス回路の個数を増やすことで、さらに不整合損失を抑制できることが分かる。
　不整合損失を最小にするｎ－１個のインピーダンス回路の各々の特性インピーダンスＸ１・・・・Ｘｎ－１は、Ｚ１＜Ｘ１・・・＜Ｘｎ－１＜Ｚ２のとき、式（８）で計算される。ただし、ｎは２以上の整数とする。
Figure JPOXMLDOC01-appb-M000006
　つづいて、インピーダンス回路が２個（ｎ＝３）である場合のインピーダンス調整回路４について説明する。
　図９Ａは、第２実施形態における直列接続された２個のインピーダンス回路で構成されたインピーダンス調整回路４の構成例を示す平面図である。図９Ｂは、図９ＡのＩＸＢ－ＩＸＢ線での断面を示す断面図である。
　図９Ａ、図９Ｂにおいて、インピーダンス調整回路４は、第１のインピーダンス回路４０１と、第１のインピーダンス回路４０１より大きい特性インピーダンスをもつ第２のインピーダンス回路４０２との直列回路である。
　まず、不整合損失を最小にするために、第１のインピーダンス回路４０１、第２のインピーダンス回路４０２それぞれの特性インピーダンスの値について説明する。
　インピーダンス調整回路４が特性インピーダンスＸ１ａ、Ｘ２ａの２つのインピーダンスの直列回路である場合は、Ｚ１＜Ｘ１ａ＜Ｘ２ａ＜Ｚ２のとき、不整合損失を最小にする特性インピーダンスＸ１ａ、Ｘ２ａの値は、式（８）より、式（９）で求められる。
Figure JPOXMLDOC01-appb-M000007
　次に、不整合損失を適切に抑制するための、第１のインピーダンス回路４０１、第２のインピーダンス回路４０２それぞれの特性インピーダンスＸ１、Ｘ２の範囲について説明する。
　Ｘ１ｂとＸ２ｂが異なる特性インピーダンスＺ１とＺ２の間をちょうど３分割する特性インピーダンスとすると、Ｚ１＜Ｘ１ｂ＜Ｘ２ｂ＜Ｚ２のとき、Ｘ１ｂ、Ｘ２ｂは、式（１０）で計算される。
Figure JPOXMLDOC01-appb-M000008
　ここで、Ｘ１ａ≦Ｘ１ｂ、Ｘ２ａ≦Ｘ２ｂであるので、インピーダンス調整回路４に２個の特性インピーダンスＸ１とＸ２を挿入する場合、式（１１）を満たす範囲に設定することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路４の調整範囲を低く絞り込んだ適切な設定を行うことができる。
Figure JPOXMLDOC01-appb-M000009
　ただし、Ｚ１＜Ｘ１＜Ｘ２＜Ｚ２　とする。
　また、第１実施形態、第２実施形態のソースフィールドプレート３３を有する低い特性インピーダンスのゲート電極１と接続するインピーダンス調整回路４は、不整合損失を抑えるために低い特性インピーダンスＸに調整する必要がある。図３のゲート電極１は、求められる高周波特性や耐圧特性から様々なソースフィールドプレート形状をとり、インピーダンス調整回路４からみたゲート電極１との接続点の特性インピーダンスＺ１は、一般に３Ω程度から６５Ω程度を有する。従って、インピーダンス調整回路４もこの範囲の特性インピーダンスＸの調整が必要となる。しかし、数Ωといった低い特性インピーダンスは、ソースフィールドプレート３３を有することにより上下でグラウンドプレーンに挟まれたゲート電極１のようなストリップ線路構成でないと実現は難しい。
　そこで、図４Ａに示すようにインピーダンス調整回路４をソース電極３と同電位のソース電位層と被せたストリップ線４１を構成させることで、特性インピーダンスＸの特に低い値を含めた調整が可能となる。また、図３では、ソース電位層は複数のインピーダンス調整回路４の間に設置したビアホール３４と接続されているが、ゲートフィンガー１１の隣に限ったものではなく、ソース電位層は他の場所に設置されたビアホールと接続された構造でもよい。
　さらに、図４Ａに示すＩＶＡ－ＩＶＡ線の断面の構成において、インピーダンス調整回路４とゲート電極１とが接続する上部付近において、ソースフィールドプレート３３とソース電極３を接続する構成にすることで、インピーダンス調整回路４のゲート電極１との接続点までの特性インピーダンスを安定して低インピーダンスに設計でき、且つゲートフィンガー１１を縦に積んだ際にもソースフィールドプレート３３の電位をソース電極３と同電位に保つことが可能である。
　次に、ストリップ配線構造のインピーダンス調整回路４における特性インピーダンスの調整について説明する。
　図１０は、第１、第２実施形態におけるインピーダンス調整回路４のストリップ線路構造の配線において、線幅Ｗと誘電体膜の厚みＨとの比Ｗ／Ｈに対する、特性インピーダンスの大きさ示す図である。ここで、線幅Ｗは、図３に示したように、インピーダンス調整回路４のストリップ線４１の線幅である。また、誘電体膜の厚みは、図４Ａに示すように、ストリップ線４１とソース電位層との間に挟まれる誘電体膜６の厚みである。誘電体膜６の厚みＨは、ストリップ線４１とソース電位層との距離でもある。誘電体膜６の一般的な材料には、窒化シリコンや酸化シリコンがある。誘電体膜６の誘電率εｒは、例えば誘電体膜６の材料がＳｉ３Ｎ４であるとき約７．５であり、誘電体膜６の材料がＳｉＯ２であるとき約３．９である。
　インピーダンス調整回路４の特性インピーダンスＸとＷ／Ｈとの間に図１０に示す関係がある。ここで、ソースフィールドプレート３３を有するゲート電極１の特性インピーダンスは、所望の高周波特性、耐圧特性に応じたゲート電極１の形状により６Ω程度から６５Ω程度の範囲を有する。また、ゲート駆動配線１２がドレインフィンガー２１に似た構成としてマイクロストリップ線路構造である場合、インピーダンス調整回路４の特性インピーダンスＸは、３Ω≦Ｘ≦７８Ωの範囲の調整が必要である。誘電体膜６の誘電率が約７．５または約３．９であることを考慮すると、Ｗ／Ｈは、０．５≦Ｗ／Ｈ≦５０の条件を満たす範囲で構成することで、不整合損失を抑制するインピーダンス調整回路４を実現することができる。
　以上説明してきたように第２実施形態に係る高周波用トランジスタにおいて、インピーダンス調整回路４は複数のインピーダンス回路の直列回路とすることができる。すなわち、インピーダンス調整回路４は、特性インピーダンスがＸ１である第１のインピーダンス回路４０１と、特性インピーダンスが特性インピーダンスＸ１より大きいＸ２である第２のインピーダンス回路４０２との直列回路である。特性インピーダンスＺ１と特性インピーダンスＺ２の内、値が小さい方をＺｓとし、値が大きい方をＺｂとする。特性インピーダンスＸ１と特性インピーダンスＸ２は、Ｘ１≦Ｚｓ＋（Ｚｂ－Ｚｓ）＊１／３、Ｘ２≦Ｚｓ＋（Ｚｂ－Ｚｓ）＊２／３を満たす。第１のインピーダンス回路４０１は、ゲート電極１とゲート駆動配線１２の内、特性インピーダンスの値がＺｓの方に接続され、第２のインピーダンス回路４０２は、ゲート電極１とゲート駆動配線１２の内、特性インピーダンスの値がＺｂの方に接続される。
　この構成によれば、インピーダンス調整回路４によるインピーダンス変換の回数が３回に増えることにより、さらに、不整合損失を抑制することができる。
　言い換えれば、インピーダンス変換は、第１～第３の接続点のそれぞれで行われる。第１接続点は、インピーダンス調整回路４とゲート電極１（ゲートフィンガー１１）との接続点である。第２接続点は、インピーダンス調整回路４とゲート駆動配線１２との接続点である。第３接続点は、第１のインピーダンス回路と第２のインピーダンス回路と接続点である。各接続点での反射を小さくすることで、不整合損失をさらに抑制することができる。
　また、インピーダンス調整回路４はストリップ線４１を有し、ストリップ線４１の線幅Ｗ、および、ストリップ線４１とソース電位層との距離Ｈは、０．５≦Ｗ／Ｈ≦５０を満たしてもよい。
　この構成によれば、特性インピーダンスＸの設計または調整をさらに容易にすることができる。
　（第３実施形態）
　図１１は、本開示の第３実施形態における高周波用トランジスタの構成例を示す平面模式図である。図１１の高周波用トランジスタは、図３と比べて、インピーダンス調整回路４が１つ追加されている点が異なる。以下異なる点を中心に説明する。追加されたインピーダンス調整回路４は、ゲート電極１（ゲートフィンガー１１）の末端部の内ゲートバス線１６に遠い側の末端部と、ゲート駆動配線１２末端部の内ゲートバス線１６に遠い側の末端部とを接続している。つまり、図１１は、第１実施形態の図３の高周波用トランジスタと比べて、ゲート駆動配線１２の終点とゲートフィンガー１１の終点との間もインピーダンス調整回路４が接続されている。
　図１２は、フィンガーの長さに対して、ドレインフィンガー２１に生じる位相差とゲートフィンガー１１に生じる位相差とを示した図である。図中の「Ｆ３」の曲線は、図３に示したゲートフィンガー１１に生じる位相差を示す。「Ｆ１１」の曲線は、図１１に示したゲートフィンガー１１に生じる位相差を示す。「ドレインフィンガー」の曲線は、図３また図１１のドレインフィンガー２１に生じる位相差を示す。いずれの曲線も、３．５ＧＨｚの周波数の電圧信号がゲートバス線１６、ゲート駆動配線１２、インピーダンス調整回路４を介してゲートフィンガー１１に印加された場合に生じる位相差を示す。図１２のＸ軸は各フィンガーの長さを、Ｙ軸に各フィンガーの基準点からの位相差を示す。Ｘ軸、Ｙ軸ともに、基準点は、ゲートフィンガー１１においては始点であり、ドレインフィンガー２１においてはゲートフィンガー１１の始点と隣接するフィンガー端となる。図１２に示すように、図３のゲートフィンガー１１の位相差は、ゲートフィンガー１１の終点がゲート駆動配線１２と接続されていないため、ゲートフィンガー１１の位相差がそのまま見えている。これに対して、図１１のゲートフィンガー１１の位相差は、ゲートフィンガー１１の終点がインピーダンス調整回路４を介してゲート駆動配線１２と接続される効果により、フィンガー長７２５μｍにおいてゲートフィンガー１１の位相差が約４°改善できる。
　また、図１１のＦＥＴにおいて、ゲートフィンガー１１とゲート駆動配線１２の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
　以上説明してきたように第３実施形態に係る高周波用トランジスタは、ゲート駆動配線１２に信号を伝達するゲートバス線１６を有し、ゲート電極１の末端部の内、ゲートバス線１６に近い側の末端部が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続され、ゲート電極１の末端部の内、ゲートバス線１６に遠い側の末端部が他の１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。
　この構成によれば、ゲートバス線１６から遠い方のゲート電極１の端部に生じる位相差および電圧降下の抑制をさらに容易することができる。
　（第４実施形態）
　図１３は、第４実施形態における高周波用トランジスタの構成例を示す平面模式図である。図１３の高周波用トランジスタは、図３と比べて、１本のゲート電極１（ゲートフィンガー１１）の代わりに複数のゲート電極１（ゲートフィンガー１１）を有する点が異なっている。以下異なる点を中心に説明する。
　複数のゲート電極１（ゲートフィンガー１１）は、各々離間して一直線上に並んいる。複数のゲート電極１各々の末端部の内、ゲートバス線１６に近い側の末端部の各々が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。つまり、図１３は、第１実施形態の図３に示した高周波用トランジスタと比べて、ゲート駆動配線１２と接続するゲートフィンガー１１のＴ型分岐点において、図３のゲートフィンガー１１のゲートバス線１６に近い側を分断して複数のゲートフィンガー１１にした構成である。
　図１４は、フィンガーの長さに対して、ドレインフィンガー２１に生じる位相差とゲートフィンガー１１に生じる位相差を示す図である。図中の「Ｆ３」の曲線は、図３に示したゲートフィンガー１１に生じる位相差を示す。「Ｆ１３」の曲線は、図１３に示した一直線上に並んだ複数のゲートフィンガー１１に生じる位相差を示す。「ドレインフィンガー」の曲線は、図３また図１３のドレインフィンガー２１に生じる位相差を示す。いずれの曲線も、位相差を３．５ＧＨｚ周波数の電圧信号がゲートバス線１６、ゲート駆動配線１２、複数のインピーダンス調整回路４を介して複数のゲートフィンガー１１に印加された場合に生じる位相差を示す。
　図１４に示すように、複数のゲートフィンガー１１に分断されているため、ゲート駆動配線１２との接続点毎に位相差がキャンセルされ、ドレインフィンガー２１の位相差程度まで減少している。第１実施形態の図３と比較すると、フィンガー長７２５μｍにおいてゲートフィンガー１１の位相差が約７°改善できる。また、第３実施形態の図１１と比べても約３°の位相差の改善が可能である。さらに、図１３の高周波用トランジスタにおいても、図１１と同様にゲート駆動配線１２の終点と、ゲートフィンガー１１の終点とをインピーダンス調整回路４を介して接続することで、位相差を抑制することも可能である。
　また、図１３の高周波用トランジスタにおいて、ゲートフィンガー１１とゲート駆動配線１２の間の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
　以上説明してきたように第４実施形態に係る高周波用トランジスタは、複数のゲート電極１（つまり複数のゲートフィンガー１１）と、複数のインピーダンス調整回路４と、ゲート駆動配線１２に信号を伝達するゲートバス線１６とを有し、複数のゲートフィンガー１１は、各々離間して一直線上に並び、複数のゲートフィンガー１１各々の末端部の内、ゲートバス線１６に近い側の末端部の各々が１つのインピーダンス調整回路４を介してゲート駆動配線１２に接続されている。
　この構成によれば、ゲート電極１とドレイン電極２との位相差の抑制をさらに容易にすることができる。
　（第５実施形態）
　図１５は、本開示の第５実施形態における高周波用トランジスタの構成例を示す平面模式図である。また、図１６Ａは図１５のＸＶＩＡ－ＸＶＩＡ線の断面を示す図である。図１６Ｂは図１５のＸＶＩＢ－ＸＶＩＢ線の断面を示す図である。
　図１５、図１６Ａ、図１６Ｂに示す高周波用トランジスタは、第１実施形態の図３、図４Ａ、図４Ｂと比べて、ゲート電極１の上方にソースフィールドプレート３３を有しない点と、インピーダンス調整回路４の上方にソース電極３と同じ電位であるソース電位層を有しない点とが異なっている。以下異なる点を中心に説明する。
　ゲート電極１は、上方にグラウンドプレーンとしてのソースフィールドプレート３３をを有しないで、下方にグラウンドプレーンとしても接地用導体膜５を有するマイクロストリップ線構造になっている。
　インピーダンス調整回路４は、上方にグラウンドプレーンとしてのソース電位層を有しないで、下方にグラウンドプレーンとしての接地用導体膜５を有するマイクロストリップ構造としての、マイクロストリップ線４２を有している。
　上記のように、ゲート電極１は、ゲート電極１上方にソースフィールドプレートを有しない構造である。そのため、ゲート電極１およびゲートフィンガー１１は、高い特性インピーダンスとなる。図１６Ａに示すように、ゲート電極１は、半導体基板７の裏面にある接地用導体膜５とマイクロストリップ線路構造である。一般の半導体基板の厚みが５０μｍ～２００μｍ程度の距離があることから、ゲート電極１は、１５０Ω程度の高い特性インピーダンスをもつ。
　ここで、ゲート電極１がソースフィールドプレートを有さず、特性インピーダンスが高い場合でも、第１実施形態と同様の方法で、インピーダンス調整回路４の特性インピーダンスを設定することができる。
　例えば、図１５に示す高周波用トランジスタにおいて、ゲート駆動配線１２の特性インピーダンスが１００Ω、ゲートフィンガー１１の特性インピーダンスが１５０Ωであるとき、ゲート駆動配線１２がゲートバス線１６に近い側のゲートフィンガー１１の末端に接続する場合、ゲートフィンガー１１から見たゲート駆動配線の分岐点の特性インピーダンスは５０Ω、ゲート駆動配線１２から見たゲートフィンガー１１の接続点の特性インピーダンスは１５０Ωとなる。ここでは、Ｚ１が５０Ω、Ｚ２が１５０Ωであり、これらの間に特性インピーダンスＸのインピーダンス調整回路４を挿入する場合を考える。
　図１７は、本実施形態におけるインピーダンス調整回路４の特性インピーダンスＸに対する不整合損失の大きさを設定するための図である。同図の各曲線の見方は、図５と同様である。図１７は、特性インピーダンス５０Ωと１５０Ωの接続点が、本開示の一つのインピーダンス調整回路４の特性インピーダンス（Ｘ軸）と接続したときの、式（５）より計算した不整合損失（Ｙ軸）を示したグラフである。図１７では、特性インピーダンス５０Ωと特性インピーダンス１５０Ωが、同じ特性インピーダンス値（Ｘ軸）のインピーダンス調整回路４と接続したときの不整合損失の合計値を点線の黒色三角で示している。
　図１７の不整合損失の合計値に示すように、インピーダンス調整回路４の特性インピーダンスＸの値が接続する特性インピーダンスの範囲（５０Ω≦Ｘ≦１５０Ω）において、インピーダンス調整回路４と特性インピーダンス５０Ωおよび１５０Ωとの各々の不整合損失の合計は、特性インピーダンス５０Ωと１５０Ωを直接接続した際の式（５）より計算した不整合損失である１．２５ｄＢより小さな値となる。
　このように、インピーダンス調整回路４側から見たゲートフィンガー１１とゲート駆動配線１２の各接続点の特性インピーダンスがＺ１とＺ２のとき、インピーダンス調整回路４の特性インピーダンスＸをＺ１とＺ２の間の値に調整することで、Ｚ１とＺ２を直接接続した場合より不整合損失を抑制することができる。
　また、第１実施形態と同様にインピーダンス調整回路４の特性インピーダンスＸの調整範囲を絞り込みについて次に説明する。
　図１７の不整合損失の合計の最小値は、式（６）からインピーダンス調整回路の特性インピーダンスは、Ｘａ＝８６．６Ωのときである。また、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂは、式（７）からＸｂ＝１００Ωである。ここでも、Ｘａ≦Ｘｂであることが確認できる。従って、ゲート電極１がソースフィールドプレートを有さず、特性インピーダンスが高い場合においても、異なる特性インピーダンスＺ１とＺ２の合計値の半分Ｘｂ以下、つまりインピーダンス調整回路の特性インピーダンスＸをＺ１とＺ２の中間値以下に調整することで、特性インピーダンスの不整合損失の最小点を外すことなく、インピーダンス調整回路の調整範囲を低いインピーダンス側に絞り込んだ設定を行うことができる。前記の５０Ωと１５０Ωの特性インピーダンスにおいては、インピーダンス調整回路４の特性インピーダンスＸを５０Ω≦Ｘ≦１００Ωに合わせることで、全周波数帯の不整合損失を抑制しつつ、所望の基本波周波数帯のインピーダンス整合に有利に働くことができる。さらに、２つのインピーダンス調整回路を用いる場合も、第２実施形態と同様に特性インピーダンスの範囲を設定することができる。
　このように、ゲート電極１がソースフィールドプレート３３を有さない場合、ゲート電極１は高い特性インピーダンスとなるため、インピーダンス調整回路４もこの範囲の特性インピーダンスの調整が必要となる。しかし、第１実施形態の近接でソース電極と被るストリップ線路の構成では、８０Ω超える高い特性インピーダンスを設定することは大変困難である。そこで、図１６Ａに示すようにインピーダンス調整回路４に挟まれるソース電極３をビアホール３４により接地することでインピーダンス調整回路４をソース電極３と被せないマイクロストリップ線４２を構成することができ、特性インピーダンスの特に高い値を含めた調整が可能となる。
　図１８は、第５実施形態におけるインピーダンス調整回路のマイクロストリップ線路構造の配線において、線幅Ｗと誘電体膜の厚みＨとの比Ｗ／Ｈに対する、特性インピーダンスの大きさを示した図である。ここで、厚みＨは、マイクロストリップ線４２と接地用導体膜５とで挟まれた誘電体の厚さであり、図１６Ａに示すように半導体基板７の厚みである。ソースフィールド構造をとらないゲート電極１の特性インピーダンスＺ１が１１５Ω程度から２００Ω程度の範囲を有することから、インピーダンス調整回路４の特性インピーダンスＸにおいては、４５Ω≦Ｘ≦１４５Ωの範囲での調整が必要である。半導体基板７がＳｉ、ＳｉＣ、ＧａＡｓ、ＧａＮといった半導体材料において、誘電率εｒは９．５～１３であることを考慮すると、Ｗ／Ｈは、０．０２５≦Ｗ／Ｈ≦１．２の条件を満たす範囲で構成することで、不整合損失を抑制するインピーダンス調整回路を提供することができる。
　以上の説明では、ゲート駆動配線１２のＴ型分岐点とゲートフィンガー１１の末端とを接続する場合を例に不整合損失を抑制する方法を述べたが、ゲート駆動配線１２の分岐点とゲートフィンガー１１の分岐点との接続や、ゲート駆動配線１２の末端とゲートフィンガー１１のＴ型分岐点や末端との接続においても、同様の方法で不整合損失を抑えたインピーダンス調整回路の特性インピーダンスＸを設定することができる。
　また、図１９は、第５実施形態における図１５とは別構成の高周波用トランジスタの構成例を示す平面模式図である。図１９に示す高周波用トランジスタは、第５実施形態の図１５と比べて、ゲートフィンガー１１の終点とゲート駆動配線１２の終点との間もインピーダンス調整回路４を介して接続されている点が異なっている。これにより、ゲートフィンガー１１の位相差をさらに抑制することができる。
　さらに、図２０は、第５実施形態における図１５、図１９とは別構成の高周波用トランジスタの構成例を示す平面模式図である。図２０に示す高周波用トランジスタは、第５実施形態の図１５と比べて、ゲート駆動配線１２と接続するゲートフィンガー１１のＴ型分岐点において、ゲートフィンガー１１の始点側（ゲートバス線１６側）を分断した構成になっている点が異なっている。こうすることで、位相差の抑制を達成することができる。
　尚、これまでに述べた高周波用トランジスタの構成において、ゲート電極１とゲート駆動配線１２とを、インピーダンス調整回路４を介して接続する接続点の間隔については、図６に示すようにゲートフィンガーの位相差を１６°以内に収まるように設計することで、ドレインの出力信号の損失を１％以内に抑えることできる。
　また、図１９、図２０の高周波用トランジスタにおいて、ゲートフィンガー１１とゲート駆動配線１２の全ての接続箇所に設置するインピーダンス調整回路４の特性インピーダンスは、第１実施形態および第２実施形態と同様の方法で調整できる。
　以上説明してきたように第５実施形態に係る高周波用トランジスタにおいて、半導体基板７の２つの主面のうちインピーダンス調整回路４が形成された面と反対側の面に形成された接地用導体膜５を備え、ゲート電極１上方とインピーダンス調整回路４上方のいずれにもソース電極と同電位のソース電位層を有しない。
　この構成によれば、インピーダンス調整回路４はマイクロストリップ線路構造を構成し、特性インピーダンスＸの理論的な設計または調整を容易にすることができる。
　ここで、インピーダンス調整回路４はマイクロストリップ線４２を有し、マイクロストリップ線４２の線幅Ｗ、および、マイクロストリップ線４２と接地用導体膜５との距離Ｈは、０．０２５≦Ｗ／Ｈ≦１．２を満たしてもよい。
　この構成によれば、特性インピーダンスＸの設計または調整をさらに容易にすることができる。
　（第６実施形態）
　図２１は、本開示の第６実施形態における高周波用トランジスタの構成例を示す平面模式図である。図２１は、図３に記載の高周波用トランジスタを基本的なセルとして、ドレインフィンガー２１に対して、ゲートフィンガー１１と、ゲート駆動配線１２と、ソース電極３と、ビアホール３４と、インピーダンス調整回路４とを、鏡面配置し、ゲート駆動配線１２を中央にゲート電極パッド１３を有するゲートバス線１６により接続した構成である。この構成により、一つのドレインフィンガーに対して、その左右のゲートフィンガーから位相差の抑制された信号を供給できるようになる。同様の構成を、図１１、図１３、図１５、図１９、図２０に対して行うことで、同じ効果を得ることができる。
　また、ゲートバス線１６の配線に、前記インピーダンス調整回路の機能を持たせることで、ゲートバス線１６よりゲートフィンガー１１のゲートバス線１６に近い末端に接続することもできる。
　（第７実施形態）
　図２２は、本開示の第７実施形態における高周波用トランジスタの構成例を示す平面模式図である。図２２は、第６実施形態の図２１を一つの単位セルとして、フィンガーの横方向に複数個配置するマルチセル構造である。また、ゲートバス線１６は複数の単位セル間で接続してもよい。さらに、ゲートバス線１６に接続されるゲート電極パッド１３は、単位セルの２つのゲート駆動配線１２に同位相の信号が入力されるように配置することで、単位セル毎の電極パッドを減らしてもよい。
　この構造により、総ゲート幅の拡大を、縦方向だけでなく、従来と同様に横方向にも拡大することができる。
　以上、本開示の実施例について記述したが、本開示はかかる特性の実施例に限定されるものではなく、請求の範囲に記載された本開示の要旨の範囲内において、種々の変形や変更が可能である。
　本開示の高周波用トランジスタは、ゲート電極と、ゲート電極に電圧を印加する配線との不整合損失を抑制するインピーダンス調整回路を有する電界効果トランジスタ型の高周波用トランジスタであって、例えば総ゲート幅を拡大した高周波用トランジスタに有用である。
　１　ゲート電極
　１１　ゲートフィンガー
　１２　ゲート駆動配線
　１３　ゲート電極パッド
　１５　ゲート供給配線
　１６　ゲートバス線
　２　ドレイン電極
　２１　ドレインフィンガー
　２２　ドレイン電極パッド
　３　ソース電極
　３１　ソースフィンガー
　３２　ソース電極パッド
　３３　ソースフィールドプレート
　３４　ビアホール
　４　インピーダンス調整回路
　４１　ストリップ線
　４２　マイクロストリップ線
　５　接地用導体膜
　６　誘電体膜
　７　半導体基板
　８　保護膜

Claims (11)

  1. 　半導体基板と、
    　前記半導体基板上に形成されたソース電極と、
    　前記半導体基板上に形成されたドレイン電極と、
    　前記半導体基板上に形成されたゲート電極と、
    　前記ゲート電極に電圧を印加するためのゲート駆動配線と、
    　前記ゲート電極と前記ゲート駆動配線との間に接続されたインピーダンス調整回路とを備え、
    　前記インピーダンス調整回路から前記ゲート電極との接続点を見たときの前記ゲート電極の特性インピーダンスがＺ１であり、
    　前記インピーダンス調整回路から前記ゲート駆動配線との接続点を見たときの前記ゲート駆動配線の特性インピーダンスがＺ２であり、
    　前記インピーダンス調整回路の特性インピーダンスＸはＺ１とＺ２の間の値をもつ
    高周波用トランジスタ。
  2. 　前記特性インピーダンスＸは、
    　Ｘ＜（Ｚ１＋Ｚ２）＊１／２を満たす
    請求項１に記載の高周波用トランジスタ。
  3. 　前記インピーダンス調整回路は、
    　特性インピーダンスがＸ１である第１のインピーダンス回路と、
    　特性インピーダンスが前記特性インピーダンスＸ１より大きいＸ２である第２のインピーダンス回路との直列回路であり、
    　前記特性インピーダンスＺ１と前記特性インピーダンスＺ２の内、値が小さい方をＺｓ、値が大きい方をＺｂとしたとき、
    　前記特性インピーダンスＸ１と前記特性インピーダンスＸ２は、
    　Ｘ１≦Ｚｓ＋（Ｚｂ－Ｚｓ）＊１／３、Ｘ２≦Ｚｓ＋（Ｚｂ－Ｚｓ）＊２／３を満たし、
    　前記第１のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｓの方に接続され、
    　前記第２のインピーダンス回路は、前記ゲート電極と前記ゲート駆動配線の内、前記特性インピーダンスの値がＺｂの方に接続される
    請求項１に記載の高周波用トランジスタ。
  4. 　前記高周波用トランジスタは、複数の前記インピーダンス調整回路を備え、
    　前記ゲート電極は前記ゲート駆動配線と複数個所の各々で１つの前記インピーダンス調整回路を介して接続される
    請求項１から３のいずれか１項に記載の高周波用トランジスタ。
  5. 　前記高周波用トランジスタは、前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
    　前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
    　前記ゲート電極の末端部の内、前記ゲートバス線に遠い側の末端部が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
    請求項４に記載の高周波用トランジスタ。
  6. 　前記ゲート駆動配線に信号を伝達するゲートバス線を有し、
    　前記ゲート電極の末端部の内、前記ゲートバス線に近い側の末端部が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続され、
    　前記ゲート電極の末端部以外の個所が他の１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
    請求項４に記載の高周波用トランジスタ。
  7. 　前記高周波用トランジスタは、
    　複数の前記ゲート電極と、
    　複数の前記インピーダンス調整回路と、
    　前記ゲート駆動配線に信号を伝達するゲートバス線とを有し、
    　複数の前記ゲート電極は、各々離間して一直線上に並び、
    　複数の前記ゲート電極各々の末端部の内、前記ゲートバス線に近い側の末端部の各々が１つの前記インピーダンス調整回路を介して前記ゲート駆動配線に接続されている
    請求項１から３のいずれか１項に記載の高周波用トランジスタ。
  8. 　前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜と、
    　前記ソース電極と同電位のソース電位層とを備え、
    　前記ソース電位層は、前記ゲート電極上方と前記インピーダンス調整回路上方の両方に形成されている
    請求項１から３のいずれか１項に記載の高周波用トランジスタ。
  9. 　前記インピーダンス調整回路はストリップ線を有し、
    　前記ストリップ線の線幅Ｗ、および、前記ストリップ線と前記ソース電位層との距離Ｈは、０．５≦Ｗ／Ｈ≦５０を満たす
    請求項８に記載の高周波用トランジスタ。
  10. 　前記半導体基板の２つの主面のうち前記インピーダンス調整回路が形成された面と反対側の面に形成された接地用導体膜を備え、
    　前記ゲート電極上方と前記インピーダンス調整回路上方のいずれにも前記ソース電極と同電位のソース電位層を有しない
    請求項１から３のいずれか１項に記載の高周波用トランジスタ。
  11. 　前記インピーダンス調整回路はマイクロストリップ線を有し、
    　前記マイクロストリップ線の線幅Ｗ、および、前記マイクロストリップ線と前記接地用導体膜との距離Ｈは、０．０２５≦Ｗ／Ｈ≦１．２を満たす
    請求項１０に記載の高周波用トランジスタ。
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