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WO2018159190A1 - 検査システム、および検査システムの故障解析・予知方法 - Google Patents

検査システム、および検査システムの故障解析・予知方法 Download PDF

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WO2018159190A1
WO2018159190A1 PCT/JP2018/002934 JP2018002934W WO2018159190A1 WO 2018159190 A1 WO2018159190 A1 WO 2018159190A1 JP 2018002934 W JP2018002934 W JP 2018002934W WO 2018159190 A1 WO2018159190 A1 WO 2018159190A1
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failure
inspection
inspection system
tester
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Inventor
徹也 加賀美
Original Assignee
東京エレクトロン株式会社
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Publication date
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    • G01R31/2831—Testing of materials or semi-finished products, e.g. semiconductor wafers or substrates

Definitions

  • the present invention relates to an inspection system for inspecting an object to be inspected, and a failure analysis / prediction method of the inspection system.
  • an inspection system that performs such an electrical inspection includes a wafer stage and a wafer transfer system, a prober having a probe card having a probe that contacts a device formed on the wafer, and an electrical device connected to the device. And a tester for providing various signals and inspecting various electrical characteristics of the device.
  • Patent Document 1 describes a technique for specifying a failure factor in a prober by providing a prober controller with a self-diagnosis execution function.
  • the tester and the prober are manufactured by different manufacturers, and are often integrated after delivery to the customer. Even when the diagnostic function is provided, the diagnostic function is provided separately for the tester and the prober.
  • the prober's diagnosis may be FAIL (NG) due to the tester or vice versa.
  • FAIL FAIL
  • the tester and prober Even if it has a diagnostic function, it is difficult to grasp the fault location.
  • FAIL FAIL
  • an object of the present invention is to provide a technique capable of quickly grasping or predicting the location even when a failure of a factor straddling a tester and a prober or a sign of the previous stage occurs.
  • a stage that holds a substrate on which a plurality of devices are formed, a transport unit that transports the substrate to the stage, and a plurality of probes that contact electrodes of the plurality of devices on the substrate.
  • a prober having a probe card, a tester that provides an electrical signal to a plurality of devices on the substrate via the probe card, and inspects the electrical characteristics of the device, and when a failure occurs during the inspection, Or a failure analysis / prediction processing unit that identifies or estimates or predicts the location of a failure by analyzing the history information of the prober and the tester related to the failure when an indication of the previous stage of the failure occurs.
  • a stage that holds a substrate on which a plurality of devices are formed, a transport unit that transports the substrate to the stage, and a plurality of probes that contact electrodes of the plurality of devices on the substrate.
  • a failure analysis / prediction method that estimates or predicts, when a failure occurs during inspection, or when a sign of the previous stage of the failure occurs, the history of the prober and the tester related to the failure
  • the cause of the failure can be specified based on the knowledge of the expert, and thereby the location of the failure can be specified, estimated, or predicted.
  • the tester includes a motherboard and a plurality of inspection circuit boards mounted on the motherboard, and a contact member that connects them is disposed between the probe card mounted on the prober and the motherboard, It is possible to identify, estimate, or predict the location of a failure that has occurred in any of the inspection circuit board, the motherboard, the contact member, and the probe card.
  • a plurality of factors including a prober side factor and a tester side factor related thereto
  • the factors that are known to be normal, or the factors that are known to be normal by obtaining a normal result as a result of performing a predetermined diagnosis are excluded and remain
  • the failure location can be identified, estimated or predicted from the factors.
  • the output results of inspection items that became PASS at the time of inspection can be divided into a plurality of levels, and a sign of failure can be grasped from a change in level based on a plurality of measurement results, so that the failure can be predicted.
  • the output result is divided into a plurality of levels for the items that became PASS at the time of inspection, and from the distribution chart of the level of the device determined to be PASS
  • the failure location can be predicted.
  • a failure location can be predicted by associating the distribution map of the level of the map with the distribution of the height of the stage of the inspection object of the prober.
  • the cause of the abnormality is identified based on the history information of both the prober and the tester, so that the failure location can be identified or estimated quickly.
  • the failure location can be predicted before failure, so that the target part can be replaced or repaired in advance. For this reason, the operation rate of an inspection system can be improved.
  • FIG. 1 It is a figure showing typically the schematic structure of the inspection system concerning one embodiment of the present invention. It is a figure for demonstrating the failure analysis / prediction process part of the inspection system of FIG. It is a figure for demonstrating the structure from the test circuit board of a tester to a wafer. It is a flowchart of a failure analysis and prediction program. It is a figure which shows a state in case the installation of the probe card 25 is not normal. It is a figure which shows the state which is diagnosing with the probe card for diagnosis. It is a figure which shows the example which set the level of OK (PASS) with respect to the inspection item in multiple steps.
  • PASS level of OK
  • FIG. 1 is a diagram schematically showing a schematic configuration of an inspection system according to an embodiment of the present invention.
  • the inspection system performs an electrical inspection of a plurality of devices (IC chips; also referred to as DUT (Device Under Test) hereinafter) formed on the wafer at the stage where all processes on the wafer are completed.
  • DUT Device Under Test
  • an inspection system 100 includes a prober 200 that makes a probe of a probe card contact a device on a wafer, a tester 300 that performs an electrical inspection by giving an electrical signal to the device, a failure analysis / It has a prediction processing unit 400 and a host control unit 500.
  • the prober 200 includes a main body unit 21, a transport unit 22, and a prober control unit 27.
  • the main body 21 is attached to a housing 23, a head plate 24 that forms the top surface of the housing 23, a circular hole 24a is formed in the center, and a position corresponding to the hole 24a of the head plate 24.
  • a probe card 25 having a probe (contactor) 25a, and a stage (wafer chuck top) 26 on which the wafer W is placed and adsorbed at a position below the probe card 25.
  • the stage 26 is movable in the X, Y, Z, and ⁇ directions by an XY table mechanism, a Z direction moving mechanism, and a ⁇ direction moving mechanism (all not shown), and the wafer W is moved to a predetermined inspection position. It is designed to be positioned. Then, by raising the wafer W, the probes 25a of the probe card 25 come into contact with the electrodes of a plurality of devices.
  • the transfer unit 22 includes a transfer device (not shown), and a wafer carrier and a probe card stocker (both not shown) are mounted.
  • the transfer device transfers the wafer W from the wafer carrier onto the stage 26.
  • the probe card 25 is conveyed below the head plate 24 from the probe card stocker.
  • the prober control unit 27 controls each component of the prober 200, a main control unit having a CPU, an input unit such as a keyboard, a mouse, and a remote controller, an output unit such as a printer, a display unit such as a display, and a control And a storage unit for storing necessary information.
  • the main control unit sets a storage medium in which the processing recipe is stored in the storage unit, thereby causing the prober 200 to execute a predetermined processing operation based on the processing recipe called from the storage medium.
  • the tester 300 includes a housing 31, a mother board 32 provided horizontally at the bottom of the housing 31, a plurality of test circuit boards 33 mounted in a standing state in slots of the mother board 32, a mother board 32, and a probe card. And a tester control unit 35.
  • the mother board 32 is connected to the probe card 25 via the contact block 34.
  • the contact block 34 performs connection with the mother board 32 and connection with the probe card 25 via a plurality of contact pins 34a and 34b, respectively.
  • the contact pins 34a and 34b are pogo pins.
  • the inspection circuit board 33 gives an electrical signal to the device on the wafer W according to various test items.
  • the tester control unit 35 controls each component of the tester 300, a main control unit having a CPU, an input unit such as a keyboard, a mouse, and a remote controller, an output unit such as a printer, a display unit such as a display, and a control And a storage unit for storing necessary information.
  • the main control unit sets a storage medium in which test items and the like are stored in the storage unit, thereby causing the tester 300 to execute a predetermined operation based on the test items called from the storage medium.
  • the prober control unit 27 and the tester control unit 35 are each configured to record system operation history, operator operation history, diagnosis history, and other history information for the purpose of elucidating and coping with the cause of any failure.
  • a history information acquisition unit (not shown) that acquires (log data) is included, and the history information acquired by the history information acquisition unit is stored in the history information storage / management unit 40.
  • the failure analysis / prediction processing unit 400 has artificial intelligence (AI), and when a failure (FAIL) or a sign of failure occurs, the failure analysis / prediction processing unit 400 performs factor analysis on the information from the prober 200 or the tester 300, When the location is not known, the history information of the tester and prober related to the failure is obtained from the history information storage / management unit 40, and the location of the failure is determined based on the information and knowledge of an expert such as a service / developer. Know (identify or estimate) or predict.
  • AI artificial intelligence
  • the failure analysis / prediction processing unit 400 can acquire stage coordinate information, contact weight information, probe position / tilt information, and stage temperature as prober information from the history information storage / management unit 40.
  • pin leak information, pin contact resistance, and pin power supply voltage / current information can be acquired as tester information.
  • the host control unit 500 includes a main control unit having a CPU, an input unit such as a keyboard, a mouse, and a remote controller, an output unit such as a printer, a display unit such as a display, and a storage unit that stores information necessary for control. have.
  • the host control unit 500 is a control unit that is higher than the prober control unit 27 and the tester control unit 35.
  • the host control unit 500 transmits and receives information to the prober control unit 27 and the tester control unit 35, and converts the failure information into a failure analysis / prediction processing unit 400.
  • To the failure analysis / prediction processing unit 400 receives information on the cause of the failure (or its sign), and displays the information on the display unit.
  • the probe card 25 is mounted by the transfer unit 22 of the prober 200, and then the wafer W in the carrier is transferred onto the stage 26 by the transfer unit 22, and the wafer W is transferred onto the stage 26.
  • the wafer W is subjected to an electrical inspection by the tester 300 while being vacuum-sucked.
  • the probe card 25 is electrically connected to the mother board 32 via the contact block 34.
  • the stage 26 is raised to bring the probe 25a of the probe card 25 into contact with each device (DUT) on the wafer W. Then, as shown in FIG. 3, the electrical signal from the inspection circuit board 33 reaches each device on the wafer W through the mother board 32, the contact block 34, and the probe card 25, and further from the device to the probe card 25, the contact block 34, Return to the inspection circuit board 33 through the mother board 32. Thereby, the electrical characteristics of each device are inspected.
  • the voltage, current, logic waveform, etc. are output from the tester 300 to the device on the wafer, the voltage, current, and logic waveform from the device are measured, and the PASS and NG of the device are determined.
  • test circuit board 33 to the wafer of the tester 300 are configured as shown in FIG. 3, the tester measurement accuracy, the position of the contact portion, the contact between the wafer W and the probe 25a, the position of the stage 26 (wafer chuck top), etc. Thus, the device on the wafer W is measured.
  • failure analysis / prediction processing is performed.
  • the program of the unit 400 is activated to deal with such a problem.
  • the sign of the previous stage of failure refers to a case where the PASS level is divided into several stages, and even if it is PASS, it is determined that a failure will occur in the near future, which contributes to failure prediction. is there.
  • ⁇ Failure analysis / prediction program> A flowchart of the failure analysis / prediction program at this time is shown in FIG. First, it is notified that a failure or a pre-failure sign has occurred (step 1).
  • “failure” means that the measurement has become “FAIL”, and not only the original failure of the device component, but also that the device has not failed but has become “FAIL” due to dust or the like. Including.
  • step 2 the information in the tester or the prober is acquired, and the factor analysis is performed with the information (step 2). It is determined whether or not the factor has been identified (step 3). If the factor has been identified, the process ends.
  • the past history of the tester or prober in the history information storage / management unit 40 is searched (step 4).
  • it is determined whether there is information on the failure (or indication) or information close to the failure (or indication) (step 5). If there is no close information, the other information (if the prober is the first analyzed is the information of the tester, the first analysis is the information of the prober if it is the information of the prober), in the past history Information on the failure (or indication) or information close to the failure (or indication) is analyzed (step 6).
  • it is determined whether or not the failure (or indication) location and the analysis position are related (step 7). If so, the failure location is specified or estimated or the failure location is predicted (step 8) and registered as a history. (Step 9). And the result is displayed on a display part, for example. When a failure is predicted, it can be dealt with at a stage where no failure actually occurs.
  • step 5 if there is information close in step 5, the failure location is specified or estimated or the failure location is predicted (step 8) and registered as a history (step 9). If the failure (or symptom) location and the analysis position are not related in step 7, another information is searched and the past history in step 6 is analyzed.
  • the failure location can be grasped and predicted.
  • the level in OK is set to 6 levels as shown in FIG.
  • Level 0 in FIG. 7 is a level at which there is almost no possibility of failure, and approaches FAIL as the level increases from level 1 to level 5.
  • the analysis / prediction processing unit 400 can predict a failure of a specific part (for example, a probe card or an inspection circuit board).
  • ⁇ Analysis result display using wafer map> the method of dividing the PASS level into a plurality of stages can be used for the wafer map, and the analysis result can be confirmed by displaying the wafer map. Since failure analysis is basically performed on a device (DUT) basis, if a plurality of DUTs are PASS but the level is high and it is determined to be a pre-failure stage, the influence of this on multiple wafers on the wafer is determined. It can be confirmed on the wafer map displaying the DUT. For the display of the wafer map, it is possible to select display of only the latest result or display in which past results are superimposed.
  • FIG. 8 to FIG. 10 show examples of failure analysis / prediction when a plurality of DUTs are FAIL or PASS using a wafer map capable of level display, but the level is high and it is determined to be a pre-failure stage. In these figures, the darker the color, the higher the level in FIG.
  • FIG. 8 shows a case where a dark portion (high level) is generated in a linear shape on the wafer map.
  • Each of the plurality of inspection circuit boards 33 corresponds to a different linear region among the plurality of DUTs on the wafer. Therefore, when the color is dark like this, one of the inspection circuit boards 33 is defective. It is thought that the cause is that it is in the previous stage of failure.
  • FIG. 9 shows a case where a dark spot color (high level) occurs in a part of the wafer map. This is considered to be caused by a foreign object caught in the tip of the contact pin, and the contact of surrounding contact pins deteriorated due to the influence.
  • FIG. 10 shows a case where an overall dark color (high level) portion is generated on the right side of the wafer map. This is considered to be because the contact of the wafer card or the probe is not uniform. For example, the state is as shown in FIG.
  • the height of the stage is determined by displaying the variation with respect to the average height of the four points at the four points of the stage, for example, by 6 levels (levels 0 to 5) and FAIL in FIG. An example is shown in FIG. Also in FIG. 11, the darker the color, the higher the level of FIG. For example, the state is as shown in FIG. If there are variations in the height of the stage, it can be visually confirmed. In combination with the results shown in FIG. 10 above, it can be considered that there is an influence between the contact block and the tester due to the height variation of the stage 26.
  • the cause of the abnormality is identified based on the history information of both the prober and the tester, so that the failure location can be identified or estimated quickly. it can.
  • the failure location can be predicted before failure, so that the target part can be replaced or repaired in advance. For this reason, the operation rate of an inspection system can be improved.
  • the present invention is not limited to the above-described embodiment, and various modifications can be made within the scope of the idea of the present invention.
  • the flowchart of FIG. 4 is merely an example, and the present invention is not limited to this as long as failure analysis and failure prediction can be performed from both prober and tester information.
  • the configuration of the inspection system is not limited to the above embodiment, and the inspection system may include a plurality of probers and a plurality of testers.
  • substrate was shown, a board

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Abstract

検査装置（１００）は、複数のデバイスが形成された基板Ｗを保持するステージ（２６）と、基板（Ｗ）をステージ（２６）に搬送する搬送部（２２）と、複数のプローブ２５ａを基板（Ｗ）上の複数のデバイスの電極に接触させるプローブカード（２５）とを有するプローバ（２００）と、プローブカード（２５）を介して基板（Ｗ）上の複数のデバイスに電気的信号を与え、デバイスの電気特性を検査するテスタ（３００）と、検査の際に故障が発生したとき、または故障の前段階の兆候が発生したときに、その故障に関連するプローバ（２００）とテスタ（３００）の履歴情報を解析して故障の箇所を把握または予知する故障解析・予知処理部（４００）とを有する。

Description

検査システム、および検査システムの故障解析・予知方法
　本発明は、被検査体の検査を行う検査システム、および検査システムの故障解析・予知方法に関する。
　半導体デバイスの製造プロセスにおいては、半導体ウエハ（以下単にウエハと記す）における全てのプロセスが終了した段階で、ウエハに形成されている複数のデバイス（ＩＣチップ）の電気的検査が行われる。このような電気的検査を行う検査システムは、一般的に、ウエハステージとウエハ搬送系を有するとともに、ウエハに形成されたデバイスに接触するプローブを有するプローブカードが装着されるプローバと、デバイスに電気的信号を与え、デバイスの種々の電気特性を検査するためのテスタとを有している。
　このような検査システムにおいて、故障が発生したとき、その故障要因を迅速に特定して対処することが求められている。また、故障を事前に予知して故障を回避することも求められている。
　特許文献１には、プローバのコントローラに自己診断実行機能を持たせて、プローバにおける故障要因を特定する技術が記載されている。
特開２００７－２３５０３１号公報
　ところで、テスタとプローバは、それぞれ別のメーカにより製造され、顧客納入後にこれらを一体化することが多く、診断機能を持たせる場合にも、テスタとプローバに別個に診断機能を設けることになる。
　しかし、テスタおよびプローバのそれぞれの診断機能を用いて故障解析を行う場合、テスタ起因でプローバの診断がＦＡＩＬ（ＮＧ）の場合や、その逆の場合があり、そのような場合にはテスタおよびプローバが診断機能を有していても、故障箇所を把握することが困難である。また、故障予知を行おうとしても、同様に、テスタ起因でプローバの診断がＦＡＩＬ（ＮＧ）の場合およびその逆の場合には十分な予知が行えない。
　したがって、本発明の目的は、テスタおよびプローバにまたがる要因の故障またはその前段階の兆候が生じた場合でもその箇所を迅速に把握することまたは予知することができる技術を提供することにある。
　本発明の第１の観点によれば、複数のデバイスが形成された基板を保持するステージと、基板を前記ステージに搬送する搬送部と、複数のプローブを基板上の複数のデバイスの電極に接触させるプローブカードとを有するプローバと、前記プローブカードを介して前記基板上の複数のデバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタと、検査の際に故障が発生したとき、または前記故障の前段階の兆候が発生したときに、その故障に関連する前記プローバと前記テスタの履歴情報を解析して故障の箇所を特定もしくは推定、または予知する故障解析・予知処理部とを有することを特徴とする検査システムが提供される。
　本発明の第２の観点によれば、複数のデバイスが形成された基板を保持するステージと、基板を前記ステージに搬送する搬送部と、複数のプローブを基板上の複数のデバイスの電極に接触させるプローブカードとを有するプローバと、前記プローブカードを介して前記基板上の複数のデバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタとを有する検査システムにおいて、故障の箇所を特定もしくは推定または予知する故障解析・予知方法であって、検査の際に故障が発生したとき、または前記故障の前段階の兆候が発生したときに、その故障に関連する前記プローバと前記テスタの履歴情報を解析して故障の箇所を特定もしくは推定、または予知することを特徴とする検査システムの故障解析・予知方法が提供される。
　上記第１の観点および第２の観点において、前記履歴情報と知見者の知見に基づいて故障の箇所を把握または予知することが好ましい。前記故障の要因が複数想定される場合、前記知見者の知見に基づいて、前記故障の要因を特定し、それにより故障の箇所を特定もしくは推定または予知することができる。
　前記テスタは、マザーボードと、前記マザーボードに装着された複数の検査回路ボードとを有し、前記プローバに装着されたプローブカードと前記マザーボードとの間に、これらを接続するコンタクト部材が配置され、前記検査回路ボード、前記マザーボード、前記コンタクト部材、前記プローブカードのいずれかに生じた故障の箇所を特定もしくは推定または予知するようにすることができる。
　基板に形成された複数のデバイスの検査において、接触不良または前記テスタから被検査体までの伝送経路の抵抗大となる故障が生じたとき、それに関するプローバ側の要因およびテスタ側の要因を含む複数の要因を把握し、それらの中で正常であることが分かっている要因、または所定の診断を行った結果正常な結果が得られたことにより正常であることがわかる要因を除外し、残った要因から故障箇所を特定もしくは推定または予知することができる。
　検査の際にＰＡＳＳになった検査項目について出力結果を複数段階にレベル分けし、複数の測定結果によるレベルの変化から故障の兆候を把握し、故障を予知することができる。この場合に、基板に形成された複数のデバイスを表示するマップにおいて、検査の際にＰＡＳＳになった項目について出力結果を複数段階にレベル分けし、ＰＡＳＳと判断されたデバイスのレベルの分布図から故障箇所を予知することができる。また、前記マップの前記レベルの分布図と、前記プローバの被検査体のステージの高さの分布を関連付けることにより故障箇所を予知することができる。
　本発明によれば、故障が発生した場合に、プローバおよびテスタの両方の履歴情報に基づいて異常の要因を特定するので、迅速に故障箇所の特定もしくは推定を行うことができる。また、故障の前段階の兆候が発生した場合に、故障する前に故障箇所を予知することができるので、事前に対象部品の交換や修理が可能となる。このため、検査システムの稼働率を向上させることができる。
本発明の一実施形態に係る検査システムの概略構成を模式的に示す図である。 図１の検査システムの故障解析・予知処理部を説明するための図である。 テスタの検査回路ボードからウエハまでの構成を説明するための図である。 故障解析・予知プログラムのフローチャートである。 プローブカード２５の設置が正常でない場合の状態を示す図である。 診断用プローブカードで診断を行っている状態を示す図である。 検査項目に対してＯＫ（ＰＡＳＳ）のレベルを複数段階に設定した例を示す図である。 ウエハマップを用いた解析結果表示例を説明する図であり、ウエハマップに線状に色が濃い（ＦＡＩＬまたはレベルが高い）部分が生じる場合を示す図である。 ウエハマップを用いた解析結果表示例を説明する図であり、ウエハマップの一部にスポット的に色が濃い（ＦＡＩＬまたはレベルが高い）部分が生じる場合を示す図である。 ウエハマップを用いた解析結果表示例を説明する図であり、ウエハマップの右側に全体的に色が濃い（ＦＡＩＬまたはレベルが高い）部分が生じる場合を示す図である。 ステージ（ウエハチャックトップ）の高さ位置のバラツキを表示した例を示す図である。 ステージ（ウエハチャックトップ）の高さ位置がばらついた状態の例を示す図である。
　以下、添付図面を参照して本発明の実施の形態について詳細に説明する。
　＜検査システム＞
　図１は、本発明の一実施形態に係る検査システムの概略構成を模式的に示す図である。検査システムは、ウエハにおける全てのプロセスが終了した段階で、ウエハに形成されている複数のデバイス（ＩＣチップ；以下ＤＵＴ（Device Under Test）ともいう）の電気的検査を行うものである。
　図１に示すように、検査システム１００は、ウエハ上のデバイスに対してプローブカードのプローブを接触させるプローバ２００と、デバイスに電気信号を与えて電気的な検査を行うテスタ３００と、故障解析・予知処理部４００と、上位制御部５００とを有している。
　プローバ２００は、本体部２１と、搬送部２２と、プローバ制御部２７とを有している。
　本体部２１は、筐体２３と、筐体２３の天面を構成し、中央に円形の孔２４ａが形成されたヘッドプレート２４と、ヘッドプレート２４の孔２４ａに対応する位置に取り付けられ、複数のプローブ（接触子）２５ａを有するプローブカード２５と、プローブカード２５の下方位置でウエハＷを載置し、吸着するステージ（ウエハチャックトップ）２６とを有する。ステージ２６は、Ｘ－Ｙテーブル機構、Ｚ方向移動機構およびθ方向移動機構（いずれも図示せず）によりＸ、Ｙ、Ｚ、θ方向に移動可能となっており、ウエハＷを所定の検査位置へ位置決めするようになっている。そして、ウエハＷを上昇させることにより、プローブカード２５のプローブ２５ａが複数のデバイスの電極に接触するようになっている。
　搬送部２２は搬送装置（図示せず）を有するとともに、ウエハキャリアおよびプローブカードストッカ（いずれも図示せず）が装着されており、搬送装置により、ウエハキャリアからウエハＷをステージ２６上に搬送するとともに、プローブカードストッカからプローブカード２５をヘッドプレート２４の下方に搬送する。
　プローバ制御部２７は、プローバ２００の各構成部を制御する、ＣＰＵを有する主制御部と、キーボードやマウス、リモコン等の入力部と、プリンター等の出力部と、ディスプレイ等の表示部と、制御に必要な情報を記憶する記憶部とを有している。主制御部は、検査に際して、記憶部に処理レシピが記憶された記憶媒体をセットすることにより、記憶媒体から呼び出された処理レシピに基づいてプローバ２００に所定の処理動作を実行させる。
　テスタ３００は、筐体３１と、筐体３１内の底部に水平に設けられたマザーボード３２と、マザーボード３２のスロットに立設状態で装着された複数の検査回路ボード３３と、マザーボード３２とプローブカード２５とを接続するためのコンタクトブロック３４と、テスタ制御部３５とを有している。
　マザーボード３２は、コンタクトブロック３４を介してプローブカード２５に接続される。コンタクトブロック３４は、マザーボード３２との間の接続およびプローブカード２５との間の接続を、それぞれ複数のコンタクトピン３４ａおよび３４ｂを介して行う。コンタクトピン３４ａおよび３４ｂはポゴピンで構成されている。検査回路ボード３３は、種々のテスト項目に応じてウエハＷのデバイスに電気的信号を与えるものである。
　テスタ制御部３５は、テスタ３００の各構成部を制御する、ＣＰＵを有する主制御部と、キーボードやマウス、リモコン等の入力部と、プリンター等の出力部と、ディスプレイ等の表示部と、制御に必要な情報を記憶する記憶部とを有している。主制御部は、検査に際して、記憶部にテスト項目等が記憶された記憶媒体をセットすることにより、記憶媒体から呼び出されたテスト項目に基づいてテスタ３００に所定の動作を実行させる。
　プローバ制御部２７およびテスタ制御部３５は、それぞれ、何等かの故障が発生した場合に、その原因の解明や対処を目的として、システムの動作履歴や操作者の操作履歴、診断履歴等の履歴情報（ログデータ）を取得する履歴情報取得部（図示せず）を有し、履歴情報取得部が取得した履歴情報は、履歴情報記憶・管理部４０に記憶されるようになっている。
　故障解析・予知処理部４００は、人口知能（ＡＩ）を有しており、故障（ＦＡＩＬ）または故障の兆候が発生したときに、プローバ２００またはテスタ３００からの情報で要因解析を行い、それで故障箇所がわからない場合に、履歴情報記憶・管理部４０から、その故障に関連するテスタおよびプローバの履歴情報を取得し、その情報とサービス・開発者等の知見者の知見に基づいて故障の箇所を把握（特定または推定）または予知する。
　図２に示すように、故障解析・予知処理部４００は、履歴情報記憶・管理部４０から、プローバ情報として、ステージ座標情報、コンタクト加重情報、プローブ位置・傾き情報、ステージ温度を取得することができ、テスタ情報として、ピンリーク情報、ピン接触抵抗、ピン電源電圧・電流情報を取得することができる。
　上位制御部５００は、ＣＰＵを有する主制御部と、キーボードやマウス、リモコン等の入力部と、プリンター等の出力部と、ディスプレイ等の表示部と、制御に必要な情報を記憶する記憶部とを有している。上位制御部５００は、プローバ制御部２７およびテスタ制御部３５の上位の制御部であり、プローバ制御部２７およびテスタ制御部３５に対する情報の授受を行うとともに、故障情報を故障解析・予知処理部４００に送り、故障解析・予知処理部４００から故障（またはその兆候）の要因に関する情報を受け取り、その情報を表示部に表示する。
　＜検査方法＞
　このように構成された検査システム１００においては、プローバ２００の搬送部２２によりプローブカード２５を装着し、次いで搬送部２２によりキャリア内のウエハＷをステージ２６上に搬送し、ウエハＷをステージ２６上に真空吸着した状態で、ウエハＷに対してテスタ３００により、電気的検査を行う。このとき、プローブカード２５はコンタクトブロック３４を介してマザーボード３２に電気的に接続されている。
　検査に際しては、ステージ２６を上昇させてプローブカード２５のプローブ２５ａをウエハＷの各デバイス（ＤＵＴ）に接触させる。そして、図３に示すように、検査回路ボード３３からの電気信号が、マザーボード３２、コンタクトブロック３４、プローブカード２５を経てウエハＷの各デバイスに至り、さらにデバイスからプローブカード２５、コンタクトブロック３４、マザーボード３２を経て検査回路ボード３３に戻る。これにより各デバイスの電気的特性が検査される。
　具体的には、テスタ３００からウエハ上のデバイスに対して、電圧、電流、ロジック波形等を出力し、デバイスからの電圧、電流、ロジック波形を測定し、デバイスのＰＡＳＳおよびＮＧを判断する。
　テスタ３００の検査回路ボード３３からウエハまでは図３のような構成となっているため、テスタ測定精度、コンタクト部の位置、ウエハＷとプローブ２５ａの接触、ステージ２６（ウエハチャックトップ）の位置等の複数の要因が含まれてウエハＷ上のデバイスの測定に至っている。
　そのため、上記の構成上のどこかに不具合があった場合、ウエハの測定不良（故障）が発生するが、従来は、その要因がどこにあるのかが容易に特定できないことがあった。その理由の一つとして、従来、テスタの情報とプローバの情報を別個に管理していたため、テスタおよびプローバの一方が他方の要因で不良（故障）を起こした場合は、その要因を特定できないことが挙げられる。また、故障を予知して事前に対応することが求められるが、このようにテスタの情報とプローバの情報を別個に管理する場合は、故障の予知も困難である。
　そこで、本実施形態では、検査のときに不良（ＦＡＩＬ）となった際、すなわち何らかの故障が生じた場合に、またはＦＡＩＬではないが故障の前段階の兆候が生じた場合、故障解析・予知処理部４００のプログラムが起動されるようにし、このような問題に対処する。なお、故障の前段階の兆候とは、後述するように、ＰＡＳＳのレベルを何段階かに分け、ＰＡＳＳであっても近い将来に故障となると判断される場合をいい、故障予知に資するものである。
　＜故障解析・予知プログラム＞
　このときの故障解析・予知プログラムのフローチャートを図４に示す。
　まず、故障または故障の前段階の兆候が発生したことが通知される（ステップ１）。なお、ここで「故障」とは、測定が「ＦＡＩＬ」になったことをいい、装置構成部の本来の故障のみならず、装置は故障していないがゴミ等により「ＦＡＩＬ」になったことも含む。
　次に、テスタ内またはプローバ内の情報を取得しその情報で要因解析を行う（ステップ２）。要因の特定ができたか否かを判断し（ステップ３）、要因が特定できた場合は終了する。
　要因の特定ができない場合は、履歴情報記憶・管理部４０のテスタまたはプローバの過去の履歴を検索する（ステップ４）。次に、その故障（もしくは兆候）の情報またはその故障（もしくは兆候）に近い情報があるか否かを判断する（ステップ５）。近い情報がない場合、他方の情報（最初に解析したのがプローバの場合はテスタの情報であり、最初に解析したのがテスタの情報の場合はプローバの情報）で、過去の履歴の中でその故障（もしくは兆候）の情報または故障（もしくは兆候）に近い情報を解析する（ステップ６）。次に、故障（もしくは兆候）箇所と解析位置とが関連するかを判断し（ステップ７）、関連する場合は、故障箇所を特定もしくは推定または故障箇所を予知し（ステップ８）、履歴として登録する（ステップ９）。そして、その結果は、例えば表示部に表示される。故障を予知した場合には、実際に故障は生じていない段階で対処することができる。
　一方、上記ステップ５で近い情報がある場合、故障箇所を特定もしくは推定または故障箇所を予知し（ステップ８）、履歴として登録する（ステップ９）。また、ステップ７で、故障（もしくは兆候）箇所と解析位置とが関連しない場合は、別の情報を検索して、ステップ６の過去の履歴の解析を行う。
　＜故障解析・予知の実例＞
　次に、故障解析・予知の実例について説明する。
　例えば、図５に示すように、プローブカード２５の設置が正常でない場合、ウエハ検査において、接触不良（オープン）、または、テスタからウエハまでの伝送経路の抵抗大により、検査結果不良が発生する。
　接触不良または伝送経路の抵抗大のときの発生要因としては、以下の(1)～(5)の複数の要因が考えられる。
　(1)コンタクトブロック３４のテスタ側のコンタクト
　(2)コンタクトブロック３４のプローブカード側のコンタクト
　(3)プローブ２５ａとウエハＷのコンタクト
　(4)ステージ２６（チャックトップ）の水平不良→ステージの高さ情報から判断
　(5)テスタ出力および測定不良等→テスタ診断結果から判断
　既にこの時点で、テスタ診断結果およびステージ２６の高さの情報で、これらが正常であることがわかっていれば、コンタクトブロック３４およびプローブカード周辺での不良（故障）が推測される。
　さらに、図６に示すように、診断用プローブカード２５０で診断を行った結果、正常な結果が得られていれば、上記(1)および(2)が正常であることがわかり、要因は(3)のプローブカードによる接触不良と推測（特定）することができ、故障箇所を把握することができる。また、後述するようにＰＡＳＳのレベルを複数レベルに設定しておけば、これらにより故障箇所の予知を行うことができる。
　このように、テスタ３００およびプローバ２００からの情報と、サービス・開発者等の装置知見者による要因解析プロセスに関する知見に基づいて、故障箇所の把握・予知が可能となる。
　＜故障予知＞
　次に、故障予知について詳細に説明する。
　テスタ３００によるウエハＷ上のデバイス（ＤＵＴ）の検査においては、デバイスごとに検査結果が得られ、ＯＫ（ＰＡＳＳ）であっても、全く問題のないレベルからＦＡＩＬに近いレベルまで存在する。
　複数の検査項目に対して、ＯＫ（ＰＡＳＳ）内のレベルを例えば図７に示すように、６段階に設定する。図７のレベル０は、故障の可能性がほとんどないレベルであり、レベル１～５とレベルが高くなるに従ってＦＡＩＬに近づいて行く。
　例えばある検査項目（機能）について、複数日または複数回の測定結果を使用する。複数の測定結果が全てレベル０であれば、この検査項目（機能）は高い水準で正常であり、現時点では故障の可能性は低いと判断できる。しかし、時間経過に従って、測定結果がレベル１、２、３と上昇していけば、将来的に故障（ＦＡＩＬ）に至る可能性が高く、上昇の時間間隔が所定の値になったときに、故障の前段階の兆候ありとする。これにより、故障時期を予測することができる。その結果、事前に当該部品の交換、修理が可能となる。また、同じように、別項目もレベル分けを行い、上述のように比較、参照することで、故障の要因箇所の特定も可能となる。
　例えば、ユーザーが検査システムを用いてウエハの検査を行った際、歩留まりが以前と比較して悪くなったとする。例えば最終的に図３の構造において接触抵抗が大の箇所があるとされる場合、従来はその箇所の特定が困難であり、故障予知ができなかった。その理由は、従来、各診断項目についてウエハの全てのデバイスの検査を行っているものの、その結果はＰＡＳＳとＦＡＩＬでしかなく、段階的な評価ができなかったからである。
　これに対し、上述のようにＰＡＳＳのレベルを複数段階に分けることにより、故障の前段階の兆候を把握することができ、かつ複数項目を合わせてその箇所も特定できるので、それに基づいて、故障解析・予知処理部４００により、特定部分（例えば、プローブカード、検査回路ボード）の故障の予知を行うことができる。
　＜ウエハマップを用いた解析結果表示＞
　このようにＰＡＳＳのレベルを複数段階に分ける手法をウエハマップに用い、ウエハマップを表示して解析結果を確認することができる。故障解析は基本的にデバイス（ＤＵＴ）単位で行うため、複数のＤＵＴがＰＡＳＳではあるがレベルが高く故障の前段階と判断された場合、これがどの影響で発生しているかをウエハ上の複数のＤＵＴを表示したウエハマップで確認することができる。ウエハマップの表示は、直近の結果のみの表示と、過去の結果を重ね合せた表示の選択が可能である。
　レベル表示可能なウエハマップを用いて複数のＤＵＴがＦＡＩＬ、またはＰＡＳＳではあるがレベルが高く故障の前段階と判断された場合の故障解析・予知の例を図８～図１０に示す。これらの図において、色が濃いほど図７のレベルが高いことを示す。
　図８は、ウエハマップに線状に色が濃い（レベルが高い）部分が生じる場合である。複数の検査回路ボード３３は、それぞれ、ウエハ上の複数のＤＵＴのうち異なる線状領域に対応しているため、このように線状に色が濃い場合は、検査回路ボード３３の一枚が故障しているか、故障の前段階であることが要因であると考えられる。
　図９は、ウエハマップの一部にスポット的に色が濃い（レベルが高い）部分が生じる場合である。これは、コンタクトピンの先端に異物が挟まり、その影響で周りのコンタクトピンの接触が悪くなったことが要因と考えられる。
　図１０は、ウエハマップの右側に全体的に色が濃い（レベルが高い）部分が生じる場合である。これは、ウエハカードまたはプローブの接触が均一になっていないことが要因と考えられる。例えば、図５のような状態である。
　＜ステージ（ウエハチャックトップ）の高さ＞
　ステージの高さは、ステージの４点において、４点の高さ平均に対するバラツキを例えば図７の６段階（レベル０～５）およびＦＡＩＬで判定し表示する。その例を図１１に示す。図１１においても、色が濃いほど図７のレベルが高いことを示す。例えば、図１２のような状態である。ステージの高さにバラツキがあった場合、視覚的に確認することができる。上記図１０の結果も合わせれば、ステージ２６の高さバラツキに起因して、コンタクトブロックからテスタまでの間に影響を与えることも考えられる。
　以上のように、本実施形態によれば、故障が発生した場合に、プローバおよびテスタの両方の履歴情報に基づいて異常の要因を特定するので、迅速に故障箇所の特定もしくは推定を行うことができる。また、故障の前段階の兆候が発生した場合に、故障する前に故障箇所を予知することができるので、事前に対象部品の交換や修理が可能となる。このため、検査システムの稼働率を向上させることができる。
　＜他の適用＞
　なお、本発明は上記実施形態に限定されることなく、本発明の思想の範囲内において種々変形可能である。例えば、上記実施形態において、図４のフローチャートは例示に過ぎず、プローバおよびテスタの両方の情報から故障解析および故障予知ができればこれに限定されない。また、検査システムの構成も上記実施形態に限定されず、また、検査システムが複数のプローバおよび複数のテスタを含んでいてもよい。さらに、基板として半導体ウエハを用いた例を示したが、基板は半導体ウエハに限るものではない。
　２１；本体部、２２；搬送部、２３；筐体、２４；ヘッドプレート、２５；プローブカード、２５ａ；プローブ、２６；ステージ（ウエハチャックトップ）、２７；プローバ制御部、３１；筐体、３２；マザーボード、３３；検査回路ボード、３４；コンタクトブロック、３５；テスタ制御部、４０；履歴情報記憶・管理部、１００；検査システム、２００；プローバ、３００；テスタ、４００；故障解析・予知処理部、５００；上位制御部

Claims (16)

  1. 　複数のデバイスが形成された基板を保持するステージと、基板を前記ステージに搬送する搬送部と、複数のプローブを基板上の複数のデバイスの電極に接触させるプローブカードとを有するプローバと、
    　前記プローブカードを介して前記基板上の複数のデバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタと、
    　検査の際に故障が発生したとき、または前記故障の前段階の兆候が発生したときに、その故障に関連する前記プローバと前記テスタの履歴情報を解析して故障の箇所を特定もしくは推定、または予知する故障解析・予知処理部と、
    を有することを特徴とする検査システム。
  2. 　前記故障解析・予知処理部は、前記履歴情報と知見者の知見に基づいて故障の箇所を特定もしくは推定、または予知することを特徴とする請求項１に記載の検査システム。
  3. 　前記故障の要因が複数想定される場合、前記知見者の知見に基づいて、前記故障の要因を特定し、それにより故障の箇所を特定もしくは推定、または予知することを特徴とする請求項２に記載の検査システム。
  4. 　前記テスタは、マザーボードと、前記マザーボードに装着された複数の検査回路ボードとを有し、前記プローバに装着されたプローブカードと前記マザーボードとの間に、これらを接続するコンタクト部材が配置され、前記検査回路ボード、前記マザーボード、前記コンタクト部材、前記プローブカードのいずれかに生じた故障の箇所を特定または推定または予知することを特徴とする請求項１から請求項３のいずれか１項に記載の検査システム。
  5. 　基板に形成された複数のデバイスの検査において、接触不良または前記テスタから被検査体までの伝送経路の抵抗が大となる故障が生じたとき、
    　それに関するプローバ側の要因およびテスタ側の要因を含む複数の要因を把握し、それらの中で正常であることが分かっている要因、または所定の診断を行った結果正常な結果が得られたことにより正常であることがわかる要因を除外し、残った要因から故障箇所を特定もしくは推定または予知することを特徴とする請求項４に記載の検査システム。
  6. 　検査の際にＰＡＳＳになった検査項目について出力結果を複数段階にレベル分けし、複数の測定結果によるレベルの変化から故障の兆候を把握し、故障を予知することを特徴とする請求項１から請求項５のいずれか１項に記載の検査システム。
  7. 　基板に形成された複数のデバイスを表示するマップにおいて、検査の際にＰＡＳＳになった項目について出力結果を複数段階にレベル分けし、ＰＡＳＳと判断されたデバイスのレベルの分布図から故障箇所を予知することを特徴とする請求項６に記載の検査システム。
  8. 　前記マップの前記レベルの分布図と、前記プローバの被検査体のステージの高さの分布を関連付けることにより故障箇所を予知することを特徴とする請求項７に記載の検査システム。
  9. 　複数のデバイスが形成された基板を保持するステージと、基板を前記ステージに搬送する搬送部と、複数のプローブを基板上の複数のデバイスの電極に接触させるプローブカードとを有するプローバと、前記プローブカードを介して前記基板上の複数のデバイスに電気的信号を与え、前記デバイスの電気特性を検査するテスタとを有する検査システムにおいて、故障の箇所を把握または予知する故障解析・予知方法であって、
    　検査の際に故障が発生したとき、または前記故障の前段階の兆候が発生したときに、その故障に関連する前記プローバと前記テスタの履歴情報を解析して故障の箇所を特定もしくは推定、または予知することを特徴とする検査システムの故障解析・予知方法。
  10. 　前記履歴情報と知見者の知見に基づいて故障の箇所を特定もしくは推定または予知することを特徴とする請求項９に記載の検査システムの故障解析・予知方法。
  11. 　前記故障の要因が複数想定される場合、前記知見者の知見に基づいて、前記故障の要因を特定し、それにより故障の箇所を特定もしくは推定または予知することを特徴とする請求項１０に記載の検査システムの故障解析・予知方法。
  12. 　前記テスタは、マザーボードと、前記マザーボードに装着された複数の検査回路ボードとを有し、前記プローバに装着されたプローブカードと前記マザーボードとの間に、これらを接続するコンタクト部材が配置され、前記検査回路ボード、前記マザーボード、前記コンタクト部材、前記プローブカードのいずれかに生じた故障の箇所を特定もしくは推定、または予知することを特徴とする請求項９から請求項１１のいずれか１項に記載の検査システムの故障解析・予知方法。
  13. 　基板に形成された複数のデバイスの検査において、接触不良または前記テスタから被検査体までの伝送経路の抵抗が大となる故障が生じたとき、
    　それに関するプローバ側の要因およびテスタ側の要因を含む複数の要因を把握し、それらの中で正常であることが分かっている要因、または所定の診断を行った結果正常な結果が得られたことにより正常であることがわかる要因を除外し、残った要因から故障箇所を特定もしくは推定または予知することを特徴とする請求項１２に記載の検査システムの故障解析・予知方法。
  14. 　検査の際にＰＡＳＳになった検査項目について出力結果を複数段階にレベル分けし、複数の測定結果によるレベルの変化から故障の兆候を把握し、故障を予知することを特徴とする請求項９から請求項１３のいずれか１項に記載の検査システムの故障解析・予知方法。
  15. 　基板に形成された複数のデバイスを表示するマップにおいて、検査の際にＰＡＳＳになった項目について出力結果を複数段階にレベル分けし、ＰＡＳＳと判断されたデバイスのレベルの分布図から故障箇所を予知することを特徴とする請求項１４に記載の検査システムの故障解析・予知方法。
  16. 　前記マップの前記レベルの分布図と、前記プローバの被検査体のステージの高さの分布を関連付けることにより故障箇所を予知することを特徴とする請求項１５に記載の検査システムの故障解析・予知方法。
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