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WO2018173789A1 - 撮像素子、電子機器 - Google Patents

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WO2018173789A1
WO2018173789A1 PCT/JP2018/009145 JP2018009145W WO2018173789A1 WO 2018173789 A1 WO2018173789 A1 WO 2018173789A1 JP 2018009145 W JP2018009145 W JP 2018009145W WO 2018173789 A1 WO2018173789 A1 WO 2018173789A1
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WO
WIPO (PCT)
Prior art keywords
pixel
region
charge
light
light shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/009145
Other languages
English (en)
French (fr)
Inventor
至通 熊谷
阿部　高志
遼人 吉田
山村　育弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to KR1020197024606A priority Critical patent/KR102538711B1/ko
Priority to CN201880017889.0A priority patent/CN110520993B/zh
Priority to DE112018001494.0T priority patent/DE112018001494T5/de
Priority to US16/491,008 priority patent/US10991734B2/en
Publication of WO2018173789A1 publication Critical patent/WO2018173789A1/ja
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Priority to US17/217,556 priority patent/US20210217787A1/en
Ceased legal-status Critical Current

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    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
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    • H10F39/8033—Photosensitive area
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    • H10F39/805—Coatings
    • H10F39/8057—Optical shielding
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    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/807—Pixel isolation structures

Definitions

  • the present disclosure relates to an image sensor and an electronic device, and for example, relates to an image sensor and an electronic device that can obtain a better pixel signal.
  • Image sensors such as CMOS (Complementary Metal Oxide Semiconductor) image sensors and CCD (Charge Coupled Devices) are widely used in digital still cameras and digital video cameras.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Devices
  • CMOS image sensor For example, light incident on a CMOS image sensor is photoelectrically converted in a PD (Photodiode) included in the pixel. Then, charges generated in the PD are transferred to an FD (Floating Diffusion) via a transfer transistor, and converted into a pixel signal having a level corresponding to the amount of received light.
  • PD Photodiode
  • FD Floating Diffusion
  • the conventional CMOS image sensor generally employs a so-called rolling shutter method in which pixel signals are sequentially read out from each pixel, so that the image may be distorted due to a difference in exposure timing. It was.
  • Patent Document 1 employs a so-called global shutter method in which a pixel signal is simultaneously read from all pixels by providing a charge holding unit in a pixel, and a CMOS having an all-pixel simultaneous electronic shutter function.
  • An image sensor is disclosed.
  • the pixel layout is limited, so that the aperture ratio is reduced, the sensitivity of the PD is lowered, and the capacitance of the PD and the charge holding portion is lowered. There is a concern. Furthermore, there is a concern that optical noise may be generated when light enters the charge holding portion during charge holding.
  • the present technology has been made in view of such a situation, and makes it possible to obtain a better pixel signal.
  • An imaging device includes a photoelectric conversion unit that converts received light into electric charge, and a holding unit that holds electric charge transferred from the photoelectric conversion unit, and the photoelectric conversion unit and the holding unit Is formed in a semiconductor substrate having a predetermined thickness, and the holding portion is formed with a thickness equal to or less than half of the predetermined thickness.
  • An electronic apparatus includes a photoelectric conversion unit that converts received light into electric charge, and a holding unit that holds electric charge transferred from the photoelectric conversion unit, and the photoelectric conversion unit and the holding unit Is formed in a semiconductor substrate having a predetermined thickness, and the holding unit includes an image sensor formed with a thickness equal to or less than half of the predetermined thickness, and processes a signal from the image sensor A processing unit is provided.
  • the imaging device includes a photoelectric conversion unit that converts received light into electric charges, and a holding unit that holds electric charges transferred from the photoelectric conversion units.
  • the photoelectric conversion unit and the holding unit are formed in a semiconductor substrate having a predetermined thickness, and the holding unit is formed with a thickness equal to or less than half of the predetermined thickness.
  • An electronic apparatus includes the image sensor.
  • a better pixel signal can be obtained.
  • FIG. 1 is a block diagram showing a configuration example of a complementary metal oxide semiconductor (CMOS) image sensor as an imaging device to which the present invention is applied.
  • CMOS complementary metal oxide semiconductor
  • the CMOS image sensor 30 includes a pixel array unit 41, a vertical drive unit 42, a column processing unit 43, a horizontal drive unit 44, and a system control unit 45.
  • the pixel array unit 41, the vertical drive unit 42, the column processing unit 43, the horizontal drive unit 44, and the system control unit 45 are formed on a semiconductor substrate (chip) (not shown).
  • unit pixels having photoelectric conversion elements that generate photoelectric charges having a charge amount corresponding to the amount of incident light and store them inside are two-dimensionally arranged in a matrix.
  • a photocharge having a charge amount corresponding to the amount of incident light may be simply referred to as “charge”
  • a unit pixel may be simply referred to as “pixel”.
  • pixel drive lines 46 are formed for each row with respect to the matrix-like pixel arrangement along the horizontal direction in the drawing (pixel arrangement direction of the pixel row), and the vertical signal line 47 is provided for each column. Are formed along the vertical direction of the figure (pixel arrangement direction of the pixel column). One end of the pixel drive line 46 is connected to an output end corresponding to each row of the vertical drive unit 42.
  • the CMOS image sensor 30 further includes a signal processing unit 48 and a data storage unit 49.
  • the signal processing unit 48 and the data storage unit 49 may be processed by an external signal processing unit provided on a different substrate from the CMOS image sensor 30, for example, DSP (Digital Signal Processor) or software, or the same as the CMOS image sensor 30. You may mount on a board
  • DSP Digital Signal Processor
  • the vertical drive unit 42 is configured by a shift register, an address decoder, or the like, and is a pixel drive unit that drives each pixel of the pixel array unit 41 at the same time or in units of rows.
  • the vertical drive unit 42 is configured to have a readout scanning system and a sweep-out scanning system, or batch sweep-out and batch transfer, although illustration of the specific configuration is omitted.
  • the readout scanning system selectively scans the unit pixels of the pixel array unit 41 in units of rows in order to read out signals from the unit pixels.
  • sweeping-out scanning is performed prior to the readout scanning by the time of the shutter speed with respect to the readout row in which readout scanning is performed by the readout scanning system.
  • global exposure global shutter operation
  • collective sweeping is performed prior to the collective transfer by a time corresponding to the shutter speed.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges.
  • the electronic shutter operation refers to an operation in which the photoelectric charge of the photoelectric conversion element is discarded and a new exposure is started (photocharge accumulation is started).
  • the signal read out by the readout operation by the readout scanning system corresponds to the amount of light incident after the immediately preceding readout operation or electronic shutter operation.
  • the period from the read timing by the previous read operation or the sweep timing by the electronic shutter operation to the read timing by the current read operation is the photocharge accumulation period (exposure period) in the unit pixel.
  • the period from batch sweep to batch transfer is the accumulation period (exposure period).
  • the pixel signal output from each unit pixel in the pixel row selectively scanned by the vertical drive unit 42 is supplied to the column processing unit 43 through each of the vertical signal lines 47.
  • the column processing unit 43 performs predetermined signal processing on the pixel signal output from each unit pixel in the selected row through the vertical signal line 47 for each pixel column of the pixel array unit 41, and the pixel signal after the signal processing. Hold temporarily.
  • the column processing unit 43 performs at least noise removal processing, for example, CDS (Correlated Double Sampling) processing as signal processing.
  • CDS Correlated Double Sampling
  • This correlated double sampling by the column processing unit 43 removes fixed pattern noise unique to the pixel such as reset noise and threshold variation of the amplification transistor.
  • the column processing unit 43 may have, for example, an AD (analog-digital) conversion function and output a signal level as a digital signal.
  • the horizontal drive unit 44 is configured by a shift register, an address decoder, and the like, and sequentially selects unit circuits corresponding to the pixel columns of the column processing unit 43. By the selective scanning by the horizontal driving unit 44, the pixel signals subjected to signal processing by the column processing unit 43 are sequentially output to the signal processing unit 48.
  • the system control unit 45 includes a timing generator that generates various timing signals, and the vertical driving unit 42, the column processing unit 43, the horizontal driving unit 44, and the like based on the various timing signals generated by the timing generator. Drive control is performed.
  • the signal processing unit 48 has at least an addition processing function, and performs various signal processing such as addition processing on the pixel signal output from the column processing unit 43.
  • the data storage unit 49 temporarily stores data necessary for the signal processing in the signal processing unit 48.
  • FIG. 2 is a diagram illustrating a cross-sectional configuration example of the pixel 50.
  • PLS Parasitic Light Sensitivity: a phenomenon similar to smear
  • the pixel 50a is configured by laminating a wiring layer 61, an oxide film 62, a semiconductor substrate 63, a light shielding layer 64, a color filter layer 65, and an on-chip lens 66 in order from the lower side of FIG. Has been.
  • a region where the PD 51 is formed on the semiconductor substrate 63 is a PD region 67
  • a region where the charge holding portion 54 is formed on the semiconductor substrate 63 is a charge holding region 68.
  • the image sensor 30 emits incident light to the back surface (the surface facing the upper side in FIG. 2) opposite to the front surface of the semiconductor substrate 63 on which the wiring layer 61 is provided. This is a so-called back-illuminated CMOS image sensor.
  • the wiring layer 61 is supported by, for example, a substrate support material (not shown) disposed below the wiring layer 61, and a plurality of wirings 71 for reading the charge of the PD 51 formed on the semiconductor substrate 63 are provided. It is configured to be embedded in the interlayer insulating film 72.
  • a TRX gate 73 constituting a transfer transistor is disposed in the region between the PD 51 and the charge holding unit 54 via the oxide film 62 with respect to the semiconductor substrate 63.
  • a predetermined voltage is applied to the TRX gate 73, the charge accumulated in the PD 51 is transferred to the charge holding unit 54.
  • the oxide film 62 has an insulating property and insulates the surface side of the semiconductor substrate 63.
  • an N-type region constituting the PD 51 and an N-type region constituting the charge holding portion 54 are formed.
  • a surface pinning layer 74-1 is formed on the back side of the PD 51 and the charge holding unit 54, and a surface pinning layer 74-2 is formed on the front side of the PD 51 and the charge holding unit 54.
  • an inter-pixel separation region 75 for separating the pixel 50a and another adjacent pixel 50a is formed on the semiconductor substrate 63 so as to surround the outer periphery of the pixel 50a.
  • the light shielding layer 64 is formed by embedding a light shielding portion 76 made of a light shielding material in a high dielectric constant material film 77.
  • the light shielding portion 76 is formed of a material such as tungsten (W), aluminum (Al), or copper (Cu), and is connected to GND (not shown).
  • the high dielectric constant material film 77 is formed of a material such as silicon dioxide (SiO2), hafnium oxide (HfO2), tantalum pentoxide (Ta2O5), or zirconium dioxide (ZrO2).
  • the light shielding portion 76 is disposed so as to be embedded in a lid portion 76A disposed so as to cover the semiconductor substrate 63 and a vertical groove formed in the semiconductor substrate 63 so as to surround the PD 51 and the charge holding portion 54.
  • Embedded portion 76B Embedded portion 76B. That is, the lid portion 76A is formed substantially parallel to each layer constituting the pixel 50a, and the embedded portion 76B is formed to a predetermined depth so as to extend in a direction substantially orthogonal to the lid portion 76A. Yes.
  • the embedded portion 76B of the light shielding portion 76 is configured to be formed in the inter-pixel separation region 75 so as to surround the periphery of the PD 51 and the charge holding portion 54, and for example, forms the periphery of the charge holding portion 54.
  • Such a configuration may be used, or a configuration in which the PD 51 and the charge holding unit 54 are formed may be employed. That is, it is only necessary that the embedded portion 76B is formed at least between the PD 51 and the charge holding portion 54, and the PD 51 and the charge holding portion 54 are separated by the embedded portion 76B.
  • the light shielding part 76 is formed with an opening 76C for allowing light to enter the PD 51. That is, the opening 76C is formed in a region corresponding to the PD 51, and in other regions, for example, a region where the charge holding unit 54, the FD 55, and the like are formed is shielded by the light shielding unit 76.
  • the light shielding portion 76 is formed so that a part of the embedded portion 76 ⁇ / b> B penetrates the semiconductor substrate 63. That is, in the light shielding portion 76, the embedded portion 76 ⁇ / b> B other than the region between the PD 51 and the charge holding portion 54, that is, other than the region serving as a transfer path for transferring charges from the PD 51 to the charge holding portion 54 penetrates the semiconductor substrate 63. It is formed as follows.
  • the region between the PD 51 and the charge holding unit 54 is used for charge transfer, a light-shielding unit cannot be formed.
  • the embedded portion 76B outside the region, the same pixel 50a can be formed. It is possible to effectively prevent light from leaking into the charge holding portion 54 from other than the PD 51.
  • the light shielding portion 76 is described as a through light shielding portion 76 so as to penetrate the semiconductor substrate 63, and the light shielding portion 76 that does not penetrate the semiconductor substrate 63 is described as a non-penetrating light shielding portion 76.
  • the light shielding part 76 surrounding the pixel 50 a is a through light shielding part 76
  • the light shielding part 76 formed between the PD 51 and the charge holding part 54 is a non-penetrating light shielding part 76.
  • the penetrating light shielding portion 76 is also non-penetrating in places where transistors are arranged.
  • a filter that transmits light of a corresponding color is arranged for each pixel 50a.
  • a filter that transmits green, blue, and red light is a so-called Bayer array for each pixel 50a. Be placed.
  • the on-chip lens 66 is a small lens for condensing incident light incident on the pixel 50 a on the PD 51.
  • the pixel 50 a includes the light shielding portion 76 in which the embedded portion 76 ⁇ / b> B is formed between at least the PD 51 and the charge holding portion 54.
  • the embedded portion 76B can be shielded by the embedded portion 76B, so that light leaks into the charge holding region 68. Can be prevented. Therefore, it is possible to prevent the occurrence of optical noise that is supposed to occur when light leaks into the charge holding region 68.
  • FIG. 3 shows the pixel 50a shown in FIG. 2 again.
  • the white arrows in FIG. 3 among the light incident on the PD 51, there is light that passes through the PD 51 and reaches the wiring layer 61. A part of the light reaching the wiring layer 61 is reflected by the wiring 71 and is incident on the charge holding portion 54. Thus, light may enter the charge holding portion 54 not only from the PD 51 side but also from the wiring layer 61 side.
  • FIG. 4 is a diagram illustrating another configuration of the pixel 50. 4 and the subsequent drawings relating to the pixel 50, the wiring layer 61, the light shielding layer 64, the color filter layer 65, and the on-chip lens 66 are not shown.
  • the configuration of the charge holding region 68 is different.
  • the charge holding region 68b of the pixel 50b is similar to the pixel 50a shown in FIG. 2 in that the charge holding region 68b includes a surface pinning layer 74-1b, a charge holding portion 54b, and a surface pinning layer 74-2b.
  • the charge holding portion 54b is formed thin.
  • the point that the charge trap region 101 is formed on the upper portion of the charge holding region 68b (incident side, upper portion of the surface pinning layer 74-2b) is also different from the pixel 50a shown in FIG.
  • the charge trap region 101 is formed of n type.
  • the light reflected by the wiring layer 61 is above the charge holding region 68 (upper side in the drawing), in other words, above the charge holding portion 54 (side not the wiring layer 61 side).
  • the charge trapping region 101 is provided separately from the charge holding portion 54 b above the charge holding region 68, and the light reflected by the wiring layer 61 is captured by the charge trapping region 101. Structure.
  • FIG. 5 is a plan view when the pixel 50b shown in FIG. 4 is viewed from the bottom (lower side in FIG. 4).
  • the pixel 50b illustrated in FIG. 4 is a cross-sectional configuration example of the pixel 50b in the cross-section of the arrow AB illustrated in FIG.
  • the OFD 121 is located at the lower right in the figure.
  • OFD 121 represents a drain connected to the reset gate of PD 51.
  • the OFD 121 is connected to the PD 51 via the OFG gate 122.
  • the charge holding region 68b is disposed on the upper side of the PD 51.
  • the TRX gate 73b is disposed in the region where the charge retaining region 68b (charge retaining portion 54b) is disposed.
  • the TRX gate 73b is provided to transfer charges from the PD 51 to the charge holding unit 54b.
  • the floating diffusion region 125 (FD 125) is disposed on the left side of the charge holding region 68b via the TRX gate 73b.
  • the TRG gate 124 is provided for transferring charges from the charge holding portion 54 b to the floating diffusion region 125.
  • a penetrating light-shielding portion 76 (referred to as penetrating light-shielding portion 76B-1b) is formed above the charge holding region 68b. Both ends of the penetrating light-shielding portion 76B-1b are partially non-penetrating due to the arrangement of transistors and the like.
  • the PD region 67 is surrounded by a non-penetrating light shielding part 76B-2b and a penetrating light shielding part 76B-3b.
  • the penetrating light-shielding part 76B-3b is a light-shielding part provided between the pixels 50b and is given the same reference numeral as the penetrating light-shielding part 76B-1b for convenience of explanation.
  • the light that leaks between the pixels is shielded by the through-shielding portions 76B-1b and 76B-3b.
  • the non-penetrating light blocking unit 76B-2b is configured to block light leaking from the PD 51 side to the charge holding unit 54b. Yes.
  • the pixel 50 b is configured to capture the reflected light from the wiring layer 61 side in the charge trapping region 101. With such a configuration, the pixel 50b can suppress the generation of optical noise.
  • the charge trapping region 101 when the charge trapping region 101 is provided in the charge holding region 68b, the charge trapping region 101 is configured so as to satisfy the conditions described with reference to FIG. can do.
  • the thickness of the semiconductor substrate 63 is defined as a thickness T1, and the half thickness thereof is defined as a thickness T2.
  • the thickness of the charge holding portion 54b and the pinning layer 74-1b is assumed to be a thickness T3.
  • the charge holding portion 54b and the pinning layer 74-1b function as a holding region (memory) for holding charges, and the thickness T3 of the memory is formed to be equal to or less than half the thickness T2 of the semiconductor substrate 63.
  • PLS can be suppressed by merely forming the thickness T3 of the charge holding portion 54b and the pinning layer 74-1b to be equal to or less than half the thickness T2 of the semiconductor substrate 63.
  • a photoelectric conversion unit (PD51) that converts received light into electric charges and a holding unit (charge holding unit 54) that holds charges transferred from the photoelectric conversion unit are formed on the semiconductor substrate 63, and the holding is performed.
  • a photoelectric conversion unit (PD51) that converts received light into electric charges and a holding unit (charge holding unit 54) that holds charges transferred from the photoelectric conversion unit are formed on the semiconductor substrate 63, and the holding is performed.
  • the charge trapping region 101 in the light incident side region (the region on the light incident side) of the semiconductor substrate 63 (thickness T1 to thickness T3). 4) can be formed. As described above, by forming the charge trap region 101, the reflection component can be prevented from entering the charge holding portion 54b, and PLS can be further suppressed.
  • FIG. 7 is a plan view of the pixel 50c
  • FIG. 8 is a cross-sectional view of the pixel 50c in the arrow AB cross section shown in FIG.
  • the pixel 50c When comparing the pixel 50c shown in FIGS. 7 and 8 with the pixel 50b shown in FIGS. 4 and 5, the pixel 50c has a light shielding portion 76 between the pixels 50 formed by a non-penetrating light shielding portion 76. In other respects, the other parts are the same.
  • the light shielding portions 76 formed between the adjacent pixels 50c are a non-penetrating light shielding portion 76B-1c and a non-penetrating light shielding portion 76B-3c.
  • the light shielding portion 76 between the PD region 67c and the charge holding region 68c is also a non-penetrating light shielding portion 76B-2c.
  • the number of steps for forming the light shielding part can be reduced by making the light shielding part 76 a non-penetrating light shielding part.
  • FIG. 9 is a plan view of the pixel 50d
  • FIG. 10 is a cross-sectional view of the pixel 50d in the arrow AB cross section shown in FIG.
  • the pixel 50d Comparing the pixel 50d shown in FIGS. 9 and 10 with the pixel 50b shown in FIGS. 4 and 5, the pixel 50d includes a light shielding portion 76 between the pixels 50, and between the PD region 67c and the charge holding region 68c.
  • the light shielding part 76 is not formed, and the other parts are the same.
  • the light shielding portion 76 is not formed between the adjacent pixels 50d. Further, the light shielding portion 76 is not formed between the PD region 67c and the charge holding region 68c.
  • the PLS is formed by forming the thickness of the charge holding portion 54 d (the thickness of the memory) to be equal to or less than half the thickness of the semiconductor substrate 63. Furthermore, since the charge trap region 101 can capture not only the reflection component but also the light component that has passed through the PD 51, PLS can be suppressed.
  • the number of steps for forming the light shielding portion can be reduced.
  • the pixel 50 having a discharge drain for discharging the charge accumulated in the charge trap region 101 will be described.
  • the pixel 50b shown in FIGS. 4 and 5 will be described as an example, but discharge drains can be similarly formed in other pixels.
  • the same parts as those of the pixel 50b shown in FIGS. 4 and 5 are denoted by the same reference numerals, and the description thereof is omitted.
  • FIG. 11 is a plan view of two pixels 50e arranged in the vertical direction
  • FIG. 12 is a cross-sectional view of the pixel 50e in the cross section taken along the arrow AB shown in FIG.
  • the discharge drain 201-1 is arranged in the lower right of the PD region 67e-1 of the pixel 50e-1 in the vicinity of the OFD 121-1.
  • a p + region 202-1 is formed between the OFD 121-1 and the drain 201-1.
  • the discharge drain 201-2 is arranged in the lower right of the PD region 67 of the pixel 50e-2 in the vicinity of the OFD 121-2.
  • a p + region 202-2 is formed between the OFD 121-2 and the drain 201-2.
  • the discharge drain 201 is provided for each pixel 50e.
  • the discharge drain 201-2 is connected to the charge trap region 101-1.
  • the discharge drain 201 is provided, and the charge trap region 101 is connected to the discharge drain 201, whereby the charge accumulated in the charge trap region 101 overflows and is discharged from the discharge drain 201. Can do.
  • the overflow path from the charge trap region 101 to the discharge drain 201 can be formed below the non-penetrating light shielding portion.
  • the charge trap region 101-1 is formed in the pixel 50e-1, and the discharge drain 201-2 to which the charge trap region 101-1 is connected is formed in the pixel 50e-2 adjacent to the pixel 50e-1. Has been.
  • the charge trap region 101 can be connected to the discharge drain 201 formed in the adjacent pixel 50e. Although not shown, the charge trap region 101 may be connected to the discharge drain 201 formed in the pixel 50e in which the charge trap region 101 is formed.
  • the light shielding part 76 disposed between the pixels 50e shown in FIG. 12 corresponds to, for example, the through light shielding part 76B-1 described with reference to FIG. Since the penetrating light shielding portion 76B-1 penetrates the semiconductor substrate 63, the cross-sectional view shown in FIG. 12 shows the cross section of the portion where the OFD 121-1 is disposed. Has been.
  • the light shielding part 76 on the discharge drain 201-2 shown in FIG. 12 corresponds to, for example, the non-penetrating light shielding part 76B-2 surrounding the PD 51 described with reference to FIG.
  • the non-penetrating light shielding part 76B-2 since the drain 201-2, the p + region 202-2, the OFD 121-1 and the like are arranged below the non-penetrating light shielding part 76B-2, the non-penetrating light shielding part 76 is provided. It is said that.
  • FIGS. 13 and 14 another configuration of the pixel 50 having the discharge drain will be described.
  • the pixel 50f shown in FIG. 13 and FIG. 14 is configured to share the discharge drain with the OFD 121. Since the drain drain and the OFD 121 are shared, the pixel 50f illustrated in FIGS. 13 and 14 has a configuration in which the drain drain 201 is omitted from the pixel 50e illustrated in FIGS.
  • the pixel 50f shown in FIGS. 13 and 14 connects the charge trapping region 101-1 of the pixel 50f-1 (formed under the TRX gate 73b-1) and the OFD 121 formed in the pixel 50f-2. It is set as the structure.
  • the charge trap region 101 can be configured to be connected to the OFD 121 formed in the adjacent pixel 50f. Although not shown, the charge trap region 101 may be connected to the OFD 121 formed in the pixel 50f in which the charge trap region 101 is formed.
  • the discharge drain 201 and the OFD 121 can be used as described with reference to FIGS. Compared with a structure provided separately, the charge accumulated in the charge trap region 101 can be discharged without adding a new element called the discharge drain 201.
  • the 15 and 16 has a configuration in which the drain drain 201 is shared with the power supply VDD of the transistor 123.
  • the power supply VDD of the transistor 123 is used as the discharge drain 201, and the charge trap region 101 is connected to the discharge drain 201.
  • the charge trap region 101 can be configured to be connected to the transistor 123 (the internal power supply VDD) formed in the same pixel 50g.
  • the charge trap region 101-1 is formed in the pixel 50b-2 adjacent to the pixel 50b-1 in which the charge trap region 101-1 is formed. It may be configured to be connected to the transistor 123-2 (internal power supply VDD).
  • the power supply VDD of the transistor 123 is used as the discharge drain 201 and is also used as the discharge drain for discharging the charge accumulated in the charge trap region 101.
  • the charge accumulated in the charge trapping region 101 can be discharged without securing a region for arranging a new element called the discharge drain 201.
  • the pixel 50h shown in FIG. 18 and FIG. 19 includes a discharge drain 201 and an OFG gate 231 for the discharge drain 201.
  • the pixel 50h shown in FIGS. 18 and 19 has a configuration in which an OFG gate 231 is added to the pixel 50h shown in FIGS.
  • the charge captured in the charge trapping region 101 is discharged by the gate control of the OFG gate 231.
  • the gate control of the OFG gate 231 reads the PLS signal. In other words, the gate control of the OFG gate 231 reads a signal from the charge trap region 101.
  • the PLS signal read from the charge trap region 101 may be used for subsequent signal processing. Since the charge accumulated in the charge trapping region 101 is considered to depend on the intensity of incident light, like the charge accumulated in the PD 51, for example, the light intensity is measured with a signal from the charge trapping region 101, It is also possible to perform processing such as using processing according to the measurement result for processing of a signal read from the PD 51.
  • the charge trap region 101-1 is formed in the pixel 50h-1, and the discharge drain 201-2 and the OFG gate 231-2 to which the charge trap region 101-1 is connected are adjacent to the pixel 50h-1. It is formed in the pixel 50h-2.
  • the charge trap region 101 can be connected to the discharge drain 201 and the OFG gate 231 formed in the adjacent pixel 50h. Although not shown, the charge trap region 101 may be connected to the discharge drain 201 or the OFG gate 231 formed in the pixel 50h in which the charge trap region 101 is formed.
  • step S11 the SOI substrate is set.
  • the case where an SOI substrate is used and the charge storage layer is configured as an n-type will be described as an example. it can.
  • step S11 the well of the transistor is also formed by ion implantation, and element isolation is also formed.
  • An etching stopper layer 301 is also formed.
  • step S12 the PD 51, the charge holding portion 54b, and the charge trapping region 101, which are n-type regions, are formed by ion implantation.
  • the charge trap region 101 an n-type region connected to the discharge drain 201 is also formed.
  • a p-type region is created in the charge holding region 68b, it is created in step S12.
  • step S13 the OFG gate 122 and the TRX gate 73 are formed.
  • the gate portions of these transistors are formed by, for example, polysilicon film formation by CVD and lithography patterning.
  • HAD Hole-Accumulation-Diode
  • the HAD is formed by generating a p-type pinning layer 74-1 on the PD 51. By forming HAD, dark current can be significantly suppressed.
  • step S15 the OFD 121 to be an n-type region is formed by ion implantation.
  • step S16 the wiring layer 61 is laminated.
  • step S17 (FIG. 21) after an adhesive layer is formed on the front surface side of the wiring layer 61 and the support substrate 302 is bonded, the entire surface is inverted as shown in step S18, and the surface on the back surface side of the semiconductor substrate 63 Is polished by a physical polishing method.
  • step S19 the layer on the back side of the etching stopper layer 301 of the semiconductor substrate 63 is etched by wet etching. At this time, the etching stopper layer 301 is exposed by stopping the etching with the etching stopper layer 301 made of a high-concentration p-type impurity.
  • the back surface of the semiconductor substrate 63 is polished by a CMP (Chemical Mechanical Polishing) method, so that the back surface of the semiconductor substrate 63 is thinned.
  • CMP Chemical Mechanical Polishing
  • step S20 after the resist is formed on the back surface of the semiconductor substrate 63, the resist layer is exposed and developed so that an opening is formed in a region where the buried portion 76B of the light shielding portion 76 is to be formed. Then, by performing dry etching using the resist layer as a mask, a trench portion is formed.
  • a high dielectric constant material film 77 is formed on the side and bottom surfaces of the trench portion and the back surface of the semiconductor substrate 63. Subsequently, a light shielding portion 76 is formed from the back surface side of the high dielectric constant material film 77 to the surface on the back surface side and the inside of the trench portion 84.
  • the lid portion 76A is formed on the back surface side of the high dielectric constant material film 77, and the light shielding portion 76 in which the embedded portion 76B is formed inside the trench portion 84 is formed.
  • the light shielding portion 76 is formed by performing CVD (Chemical Vapor Deposition) using tungsten as a material, for example. And the opening part 76C is opened by processing the light shielding part 76 by dry etching. Thereafter, for example, an ALD (Atomic Layer Deposition) method is used, and a high dielectric constant material film 77 is laminated on the light shielding portion 76 and planarized.
  • CVD Chemical Vapor Deposition
  • ALD Atomic Layer Deposition
  • the color filter layer 65 and the on-chip lens 66 are formed using a normal method. In this way, the pixel 50b is manufactured.
  • the discharge drain 201 that discharges the charge accumulated in the charge trapping region 101 is formed on the wiring layer 61 side (surface side). Although the case has been described as an example, it can be formed on the side (back side) where the color filter layer 65 and the like are formed.
  • FIG. 22 is a diagram showing a configuration of the pixel 50j when a light-shielding portion that also functions as a discharge drain is formed on the back surface side.
  • the same parts as those of the pixel 50b shown in FIG. 4 are denoted by the same reference numerals, and the description thereof is omitted as appropriate.
  • the light shielding portion 76 (lid portion 76A) is formed on the back surface side (the upper side in FIG. 4) of the charge holding region 68b of the pixel 50b. This light shielding portion 76 is connected to the charge trap region 101.
  • the light shielding part 76 connected to the charge trapping region 101 is described as a light shielding part 401 in order to distinguish it from the light shielding part 76 described above.
  • a portion corresponding to the lid portion 76A is the light shielding portion 401.
  • the light shielding portion 401 is formed by removing the high dielectric constant material film 77 formed between the charge trap region 101 and the light shielding portion 76 and forming the light shielding portion 401 in the removed portion, for example, tungsten or the like.
  • the structure is connected to the charge trapping region 101 by being filled.
  • the light accumulated in the charge trapping region 101 is taken out by the light shielding portion 401 formed in this way. Further, the charge accumulated in the charge trapping region 101 is taken out by adopting a configuration in which the potential of the light shielding portion 401 is higher than the potential of the p-well region of the pixel region.
  • FIG. 23 is a diagram showing still another configuration of the pixel 50.
  • the pixel 50k shown in FIG. 23 has a configuration in which a light-shielding portion that also functions as a discharge drain is formed on the back surface side, similarly to the pixel 50j shown in FIG. 22, but is formed separately from the light-shielding portion 76. The difference is that each is formed independently.
  • the high dielectric constant material film 77 is removed from the portion on the charge trapping region 101, and the portion is filled with the metal constituting the light shielding portion 402 so as to be connected to the charge trapping region 101. Is formed. Further, the light shielding portion 402 and the light shielding portion 76 are configured to sandwich the insulating film 403 therebetween.
  • the insulating film 403 is formed after the light shielding portion 76 is formed, and then the high dielectric constant material film 77 and the insulating film 403 on the charge trapping region 101 are removed.
  • the light shielding portion 402 By forming the light shielding portion 402 in the removed portion, the pixel 50k having the configuration as shown in FIG. 23 is formed.
  • the function of the lid portion 76A described above is realized by the light shielding portion 401 and the light shielding portion 76.
  • the light-shielding portion 401 and the light-shielding portion 76 are configured such that incident light is not directly incident on the charge trapping region 101 by providing an overlapping portion.
  • the insulating film 403 may be formed of the same material as the high dielectric constant material film 77 or may be formed of a different material.
  • the light shielding portion 402 may be formed of the same material (metal) as the light shielding portion 76 or may be formed of a different material.
  • the electric charge accumulated in the charge trapping region 101 is taken out by setting the electric potential of the light shielding portion 402 to be higher than the electric potential of the p-well region of the pixel region.
  • the potential of the light shielding unit 402 and the potential of the light shielding unit 76 can be controlled independently.
  • the pixel 50j shown in FIG. 22 has a configuration in which the light shielding unit 401 and the light shielding unit 76 (for example, the light shielding unit 76B) are connected to each other, and thus the light shielding unit 401 has a higher potential than the p well region of the pixel region.
  • the light shielding unit 401 has a higher potential than the p well region of the pixel region.
  • a potential higher than the potential of the p-well region of the pixel region is also applied to the light shielding portion 76B.
  • the pixel 50k shown in FIG. 23 can suppress the occurrence of dark current and white spots as compared with the pixel 50j shown in FIG.
  • the present technology is not limited to application to an image pickup apparatus, but is an image pickup apparatus such as a digital still camera or a video camera, a portable terminal device having an image pickup function such as a mobile phone, or a copy using an image pickup apparatus for an image reading unit.
  • the present invention can be applied to all electronic devices that use an imaging device for an image capturing unit (photoelectric conversion unit) such as a computer.
  • a module-like form mounted on an electronic device that is, a camera module is used as an imaging device.
  • FIG. 24 is a block diagram illustrating a configuration example of an imaging apparatus that is an example of the electronic apparatus of the present disclosure.
  • an imaging apparatus 600 of the present disclosure includes an optical system including a lens group 601 and the like, an imaging element 602, a DSP circuit 603 that is a camera signal processing unit, a frame memory 604, a display device 605, a recording device 606, An operation system 607, a power supply system 608, and the like are included.
  • the DSP circuit 603, the frame memory 604, the display device 605, the recording device 606, the operation system 607, and the power supply system 608 are connected to each other via the bus line 609.
  • the CPU 610 controls each unit in the imaging device 600.
  • the lens group 601 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging element 602.
  • the image sensor 602 converts the amount of incident light imaged on the imaging surface by the lens group 601 into an electrical signal in units of pixels and outputs it as a pixel signal.
  • the image sensor 602 the image sensor (image sensor) according to the above-described embodiment can be used.
  • the display device 605 includes a panel type display device such as a liquid crystal display device or an organic EL (electroluminescence) display device, and displays a moving image or a still image captured by the image sensor 602.
  • the recording device 606 records a moving image or a still image captured by the image sensor 602 on a recording medium such as a video tape or a DVD (Digital Versatile Disk).
  • the operation system 607 issues operation commands for various functions of the imaging apparatus under operation by the user.
  • the power supply system 608 appropriately supplies various power supplies serving as operation power supplies for the DSP circuit 603, the frame memory 604, the display device 605, the recording device 606, and the operation system 607 to these supply targets.
  • Such an imaging apparatus 600 is applied to a camera module for a mobile device such as a video camera, a digital still camera, and a mobile phone.
  • the imaging element according to the above-described embodiment can be used as the imaging element 602.
  • system represents the entire apparatus composed of a plurality of apparatuses.
  • this technique can also take the following structures.
  • a photoelectric conversion unit that converts received light into electric charge;
  • the photoelectric conversion unit and the holding unit are formed in a semiconductor substrate having a predetermined thickness,
  • the holding unit is formed with a thickness equal to or less than half of the predetermined thickness.
  • the imaging device according to (1) further including a charge trapping region that traps charges on a light incident side from a region where the holding unit is formed.
  • a light-shielding part that shields light is further formed between the photoelectric conversion part and the charge trapping region.
  • the discharge drain is formed on a light incident side of the charge trapping region and is shared with a light shielding portion that blocks light incidence.
  • the discharge drain is formed on a light incident side of the charge trapping region.
  • a photoelectric conversion unit that converts received light into electric charge
  • a holding unit for holding the charge transferred from the photoelectric conversion unit,
  • the photoelectric conversion unit and the holding unit are formed in a semiconductor substrate having a predetermined thickness,
  • the holding portion includes an imaging element formed with a thickness equal to or less than half of the predetermined thickness,
  • An electronic apparatus comprising a processing unit that processes a signal from the image sensor.
  • imaging elements 50 pixels, 51 PD, 54 charge holding unit, 61 wiring layer, 62 oxide film, 63 semiconductor substrate, 64 light shielding layer, 65 color filter layer, 66 on-chip lens, 71 wiring, 72 interlayer insulating film, 73 TRX gate, 74 surface pinning layer, 75 inter-pixel separation region, 76 light shielding part, 77 high dielectric constant material film, 101 charge trapping region, 121 OFD, 122 OFG gate, 123 transistor, 124 TRG gate, 125 FD, 201 discharge drain , 401, 402 Shading part

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Studio Devices (AREA)

Abstract

本開示は、より良好な画素信号を得ることができるようにする撮像素子、電子機器に関する。 受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とを備え、光電変換部と保持部は、所定の厚さを有する半導体基板内に形成され、保持部は、所定の厚さの半分の厚さ以下で形成されている。保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える。光電変換部と電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている。本技術は、撮像素子に適用できる。

Description

撮像素子、電子機器
　本開示は、撮像素子、電子機器に関し、例えば、より良好な画素信号を得ることができるようにした撮像素子、電子機器に関する。
　CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。
　例えば、CMOSイメージセンサに入射した光は、画素が有するＰＤ（Photodiode：フォトダイオード）において光電変換される。そして、ＰＤで発生した電荷が、転送トランジスタを介してＦＤ（Floating Diffusion：フローティングディフュージョン）に転送され、受光量に応じたレベルの画素信号に変換される。
　ところで、従来のCMOSイメージセンサでは、一般的に各画素から画素信号を行ごとに順次読み出す方式、いわゆるローリングシャッタ方式が採用されているため、露光タイミングの違いによって画像に歪みが発生することがあった。
　そこで、例えば、特許文献１には、画素内に電荷保持部を設けることによって、全ての画素から画素信号を同時に読み出す方式、いわゆるグローバルシャッタ方式を採用し、全画素同時電子シャッタ機能を備えたCMOSイメージセンサが開示されている。グローバルシャッタ方式を採用することにより、露光タイミングが全ての画素で同一になり、画像に歪みが発生することを回避することができる。
特開２００８－１０３６４７号公報
　画素内に電荷保持部を設けた構成を採用した場合には、画素レイアウトが制限されてしまうため、開口率が小さくなり、ＰＤの感度が低下したり、ＰＤおよび電荷保持部の容量が低下したりすることが懸念される。さらに、電荷保持中の電荷保持部に光が入射することにより、光学的なノイズが発生することも懸念される。
　本技術は、このような状況に鑑みてなされたものであり、より良好な画素信号を得ることができるようにするものである。
　本技術の一側面の撮像素子は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを備え、前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている。
　本技術の一側面の電子機器は、受光した光を電荷に変換する光電変換部と、前記光電変換部から転送されてきた電荷を保持する保持部とを備え、前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている撮像素子を含み、前記撮像素子からの信号を処理する処理部を備える。
　本技術の一側面の撮像素子においては、受光した光を電荷に変換する光電変換部と、光電変換部から転送されてきた電荷を保持する保持部とが備えられている。光電変換部と保持部は、所定の厚さを有する半導体基板内に形成され、保持部は、所定の厚さの半分の厚さ以下で形成されている。
　本技術の一側面の電子機器は、前記撮像素子を備える構成とされている。
　本技術の一側面によれば、より良好な画素信号を得ることができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
イメージセンサの構成を示す図である。 画素の構成を示す図である。 反射光による影響について説明するための図である。 本技術を適用した画素の一実施の形態の構成を示す図である。 画素の構成を示す平面図である。 電荷保持領域の厚さについて説明するための図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す平面図である。 画素の他の構成を示す断面図である。 画素の製造について説明するための図である。 画素の製造について説明するための図である。 画素の他の構成を示す断面図である。 画素の他の構成を示す断面図である。 電子機器の構成例を示す図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像素子の構成＞
　図１は、本発明が適用される撮像素子としてのCMOS（Complementary Metal Oxide Semiconductor）イメージセンサの構成例を示すブロック図である。
　CMOSイメージセンサ３０は、画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５を含んで構成される。画素アレイ部４１、垂直駆動部４２、カラム処理部４３、水平駆動部４４、およびシステム制御部４５は、図示しない半導体基板（チップ）上に形成されている。
　画素アレイ部４１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図２の画素５０）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
　画素アレイ部４１にはさらに、行列状の画素配列に対して行ごとに画素駆動線４６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線４７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。画素駆動線４６の一端は、垂直駆動部４２の各行に対応した出力端に接続されている。
　CMOSイメージセンサ３０はさらに、信号処理部４８およびデータ格納部４９を備えている。信号処理部４８およびデータ格納部４９については、CMOSイメージセンサ３０とは別の基板に設けられる外部信号処理部、例えばDSP(Digital Signal Processor)やソフトウェアによる処理でも良いし、CMOSイメージセンサ３０と同じ基板上に搭載しても良い。
　垂直駆動部４２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部４１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部４２は、その具体的な構成については図示を省略するが、読み出し走査系と、掃き出し走査系あるいは、一括掃き出し、一括転送を有する構成となっている。
　読み出し走査系は、単位画素から信号を読み出すために、画素アレイ部４１の単位画素を行単位で順に選択走査する。行駆動（ローリングシャッタ動作）の場合、掃き出しについては、読み出し走査系によって読み出し走査が行われる読み出し行に対して、その読み出し走査よりもシャッタスピードの時間分だけ先行して掃き出し走査が行なわれる。また、グローバル露光（グローバルシャッタ動作）の場合は、一括転送よりもシャッタスピードの時間分先行して一括掃き出しが行なわれる。
　この掃き出しにより、読み出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　読み出し走査系による読み出し動作によって読み出される信号は、その直前の読み出し動作または電子シャッタ動作以降に入射した光量に対応するものである。行駆動の場合は、直前の読み出し動作による読み出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読み出し動作による読み出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。グローバル露光の場合は、一括掃き出しから一括転送までの期間が蓄積期間（露光期間）となる。
　垂直駆動部４２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線４７の各々を通してカラム処理部４３に供給される。カラム処理部４３は、画素アレイ部４１の画素列ごとに、選択行の各単位画素から垂直信号線４７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム処理部４３は、信号処理として少なくとも、ノイズ除去処理、例えばCDS(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部４３による相関二重サンプリングにより、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。なお、カラム処理部４３にノイズ除去処理以外に、例えば、AD（アナログ－デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
　水平駆動部４４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部４３の画素列に対応する単位回路を順番に選択する。この水平駆動部４４による選択走査により、カラム処理部４３で信号処理された画素信号が順番に信号処理部４８に出力される。
　システム制御部４５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部４２、カラム処理部４３、および水平駆動部４４などの駆動制御を行う。
　信号処理部４８は、少なくとも加算処理機能を有し、カラム処理部４３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部４９は、信号処理部４８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
　＜単位画素の構造＞
　次に、図１の画素アレイ部４１に行列状に配置されている単位画素５０の具体的な構造について説明する。図２は、画素５０の断面的な構成例を示す図である。
　図２を示した画素５０ａによると、電荷保持領域６８に光が漏れ込むことを防止することができ、光学的なノイズの発生を防止することができる。さらに、図４に示す画素５０ｂによると、電荷保持領域６８への光入射（ＰＬＳ＝Parasitic Light Sensitivity：スミアと類似の現象）をより抑制（光入射による影響を低減）することができる。
　まずは、図２を参照し、電荷保持領域６８に光が漏れ込むことを防止する構造を有する画素５０ａの構造について説明を加える。
　図２に示すように、画素５０ａは、図２の下側から順に、配線層６１、酸化膜６２、半導体基板６３、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６が積層されて構成されている。また、画素５０ａにおいて、半導体基板６３にＰＤ５１が形成されている領域がＰＤ領域６７とされ、半導体基板６３に電荷保持部５４が形成されている領域が電荷保持領域６８とされる。
　なお、イメージセンサ３０は、半導体基板６３に対して配線層６１が設けられる半導体基板６３の表面に対して反対側となる裏面（図２の上側を向く面）に対して入射光が照射される、いわゆる裏面照射型CMOSイメージセンサである。
　配線層６１は、例えば、その下側に配置されている基板支持材（図示せず）により支持されており、半導体基板６３に形成されているＰＤ５１の電荷の読み出しなどを行う複数の配線７１が層間絶縁膜７２に埋め込まれて構成されている。
　また、配線層６１には、ＰＤ５１および電荷保持部５４の間の領域に、半導体基板６３に対して酸化膜６２を介して、転送トランジスタを構成するＴＲＸゲート７３が配置されている。ＴＲＸゲート７３に所定の電圧が印加されることにより、ＰＤ５１に蓄積されている電荷が電荷保持部５４に転送される。
　酸化膜６２は、絶縁性を備えており、半導体基板６３の表面側を絶縁する。半導体基板６３には、ＰＤ５１を構成するＮ型領域と、電荷保持部５４を構成するＮ型領域とが形成されている。
　また、ＰＤ５１および電荷保持部５４の裏面側には表面ピニング層７４－１が形成され、ＰＤ５１および電荷保持部５４の表面側には表面ピニング層７４－２が形成されている。さらに、半導体基板６３には、画素５０ａと、隣接する他の画素５０ａとを分離するための画素間分離領域７５が、画素５０ａの外周を囲うように形成されている。
　遮光層６４は、遮光性を有する材料により形成される遮光部７６が、高誘電率材料膜７７に埋め込まれて形成されている。例えば、遮光部７６は、タングステン（Ｗ）や、アルミ（Ａｌ）、銅（Ｃｕ）などの材料により形成され、図示しないＧＮＤに接続されている。高誘電率材料膜７７は、二酸化ケイ素（SiO2）や、酸化ハフニウム（HfO2）、五酸化タンタル（Ta2O5）、二酸化ジルコニウム（ZrO2）などの材料により形成される。
　また、遮光部７６は、半導体基板６３を覆うように配置される蓋部７６Ａと、ＰＤ５１および電荷保持部５４の周囲を囲うように半導体基板６３に形成される縦溝に埋め込まれるように配置される埋め込み部７６Ｂとを有して形成される。即ち、蓋部７６Ａは、画素５０ａを構成する各層に対して略平行に形成され、埋め込み部７６Ｂは、蓋部７６Ａに対して略直交する方向に延在するように所定の深さまで形成されている。
　ここで、遮光部７６の埋め込み部７６Ｂは、ＰＤ５１および電荷保持部５４の周囲を囲うように画素間分離領域７５に形成されるような構成とする他、例えば、電荷保持部５４の周囲を形成するような構成や、ＰＤ５１および電荷保持部５４の間に形成するような構成としてもよい。即ち、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成され、ＰＤ５１および電荷保持部５４が埋め込み部７６Ｂにより分離されていればよい。
　また、遮光部７６には、ＰＤ５１に光を入射するための開口部７６Ｃが形成されている。すなわち開口部７６Ｃは、ＰＤ５１に対応した領域に形成されており、それ以外の領域は、例えば、電荷保持部５４やＦＤ５５などが形成されている領域は、遮光部７６により遮光されている。
　また、図２に示した例では、埋め込み部７６Ｂの一部が半導体基板６３を貫通するように遮光部７６が形成されている。すなわち、遮光部７６は、ＰＤ５１および電荷保持部５４の間の領域以外、即ち、ＰＤ５１から電荷保持部５４へ電荷を転送する転送経路となる領域以外における埋め込み部７６Ｂが、半導体基板６３を貫通するように形成されている。
　すなわち、ＰＤ５１および電荷保持部５４の間の領域は、電荷の転送に使用されるために遮光部を形成することはできないが、その領域以外において埋め込み部７６Ｂを形成することにより、同一の画素５０ａのＰＤ５１以外から電荷保持部５４に光が漏れ込むことを効果的に抑制することができる。
　以下の説明においては、半導体基板６３を貫通するように遮光部７６を、貫通遮光部７６と記載し、半導体基板６３を貫通しない遮光部７６を非貫通遮光部７６と記述する。図２においては、画素５０ａの周りを囲む遮光部７６は、貫通遮光部７６とされ、ＰＤ５１と、電荷保持部５４の間に形成されている遮光部７６は、非貫通遮光部７６とされている。また、貫通遮光部７６も、トランジスタが配置される箇所などでは、非貫通とされている。
　カラーフィルタ層６５では、画素５０ａごとに、それぞれ対応する色の光を透過するフィルタが配置されており、例えば、緑色、青色、および赤色の光を透過するフィルタが、いわゆるベイヤー配列で画素５０ａごと配置される。
　オンチップレンズ６６は、画素５０ａに入射する入射光をＰＤ５１に集光するための小型のレンズである。
　以上のように、画素５０ａは、少なくともＰＤ５１および電荷保持部５４の間に埋め込み部７６Ｂが形成された遮光部７６を有して構成されている。これにより、図２において白抜きの矢印で示されるように、斜め方向から光が入射してＰＤ５１を通過したとしても、埋め込み部７６Ｂにより遮光することができるので、電荷保持領域６８に光が漏れ込むことを防止することができる。従って、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
　＜電荷保持領域への光入射について＞
　図２に示した画素５０ａによれば、斜め方向から光が入射し、ＰＤ５１を通過して、電荷保持部５４に入射されるような光は、遮光部７６により遮光されるため、上記したように、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。さらに、配線層６１で反射された光による影響も低減させることについて説明する。
　図３に、図２に示した画素５０ａを再度示す。図３に白抜きの矢印で示したように、ＰＤ５１に入射した光のうち、ＰＤ５１を透過し、配線層６１まで到達する光がある。配線層６１に到達した光の一部は、配線７１で反射され、電荷保持部５４に入射する光がある。このように、電荷保持部５４には、ＰＤ５１側からだけではなく、配線層６１側からも光が入射してしまう可能性がある。
　電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を、さらに抑制するために、配線層６１側からの光成分による影響も低減させる画素５０の構成について説明する。
　＜電荷保持部の構成＞
　図４は、画素５０の他の構成を示す図である。図４以降の画素５０に関する図に関しては、配線層６１、遮光層６４、カラーフィルタ層６５、およびオンチップレンズ６６は、図示を省略する。
　図４に示した画素５０ｂと、図２に示した画素５０ａを比較するに、電荷保持領域６８の構成が異なる。画素５０ｂの電荷保持領域６８ｂは、表面ピニング層７４－１ｂ、電荷保持部５４ｂ、および表面ピニング層７４－２ｂから構成されている点は、図２に示した画素５０ａと同様であるが、各層の厚み、特に、電荷保持部５４ｂは薄く形成されている。
　また、電荷保持領域６８ｂの上部（入射側、表面ピニング層７４－２ｂの上部）には、電荷捕獲領域１０１が形成されている点も、図２に示した画素５０ａと異なる。この電荷捕獲領域１０１は、ｎ型で形成されている。
　再度図３を参照するに、配線層６１で反射された光は、電荷保持領域６８の上部（図中上側）、換言すれば、電荷保持部５４の上部（配線層６１側ではない側）に到達し、光電変換されてしまう可能性が高い。そこで、図4に示したように、電荷保持領域６８の上部に、電荷捕獲領域１０１を、電荷保持部５４ｂとは別に設け、この電荷捕獲領域１０１で、配線層６１で反射された光を捕らえる構造とする。
　このような構造とすることで、配線層６１で反射された光を電荷捕獲領域１０１で捕獲することができるようになり、電荷保持領域６８に光が漏れ込むような場合に発生することが想定される光学的なノイズの発生を防止することができる。
　図５は、図４に示した画素５０ｂを下部（図４中での下側）から見たときの平面図である。図４に示した画素５０ｂは、図５に示した矢印Ａ－Ｂ断面における画素５０ｂの断面的な構成例となる。
　ＯＦＤ１２１は、図中右下に位置している。ＯＦＤ１２１は、ＰＤ５１のリセットゲートに接続しているドレインを表す。ＯＦＤ１２１は、ＯＦＧゲート１２２を介して、ＰＤ５１と接続されている。
　ＰＤ５１の上側には、電荷保持領域６８ｂが配置されている。画素５０ｂを下部から見たとき、電荷保持領域６８ｂ（電荷保持部５４ｂ）が配置されている領域内には、ＴＲＸゲート７３ｂが配置されている。ＴＲＸゲート７３ｂは、ＰＤ５１から電荷保持部５４ｂに電荷を転送させるために設けられている。
　電荷保持領域６８ｂの図中左側には、ＴＲＸゲート７３ｂを介して、浮遊拡散領域１２５（ＦＤ１２５）が配置されている。ＴＲＧゲート１２４は、電荷保持部５４ｂから浮遊拡散領域１２５に電荷を転送させるために設けられている。
　電荷保持領域６８ｂの上部には、貫通遮光部７６（貫通遮光部７６Ｂ－１ｂとする）が形成されている。この貫通遮光部７６Ｂ－１ｂの両端は、トランジスタなどを配置する関係で、一部非貫通に形成されている。
　ＰＤ領域６７は、非貫通遮光部７６Ｂ－２ｂと貫通遮光部７６Ｂ－３ｂで囲まれている。貫通遮光部７６Ｂ－３ｂは、画素５０ｂ間に設けられる遮光部であり、説明の都合上、異なる符号を付しているが、貫通遮光部７６Ｂ－１ｂと同じである。
　画素５０ｂ間は、貫通遮光部７６Ｂ－１ｂ，７６Ｂ－３ｂにより、画素間で漏れる光が遮光される構成とされている。
　ＰＤ領域６７（ＰＤ５１）と電荷保持領域６８ｂ（電荷保持部５４ｂ）との間は、非貫通遮光部７６Ｂ－２ｂにより、ＰＤ５１側から、電荷保持部５４ｂに漏れる光が遮光される構成とされている。
　さらに画素５０ｂは、図４を参照して説明したように、配線層６１側からの反射光は、電荷捕獲領域１０１で捕獲される構成とされている。このような構成により、画素５０ｂは、光学的なノイズの発生を抑制することができる。
　上記したように、電荷保持領域６８ｂに、電荷捕獲領域１０１を設けた場合、電荷捕獲領域１０１は、例えば、図６を参照して説明する条件を満たすように構成することで、ＰＬＳをより抑制することができる。
　図６を参照するに、半導体基板６３の厚さを厚さＴ１とし、その半分の厚さを、厚さＴ２とする。電荷保持部５４ｂとピニング層７４－１ｂの厚さを、厚さＴ３とする。電荷保持部５４ｂとピニング層７４－１ｂは、電荷を保持する保持領域（メモリ）として機能するが、このメモリの厚さＴ３は、半導体基板６３の半分の厚さＴ２以下に形成される。
　このように、電荷保持部５４ｂとピニング層７４－１ｂの厚さＴ３を、半導体基板６３の半分の厚さＴ２以下に形成するだけでも、ＰＬＳを抑制することができる。
　すなわち、半導体基板６３に、受光した光を電荷に変換する光電変換部（ＰＤ５１）と、光電変換部から転送されてきた電荷を保持する保持部（電荷保持部５４）とを形成し、その保持部の厚さを、半導体基板６３の厚さの半分以下とする構成とすることで、ＰＬＳを抑制する撮像素子とすることができる。
　さらに、電荷保持部５４ｂとピニング層７４－１ｂの厚さＴ３とすることで、半導体基板６３の（厚さＴ１－厚さＴ３）の領域（光入射側の領域）に、電荷捕獲領域１０１（図４）を形成することができる。上記したように、電荷捕獲領域１０１を形成することで、反射成分が電荷保持部５４ｂには入り込まないようにすることができ、ＰＬＳをより抑制することが可能となる。
　＜画素のさらに他の構成＞
　電荷捕獲領域１０１を有する画素５０のさらに他の構成について説明する。なお、図４、図５に示した画素５０ｂと同一の部分については、同一の符号を付し、その説明は省略する。
　図７は、画素５０ｃの平面図であり、図８は、図７に示した矢印Ａ－Ｂ断面における画素５０ｃの断面図である。
　図７、図８に示した画素５０ｃと、図４、図５に示した画素５０ｂを比較するに、画素５０ｃは、画素５０間の遮光部７６が、非貫通遮光部７６で形成されている点が異なり、他の部分は同一とされている。
　すなわち、図７、図８を参照するに、隣接する画素５０ｃ間に形成される遮光部７６は、非貫通遮光部７６Ｂ－１ｃ、非貫通遮光部７６Ｂ－３ｃとされている。ＰＤ領域６７ｃと電荷保持領域６８ｃの間の遮光部７６も、非貫通遮光部７６Ｂ－２ｃとされている。
　このように、遮光部７６を、非貫通の遮光部とすることで、遮光部を形成するための工程数を削減することができる。また、遮光部７６を形成する掘り込み部のＰ型を保障しなくてもよくなり、飽和電子量を増やすことも可能となる。
　画素５０のさらに他の構成について説明する。図９は、画素５０ｄの平面図であり、図１０は、図９に示した矢印Ａ－Ｂ断面における画素５０ｄの断面図である。
　図９、図１０に示した画素５０ｄと、図４、図５に示した画素５０ｂを比較するに、画素５０ｄは、画素５０間の遮光部７６と、ＰＤ領域６７ｃと電荷保持領域６８ｃの間の遮光部７６が形成されていない点が異なり、他の部分は同一とされている。
　すなわち、図９、図１０を参照するに、隣接する画素５０ｄ間には遮光部７６は形成されていない。またＰＤ領域６７ｃと電荷保持領域６８ｃの間にも、遮光部７６は形成されていない。
　このような構成としても、図６を参照して説明したように、電荷保持部５４ｄの厚さ（メモリの厚さ）を、半導体基板６３の半分の厚さ以下に形成することで、ＰＬＳを抑制することができ、さらに電荷捕獲領域１０１により、反射成分だけでなく、ＰＤ５１を通過した光成分も捕らえることができるため、ＰＬＳを抑制することができる。
　このように、縦方向の遮光部７６を形成しない構成とすることで、遮光部を形成するための工程数を削減することができる。また、遮光部７６を形成する掘り込み部のＰ型を保障しなくてもよくなり、飽和電子量を増やすことも可能となる。
　＜排出ドレインを有する構成＞
　上記したように、電荷保持部５４上に電荷捕獲領域１０１を形成することで、ＰＤ５１を通過してきた光や、配線層６１で反射された光による電荷を捕らえることができるが、そのような不要な電子が電荷捕獲領域１０１に蓄積されるため、排出するような仕組みを設けた方が良い。
　以下に、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインを備える画素５０について説明を加える。
　以下の説明においては、図４、図５に示した画素５０ｂを例に挙げて説明を行うが、他の画素においても、同様に排出ドレインを形成することはできる。なお、図４、図５に示した画素５０ｂと同一の部分については、同一の符号を付し、その説明は省略する。
　図１１は、縦方向に配置された２つの画素５０ｅの平面図であり、図１２は、図１１に示した矢印Ａ－Ｂ断面における画素５０ｅの断面図である。
　図１１を参照するに、画素５０ｅ－１のＰＤ領域６７ｅ－１の図中右下であり、ＯＦＤ１２１－１の近傍に、排出ドレイン２０１－１が配置されている。ＯＦＤ１２１－１と排出ドレイン２０１－１を分離するために、ＯＦＤ１２１－１と排出ドレイン２０１－１の間に、ｐ＋領域２０２－１が形成されている。
　同様に、画素５０ｅ－２のＰＤ領域６７の図中右下であり、ＯＦＤ１２１－２の近傍に、排出ドレイン２０１－２が配置されている。ＯＦＤ１２１－２と排出ドレイン２０１－２を分離するために、ＯＦＤ１２１－２と排出ドレイン２０１－２の間に、ｐ＋領域２０２－２が形成されている。
　このように、画素５０ｅ毎に排出ドレイン２０１が設けられた構成とされる。
　図１２に示したように、排出ドレイン２０１－２は、電荷捕獲領域１０１－１と繋がっている。このように、排出ドレイン２０１を設け、その排出ドレイン２０１に、電荷捕獲領域１０１を繋げることで、電荷捕獲領域１０１に蓄積された電荷が、オーバーフローし、排出ドレイン２０１から排出される構成とすることができる。
　また、電荷捕獲領域１０１から、排出ドレイン２０１までのオーバーフローパスは、非貫通遮光部の下側に形成することができる。
　電荷捕獲領域１０１－１は、画素５０ｅ－１に形成され、その電荷捕獲領域１０１－１が接続されている排出ドレイン２０１－２は、画素５０ｅ－１に隣接している画素５０ｅ－２に形成されている。
　この例のように、電荷捕獲領域１０１は、隣接する画素５０ｅに形成されている排出ドレイン２０１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｅに形成されている排出ドレイン２０１と接続される構成としても良い。
　ところで、図５を参照して遮光部７６について説明しときに、貫通遮光部７６の一部は、トランジスタなどを配置するために一部非貫通とされていると説明した。
　図１２に示した画素５０ｅ間に配置されている遮光部７６は、図５を参照して説明した、例えば、貫通遮光部７６Ｂ－１に該当する。貫通遮光部７６Ｂ－１であるため、半導体基板６３を貫通しているが、図１２に示した断面図においては、ＯＦＤ１２１－１が配置されている部分の断面を示しているため、非貫通とされている。
　また、図１２に示した排出ドレイン２０１－２上の遮光部７６は、図５を参照して説明した、例えば、ＰＤ５１を囲む非貫通遮光部７６Ｂ－２に該当する。非貫通遮光部７６Ｂ－２の下側には、図１２に示した例では、排出ドレイン２０１－２、ｐ＋領域２０２－２、ＯＦＤ１２１－１などが配置されているため、非貫通の遮光部７６とされている。
　図１３、図１４を参照し、排出ドレインを有する画素５０の他の構成について説明する。
　図１３、図１４に示した画素５０ｆは、排出ドレインをＯＦＤ１２１と共有した構成とされている。排出ドレインとＯＦＤ１２１と共有した構成としたため、図１３、図１４に示した画素５０ｆは、図１１、図１２に示した画素５０ｅから、排出ドレイン２０１を削除した構成とされている。
　図１３、図１４に示した画素５０ｆは、画素５０ｆ－１の電荷捕獲領域１０１－１（ＴＲＸゲート７３ｂ－１下に形成されている）と、画素５０ｆ－２に形成されているＯＦＤ１２１が繋げられた構成とされている。
　このように、電荷捕獲領域１０１は、隣接する画素５０ｆに形成されているＯＦＤ１２１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｆに形成されているＯＦＤ１２１と接続される構成としても良い。
　このように、ＯＦＤ１２１を、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインとしても用いる構成とすることで、図１１、図１２を参照して説明したように、排出ドレイン２０１をＯＦＤ１２１と別に設ける構成と比較して、排出ドレイン２０１という新たな素子を追加することなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができる。
　よって、ＰＤ５１やＯＦＧゲート１２２のサイズを小さくする必要もなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができ、面積効率を向上させることができる。
　図１５、図１６を参照し、排出ドレインを有する画素５０の他の構成について説明する。
　図１５、図１６に示した画素５０ｇは、排出ドレイン２０１をトランジスタ１２３の電源ＶＤＤと共有した構成とされている。また、１画素５０ｇ内で完結する構成とされている。すなわち、電荷捕獲領域１０１と排出ドレイン２０１は、同一画素５０ｇ内に、それぞれ形成されている。
　図１５、図１６に示した画素５０ｇにおいては、トランジスタ１２３の電源ＶＤＤを排出ドレイン２０１とし、その排出ドレイン２０１に、電荷捕獲領域１０１が接続されている。
　このように、電荷捕獲領域１０１は、同一画素５０ｇに形成されているトランジスタ１２３（内の電源ＶＤＤ）と接続される構成とすることができる。また、上記した例と同じく、図１７に示すように、電荷捕獲領域１０１－１は、その電荷捕獲領域１０１－１が形成されている画素５０ｂ－１に隣接する画素５０ｂ－２に形成されているトランジスタ１２３－２（内の電源ＶＤＤ）と接続される構成としても良い。
　このように、トランジスタ１２３の電源ＶＤＤを排出ドレイン２０１とし、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレインとしても用いる構成とすることで、図１３、図１４を参照して説明した場合と同じく、排出ドレイン２０１という新たな素子を配置するための領域を確保することなく、電荷捕獲領域１０１に蓄積された電荷を排出することができる構成とすることができる。
　よって、ＰＤ５１やＯＦＧゲート１２２のサイズを小さくする必要もなく、電荷捕獲領域１０１に蓄積された電荷を排出する構成とすることができ、面積効率を向上させることができる。
　図１８、図１９を参照し、排出ドレインを有する画素５０の他の構成について説明する。
　図１８、図１９に示した画素５０ｈは、排出ドレイン２０１と、その排出ドレイン２０１用のＯＦＧゲート２３１を備えた構成とされている。図１８、図１９に示した画素５０ｈは、図１１、図１２に示した画素５０ｈにＯＦＧゲート２３１を追加した構成とされている。
　このように、排出ドレイン２０１専用のＯＦＧゲート２３１を備えた構成の画素５０ｈの場合、ＯＦＧゲート２３１のゲート（Gate）制御により、電荷捕獲領域１０１で捕獲された電荷が排出される。
　ＯＦＧゲート２３１のゲート制御は、ＰＬＳ信号を読み出していることになる。換言すれば、ＯＦＧゲート２３１のゲート制御は、電荷捕獲領域１０１からの信号を読み出していることになる。
　電荷捕獲領域１０１から読み出されたＰＬＳ信号を、後段の信号処理に利用するようにしても良い。電荷捕獲領域１０１に蓄積される電荷は、ＰＤ５１に蓄積される電荷と同じく、入射される光の強度に依存すると考えられるため、例えば、電荷捕獲領域１０１からの信号で光の強度を測定し、その測定結果に応じた処理を、ＰＤ５１から読み出される信号の処理に用いるといった処理を行うようにすることもできる。
　電荷捕獲領域１０１－１は、画素５０ｈ－１に形成され、その電荷捕獲領域１０１－１が接続されている排出ドレイン２０１－２とＯＦＧゲート２３１－２は、画素５０ｈ－１に隣接している画素５０ｈ－２に形成されている。
　この例のように、電荷捕獲領域１０１は、隣接する画素５０ｈに形成されている排出ドレイン２０１やＯＦＧゲート２３１と接続される構成とすることができる。また、図示はしないが、電荷捕獲領域１０１は、その電荷捕獲領域１０１が形成されている画素５０ｈに形成されている排出ドレイン２０１やＯＦＧゲート２３１と接続される構成としても良い。
　本技術によれば、不要な光成分による影響を低減させることが可能となる。
　＜製造について＞
　上述した画素５０の製造について図２０、図２１を参照して説明する。ここでは、画素５０ｂを製造する場合を例に挙げて説明を続ける。
　工程Ｓ１１において、ＳＯＩ基板がセッティングされる。ここでは、ＳＯＩ基板を用い、電荷蓄積層をｎ型として構成する場合を例に挙げて説明するが、Bulk基板を用いて、電荷蓄積層をｐ型に構成する場合などにおいても本技術は適用できる。
　また工程Ｓ１１においては、イオン・インプランテーションにて、トランジスタのwellも形成され、素子分離も形成される。また、エッチングストッパ層３０１も形成されている。
　工程Ｓ１２において、ｎ型領域となるＰＤ５１、電荷保持部５４ｂ、および電荷捕獲領域１０１が、イオン・インプランテーションにより形成される。電荷捕獲領域１０１として、排出ドレイン２０１と接続されるｎ型領域も形成される。電荷保持領域６８ｂにｐ型領域が作成される場合、工程Ｓ１２において作成される。
　工程Ｓ１３において、ＯＦＧゲート１２２、ＴＲＸゲート７３が形成される。これらのトランジスタのゲート部分は、例えば、CVDによるポリシリコン成膜およびリソグラフィのパターニングにて形成される。
　工程Ｓ１４において、イオン・インプランテーションにより、ＨＡＤ（Hole-Accumulation Diode）が形成される。ＨＡＤの形成は、ＰＤ５１にｐ型のピニング層７４－１を生成することで形成される。ＨＡＤを形成することで、暗電流を大幅に抑えることができる。
　工程Ｓ１５において、n型領域となるＯＦＤ１２１が、イオン・インプランテーションにて形成される。
　さらに、工程Ｓ１６において、配線層６１が積層される。
　工程Ｓ１７（図２１）において、配線層６１の表面側に接着層が形成され、支持基板３０２が貼り合わされた後に、工程Ｓ１８に示すように、全体が反転され、半導体基板６３の裏面側の面が、物理的研磨法により研磨される。
　工程Ｓ１９において、半導体基板６３のエッチングストッパ層３０１よりも裏面側の層が、ウエットエッチングによりエッチングされる。この際、高濃度のｐ型不純物からなるエッチングストッパ層３０１によりエッチングをストップさせることで、エッチングストッパ層３０１が露出される。
　さらに、エッチングストッパ層３０１が除去された後、半導体基板６３の裏面がＣＭＰ（Chemical Mechanical Polishing）法により研磨されることにより、半導体基板６３の裏面側が薄肉化される。
　工程Ｓ２０において、半導体基板６３の裏面にレジストが形成された後に、遮光部７６の埋め込み部７６Ｂを形成する領域に開口部が形成されるようにレジスト層の露光および現像が行われる。そして、そのレジスト層をマスクとしたドライエッチングが行われることにより、トレンチ部が形成される。
　さらに、トレンチ部の側面および底面と、半導体基板６３の裏面とに、高誘電率材料膜７７が成膜される。続いて、高誘電率材料膜７７の裏面側から、その裏面側の面とトレンチ部８４の内部とに遮光部７６が成膜される。
　これにより、高誘電率材料膜７７の裏面側に蓋部７６Ａが形成され、トレンチ部８４の内部に埋め込み部７６Ｂが形成された遮光部７６が形成される。
　遮光部７６は、例えば、タングステンを材料としてＣＶＤ（Chemical Vapor Deposition）を行うことにより成膜される。そして、遮光部７６がドライエッチングで加工されることにより、開口部７６Ｃが開口される。その後、例えば、ALD（Atomic Layer Deposition）法が用いられて、遮光部７６に対して高誘電率材料膜７７が積層されて平坦化される。
　その後、通常の方法が用いられて、カラーフィルタ層６５およびオンチップレンズ６６が形成される。このようにして画素５０ｂが製造される。
　＜排出ドレインを有する他の構成＞
　上記した実施の形態、例えば図１２を参照して説明した実施の形態のように、電荷捕獲領域１０１に蓄積された電荷を排出する排出ドレイン２０１を、配線層６１側（表面側）に形成する場合を例に挙げて説明したが、カラーフィルタ層６５などが形成される側（裏面側）に形成することも可能である。
　図２２は、裏面側に排出ドレインとしても機能する遮光部を形成した場合の画素５０ｊの構成を示す図である。図２２に示した画素５０ｊにおいて、図４に示した画素５０ｂと同一の部分には、同一の符号を付し、その説明は適宜省略する。
　図４を参照して説明したように、画素５０ｂの電荷保持領域６８ｂの裏面側（図４中の上側）は、遮光部７６（蓋部７６Ａ）が形成されている。この遮光部７６を、電荷捕獲領域１０１と接続する。電荷捕獲領域１０１と接続された遮光部７６を、上記した遮光部７６と区別するために遮光部４０１と記述する。
　すなわち、図２２に示した画素５０ｊは、上記した蓋部７６Ａに該当する部分が、遮光部４０１とされる。遮光部４０１は、電荷捕獲領域１０１と遮光部７６との間に形成されていた高誘電率材料膜７７が除去され、その除去された部分にも遮光部４０１を形成する、例えば、タングステンなどが充填されることで電荷捕獲領域１０１と接続された構造とされている。
　このように形成されている遮光部４０１により、電荷捕獲領域１０１に蓄積された電荷が取り出される。また、遮光部４０１の電位は、画素領域のｐウェル領域の電位よりも高い電位が与えられる構成とすることにより、電荷捕獲領域１０１に蓄積された電荷が取り出される。
　図２３は、画素５０のさらに他の構成を示す図である。図２３に示した画素５０ｋは、図２２に示した画素５０ｊと同様に、裏面側に排出ドレインとしても機能する遮光部が形成されている構成であるが、遮光部７６と別に形成されている（独立してそれぞれが形成されている）点が異なる。
　図２３を参照するに、電荷捕獲領域１０１上の部分は、高誘電率材料膜７７が除去され、その部分には、遮光部４０２を構成する金属が充填され、電荷捕獲領域１０１と接続するように形成されている。また、遮光部４０２と遮光部７６は、絶縁膜４０３を間に挟む構成とされている。
　すなわち、図２３に示した画素５０ｋは、遮光部７６が形成されたあと、絶縁膜４０３が形成され、その後、電荷捕獲領域１０１上の高誘電率材料膜７７と絶縁膜４０３が除去される。その除去された部分に、遮光部４０２が形成されることで、図２３に示したような構成を有する画素５０ｋが形成される。
　遮光部４０１と遮光部７６により、上記した蓋部７６Ａの機能を実現する。遮光部４０１と遮光部７６は、オーバーラップして形成される部分を設けることで、入射される光が、直接電荷捕獲領域１０１に入射されることがないような構成とされている。
　絶縁膜４０３は、高誘電率材料膜７７と同一の材質で形成されても良いし、異なる材質で形成されても良い。また、遮光部４０２は、遮光部７６と同一の材質（金属）で形成されても良いし、異なる材質で形成されても良い。
　この場合も、遮光部４０２の電位は、画素領域のｐウェル領域の電位よりも高い電位が与えられる構成とされることにより、電荷捕獲領域１０１に蓄積された電荷が取り出される。
　画素５０ｋにおいては、遮光部４０２と遮光部７６が独立した構成とされているため、遮光部４０２に電位をかけても、遮光部７６に、その電位がかかることがない。よって遮光部４０２の電位と、遮光部７６の電位は、独立して制御することができる。
　図２２に示した画素５０jは、遮光部４０１と、遮光部７６（例えば、遮光部７６Ｂ）が繋がった構成とされているため、遮光部４０１に、画素領域のｐウェル領域の電位よりも高い電位を与えると、遮光部７６Ｂにも、画素領域のｐウェル領域の電位よりも高い電位が与えられることになる。
　このように遮光部７６に電位をかけた場合、暗電流や白点が発生する可能性がある。図２３に示した画素５０kにおいては、遮光部４０２と遮光部７６が独立した構成とされているため、遮光部４０２に所定の電位を与えても、遮光部７６には、その所定の電位は与えられない。
　よって、図２３に示した画素５０kは、図２２に示した画素５０jよりも、暗電流や白点の発生を抑制できる。
　図２２、図２３に示したように、裏面側（光が入射する側）に、電荷捕獲領域１０１に蓄積された電荷を排出するための構成を有するようにすることもできる。また、このような構成とすることで、ＰＤ領域６７や、表面側（配線層６１側）に、例えば排出ドレインを配置する領域を確保するといったことも必要なくなるため、飽和電子数の向上や感度を向上させることも可能となる。
　このように、本技術によれば、不要な光成分による影響を低減させることが可能となる。
　＜電子機器＞
　本技術は、撮像装置への適用に限られるものではなく、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。なお、電子機器に搭載されるモジュール状の形態、即ちカメラモジュールを撮像装置とする場合もある。
　図２４は、本開示の電子機器の一例である撮像装置の構成例を示すブロック図である。図２４に示すように、本開示の撮像装置６００は、レンズ群６０１等を含む光学系、撮像素子６０２、カメラ信号処理部であるＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８等を有している。
　そして、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、操作系６０７、及び、電源系６０８がバスライン６０９を介して相互に接続された構成となっている。ＣＰＵ６１０は、撮像装置６００内の各部を制御する。
　レンズ群６０１は、被写体からの入射光（像光）を取り込んで撮像素子６０２の撮像面上に結像する。撮像素子６０２は、レンズ群６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子６０２として、先述した実施の形態に係る撮像素子（イメージセンサ）を用いることができる。
　表示装置６０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子６０２で撮像された動画または静止画を表示する。記録装置６０６は、撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
　操作系６０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示装置６０５、記録装置６０６、及び、操作系６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　このような撮像装置６００は、ビデオカメラやデジタルスチルカメラ、さらには、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置６００において、撮像素子６０２として先述した実施形態に係る撮像素子を用いることができる。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　受光した光を電荷に変換する光電変換部と、
　前記光電変換部から転送されてきた電荷を保持する保持部と
　を備え、
　前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
　前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
　撮像素子。
（２）
　前記保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える
　前記（1）に記載の撮像素子。
（３）
　前記光電変換部と前記電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている
　前記（２）に記載の撮像素子。
（４）
　画素間に形成されている前記遮光部は、前記半導体基板を貫通している
　前記（３）に記載の撮像素子。
（５）
　前記電荷捕獲領域の光入射側は、光を遮光する遮光部で覆われている
　前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
　前記電荷捕獲領域から電荷を排出する排出ドレインをさらに備える
　前記（２）乃至（５）のいずれかに記載の撮像素子。
（７）
　前記電荷捕獲領域から、前記排出ドレインまでのオーバーフローパスは、前記半導体基板を非貫通に形成されている遮光部の領域に形成されている
　前記（６）に記載の撮像素子。
（８）
　前記排出ドレインは、ＯＦＤと共有とされている
　前記（６）または（７）に記載の撮像素子。
（９）
　前記排出ドレインは、トランジスタの電源と共有とされている
　前記（６）または（７）に記載の撮像素子。
（１０）
　前記排出ドレイン専用のＯＦＧを備える
　前記（６）または（７）に記載の撮像素子。
（１１）
　前記排出ドレインは、前記電荷捕獲領域が形成されている画素に隣接する画素に形成されている
　前記（６）乃至（１０）のいずれかに記載の撮像素子。
（１２）
　前記排出ドレインは、前記電荷捕獲領域の光入射側に形成され、光の入射を遮光する遮光部と共有とされている
　前記（６）に記載の撮像素子。
（１３）
　前記排出ドレインは、前記電荷捕獲領域の光入射側に形成されている
　前記（６）に記載の撮像素子。
（１４）
　受光した光を電荷に変換する光電変換部と、
　前記光電変換部から転送されてきた電荷を保持する保持部と
　を備え、
　前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
　前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
　撮像素子を含み、
　前記撮像素子からの信号を処理する処理部を備える
　電子機器。
　３０　撮像素子，　５０　画素，　５１　ＰＤ，　５４　電荷保持部，　６１　配線層，　６２　酸化膜，　６３　半導体基板，　６４　遮光層，　６５　カラーフィルタ層，　６６　オンチップレンズ，　７１　配線，　７２　層間絶縁膜，　７３　ＴＲＸゲート，　７４　表面ピニング層，　７５　画素間分離領域，　７６　遮光部，　７７　高誘電率材料膜，　１０１　電荷捕獲領域，　１２１　ＯＦＤ，　１２２　ＯＦＧゲート，　１２３　トランジスタ，　１２４　ＴＲＧゲート，　１２５　ＦＤ，　２０１　排出ドレイン，　４０１，４０２　遮光部

Claims (14)

  1. 　受光した光を電荷に変換する光電変換部と、
    　前記光電変換部から転送されてきた電荷を保持する保持部と
    　を備え、
    　前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
    　前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
    　撮像素子。
  2. 　前記保持部が形成されている領域より光入射側に、電荷を捕獲する電荷捕獲領域をさらに備える
    　請求項1に記載の撮像素子。
  3. 　前記光電変換部と前記電荷捕獲領域との間に、光を遮光する遮光部がさらに形成されている
    　請求項２に記載の撮像素子。
  4. 　画素間に形成されている前記遮光部は、前記半導体基板を貫通している
    　請求項３に記載の撮像素子。
  5. 　前記電荷捕獲領域の光入射側は、光を遮光する遮光部で覆われている
    　請求項２に記載の撮像素子。
  6. 　前記電荷捕獲領域から電荷を排出する排出ドレインをさらに備える
    　請求項２に記載の撮像素子。
  7. 　前記電荷捕獲領域から、前記排出ドレインまでのオーバーフローパスは、前記半導体基板を非貫通に形成されている遮光部の領域に形成されている
    　請求項６に記載の撮像素子。
  8. 　前記排出ドレインは、ＯＦＤと共有とされている
    　請求項６に記載の撮像素子。
  9. 　前記排出ドレインは、トランジスタの電源と共有とされている
    　請求項６に記載の撮像素子。
  10. 　前記排出ドレイン専用のＯＦＧを備える
    　請求項６に記載の撮像素子。
  11. 　前記排出ドレインは、前記電荷捕獲領域が形成されている画素に隣接する画素に形成されている
    　請求項６に記載の撮像素子。
  12. 　前記排出ドレインは、前記電荷捕獲領域の光入射側に形成され、光の入射を遮光する遮光部と共通とされている
    　請求項６に記載の撮像素子。
  13. 　前記排出ドレインは、前記電荷捕獲領域の光入射側に形成されている
    　請求項６に記載の撮像素子。
  14. 　受光した光を電荷に変換する光電変換部と、
    　前記光電変換部から転送されてきた電荷を保持する保持部と
    　を備え、
    　前記光電変換部と前記保持部は、所定の厚さを有する半導体基板内に形成され、
    　前記保持部は、前記所定の厚さの半分の厚さ以下で形成されている
    　撮像素子を含み、
    　前記撮像素子からの信号を処理する処理部を備える
    　電子機器。
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