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WO2018181264A1 - アクティブマトリクス基板、及びそれを備えた表示装置 - Google Patents

アクティブマトリクス基板、及びそれを備えた表示装置 Download PDF

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WO2018181264A1
WO2018181264A1 PCT/JP2018/012334 JP2018012334W WO2018181264A1 WO 2018181264 A1 WO2018181264 A1 WO 2018181264A1 JP 2018012334 W JP2018012334 W JP 2018012334W WO 2018181264 A1 WO2018181264 A1 WO 2018181264A1
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WO
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pixel
pixels
active matrix
gate line
matrix substrate
Prior art date
Application number
PCT/JP2018/012334
Other languages
English (en)
French (fr)
Inventor
隆之 西山
諒 米林
耕平 田中
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US16/495,457 priority Critical patent/US10935859B2/en
Publication of WO2018181264A1 publication Critical patent/WO2018181264A1/ja

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    • G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
    • G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
    • G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel

Definitions

  • the present invention relates to an active matrix substrate and a display device including the same.
  • a gate driver for driving a gate line is provided in a pixel.
  • Circuit elements such as switching elements constituting the gate driver are connected to a control wiring for supplying a control signal for driving the gate driver.
  • Each pixel is provided with a pixel control element connected to the gate line and the source line and the pixel electrode of the pixel.
  • the pixel control elements connected to one gate line some of the pixel control elements are connected in the opposite direction to the other pixel control elements.
  • a source line connected to a part of the pixel control elements is provided in an opening of the pixel in which the pixel control element is provided.
  • An active matrix substrate includes a plurality of gate lines, a plurality of source lines, and a display region formed of a plurality of pixels each having a pixel electrode and an opening and a light shielding portion.
  • a plurality of pixel switching elements provided in a light shielding portion of each of the plurality of pixels and connected to one gate line, one source line, and one pixel electrode; and
  • a plurality of drive circuits that are provided for each and switch a corresponding one gate line to a selected state or a non-selected state in accordance with a supplied control signal, and the drive circuit includes a plurality of switching elements.
  • a plurality of drive circuit elements arranged in a light-shielding portion in a part of the display area, and provided with at least one drive circuit element.
  • the spacing between the pixel switching elements in the row of installed pixels is not uniform, and the drains of the pixel switching elements connected to the same gate line are in the same direction with respect to the source line to which the pixel switching element is connected .
  • the configuration of the present invention it is easy to dispose a drive circuit for driving a gate line in a pixel, and vertical stripe-like display defects can be reduced.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is a schematic diagram illustrating a schematic configuration of the pixel illustrated in FIG. 2.
  • FIG. 4 is a schematic diagram showing a schematic arrangement example of the gate driver shown in FIG.
  • FIG. 5 is a diagram illustrating an equivalent circuit of the gate driver shown in FIG.
  • FIG. 6 is a timing chart when the gate driver shown in FIG. 4 drives the gate line.
  • FIG. 7 is a schematic diagram showing an arrangement example when the circuit elements of the gate driver shown in FIG. 5 are arranged in the display region.
  • FIG. 1 is a schematic diagram illustrating a schematic configuration of a liquid crystal display device according to an embodiment.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate shown in FIG.
  • FIG. 3 is a schematic diagram illustrating a schematic configuration of the pixel illustrated in
  • FIG. 8A is an enlarged schematic view of a part of pixels including a pixel in which a circuit element of a gate driver is arranged.
  • FIG. 8B is a diagram for explaining the pixel TFT pitch in the row where the gate driver circuit elements are arranged.
  • FIG. 9 is a schematic diagram illustrating a part of a row in which the gate driver in the second embodiment is arranged.
  • FIG. 10 is a schematic diagram showing a part of a row in which the gate driver in the third embodiment is arranged.
  • FIG. 11 is a schematic diagram showing a part of a row in which the gate driver according to the fourth embodiment is arranged.
  • An active matrix substrate includes a plurality of gate lines, a plurality of source lines, and a display region including a plurality of pixels each having a pixel electrode and an opening and a light shielding portion.
  • An active matrix substrate having a plurality of pixel switching elements provided in a light shielding portion of each of the plurality of pixels and connected to one gate line, one source line, and one pixel electrode;
  • a plurality of drive circuits that are provided for each of the gate lines and switch a corresponding one gate line to a selected state or a non-selected state in accordance with a supplied control signal, and the drive circuit includes a switching element.
  • Including a plurality of drive circuit elements wherein the plurality of drive circuit elements are disposed in a light-shielding portion in a partial area of the display area, and at least one drive circuit element is provided.
  • the spacing between the pixel switching elements in the row of the installed pixels provided is not uniform, and the drain of the pixel switching element connected to the same gate line is connected to the source line to which the pixel switching element is connected. In the same direction (first configuration).
  • the active matrix substrate includes a drive circuit that switches the gate line to a selected state or a non-selected state in a light shielding portion of a part of the display region.
  • the intervals of the pixel switching elements in the row of pixels where the drive circuit elements included in the drive circuit are arranged are not uniform. Therefore, it is easier to arrange the drive circuit elements in the pixel than in the case where all the source lines are linear and the intervals between the pixel switching elements are uniform.
  • each pixel switching element connected to the same gate line is connected to the source line in the same direction. Therefore, even if a layer shift between the gate layer and the source layer occurs, the pixel pull-in voltage when the pixel switching element is turned off is unlikely to vary and display defects are unlikely to occur.
  • a source line connected to the pixel switching element of the installation pixel is bent so as to avoid the opening of the installation pixel and the drive circuit element. It is good also as being (2nd structure).
  • the pixel switching element of the pixel in which the drive circuit element is arranged and the pixel switching element of another pixel are easily arranged in the same direction with respect to the source line.
  • the pixel electrode of the installed pixel is different from the pixel electrode of the non-installed pixel in which the drive circuit element is not provided, in the shape of a contact portion to which the pixel switching element is connected. It is good also as a thing (3rd structure).
  • the third configuration it is easy to reliably connect the pixel switching element and the pixel electrode of the pixel in which the drive circuit element is disposed.
  • the width in the extending direction of the gate line of the contact portion connected to the pixel switching element is the extending direction of the gate line of the pixel electrode in the opening. It is good also as narrower than the width
  • the capacity of the pixel electrode is reduced compared to the case where the width of the pixel electrode in the extending direction of the gate line is uniform, and the power consumption when writing data to the pixel can be reduced.
  • the control circuit further includes a plurality of control wirings connected to each of the plurality of driving circuits and supplying the control signal, and the installation pixel is adjacent to the extending direction of the gate line
  • One source line including a plurality of pixels and connected to a pixel switching element of one pixel in the plurality of pixels is bent, and the other pixel is connected to the boundary between the one pixel and the other pixel.
  • the control wiring provided in the opening of the pixel on the opposite side and connected to the one drive circuit element is disposed substantially parallel to the extending direction of the source line in the light shielding portion between the plurality of pixels. It is good also as a thing (5th structure).
  • the drive circuit element can be arranged across a plurality of pixels without straddling the source line, the size of the drive circuit element can be increased, or the plurality of drive circuit elements can be combined. Can be arranged.
  • the control circuit further includes a plurality of control wirings connected to each of the plurality of driving circuits and supplying the control signal, and the installation pixel is adjacent to the extending direction of the gate line
  • One source line that includes a plurality of pixels and is connected to the pixel switching element of one of the plurality of pixels is bent, and the adjacent pixel on the opposite side of the one pixel and the other pixel
  • the control wiring provided in the light shielding region between the one pixel and connected to the one driving circuit element is disposed substantially in parallel with the extending direction of the source line in the light shielding portion between the plurality of pixels.
  • the contact portion of the pixel electrode with the pixel switching element may have a shape extending in one direction with respect to the portion disposed in the opening of the pixel electrode (sixth configuration).
  • the interval between the source lines of the pixels in which the drive circuit elements are arranged can be increased as compared with the fifth configuration, so that the drive circuit elements are easily arranged.
  • the contact portion of the pixel electrode has a shape extending in one direction, it is easy to align the direction in which the pixel switching element is connected to the source line, and deterioration in display quality due to a layer shift between the gate layer and the source layer can be suppressed. .
  • the switching element included in the driving circuit element and the pixel switching element include indium (In), gallium (Ga), zinc (Zn), and oxygen (O ) May be included as a semiconductor material (seventh configuration).
  • amorphous silicon (a-Si) or LTPS (Low Temperature Poly-silicon) as a semiconductor material of a switching element as a driving circuit element or a switching element for a pixel, High definition and high aperture ratio can be realized.
  • a display device includes a first to seventh active matrix substrate, a counter substrate having a color filter, and a liquid crystal sandwiched between the active matrix substrate and the counter substrate. (Eighth configuration).
  • FIG. 1 is a schematic diagram showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • a pair of polarizing plates is provided so as to sandwich the active matrix substrate 20a and the counter substrate 20b.
  • the counter substrate 20b is formed with a common electrode, a black matrix (BM), and red (R), green (G), and blue (B) color filters (all not shown). .
  • BM black matrix
  • R red
  • G green
  • B blue
  • the active matrix substrate 20a is electrically connected to the source driver 3 formed on the flexible substrate.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a drive circuit (hereinafter referred to as a gate driver) provided on the active matrix substrate 20a.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies a power supply voltage signal to each.
  • FIG. 2 is a schematic diagram showing a schematic configuration of the active matrix substrate 20a.
  • M M: natural number
  • gate lines 13 (1) to 13 (M) are formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • gate lines 13 A plurality of source lines 15 are formed on the active matrix substrate 20a so as to intersect with the gate lines 13.
  • FIG. 3 is a schematic diagram showing a schematic configuration of some pixels in the active matrix substrate 20a. As shown in FIG. 3, one pixel electrode 14 is disposed in each pixel PIX.
  • the pixel PIX includes a thin film transistor 10 (TFT: Thin Film Transistor) (hereinafter referred to as a pixel TFT) connected to the gate line 13, the source line 15, and the pixel electrode 14.
  • TFT Thin Film Transistor
  • Each pixel PIX corresponds to one of the colors of the color filter, and is arranged in the order of R, G, B in the extending direction of the gate line 13.
  • a data signal voltage is input to the pixel electrode 14 from the source driver 3 (see FIG. 2) via the source line 15.
  • a predetermined voltage is applied to the common electrode (not shown) by the display control circuit 4 (see FIG. 1).
  • the potential of the pixel PIX corresponds to the potential of the source line 15, the capacitance Cgd between the pixel electrode 14 and the gate line 13, the pixel electrode 14 and the common electrode (not shown) in accordance with the potential change of the gate line 13. And the capacitance Ccom between them.
  • FIG. 4 is a schematic diagram showing a schematic arrangement example of gate drivers provided on the active matrix substrate 20a.
  • the source line 15 is not shown for convenience.
  • one gate driver 11 is provided for each gate line 13, and the gate driver 11 switches the corresponding gate line 13 to a selected state or a non-selected state.
  • switching the gate line 13 to the selected state may be referred to as driving of the gate line.
  • Each gate driver 11 is arranged between the gate line 13 to be driven and the gate line 13 adjacent to the gate line 13 except for the gate driver 11 that drives the gate line 13 in the first row.
  • the gate drivers 11 connected to the odd-numbered gate lines 13 (13 (1), (3), (5)...) Are connected to each other via the control wiring 16. Further, the gate drivers 11 connected to the even-numbered gate lines 13 (13 (2), (4), (6)%) Are connected to each other via the control wiring 16.
  • terminal portions 12g and 12s are provided in the frame region on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the display control circuit 4 and the power source 5.
  • the terminal portion 12s is connected to the display control circuit 4, the source driver 3, and the source line 15 (see FIG. 2).
  • the display control circuit 4 uses, as a control signal, a signal that repeats an H level (VDD) and an L level (VSS) for each horizontal scanning period (hereinafter referred to as a clock signal), and the same potential as the H level of the clock signal. (Hereinafter referred to as a reset signal) is supplied to the terminal portion 12g.
  • the power supply 5 supplies a power supply voltage signal to the source driver 3 and the terminal unit 12g.
  • the terminal unit 12 g receives the supplied control signal, power supply voltage signal, and the like, and supplies each signal to each gate driver 11 via the control wiring 16.
  • the gate driver 11 outputs a voltage signal indicating one of a selected state and a non-selected state to the corresponding gate line 13 in accordance with the supplied signal.
  • the source driver 3 outputs a data signal to each source line 15 (see FIG. 2) via the terminal portion 12s in accordance with a signal input from the display control circuit 4.
  • FIG. 5 is a diagram illustrating an equivalent circuit of the gate driver 11 (n) that drives the gate line 13 (n).
  • the gate driver 11 includes, as switching elements, thin film transistors (TFTs: Thin-Film-Transistors) (hereinafter referred to as TFT-A to TFT-E) indicated by alphabets A to E, a capacitor Cbst, and a gate driver. 11 netA which is an internal wiring.
  • TFTs Thin-Film-Transistors
  • the drain terminal of the TFT-B is connected to the previous gate line 13 (n ⁇ 1), the gate terminal is connected to the control wiring 16 for supplying the clock signal CKB, and the source terminal is connected to netA.
  • the TFT-B controls the increase / decrease of the potential of the netA in accordance with the clock signal CKB and the potential of the gate line 13 (n ⁇ 1).
  • the drain terminal of TFT-A is connected to netA, the gate terminal is connected to the control wiring 16 for supplying the reset signal CLR, and the source terminal is connected to the control wiring 16 for the power supply voltage signal VSS.
  • the TFT-A sets the potential of netA to the level of the power supply voltage signal VSS at the timing specified by the reset signal CLR.
  • the gate terminal of TFT-E is connected to netA, the drain terminal is connected to the control wiring 16 for supplying the clock signal CKA, and the source terminal is connected to the gate line 13 (n).
  • the drain terminal of the TFT-D is connected to the gate line 13 (n), the gate terminal is connected to the control wiring 16 that supplies the reset signal CLR, and the source terminal is connected to the control wiring 16 that supplies the power supply voltage signal VSS. Connected.
  • the drain terminal of the TFT-C is connected to the gate line 13 (n), the gate terminal is connected to the control wiring 16 that supplies the clock signal CKB, and the source terminal is connected to the control wiring 16 that supplies the power supply voltage signal VSS. Connected.
  • the capacitor Cbst has one electrode connected to the netA (n) and the other electrode connected to the gate line 13 (n).
  • the capacitor Cbst boosts the potential of netA (n) in accordance with the potential of the clock signal CKA output from the TFT-E.
  • connection of the clock signals CKA and CKB is switched in the gate lines 13 (n + 1) and 13 (n ⁇ 1) in the next stage and the previous stage.
  • the drain terminal of the TFT-E is connected to the control wiring 16 that supplies the clock signal CKB
  • the gate terminals of the TFT-B and TFT-C are the control wiring 16 that supplies the clock signal CKA. Connected.
  • the reset signal CLR is, for example, a signal that becomes H level for a certain period before the start of scanning of the gate line. In this case, the reset signal CLR becomes H level for each vertical period.
  • the reset signal CLR becomes H level, the netA and the gate line 13 are reset to L level (the level of the power supply voltage signal VSS).
  • GSP gate start pulse gate start ⁇ ⁇ pulse
  • GSP gate start pulse gate start ⁇ ⁇ pulse
  • FIG. 6 is a timing chart when the gate driver 11 (n) drives the gate line 13 (n).
  • the previous gate line 13 (n-1) is in a selected state, and the clock signal CKA becomes L level and the clock signal CKB becomes H level.
  • the TFT-B is turned on, the H-level potential of the gate line 13 (n ⁇ 1) is input to the drain terminal of the TFT-B, and netA is charged to the H level.
  • TFT-E is turned off, the potential of netA is maintained without being lowered.
  • the potential of the gate line 13 (n) is at the L level.
  • the TFT-E is turned on and the TFT-C is turned off. Since the capacitor Cbst is provided between the netA and the gate line 13 (n), the netA is charged to a potential higher than the H level of the clock signal CKA as the potential of the drain of the TFT-F increases. .
  • the H level potential of the clock signal CKA is output to the gate line 13 (n).
  • the gate line 13 (n) is in a selected state, and the gate driver 11 (n + 1) that drives the next-stage gate line 13 (n + 1) receives the H of the gate line 13 (n) as the set signal S. A level potential is output.
  • the TFT-B is turned on, and netA is charged to L level. Further, since the TFT-E is turned off and the TFT-C is turned on, the gate line 13 (n) is charged to the L level and switched to the non-selected state. Thereafter, the gate line 13 (n) is maintained at the L level potential by the clock signal CKB and the TFT-C.
  • FIG. 7 is a schematic diagram showing an arrangement example when the circuit elements of the gate driver 11 are arranged in the display area.
  • FIG. 7 shows an arrangement example of the gate drivers 11 (n ⁇ 2) to 11 (n + 1) for driving the gate lines 13 (n ⁇ 2) to 13 (n + 1), respectively.
  • each gate driver 11 is arranged in a row between the gate line 13 driven by the gate driver 11 and the previous gate line 13.
  • the gate driver 11 (n ⁇ 2) and the gate driver 11 (n) are connected to each other through a common control wiring 16, and the gate driver 11 (n ⁇ 1) and the gate driver 11 (n + 1) are connected to each other. They are connected to each other via a control wiring 16.
  • circuit elements of TFT-A to TFT-E indicated by alphabets A to E and capacitor Cbst are arranged in different pixels in the same row.
  • a configuration of a pixel hereinafter, also referred to as an installed pixel
  • the circuit element of the gate driver 11 is arranged will be specifically described.
  • FIG. 8A is an enlarged schematic view of a part of pixels including a pixel in which circuit elements of the gate driver 11 are arranged.
  • each pixel PIX having a rectangular shape indicated by a broken line frame a part of the region is shielded by the black matrix BM provided on the counter substrate 20b side, and an opening is formed in the region where the pixel electrode 14 is provided. Pa is provided.
  • Each pixel PIX is provided with a rectangular pixel electrode 14 and a pixel TFT 10 connected to a gate line 13 and a source line 15.
  • the drain of the pixel TFT 10 and the pixel electrode 14 are connected via a contact hole CH.
  • the pixel TFT 10 connected to each gate line 13 is connected to the source line 15 so as to be arranged on the right side of the source line 15. That is, the drains of the pixel TFTs 10 connected to the same gate line 13 are arranged in the same direction with respect to the source line 15.
  • the gate line 13, the source line 15, the pixel TFT 10, and the circuit element 110 are arranged in a light shielding region covered with the black matrix BM.
  • the internal wiring netA connected to the circuit element 110 and substantially parallel to the gate line 13 is disposed in the light shielding region, but is connected to the circuit element 110.
  • a control wiring 16 that is connected to the circuit element 110 and is substantially parallel to the source line 15 is disposed in the opening Pa of the pixel in which the circuit element 110 is provided.
  • the source line 15 (15a) connected to the pixel TFT 10 of the pixel PIX in which the circuit element 110 is arranged avoids the opening of the pixel PIX and the circuit element 110. Is bent. Specifically, the source line 15a is connected to the pixel on the left side in the light shielding region so that the source line interval in the region where the circuit element 110 is disposed is wider than the source line interval in the region where the opening Pa is provided. It is bent across the border.
  • the boundary between adjacent pixels in the horizontal direction is a position that substantially bisects the light shielding region between the opening Pa of the adjacent pixels.
  • the pixel TFT 10 connected to the source line 15a is also disposed across the boundary of adjacent pixels.
  • the row of the pixels PIX provided with the circuit elements 110 has a portion where the interval between the pixel TFTs 10 is narrow and a portion where it is wide.
  • the distances between the semiconductor layers 10a of the pixel TFTs 10 (hereinafter referred to as pixel TFT pitches) W1, W2, and W3 in the row of the installed pixels of the circuit elements 110 are W2 ⁇ W1 ⁇ . It has a relationship of W3.
  • the row of the pixel where the circuit element 110 is installed is a portion (W2) where the pixel TFT pitch is narrow. There is a wide part (W1) and it is not uniform.
  • the region where the circuit element 110 is arranged is widened by bending the source line 15a and the source line interval is widened, and the circuit element 110 is spread over two pixels without straddling the source line 15. It can be arranged over. Therefore, the size of the TFT constituting the gate driver 11 can be increased, or a plurality of TFTs can be arranged together. Note that when a plurality of TFTs are arranged together, if the TFTs are arranged so as to straddle the source line 15, a leakage current is likely to occur at the intersection where the wiring connecting the TFTs and the source line 15 intersect, resulting in a yield. Causes a drop. Further, the parasitic capacitance at the intersection increases, and the power consumption increases. In the present embodiment, since the circuit element 110 can be arranged across a plurality of pixels without straddling the source line 15, such a problem does not occur.
  • the pixel TFT 10 is connected to the source line 15 so that the drain of the pixel TFT 10 connected to the same gate line 13 is in the same direction with respect to the connected source line 15. Therefore, even if a layer shift between the gate layer and the source layer occurs, the degree of variation in the capacitance of the pixel electrode 14 and the gate line 13 is equal, and the pixel pull-in voltage when the pixel TFT 10 is turned off is difficult to vary, and vertical stripes Display defects are less likely to occur.
  • FIG. 9 is a schematic diagram illustrating a part of a row of installed pixels in which circuit elements of the gate driver 11 are provided.
  • symbol as 1st Embodiment is attached
  • the pixel electrode 14 in the first embodiment has a rectangular shape, and the width of the pixel electrode 14 in the extending direction of the gate line 13 is between the contact portion to which the pixel TFT 10 is connected and the opening Pa. It is equivalent to the part.
  • the pixel electrode 141 in the present embodiment has a non-rectangular shape in which a contact portion connected to the pixel TFT 10 is convex as shown in FIG. More specifically, in the pixel electrode 141, the width Wb of the contact portion to which the pixel TFT 10 is connected is smaller than at least the width Wa of the portion of the opening Pa, and the pixel electrode 141 extends in the extending direction of the gate line 13. The width is not uniform.
  • the contact portion of the pixel electrode 141 of the installation pixel PIX is arranged on the left side (source line 15a side) with respect to the portion provided in the opening Pa of the pixel electrode 141 with respect to the other pixel electrodes 141.
  • the shape is different from other pixel electrodes 141.
  • the areas of all the pixel electrodes 141 are the same.
  • the pixel capacitance can be made smaller than that of the first embodiment. .
  • the charge necessary for charging the pixel is reduced, and power consumption when data is written to the pixel can be reduced.
  • the position of the drain of the pixel TFT 10 connected to the pixel electrode 14 of the installed pixel is a bent source than the pixel TFT 10 of the other pixels. It shifts to the side of the line 15a.
  • the drain of the pixel TFT 10 of the installed pixel and the pixel electrode 141 are not properly connected, and an image cannot be displayed. There is.
  • the contact portion with the pixel TFT 10 in the pixel electrode 141 of the installed pixel is provided at a position shifted to the source line 15a side from the contact portion of the other pixel electrode 141, the pixel electrode 141 and the drain of the pixel TFT 10 can be reliably connected. Therefore, in this embodiment, the circuit element of the gate driver 11 can be easily arranged in the pixel, and the power consumption can be reduced without deteriorating the display quality.
  • FIG. 10 is a schematic diagram showing a part of a row of installed pixels provided with circuit elements of the gate driver 11 in the present embodiment.
  • the same components as those of the second embodiment are denoted by the same reference numerals as those of the second embodiment.
  • the control wiring 16 connected to the circuit element 110 of the gate driver 11 is arranged in a light shielding region between the pixel PIX2 and the pixel PIX3, and the circuit element 110 has each boundary between the pixel PIX1 to the pixel PIX3. It is arranged across.
  • the source line 15 (15b) connected to the pixel TFT 10 of the pixel PIX3 is disposed in the opening Pa of the pixel PIX3. That is, among the plurality of pixels PIX2 and PIX3 provided with the circuit element 110, the source line 15b connected to the pixel TFT 10 of one pixel PIX3 is opposite to the pixel PIX2 with respect to the boundary between the pixel PIX2 and the pixel PIX3.
  • the pixel PIX2 is arranged in the opening Pa. Therefore, the area where the circuit element 110 is arranged can be expanded as compared with the case where the source line 15b is arranged at the boundary between the pixels PIX2 and PIX3.
  • the width Wb of the contact portion with the pixel TFT 10 is narrower than the width Wa of the opening Pa.
  • the pixel electrodes 142B and 142C have different shapes from the other pixel electrodes 142A and 142D.
  • the contact portion of the pixel electrode 142B with the pixel TFT 10 is provided at the left end of the pixel electrode 142B, while the contact portion of the pixel electrode 142D is provided at the right end of the pixel electrode 142D.
  • the pixel TFTs 10 of the pixels PIX1 to PIX4 are connected so that the drain is arranged on the right side with respect to the source line 15 to be connected.
  • the pixel TFT pitch W13 has a relationship of W13 ⁇ W11 ⁇ W12.
  • the source line 15a connected to the pixel TFT 10 of one of the two pixels in which the circuit element 110 is arranged is bent, and the source line 15b connected to the pixel TFT 10 of the other pixel is changed.
  • the control wiring 16 connected to the circuit element 110 is disposed in the light shielding region at the boundary between the two pixels.
  • the circuit element 110 can be arranged in a wider area than the first and second embodiments without straddling the source line 15. Therefore, it is possible to arrange circuit elements 110 having a size larger than that of the first and second embodiments, or to arrange more circuit elements 110 together.
  • FIG. 11 is a schematic diagram showing a part of a row of installed pixels provided with circuit elements of the gate driver 11 in the present embodiment.
  • symbol as 3rd Embodiment is attached
  • the source lines 15c to 15e are all bent.
  • the source line 15c connected to the pixel TFT 10 of the pixel PIX3 is bent larger than the other source lines 15d and 15e, and the pixel PIX3 and the pixel PIX4 It is arranged in the light shielding area between.
  • the source line 15d connected to the pixel TFT 10 of the pixel PIX4 is provided in the opening Pa of the pixel PIX4, and the source line 15e connected to the pixel TFT 10 of the pixel PIX1 is also provided in the opening Pa of the pixel PIX1. It has been.
  • the control wiring 16 connected to the circuit element 110 is arranged at the boundary between the pixels PIX2 and PIX3.
  • the source lines 15d and 15e are also bent, but these source lines may be linear. It is sufficient that at least one source line connected to the pixel electrode of the pixel provided with the circuit element 110 and the control wiring 16 is bent.
  • the source line 15c of one pixel PIX3 is disposed between the pixel PIX3 and the pixel PIX4 on the opposite side to the other pixel PIX2.
  • the circuit element 110 can be arranged in a wider area than in the third embodiment without straddling the source line 15c.
  • the contact portion of the pixel electrode 143 (143A to D) in the present embodiment with the pixel TFT 10 has an L shape extending in one direction in which the gate line 13 extends,
  • the width Wc of the contact portion is wider than the width Wb (see FIG. 10) of the contact portion of the second embodiment.
  • the area of each of the pixel electrodes 143A to 143D is the same, contact portions of the pixel electrodes 143A, C, and D other than the pixel electrode 143B are arranged up to adjacent pixels and straddle the boundary between the two pixels.
  • the shape of the pixel electrode 143C of one pixel PIX3 where the circuit element 110 is disposed is different from that of the other pixel electrode 143.
  • the contact portion of the pixel electrode 143 ⁇ / b> C is arranged to the right of the contact portion of the other pixel electrode 143 with respect to the portion of the pixel electrode 143 ⁇ / b> C provided in the opening Pa.
  • the pixel TFT 10 can be connected to the source line 15C so that the drain of the pixel TFT 10 connected to the pixel electrode 143C is disposed on the right side with respect to the source line 15C.
  • the direction in which the pixel TFTs 10 connected to the same gate line 13 are connected to the source line 15 can be made uniform, and deterioration in display quality due to a layer shift between the gate layer and the source layer can be suppressed.
  • the pixel TFT pitches W21, W22, and W23 in the row where the circuit elements 110 are arranged have a relationship of W23 ⁇ W21 ⁇ W22.
  • the configuration of the gate driver 11 used in the above-described embodiment is an example, and is not limited to this as long as the configuration includes a plurality of switching elements.
  • Amorphous silicon (a-Si) or LTPS may be used as the semiconductor material of the TFTs constituting the pixel TFT 10 and the gate driver 11 in the above-described embodiment, but indium (In ), An oxide semiconductor containing gallium (Ga), zinc (Zn), and oxygen (O) is more preferable.
  • an oxide semiconductor containing indium (In), gallium (Ga), zinc (Zn), and oxygen (O) it is higher than amorphous silicon (a-Si) and LTPS (Low-Temperature-Poly-silicon). Easy to achieve finer and higher aperture ratio.

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Abstract

ゲート線を駆動する駆動回路を画素内に配置しやすく、且つ縦縞状の表示不良を軽減し得る技術を提供する。アクティブマトリクス基板は、画素ＰＩＸに、画素電極１４１と、ゲート線１３とソース線１５と画素電極１４１とに接続された画素用スイッチング素子１０とを備える。ゲート線１３を駆動する駆動回路の駆動回路用素子１１０は、表示領域における一部の画素ＰＩＸの遮光領域ＢＭに配置される。駆動回路用素子１１０の設置画素の行における画素用スイッチング素子１０の間隔は均一でなく、同じ行の画素用スイッチング素子１０のドレインは、接続されるソース線に対して同じ方向にある。

Description

アクティブマトリクス基板、及びそれを備えた表示装置
　本発明は、アクティブマトリクス基板、及びそれを備えた表示装置に関する。
　国際公開第２０１６／０８０５４１号公報には、画素内に、ゲート線を駆動するゲートドライバが設けられたアクティブマトリクス基板が開示されている。ゲートドライバを構成するスイッチング素子等の回路素子は、ゲートドライバを駆動するための制御信号を供給する制御配線と接続されている。各画素には、ゲート線及びソース線と当該画素の画素電極とに接続された画素制御素子が設けられている。一のゲート線に接続された画素制御素子のうち、一部の画素制御素子は、ソース線と接続される向きが他の画素制御素子と反対向きである。また、その一部の画素制御素子と接続されたソース線は、その画素制御素子が設けられた画素の開口部に設けられる。
　国際公開第２０１６／０８０５４１号公報の場合、一部のソース線は、画素の開口部に設けられる。そのため、一部のソース線間の間隔は、他のソース線間の間隔よりも広くなり、ゲートドライバの回路素子を配置しやすい。しかしながら、国際公開第２０１６／０８０５４１号公報では、同じゲート線に接続された画素制御素子のソース線に接続される向きが同じでない。そのため、例えば、ゲート層とソース層を形成する際にレイヤずれが生じると、画素制御素子がゲート線とソース線とに接続される部分の面積がばらつき、画素制御素子に接続された画素電極とゲート線の容量がばらつく。その結果、画素制御素子がオフになるときの画素の引き込み電圧がばらつき、縦縞状の表示不良が生じる。
　本発明は、ゲート線を駆動する駆動回路を画素内に配置しやすく、且つ縦縞状の表示不良を軽減し得る技術を提供することを目的とする。
　本発明に係るアクティブマトリクス基板は、複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある。
　本発明の構成によれば、ゲート線を駆動する駆動回路を画素内に配置しやすく、且つ縦縞状の表示不良を軽減することができる。
図１は、実施形態に係る液晶表示装置の概略構成を示した模式図である。 図２は、図１に示すアクティブマトリクス基板の概略構成を示す模式図である。 図３は、図２に示す画素の概略構成を示す模式図である。 図４は、図２に示すゲートドライバの概略配置例を示す模式図である。 図５は、図４に示すゲートドライバの等価回路を例示した図である。 図６は、図４に示すゲートドライバがゲート線を駆動する際のタイミングチャートである。 図７は、図５に示すゲートドライバの回路素子を表示領域に配置した場合の配置例を示す模式図である。 図８Ａは、ゲートドライバの回路素子が配置された画素を含む一部の画素を拡大した模式図である。 図８Ｂは、ゲートドライバの回路素子が配置された行における画素用ＴＦＴピッチを説明する図である。 図９は、第２の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。 図１０は、第３の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。 図１１は、第４の実施形態におけるゲートドライバが配置された行の一部を示す模式図である。
　本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある（第１の構成）。
　第１の構成によれば、アクティブマトリクス基板は、表示領域の一部の領域の遮光部に、ゲート線を選択状態又は非選択状態に切り替える駆動回路を備える。駆動回路に含まれる駆動回路用素子が配置された画素の行における画素用スイッチング素子の間隔は均一でない。そのため、全てのソース線が直線状であって画素用スイッチング素子の間隔が均等である場合と比べ、駆動回路用素子を画素内に配置しやすい。また、同じゲート線に接続された各画素用スイッチング素子はソース線に対して同じ方向に接続される。そのため、ゲート層とソース層とのレイヤずれが生じたとしても、画素用スイッチング素子がオフになるときの画素の引き込み電圧がばらつきにくく、表示不良が生じにくい。
　第１の構成において、前記複数のソース線のうち、前記設置画素の画素用スイッチング素子と接続されるソース線は、当該設置画素の開口部と前記駆動回路用素子とを避けるように屈曲していることとしてもよい（第２の構成）。
　第２の構成によれば、駆動回路用素子が配置される画素の画素用スイッチング素子と他の画素の画素用スイッチング素子とをソース線に対して同じ方向に配置しやすい。
　第１または第２の構成において、前記設置画素の画素電極は、前記駆動回路用素子が設けられていない非設置画素の画素電極と、前記画素用スイッチング素子が接続されるコンタクト部分の形状が異なることとしてもよい（第３の構成）。
　第３の構成によれば、駆動回路用素子が配置される画素の画素用スイッチング素子と画素電極とを確実に接続しやすい。
　第１から第３のいずれかの構成において、前記画素電極において、前記画素用スイッチング素子と接続されるコンタクト部分のゲート線の延伸方向の幅は、開口部における当該画素電極のゲート線の延伸方向の幅よりも狭いこととしてもよい（第４の構成）。
　第４の構成によれば、画素電極のゲート線の延伸方向の幅が均一である場合と比べ、画素電極の容量が低減され、画素にデータを書き込む際の消費電力を低減できる。
　第１から第３のいずれかの構成において、前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素と他の画素との境界に対し、当該他の画素と反対側にある画素の開口部に設けられ、前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置されていることとしてもよい（第５の構成）。
　第５の構成によれば、ソース線を跨ぐことなく駆動回路用素子を複数の画素に跨って配置することができるので、駆動回路用素子のサイズを大きくしたり、複数の駆動回路素子をまとめて配置することができる。
　第１から第３のいずれかの構成において、前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素に対し、他の画素と反対側にある隣接画素と当該一の画素との間の遮光領域に設けられ、前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置され、画素電極における前記画素用スイッチング素子とのコンタクト部分は、当該画素電極の開口部に配置された部分に対して一の方向に伸びた形状を有することとしてもよい（第６の構成）。
　第６の構成によれば、第５の構成よりも駆動回路用素子が配置される画素のソース線の間隔を広げることができるので、駆動回路用素子を配置しやすい。また、画素電極のコンタクト部分は一の方向に伸びた形状であるため、画素用スイッチング素子をソース線に接続する方向を揃えやすく、ゲート層とソース層のレイヤずれによる表示品位の低下を抑制できる。
　第１から第６のいずれかの構成において、前記駆動回路用素子に含まれるスイッチング素子、及び前記画素用スイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含むこととしてもよい（第７の構成）。
　第７の構成によれば、駆動回路用素子としてのスイッチング素子や画素用スイッチング素子の半導体材料として、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)を用いる場合と比べ、画素の高精細化及び高開口率化を実現することができる。
　本発明の一実施形態に係る表示装置は、第１から第７のいずれかのアクティブマトリクス基板と、カラーフィルタを有する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、を有する（第８の構成）。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１の実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した模式図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａと対向基板２０ｂとを挟むように、一対の偏光板が設けられている。また、対向基板２０ｂには、共通電極と、ブラックマトリクス（ＢＭ）と、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタ（いずれも図示略）が形成されている。
　図１に示すように、アクティブマトリクス基板２０ａは、フレキシブル基板に形成されたソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに設けられた後述の駆動回路（以下、ゲートドライバと称する）とに制御信号を出力する。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す模式図である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までＭ（Ｍ：自然数）本のゲート線１３（１）～１３（Ｍ）が一定の間隔で略平行に形成されている。以下、ゲート線を区別しないときは、ゲート線１３と称する。また、アクティブマトリクス基板２０ａには、各ゲート線１３と交差するように複数のソース線１５が形成されている。
　図３は、アクティブマトリクス基板２０ａにおける一部の画素の概略構成を示す模式図である。図３に示すように、各画素ＰＩＸには、１つの画素電極１４が配置される。画素ＰＩＸには、ゲート線１３及びソース線１５と画素電極１４とに接続された薄膜トランジスタ１０（ＴＦＴ：Thin Film Transistor）（以下、画素用ＴＦＴ）を備える。各画素ＰＩＸは、カラーフィルタのいずれかの色に対応し、ゲート線１３の延伸方向に、Ｒ，Ｇ，Ｂの順に配列されている。
　画素用ＴＦＴ１０がオンになると、ソースドライバ３（図２参照）からソース線１５を介してデータ信号電圧が画素電極１４に入力される。共通電極（図示略）は、表示制御回路４（図１参照）によって所定の電圧が印加される。画素ＰＩＸの電位は、ゲート線１３の電位変化に応じて、ソース線１５の電位と、画素電極１４とゲート線１３との間の容量Ｃｇｄと、画素電極１４と共通電極（図示略）との間の容量Ｃｃｏｍとによって制御される。
　図４は、アクティブマトリクス基板２０ａ上に設けられるゲートドライバの概略配置例を示す模式図である。図４では、便宜上、ソース線１５の図示を省略している。
　図４に例示するように、ゲート線１３ごとに、一のゲートドライバ１１が設けられ、ゲートドライバ１１は、対応するゲート線１３を選択状態又は非選択状態に切り替える。以下、ゲート線１３を選択状態に切り替えることをゲート線の駆動とも称することがある。
　１行目のゲート線１３を駆動するゲートドライバ１１を除き、各ゲートドライバ１１は、駆動するゲート線１３と、当該ゲート線１３に隣接するゲート線１３との間に配置される。奇数番目のゲート線１３（１３（１）、（３）、（５）・・・）に接続されたゲートドライバ１１は、制御配線１６を介して互いに接続されている。また、偶数番目のゲート線１３（１３（２）、（４）、（６）・・・）に接続されたゲートドライバ１１は制御配線１６を介して互いに接続されている。
　アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の額縁領域には、端子部１２ｇ，１２ｓが設けられている。端子部１２ｇは、表示制御回路４及び電源５と接続されている。また、端子部１２ｓは、表示制御回路４、ソースドライバ３、及びソース線１５（図２参照）と接続されている。
　表示制御回路４は、制御信号として、１水平走査期間ごとに、電位がＨレベル（ＶＤＤ）とＬレベル（ＶＳＳ）とを繰り返す信号（以下、クロック信号）と、クロック信号のＨレベルと同じ電位の信号（以下、リセット信号）とを端子部１２ｇへ供給する。
　電源５は、電源電圧信号をソースドライバ３及び端子部１２ｇに供給する。
　端子部１２ｇは、供給される制御信号及び電源電圧信号等の信号を受け取り、制御配線１６を介して、各ゲートドライバ１１に各信号を供給する。ゲートドライバ１１は、供給される信号に応じて、対応するゲート線１３に対し、選択状態と非選択状態の一方を示す電圧信号を出力する。ソースドライバ３は、表示制御回路４から入力される信号に応じて、端子部１２ｓを介し、各ソース線１５（図２参照）にデータ信号を出力する。
　（ゲートドライバの構成）
　次に、ゲートドライバ１１の構成について説明する。図５は、ゲート線１３（ｎ）を駆動するゲートドライバ１１（ｎ）の等価回路を例示した図である。
　図５に示すように、ゲートドライバ１１は、スイッチング素子として、アルファベットのＡ～Ｅで示す薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）（以下、ＴＦＴ－Ａ～ＴＦＴ－Ｅ）と、キャパシタＣｂｓｔと、ゲートドライバ１１の内部配線であるｎｅｔＡとを有する。
　ＴＦＴ－Ｂのドレイン端子は前段のゲート線１３（ｎ－１）に接続され、ゲート端子は、クロック信号ＣＫＢを供給する制御配線１６に接続され、ソース端子は、ｎｅｔＡに接続される。ＴＦＴ－Ｂは、クロック信号ＣＫＢ及びゲート線１３（ｎ－１）の電位に応じて、ｎｅｔＡの電位の上げ下げを制御する。
　ＴＦＴ－Ａのドレイン端子はｎｅｔＡに接続され、ゲート端子は、リセット信号ＣＬＲを供給する制御配線１６に接続され、ソース端子は電源電圧信号ＶＳＳの制御配線１６に接続される。ＴＦＴ－Ａは、リセット信号ＣＬＲにより指定されるタイミングで、ｎｅｔＡの電位を電源電圧信号ＶＳＳのレベルにする。
　ＴＦＴ－Ｅのゲート端子は、ｎｅｔＡに接続され、ドレイン端子は、クロック信号ＣＫＡを供給する制御配線１６に接続され、ソース端子は、ゲート線１３（ｎ）に接続される。
　ＴＦＴ－Ｄのドレイン端子は、ゲート線１３（ｎ）に接続され、ゲート端子は、リセット信号ＣＬＲを供給する制御配線１６に接続され、ソース端子は、電源電圧信号ＶＳＳを供給する制御配線１６に接続される。
　ＴＦＴ－Ｃのドレイン端子は、ゲート線１３（ｎ）に接続され、ゲート端子は、クロック信号ＣＫＢを供給する制御配線１６に接続され、ソース端子は、電源電圧信号ＶＳＳを供給する制御配線１６に接続される。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡ（ｎ）と接続され、他方の電極がゲート線１３（ｎ）と接続されている。キャパシタＣｂｓｔは、ＴＦＴ－Ｅから出力されるクロック信号ＣＫＡの電位に応じて、ｎｅｔＡ（ｎ）の電位を昇圧させる。
　なお、次段及び前段のゲート線１３（ｎ＋１）、１３（ｎ－１）では、クロック信号ＣＫＡとＣＫＢの接続が入れ替わる。例えば、次段及び前段では、ＴＦＴ－Ｅのドレイン端子は、クロック信号ＣＫＢを供給する制御配線１６と接続され、ＴＦＴ－Ｂ及びＴＦＴ－Ｃのゲート端子は、クロック信号ＣＫＡを供給する制御配線１６と接続される。
　リセット信号ＣＬＲは、例えば、ゲート線の走査開始前に一定期間、Ｈレベルとなる信号であり、この場合、１垂直期間ごとに、リセット信号ＣＬＲはＨレベルとなる。リセット信号ＣＬＲがＨレベルになることにより、ｎｅｔＡ及びゲート線１３をＬレベル（電源電圧信号ＶＳＳのレベル）にリセットする。また、１垂直期間の初め、１段目のゲート線１３（１）に対しては、セット信号Ｓとして、ＧＳＰ（ゲートスタートパルスgate start pulse）が表示制御回路４から入力される。
　（ゲートドライバの動作例）
　以下、ゲートドライバ１１（ｎ）がゲート線１３（ｎ）を駆動する際の動作を説明する。図６は、ゲートドライバ１１（ｎ）がゲート線１３（ｎ）を駆動する際のタイミングチャートである。
　時刻ｔ１において、前段のゲート線１３（ｎ－１）が選択状態となり、クロック信号ＣＫＡがＬレベル、クロック信号ＣＫＢがＨレベルとなる。これにより、ＴＦＴ－Ｂがオン状態となり、ゲート線１３（ｎ－１）のＨレベルの電位がＴＦＴ－Ｂのドレイン端子に入力され、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｅはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｃはオン状態となっているため、ゲート線１３（ｎ）の電位はＬレベルとなる。
　時刻ｔ２において、クロック信号ＣＫＡがＨレベルとなり、クロック信号ＣＫＢがＬレベルとなると、ＴＦＴ－Ｅがオン状態となり、ＴＦＴ－Ｃがオフ状態となる。ｎｅｔＡとゲート線１３（ｎ）との間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆのドレインの電位の上昇に伴って、ｎｅｔＡはクロック信号ＣＫＡのＨレベルより高い電位まで充電される。この間、クロック信号ＣＫＡのＨレベルの電位がゲート線１３（ｎ）に出力される。これにより、ゲート線１３（ｎ）は、選択された状態となり、次段のゲート線１３（ｎ＋１）を駆動するゲートドライバ１１（ｎ＋１）に、セット信号Ｓとして、ゲート線１３（ｎ）のＨレベルの電位が出力される。
　時刻ｔ３において、クロック信号ＣＫＡがＬレベルとなり、クロック信号ＣＫＢがＨレベルになると、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡは、Ｌレベルに充電される。また、ＴＦＴ－Ｅがオフ状態、ＴＦＴ－Ｃがオン状態になるので、ゲート線１３（ｎ）は、Ｌレベルに充電され、非選択状態に切り替えられる。その後、クロック信号ＣＫＢとＴＦＴ－Ｃにより、ゲート線１３（ｎ）はＬレベルの電位に維持される。
　（回路素子の配置例）
　次に、ゲートドライバ１１の回路素子の配置例について説明する。図７は、ゲートドライバ１１の回路素子を、表示領域に配置した場合の配置例を示す模式図である。
　図７では、ゲート線１３（ｎ－２）～ゲート線１３（ｎ＋１）のそれぞれを駆動するゲートドライバ１１（ｎ－２）～ゲートドライバ１１（ｎ＋１）の配置例が示されている。
　図７に示すように、各ゲートドライバ１１は、当該ゲートドライバ１１が駆動するゲート線１３と、その前段のゲート線１３との間の行に配置される。また、ゲートドライバ１１（ｎ－２）とゲートドライバ１１（ｎ）は、共通の制御配線１６を介して互いに接続され、ゲートドライバ１１（ｎ－１）とゲートドライバ１１（ｎ＋１）は、共通の制御配線１６を介して互いに接続されている。
　アルファベットＡ～Ｅで示すＴＦＴ－Ａ～ＴＦＴ－Ｅ、及びキャパシタＣｂｓｔの回路素子は、同じ行の異なる画素に配置されている。ここで、ゲートドライバ１１の回路素子が配置される画素（以下、設置画素とも言う）の構成を具体的に説明する。
　（画素の具体的な構成）
　図８Ａは、ゲートドライバ１１の回路素子が配置された画素を含む一部の画素を拡大した模式図である。
　図８Ａに示すように、破線枠で示す矩形形状の各画素ＰＩＸは、対向基板２０ｂ側に設けられたブラックマトリクスＢＭによって一部の領域が遮光され、画素電極１４が設けられた領域に開口部Ｐａが設けられている。
　各画素ＰＩＸのそれぞれは、矩形形状の画素電極１４と、ゲート線１３とソース線１５とに接続された画素用ＴＦＴ１０とが設けられる。画素用ＴＦＴ１０のドレインと画素電極１４は、コンタクトホールＣＨを介して接続されている。図８Ａに示すように、各ゲート線１３と接続された画素用ＴＦＴ１０は、ソース線１５の右側に配置されるようにソース線１５と接続される。つまり、同じゲート線１３に接続された各画素用ＴＦＴ１０のドレインは、ソース線１５に対して同じ方向に配置される。
　ゲート線１３、ソース線１５、画素用ＴＦＴ１０、及び回路素子１１０はブラックマトリクスＢＭに覆われた遮光領域に配置される。また、回路素子１１０と接続される、ゲート線１３に略平行な内部配線ｎｅｔＡは遮光領域に配置されるが、回路素子１１０と接続される。回路素子１１０と接続される、ソース線１５に略平行な制御配線１６は、回路素子１１０が設けられた画素の開口部Ｐａに配置される。
　図８Ａに示すように、本実施形態では、回路素子１１０が配置される画素ＰＩＸの画素用ＴＦＴ１０と接続されたソース線１５（１５ａ）は、画素ＰＩＸの開口部と回路素子１１０とを避けるように屈曲している。具体的には、回路素子１１０が配置された領域におけるソース線間隔が、開口部Ｐａが設けられた領域におけるソース線間隔よりも広くなるように、ソース線１５ａは、遮光領域において左側の画素との境界を跨いで屈曲している。
　なお、本実施形態において、横方向（ゲート線の延伸方向）に隣接する画素の境界は、隣接する画素の開口部Ｐａと開口部Ｐａとの間の遮光領域を略二分する位置である。
　また、ソース線１５ａの屈曲により、ソース線１５ａと接続される画素用ＴＦＴ１０も隣接画素の境界を跨いで配置される。その結果、回路素子１１０が設けられた画素ＰＩＸの行は、画素用ＴＦＴ１０の間隔が狭い部分と広い部分とを有する。具体的には、図８Ｂに示すように、回路素子１１０の設置画素の行における画素用ＴＦＴ１０の半導体層１０ａ間の距離（以下、画素用ＴＦＴピッチ）Ｗ１、Ｗ２、Ｗ３は、Ｗ２＜Ｗ１＜Ｗ３の関係を有する。つまり、回路素子１１０の設置画素の行は、屈曲していないソース線１５に接続された画素用ＴＦＴ１０の間の画素用ＴＦＴピッチＷ１を基準とすると、画素用ＴＦＴピッチが狭い部分（Ｗ２）と広い部分（Ｗ１）とが存在し、均一でない。
　第１の実施形態では、ソース線１５ａを屈曲させてソース線間隔が広くなった分だけ回路素子１１０を配置する領域が広がり、回路素子１１０を、ソース線１５を跨ぐことなく、２つの画素に亘って配置させることができる。そのため、ゲートドライバ１１を構成するＴＦＴのサイズを大きくしたり、複数のＴＦＴをまとめて配置することができる。なお、複数のＴＦＴをまとめて配置する際、ソース線１５を跨ぐようにＴＦＴをつなげて配置した場合、ＴＦＴをつなぐ配線とソース線１５とが交差する交差部分においてリーク電流が発生しやすく、歩留まり低下の原因となる。また、交差部分の寄生容量が増大し、消費電力が増大する。本実施形態では、ソース線１５を跨ぐことなく、回路素子１１０を複数の画素に跨って配置させることができるので、このような問題は生じない。
　また、同じゲート線１３と接続された画素用ＴＦＴ１０のドレインが、接続されるソース線１５に対して同じ方向となるように、画素用ＴＦＴ１０はソース線１５と接続される。そのため、ゲート層とソース層とのレイヤずれが生じても画素電極１４とゲート線１３の容量のばらつきの程度が同等となり、画素用ＴＦＴ１０がオフになるときの画素の引き込み電圧がばらつきにくく、縦縞状の表示不良が生じにくい。
＜第２の実施形態＞
　本実施形態では、画素電極の形状が第１の実施形態とは異なる例について説明する。図９は、ゲートドライバ１１の回路素子が設けられた設置画素の行の一部を示す模式図である。図９において、第１の実施形態と同様の構成には第１の実施形態と同じ符号が付されている。
　第１の実施形態における画素電極１４（図８Ａ、８Ｂ参照）は矩形形状であり、画素電極１４のゲート線１３の延伸方向の幅は、画素用ＴＦＴ１０が接続されるコンタクト部分と開口部Ｐａの部分とで同等である。これに対し、本実施形態における画素電極１４１は、図９に示すように、画素用ＴＦＴ１０と接続されるコンタクト部分が凸状の非矩形形状を有する。より具体的には、画素電極１４１は、少なくとも開口部Ｐａの部分の幅Ｗａよりも画素用ＴＦＴ１０が接続されるコンタクト部分の幅Ｗｂの方が小さく、画素電極１４１のゲート線１３の延伸方向の幅が均一ではない。
　また、設置画素ＰＩＸの画素電極１４１のコンタクト部分は、他の画素電極１４１よりも、当該画素電極１４１の開口部Ｐａに設けられる部分に対して左寄り（ソース線１５ａの側）に配置されており、他の画素電極１４１と形状が異なる。但し、全ての画素電極１４１の面積は同等である。
　このように、画素電極１４１の画素用ＴＦＴ１０とのコンタクト部分の幅を、開口部Ｐａが設けられた部分の幅よりも狭くすることで、第１の実施形態より画素容量を小さくすることができる。その結果、画素の充電に必要な電荷が減り、画素にデータを書き込む際の消費電力を低減することができる。
　また、各画素ＰＩＸにおける画素用ＴＦＴ１０のサイズや形状が同等である場合、設置画素の画素電極１４と接続される画素用ＴＦＴ１０のドレインの位置は、他の画素の画素用ＴＦＴ１０よりも屈曲したソース線１５ａの側にずれる。この場合に、設置画素の画素電極１４１を他の画素の画素電極１４１と同様の形状とすると、設置画素の画素用ＴＦＴ１０のドレインと画素電極１４１とが適切に接続されず、画像を表示できない場合がある。本実施形態では、設置画素の画素電極１４１における画素用ＴＦＴ１０とのコンタクト部分が、他の画素電極１４１のコンタクト部分よりも、ソース線１５ａの側にずれた位置に設けられているため、画素電極１４１と画素用ＴＦＴ１０のドレインとを確実に接続することができる。従って、本実施形態では、画素にゲートドライバ１１の回路素子を配置しやすく、且つ、表示品位を損なうことなく消費電力を軽減することができる。
　＜第３の実施形態＞
　上述した第１及び第２の実施形態では、ソース線を画素の境界の遮光領域に配置する例を説明したが、本実施形態では、回路素子１１０が設けられる少なくとも一の画素の画素用ＴＦＴ１０と接続されるソース線を画素の開口部に配置する例について説明する。
　図１０は、本実施形態におけるゲートドライバ１１の回路素子が設けられた設置画素の行の一部を示す模式図である。図１０において、第２の実施形態と同様の構成には第２の実施形態と同じ符号が付されている。
　図１０に示すように、ゲートドライバ１１の回路素子１１０と接続された制御配線１６は、画素ＰＩＸ２と画素ＰＩＸ３の間の遮光領域に配置され、回路素子１１０は、画素ＰＩＸ１～画素ＰＩＸ３の各境界を跨いで配置されている。また、画素ＰＩＸ３の画素用ＴＦＴ１０と接続されるソース線１５（１５ｂ）は、画素ＰＩＸ３の開口部Ｐａに配置されている。つまり、回路素子１１０が設けられる複数の画素ＰＩＸ２、ＰＩＸ３のうち、一方の画素ＰＩＸ３の画素用ＴＦＴ１０と接続されるソース線１５ｂは、画素ＰＩＸ２と画素ＰＩＸ３の境界に対して画素ＰＩＸ２と反対側にある画素ＰＩＸ２の開口部Ｐａに配置される。従って、ソース線１５ｂが画素ＰＩＸ２とＰＩＸ３の境界に配置される場合よりも回路素子１１０を配置する領域を広げることができる。
　画素ＰＩＸ１～ＰＩＸ４の画素電極１４２（１４２Ａ～１４２Ｄ）のそれぞれは、第２の実施形態と同様、開口部Ｐａにおける幅Ｗａよりも画素用ＴＦＴ１０とのコンタクト部分の幅Ｗｂが狭くなっている。また、この例においては、画素電極１４２Ｂ、１４２Ｃは、他の画素電極１４２Ａ、１４２Ｄと形状が異なる。具体的には、画素電極１４２Ｂにおける画素用ＴＦＴ１０とのコンタクト部分は、画素電極１４２Ｂの左端に設けられているのに対し、画素電極１４２Ｄのコンタクト部分は、画素電極１４２Ｄの右端に設けられている。画素ＰＩＸ１～ＰＩＸ４の画素用ＴＦＴ１０は、接続されるソース線１５に対して右側にドレインが配置されるように接続されている。
　この場合、画素ＰＩＸ１とＰＩＸ２の画素用ＴＦＴ１０の間の画素用ＴＦＴピッチＷ１１と、画素ＰＩＸ２とＰＩＸ３の画素用ＴＦＴ１０の間の画素用ＴＦＴピッチＷ１２と、画素ＰＩＸ３とＰＩＸ４の画素用ＴＦＴ１０の間の画素用ＴＦＴピッチＷ１３は、Ｗ１３＜Ｗ１１＜Ｗ１２の関係を有する。
　第３の実施形態では、回路素子１１０を配置する２つの画素の一方の画素の画素用ＴＦＴ１０と接続されるソース線１５ａを屈曲させ、他方の画素の画素用ＴＦＴ１０と接続されるソース線１５ｂを当該他方の画素の開口部に配置し、２つの画素の境界の遮光領域に回路素子１１０と接続される制御配線１６を配置した。これにより、ソース線１５を跨ぐ
ことなく、第１及び第２の実施形態よりも広い領域に回路素子１１０を配置することができる。そのため、第１及び第２の実施形態よりもサイズが大きい回路素子１１０を配置したり、より多くの回路素子１１０をまとめて配置することができる。
＜第４の実施形態＞
　本実施形態では、第３の実施形態とは異なる画素の構造について説明する。図１１は、本実施形態におけるゲートドライバ１１の回路素子が設けられた設置画素の行の一部を示す模式図である。図１１において、第３の実施形態と同様の構成には第３の実施形態と同じ符号が付されている。
　図１１に示すように、ソース線１５ｃ～１５ｅはいずれも屈曲している。特に、回路素子１１０が設けられた画素ＰＩＸ２及びＰＩＸ３のうち、画素ＰＩＸ３の画素用ＴＦＴ１０と接続されるソース線１５ｃは、他のソース線１５ｄ、１５ｅよりも大きく屈曲し、画素ＰＩＸ３と画素ＰＩＸ４の間の遮光領域に配置されている。一方、画素ＰＩＸ４の画素用ＴＦＴ１０と接続されるソース線１５ｄは、画素ＰＩＸ４の開口部Ｐａに設けられ、画素ＰＩＸ１の画素用ＴＦＴ１０と接続されるソース線１５ｅも、画素ＰＩＸ１の開口部Ｐａに設けられている。そして、回路素子１１０と接続された制御配線１６は、画素ＰＩＸ２とＰＩＸ３の境界に配置されている。
　なお、この例では、ソース線１５ｄ、１５ｅも屈曲されているが、これらソース線は直線状であってもよい。回路素子１１０や制御配線１６が設けられる画素の画素電極と接続される少なくとも一のソース線が屈曲されていればよい。
　このように、回路素子１１０が配置される画素ＰＩＸ２、ＰＩＸ３のうち、一方の画素ＰＩＸ３のソース線１５ｃを、当該画素ＰＩＸ３と、他方の画素ＰＩＸ２と反対側の画素ＰＩＸ４との間に配置することで、ソース線１５ｃを跨ぐことなく、第３の実施形態よりも広い領域に回路素子１１０を配置することができる。
　また、図１１に示すように、本実施形態における画素電極１４３（１４３Ａ～Ｄ）の画素用ＴＦＴ１０とのコンタクト部分は、ゲート線１３が延伸する一の方向に伸びたＬ字形状を有し、コンタクト部分の幅Ｗｃは、第２の実施形態のコンタクト部分の幅Ｗｂ（図１０参照）よりも広い。各画素電極１４３Ａ～Ｄの面積は同等であるが、画素電極１４３Ｂ以外の各画素電極１４３Ａ、Ｃ、Ｄのコンタクト部分は隣接画素まで配置され、２つの画素の境界を跨いでいる。さらに、回路素子１１０が配置される一方の画素ＰＩＸ３の画素電極１４３Ｃの形状は他の画素電極１４３と異なる。
　つまり、図１１に示すように、画素電極１４３Ｃのコンタクト部分は、他の画素電極１４３のコンタクト部分よりも、開口部Ｐａに設けられる画素電極１４３Ｃの部分に対して右寄りに配置されている。このように構成することで、画素電極１４３Ｃと接続される画素用ＴＦＴ１０のドレインがソース線１５Ｃに対して右側に配置されるように画素用ＴＦＴ１０をソース線１５Ｃに接続することができる。これにより、同じゲート線１３に接続された画素用ＴＦＴ１０をソース線１５に接続する向きを揃えることができ、ゲート層とソース層のレイヤずれによる表示品位の低下を抑制することができる。なお、この場合、図１１に示すように、回路素子１１０が配置された行の画素用ＴＦＴピッチＷ２１、Ｗ２２、Ｗ２３は、Ｗ２３＜Ｗ２１＜Ｗ２２の関係を有する。
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形、又は組み合わせて実施することが可能である。
　＜変形例＞
　（１）上述した実施形態で用いたゲートドライバ１１の構成は一例であり、複数のスイッチング素子を含む構成であればこれに限定されない。
　（２）上述した実施形態における画素用ＴＦＴ１０及びゲートドライバ１１を構成するＴＦＴの半導体材料として、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)を用いてもよいが、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体がより好ましい。インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を適用することで、アモルファスシリコン（a-Si）、ＬＴＰＳ(Low Temperature Poly-silicon)よりも高精細化及び高開口率化を実現しやすい。

Claims (8)

  1. 　複数のゲート線と、複数のソース線と、画素電極がそれぞれ配置され、開口部と遮光部とを有する複数の画素からなる表示領域と、を有するアクティブマトリクス基板であって、
    　前記複数の画素のそれぞれの遮光部に設けられ、一のゲート線と一のソース線と一の画素電極とに接続された複数の画素用スイッチング素子と、
    　前記複数のゲート線のそれぞれに対して設けられ、供給される制御信号に応じて、対応する一のゲート線を選択状態又は非選択状態に切り替える複数の駆動回路と、を備え、
    　駆動回路は、スイッチング素子を含む複数の駆動回路用素子を有し、
    　前記複数の駆動回路用素子は、前記表示領域の一部の領域における遮光部に配置され、
    　少なくとも一の駆動回路用素子が設けられた設置画素の行における画素用スイッチング素子間の間隔は均一でなく、
    　同じゲート線と接続された画素用スイッチング素子のドレインは、当該画素用スイッチング素子が接続されるソース線に対して同じ方向にある、アクティブマトリクス基板。
  2. 　前記複数のソース線のうち、前記設置画素の画素用スイッチング素子と接続されるソース線は、当該設置画素の開口部と前記駆動回路用素子とを避けるように屈曲している、請求項１に記載のアクティブマトリクス基板。
  3. 　前記設置画素の画素電極は、前記駆動回路用素子が設けられていない非設置画素の画素電極と、前記画素用スイッチング素子が接続されるコンタクト部分の形状が異なる、請求項１又は２に記載のアクティブマトリクス基板。
  4. 　前記画素電極における前記画素用スイッチング素子とのコンタクト部分のゲート線の延伸方向の幅は、開口部における当該画素電極のゲート線の延伸方向の幅よりも狭い、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
  5. 　前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、
    　前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、
    　前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素と他の画素との境界に対し、当該他の画素と反対側にある画素の開口部に設けられ、
    　前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置されている、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
  6. 　前記複数の駆動回路のそれぞれと接続され、前記制御信号を供給する複数の制御配線をさらに備え、
    　前記設置画素は、ゲート線の延伸方向に隣接する複数の画素を含み、
    　前記複数の画素における一の画素の画素用スイッチング素子と接続された一のソース線は屈曲し、当該一の画素に対し、他の画素と反対側にある隣接画素と当該一の画素との間の遮光領域に設けられ、
    　前記一の駆動回路用素子に接続された制御配線は、前記複数の画素の間の遮光部においてソース線の延伸方向と略平行に配置され、
    　画素電極における前記画素用スイッチング素子とのコンタクト部分は、当該画素電極の開口部に配置された部分に対して一の方向に伸びた形状を有する、請求項１から３のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記駆動回路用素子に含まれるスイッチング素子、及び前記画素用スイッチング素子は、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を半導体材料として含む、請求項１から６のいずれか一項に記載のアクティブマトリクス基板。
  8. 　請求項１から７のいずれか一項に記載のアクティブマトリクス基板と、
    　カラーフィルタを有する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に挟持された液晶層と、
    　を有する表示装置。
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